TW202349649A - 半導體封裝 - Google Patents

半導體封裝 Download PDF

Info

Publication number
TW202349649A
TW202349649A TW112102424A TW112102424A TW202349649A TW 202349649 A TW202349649 A TW 202349649A TW 112102424 A TW112102424 A TW 112102424A TW 112102424 A TW112102424 A TW 112102424A TW 202349649 A TW202349649 A TW 202349649A
Authority
TW
Taiwan
Prior art keywords
pad
layer
width
circuit pattern
electrode
Prior art date
Application number
TW112102424A
Other languages
English (en)
Inventor
趙顯東
朴德勳
Original Assignee
韓商Ｌｇ伊諾特股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商Ｌｇ伊諾特股份有限公司 filed Critical 韓商Ｌｇ伊諾特股份有限公司
Publication of TW202349649A publication Critical patent/TW202349649A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

根據本發明的一種半導體封裝包括一絕緣層；及一電極部，設置在該絕緣層上，其中，該電極部包括複數個墊板和連接該複數個墊板的一跡線，及其中，該複數個墊板包括一第一墊板，包括其中一上表面的一圓周具有特定的一曲率半徑的一彎曲部，及與該彎曲部相連的一直線部；以及一第二墊板，該第二墊板在面向該第一墊板的該彎曲部的一上表面的一圓周不包括一直線部。

Description

半導體封裝
本發明涉及一種半導體封裝。
電氣/電子產品正在向高性能方向發展，因此，人們提出並研究了在有限尺寸的半導體封裝基板中放置更多半導體裝置的技術。然而，一般的半導體封裝是基於單一的半導體裝置，所以對所需的性能是有限制的。
相應地，最近提供了一種使用複數個基板的多半導體裝置的半導體封裝。這樣的半導體封裝具有一種結構，其中複數個半導體裝置在水準和/或垂直方向上連接在基板上。因此，該半導體封裝具有有效利用半導體裝置的安裝面積和通過半導體裝置之間的短信號傳輸通道傳輸高速信號的優點。
由於這些優點，如上所述的半導體封裝被應用於移動裝置。
此外，隨著應用於提供物聯網(IoT)、自主車輛和高性能伺服器等的產品的半導體封裝的高集成度的趨勢，半導體裝 置的數量和/或每個半導體裝置的尺寸增加，或者通過分割半導體裝置的功能部將半導體封裝的概念擴展到半導體晶片。
相應地，半導體裝置和/或半導體晶片-小片之間的相互通信變得很重要，並且相應地，有一種趨勢是在半導體封裝的基板和半導體裝置之間佈置夾層。
夾層作為重新分佈層，其逐漸增加從半導體裝置到半導體封裝的電路圖案的寬度，以促進半導體裝置和/或半導體晶片之間的相互通信，或者將半導體裝置和半導體封裝基板互連，並且相應地，可以在具有與半導體裝置的電路圖案相比相對較大的電路圖案的半導體封裝基板和半導體裝置之間順利地執行電信號。
為了將複數個半導體裝置和/或半導體晶片作為一個整體安裝，中介板可以具有等於或大於複數個半導體裝置和/或半導體晶片的整個面積，或者可以僅配置在用於半導體裝置和/或半導體晶片之間互連的部。也就是說，隨著半導體裝置和/或半導體晶片單元數量的增加，中介板的面積可以增加也可以不增加。然而，半導體封裝基板的面積往往會隨著半導體裝置和/或半導體晶片單元數量的增加而增加。
同時，由於5G、物聯網(IOT)、影像品質提高、通信速度提高等原因，半導體裝置的端子數量在逐漸增加。相應地，在基板上提供的安裝墊的數量也在增加。
然而，儘管半導體裝置的端子數量和在基板上提供的安裝墊的數量在增加，但基板的面積是有限的，相應地，存在著在有限的空間內不可能放置與半導體裝置的端子連接的所有安裝墊的問題。因此，傳統的半導體封裝有一個問題，即隨著連接複數個安裝墊的導線長度的增加，電路集成度會變差，信號傳輸特性也會變差。
一個實施例提供了一種具有新結構的電路板和包括該結構的半導體封裝。
此外，一個實施例提供了一種可以並排放置若干半導體裝置的電路板以及包括相同的半導體封裝。
此外，一個實施例提供了一種改變了與半導體裝置連接的墊板形狀的電路板以及包括相同的半導體封裝。
此外，一個實施例提供了一種電路板，其可以改善連接複數個半導體裝置的晶片橋的電氣和/或物理可靠性，以及包括相同的半導體封裝。
本實施例中要解決的技術問題並不限於上述技術問題，另一個未提及的技術問題將由本發明所屬技術的普通技術人員從以下描述中清楚地理解。
根據一個實施例的半導體封裝包括絕緣層；以及設置在絕緣層上的電極部，其中電極部包括複數個墊板和連接複數個墊板的跡線(Trace)，並且其中複數個墊板包括第一墊板，其包 括在上表面周圍的彎曲部具有特定的曲率半徑和連接到彎曲部的直線部；以及第二墊板，其不包括在面向第一墊板的彎曲部的上表面周長的直線部。
此外，第一墊板包括平行於直線部的第二方向的寬度和垂直於第二方向的第一方向的寬度，並且其中第一方向的寬度小於第二方向的寬度。
此外，第一墊板在從曲率半徑的中心出發的第一-第一方向上的寬度小於第一墊板在從曲率半徑的中心出發的+第一-第二方向、-第二-第一方向和+第二-第二方向上的每個寬度。
此外，在+第一-第二方向、-第二-第一方向和+第二-第二方向上，從曲率半徑的中心看，第一墊的寬度分別是相同的。
此外，第一墊板在第一方向的寬度滿足第一墊板在第二方向的寬度的80%至95%的範圍。
此外，第一方向上的寬度滿足16μm(微米)至76μm的範圍，並且第二方向上的寬度滿足20μm至80μm的範圍。
此外，跡線的線寬滿足1μm至6μm的範圍，並且墊板和跡線之間的間距或複數個跡線之間的間距滿足1μm至6μm的範圍。
此外，第一墊板的直線部與連接到第二墊板的跡線的延伸方向平行。
此外，第一和第二墊板在第一方向上彼此間隔開，並且跡線在第二方向上在第一和第二墊板之間延伸。
此外，至少兩個在第二方向上延伸並且在第一方向上相互間隔的跡線被佈置在第一墊板和第二墊板之間。
此外，在第一墊板和第二墊板之間佈置有兩條跡線，並且第一墊板和第二墊板之間的間距滿足25μm至110μm的範圍。
此外，在第一墊板和第二墊板之間佈置了兩個跡線，並且第一墊板和第二墊板之間的間距滿足5μm至30μm的範圍。
此外，第一墊板的直線部與跡線相鄰佈置，並且第二墊板的彎曲部面對第一墊板的直線部，跡線穿插在其間。
此外，電極部進一步包括與墊板和跡線電性分離的假電極。
此外，半導體封裝進一步包括佈置在電極部的第一電極部上的第一連接部；佈置在電極部的第二電極部上的第二連接部；佈置在第一連接部上的第一半導體裝置；以及佈置在第二連接部上的第二半導體裝置，並且其中跡線連接到第一半導體裝置的第一電極部和連接到第二半導體裝置的第二電極部。
此外，第一半導體裝置是中央處理器(CPU)，並且第二半導體裝置是圖形處理器(GPU)。
此外，電極部包括第三電極部，其中半導體封裝進一步包括：設置在第三電極部上的第三連接部；以及設置在第三連接部上的第三半導體裝置，其中第三半導體裝置包括存儲晶片。
此外，第一和第二半導體裝置之間的分離寬度滿足60μm至150μm的範圍。
一個實施例的電路板包括連接到半導體裝置的電極部。電極部包括一個墊板和一個跡線。在這種情況下，墊板具有一種形狀，其中與跡線相鄰的區域被切割成具有特定曲率半徑的圓。例如，墊板上表面的圓周包括一個具有特定曲率半徑的彎曲部和一個與彎曲部相連的直線部。直線部可以被稱為墊板上表面圓周的第一部分，而彎曲部可以被稱為墊板圓周的第二部分。此外，第一部分被放置在鄰近跡線的地方。此外，第一部分的直線的延伸方向可以是與導線的延伸方向相同或平行。因此，本實施例可通過改變墊板的上表面的圓周形狀，確保在第一方向D1上間隔開的複數個墊板之間的複數個跡線的佈置空間。相應地，本實施例可使跡線穩定地形成於在第一方向D1上間隔開的複數個墊板之間，並且相應地，可提高電路板的物理和電氣可靠性。
同時，本發明實施例的墊板被劃分為複數個組。例如，該墊板包括第一組墊板和第二組墊板。在這種情況下，第一組墊板被設置在具有相對較高密度的區域中，因此具有這樣的形狀：與跡線相鄰的區域從具有特定曲率半徑的圓中切割出來。相反，第二組墊板被設置在具有相對較低密度的區域中，因此可以具有一個平面面積大於第一組墊板的圓形形狀。因此，本實施例可以穩定地安裝半導體裝置，從而使半導體裝置可以穩定地運行。
此外，本發明實施例的電路板包括第一基板層和第二基板層。第二基板層可包括PID，因此可包括具有與安裝在電路板上的複數個不同半導體裝置相對應的線寬和間距的精細圖案。據此，本實施例可使複數個不同的半導體裝置安裝在一塊電路板上，此外，可以在有限的空間內輕鬆地連接複數個半導體裝置。因此，本實施例可以通過將複數個半導體裝置按照其功能分開來提高應用處理器的性能。此外，本實施例可以在有限的空間內容易地連接複數個半導體裝置，從而可以減少半導體封裝的體積，從而可以使電子裝置瘦身。
此外，本實施例可以使佈置在電路板上的第一和第二半導體裝置之間的距離最小化。相應地，本實施例可以使第一和第二半導體裝置之間傳輸的信號的損失最小化，從而可以提高產品可靠性。
此外，本發明實施例可以將複數個半導體裝置並排安裝在一個基板上，因此，與比較例相比，半導體封裝的厚度可以急劇減少。
此外，本發明實施例不需要連接複數個電路板來連接複數個半導體裝置，因此，它可以提高工藝的便利性和電連接的可靠性。
100:第一基板層
100a:第一基板層
110:第一絕緣層
111:第一-第一絕緣層
112:第一-第二絕緣層
113:第一-第三絕緣層
120:第一電路圖案層
121:第一-第一電路圖案層
122:第一-第二電路圖案層
122-1:第一金屬層
122-2:第二金屬層
123:第一-第三電路圖案層
123-1:第一金屬層
123-2:第二金屬層
124:第一-第四電路圖案層
130:第一通過電極
131:第一-第一通電電極
131-1:第一金屬層
131-2:第二金屬層
132:第一-第二通電電極
132-1:第一金屬層
132-2:第二金屬層
133:第一-第三通電電極
140:保護層
200:第二基板層
200a:第二基板層
210:第二絕緣層
211:第二-第一絕緣層
212:第二-第二絕緣層
213:第二-第三絕緣層
220:第二電路圖案層
220-1:第一金屬層
220-2:第二金屬層
220-3:第三金屬層
221:第二-第一電路圖案層
222:第二-第二電路圖案層
223:第二-第三電路圖案層
223a:第二-第三電路圖案層
223D:假電極
223P1:第一墊板部
223P11:第一組墊板
223P12:第二組墊板
223P2:第二墊板部
223P21:第一組墊板
223P22:第二組墊板
223P3:第三墊板部
223Pa:第一墊板
223Pb:第二墊板
223PU:上表面
223PU1:第一部分
223PU2:第二部
223P:墊板
223P':墊板
223T1:跡線
223T1a:第一部分
223T1b:第二部分
223T1c:第三部分
223T2:跡線
230:第二通電電極
231:第二-第一通電電極
232:第二-第二通電電極
233:第二-第三通電電極
300:電路板
300a:電路板
410:第一連接部
420:第一半導體裝置
425:端子
430:第一圓角層
440:第二連接部
450:第二半導體裝置
455:端子
460:第二圓角層
470:成型層
480:第三連接部
490:第三半導體裝置
492:粘合劑層
494:連接件
500:半導體封裝
500a:半導體封裝
610:第一金屬層
620:第一掩模
630:第二掩模
650:第三掩模
A:區域
a1:寬度
a2:寬度
AR1:第一層壓區域
AR2:第二層壓區域
b1:寬度
b2:寬度
C:中心
CB:載板
CB1:載板絕緣層
CB2:載板金屬層
CF:載板膜
CR:連接區域
CR1:第一連接區域
CR2:第二連接區域
D1:第一分離寬度
D1:第一方向
D2:第二方向
MR1:第一安裝區域
MR2:第二安裝區域
MR3:第三安裝區域
OP:開放區域
PG:圖案槽
PP:保護區域
R1:裝置安裝區域
R2:裝置安裝區域
T1:厚度
T2:厚度
VH1:第一-第一通孔
VH2:第二-第一通孔
VH3:第二-第三通孔
W1:寬度
W2:寬度
W4:線寬
W5:間距
W6:間距
W7:寬度
W8:間距
X:軸
Y:軸
100:第一基板層
100a:第一基板層
110:第一絕緣層
111:第一-第一絕緣層
112:第一-第二絕緣層
113:第一-第三絕緣層
120:第一電路圖案層
121:第一-第一電路圖案層
122:第一-第二電路圖案層
122-1:第一金屬層
122-2:第二金屬層
123:第一-第三電路圖案層
123-1:第一金屬層
123-2:第二金屬層
124:第一-第四電路圖案層
130:第一通過電極
131:第一-第一通電電極
131-1:第一金屬層
131-2:第二金屬層
132:第一-第二通電電極
132-1:第一金屬層
132-2:第二金屬層
133:第一-第三通電電極
140:保護層
200a:第二基板層
200a:第二基板層
200:第二基板層
210:第二絕緣層
211:第二-第一絕緣層
212:第二-第二絕緣層
213:第二-第三絕緣層
220-1:第一金屬層
220-2:第二金屬層
220-3:第三金屬層
220:第二電路圖案層
221:第二-第一電路圖案層
222:第二-第二電路圖案層
223a:第二-第三電路圖案層
223D:假電極
223P11:第一組墊板
223P12:第二組墊板
223P1:第一墊板部
223P21:第一組墊板
223P22:第二組墊板
223P2:第二墊板部
223P3:第三墊板部
223Pa:第一墊板
223Pb:第二墊板
223PU1:第一部分
223PU2:第二部
223PU:上表面
223P:墊板
223P':墊板
223T1a:第一部分
223T1b:第二部分
223T1c:第三部分
223T1:跡線
223T2:跡線
223:第二-第三電路圖案層
230:第二通電電極
231:第二-第一通電電極
232:第二-第二通電電極
233:第二-第三通電電極
300a:電路板
300:電路板
410:第一連接部
420:第一半導體裝置
425:端子
430:第一圓角層
440:第二連接部
450:第二半導體裝置
455:端子
460:第二圓角層
470:成型層
480:第三連接部
490:第三半導體裝置
492:粘合劑層
494:連接件
500a:半導體封裝
500:半導體封裝
610:第一金屬層
620:第一掩模
630:第二掩模
650:第三掩模
a1:寬度
a2:寬度
AR1:第一層壓區域
AR2:第二層壓區域
A:區域
b1:寬度
b2:寬度
CB1:載板絕緣層
CB2:載板金屬層
CB:載板
CF:載板膜
CR1:第一連接區域
CR2:第二連接區域
CR:連接區域
C:中心
D1:第一分離寬度
D1:第一方向
D2:第二方向
MR1:第一安裝區域
MR2:第二安裝區域
MR3:第三安裝區域
OP:開放區域
PG:圖案槽
PP:保護區域
R1:裝置安裝區域
R2:裝置安裝區域
T1:厚度
T2:厚度
VH1:第一-第一通孔
VH2:第二-第一通孔
VH3:第二-第三通孔
W1:寬度
W2:寬度
W4:線寬
W5:間距
W6:間距
W7:寬度
W8:間距
X:軸
Y:軸
圖1是顯示根據第一實施例的電路板的視圖。
圖2是顯示根據第二實施例的電路板的視圖。
圖3是根據一個實施例的電路板的第一基板層的放大圖。
圖4是詳細示出構成根據一實施例的電路板的第一基板層的第一電路圖案層的層結構的視圖。
圖5是根據一個實施例的電路板的第二基板層的放大圖。
圖6是詳細示出根據一個實施例的構成第二基板層的第二電路圖案層的層結構的視圖。
圖7是根據一個實施例的電極部的平面圖。
圖8是用於比較例和一個實施例的電極部的墊板形狀的視圖。
圖9是用於解釋由比較例中的電極部的墊板形狀引起的問題的視圖。
圖10是圖7的一個區域的放大圖。
圖11至圖30是用於解釋圖1的電路板的按工序順序的視圖。
圖31是顯示根據第一實施例的半導體封裝的視圖。
圖32是顯示根據第二實施例的電路板的視圖。
圖33是顯示根據第二實施例的半導體封裝的視圖。
下面，將參照附圖詳細描述本發明的實施例。
然而，本發明的精神和範圍並不限於所描述的實施例的一部分，並且可以以各種其他形式實施，並且在本發明的精神和範圍內，實施例的一個或複數個元素可以選擇性地組合和替換。
此外，除非明確地另行定義和描述，本發明實施例中使用的術語(包括技術和科學術語)可被解釋為與本發明所屬技術領域的普通技術人員通常理解的含義相同，並且諸如常用字典中定義的術語可被解釋為具有與它們在相關技術背景下的含義一致的含義。此外，在本發明的實施例中使用的術語是用於描述實施例的，而不是為了限制本發明。
在本說明書中，除非在短語中特別說明，否則單數形式也可以包括複數形式，並且可以包括在"A(和)、B和C中的至少一個(或複數個)"中描述時可在A、B和C中組合的所有組合的至少一個。此外，在描述本發明實施例的要素時，可以使用諸如第一、第二、A、B、(a)和(b)等術語。
這些術語僅用於將元素與其他元素區分開來，並且這些術語不限於元素的本質、順序或次序。此外，當一個元素被描述為與另一個元素"連接"、"耦合"或"接觸"'時，它不僅可以包括當該元素直接與其他元素"連接"、"耦合"或"接觸"時，而且還包括當該元素與其他元素之間被另一個元素"連接"、"耦合"或"接觸"時。
此外，當被描述為在每個元素的"'上(上方)"或"下(下方)"形成或佈置時，"上(上方)"或"下(下方)"不僅可以包括當兩個元素直接連接到彼此時，而且還包括當一個或複數個其他元素在兩個元素之間形成或佈置時。此外，當表達為"上 (過)"或"下(下)"時，它不僅可以包括上方向，還可以包括基於一個元素的下方向。
-電子裝置-
在描述本實施例之前，將簡要描述包括本實施例的半導體封裝的電子裝置。該電子裝置包括主機板(未顯示)。主機板可以在物理上和/或電上連接到各種元件。例如，主機板可以連接到本發明的半導體封裝。各種晶片可以被安裝在半導體封裝上。大體上，諸如易失性記憶體(例如DRAM)、非易失性記憶體(例如ROM)、快閃記憶體等的記憶體晶片，諸如中央處理器(例如CPU)、圖形處理器(例如GPU)、數位訊號處理器、加密處理器、微處理器和微控制器等的應用處理器晶片，以及諸如模數轉換器或特定應用積體電路(ASIC)的邏輯晶片可以安裝在半導體封裝上。
此外，本發明實施例提供了一種能夠在一個基板上安裝至少兩種不同類型的晶片的半導體封裝，同時減少連接到電子裝置的主機板的半導體封裝的厚度。
在這種情況下，電子裝置可以是智慧型電話、個人數位助理、數位攝像機、數位靜止攝像機、網路系統、電腦、顯示器、平板電腦、筆記型電腦、上網本、電視、視頻遊戲、智慧手錶、汽車等。然而，本實施例不限於此，可以是除這些之外的任何其他處理資料的電子裝置。
-實施例-
下面，將詳細描述根據一個實施例的電路板和包括該電路板的封裝基板。
圖1是顯示根據第一實施例的電路板的視圖，圖2是顯示根據第二實施例的電路板的視圖，圖3是根據一個實施例的電路板的第一基板層的放大視圖，圖4是詳細顯示構成根據一個實施例的電路板的第一電路圖案層的層結構。4是詳細顯示構成根據一個實施例的電路板的第一基板層的第一電路圖案層的層結構的視圖，圖5是根據一個實施例的電路板的第二基板層的放大視圖，並且圖6是詳細顯示構成根據一個實施例的第二基板層的第二電路圖案層的層結構的視圖。
下面，將參照圖1至圖6示意性地描述根據一個實施例的電路板300的特徵。
參照圖1至圖6，電路板300包括複數個基板層。
電路板300允許安裝至少兩個不同的半導體裝置。
電路板300包括與至少兩個半導體裝置電連接的電極部。
電極部包括複數個各自連接到至少兩個半導體裝置的墊板以及電連接複數個墊板的跡線。此外，包括複數個墊板和跡線的電極部可被稱為模橋。
電路板300包括第一基板層100和第二基板層200。
第一基板層100可以具有多層結構。例如，第一基板層100可以具有至少兩層結構。例如，第一基板層100包括至少兩 個絕緣層。第一基板層100可以被稱為連接到電子裝置的主機板的電路板的一個側面部。
第二基板層200被佈置在第一基板層100上。
例如，第二基板層200可以被稱為連接到半導體裝置的電路板的另一側部。
第二基板層200可以具有多層結構，但不限於此。例如，第二基板層200可以包括至少兩個絕緣層。第二基板層200提供安裝至少兩個半導體裝置的區域。
第一基板層100包括複數個絕緣層。
例如，第一基板層100可以包括第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113，但不限於此。
第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113可以包括相同的絕緣材料，但不限於此。
例如，第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113中的每一個可以包括相同的第一絕緣材料。例如，第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113可以作為預浸料提供。
第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113中的每一個可以具有從10μm到30μm的厚度。例如，第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113中的每一個可以滿足15μm至25μm的範圍。例如，第一-第一絕緣層111、第一-第二絕緣層112和第一-第三絕緣層113中的每 一個可以滿足18μm至23μm的範圍。這裡，絕緣層的厚度可以指佈置在不同層上的電路圖案層之間的垂直距離。
第一基板層100包括第一電路圖案層120。
在這種情況下，第一基板層100的電路圖案層120可以具有埋入跡線基板(ETS)的結構。例如，佈置在第一基板層100的最上側的電路圖案層可以具有埋設在第一基板層100的絕緣層中的結構。
例如，第一基板層100包括埋設在第一-第一絕緣層111的上表面的第一-第一電路圖案層121。第一-第一電路圖案層121可以具有ETS結構。例如，第一-第一電路圖案層121的上表面和第一-第一絕緣層111的上表面可以設置在同一平面上。第一-第一電路圖案層121的側表面和下表面可以被第一-第一絕緣層111所覆蓋。
即，第一-第一電路圖案層121是佈置在第一基板層100上的第一電路圖案層120中在垂直方向上最接近第二基板層200的電路圖案層。第一-第一電路圖案層121具有ETS結構。也就是說，第一-第一電路圖案層121是通過ETS方法製造的，因此可以被埋在第一-第一絕緣層111中。
與突出在絕緣層上的結構的電路圖案層相比，ETS結構能夠實現電路圖案層的小型化。
相應地，本實施例可以最小化第一電路圖案層120和佈置在第二基板層200上的第二電路圖案層220之間的線寬或間距 的差異。即，第二基板層200的第二電路圖案層220具有對應於將在下面描述的半導體裝置的端子的寬度和間距的寬度和間距。
在這種情況下，當第二電路圖案層220和第一-第一電路圖案層121(顯然，第二電路圖案層的跡線的線寬和第一-第一電路圖案層的跡線的線寬)之間的線寬差異很大時，信號傳輸損失由於寬度差異而增加，從而信號傳輸特性可能惡化。因此，本實施例提供第一-第一電路圖案層121具有ETS結構，相應地，第一-第一電路圖案層121和第二電路圖案層220之間的線寬和/或間距的差異被最小化。因此，本實施例可以最大限度地減少由於第二電路圖案層和第一-第一電路圖案層121之間的線寬和/或間距的差異而可能發生的信號傳輸損失。此外，本實施例改變了下文所述的第二電路圖案層220的每一層的線寬和/或間距，從而使第一電路圖案層和第二電路圖案層之間的線寬和/或間距的差異進一步最小化。
第一基板層100包括設置在第一-第一絕緣層111的下表面之下的第一-第二電路圖案層122。第一-第二電路圖案層122從第一-第一絕緣層111的下表面向下突起。第一-第二電路圖案層122的側面和下表面被第一-第二絕緣層112所覆蓋。
第一基板層100包括設置在第一-第二絕緣層112的下表面之下的第一-第三電路圖案層123。第一-第三電路圖案層123從第一-第二絕緣層112的下表面向下突出。第一-第三電路圖案層123的側面和下表面被第一-第三絕緣層113所覆蓋。
第一基板層100包括設置在第一-第三絕緣層113的下表面之下的第一-第四電路圖案層124。第一-第四電路圖案層124從第一-第三絕緣層113的下表面向下突出。
包括第一-第一電路圖案層121、第一-第二電路圖案層122、第一-第三電路圖案層123和第一-第四電路圖案層124的第一電路圖案層可以由至少一種選自金(Au)、銀(Ag)、鉑(Pt)、鈦(Ti)、錫(Sn)、銅(Cu)和鋅(Zn)中的金屬材料形成。此外，第一電路圖案層可以由漿糊或焊膏形成，包括至少一種選自金(Au)、銀(Ag)、鉑(Pt)、鈦(Ti)、錫(Sn)、銅(Cu)和鋅(Zn)中的金屬材料，這些材料的粘合強度很好。優選地，第一電路圖案層120可以由銅(Cu)形成，具有高導電性和相對較低的成本。
包括第一-第一電路圖案層121、第一-第二電路圖案層122、第一-第三電路圖案層123和第一-第四電路圖案層124的第一電路圖案層包括墊板和跟蹤。墊板可以包括與通電電極相連的通電墊板，以及核心墊板或BGA墊板，其上設置有與電子裝置的主機板相連的連接部(將在後面描述)。跡線可指長線形式的佈線，它在連接到墊板的同時傳輸電信號。第一電路圖案層120的墊板(例如，通電電極墊板)可以有20μm至90μm的寬度。第一電路圖案層120的墊板可以具有從22μm到85μm的寬度。第一電路圖案層120的墊板可以具有從25μm到80μm的寬度。例如，第一基板層100包括佈置在每個絕緣層中的第一通電電極。在這 種情況下，第一絕緣層110是由含有增強纖維的預浸料形成。相應地，第一絕緣層110中的第一通電電極的尺寸至少為15μm或更大。相應地，第一電路圖案層120的墊板可以具有大於第一通電電極的寬度，以便與第一通電電極連接。
第一電路圖案層120的線寬可以滿足6μm至20μm的範圍。例如，第一電路圖案層120的線寬可以滿足7μm至15μm的範圍。例如，第一電路圖案層120的線寬可以滿足8μm至12μm的範圍。此外，第一電路圖案層120的跡線之間的間距可以滿足6μm至20μm的範圍。例如，第一電路圖案層120的跡線之間的間距可以滿足7μm至15μm的範圍。例如，第一電路圖案層120的跡線之間的間距可以滿足8μm至12μm的範圍。
此外，第一基板層100包括設置在第一絕緣層110中的第一通電電極130。第一通電電極130可以形成為穿過一個第一絕緣層，或者可以形成為共同穿過至少兩個第一絕緣層。
第一通電電極130包括穿過第一-第一絕緣層111的第一-第一通電電極131。第一通電電極130包括穿過第一-第二絕緣層112的第一-第二通電電極132。第一通電電極130包括穿過第一-第三絕緣層113的第一-第三通電電極133。
第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133可以具有彼此相同的形狀。例如，第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133可以具有梯形形狀，其上表面的寬度和下表面的寬度彼此不同。 優選地，第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133中的每一個具有上表面的寬度小於下表面的寬度。
第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133中的每一個可以具有從15μm到70μm的寬度。第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133中的每一個都可以有18μm至65μm的寬度。第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133中的每一個都可以有20μm至60μm的寬度。第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133中的每一個的寬度可以指第一-第一通電電極131、第一-第二通電電極132和第一-第三通電電極133中的每一個的上表面和下表面中具有相對較大寬度的部的寬度。
第一電路圖案層120和第一通電電極130具有多層結構。然而，本實施例的第一電路圖案層120之一具有ETS結構，並且相應地，ETS結構的電路圖案層可以具有不同於其他電路圖案層的層結構。
例如，第一-第一電路圖案層121可以具有不同於第一-第二電路圖案層122和第一-第三電路圖案層123的層結構。例如，第一-第一電路圖案層121的層數可以不同於第一-第二電路圖案層122和第一-第三電路圖案層123中的每個的層數。例如，第 一-第一電路圖案層121的層數可以小於第一-第二電路圖案層122和第一-第三電路圖案層123中的每個的層數。
例如，第一-第一電路圖案層121可以僅包括第二金屬層(例如，電解電鍍層)。或者，第一-第二電路圖案層122可以包括第一金屬層(122-1，例如，種子層)和第二金屬層122-2(例如，電解電鍍層)。此外，第一-第三電路圖案層123可以包括一個第一金屬層123-1和一個第二金屬層123-2。這是因為在製造電路板的過程中，第一-第一電路圖案層121的種子層最終被移除。
第一-第一通電電極131包括對應於第一-第二電路圖案層122的第一金屬層131-1和第二金屬層131-2。此外，第一-第二通電電極132包括對應於第一-第三電路圖案層123的第一金屬層132-1和第二金屬層132-2。
第一基板層100包括保護層140。保護層140可以保護設置在第一基板層100的最外側的絕緣層和電路圖案層。例如，保護層140可以佈置在第一-第三絕緣層113的下表面之下。保護層140可以包括開口(未示出)，暴露出設置在第一-第三絕緣層113的下表面之下的第一-第四電路圖案層124的至少一部分分下表面。
相應地，第一基板層100的下部包括由保護層140覆蓋的保護區域PP和通過保護層140的開口暴露的開放區域OP。第一- 第四電路圖案層124的下表面的至少一部分可以通過開放區域OP暴露於基板的外部。
此外，第一基板層100的上部可以包括第一粘附區域或第一層壓區域AR1。也就是說，構成第二基板層200的第二絕緣層可以被層壓或粘附在第一基板層100上。
在這種情況下，第一基板層100包括加強件(例如，玻璃纖維)的絕緣層，以賦予電路板300剛性。第一基板層100可將從第二基板層200傳輸的信號傳輸到電子裝置的主機板。因此，第一基板層100可以具有與電子裝置的主機板的規格(例如，墊板的數量、墊板之間的間距等)相對應的規格。
同時，第二基板層200被佈置在第一基板層100上。第二基板層200的複數個絕緣層可以依次層疊在第一基板層100的第一-第一絕緣層111上。
在一個實施例中，第二基板層200可以是再分配層(RDL)，但不限於此。第二基板層200提供裝置安裝區域，其中安裝複數個半導體裝置。
第二基板層200將從第一基板層100傳輸的信號傳輸到至少兩個半導體裝置。此外，第二基板層200可以將由至少兩個半導體裝置獲取或處理的信號傳輸到第一基板層100。
第二基板層200包括複數個層，並且第二基板層200的複數個層中的每一個可以具有不同的佈線結構。這裡，佈線結構 可以包括電路圖案層的線寬、電路圖案之間的間距和通電電極的寬度。
第二基板層200的下部包括在第一層壓區域AR1上層壓的第二層壓區域AR2。此外，第二基板層200的上部包括裝置安裝區域，其中安裝複數個半導體裝置。例如，第二基板層200的上部包括安裝半導體裝置的裝置安裝區域R1，以及除裝置安裝區域R1以外的區域R2。
此外，裝置安裝區域R1包括第一安裝區域MR1，其中安裝有第一半導體裝置。此外，裝置安裝區域R1包括第二安裝區域MR2，其中安裝有第二半導體裝置。此外，裝置安裝區域R1包括連接第一安裝區域MR1和第二安裝區域MR2的連接區域CR(顯然，第一半導體裝置和第二半導體裝置之間的電連接)。
例如，第一安裝區域MR1可以是安裝第一處理器晶片的區域，而第二安裝區域MR2可以是安裝與第一處理器晶片不同類型的第二處理器晶片的區域。例如，第一處理器晶片可以是應用處理器(AP)晶片中的任何一個，如中央處理器(例如，CPU)、圖形處理器(例如，GPU)、數位訊號處理器、加密處理器、微處理器或微控制器。第二處理器晶片可以是應用處理器(AP)晶片中與第一處理器晶片不同類型的處理器晶片，如微處理器或微控制器。例如，第一處理器晶片可以是一個中央處理器晶片，第二處理器晶片可以是一個圖形處理器晶片。也就是說，本發明實施例的電路板可以是用於分模的電路板，其 中複數個處理器晶片，其中應用處理器按功能分開，被安裝在一塊電路板上。
第二基板層200包括精細圖案。例如，第二基板層200的電路圖案層要求線寬為6μm或更小，5μm或更小，或4μm或更小。
此外，第二基板層200的電路圖案層要求間距為6μm或更小，5μm或更小，或4μm。
例如，在第二基板層200的裝置安裝區域R1中提供的電路圖案層要求線寬為1μm至6μm，優選1.2μm至5μm，更優選1.5μm至4μm。此外，在本發明實施例的第二基板層200的裝置安裝區域R1中提供的電路圖案層要求間距為1μm至6μm，優選地，1.2μm至5μm，更優選地，1.5μm至4μm。
也就是說，應用處理器所要求的功能越來越多，需要在一個基板上安裝複數個按功能分開的半導體裝置。此外，在複數個分離的半導體裝置中的每個裝置中提供的端子數量正在增加。
在這種情況下，當複數個半導體裝置之間的分離距離很大時，用於相互信號交換的通信速度可能降低。此外，當複數個半導體裝置之間的分離距離很大時，通信所需的功率消耗增加。此外，當複數個半導體裝置之間的分離距離很大時，連接複數個半導體裝置的跡線的長度也會增加，因此容易受到雜訊的影響，信號傳輸損失也會增加。
也就是說，複數個半導體裝置之間的距離必須是150μm或更小。例如，複數個半導體裝置之間的距離必須是120μm或更小。例如，複數個半導體裝置之間的距離必須是100μm或更小。
相應地，第二基板層200的電路圖案層需要精細的線寬和精細的間距，以便在有限的空間內排列連接複數個半導體裝置的所有導線。
第二基板層200可以具有多層結構。基於絕緣層的數量，第二基板層200可以具有至少兩個或更多的層。第二基板層200包括第二絕緣層210。
第二絕緣層210可以包括第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213，但本實施例不限制第二絕緣層的層數。然而，本實施例允許第二絕緣層210由至少兩層組成，相應地，安裝在裝置安裝區域R1中的複數個半導體裝置之間的佈線可以順利地連接。
第二-第一絕緣層211被佈置在第一基板層100上。第二-第一絕緣層211配置在第一基板層100的第一-第一絕緣層111上。第二-第二絕緣層212被佈置在第二-第一絕緣層211上。此外，第二-第三絕緣層213被佈置在第二-第二絕緣層212上。
在一個實施例中，包括第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213的第二絕緣層210可以包括第二絕緣材料。例如，第二絕緣層210可以包括不同於構成第一絕緣層110的第一絕緣材料的第二絕緣材料。
例如，第二絕緣層210可以不包括強化纖維以使形成精細的圖案。優選地，第二絕緣層210可以包括光固化樹脂或光敏樹脂。例如，第二絕緣層210可以包括光敏成像的電介質(PID)。
第二基板層200的第二絕緣層210可以包括諸如PID的光固化樹脂，從而使第二基板層200的電路圖案層和通電電極小型化。然而，本實施例不限於此，並且第二基板層200的第二絕緣層210可以包括不提供增強纖維的熱固性材料，而不是光固化樹脂。
第二絕緣層210的每一層的厚度可以小於第一絕緣層110的每一層的厚度。例如，第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213中的每一個可以具有從3μm到20μm的厚度。例如，第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213中的每一個都可以有4μm至18μm的厚度。例如，第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213中的每一個都可以有6μm至15μm的厚度。當第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213中的每一個的厚度小於3μm時，形成在第二絕緣層210上的第二電路圖案層220可能不會被穩定地保護。當第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213中的每一個的厚度超過20μm時，第二電路圖案層220的小型化可能是困難的。
第二基板層200可以包括第二電路圖案層220。第二電路圖案層220被佈置在第二絕緣層210上。
第二電路圖案層220包括設置在第二-第一絕緣層211上的第二-第一電路圖案層221。第二電路圖案層220包括設置在第二-第二絕緣層212上的第二-第二電路圖案層222。第二電路圖案層220包括設置在第二-第三絕緣層213上的第二-第三電路圖案層223。
在這種情況下，第二-第三電路圖案層223可以是設置在電路板的最上側的電路圖案，並且可以被埋入第二基板層200的絕緣層中。
例如，第二-第三電路圖案層223可以在填充第二-第三絕緣層213的上表面上設置的凹槽時設置。因此，本實施例可以穩定地保護設置在第二基板層200的最上側的第二-第三電路圖案層223。也就是說，第二-第三電路圖案層223包括一個與複數個半導體裝置連接的電極部。電極部包含一個具有相對較細線寬的跡線。當第二-第三電路圖案層223的跡線具有突出在第二-第三絕緣層213上的結構時，由於各種外部因素，可能會出現裂紋和/或剝落。因此，本實施例具有第二-第三電路圖案層223被埋在第二-第三絕緣層213中的結構。相應地，本實施例可提高物理可靠性和/或機械可靠性。
然而，實施例並不限於此。例如，第二-第三電路圖案層223a可以突出在第二-第三絕緣層213的上表面，如圖2所示。作為另一個例子，第二-第三電路圖案層223a可以突出在第二-第三絕緣層213上，同時部分地埋在第二-第三絕緣層213中。
第二電路圖案層220可以具有不同於第一電路圖案層120的層結構。例如，第二電路圖案層220可以具有比第一電路圖案層120的層數更多的層數。然而，第二電路圖案層220可以具有比第一電路圖案層120小的厚度，同時具有比第一電路圖案層120大的層數。
第二電路圖案層220的第二-第一電路圖案層221、第二-第二電路圖案層222和第二-第三電路圖案層223的每一個可以具有三層結構。例如，第二-第一電路圖案層221、第二-第二電路圖案層222和第二-第三電路圖案層223中的每個都包括第一金屬層220-1、第二金屬層220-2和第三金屬層220-3。第一金屬層220-1和第二金屬層220-2可以是種子層。
第一金屬層220-1可以是通過濺射工藝形成的鈦(Ti)層。第一金屬層220-1可以具有0.01μm至0.15μm的厚度。例如，第一金屬層220-1可以有0.03微米至0.12微米的厚度。例如，第一金屬層220-1可以有0.05μm至0.10μm的厚度。第一金屬層220-1可以是第一種子層，以增加第二金屬層220-2和第三金屬層220-3以及第二絕緣層220之間的粘合力。
第二金屬層220-2可以是通過濺射工藝形成的銅(Cu)層。第二金屬層220-2可以具有0.01μm至0.35μm的厚度。例如，第二金屬層220-2可以有0.05微米到0.32微米的厚度。例如，第二金屬層220-2可以有0.1μm至0.3μm的厚度。第二金屬層220-2可以是一個第二種子層，形成為第三金屬層220-3的電解電鍍。在一 個實施例中，第一金屬層220-1和第二金屬層220-2的厚度之和可以是0.5μm或更小。更好的是，第一金屬層220-1和第二金屬層220-2的厚度之和可以是0.4μm或更小。更可取的是，第一金屬層220-1和第二金屬層220-2的厚度之和可以是0.3微米或更小。當第一金屬層220-1和第二金屬層220-2的厚度之和超過0.5μm時，第二電路圖案層220的小型化可能是困難的。具體而言，製造第二電路圖案層220的過程包括蝕刻第一金屬層220-1和第二金屬層220-2的過程。在這種情況下，當第一金屬層220-1和第二金屬層220-2的厚度增加時，蝕刻過程中的蝕刻量增加，因此第二電路圖案層220的小型化變得困難。
第二電路圖案層220的種子層包括第一金屬層220-1和第二金屬層220-2。在這種情況下，第一金屬層220-1和第二金屬層220-2是通過濺射工藝形成的，因此具有比第一電路圖案層120的種子層更小的厚度。因此，有可能使第二電路圖案層220小型化。
第三金屬層220-3可以是通過電鍍第二金屬層220-2作為種子層而形成的電解電鍍層。第三金屬層220-3可以具有從2μm到12μm的厚度。第三金屬層220-3可以有3微米到11微米的厚度。第三金屬層220-3可以具有從4μm到10μm的厚度。
當第三金屬層220-3的厚度小於2μm時，第三金屬層220-3也可能在蝕刻種子層的過程中被蝕刻，並且相應地，第二電路 圖案層220的正常實現可能是困難的。當第三金屬層220-3的厚度大於12μm時，第二電路圖案層220的小型化可能是困難的。
第二電路圖案層220中的每一個可以具有從3μm到13μm的厚度。第二電路圖案層220中的每一個可以具有從4μm到12μm的厚度。第二電路圖案層220中的每一個可以具有從5μm到11μm的厚度。當第二電路圖案層220的厚度小於5μm時，第二電路圖案層的電阻增加，因此複數個半導體裝置之間的電連接可靠性可能惡化。當第一電路圖案層220的每個厚度超過11μm時，可能難以實現精細圖案。
第二電路圖案層220可以是超小型化圖案。例如，第二電路圖案層220可以具有6μm或更少、5μm或更少、或4μm或更少的線寬。第二電路圖案層220可以有6μm或更少，或5μm或更少，或4μm或更少的間距。
第二電路圖案層220可以具有1μm至6μm的線寬。該線寬可以指構成第二電路圖案層220的跡線的線寬。第二電路圖案層220可以具有從1.2微米到5微米的線寬。第二電路圖案層220可以有一個從1.5微米到4微米的線寬。當第二電路圖案層220的線寬小於1μm時，第二電路圖案層220的電阻增加，因此，與複數個半導體裝置的正常通信可能是困難的。此外，當第二電路圖案層220的線寬小於1μm時，第二電路圖案層220的剛性降低，因此可能出現機械可靠性問題，如裂紋。當第二電路圖案層220的線寬大於6μm時，可能難以在有限空間內連接複數個半導體裝 置。例如，當第二電路圖案層220的線寬大於6μm時，可能難以在有限的空間內安排所有的電極部以連接複數個半導體裝置。例如，當第二電路圖案層220的線寬大於6μm時，用於佈置用於連接複數個半導體裝置的跡線的佈置空間可能增加，並且相應地，半導體封裝的尺寸可能增加。
第二電路圖案層220可以具有從1μm到6μm的間距。該間距可以指第二電路圖案層220的跡線之間的間距。第二電路圖案層220可以具有從1.2μm到5μm的間距。第二電路圖案層220可以有一個從1.5μm到4μm的間距。當第二電路圖案層220的間距小於1μm時，會出現一個問題，即由於相鄰的跡線相互連接而發生電短路。例如，當第二電路圖案層220的間距大於6μm時，可能難以在有限的空間內放置連接到複數個半導體裝置的所有跡線。例如，當第二電路圖案層220的間距大於6μm時，用於佈置連接複數個半導體裝置的跡線的空間可能增加，相應地，半導體封裝的尺寸可能增加。
上述第二電路圖案層220的線寬和間距可以指佈置在第二基板層200的最上側的第二-第三電路圖案層223的線寬和間距。此外，第二-第一電路圖案層221和第二-第二電路圖案層222可以具有與第二-第三電路圖案層223相同的線寬和間距。然而，本實施例不限於此，第二-第一電路圖案層221和第二-第二電路圖案層222可以具有不同於第二-第三電路圖案層223的線寬和 間距。例如，第二-第一電路圖案層221和第二-第二電路圖案層222可以具有比第二-第三電路圖案層223更大的線寬和間距。
例如，第二-第一電路圖案層221的跡線和第二-第二電路圖案層222的跡線可以具有與第二-第三電路圖案層223的跡線相同的線寬和間距。作為另一個例子，第二-第一電路圖案層221的跡線和第二-第二電路圖案層222的跡線可以具有與第二-第三電路圖案層223不同的線寬和間距。例如，第二-第一電路圖案層221的跡線和第二-第二電路圖案層222的跡線的線寬和間距可以大於第二-第三電路圖案層223的跡線的線寬和間距。
此外，第二-第一電路圖案層221的墊板和第二-第二電路圖案層222的墊板可以具有與第二-第三電路圖案層223的墊板不同的寬度。例如，第二-第一電路圖案層221的墊板和第二-第二電路圖案層222的墊板可以具有大於第二-第三電路圖案層223的墊板的寬度。
第二基板層200包括第二通電電極230。第二通電電極230包括穿過第二-第一絕緣層211的第二-第一通電電極231。第二通電電極230包括穿過第二絕緣層212的第二-第二通電電極232。第二通電電極230包括穿過第二-第三絕緣層213的第二-第三通電電極233。
第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233可以具有不同的寬度。例如，在第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中設 置的最接近第一基板層100的通電電極可以具有最大寬度。例如，在第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中，離第一基板層100最遠的通電電極(例如，最接近複數個半導體裝置的通電電極)可以有最小的寬度。
然而，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個可以具有比第一通電電極130小的寬度。在這種情況下，下面描述的通電電極的寬度可以是指在上表面和下表面中具有相對大的寬度的表面的寬度。例如，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的寬度指第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的上表面的寬度。
本實施例的第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233分別形成於第二絕緣層210的第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213。在這種情況下，第二-第一絕緣層211、第二-第二絕緣層212和第二-第三絕緣層213是由所述的PID組成。相應地，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的寬度可以小於形成在第一絕緣層110上的第一通電電極130的寬度。
例如，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的寬度可以小於第一通電 電極130的寬度的1/2。例如，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的寬度可以小於第一通電電極130的寬度的1/5。例如，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的寬度可以小於第一通電電極130的寬度的1/10。
具體而言，由於第一通電電極130形成在由預浸料組成的第一絕緣層110上，所以它可以具有至少15μm的寬度。
相比之下，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233形成在由PID組成的第二絕緣層210上，因此有可能形成約1μm。
如上所述，第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233中的每一個的寬度可以具有第一通電電極130的寬度的1/10的水準。在這種情況下，當第二-第一通電電極231、第二-第二通電電極232和第二-第三通電電極233各自具有第一通電電極130寬度的1/10的水準時，信號傳輸可靠性可能會降低。例如，第一-第一通電電極131和第二-第一通電電極231與插在其間的第一-第一電路圖案層121相互連接。在這種情況下，當第二-第一通電電極231的寬度為第一-第一通電電極131的1/10時，由於第二-第一通電電極231和第一-第一通電電極131之間的寬度差異，電阻可能增加，因此可能出現可靠性問題。例如，在將信號從第二-第一通電電極231傳輸到第一-第一通電電極131的過程中，由於雜訊造成的信號傳輸損失可能增加。 此外，當傳輸的信號是高頻(mmWave)波段(例如，6GHz、28GHz、35GHz)或5G或更高頻率的信號(6G、7G~等)時，由於信號傳輸損失，在通信性能上可能會出現更大的問題。
例如，在安裝本發明實施例的半導體裝置的區域中的第二通電電極230的ae寬度可以根據包括在半導體裝置中的端子的寬度而具有精細的寬度。此外，第二通電電極230的寬度可以隨著它接近第一基板層100而逐漸增加。此外，在第二通電電極230中配置的最接近第一基板層100的第二-第一通電電極231可以具有與形成在第一基板層100上的第一通電電極(例如，第一-第一通電電極131)相應的寬度。
例如，第一-第一通電電極131可以具有從15μm到70μm的寬度，如上所述。
此外，在垂直方向上最鄰近第一-第一通電電極131佈置的第二-第一通電電極231的寬度可以對應於第一-第一通電電極131的寬度。
此外，第二通電電極230的寬度可以隨著與第一-第一通電電極131的距離在垂直方向上的增加而逐漸減少。此外，與第一-第一通電電極131間隔最遠的第二-第三通電電極233可以在第二通電電極230中具有最小的寬度。
配置在第二-第一通電電極231和第二-第三通電電極233之間的第二-第二通電電極232可以小於第二-第一通電電極231的寬度並且大於第二-第三通電電極233的寬度。例如，第二-第 二通電電極232的寬度可以是第二-第一通電電極231的寬度和第二-第三通電電極233的寬度之間的值。
在本實施例中，包括在第二基板層200中的第二通電電極230的寬度隨著其接近第一基板層100而增加，並且隨著其遠離第一基板層100而減少。相應地，本實施例可以最大限度地減少由提供在不同層上的通電電極的寬度差異引起的信號傳輸損失，並且相應地，可以改進通信性能。
同時，本發明實施例的電路板300的厚度T1可以比傳統電路板的厚度小。
例如，當第一基板層100具有基於第一絕緣層的層數的5層結構並且第二基板層200具有基於第二絕緣層的層數的3層結構時，電路板300的厚度T1可以是400μm或更小，380μm或更小，或者360μm或更小。
同時，包括在電路板300的第一基板層100中的第一絕緣層110可以由PID組成，該PID是與包括在第二基板層200中的第二絕緣層220相同的光固化樹脂。
然而，當電路板300的所有絕緣層都由PID(其為光固化樹脂)形成時，產品的單位成本可能增加。也就是說，作為光固化樹脂的PID比預浸料更昂貴，相應地，當電路板300完全由PID形成時，電路板300和包括電路板300的半導體封裝的單位成本可能增加。此外，當第一基板層100的第一絕緣層110也用PID形成時，電路板300的剛性可能出現問題，相應地，翹曲性能可 能變差。因此，本實施例允許第一基板層100包括由預浸料製成的第一絕緣層110。
以下，將更詳細地描述佈置在第二基板層290上的第二電路圖案層220。即，下文將詳細描述第二電路圖案層220的第二-第三電路圖案層223，其上安裝有半導體裝置。第二-第三電路圖案層223可以被稱為與半導體裝置電連接的電極部。因此，為了解釋的方便，第二-第三電路圖案層223在下面的描述中將被稱為"電極部"。
圖7是一個實施例的電極部的平面圖，圖8a是用於比較比較例和實施例的電極部的墊板形狀的視圖，圖8b是用於解釋由比較例的電極部的墊板形狀引起的問題的視圖，以及圖9是圖7的一個區域的放大圖。
下面，將參照圖7至圖9詳細描述一個實施例的電極部。
第二基板層200包括裝置安裝區域R1。此外，裝置安裝區域R1包括垂直地重疊於第一半導體裝置的第一安裝區域MR1。此外，裝置安裝區域R1包括垂直地與第二半導體裝置重疊的第二安裝區域MR2。此外，裝置安裝區域R1包括第一安裝區域M1和第二安裝區域MR2之間的連接區域CR。連接區域CR可以垂直地與第一和第二半導體裝置之間的分離區域重疊。
此外，電極部223可以被佈置在裝置安裝區域R1中。電極部223指設置在第二基板層200的第二電路圖案層220中最上側的電路圖案層。
電極部223可以包括墊板223P和跡線223T1。例如，電極部223可以包括墊板223P，其上設置有用於安裝半導體裝置的連接部(例如，焊球)，以及電連接複數個墊板的跡線223T1。
墊板223P和跡線223T1根據其功能被分類。
例如，墊板223P使半導體裝置被安裝或連接在其上。墊板223P指的是電極，用於安裝半導體裝置的連接部(如焊球)被放置在其上。跡線223T1是指信號傳輸線。例如，跡線223T1可以是電連接複數個墊板的連接電極。
此外，墊板223P和跡線223T1可根據其形狀或大小進行分類。
例如，墊板223P的形狀與跡線223T1的形狀不同。此外，墊板223P在水準方向上的寬度與跡線223T1在水準方向上的寬度不同。
墊板223P在其上表面的至少一部分圓周上具有彎曲部。跡線223T1在其上表面的至少一部分圓周上不具有彎曲部。
墊板223P具有大於或等於用於安裝半導體裝置的某一水準的寬度。跡線223T1的寬度小於墊板223P的寬度，因此，可以在有限的區域內安排盡可能多的信號傳輸線。
例如，電極部223包括設置在第一安裝區域MR1中的第一墊板部223P1、設置在第二安裝區域MR2中的第二墊板部223P2以及連接第一墊板部223P1和第二墊板部223P2並設置在連接區域CR中的跡線223T1。
第一墊板部223P1垂直地與設置在第一安裝區域MR1中的第一半導體裝置重疊。第一墊板部223P1與設置在第一半導體裝置中的端子電性連接。
第二墊板部223P2垂直地與設置在第二安裝區域MR2中的第二半導體裝置重疊。第二墊板部223P2與第二半導體裝置中提供的端子電連接。
跡線223T1電性地連接第一墊板部223P1和第二墊板部223P2。
具體而言，第一半導體裝置和第二半導體裝置彼此電連接並且彼此交換電信號。例如，第一半導體裝置的複數個端子中的至少一個與第二半導體裝置的複數個端子中的至少一個電性連接，從而在第一和第二半導體裝置之間進行通信。
例如，第一半導體裝置包括複數個端子。此外，第一半導體裝置的複數個端子包括至少一個與第二半導體裝置電連接的第一端子和排除第一端子的第二端子。此外，第二半導體裝置的複數個端子包括與第一半導體裝置的第一端子電連接的第三端子和排除第三端子的第四端子。
第一墊板部223P1包括垂直地與第一半導體裝置的第一端子重疊的第一組墊板223P11。此外，第一墊板部223P1包括垂直地與第一半導體裝置的第二端子重疊的第二組墊板223P12。
在這種情況下，第一墊板部223P1的第一組墊板223P11的形狀、寬度和平面面積與第一墊板部223P1的第二組墊板223P12的形狀、寬度和平面面積中的至少一個不同。
也就是說，第一墊板部223P1的第一組墊板223P11連接到複數個跡線223T1，因此具有相對較小的寬度。例如，第一墊板部223P1的第一組墊板223P11被設置在電路密度相對較高的區域(電路密集區)，因此，它必須具有相對較小的寬度和/或平面面積。相反，第一墊板部223P1的第二組墊板223P12被設置在電路密度比第一組墊板223P11低的區域，相應地，它可以具有比第一組墊板223P11更大的寬度和/或更大的面積。
因此，本實施例允許第一墊板部223P1的第一組墊板223P11和第二組墊板223P11具有不同的形狀、寬度或平面區域。
此外，第二墊板部223P2包括垂直地與第二半導體裝置的第三端子重疊的第一組墊板223P21。此外，第二墊板部223P2包括垂直地與第二半導體裝置的第四端子重疊的第二組墊板223P22。
在這種情況下，第二墊板部223P2的第一組墊板223P21具有與第二墊板部223P2的第二組墊板223P22的形狀、寬度和平面面積中的至少一個不同的形狀、寬度和平面面積。
也就是說，第二墊板部223P2的第一組墊板223P21被連接到複數個跡線223T1，相應地，它應該具有相對較小的寬度。例如，第二墊板部223P2的第一組墊板223P21被設置在電路密度 相對較高的區域(電路密集區)，它必須具有相對較小的寬度和/或平面面積。相反，第二墊板部223P2的第二組墊板223P22被設置在電路密度低於第一組墊板223P21的區域中，相應地，它可以具有比第一組墊板223P21更大的寬度和/或更大的面積。
相應地，本實施例允許第二墊板部223P2的第一組墊板223P21和第二組墊板223P21具有不同的形狀、寬度或平面區域。
例如，第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21的平面形狀可以具有半圓形，而第一和第二墊板部223P1和223P2中的每一個的第二組墊板223P12和223P22的平面形狀可以具有圓形。
下面，將詳細描述第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21。以下，第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21將被稱為"墊板223P"來描述。
墊板223P在第一方向D1的寬度W1可以不同於墊板223P在第二方向D2的寬度W2。例如，墊板223P在第一方向D1的寬度W1可以小於第二方向D2的寬度W2。在這種情況下，第一方向D1可以指X軸方向或縱向方向。第二方向D2可以是與第一方向D1垂直的。例如，第二方向D2可以指Y軸方向或寬度方向。第一方向D1可以指與墊板223P相鄰的跡線223T1的定位方向。
例如，第一方向D1指的是與墊板223P相鄰的跡線223T1相對於墊板223P佈置的方向。第二方向D2可以指與第一方向D1垂直的方向。
墊板223P在第二方向D2上的寬度W2可以滿足20μm至80μm的範圍。例如，墊板223P在第二方向D2的寬度W2可以滿足25μm至75μm的範圍。例如，墊板223P在第二方向D2的寬度W2可以滿足30μm至70μm的範圍。當墊板223P在第二方向D2上的寬度W2小於20μm時，可能難以在墊板223P上穩定地佈置用於安裝半導體裝置的連接部。此外，當墊板223P在第二方向D2上的寬度W2超過80μm時，可能難以在有限的空間內放置所有與第一和第二半導體裝置的端子連接的墊板。例如，當第二方向D2上的墊板223P的寬度W2超過80μm時，水準方向上的電路板的尺寸可能增加。
墊板223P在第一方向D1的寬度W1可以小於第二方向D2的寬度W2。例如，墊板223P在第一方向D1的寬度W1可以滿足第二方向D2的寬度W2的80%至95%的範圍。例如，墊板223P在第一方向D1的寬度W1可以滿足第二方向D2的寬度W2的82%至93%的範圍。例如，墊板223P在第一方向D1的寬度W1可以滿足第二方向D2的寬度W2的83%至92%的範圍。
具體而言，墊板223P在第一方向D1的寬度W1可以滿足16μm至76μm的範圍。例如，墊板223P在第一方向D1的寬度W1可以滿足20.5μm至70μm的範圍。例如，墊板223P在第一方向D1 的寬度W1可以滿足25μm到58μm的範圍。當墊板223P在第一方向D1上的寬度W1小於16μm時，可能難以在墊板223P上穩定地佈置用於安裝半導體裝置的連接部。當墊板223P在第一方向D1上的寬度W1超過76μm時，在第一方向D1上間隔開的複數個墊板之間佈置的跡線的物理和/或電氣可靠性可能會惡化。例如，當第一方向D1上的墊板223P的寬度W1超過76μm時，在第一方向D1上間隔開的複數個墊板之間佈置的複數個跡線可能無法保證。此外，當用於複數個跡線的排列空間未被固定時，在形成跡線的過程中可能出現圖案形成缺陷。例如，當複數個跡線的排列空間沒有被固定時，可能會出現諸如扭曲的跡線等缺陷。此外，當用於複數個跡線的排列空間未被固定時，可能會發生電短路問題，其中跡線和墊板或彼此相鄰佈置的複數個跡線彼此連接。
如上所述，本發明實施例的墊板223P可以具有這樣的形狀，其中佈置相鄰的跡線的部基於具有特定曲率半徑的圓形被切斷。例如，本發明的墊板223P可以有一個形狀，其中具有特定曲率半徑的圓形的整個區域的5%至20%被移除或切割。此外，墊板223P的整個區域中被移除或切割的區域可以是與放置跟蹤的區域相鄰的區域。
在這種情況下，比較例的電路板的墊板223P'具有如圖8的(a)所示的具有特定曲率半徑的圓形。圖8A(a)顯示了在比較例中提供的墊板部的第一組墊板。例如，比較例中的墊板223P' 在第一方向D1的寬度w1與第二方向D2的寬度w2相同。也就是說，比較例的第一組墊板具有與第二組的墊板相同的圓形形狀。
例如，比較例的墊板223P'在第一和第二方向D1和D2上的寬度w1和w2在20μm至80μm的範圍內相同。例如，比較例的墊板223P'在第一-第一方向上具有相同的寬度(b1)，在第一-第二方向上具有相同的寬度(b2)，在-第二-第一方向上具有相同的寬度(a1)，以及從具有特定曲率半徑的圓的中心(c)出發在第二方向上具有相同的寬度(a2)。
相應地，比較例有一個問題，即乾膜的曝光缺陷和顯影缺陷(未示出)，或圖案槽缺陷發生在如圖9所示的在第一方向(D1)上間隔開的複數個墊板之間的區域(A)。因此，在比較例的電路板中，在第一方向D1上間隔開的複數個墊板之間難以佈置具有高電氣和物理可靠性的複數個跡線。
備選地，根據本發明實施例的電路板的墊板223P可以具有這樣的形狀，其中佈置相鄰跡線的部基於具有特定曲率半徑的圓形被切斷，如圖8的(b)所示。例如，本實施例的電路板的墊板223P在第一方向D1的寬度W1與第二方向D2的寬度W2不同。例如，根據本實施例的電路板的墊板223P在第一方向D1的寬度W1小於第二方向D2的寬度W2。例如，從具有本實施例的墊板223P的特定曲率半徑的圓的中心(C)算起，在+第一-第二方向上的寬度B2，在-第二-第一方向上的寬度A1，以及在+第二-第二方向上的寬度A2與該圓的半徑相同，而在第一-第一方向 上的寬度B1小於該圓的半徑。因此，本實施例允許在第一方向D1上間隔開的複數個墊板之間穩定地佈置複數個跡線，在這種狀態下，通過如上所述的墊板223P的形狀變化，盡可能地保持墊板223P的物理和電氣可靠性。
同時，與本實施例不同的是，第一組墊板的形狀可以改為橢圓形狀。然而，當墊板的形狀具有橢圓形狀時，可能會出現各種物理和電氣可靠性問題。例如，墊板的整個區域應該與佈置在其下側的通電電極垂直重疊。然而，當墊板的形狀為橢圓形時，由於在形成墊板的過程中存在公差，墊板的至少一部分可能不會垂直地與通電電極重疊，從而導致電氣可靠性和物理可靠性問題。此外，當墊板具有橢圓形狀時，由於熱應力而施加在墊板上的應力可能向一側傾斜，從而在高溫下惡化了物理可靠性。
相應地，本發明實施例的墊板223P具有這樣的形狀，其中只有與跡線相鄰的區域在具有特定曲率半徑的圓中被切斷，因此物理和電氣可靠性可以得到改善。
上述墊板223P是指第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21。
相比之下，第一和第二墊板部223P1和223P2中的每一個的第二組墊板223P12和223P22具有與第一組墊板223P11和223P21不同的圓形形狀。因此，本實施例可以提高第一和第二墊板部223P1和223P2中的每一個的第二組墊板223P12和 223P22與第一和第二半導體裝置之間的耦合強度，從而有可能穩定地操作第一和第二半導體裝置。
下面，將詳細描述對應於第一和第二墊板部223P1和223P2的第二組墊板223P12和223P22的墊板223P。
墊板223P的上表面223PU的圓周包括具有特定曲率半徑的彎曲部和與該彎曲部相連的直線部。在這種情況下，上表面223PU的圓周的直線部可以被稱為第一部分223PU1，而彎曲部可以被稱為第二部分223PU2。
第二部分223PU2的一端可以連接到第一部分223PU1的直線的一端，而第二部分223PU2的另一端可以連接到第一部分223PU1的直線的另一端。例如，墊板223P的第二部分223PU2可以連接第一部分223PU1的一端和另一端，同時具有特定的曲率半徑。
墊板223P的上表面223PU1的第一部分223PU1可以指墊板223P的上表面223PU的整個區域中與跡線223T1鄰近的區域。在這種情況下，墊板223P的上表面223PU的第一部分223PU1可以與跡線223T1平行。例如，墊板223P的上表面223PU的第一部分223PU1的直線的延伸方向可以是與鄰近墊板223P的跡線223T1的延伸方向平行的方向。這裡，平行方向可以指第一部分223PU1延伸的角度與跡線223T1延伸的角度之間的差值為10度或更少、8度或更少、5度或更少、或2度或更少。
也就是說，墊板223P可以包括在第一方向D1上間隔開的第一墊板223Pa和第二墊板223Pb。此外，第一墊板223Pa和第二墊板223Pb可以指第一墊板部223P1的第一組墊板223P11或第二墊板部223P2的第一組墊板223P21。
第一墊板223Pa的第一部分223PU1可以是鄰近於在第一方向D1上相鄰佈置的跡線223T1的區域。第一墊板223Pa的第一部分可以面對第二墊板223Pb的第二部分。例如，第二墊板223Pb的第二部分可以被設置在與跡線223T1相鄰的區域。也就是說，第二墊板223Pb可能不包括面對第一部分的上表面的圓周上的直線部，這就是第一墊板223Pa的直線部。此外，當沒有額外的第三墊板在第一方向上與第二墊板223Pb間隔開時，第二墊板223Pb的上表面的圓周可以不包括直線部。然而，在下面的描述中，假定存在一個在第一方向上與第二墊板223Pb間隔開的額外的第三墊板(例如在圖中向下)，並且第二墊板223Pb的上表面的圓周的至少一部分包括直線部。然而，本實施例不限於此，第二墊板223Pb的上表面的圓周僅包括彎曲部，可以不包括直線部。
同時，當作為直線部的第一部分被包括在第二墊板223Pb的上表面的圓周上，並且第一墊板223Pa和第二墊板223Pb中的每一個的第一部分彼此面對佈置時，在第一部分彼此面對的區域中可以充分地保證佈置跡線的空間。然而，在這種情況下，在第三墊板223Pb和在第一方向上與第二墊板223Pb間隔開 的第二墊板223Pb之間的空間中可能不能充分地提供佈置跡線的空間，並且相應地，可能發生物理或電氣可靠性問題。
也就是說，可以在第一墊板223Pa和第二墊板223Pb之間佈置在第二方向D2上延伸的多條跡線。
在這種情況下，第一墊板223Pa和第二墊板223Pb之間的節距W3可以指第一墊板的中心和第二墊板的中心在第一方向上的直線距離。節距W3可以滿足25微米到110微米的範圍。例如，節距W3可以滿足31μm至100μm的範圍。例如，節距W3可以滿足37μm至90μm的範圍。當節距W3小於25μm時，可能難以在第一方向D1上間隔開的第一墊板223Pa和第二墊板223Pb之間穩定地排列多條跡線223T1。當節距W3超過110μm時，第一墊板223Pa和第二墊板223Pb之間的空間變得過大，相應地，電路板在水準方向的尺寸可能增加。
跡線223T1包括佈置在第一安裝區域MR1中並與第一墊板部223P1連接的第一部分223T1a。此外，跡線223T1包括設置在第二安裝區域MR2中並與第二墊板部223P2連接的第二部分分223T1b。此外，跡線223T1可以包括佈置在連接區域CR中並連接第一部分223T1a和第二部分223T1b的第三部分223T1c。
在這種情況下，如上所述，為了在有限的空間內安裝第一半導體裝置、安裝第二半導體裝置以及連接第一和第二半導體裝置，需要對跡線223T1進行超小型化。為此，本實施例用PID形成第二絕緣層210，從而使跡線223T1可以超微型化。
優選地，跡線223T1的線寬W4可以滿足1μm至6μm的範圍。例如，跡線223T1的線寬W4可以滿足1.2μm至5μm的範圍。例如，223T1的線寬W4可以滿足1.5μm至4μm的範圍。當跡線223T1的線寬W4小於1微米時，跡線223T1的電阻會增加，因此與半導體裝置的正常電連接可能會很困難。此外，當跡線223T1的線寬W4小於1μm時，跡線223T1的實施是困難的，而且可能出現跡線223T1由於各種因素而容易崩潰的可靠性問題。當跡線223T1的線寬W4大於6μm時，可能難以在有限的空間內連接複數個半導體裝置。例如，當跡線223T1的線寬W4大於6μm時，可能難以在有限的空間內安排所有跡線以連接複數個半導體裝置。例如，當跡線223T1的線寬W4大於6μm時，在連接區域CR內安排用於連接複數個半導體裝置的跡線的空間增大，相應地，電路板和半導體封裝的尺寸可能增大。
同時，複數個跡線223T1之間的間距W6或墊板223P和跡線223T1之間的間距W5可以在1μm至6μm之間。多條跡線223T1之間的間距W6或墊板223P和跡線223T1之間的間距W5可以從1.2微米到5微米。多條跡線223T1之間的間距W6或墊板223P和跡線223T1之間的間距W5可以從1.5微米到4微米。當多條跡線223T1之間的間距W6或墊板223P與跡線223T1之間的間距W5小於1μm時，存在相鄰跡線或跡線與墊板相互連接時發生電短路的問題。例如，當複數個跡線223T1之間的間距W6或墊板223P 與跡線223T1之間的間距W5大於6μm時，可能難以在有限的空間內安排用於連接複數個半導體裝置的所有跡線。
相應地，當兩個跡線223T1被佈置在第一墊板223Pa和第二墊板223P之間的第二方向D2上時，跡線佈置空間的寬度W7可以從3μm到18μm。例如，跡線排列空間的寬度W7可以從3.6μm到15μm。例如，跡線排列空間的寬度W7可以從4.5μm到12μm。
此外，第一墊板223Pa和第二墊板223Pb之間在第一方向D1上的寬度W8或第一墊板223Pa和第二墊板223Pb之間在第一方向D1上相隔的間距W8可以在5μm至30μm之間。例如，在第一方向D1上間隔開的第一墊板223Pa和第二墊板223Pb之間的間距W8可以從6μm到25μm。例如，在第一方向D1上間隔開的第一墊板223Pa和第二墊板223Pb之間的間距W8可以從7.5μm到20μm。
同時，電極部223可以包括假電極223D。假電極223D不與電極部223的墊板223P和跡線223T1電連接。例如，假電極223D不與墊板223P和跡線223T1電性連接，因此可能不是一個傳輸電信號的電極。假電極223D可以被放置在第一連接區域CR1。例如，假電極223D可以配置在第一連接區域CR1中未配置在跡線223T1上的區域。假電極223D的線寬可以大於跡線223T1的線寬。假電極2231D可以為電路板的平整度而形成。例如，一個額外的絕緣層(例如保護層，如阻焊劑)可以被放置 在電極部223上。此外，在不包括假電極223D的狀態下，在垂直重疊於電極部223的區域和不垂直重疊於電極部223的區域之間可能出現高度差。此外，電路板的平整度可能由於高度差而變差。因此，本實施例通過使用假電極223D使附加絕緣層的高度差最小化，從而改善電路板的平整度。
如上所述，本發明實施例的第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21可以具有形狀，其中與相鄰的跡線相鄰的區域被切斷在具有特定曲率半徑的圓中。例如，第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21的上表面223PU包括與跡線相鄰並具有直線的第一部分223PU1。此外，第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21的上表面223PU包括與第一部分223PU1連接並具有特定曲率半徑的曲線的第二部分223PU2。此外，第一部分223PU1的直線的延伸方向可以與跡線223T1的延伸方向相同或平行。因此，本實施例可通過第一和第二墊板部223P1和223P2中的每一個的第一組墊板223P11和223P21的形狀的改變，確保在第一方向D1上間隔開的複數個墊板之間的複數個跡線的佈置空間。因此，本實施例可使跡線穩定地形成於在第一方向D1上間隔開的複數個墊板之間，並且相應地，可改善電路板的物理和電氣可靠性。
此外，根據本發明實施例的第一和第二墊板部223P1和223P2中的每一個的第二組的墊板223P12和223P22可以不包括 直線部而只包括彎曲部。或者，根據本實施例的第一和第二墊板部223P1和223P2中的每一個的第二組墊板223P12和223P22可以比第一組墊板的平面面積更大。通過這一點，本實施例可以穩定地安裝一個半導體裝置。
下面，將描述根據一個實施例的電路板的製造方法。
圖11至圖30是用於解釋圖1的電路板按工序順序的視圖。
根據本發明實施例的電路板的製造方法可以分為製造第一基板層100的第一過程和在製造的第一基板層100上製造第二基板層200的第二過程。
參照圖11，本發明實施例可以進行準備用於使用ETS方法製造第一基板層100的基礎件的過程。為此，本發明實施例可以準備載板(CB)。載板CB可包括載板絕緣層CB1和設置在載板絕緣層CB1的至少一個面上的載板金屬層CB2。在這種情況下，圖中顯示載板金屬層CB2僅配置在載板絕緣層CB1的第一表面上，但本實施例不限於此。例如，本實施例的載板CB可以包括配置在第一表面和與載板絕緣層CB1的第一表面相對的第二表面上的載板金屬層CB2。此外，當在載板絕緣層CB1的兩側形成載板金屬層時，可在載板CB的兩側分別執行下述第一基板層100的製造工藝。例如，本實施例可允許在載板CB的上下兩面分別執行以下工藝，因此，可一次形成複數個第一基板層。
載板金屬層CB2可以通過在載板絕緣層CB1上進行無電解鍍而形成。此外，本實施例可使用CCL(Copper Clad Laminate)作為載板(CB)。
接下來，本發明實施例可以進行在載板金屬層CB2上形成第一金屬層610的過程。第一金屬層610可以通過執行化學鍍銅工藝在載板金屬層CB2上形成為具有預定的厚度。
隨後，本實施例可以進行在第一金屬層610上形成第一掩模620的工藝，如圖12所示。在這種情況下，第一掩模620可以被形成為完全覆蓋第一金屬層610的第一表面，此後，可以包括開口(未示出)以通過打開第一掩模的過程部分地暴露第一金屬層610的表面。即，第一掩模620可以包括打開第一金屬層610的第一表面上要形成第一-第一電路圖案層121的區域的開口(未顯示)。
隨後，本發明實施例可以通過使用第一金屬層610作為種子層進行電鍍來進行形成第一-第一電路圖案層121填充第一掩模620的開口的過程，如圖13所示。
隨後，本發明實施例可以進行如圖14所示的去除設置在第一金屬層610上的第一掩模620的過程。此外，本實施例可以進行形成覆蓋在第一金屬層610上的第一-第一電路圖案層121的第一-第一絕緣層111的過程。第一-第一絕緣層111可以包括預浸料。
隨後，本實施例可以進行在第一-第一絕緣層111中形成第一-第一通孔VH1的過程，如圖15所示。第一-第一通孔VH1可以通過鐳射工藝形成，以打開構成第一-第一絕緣層111的樹脂和增強纖維。
接下來，本實施例可以進行在第一-第一絕緣層111的表面和第一-第一通孔VH1的內壁上形成第一金屬層131-1和122-1的過程，如圖16所示。第一金屬層131-1和122-1可以通過化學鍍銅工藝形成，但不限於此。
接下來，本實施例可以進行在第一-第一絕緣層111的表面上形成的第一金屬層122-1上形成第二掩模630的過程，如圖17中所示。在這種情況下，第二掩模630可以包括至少一個開口(未顯示)。例如，第二掩模630可以包括暴露將形成第一-第一通電電極131的區域的開口和暴露將形成第一-第二電路圖案層122的區域的開口。
接下來，該實施例可以通過使用第一金屬層131-1和122-1進行電鍍來進行形成第二金屬層131-2和122-2填充第二掩模630的開口的過程，如圖18所示。在這種情況下，第一金屬層131-1和第二金屬層131-2可以構成第一-第一通電電極131。此外，第一金屬層121-1和第二金屬層121-2可以構成第一-第二電路圖案層122。
接下來，本發明的實施例可以進行去除第二掩模630的過程和蝕刻第一金屬層122-1的過程，如圖19所示。例如，本實 施例可以進行蝕刻種子層的過程，以去除第一金屬層122-1的在垂直方向上與第二金屬層122-2不重疊的部。
接下來，本實施例可以進行通過重複圖12至19的過程形成多層第一基板層100的過程，如圖20所示。
例如，本發明實施例可以進行在第一-第一絕緣層111上形成第一-第二絕緣層112的過程。此外，本實施例可以進行在第一-第二絕緣層112上形成第一-第二通電電極132和第一-第三電路圖案層123的過程。例如，本實施例可以進行在第一-第二絕緣層112上形成第一-第三絕緣層113的過程。此外，本實施例可以進行在第一-第三絕緣層113上形成第一-第三通電電極133和第一-第四電路圖案層124的過程。
接下來，當第一基板層100的製造完成時，本實施例可以進行如圖21所示的移除載板CB的過程。此外，當載板CB被移除時，本實施例可以進行蝕刻和移除第一金屬層610的過程，該金屬層是形成在第一-第一絕緣層111上的第一-第一電路圖案層121的種子層。如上所述，本實施例可通過執行圖11至21的過程來製造第一基板層100。
接下來，本實施例可以進行在第一基板層100的第一-第一絕緣層111上層壓第二-第一絕緣層211的過程，如圖22中所示。在這種情況下，第二-第一絕緣層211可以包括不同於第一-第一絕緣層111的絕緣材料。例如，第二-第一絕緣層211可以包括一個PID。第二-第一絕緣層211可以被佈置成覆蓋第一基板層100 的ETS圖案。具體而言，第二-第一絕緣層211可以被佈置成覆蓋第一-第一絕緣層111的第一表面和第一-第一電路圖案層121的第一表面。
同時，本實施例可以進行在與將配置第二-第一絕緣層211的表面相反的表面上形成載板薄膜CF的過程。例如，本實施例可以進行在第一基板層100的第一-第三絕緣層113的第二表面上形成載板薄膜CF的過程。載板薄膜CF可以在下面將執行的製造第二基板層200的過程中保護第一-第三絕緣層113和第一-第三電路圖案層123。
接下來，本發明的實施例可以進行如圖23所示的暴露第二-第一絕緣層211的過程。為此，本實施例可以進行在第二-第一絕緣層211上形成第三掩模650的過程。在這種情況下，第三掩模650可以包括一個開口(未示出)，對應於要形成第二-第一通電電極231的區域。此後，本實施例可繼續進行暴露通過第三掩模650的開口暴露的第二-第一絕緣層211的部區域A的過程。
接下來，本發明實施例可以進行開發區域A的過程和去除區域A的一部分的過程，如圖24中所示。此外，本實施例可以進行通過去除區域A的一部分在第二-第一絕緣層211中形成第二-第一通孔VH2的過程。
接下來，本發明實施例可以進行通過在第一-第一絕緣層211上形成第三掩模650並執行電鍍工藝以填充第三掩模650的開口來形成第二-第一通孔電極231和第二-第一電路圖案層 221的過程，如圖25所示。在這種情況下，製造第二-第一通電電極231和第二-第一電路圖案層221的過程可以包括依次形成含有鈦的第一金屬層220-1、含有銅的第二金屬層220-2、以及含有銅的第三金屬層220-3。
接下來，本發明實施例可以進行如圖26所示的去除第三掩模650的過程。接下來，該實施例可以進行在第二-第一絕緣層211上形成第二-第二絕緣層212的過程。然後，本實施例可進行在第二-第二絕緣層212上形成第二-第二通孔電極232和第二-第二電路圖案層222的過程。接下來，本發明實施例可以進行在第二-第二絕緣層212上形成第二-第三絕緣層213的過程。
接下來，本實施例可以進行通過執行圖27中所示的第一曝光和顯影過程在第二-第三絕緣層213中形成第二-第三通孔VH3的過程。
接下來，本實施例可以通過執行圖28中所示的二次曝光和顯影過程來進行在第二-第三絕緣層213的表面上形成圖案槽PG的過程。在這種情況下，第一次曝光和顯影的條件可以與第二次曝光和顯影的條件不同。例如，第一曝光和顯影可以以形成穿過第二-第三絕緣層213的第二-第三通孔VH3的條件進行。例如，第二曝光和顯影可以在第二-第三絕緣層213的表面上形成具有預定深度的圖案槽PG的條件下進行。同時，本實施例可同時進行形成第二-第三通孔(VH3)和圖案槽(PG)的過程，使用對每個區域具有不同透光率的掩模(未示出)。此外，圖案槽PG 包括對應於墊板223P的部和對應於跡線223T1的部。此外，對應於墊板223P的圖案槽PG可以具有如上所述的形狀。
接下來，本實施例可以通過繼續進行電鍍工藝以填充第二-第三通孔(VH3)和圖案槽(PG)來形成定位在第二基板層200的最外側的第二-第三通電電極233和第二-第三電路圖案層223，如圖29所示。第二-第三電路圖案層223可以是包括墊板223P和跡線223T1的電極部。
接下來，本實施例可以進行去除形成在第一基板層100的下側上的載板膜(CF)的過程和形成包括第一-第三絕緣層113的第二表面上的開口的保護層140的過程，如圖30所示。
圖31是顯示根據第一實施例的半導體封裝的視圖。
參照圖31，該實施例可以具有將複數個半導體裝置安裝在圖2的電路板300上的結構。
例如，半導體封裝500可以包括佈置在第二-第三電路圖案層223的第一墊板部223P1上的第一連接部410(例如，電極部)，該第一連接部佈置在第二基板層200的最外側。此外，半導體封裝500可以包括設置在第二-第三電路圖案層223的第二墊板部223P2上的第二連接部440，該第二連接部設置在第二基板層200的最外側。
第一連接部410和第二連接部440可以具有相同的形狀或可以具有不同的形狀。
例如，第一連接部410和第二連接部440可以具有六面體的形狀。例如，第一連接部410和第二連接部440的橫截面可以包括矩形形狀。第一連接部410和第二連接部440的橫截面可以包括一個矩形或一個正方形。例如，第一連接部410和第二連接部440可以有一個球形的形狀。例如，第一連接部410和第二連接部440的橫截面可以包括圓形形狀或半圓形形狀。例如，第一連接部410和第二連接部440的橫截面可以部或全部包括一個圓形的形狀。第一連接部410和第二連接部440的橫截面形狀可以在一側是平的，在另一側是彎曲的。第一連接部410和第二連接部440可以是焊球，但不限於此。
一個實施例可以包括佈置在第一連接部410上的第一半導體裝置420。第一半導體裝置420可以是第一處理器晶片。例如，第一半導體裝置420可以是中央處理器(例如，CPU)、圖形處理器(例如，GPU)、數位訊號處理器、密碼處理器、微處理器和微控制器中的任何一個的應用處理器(AP)晶片。第一半導體裝置420的端子425可以通過第一連接部410與第一墊板部223P1電連接。
此外，本實施例可以包括設置在第二連接部440上的第二半導體裝置450。第二半導體裝置450可以是第二處理器晶片。例如，第二半導體裝置450可以是中央處理器(例如，CPU)、圖形處理器(例如，GPU)、數位訊號處理器、加密處理器、微處理器和微控制器之間的不同類型的應用處理器(AP)晶片，形成第 一半導體裝置420。第二半導體裝置450的端子455可以通過第二連接部440與第二墊板部223P2電連接。
例如，第一半導體裝置420可以是中央處理器晶片，第二半導體裝置450可以是圖形處理器晶片，但不限於此。
同時，第一半導體裝置420和第二半導體裝置450可以以第一分離寬度D1佈置在電路板300上。第一分離寬度D1可以是150μm或更小。例如，第一分離寬度D1可以是120μm或更小。例如，第一分離寬度D1可以是100μm或更少。
優選地，第一分離寬度D1可以具有60μm至150μm的範圍。優選地，第一分離寬度D1可以具有70μm至120μm的範圍。更可取的是，第一分離寬度D1可以有80μm至110μm的範圍。當第一分離寬度D1小於60μm時，第一半導體裝置420和第二半導體裝置420之間可能發生干擾，並且第一半導體裝置420或第二半導體裝置420的操作可靠性可能發生問題。當第一分離寬度D1小於60μm時，用於連接第一半導體裝置420和第二半導體裝置420的所有導線可能不會被佈置在與第一分離寬度D1相對應的空間內。當第一分離寬度D1大於150μm時，隨著第一半導體裝置420和第二半導體裝置420之間的距離增加，信號傳輸損失可能增加。當第一分離寬度D1大於150μm時，半導體封裝500的體積可以增加。
半導體封裝500可以包括第一圓角層430和第二圓角層460。第一圓角層430可被佈置成圍繞第一基板層100和第一半導 體裝置420的端子425。第一圓角層430可以防止外來物質(例如，水分)滲入電路板和第一半導體裝置420之間的空間。第二圓角層460可被佈置成圍繞第一基板層100和第二半導體裝置420的端子455。第二圓角層460可防止外來物質(例如，濕氣)滲入電路板和第二半導體裝置420之間的空間。
半導體封裝500可以包括成型層470。成型層470可以被佈置成覆蓋第一半導體裝置420和第二半導體裝置420。例如，成型層470可以是形成為保護安裝的第一半導體裝置420和第二半導體裝置420的環氧樹脂模塑化合物(EMC)，但不限於此。
成型層470可以直接接觸佈置在電路板的最上側的第二-第三絕緣層213的第一表面。在此，阻焊劑沒有配置在第二-第三絕緣層213的第一表面上，並且相應地，第二-第三絕緣層213的第一表面可以直接接觸成型層470。在這種情況下，成型層470可以具有較低的介電常數，以增加散熱性能。例如，成型層470的介電常數(Dk)可以是0.2至10。例如，成型層470的介電常數(Dk)可以是0.5至8。例如，成型層470的介電常數(Dk)可以是0.8至5。因此，本實施例可允許成型層470具有低介電常數，從而可改善從第一半導體裝置420和/或第二半導體裝置450產生的熱量的散熱性能。此外，本實施例可允許電極部包括假電極2231D，從而可保證成型層470的平整度，進一步，可保證半導體封裝的平整度。
同時，半導體封裝500可以包括佈置在電路板300的最下側的第三連接部480。第三連接部480可以佈置在通過保護層140暴露的第一-第四電路圖案層124的第二表面或下表面。
圖32是顯示根據第二實施例的電路板的視圖。
參照圖32，與根據第一實施例的電路板300相比，根據第二實施例的電路板300a可以進一步包括在裝置安裝區域R1中的第三安裝區域MR3。
例如，根據第一和第二實施例的電路板300提供兩個安裝區域，其中安裝複數個不同類型的半導體裝置。
或者，根據第二實施例的電路板300a可以提供至少三個安裝區域，在其中安裝至少三個半導體裝置。
電路板300a可以包括第一基板層100a和第二基板層200a。
第一基板層100a和第二基板層200a基本上與圖1或圖2的第一基板層100和第二基板層200相同，並且將省略其詳細描述。
第二基板層200a的裝置安裝區域R1包括安裝第一半導體裝置的第一安裝區域MR1、安裝與第一處理器晶片不同類型的第二半導體裝置的第二安裝區域MR2、安裝第三半導體裝置的第三安裝區域(MR3)、連接第一安裝區域MR1和第二安裝區域MR2的第一連接區域CR1、以及連接第一安裝區域MR1和第三安裝區域MR3的第二連接區域CR2。
即，本實施例提供了電路板300a，其上可以安裝至少三個半導體裝置(例如，複數個處理器晶片和至少一個存儲晶片)。這可以實現，因為構成第二基板層200a的絕緣層包括PID，因此第二基板層200a的電路圖案被超小型化。
包括在本發明實施例的第二基板層200a中的第二-第三電路圖案層223(例如，電極部)包括設置在第三安裝區域MR3中的第三墊板部223P3。
此外，包括在本發明實施例的第二基板層200a中的第二-第三電路圖案層223可以包括設置在第二連接區域CR2中的連接第一墊板部223P1和第三墊板部223P3的跡線223T2。
在這種情況下，根據實施例的第一連接區域CR1中的跡線223T1可以具有與第二連接區域CR2中的跡線223T2相同的線寬或間距。
此外，根據另一實施例的第一連接區域CR1中的跡線223T1可以具有與第二連接區域CR2中的跡線223T2不同的線寬或間距。也就是說，第一連接區CR1中的跡線223T1需要如上所述進行超小型化處理，以便在第一和第二半導體裝置之間進行連接。或者，第一和第三半導體裝置之間的連接是在第二連接區CR2中進行的。在這種情況下，第二連接區CR2中的連接線的數量小於第一連接區CR1中的連接線的數量。因此，第二連接區CR2中的跡線223T2可能不需要像第一連接區CR1中的跡線223T1那樣的超精細線寬或間距。
相應地，第二連接區域CR2中的跡線223T2可以具有比第一連接區域CR1中的跡線223T1的線寬和間距更大的線寬和間距。
圖33是顯示根據第二實施例的半導體封裝的視圖。
參考圖33，與根據第一實施例的半導體封裝500相比，半導體封裝500a進一步包括第三半導體裝置。
具體而言，半導體封裝500a包括第三半導體裝置490，其與第一半導體裝置420間隔了預定的距離，並且與第一半導體裝置420並排佈置。在這種情況下，第三半導體裝置可具有多層結構，其間夾有粘合劑層492。此外，半導體封裝500a可以包括連接到第三半導體裝置490的連接件494。連接件494可以是一根導線，但不限於此。
本發明實施例的半導體封裝500a的厚度T2可以比比較例的半導體封裝的厚度小。半導體封裝500a的厚度T2可以是比較例的半導體封裝的厚度的95%。半導體封裝500a的厚度T2可以是比較例的半導體封裝的厚度的90%。半導體封裝500a的厚度T2可以是比較例的半導體封裝的厚度的85%。
例如，半導體封裝500a的厚度T2可以小於1000μm。例如，半導體封裝500a的厚度T2可以小於900μm。例如，半導體封裝500a的厚度T2可以小於850μm。
一個實施例的電路板包括連接到半導體裝置的電極部。電極部包括墊板和跡線。在這種情況下，墊板具有一種形狀， 其中與跡線相鄰的區域被切割成具有特定曲率半徑的圓。例如，墊板上表面的圓周包括一個具有特定曲率半徑的彎曲部和一個與彎曲部相連的直線部。直線部可被稱為墊板上表面圓周的第一部分，而彎曲部可被稱為墊板圓周的第二部分。此外，第一部分被放置在鄰近跡線的地方。此外，第一部分的直線的延伸方向可以是與導線的延伸方向相同或平行的方向。因此，本實施例可通過改變墊板的上表面的圓周形狀，確保在第一方向D1上間隔開的複數個墊板之間的複數個跡線的佈置空間。因此，本實施例可使跡線穩定地形成於在第一方向D1上間隔開的複數個墊板之間，並且相應地，可改善電路板的物理和電氣可靠性。
同時，本實施例的墊板被分為多組。例如，該墊板包括第一組墊板和第二組墊板。在這種情況下，第一組墊板被設置在具有相對高的密度的區域中，因此具有這樣的形狀：與跡線相鄰的區域從具有特定曲率半徑的圓中切割出來。相反，第二組墊板被設置在具有相對較低密度的區域中，因此可以具有一個平面面積大於第一組墊板的圓形形狀。因此，本實施例可以穩定地安裝半導體裝置，從而使半導體裝置可以穩定地運行。
此外，本發明實施例的電路板包括第一基板層和第二基板層。第二基板層可以包括PID，因此可以包括具有對應於安裝在電路板上的複數個不同半導體裝置的線寬和間距的精細圖案。據此，本實施例可使複數個不同的半導體裝置安裝在一塊電路 板上，此外，可以在有限的空間內輕鬆地連接複數個半導體裝置。因此，本實施例可以通過將複數個半導體裝置根據其功能分開來提高應用處理器的性能。此外，本實施例可以在有限的空間內容易地連接複數個半導體裝置，因此，可以減少半導體封裝的體積，從而使電子裝置變得更薄。
此外，本發明實施例可以使佈置在電路板上的第一和第二半導體裝置之間的距離最小化。因此，本發明實施例可以使第一和第二半導體裝置之間傳輸的信號的損失最小化，從而可以提高產品的可靠性。
此外，本發明實施例可以將複數個半導體裝置並排安裝在一個基板上，因此，與比較例相比，半導體封裝的厚度可以急劇減少。
此外，本發明實施例不需要連接複數個電路板來連接複數個半導體裝置，因此，它可以提高工藝的便利性和電連接的可靠性。
另一方面，當具有本發明的上述特徵的電路板被用於諸如智慧手機、伺服器電腦、電視等IT裝置或家用電器時，可以穩定地執行信號傳輸或電源等功能。例如，當具有本發明特徵的電路板執行半導體封裝功能時，可以起到安全保護半導體晶片不受外部濕氣或污染物影響的作用，或者說，可以解決提供給半導體晶片的洩漏電流、端子間的電氣短路、端子的電氣開路等問題。此外，當負責信號傳輸的功能時，有可能解決噪音 問題。借此，具有本發明上述特點的電路板可以保持IT裝置或家用電器的穩定功能，從而使整個產品與應用本發明的電路板達到功能上的統一或技術上的相互銜接。
當具有上述本發明特徵的電路板用於諸如車輛的運輸裝置時，可以解決傳輸到運輸裝置的信號失真問題，或者，通過從外部安全地保護控制運輸裝置的半導體晶片，解決端子之間的洩漏電流或電短路或提供給半導體晶片的端子電開路的問題，可以進一步提高運輸裝置的安全性。相應地，運輸裝置和應用本發明的電路板可以實現功能上的完整或技術上的互鎖。
在上述實施例中描述的特徵、結構、效果等包括在至少一個實施例中，但不限於只有一個實施例。此外，每個實施例中說明的特徵、結構和效果可以由本領域的熟練人員為其他實施例進行組合或修改。因此，應理解為與這種組合和修改有關的內容包括在實施例的範圍內。
以上大部描述了實施例，但是實施例僅僅是例子，並不限制實施例，並且本領域的技術人員可以理解，在不脫離實施例的基本特徵的情況下，可以做出上面沒有介紹的若干變化和應用。例如，實施例中具體表示的每個元件都可以變化。此外，應理解為與這種變化和這種應用有關的差異包括在以下權利要求中定義的實施例的範圍內。
100:第一基板層
111:第一-第一絕緣層
112:第一-第二絕緣層
113:第一-第三絕緣層
121:第一-第一電路圖案層
122:第一-第二電路圖案層
123:第一-第三電路圖案層
124:第一-第四電路圖案層
131:第一-第一通電電極
132:第一-第二通電電極
133:第一-第三通電電極
140:保護層
200:第二基板層
211:第二-第一絕緣層
212:第二-第二絕緣層
213:第二-第三絕緣層
220:第二電路圖案層
221:第二-第一電路圖案層
222:第二-第二電路圖案層
223:第二-第三電路圖案層
231:第二-第一通電電極
232:第二-第二通電電極
233:第二-第三通電電極
300:電路板
T1:厚度

Claims (18)

  1. 一種半導體封裝，包括：
    一絕緣層；及
    一電極部，設置在該絕緣層上，
    其中，該電極部包括複數個墊板和連接該複數個墊板的一跡線，及
    其中，該複數個墊板包括：
    一第一墊板，包括其中一上表面的一圓周具有特定的一曲率半徑的一彎曲部，及與該彎曲部相連的一直線部；以及
    一第二墊板，該第二墊板在面向該第一墊板的該彎曲部的一上表面的一圓周不包括一直線部。
  2. 如請求項1所述之半導體封裝，其中，該第一墊板包括在與該直線部平行的一第二方向上的一寬度及在與該第二方向垂直的一第一方向上的一寬度，以及
    其中，該第一方向上的該寬度小於該第二方向上的該寬度。
  3. 如請求項1所述之半導體封裝，其中，該第一墊板在距離該曲率半徑一中心的一第一-第一方向上的一寬度小於該第一墊板在距離該曲率半徑該中心的一第一-第二方向、一第二-第一方向和一第二-第二方向的每一寬度。
  4. 如請求項3所述之半導體封裝，其中，該第一墊板在該第一-第二方向、該第二-第一方向和該第二-第二方向上距離該曲率半徑該中心的該寬度分別相同。
  5. 如請求項1所述之半導體封裝，其中，該第一方向上的該第一墊板的該寬度滿足該第二方向上的該第一墊板該寬度的80%至95%的一範圍。
  6. 如請求項1所述之半導體封裝，其中，該第一方向的該寬度滿足16μm至76μm的一範圍，及
    其中，該第二方向的該寬度滿足20μm至80μm的一範圍。
  7. 如請求項1或2所述之半導體封裝，其中，該跡線的一線寬滿足1μm至6μm的一範圍，及
    其中，該墊板和該跡線之間的一間距或該複數個該跡線之間的一間距滿足1μm至6μm的一範圍。
  8. 如請求項1所述之半導體封裝，其中，該第一墊板的該直線部與連接到該第二墊板的該跡線的一延伸方向平行。
  9. 如請求項7所述之半導體封裝，其中，該第一和該第二墊板在該第一方向上相互隔開，及
    其中，該跡線在該第二方向上在該第一和該第二墊板之間延伸。
  10. 如請求項9所述之半導體封裝，其中，在該第二方向上延伸並在該第一方向上相互間隔的至少兩個該跡線被佈置在該第一墊板和該第二墊板之間。
  11. 如請求項9所述之半導體封裝，其中，在該第一墊板和該第二墊板之間佈置了兩條該跡線，及
    其中，該第一墊板和該第二墊板之間的一間距滿足25μm至110μm的一範圍。
  12. 如請求項9所述之半導體封裝，其中，在該第一墊板和該第二墊板之間佈置了兩條該跡線，及
    其中，該第一墊板和該第二墊板之間的一間距滿足5μm至30μm的一範圍。
  13. 如請求項9所述之半導體封裝，其中，該第一墊板的該直線部被安排在與該跡線相鄰的地方，及
    其中，該第二墊板的一彎曲部面對該第一墊板的一直線部，其之間夾有該跡線。
  14. 如請求項1或2所述之半導體封裝，其中，該電極部進一步包括一假電極，與該墊板和該跡線電隔離。
  15. 如請求項1所述之半導體封裝，進一步包括
    一第一連接部，設置在該電極部的一第一電極部上；
    一第二連接部，設置在該電極部的一第二電極部上；
    一第一半導體裝置，設置在該第一連接部上；及
    一第二半導體裝置，設置在該第二連接部上，
    其中，該跡線將連接到該第一半導體裝置的該第一電極部和連接到該第二半導體裝置的該第二電極部連接起來。
  16. 如請求項15所述之半導體封裝，其中，該第一半導體裝置是一中央處理器(CPU)，及
    其中，該第二半導體裝置是一圖形處理器(GPU)。
  17. 如請求項15或16所述之半導體封裝，其中，該電極部包括一第三電極部、
    其中，該半導體封裝進一步包括：
    一第三連接部，設置在該第三電極部上；和
    一第三半導體裝置，設置在該第三連接部上，
    其中，該第三半導體裝置包括一存儲晶片。
  18. 如請求項15或16所述之半導體封裝，其中，該第一和該第二 半導體裝置之間的一分離寬度滿足60μm至150μm的一範圍。
TW112102424A 2022-01-18 2023-01-18 半導體封裝 TW202349649A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220007507A KR20230111542A (ko) 2022-01-18 2022-01-18 반도체 패키지
KR10-2022-0007507 2022-01-18

Publications (1)

Publication Number Publication Date
TW202349649A true TW202349649A (zh) 2023-12-16

Family

ID=87349018

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112102424A TW202349649A (zh) 2022-01-18 2023-01-18 半導體封裝

Country Status (3)

Country Link
KR (1) KR20230111542A (zh)
TW (1) TW202349649A (zh)
WO (1) WO2023140622A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070107154A (ko) * 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
US7906835B2 (en) * 2007-08-13 2011-03-15 Broadcom Corporation Oblong peripheral solder ball pads on a printed circuit board for mounting a ball grid array package
KR102408126B1 (ko) * 2015-05-29 2022-06-13 삼성전자주식회사 솔더 브릿지를 억제할 수 있는 전기적 패턴을 갖는 전기적 장치
US10923635B2 (en) * 2016-12-30 2021-02-16 Lumileds Llc Phosphor deposition system for LEDs
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure

Also Published As

Publication number Publication date
KR20230111542A (ko) 2023-07-25
WO2023140622A1 (ko) 2023-07-27

Similar Documents

Publication Publication Date Title
US8508050B2 (en) Wiring substrate, semiconductor device, and method for manufacturing wiring substrate
TWI479971B (zh) 佈線板，其製造方法及具有佈線板之半導體裝置
KR101454419B1 (ko) 전자 장치 및 그 제조 방법과, 배선 기판 및 그 제조 방법
CN102573278B (zh) 多层布线基板
US20090046432A1 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
US20150245485A1 (en) Printed wiring board and method for manufacturing printed wiring board
US10103115B2 (en) Circuit substrate and semicondutor package structure
TWI435675B (zh) 佈線板
US8975742B2 (en) Printed wiring board
US8829361B2 (en) Wiring board and mounting structure using the same
US9655242B2 (en) Printed wiring board
US20240120265A1 (en) Circuit board and package substrate comprising same
JP2013219204A (ja) 配線基板製造用コア基板、配線基板
TW202349649A (zh) 半導體封裝
US20240021524A1 (en) Semiconductor package
US20230411268A1 (en) Semiconductor package
TW202339135A (zh) 半導體封裝
TW202331952A (zh) 半導體封裝
KR20230172218A (ko) 반도체 패키지
TW202315470A (zh) 電路板及具有該電路板之半導體封裝
KR20230040809A (ko) 회로기판 및 이를 포함하는 패키지 기판
US9837345B2 (en) Interposer and circuit substrate
JP2023104919A (ja) 半導体パッケージ
KR20240020913A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240012227A (ko) 회로 기판 및 이를 포함하는 반도체 패키지