TW202347625A - 記憶體元件及其形成方法 - Google Patents

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Abstract

提供一種記憶體元件及其形成方法。該方法包括：提供具有多個主動區的基底；在基底上形成第一層堆疊；圖案化第一層堆疊，以於第一層堆疊中形成多個凹槽；在第一層堆疊上形成襯層，以覆蓋多個凹槽；進行蝕刻製程，移除部分襯層及多個凹槽下方的第一層堆疊，以將多個凹槽向下延伸進而形成多個開口，其中多個開口分別暴露出多個主動區；在多個開口中分別形成多個導體結構；在多個導體結構上形成第二層堆疊；以及圖案化第二層堆疊與多個導體結構，以形成多個位元線結構。

Description

記憶體元件及其形成方法
本發明是有關於一種記憶體元件及其形成方法。
動態隨機存取記憶體（dynamic random access memory，DRAM）屬於一種揮發性記憶體，其包括由多個記憶胞所構成的記憶體陣列。詳細地說，各記憶胞包括一個電晶體與一個由電晶體所操控的電容器，且藉由字元線與位元線對記憶胞進行選擇。為提升動態隨機存取記憶體的積集度以加快元件的操作速度，並符合消費者對於小型化電子裝置的需求，近年來發展出具有埋入式字元線的動態隨機存取記憶體，以滿足上述需求。
隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。然而，在這趨勢之下，DRAM的臨界尺寸亦逐漸縮小，其導致DRAM的製程將面臨許多挑戰。例如，在定義位元線結構時，矽殘渣會殘留在主動區與位元線接觸窗之間的角落處，進而導致位元線接觸窗與電容器接觸窗之間的短路。
本發明提供一種記憶體元件及其形成方法，其可防止位元線接觸窗與電容器接觸窗之間的短路。
本發明提供一種記憶體元件的形成方法，包括：提供具有多個主動區的基底；在基底上形成第一層堆疊；圖案化第一層堆疊，以於第一層堆疊中形成多個凹槽；在第一層堆疊上形成襯層，以覆蓋多個凹槽；進行蝕刻製程，移除部分襯層及多個凹槽下方的第一層堆疊，以將多個凹槽向下延伸進而形成多個開口，其中多個開口分別暴露出多個主動區；在多個開口中分別形成多個導體結構；在多個導體結構上形成第二層堆疊；以及圖案化第二層堆疊與多個導體結構，以形成多個位元線結構。
本發明提供一種記憶體元件，包括：基底，具有多個主動區；多個位元線結構，沿著Y方向平行配置於基底上；以及多個位元線接觸窗，分別配置在多個位元線結構與多個主動區的重疊處且電性連接多個位元線結構與多個主動區，其中每一個位元線接觸窗在沿著Y方向上具有內凹側壁，內凹側壁與位元線接觸窗的底面之間的夾角為銳角。
根據本發明所提供的記憶體元件及其形成方法，其可在定義位元線接觸窗時有效地移除位元線接觸窗的底部材料，以防止位元線接觸窗與電容器接觸窗之間的短路，進而提升記憶體元件的可靠度。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。以下實施例的記憶體元件是以動態隨機存取記憶體為例來說明，但本發明不以此為限。
本實施例提供一種記憶體元件的形成方法，其包括以下步驟。首先，請參照圖1A與圖2A，依序地形成第一層堆疊S1以及光阻圖案110於基底100上。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體（SOI）基底。在本實施例中，基底100為矽基底。
如圖2A所示，基底100中具有多個隔離結構101，以將基底100分隔出多個主動區AA。在一實施例中，隔離結構101包括介電材料，例如氧化矽、氮化矽或其組合。另外，隔離結構101可包括單層結構或是多層結構。例如，隔離結構101可包括第一隔離層以及用以分隔第一隔離層與基底100的第二隔離層。第一隔離層可以是氮化矽層，而第二隔離層可以是熱氧化物層。在替代實施例中，隔離結構101可例如是淺溝渠隔離結構（STI）。
在一實施例中，第一層堆疊S1包括依序形成地導體材料層102、氧化物層104、含碳材料層106及介電層108。導體材料層102可以是經摻雜或未經摻雜的多晶矽層。氧化物層104可以是四乙氧基矽烷（TEOS）層。含碳材料層106可以是類金剛石碳（Diamond-like carbon）層、非晶形碳膜（amorphous carbon film）或其組合。介電層108可以是氮氧化矽層。另外，第一層堆疊S1與基底100之間可具有介電層，例如是墊氧化物層，以分隔主動區AA與上方的導體材料層102。
光阻圖案110可具有多個開口10，以暴露出第一層堆疊S1的頂面。開口10可對應後續形成的位元線接觸窗124（繪示於圖2J）的位置。在一實施例中，光阻圖案110的材料包括正型光阻、負型光阻等，其可利用旋轉塗佈法與顯影製程來形成。
此外，如圖1A所示，在形成第一層堆疊S1之前，更包括：在基底100中形成多條埋入式字元線202。各埋入式字元線202可沿著X方向（亦即第二方向）延伸，且這些埋入式字元線202可沿著Y方向（亦即第一方向）排列。埋入式字元線202可貫穿主動區AA與隔離結構101。
請參照圖1A至圖1B與圖2A至圖2B，圖案化第一層堆疊S1，以在第一層堆疊S1中形成多個凹槽12。具體來說，以光阻圖案110為罩幕，移除開口10下方的介電層108與含碳材料層106，進而暴露出氧化物層104的頂面。
請參照圖1C與圖2D，在第一層堆疊S1上共形地形成襯層112，以覆蓋凹槽12與介電層108的表面。在一實施例中，襯層112的材料包括氧化物，其可利用原子層沉積法（ALD）來形成。因此，襯層112亦可稱為ALD氧化物層。
請參照圖1C至圖1D與圖2C至圖2D，進行蝕刻製程，移除部分襯層112及凹槽12下方的第一層堆疊S1，以將凹槽12向下延伸進而形成多個開口14。如圖2D所示，開口14可延伸至基底100中，且暴露出主動區AA。開口14可對應後續形成的位元線接觸窗124的位置。在一實施例中，上述蝕刻製程可以是非等向性蝕刻製程，例如反應性離子蝕刻（RIE）。由於上述蝕刻製程不需要罩幕便可形成對準主動區AA的開口14，因此，開口14亦可稱為自對準開口。值得注意的是，如上視圖1D所示，開口14是形成在四個圓形的空隙之間，因此，開口14可具有不規則幾何形狀，例如是四芒星狀。但本發明不以此為限，在其他實施例中，開口14可以是其他不規則幾何形狀，例如是三芒星狀、五芒星狀等。另外，在本蝕刻製程後，介電層108可被完全移除，而剩餘的襯層112a則作為間隙壁形成在含碳材料層106a的側壁上。
請參照圖1D至圖1F與圖2D至圖2F，進行濕式蝕刻製程，以移除殘留的襯層112a。如圖2E所示，開口14可形成為上寬下窄的開口。另外，雖然圖2E所繪示的開口14具有階梯形側壁，但本發明不以此為限。在其他實施例中，開口14亦可具有平滑側壁。在移除襯層112a之後，移除含碳材料層106a，以暴露出氧化物層104的頂面，如圖2F所示。
請參照圖1F至圖1H與圖2F至圖2H，在開口14中分別形成多個導體結構114a。具體來說，形成導體材料114以填入開口14中並延伸覆蓋氧化物層104的頂面，如圖2G所示。在一實施例中，導體材料114包括經摻雜或未經摻雜的多晶矽材料。然後，進行平坦化製程（例如CMP製程），移除部分導體材料114與氧化物層104，以暴露出導體材料層102的頂面。如圖2H所示，導體材料層102的頂面可與導體結構114a的頂面齊平。
值得注意的是，如上視圖1H所示，由於導體結構114a是填入開口14所形成，因此，導體結構114a也具有不規則幾何形狀，例如是四芒星狀。詳細地說，如圖3A所示，B-B線段為沿著後續形成的位元線結構120（繪示於圖1J）的延伸方向，W-W線段為沿著埋入式字元線202（繪示於圖1H）的延伸方向。導體結構114a可形成在相鄰兩個埋入式字元線之間，且形成在位元線結構與主動區AA的重疊處。在本實施例中，導體結構114a的上視形狀為四芒星狀，且四芒星狀的側壁由外朝內凹陷。另外，如圖3B所示，導體結構114a在沿著B-B線段上的剖面形狀為矩形，且具有朝著導體結構114a的中心凹陷的內凹側壁114s。在一實施例中，內凹側壁114s與導體結構114a的底面114b之間的夾角θ1為銳角。也就是說，導體結構114a在沿著B-B線段上具有裙狀剖面結構115。亦即，沿著後續形成的位元線結構120的延伸方向，導體結構114a的底部的寬度大於頂部的寬度。本實施例透過形成裙狀剖面結構115，有利於後續定義位元線結構時移除不必要的導體結構114a，而不會有矽殘渣殘留在主動區AA與後續形成的位元線結構120之間的角落117處。
請參照圖1I至圖1J與圖2I至圖2J，在導體結構114與導體材料層102上形成第二層堆疊S2。在一實施例中，第二層堆疊S2由下而上依序包括：阻障材料層116、金屬材料層118以及頂蓋材料層119。阻障材料層116的材料包括阻障金屬材料，例如是Ti、TiN、Ta、TaN或其組合。金屬材料層118的材料包括金屬材料，例如是W。頂蓋材料層119的材料包括介電材料，例如是氮化矽。接著，圖案化第二層堆疊S2與導體結構104a，以形成多個位元線結構120。
在一實施例中，位元線結構120由下而上依序包括：導體層122、阻障層126、金屬層128以及頂蓋層129。如圖1J所示，各位元線結構120沿著Y方向延伸，且這些位元線結構120沿著X方向排列。如圖1J與圖2J所示，導體結構104a可被圖案化以形成位元線接觸窗124，此位元線接觸窗124可配置在位元線結構120與主動區AA之間，以電性連接位元線結構120與主動區AA。
值得注意的是，相較於習知技術的蛋型的導體結構，本實施例之導體結構114a可具有裙狀剖面結構115（如圖3B所示）。因此，當開口20向下延伸至基底100中時，導體結構114a的底部（亦即裙狀剖面結構115處）中具有較薄的厚度的部分可輕易地被移除，而不會有矽殘渣殘留在主動區AA與位元線結構120之間的角落117（圖3A）處。如圖4所示，位元線接觸窗124的兩側具有裙狀開口20。此裙狀開口20可具有朝著遠離所述位元線接觸窗124的方向的拐角20c，且拐角20c中不會有矽殘渣。在一實施例中，拐角20c的夾角θ2為銳角。
綜上所述，本實施例之記憶體元件的形成方法可通過將導體材料填入自對準開口來形成不規則幾何形狀的導體結構。此導體結構可具有裙狀剖面結構，其有利於後續定義位元線結構時可移除不必要的導體結構的底部材料。因此，矽殘渣將不會殘留在主動區與位元線結構之間的角落處，以防止位元線接觸窗與後續形成的電容器接觸窗之間的短路，進而提升記憶體元件的可靠度。
10、14、20:開口 12:凹槽 20c:拐角 100:基底 101:隔離結構 102:導體材料層 104:氧化物層 106、106a:含碳材料層 108:介電層 110:光阻圖案 112、112a:襯層 114:導體材料 114a:導體結構 114b:底面 114s:內凹側壁 115:裙狀剖面結構 116:阻障材料層 117:角落 118:金屬材料層 119:頂蓋材料層 120:位元線結構 122:導體層 124:位元線接觸窗 126:阻障層 128:金屬層 129:頂蓋層 130:區域 202:埋入式字元線 AA:主動區 S1:第一層堆疊 S2:第二層堆疊 θ1、θ2:夾角 A-A、B-B、W-W:線段 X、Y:方向
圖1A至圖1J是依照本發明一實施例的一種記憶體元件之製造流程的上視示意圖。 圖2A至圖2J分別是沿著圖1A至圖1J之A-A線段的記憶體元件之製造流程的剖面示意圖。 圖3A是依照本發明一實施例的一種導體結構的上視示意圖。 圖3B是沿著圖3A之B-B線段的導體結構的剖面示意圖。 圖4是圖2J的部分放大示意圖。
20:開口
20c:拐角
100:基底
101:隔離結構
117:角落
124:位元線接觸窗
130:區域
AA:主動區
θ2:夾角

Claims (17)

  1. 一種記憶體元件的形成方法，包括： 提供具有多個主動區的基底； 在所述基底上形成第一層堆疊； 圖案化所述第一層堆疊，以於所述第一層堆疊中形成多個凹槽； 在所述第一層堆疊上共形地形成襯層，以覆蓋所述多個凹槽； 進行蝕刻製程，移除部分所述襯層及所述多個凹槽下方的所述第一層堆疊，以將所述多個凹槽向下延伸進而形成多個開口，其中所述多個開口分別暴露出所述多個主動區； 在所述多個開口中分別形成多個導體結構； 在所述多個導體結構上形成第二層堆疊；以及 圖案化所述第二層堆疊與所述多個導體結構，以形成多個位元線結構。
  2. 如請求項1所述的記憶體元件的形成方法，其中所述第一層堆疊由下而上依序包括：導體材料層、氧化物層、含碳材料層以及介電層。
  3. 如請求項2所述的記憶體元件的形成方法，其中所述多個凹槽形成在所述含碳材料層與所述介電層中，且暴露出所述氧化物層的頂面。
  4. 如請求項2所述的記憶體元件的形成方法，其中在所述多個開口中分別形成所述多個導體結構的步驟包括： 形成導體材料，以填入所述多個開口中並延伸覆蓋所述第一層堆疊的頂面；以及 進行平坦化製程，移除部分所述導體材料與所述氧化物層，以暴露出所述導體材料層的頂面。
  5. 如請求項1所述的記憶體元件的形成方法，其中所述襯層包括以原子層沉積法所形成的氧化物層。
  6. 如請求項1所述的記憶體元件的形成方法，其中所述第二層堆疊由下而上依序包括：阻障材料層、金屬材料層以及頂蓋材料層。
  7. 如請求項1所述的記憶體元件的形成方法，其中所述多個位元線結構中的一者由下而上依序包括：導體層、阻障層、金屬層以及頂蓋層。
  8. 如請求項1所述的記憶體元件的形成方法，其中圖案化所述第二層堆疊與所述多個導體結構之後，多個位元線結構分別形成在所述多個位元線結構與所述多個主動區的重疊處。
  9. 如請求項8所述的記憶體元件的形成方法，其中每一個位元線接觸窗的兩側具有裙狀開口，且所述裙狀開口具有朝著遠離所述位元線接觸窗的方向的拐角。
  10. 如請求項8所述的記憶體元件的形成方法，其中每一個位元線接觸窗在沿著相應的位元線結構的延伸方向上具有內凹側壁，所述內凹側壁與所述位元線接觸窗的底面之間的夾角為銳角。
  11. 如請求項1所述的記憶體元件的形成方法，其中每一個導體結構的上視形狀為四芒星狀，且所述四芒星狀的側壁由外朝內凹陷。
  12. 如請求項1所述的記憶體元件的形成方法，其中在所述基底上形成所述第一層堆疊之前，更包括：在所述基底中形成多條埋入式字元線，其中所述多條埋入式字元線與所述多個位元線結構彼此垂直。
  13. 一種記憶體元件，包括： 基底，具有多個主動區； 多個位元線結構，沿著第一方向平行配置於所述基底上；以及 多個位元線接觸窗，分別配置在所述多個位元線結構與所述多個主動區的重疊處且電性連接所述多個位元線結構與所述多個主動區， 其中每一個位元線接觸窗在沿著所述第一方向上具有內凹側壁，所述內凹側壁與所述位元線接觸窗的底面之間的夾角為銳角。
  14. 如請求項13所述的記憶體元件，其中所述內凹側壁朝著所述位元線接觸窗的方向凹陷。
  15. 如請求項13所述的記憶體元件，其中每一個位元線接觸窗的兩側具有裙狀開口，且所述裙狀開口具有朝著遠離所述位元線接觸窗的方向的拐角。
  16. 如請求項13所述的記憶體元件，其中所述多個位元線結構中的一者由下而上依序包括：導體層、阻障層、金屬層以及頂蓋層。
  17. 如請求項13所述的記憶體元件，更包括：多條埋入式字元線沿著第二方向平行配置於所述基底中。
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