TW202338546A - 調節器升壓器 - Google Patents

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史蒂文 埃内斯特 芬
阿金奇雅 瑪諾哈瑞 蒙格
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美商瑞薩電子美國有限公司
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Abstract

在一實施例中，揭示一種裝置，其包括一電壓調節器及一調節器升壓器。該電壓調節器藉由一輸入供應，且經組態以產生一經調節輸出。該經調節輸出具有對應於該電壓調節器之一操作點之一電壓。該調節器升壓器經連接至該電壓調節器，且當被啟動時，經組態以將經調節輸出之該電壓升壓一目標量。該目標量係相對於該操作點之一電壓下降量值之至少一部分，該電壓下降量值由在該經調節輸出上之一電流負載之一變化引起。

Description

調節器升壓器
本發明係關於記憶體。更具體而言，在一些實施例中，本發明係關於在一雙資料速率(DDR)隨機存取記憶體(RAM)模組中之電壓調節。
電壓調節器用於將輸入供應電壓轉換為經調節輸出電壓，以供一記憶體模組之各種組件使用。通常，一電壓調節器之輸出上之一電流負載之一大幅增加可導致電壓下降，例如相對於一目標電壓之電壓調節器之輸出電壓之一暫時降低。例如，回應於電流負載之一大幅增加，在穩定在目標電壓前，電壓輸出通常隨著電壓調節器驅動電流負載而暫時降低。類似地，回應於電流負載之一大幅降低，在穩定在目標電壓前，電壓輸出通常暫時增加。
電壓下降可導致在目標電壓下之電壓輸出之供應延遲或滯後。在電流負載之較大變化快速且重複地發生之情況下，維持一穩定輸出電壓可係特別困難。例如，在一叢發模式下操作之一記憶體模組可根據需要快速且重複地喚醒及休眠記憶體模組之各個組件以服務讀及寫處理。在此一實例中，當對應組件喚醒或休眠時，電壓調節器可經歷電流負載之大擺動，此可導致在目標電壓下之電壓輸出供應之電壓下降及延遲或滯後。
在一實施例中，揭示一種裝置，其包括一電壓調節器及一調節器升壓器。該電壓調節器藉由一輸入供應，且經組態以產生一經調節輸出。該經調節輸出具有對應於該電壓調節器之一操作點之一電壓。該調節器升壓器經連接至該電壓調節器，且當被啟動時，經組態以將該經調節輸出之電壓升壓一目標量。該目標量係相對於該操作點之一電壓下降量值之至少一部分，該電壓下降量值由該經調節輸出上之一電流負載之一變化引起。
在另一實施例中，揭示一種記憶體模組，其包括一資料緩衝器。該資料緩衝器包括一電壓調節器及一調節器升壓器。該電壓調節器藉由一輸入供應，且經組態以產生一經調節輸出。該經調節輸出具有對應於該電壓調節器之一操作點之一電壓。該調節器升壓器經連接至該電壓調節器，且當被啟動時，經組態以將該經調節輸出之電壓升壓一目標量。該目標量係相對於該操作點之一電壓下降量值之至少一部分，該電壓下降量值由該經調節輸出上之一電流負載之一變化引起。
在另一實施例中，揭示一種裝置，其包括一調節器升壓器，當被啟動時，經組態以將一經調節輸出之一電壓升壓一目標量。該目標量係相對於該經調節輸出之一操作點之一電壓下降量值之至少一部分，該電壓下降量值由該經調節輸出上之一電流負載之一變化引起。
上文之「發明內容」僅為闡釋性的，且不旨在以任何方式進行限制。除上文所描述之闡釋性態樣、實施例及特徵外，藉由參考附圖及下文之詳細描述，進一步態樣、實施例及特徵將變得明顯。在附圖中，類似元件符號指示相同或功能相似之元件。
DDR隨機存取記憶體(RAM)模組中之功率管理通常依賴於使用一功率管理積體電路(PMIC)處置一大功率輸入至一或多個功率輸出的轉換，該等功率輸出具有對應於用於DDR記憶體模組(且在一些實施例中，一DDR第五代(DDR5)記憶體模組)之不同組件之要求之電壓。在一個實例中，所揭示之實施例可包括無緩衝雙列記憶體模組(UDIMM)。例如，用於一筆記型電腦，所揭示之實施例可包括小輪廓雙列記憶體模組(SODIMM)，諸如，例如DDR5 SODIMM。在另一實例中，所揭示之實施例可包括具暫存器雙列記憶體模組(RDIMM)。所揭示之實施例可替代地包括任何記憶體模組類型。
圖1及圖2繪示一記憶體系統10之一實例實施例。記憶體系統10包含記憶體模組20 1、20 2…20 N(本文亦被統稱或單獨稱為(若干)記憶體模組20)、連接器70及一記憶體控制器80。
參考圖1，在一個實例實施例中，記憶體模組20可包括雙列記憶體模組(DIMM)。在一些實施例中，記憶體模組20可經實施為雙資料速率第五代(DDR5)SDRAM模組。儘管在本文中經描述及經繪示為具有組件之一特定類型、配置及數量，但在其他實施例中，記憶體模組20可包括組件之任何其他類型、配置或數量。
一實例記憶體模組20包括電路區塊30 1、30 2、30 3、30 4、30 5…30 P-4、30 P-3、30 P-2、30 P-1及30 P，電路區塊40 1、40 2…40 M-1及40 M、一具暫存器時序驅動器(RCD)50、一PMIC 60、連接器70及通常在一記憶體模組中被找到之任何其他區塊、電路、接腳、連接器、跡線或其他組件。在一些實施例中，電路區塊30 1、30 2、30 3、30 4、30 5…30 P-4、30 P-3、30 P-2、30 P-1及30 P可經組態為資料緩衝器，且在本文中亦被統稱或單獨稱為(若干)資料緩衝器30。在一些實施例中，電路區塊40 1、40 2…40 M-1及40 M可經組態為記憶體器件，且在本文中亦被統稱或單獨稱為(若干)記憶體器件40。雖然在本文中被描述為資料緩衝器30及記憶體器件40，但電路區塊30及40亦可或可替代地藉由記憶體模組20用於任何其他目的。
在一些實施例中，資料緩衝器30及記憶體器件40包括同步動態隨機存取記憶體(SDRAM)器件、晶片或模組。在一些實施例中，資料緩衝器30及記憶體器件40亦或替代地包括記憶體器件之任何其他類型，諸如，例如SRAM、DRAM、MROM、PROM、EPROM及EEPROM。資料緩衝器30、記憶體器件40或兩者可實體地經定位於記憶體模組20之一側或兩側(例如，正面及背面)。
PMIC 60經組態以執行用於記憶體模組20之功率管理。例如，PMIC 60可經組態以放大或縮小電壓、執行DC-DC轉換或執行其他類似功率管理操作。在一些實施例中，PMIC 60可包括低壓差調節器(LDO)、DC-DC轉換器，諸如，例如降壓或升壓轉換器、脈波頻率調變(PFM)、脈波寬度調變(PWM)、功率場效應電晶體(FET)、即時時序(RTC)或通常可在PMIC中找到之任何其他電路。
連接器70可包括例如接腳、跡線或經組態以將記憶體模組20連接至一計算系統之其他組件之其他連接，諸如，例如一記憶體控制器80、母板或其他組件。在一些實施例中，連接器70可包括(例如)288接腳組態或任何其他接腳組態。
在一些實施例中，記憶體模組20包括連接器70。在其他實施例中，一母板、記憶體控制器80或一計算器件之任何其他組件包括連接器70。在另一實施例中，一或多個連接器70可為記憶體模組20之部分，且一或多個連接器70可為母板、記憶體控制器80或計算器件之其他組件之部分。
可例如藉由連接器70將記憶體模組20連接至母板、記憶體控制器80或計算器件之其他組件，以在計算器件之組件與記憶體模組20之間傳送資料。例如，在實現一UDIMM之一實施例中，連接器70可包括64位元匯流排、72位元匯流排或包括任何其他位元數量之一匯流排。
所展示之記憶體模組20連接至計算器件之記憶體控制器80。在一實例實施例中，記憶體控制器80可經實現為一電腦母板(motherboard)或計算器件之主機板(main board)之一組件，例如在母板之一北橋上。在另一實例中，記憶體控制器80可經實現為計算器件之一微處理器之一組件。在又一實例中，記憶體控制器80可經實現為計算器件之一中央處理單元(CPU)之一組件。在其他實施例中，記憶體控制器80可經實現為計算器件之任何其他組件之一部分。
在一些實施例中，記憶體模組20經實現為DDR5 SDRAM記憶體模組。作為一實例，記憶體模組20可包括每模組128十億位元組(GB)、512 GB、1兆位元組(TB)或更高之一記憶體模組密度。記憶體模組20可在約1.2至約3.2千兆赫茲(GHz)之一頻率及約3.2GT/s至約4.6GT/s之一資料速率範圍下操作，且在一些情況下，一資料速率高達約8GT/s或更高。在一些實施例中，記憶體模組20可替代地包括更小或更大之密度、以更低或更高之頻率操作及以更低或更高之資料速率操作。
現參考圖2，展示繪示圖1之一實例記憶體模組20之一方塊圖。記憶體模組20可代表記憶體模組20A至記憶體模組20N。記憶體模組20被展示為與記憶體控制器80通信。記憶體控制器80被展示為一電路90之部分，諸如，例如與記憶體模組20通信之一計算器件之一母板(motherboard)、主機板(main board)或其他組件。
記憶體模組20包括一或多群組之電路22 1、22 2、22 3、22 4、22 5…22 Q-4、22 Q-3、22 Q-2、22 Q-1及22 Q，在本文中亦被統稱或單獨稱為記憶體模組20之資料路徑22。在所展示之實例中，記憶體模組20可包括位於RCD 50之一側上之五條資料路徑22(例如，資料路徑22 1、22 2、22 3、22 4及22 5)及位於RCD 50之另一側上五條資料路徑22(例如，資料路徑22 Q-4，22 Q-3，22 Q-2，22 Q-1及22 Q)。在其他實施例中，記憶體模組20可包括在RCD 50之各側上具有一更多或更少數量之資料路徑22之其他配置。
資料路徑22之各者可包括一各自記憶體通道42 1、42 2、42 3、42 4、42 5…42 R-4、42 R-3、42 R-2、42 R-1及42 R，在本文中亦被統稱或單獨稱為(若干)記憶體通道42。各記憶體通道42可包括一或多個記憶體器件40。例如，記憶體通道42 1可包括記憶體器件40 1至記憶體器件40 S，而記憶體通道42 R可包括記憶體器件40 T至記憶體器件40 M。
記憶體控制器80經組態以產生各種訊號，其包含一時序訊號(CLK)、控制訊號(ADDR及CMD)及命令訊號。可例如經由一或多條匯流排23將CLK、ADDR及CMD訊號中之一或多者提供至RCD 50。
亦可經由一匯流排24(本文亦被稱為一主機介面匯流排24)將來自記憶體控制器80之訊號從記憶體控制器80傳輸至PMIC 60。在一些實施例中，主機介面匯流排24係雙向的，且經組態以在PMIC 60與記憶體控制器80或記憶體模組20之其他組件之間通信命令或其他資料。主機介面匯流排24可實現一I 2C協定、一I 3C協定或任何其他協定。。
一資料匯流排72可經連接於記憶體控制器80與資料路徑22之間，例如與資料緩衝器30連接，且可包括記憶體控制器80與資料路徑22之間之連接器70，例如跡線、接腳及其他連接。
記憶體控制器80可產生或接收資料訊號，例如DQa至DQn，及資料選通訊號，例如，DQSa至DQSn，其等可經呈現至資料匯流排72或從資料匯流排72接收。訊號DQa至DQn及DQSa至DQSn之部分可經呈現至各自資料路徑22或從各自資料路徑22接收。在所展示之實例中，訊號DQa至DQn中之各者可具有一對應訊號DQSa至DQSn。在一些實施例中，一個DQS訊號可選通數個DQ訊號，例如，在一些實施例中，用於四個DQ訊號之一個DQS訊號。
RCD 50經組態以與記憶體控制器80、資料緩衝器30、記憶體通道42及PMIC 60通信。RCD 50經組態以解碼從記憶體控制器80接收之指令，例如控制字。例如，RCD 50可經組態以接收及解碼暫存器命令字(RCW)。在另一實例中，RCD 50可經組態以接收及解碼緩衝器控制字(BCW)。RCD 50經組態以訓練資料緩衝器30、記憶體器件40及RCD 50與記憶體控制器80之間之命令及位址線中之一或多者。例如，RCW可從記憶體控制器80流到RCD 50且被用於組態RCD 50。
在一些實施例中，RCD 50可實現一命令/位址暫存器，例如32位元1:2命令/位址暫存器。RCD 50可支援一高速匯流排，例如RCD 50與資料緩衝器30之間之一單向緩衝器通信(BCOM)匯流排。在一些實施例中，RCD 50可實現自動阻抗校準、命令/位址同位核對、控制暫存器RCW讀回、一串列匯流排(諸如，例如1MHz積體電路間(I 2C)匯流排，及12.5MHz積體電路間(I 3C)匯流排)中之一或多者。至RCD 50之輸入可為使用外部電壓及內部電壓中之一或多者之偽差分。RCD 50之時序輸出、命令/位址輸出、控制輸出及資料緩衝器控制輸出可成群組經啟用且以不同強度獨立經驅動。
RCD 50經組態以從記憶體控制器80接收CLK、ADDR及CMD訊號或其他訊號(例如RCW及BCW)，且基於CLK、ADDR及CMD訊號使用各種數位邏輯組件產生對應輸出訊號。例如，RCD 50經組態以基於經接收之CLK、ADDR及CMD訊號產生對應訊號，諸如，例如CLK’、ADDR’及CMD’訊號。CLK’、ADDR’及CMD’訊號可經呈現至記憶體通道42。例如，CLK’訊號可在一共用匯流排25上從RCD 50傳輸至記憶體通道42，且ADDR’及CMD’訊號可在一共用匯流排26上從RCD 50傳輸至記憶體通道42。RCD 50亦經組態以產生例如在一共用匯流排27(在本文中亦被稱為一資料緩衝器控制匯流排27)上經傳輸至資料緩衝器30之一或多個資料緩衝器控制(DBC)訊號。
資料緩衝器30經組態以從資料緩衝器控制匯流排27接收命令及資料，且產生資料、從資料匯流排72接收資料或將資料傳輸至資料匯流排72。各資料路徑22亦包括在其資料緩衝器30與記憶體通道42之間之一匯流排28，該記憶體通道28經組態以在其資料緩衝器30與記憶體通道42之間攜載資料。例如，如在圖2中所示，資料路徑22 1包括在資料緩衝器30 1與記憶體通道42 1之間之一匯流排28。
資料緩衝器30經組態以在匯流排72及28上緩衝資料，用於寫入操作，例如將資料從記憶體控制器80傳送至對應記憶體通道42，及讀取操作，例如，將資料從對應記憶體通道42傳送至記憶體控制器80。
在一些實例實施例中，資料緩衝器30經由對應匯流排28以小單元(例如4位元之半位元組(nibble))與記憶體器件40交換資料。在其他實施例中，可替代地使用更大或更小尺寸之資料傳送。在一些情況下，記憶體器件40可經配置成多個組，例如兩個組。例如，對於一兩組/兩個記憶體器件之實施方案，例如記憶體器件40 1及40 2，各組可含有一單一記憶體器件40(例如40 1或40 2)，其中各記憶體器件40透過一上半位元組及一下半位元組連接至各自資料緩衝器30。對於兩組/四個記憶體器件之實施方案，各組可含有兩個記憶體器件40。第一組可透過上半位元組連接至各自資料緩衝器30，且第二組可透過下半位元組連接至各自資料緩衝器30。對於兩組/八個記憶體器件之實施方案，各組可含有四個記憶體器件40。四個記憶體器件40之第一組可透過上半位元組連接至各自資料緩衝器30，且四個記憶體器件40之第二組可透過下半位元組連接至各自資料緩衝器30。可替代地使用其他數量之組、每組其他數量之記憶體器件及其他資料單元尺寸。
記憶體模組20亦可包括一介面29，該介面29經組態以啟用RCD 50與PMIC 60之間之通信。例如，介面29可被用作一暫存器時序驅動器/功率管理積體電路介面之部分，例如，一RCD-PMIC介面。介面29經組態以支援可為雙向或單向之一或多個訊號或連接。
藉由具有可程式化及精確輸出電壓功率解決方案之一高度整合、高效PMIC 60執行一DDR記憶體模組中之功率管理。在一些實施例中，PMIC 60由兩個輸入電源(例如一管理電源VIN MGMT及一大容量電源VIN BULK)供電，然而亦可存在其他電源。在一些實施例中，PMIC 60可包括連接至記憶體模組20之複數個接腳，例如36個接腳或其他數量之接腳，其中VIN MGMT及VIN BULK之各者從一或多個接腳接收功率。例如，VIN BULK可經由四個接腳從記憶體模組20接收功率，且VIN MGMT可經由一個接腳從記憶體模組20接收功率。在其他實施例中，不同數量之接腳可向VIN MGMT及VIN BULK供電。一或多個接腳可對應於一或多連接器70，其中，例如，可從計算器件之電路90(諸如，例如與記憶體模組20通信之計算器件之一母板(motherboard)、主機板(main board)或其他組件)接收經供應至PMIC 60用於VIN MGMT及VIN BULK中之一或兩者之功率。
在一些實施例中，PMIC 60接收具有約3.3V之一電壓之一VIN MGMT，且從記憶體模組20接收具有約4.25V至約15V之一電壓範圍之一VIN BULK。例如，VIN BULK之電壓可基於在任何給定時間用於PMIC 60之所需負載而變化。可替代地使用用於VIN MGMT及VIN BULK之其他電壓值或範圍。
PMIC 60包括複數個電壓調節模組(VRM)102至116。VRM 102至116經組態以為記憶體模組20之各種組件提供經調節輸出電壓。PMIC 60經組態以管理、維持及調整輸出電壓，例如，其中PMIC 60可基於從RCD 50或記憶體控制器80接收之指令來執行對輸出電壓之調整或修改。
如圖3中所繪示，例如，VRM 102至108包括DC-DC轉換器，諸如，例如降壓轉換器，該等轉換器被用於將VIN BULK之電壓降壓至對應輸出電壓VOUT BUCK A、VOUT BUCK B、VOUT BUCK C及VOUT BUCK D。例如，VRM 102可輸出約1.0V之一降壓輸出電壓VOUT BUCK A，有時被稱為一V DD供應軌，VRM 104可輸出約1.0V之一降壓輸出電壓VOUT BUCK B，有時亦被稱為一V DD供應軌，VRM 106可輸出約1.1V之一降壓輸出電壓VOUT BUCK C，有時被稱為一V DDQ供應軌，且VRM 108可輸出約1.8V之一降壓輸出電壓VOUT BUCK D，有時被稱為一V PP供應軌。VRM 102至108在本文中亦可被稱為降壓轉換器A至D。雖然被描述及經繪示為降壓轉換器，但VRM 102至108可替代地包括VRM之其他類型。此外，儘管在上文被描述為輸出特定電壓值，但VRM 102至108可替代地經組態以輸出其他電壓值，例如，根據記憶體模組20之各種組件之需要。
VRM 110至116包括經組態以將VIN BULK及VIN MGMT之電壓轉換為連續受控、穩定、低雜訊之DC輸出電壓之LDO。例如，VRM 110經組態以將VIN BULK轉換成約1.8V之一輸出電壓VOUT 1，VRM 112經組態以將VIN MGMT轉換成輸出電壓VOUT 1，VRM 114位於VRM 110及112之下游，且經組態以將VOUT 1轉換成約1.0V之一輸出電壓VOUT 2，且VRM 116經組態以將VIN BULK轉換成約5.0V之一輸出電壓V BIAS。如在圖3中所示，VRM 110及112一起工作以維持或輸出電壓VOUT 1。
儘管上文將VRM 102至116描述為包括諸如(例如)降壓轉換器及LDO之組件，但在其他實施例中，可使用替代電路執行電壓調節功能。類似地，雖然VRM 102至116在上文中被描述為輸出特定電壓，但在其他實施例中，可取決於記憶體模組20之要求輸出替代電壓。在一些實施例中，記憶體模組20之其他組件亦可或替代地包括VRM，諸如上文所描述之VRM。例如，在一些實施例中，一或多個資料緩衝器30可包括VRM。
現在將參考圖4至圖8描述闡釋性實施例。
如在圖4中所示，記憶體模組20之一電壓調節器200接收一電壓輸入VIN且產生一經調節輸出電壓VREG。在一些實施例中，電壓調節器200包括在一個資料緩衝器30內之一VRM。在其他實施例中，電壓調節器200可包括任何VRM 102至116。在另一些實施例中，電壓調節器200可包括記憶體模組20之任何其他VRM。
圖4根據一些實施例進一步繪示一實例調節器升壓器202。調節器升壓器202經組態以減少例如在一讀或寫處理期間藉由在電壓調節器200上之電流負載之大變化引起之電壓下降。
調節器升壓器202包括串聯地連接之一變流器204、一變流器206、一可變強度T型變流器208及一微分電容器210。電容器210之輸出經連接至電壓調節器200。調節器升壓器202接收作為輸入之一升壓控制訊號及一升壓訊號。
藉由升壓控制訊號控制T型變流器208之強度。例如，在一個實施例中，RCD 50將一命令傳輸至記憶體模組20之一資料緩衝器30，向資料緩衝器30指示何時將發生一讀或寫。在一些實施例中，一數位狀態機經實現為具有在資料緩衝器30內之暫存器傳送階層(RTL)。數位狀態機接收來自RCD 50之命令，且RTL根據經接收之指令發出升壓控制訊號，例如，與相對於資料緩衝器30讀或寫資料對準。在一些實施例中，升壓控制訊號係一n位元升壓幅度控制訊號。由於T型變流器208輸出之邊緣速率比電壓調節器200之環路響應快得多，因此T型變流器208之驅動強度對升壓幾乎毫無衝擊。相反，藉由微分電容器210(prop-to-C)沈積之電荷量控制升壓幅度。
RTL亦根據所接收之命令發出升壓訊號，例如，與相對於資料緩衝器30讀或寫資料對準。升壓訊號係一方形脈波，例如，如在圖5C中所示。藉由微分電容器210將此方形脈波轉換為一脈衝。該脈衝被施加至電壓調節器200且與電壓調節器200上之一電流負載尖峰同時經耦合至VREG，例如，如在圖5B中所示。將來自微分電容器210之脈衝施加至電壓調節器200導致VREG處之一人工過衝。若正確計時，過衝補償藉由高電流負載產生之電壓下降，例如，如在圖5A中所示。
現參考圖5A至圖5C，繪示一實例情境，以突出在一升壓電壓調節器行為與基線電壓調節器行為之間之差異。雖然特定電壓及電流值經提供為實例，但亦可替代地使用任何其他電壓及電流值。
在實例情境中，基線VREG輸出電壓(實線)(在本文中亦被稱為目標電壓或電壓調節器200之操作點)約為875毫伏(mV)。當電壓調節器200上之電流負載從25毫安培(mA)增加(例如加強)至150mA時，電壓調節器200在穩定回到875mV之操作點前經歷從875mV至845mV之一電壓下降。當電壓調節器200上之電流負載從150mA返回到25mA時，電壓調節器200在穩定回到875mV之操作點前經歷從875mV至905mV之一電壓尖峰。
在闡釋性實施例中，可透過使用調節器升壓器202減小電流負載尖峰前緣上之電壓下降量值及電流負載尖峰後端上之電壓尖峰量值。例如，如在圖5A中所示，當藉由調節器升壓器202升壓電壓調節器200時(虛線)，一升壓訊號(圖5C)與電流負載之增加(圖5B)同時經提供至調節器升壓器202。升壓訊號啟動調節器升壓器202以將來自微分電容器210之一脈衝施加至電壓調節器200，從而引起電壓調節器200之一人工過衝，例如，增加電壓調節器200之VREG輸出。然而，由於脈衝同時經施加有電流負載之增加，藉由脈衝引起之人工過衝至少部分地抵消藉由電流負載尖峰引起之電壓下降。例如，如在圖5A中所示，在電流負載尖峰前緣處之升壓VREG下降至865mV，而非基線VREG之845mV，顯著降低量值下降。
如在圖5B及圖5C中所示，升壓訊號亦與電流負載尖峰後緣同時被撤銷啟動(例如，當移除電流負載尖峰時)使得調節器升壓器202之脈衝輸出亦被移除。脈衝之移除導致電壓調節器200之VREG輸出具有一人工下衝，例如一電壓下降。然而，電壓調節器200之VREG輸出上之電流負載尖峰之移除亦導致VREG輸出之電壓內之一尖峰。由於脈衝之移除及電流負載尖峰之移除兩者同時發生，因此藉由移除脈衝引起之人工下衝減小藉由移除電流負載尖峰引起之電壓尖峰量值，例如，如在圖5A中所示。例如，如在圖5A中所示，電流負載尖峰後緣處之升壓VREG增加至基線VREG之885mV，而非905mV，顯著降低量值增加。
如在圖5A至圖5C中所示，電壓調節器200之基線VREG輸出電壓下降在一讀或寫處理開始時引起一可觀察之電壓延遲或漂移，其可透過使用調節器升壓器202來減輕。藉由使用一適當升壓訊號及升壓幅度，由電流負載尖峰引起之VREG電壓下降可減少高達例如50%，75%或任何其他量，且在某些情況下可幾乎完全被減輕。
例如，可基於電流負載尖峰之計時判定升壓訊號。可預先知道電流負載尖峰之計時，例如，其中藉由記憶體模組20之RCD 50從記憶體控制器80接收一命令，該命令指示RCD 50以喚醒用於記憶體操作之記憶體模組20之一或多個組件(即，負載)。作為一實例，該命令可指示RCD 50喚醒一或多個資料緩衝器30且起動引起電流負載尖峰之一資料緩衝程序。由於例如藉由將一或多個命令發送至資料緩衝器30或記憶體模組20之其他組件，RCD 50控制資料緩衝程序之計時，因此RCD 50亦可使資料緩衝器30或其他組件將升壓控制訊號及升壓訊號中之一個或兩個(例如，與電流負載尖峰同時)提供至其對應調節器升壓器202。
此外，由於RCD 50知道哪些資料緩衝器30或其他組件正在被喚醒，且將在各電壓調節器200上引起一電流負載尖峰，因此RCD 50亦可判定由電流負載尖峰引起而在各電壓調節器200之VREG輸出上發生之預期電壓下降量值。在此情況下，由於藉由RCD 50已知之由電流負載尖峰引起之預期電壓下降，對於對應資料緩衝器30或其他組件之命令可引起對應資料緩衝器30或其他組件之數位狀態機RTL以將調節器升壓器202之升壓幅度設定為在電壓調節器200之VREG輸出處引起一對應過衝之一值，其具有與預期電壓下降大致相同之量值。藉由將由調節器升壓器202引起之過衝量值與預期電壓下降量值相匹配，以藉由調節器升壓器202減輕電流負載尖峰對輸出電壓VREG之效應。
在一些實施例中，可在設計實施方案階段基於設計模擬以判定及優化升壓幅度，其中升壓值經調諧及經優化以最佳地補償經發出至一特定資料緩衝器30之給定讀或寫處理類型。在一些實施例中，期間之一微調步驟可使用一峰值偵測電路以偵測調節器下降及過衝量值，其中可在監測峰值偵測電路輸出的同時調諧升壓幅度之量值以達成對應於正在經補償之讀或寫處理類型之最佳升壓值。可將最佳值程式化至一晶粒上非揮發性記憶體組件中。
值得注意的係，在升壓訊號不與電流負載尖峰對準之情況下，可出現額外過衝或下衝，其中此等過下或過衝之量值將取決於升壓幅度設定，例如，如在圖6A至圖6C中所示。例如，如在圖6B及圖6C中所示，升壓訊號從電流負載尖峰偏移。由於此種偏移，升壓VREG電壓在電流負載尖峰之前緣處下降至845mV，穩定至875mV，在升壓訊號之延遲前緣處加強至895mV，再次穩定至875mV，在電流負載尖峰之後緣處加強至905mV，穩定回到875mV且在升壓訊號之後緣處下降至855mV。此類額外過衝或下衝可抑制引起電流負載尖峰之記憶體模組20之組件在操作期間接收正確電壓。
由於微分電容器210充當用於DC電流之開路，因此電壓調節器200之DC操作點不受調節器升壓器202之電路之影響。以此方式，可抑制一控制狀態誤差之衝擊。此外，由於沒有電流穿過微分電容器210，因此在電壓調節器200之一AC環路中沒有前饋零補償，且電壓調節器200之AC效能在很大程度上不受影響。
圖7進一步繪示根據一些實施例之另一實例調節器升壓器302。調節器升壓器302經組態以減少例如在一讀或寫處理期間由電壓調節器200上之電流負載之大變化引起之電壓下降。
調節器升壓器302包括一第一電壓源304、一第一開關306及一第二電壓源308及一第二開關310。第一電壓源304及第二電壓源38與經連接至電壓調節器200之一輸出平行地連接。各自之第一開關306及第二開關308被用於個別地或組合地將來自第一電壓源304及第二電壓源308之已知電壓瞬間驅動於電壓調節器200上，且在施加所需電壓後快速釋放第一電壓源304及第二電壓源308。例如，作為一實例，第一電壓源304可具有為V A之一電壓，且可藉由一設定值A訊號啟動且隨後撤銷啟動對應之第一開關306以在電壓調節器200上瞬間驅動電壓V A。作為一實例，第二電壓源308可具有V B之一電壓，且可藉由一設定值B訊號啟動且隨後撤銷啟動對應之第二開關310，以在電壓調節器200上瞬間驅動電壓V B。在另一實例中，可將設定值A及設定值B兩者一起啟動以在電壓調節器上驅動電壓V A及電壓V B之一組合。可藉由對應資料緩衝器30之數位狀態機之RTL或記憶體模組20之其他組件(例如，根據從RCD 50接收之一命令)發出設定值A及設定值B訊號。
圖8進一步繪示根據一些實施例之另一實例調節器升壓器402。調節器升壓器402經組態以減少例如在一讀/寫處理期間由電壓調節器200上之電流負載之大變化引起之電壓下降。
調節器升壓器402包括一電壓源404及一開關406。電壓源404係一可變電壓源，其可經設定為一目標或所需之電壓值±ΔV。電壓源404之輸出經由開關406與電壓調節器200串聯連接。開關406被用於瞬間驅動電壓調節器200上之電壓源404之電壓，且在施加所需電壓後快速釋放電壓源404。作為一實例，電壓源404可具有經設定為所需電壓之一可變電壓±ΔV。藉由一升壓瞬間啟用訊號啟動且隨後撤銷啟動開關406，以在電壓調節器200上瞬間驅動所需電壓。在一些實施例中，電壓源404之值可在開關406之每次啟動前判定，或可在任何其他時間設定。在一些實施例中，在操作期間，電壓源404之值可預先判定，且可不被改變。可藉由對應資料緩衝器30之數位狀態機之RTL或記憶體模組20之其他組件(例如，根據從RCD 50接收之一命令)發出升壓瞬間啟用訊號。
儘管在闡釋性實施例中，電壓調節器200及調節器升壓器202、304及402被描述為用於一記憶體模組20(諸如，例如一DDR記憶體模組)中，或被描述為此一記憶體模組20之資料緩衝器30或一PMIC 60之部分，在其他實施例中，調節器升壓器202、302及402可與任何其他器件或系統之一電壓調節器200一起使用，其中在該器件或系統中使用電壓調節。
本文中所使用之術語僅用於描述特定實施例，且不旨在限制本發明。除非上下文另有明確說明，本文中所使用之單數形式「一(a)」、「一(an)」及「該(the)」亦包含複數形式。應進一步理解，當在此說明書中被使用時，術語「包括(comprises)」及/或「包括(comprising)」指定經說明之特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數，步驟、操作，元件、組件及/或其群組之存在或添加。
下文發明申請專利範圍內之所有構件或步驟加功能元件(如有)之對應結構、材料、動作及等效物旨在包含用於與明確經主張之其他所主張之元件組合執行功能之任何結構、材料或動作。本發明之所揭示實施例已經呈現用於繪示及描述之目的，但不旨在窮舉或限制所揭示形式中之發明。在不脫離本發明之範疇及精神之情況下，許多修改及變化對於一般技術者而言將顯而易見。選擇及描述實施例係為了最好地解釋本發明之原理及實際應用，且使其他一般技術者能夠理解本發明之各種實施例及適合於預期特定用途之各種修改。
10:記憶體系統 20:記憶體模組 20 1:記憶體模組 20 2:記憶體模組 20 N:記憶體模組 22 1:電路/資料路徑 22 2:電路/資料路徑 22 3:電路/資料路徑 22 4:電路/資料路徑 22 5:電路/資料路徑 22 Q-4:電路/資料路徑 22 Q-3:電路/資料路徑 22 Q-2:電路/資料路徑 22 Q-1:電路/資料路徑 22 Q:電路/資料路徑 23:匯流排 24:主機介面匯流排 25:共用匯流排 26:共用匯流排 27:匯流排 28:匯流排 29:介面 30 1:電路區塊 30 2:電路區塊 30 3:電路區塊 30 4:電路區塊 30 5:電路區塊 30 P-4:電路區塊 30 P-3:電路區塊 30 P-2:電路區塊 30 P-1:電路區塊 30 P:電路區塊 40 1:電路區塊/記憶體器件 40 2:電路區塊/記憶體器件 40 M:電路區塊/記憶體器件 40 S:記憶體器件/記憶體器件 40 T:記憶體器件/記憶體器件 40 M-1:電路區塊/記憶體器件 42 1:記憶體通道 42 2:記憶體通道 42 3:記憶體通道 42 4:記憶體通道 42 5:記憶體通道 42 R-4:記憶體通道 42 R-3:記憶體通道 42 R-2:記憶體通道 42 R-1:記憶體通道 42 R:記憶體通道 50:具暫存器時序驅動器/RCD 60:PMIC 70:連接器 72:資料匯流排/匯流排 80:記憶體控制器 90:電路 102:電壓調節模組 104:電壓調節模組 106:電壓調節模組 108:電壓調節模組 110:電壓調節模組 112:電壓調節模組 114:電壓調節模組 116:電壓調節模組 200:電壓調節器 202:調節器升壓器 204:變流器 206:變流器 208:可變強度T型變流器/T型變流器 210:微分電容器/電容器 302:調節器升壓器 304:第一電壓源 306:第一開關 308:第二電壓源 310:第二開關 402:調節器升壓器 404:電壓源 406:開關
圖1係根據一實施例之一實例記憶體系統之一圖。
圖2係繪示根據一實施例圖1之記憶體系統之一實例記憶體模組之一方塊圖。
圖3係根據一實施例之圖2之記憶體模組之一實例功率管理積體電路(PMIC)之一方塊圖。
圖4係根據一實施例之一實例電壓調節器及實例調節器升壓器之一方塊圖。
圖5A至圖5C係根據一實施例當對準一升壓訊號及電流負載時在藉由圖4之電壓調節器輸出之基線調節電壓與升壓調節電壓之間之一比較之實例圖。
圖6A至圖6C係根據一實施例當未對準一升壓訊號及電流負載時在藉由圖4之電壓調節器輸出之基線調節電壓與升壓調節電壓之間之一比較之實例圖。
圖7係根據另一實施例之一實例電壓調節器及實例調節器升壓器之一方塊圖。
圖8係根據另一實施例之一實例電壓調節器及實例調節器升壓器之一方塊圖。
10:記憶體系統
201:記憶體模組
202:記憶體模組
20N:記憶體模組
301:電路區塊
302:電路區塊
303:電路區塊
304:電路區塊
305:電路區塊
30P-4:電路區塊
30P-3:電路區塊
30P-2:電路區塊
30P-1:電路區塊
30P:電路區塊
401:電路區塊/記憶體器件
402:電路區塊/記憶體器件
40M:電路區塊/記憶體器件
40M-1:電路區塊/記憶體器件
50:具暫存器時序驅動器/RCD
60:PMIC
70:連接器
80:記憶體控制器

Claims (20)

  1. 一種裝置，其包括： 一電壓調節器，其藉由一輸入供應且經組態以產生一經調節輸出，該經調節輸出具有對應於該電壓調節器之一操作點之一電壓；及 一調節器升壓器，其連接至該電壓調節器，當被啟動時，經組態以將該經調節輸出之該電壓升壓一目標量，該目標量係相對於該操作點之一電壓下降量值之至少一部分，該電壓下降量值由該經調節輸出上之一電流負載之一變化引起。
  2. 如請求項1之裝置，其中該調節器升壓器包括複數個變流器。
  3. 如請求項2之裝置，其中該複數個變流器之至少一者係一可變強度變流器。
  4. 如請求項3之裝置，其中該可變強度變流器藉由一升壓控制訊號控制，該升壓控制訊號經組態以藉由該調節器升壓器控制該電壓之一升壓幅度。
  5. 如請求項2之裝置，其中該調節器升壓器包括一電容器。
  6. 如請求項5之裝置，其中： 該複數個變流器之一第一變流器由一升壓訊號饋入； 該電容器經組態以至少部分地基於該升壓訊號在該電壓調節器上產生一脈衝；及 該脈衝經組態以將該經調節輸出之該電壓升壓該目標量。
  7. 如請求項6之裝置，其中該升壓訊號係一方形波。
  8. 如請求項5之裝置，其中該電容器係一微分電容器。
  9. 如請求項5之裝置，其中該複數個變流器及該電容器串聯地連接。
  10. 如請求項1之裝置，其中該調節器升壓器包括一電壓源及一開關，該開關經組態以將該電壓源暫時耦合至該電壓調節器，該電壓源之該電壓經組態以將該經調節輸出之電壓升壓該目標量。
  11. 如請求項10之裝置，其中該電壓源包括一可變電壓源，該可變電壓源為可調諧的以將該經調節輸出之該電壓升壓該目標量。
  12. 如請求項1之裝置，其中該調節器升壓器包括複數個電壓源，該複數個電壓源之各電壓源具有一對應開關，對應於該複數個電壓源之各者之該開關經組態以將該電壓源暫時耦合至該電壓調節器，各電壓源之該電壓經組態以將該經調節輸出之該電壓升壓該目標量之至少一部分。
  13. 一種記憶體模組，其包括： 一資料緩衝器，該資料緩衝器包括： 一電壓調節器，其藉由一輸入供應且經組態以產生一經調節輸出，該經調節輸出具有對應於該電壓調節器之一操作點之一電壓；及 一調節器升壓器，其經連接至該電壓調節器，當被啟動時，經組態以將該經調節輸出之該電壓升壓一目標量，該目標量係相對於該操作點之一電壓下降量值之至少一部分，該電壓下降量值由該經調節輸出上之一電流負載之一變化引起。
  14. 如請求項13之記憶體模組，其中該記憶體模組進一步包括一時序驅動器，該時序驅動器經組態以將一升壓訊號發送至該資料緩衝器以啟動該調節器升壓器。
  15. 如請求項14之記憶體模組，其中該時序驅動器經組態以接收一指令，以啟動對應於該電壓調節器之一負載，該時序驅動器經組態以結合將一命令發送至該負載而將該升壓訊號發送至該資料緩衝器，其經組態以至少部分地基於該所接收之指令啟動該負載。
  16. 如請求項13之記憶體模組，其中： 該調節器升壓器包括複數個變流器及一電容器； 該複數個變流器之一第一變流器由一升壓訊號饋入； 該電容器經組態以至少部分地基於該升壓訊號在該電壓調節器上產生一脈衝；及 該脈衝經組態以將該經調節輸出之該電壓升壓該目標量。
  17. 一種裝置，其包括： 一調節器升壓器，當被啟動時，經組態以將一經調節輸出之一電壓升壓一目標量，該目標量係相對於該經調節輸出之一操作點之一電壓下降量值之至少一部分，該電壓下降量值由該經調節輸出上之一電流負載之一變化引起。
  18. 如請求項17之裝置，其中： 該調節器升壓器包括複數個變流器及一電容器； 該複數個變流器之一第一變流器由一升壓訊號饋入； 該電容器經組態以至少部分地基於該升壓訊號在該經調節輸出上產生一脈衝；及 該脈衝經組態以將該經調節輸出之該電壓升壓該目標量。
  19. 如請求項18之裝置，其中： 其中該複數個變流器之至少一者係一可變強度變流器；及 該可變強度變流器藉由一升壓控制訊號控制，該升壓控制訊號經組態以藉由該調節器升壓器控制該電壓之一升壓幅度。
  20. 如請求項18之裝置，其中該電容器係一微分電容器。
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