CN116259341A - 调节器升压器 - Google Patents

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CN116259341A CN202211574981.1A CN202211574981A CN116259341A CN 116259341 A CN116259341 A CN 116259341A CN 202211574981 A CN202211574981 A CN 202211574981A CN 116259341 A CN116259341 A CN 116259341A
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Abstract

本公开涉及一种调节器升压器。在一个实施例中，公开了一种包括电压调节器和调节器升压器的装置。电压调节器由输入供应，并且被配置为生成经调节输出。经调节输出具有与电压调节器的操作点对应的电压。调节器升压器被连接到电压调节器，并且当被激活时，被配置为将经调节输出的电压升高目标量。该目标量是由经调节输出上的电流负载的变化引起的相对于操作点的电压下降的幅度的至少一部分。

Description

调节器升压器
技术领域
本公开涉及存储器。更具体地，本公开在一些实施例中涉及双倍数据速率(DDR)随机存取存储器(RAM)模块中的电压调节。
背景技术
电压调节器用于将输入电源电压转换为经调节输出电压，以供存储器模块的各种组件使用。通常，电压调节器的输出上的电流负载的大幅增加可能导致电压下降，例如，电压调节器的输出电压相对于目标电压的暂时降低。例如，作为对电流负载大幅增加的响应，电压输出通常在稳压到目标电压之前随着电压调节器驱动电流负载而暂时降低。类似地，作为对电流负载大幅降低的响应，电压输出通常在稳定到目标电压之前暂时增加。
电压下降可能导致将电压输出供应到目标电压的延迟或滞后。在电流负载快速且重复地发生大变化的情况下，维持稳定的输出电压可能尤其困难。例如，以突发模式操作的存储器模块可以根据需要快速且重复地唤醒和休眠存储器模块的各种组件以服务读取和写入事务。在该示例中，电压调节器可能在对应组件唤醒或休眠时经历电流负载的大摆动，这可能导致电压下降以及将电压输出供应到目标电压的延迟或滞后。
发明内容
在一个实施例中，公开了一种包括电压调节器和调节器升压器的装置。电压调节器由输入供应，并且被配置为生成经调节输出。经调节输出具有与电压调节器的操作点对应的电压。调节器升压器被连接到电压调节器，并且当被激活时，调节器升压器被配置为将经调节输出的电压升高目标量。目标量是相对于操作点的电压下降的幅度的至少一部分，该电压下降是由经调节输出上的电流负载的变化引起的。
在另一实施例中，公开了一种包括数据缓冲器的存储器模块。数据缓冲器包括电压调节器和调节器升压器。电压调节器由输入供应，并且被配置为生成经调节输出。经调节输出具有与电压调节器的操作点对应的电压。调节器升压器被连接到电压调节器，并且当被激活时，调节器升压器被配置为将经调节输出的电压升高目标量。目标量是相对于操作点的电压下降的幅度的至少一部分，该电压下降是由经调节输出上的电流负载的变化引起的。
在另一实施例中，公开了一种包括调节器升压器的装置，当调节器升压器被激活时，该调节器升压器被配置为将经调节输出的电压升高目标量。目标量是相对于经调节输出的操作点的电压下降的幅度的至少一部分，该电压下降是由经调节输出上的电流负载的变化引起的。
前述发明内容仅是说明性的，并且不旨在以任何方式进行限制。除了上述说明性方面、实施例和特征之外，通过参考附图和以下详细描述，其它方面、实施例和特征将变得明显。在附图中，类似的附图标记表示相同或功能相似的元件。
附图说明
图1是根据一个实施例的示例存储器系统的图。
图2是图示了根据一个实施例的图1的存储器系统的示例存储器模块的框图。
图3是根据一个实施例的图2的存储器模块的示例功率管理集成电路(PMIC)的框图。
图4是根据一个实施例的示例电压调节器和示例调节器升压器的框图。
图5A至图5C是根据一个实施例的当升压信号和电流负载对准时经基线调节电压与由图4的电压调节器输出的被升压的经调节电压之间的比较的示例曲线图。
图6A至图6C是根据一个实施例的当升压信号和电流负载未对准时经基线调节电压与由图4的电压调节器输出的被升压的经调节电压之间的比较的示例曲线图。
图7是根据另一实施例的示例电压调节器和示例调节器升压器的框图。
图8是根据另一实施例的示例电压调节器和示例调节器升压器的框图。
具体实施例
DDR随机存取存储器(RAM)模块中的功率管理通常依赖于使用功率管理集成电路(PMIC)来处理大功率输入到一个或多个功率输出的转换，该一个或多个功率输出具有与DDR存储器模块(在一些实施例中，DDR第五代(DDR5)存储器模块)的不同组件的要求对应的电压。在一个示例中，所公开的实施例可以包括无缓冲双列直插存储器模块(UDIMM)。例如，对于笔记本计算机，所公开的实施例可以包括小轮廓双列直插存储器模块(SODIMM)，诸如例如DDR5 SODIMM。在另一示例中，所公开的实施例可以包括已注册双列直插存储器模块(RDIMM)。所公开的实施例可以备选地包括任何类型的存储器模块。
图1和图2图示了存储器系统10的示例实施例。存储器系统10包括存储器模块201、202…20N(本文中也被共同地或个体地称为(多个)存储器模块20)、连接器70和存储器控制器80。
参考图1，在一个示例实施例中，存储器模块20可以包括双列直插存储器模块(DIMM)。在一些实施例中，存储器模块20可以被实现为双倍数据速率第五代(DDR5)SDRAM模块。虽然本文中被描述和说明为具有特定类型、布置和数目的组件，但在其它实施例中，存储器模块20可以包括任何其它类型、布置或数目的组件。
示例存储器模块20包括电路系统块301、302、303、304、305…30P-4、30P-3、30P-2、30P-1和30P、电路系统块401、402…40M-1和40M、已注册时钟驱动器(RCD)50、PMIC 60、连接器70以及通常在存储器模块中找到的任何其它块、电路、引脚、连接器、迹线或其它组件。在一些实施例中，电路系统块301、302、303、304、305…30P-4、30P-3、30P-2、30P-1和30P可以被配置作为数据缓冲器，并且在本文中也将被共同地或个体地称为(多个)数据缓冲器30。在一些实施例中，电路系统块401、402…40M-1和40M可以被配置作为存储器设备，并且在本文中也将被共同或个体地称为(多个)存储器设备40。虽然本文中被描述为数据缓冲器30和存储器设备40，但是电路系统块30和40也可以或备选地被存储器模块20用于任何其它目的。
在一些实施例中，数据缓冲器30和存储器设备40包括同步动态随机存取存储器(SDRAM)设备、芯片或模块。在一些实施例中，数据缓冲器30和存储器设备40还或备选地包括任何其它类型的存储器设备，诸如例如SRAM，DRAM，MROM，PROM，EPROM和EEPROM。数据缓冲器30、存储器设备40或两者可以物理地位于存储器模块20的一侧或两侧(例如，前面和后面)。
PMIC 60被配置为执行针对存储器模块20的功率管理。例如，PMIC 60可以被配置为按比例增大或按比例减小电压，执行DC-DC转换或执行其它类似的功率管理操作。在一些实施例中，PMIC 60可以包括低压差调节器(LDO)、DC-DC转换器(诸如例如降压或升压转换器)、脉冲-频率调制(PFM)、脉宽调制(PWM)、功率场效应晶体管(FET)、实时时钟(RTC)或通常可以在PMIC中找到的任何其它电路系统。
连接器70可以包括例如引脚、迹线或被配置为将存储器模块20连接到计算系统的其它组件(诸如，例如，存储器控制器80，母板或其它组件)的其它连接。在一些实施例中，连接器70可以包括例如288-引脚配置或任何其它引脚配置。
在一些实施例中，存储器模块20包括连接器70。在其它实施例中，母板、存储器控制器80或计算设备的任何其它组件包括连接器70。在另一实施例中，连接器70中的一个或多个连接器可以是存储器模块20的部分，并且连接器70中的一个或多个连接器可以是母板、存储器控制器80或计算设备的其它组件的部分。
存储器模块20可以例如通过连接器70被连接到母板、存储器控制器80或计算设备的其它组件，以在计算设备的组件与存储器模块20之间传送数据。例如，在实现UDIMM的实施例中，连接器70可以包括64位总线、72位总线或包括任何其它位数的总线。
存储器模块20被示为连接到计算设备的存储器控制器80。在示例实施例中，存储器控制器80可以被实现为计算设备的计算机母板或主板的组件(例如在母板的北桥上)。在另一示例中，存储器控制器80可以被实现为计算设备的微处理器的组件。在又一示例中，存储器控制器80可以被实现为计算设备的中央处理单元(CPU)的组件。在其它实施例中，存储器控制器80可以被实现为计算设备的任何其它组件的一部分。
在一些实施例中，存储器模块20被实现为DDR5SDRAM存储器模块。作为示例，存储器模块20可以包括128吉字节(GB)、512GB、1太字节(TB)或每个模块更高的存储器模块密度。存储器模块20可以以大约1.2到大约3.2吉赫兹(GHz)的频率和大约3.2GT/s到大约4.6GT/s的数据速率范围以及在一些情况下高达大约8GT/s或更高的数据速率操作。在一些实施例中，存储器模块20可以备选地包括更小或更大的密度，以更低或更高频率操作，以及以更低或更高数据速率操作。
现在参考图2，示出了说明图1的示例存储器模块20的框图。存储器模块20可以表示存储器模块20A-20N。存储器模块20被示为与存储器控制器80通信。存储器控制器80被示为电路90的部分，诸如例如母板，主板或与存储器模块20通信的计算设备的其它组件。
存储器模块20包括电路221、222、223、224、225…22Q-4、22Q-3、22Q-2、22Q-1和22Q的一个或多个分组在本文中也被共同地或个体地称为存储器模块20的数据路径22。在所示的示例中，存储器模块20可以在RCD 50的一侧上包括五个数据路径22(例如，数据路径221，222，223，224和225)，并且在RCD 50的另一侧上包括五个数据路径22(例如，数据路径22Q-4、22Q-3、22Q-2、22Q-1和22Q)。在其它实施例中，存储器模块20可以包括在RCD 50的每一侧上具有更多或更少数目的数据路径22的其它布置。
数据路径22可以各自包括相应的存储器通道421、422、423、424、425…42R-4、42R-3、42R-2、42R-1和42R(本文中也被共同地和个体地称为(多个)存储器通道42)。每个存储器通道42可以包括存储器设备40中的一个或多个存储器设备。例如，存储器通道421可以包括存储器设备401至40S，同时存储器通道42R可以包括存储器设备40T至40M。
存储器控制器80被配置为生成各种信号，该信号包括时钟信号(CLK)、控制信号(ADDR和CMD)和命令信号。CLK、ADDR和CMD信号中的一者或多者可以例如经由一个或多个总线23被提供给RCD 50。
来自存储器控制器80的信号也可以经由总线24(本文中也被称为主机接口总线24)从存储器控制器80传输到PMIC 60。在一些实施例中，主机接口总线24是双向的，并且被配置为在PMIC 60与存储器控制器80或存储器模块20的其它组件之间传达命令或其它数据。主机接口总线24可以实现I2C协议、I3C协议或任何其它协议。
数据总线72可以被连接在存储器控制器80与数据路径22之间，例如与数据缓冲器30连接，并且可以包括连接器70，例如在存储器控制器80与数据路径22之间的迹线、引脚和其它连接。
存储器控制器80可以生成或接收数据信号(例如，DQa-DQn)和数据选通信号(例如，DQSa-DQSn)(可以被呈现给数据总线72或从数据总线72接收)。信号DQa-DQn和DQSa-DQSn的部分可以被呈现给相应的数据路径22或从相应的数据路径22接收。在所示的示例中，信号DQa-DQn中的每个信号可以具有对应的信号DQSa-DQSn。在一些实施例中，一个DQS信号可以选通多个DQ信号，例如，在一些实施例中，一个DQS信号用于四个DQ信号。
RCD 50被配置为与存储器控制器80、数据缓冲器30、存储器通道42和PMIC 60通信。RCD 50被配置为对从存储器控制器80接收到的指令(例如，控制字)进行解码。例如，RCD50可以被配置为接收寄存器命令字(RCW)并对寄存器命令字(RCW)进行解码。在另一示例中，RCD 50可以被配置为接收缓冲器控制字(BCW)并对缓冲器控制字(BCW)进行解码。RCD50被配置为训练数据缓冲器30、存储器设备40以及在RCD 50与存储器控制器80之间的命令和地址线中的一者或多者。例如，RCW可以从存储器控制器80流到RCD 50，并且用于配置RCD50。
在一些实施例中，RCD 50可以实现命令/地址寄存器，例如32位1：2命令/地址寄存器。RCD 50可以支持全速(at-speed)总线，例如在RCD 50与数据缓冲器30之间的单向缓冲器通信(BCOM)总线。在一些实施例中，RCD 50可以实现自动阻抗校准、命令/地址奇偶校验、控制寄存器RCW读回、串行总线(诸如例如1MHz集成电路间(I2C)总线和12.5MHz集成电路间(I3C)总线)中的一者或多者。RCD 50的输入可以是使用外部和内部电压中的一个或多个电压的伪差分。RCD 50的时钟输出、命令/地址输出、控制输出和数据缓冲器控制输出可以被分组地启用，并且以不同的强度被独立地驱动。
RCD 50被配置为：从存储器控制器80接收CLK、ADDR和CMD信号或诸如例如RCW和BCW的其它信号，并且利用各种数字逻辑组件来基于CLK、ADDR和CMD信号而生成对应的输出信号。例如，RCD 50被配置为基于所接收的CLK、ADDR和CMD信号来生成对应的信号(诸如，例如，CLK’，ADDR’和CMD’信号)。CLK’、ADDR’和CMD’信号可以被呈现给存储器通道42。例如，可以在公共总线25上将CLK’信号从RCD 50传输到存储器通道42，并且可以在公共总线26上将ADDR’和CMD’信号从RCD 50传输到存储器通道42。RCD 50还被配置为生成一个或多个数据缓冲器控制(DBC)信号，数据缓冲器控制信号例如在公共总线27(本文中也被称为数据缓冲器控制总线27)上被传输到数据缓冲器30。
数据缓冲器30被配置为从数据缓冲器控制总线27接收命令和数据，并且被配置为生成数据，从数据总线72接收数据或向数据总线72发送数据。每个数据路径22还包括在其数据缓冲器30与存储器通道42之间的总线28，该总线28被配置为在其数据缓冲器30与存储器通道42之间承载数据。例如，如图2所示，数据路径221包括在数据缓冲器301与存储器通道421之间的总线28。
数据缓冲器30被配置为缓冲总线72和28上的数据以用于写入操作(例如，从存储器控制器80到对应的存储器通道42的数据传送)和读取操作(例如，从对应的存储器通道42到存储器控制器80的数据传送)。
在一些示例实施例中，数据缓冲器30经由对应的总线28以小单位(例如，4位半字节)与存储器设备40交换数据。在其它实施例中，可以备选地利用更大或更小规格的数据传送。在一些情况下，存储器设备40可以被布置成多组，例如两组。例如，对于两组/两个存储器设备实现(例如，存储器设备401和402)，每一组可以包含单个存储器设备40(例如，401或402)，其中每个存储器设备40通过上半字节和下半字节被连接到相应的数据缓冲器30。对于两组/四个存储器设备实现，每一组可以包含两个存储器设备40。第一组可以通过上半字节被连接到相应的数据缓冲器30，并且第二组可以通过下半字节被连接到相应的数据缓冲器30。对于两组/八个存储器设备实现，每一组可以包含四个存储器设备40。第一组四个存储器设备40可以通过上半字节连接到相应的数据缓冲器30，并且第二组四个存储器设备40可以通过下半字节连接到相应的数据缓冲器30。备选地，可以使用其它数目的组、每组其它数目的存储器设备以及其它数据单元大小。
存储器模块20还可以包括接口29，该接口29被配置为启用在RCD 50与PMIC 60之间的通信。例如，接口29可以用作寄存器时钟驱动器/功率管理集成电路接口(例如，RCD-PMIC接口)的部分。接口29被配置为支持可以是双向或单向的一个或多个信号或连接。
DDR存储器模块中的功率管理由具有可编程和精确输出电压功率解决方案的高度集成的、高效的PMIC 60来执行。在一些实施例中，PMIC 60由两个输入电源(例如，管理电源VINMGMT和大容量电源VINBULK)供电，尽管也可以存在其它电源。在一些实施例中，PMIC60可以包括连接到存储器模块20的多个引脚(例如，36个引脚或另一数目的引脚)，其中VINMGMT和VINBULK各自从引脚中的一个或多个引脚接收电力。例如，VINBULK可以经由四个引脚从存储器模块20接收电力，并且VINMGMT可以经由一个引脚从存储器模块20接收电力。在其它实施例中，不同数目的引脚可以向VINMGMT和VINBULK供电。引脚中的一个或多个引脚可以对应于连接器70中的一个或多个连接器，其中例如，可以从计算设备的电路90(诸如，例如，母板，主板或与存储器模块20通信的计算设备的其它组件)接收针对VINMGMT和VINBULK中的一者或两者被供应到PMIC 60的电力。
在一些实施例中，PMIC 60从存储器模块20接收具有大约3.3V的电压的VINMGMT并且接收具有大约4.25V到大约15V的电压范围的VINBULK。例如，VINBULK的电压可以基于PMIC60在任何给定时间所需的负载而变化。备选地，可以使用针对VINMGMT和VINBULK的其它电压值或范围。
PMIC 60包括多个电压调节模块(VRM)102至116。VRM 102至116被配置为针对存储器模块20的各种组件提供经调节的输出电压。PMIC 60被配置为管理、维持及调整输出电压，其中例如，PMIC60可以基于从RCD 50或存储器控制器80接收到的指令对输出电压执行调整或修改。
如图3所示，例如，VRM 102至108包括DC-DC转换器，诸如例如降压转换器，该DC-DC转换器用于将VINBULK的电压降到对应的输出电压VOUTBUCK A、VOUTBUCK B、VOUTBUCK C和VOUTBUCK D。例如，VRM 102可以输出大约为1.0V的经降压的输出电压VOUTBUCK A(有时被称为VDD供应轨)，VRM 104可以输出大约为1.0V的经降压的输出电压VOUTBUCK B(有时也被称为VDD供应轨)，VRM 106可以输出大约为1.1V的经降压的输出电压VOUTBUCK C(有时被称为VDDQ供应轨)，并且VRM 108可以输出大约为1.8V的经降压的输出电压VOUTBUCK D(有时被称为VPP供应轨)。VRM 102至108在本文中也可以被称为降压器(BUCK)A至D。虽然被描述和图示为降压转换器，但是VRM 102至108可以备选地包括其它类型的VRM。此外，虽然以上被描述为输出特定电压值，但是VRM 102至108可以备选地被配置为输出例如如存储器模块20的各个组件所需的其它电压值。
VRM 110至116包括LDO，该LDO被配置为将VINBULK和VINMGMT的电压转换成连续受控的、稳定的、低噪声DC输出电压。例如，VRM 110被配置为将VINBULK转换成大约为1.8V的输出电压VOUT1，VRM 112被配置为将VINMGMT转换成输出电压VOUT1，VRM114位于VRM 110和112的下游并且被配置为将VOUT1转换成大约为1.0V的输出电压VOUT2，并且VRM 116被配置为将VINBULK转换成大约为5.0V的输出电压VBIAS。如图3所示，VRM 110和112一起工作以维持或输出电压VOUT1。
虽然上面将VRM 102至116描述为包括诸如例如降压转换器和LDO的组件，但在其它实施例中，可以利用备选电路系统来执行电压调节功能。类似地，虽然上面将VRM 102至116描述为输出特定电压，但在其它实施例中，可以根据存储器模块20的要求而输出备选电压。在一些实施例中，存储器模块20的其它组件还可以或备选地包括VRM(诸如上面所述的VRM)。例如，在一些实施例中，数据缓冲器30中的一个或多个数据缓冲器可以包括VRM。
现在将参考图4至图8描述说明性实施例。
如图4所示，存储器模块20的电压调节器200接收电压输入VIN并且生成经调节的输出电压VREG。在一些实施例中，电压调节器200包括在数据缓冲器30中的一个数据缓冲器内的VRM。在其它实施例中，电压调节器200可以包括VRM 102至116中的任何VRM。在又一些其他实施例中，电压调节器200可以包括存储器模块20的任何其它VRM。
图4还图示了根据一些实施例的示例调节器升压器202。调节器升压器202被配置为减小(例如，在读取或写入事务期间)由电压调节器200上的电流负载的大变化引起的电压下降。
调节器升压器202包括串联连接的逆变器204、逆变器206、可变强度T-逆变器208和微分电容器210。电容器210的输出连接到电压调节器200。调节器升压器202接收升压控制信号和升压信号作为输入。
T-逆变器208的强度由升压控制信号控制。例如，在一个实施例中，RCD 50将命令传输到存储器模块20的数据缓冲器30，该命令向数据缓冲器30指示何时将发生读取或写入。在一些实施例中，数字状态机利用数据缓冲器30内的寄存器传送级(RTL)来实现。数字状态机从RCD 50接收命令，并且RTL根据所接收的指令发出升压控制信号，例如，与从数据缓冲器30读取数据或向数据缓冲器30写入数据对准。在一些实施例中，升压控制信号是n位升压幅度控制信号。由于T-逆变器208输出的边沿速率比电压调节器200的环路响应快得多，所以T-逆变器208的驱动强度对升压几乎没有影响。反而，通过由微分电容器210(prop-to-C)沉积的电荷量来控制升压幅度。
RTL还根据所接收的命令发出升压信号，例如，与从数据缓冲器30读取数据或向数据缓冲器30写入数据对准。例如，如图5C所示，升压信号是方形脉冲。通过微分电容器210将该方形脉冲转换为脉冲。该脉冲被施加到电压调节器200，并且与电压调节器200上的电流负载尖峰同时地耦合到VREG，例如，如图5B所示。将来自微分电容器210的脉冲施加到电压调节器200导致在VREG处的人为过冲。如果正确地定时，过冲补偿了由高电流负载产生的电压下降，例如，如图5A所示。
现在参考图5A至图5C，图示了突出在经升压的和基线电压调节器行为之间的差异的示例场景。虽然提供了特定的电压和电流值作为示例，但是可以备选地利用任何其它电压和电流值。
基线VREG输出电压(实线)(在本文中也被称为电压调节器200的目标电压或操作点)在示例场景中大约为875毫伏(mV)。当电压调节器200上的电流负载从25毫安(mA)向150mA增加(例如，尖峰)时，电压调节器200在稳定回到875mV的操作点之前经历从875mV到845mV的电压下降。当电压调节器200上的电流负载从150mA返回到25mA时，电压调节器200在稳定回到875mV的操作点之前经历从875mV到905mV的电压尖峰。
在说明性实施例中，可以通过使用调节器升压器202来减小电流负载尖峰的前沿上的电压下降的幅度和电流负载尖峰的后端上的电压尖峰的幅度。例如，如图5A所示，当电压调节器200由调节器升压器202(虚线)升压时，升压信号(图5C)与电流负载(图5B)的增加同时地被提供给调节器升压器202。升压信号激活调节器升压器202以将来自微分电容器210的脉冲施加到电压调节器200来引起电压调节器200的人为过冲，例如，以增加电压调节器200的VREG输出。然而，由于脉冲与电流负载的增加同时地被施加，由脉冲引起的人为过冲至少部分地抵消了由电流负载尖峰引起的电压下降。例如，如图5A所示，在电流负载尖峰的前沿处的经升压的VREG下降到865mV而不是基线VREG的845mV，下降幅度显著降低。
如图5B和图5C所示，升压信号也与电流负载尖峰的后沿同时地被去激活，例如，当电流负载尖峰被去除时，使得调节器升压器202的脉冲输出也被去除。脉冲的去除使电压调节器200的VREG输出具有人为下冲，例如电压降。然而，电压调节器200的VREG输出上的电流负载尖峰的去除还引起VREG输出的电压中的尖峰。由于脉冲的去除和电流负载尖峰的去除同时发生，由电流负载尖峰的去除引起的电压尖峰的幅度通过由脉冲的去除引起的人为下冲来减轻，例如，如图5A所示。例如，如图5A所示，在电流负载尖峰的后沿处的经升压的VREG增加到885mV而不是基线VREG的905mV，增加的幅度显著减小。
如图5A至图5C所示，电压调节器200的基线VREG输出电压下降在读取或写入事务开始时引起可观察到的电压延迟或漂移，该电压延迟或漂移可以通过使用调节器升压器202来减轻。通过使用适当的升压信号和升压幅度，由于电流负载尖峰而引起的VREG电压下降可以被减小高达例如50％、75％或任何其它量，并且在一些情况下可以几乎完全被减轻。
例如，升压信号可以基于电流负载尖峰的定时来确定。在例如存储器模块20的RCD50从存储器控制器80接收到命令的情况下，可以提前知道电流负载尖峰的定时，该命令指示RCD 50唤醒存储器模块20的一个或多个组件(即，负载)以用于存储器操作。作为示例，该命令可以指示RCD 50唤醒数据缓冲器30中的一个或多个数据缓冲器，并且启动数据缓冲过程(引起电流负载尖峰)。因为RCD 50例如通过将一个或多个命令发送到数据缓冲器30或存储器模块20的其它组件来控制数据缓冲过程的定时，所以RCD 50还可以使数据缓冲器30或其它组件例如与电流负载尖峰同时地将升压控制信号和升压信号中的一者或两者提供给它们对应的调节器升压器202。
此外，由于RCD 50知道哪些数据缓冲器30或其它组件正被唤醒且将在每个电压调节器200上引起电流负载尖峰，RCD 50还可以确定由于电流负载尖峰而将在每个电压调节器200的VREG输出上发生的预期电压降的幅度。在这种情况下，由于RCD 50知道因电流负载尖峰而引起的预期电压降，对相应数据缓冲器30或其它组件的命令可以使相应数据缓冲器30或其它组件的数字状态机RTL将调节器升压器202的升压幅度设置为在电压调节器200的VREG输出处引起与预期电压降具有大约相同幅度的相应过冲的值。通过将由调节器升压器202引起的过冲的幅度与预期电压降的幅度相匹配，电流负载尖峰对输出电压VREG的影响被调节器升压器202减轻。
在一些实施例中，可以在设计实现阶段基于设计模拟来确定和优化升压幅度，其中升压值被调谐和优化以最好地补偿向特定数据缓冲器30发出的给定类型的读取或写入事务。在一些实施例中，期间的微调步骤可以利用峰值检测电路来检测调节器下降和过冲幅度，其中升压幅度的大小可以在监测峰值检测电路的输出以实现与被补偿的读取或写入事务的类型对应的最佳升压值的同时被调谐。可以将最佳值编程到管芯上非易失性存储器组件中。
重要的是应注意，在升压信号不与电流负载尖峰对准的情况下，可能发生额外的过冲或下冲，其中这些下冲或过冲的大小将取决于升压器幅度设置，例如，如图6A至图6C所示。例如，如图6B和图6C所示，升压信号偏离电流负载尖峰。由于该偏移，经升压的VREG电压在电流负载尖峰的前沿处下降到845mV，稳定到875mV，在升压信号的经延迟的前沿处突增到895mV，再次稳定到875mV，在电流负载尖峰的后沿处突增到905mV，稳定回到875mV以及在升压信号的后沿处下降到855mV。这种额外的过冲或下冲可能阻止存储器模块20的引起电流负载尖峰的组件在操作期间接收正确电压。
电压调节器200的DC操作点不受调节器升压器202的电路系统的影响，因为微分电容器210用作针对DC电流的开路。以这种方式，可以抑制控制状态错误的影响。此外，由于没有电流通过微分电容器210，没有前馈零点来补偿电压调节器200的AC回路，并且电压调节器200的AC性能基本上不受影响。
图7还图示了根据一些实施例的另一示例调节器升压器302。调节器升压器302被配置为减小(例如，在读取或写入事务期间)由电压调节器200上的电流负载的大变化引起的电压下降。
调节器升压器302包括第一电压源304、第一开关306、第二电压源308以及第二开关310。第一电压源304和第二电压源308与被连接到电压调节器200的输出并行连接。相应的第一开关306和第二开关308用于在电压调节器200上瞬时驱动来自第一电压源304和第二电压源308的单独或组合的已知电压，并且在施加了所需电压之后快速释放第一电压源304和第二电压源308。作为示例，第一电压源304可以具有电压VA，并且对应的第一开关306可以被激活，然后被设置值A信号去激活，以在电压调节器200上瞬时驱动电压VA。作为另一示例，第二电压源308可以具有电压VB，并且对应的第二开关310可以由设置值B信号激活且然后停用以在电压调节器200上瞬时驱动电压VB。在另一示例中，设置值A和设置值B可以一起被激活以在电压调节器上驱动电压VA与电压VB的组合。设置值A和设置值B信号可以例如根据从RCD 50接收到的命令由对应的数据缓冲器30的数字状态机的RTL或存储器模块20的其它组件发出。
图8还图示了根据一些实施例的另一示例调节器升压器402。调节器升压器402被配置为减小(例如，在读取/写入事务期间)由电压调节器200上的电流负载的大变化引起的电压下降。
调节器升压器402包括电压源404和开关406。电压源404是可变电压源，其可以被设置为目标或期望电压值±ΔV。电压源404的输出经由开关406与电压调节器200串联连接。开关406用于在电压调节器200上瞬时驱动电压源404的电压，并且在施加了所需电压之后快速释放电压源404。作为示例，电压源404可以具有被设置为期望电压的可变电压±ΔV。开关406被激活，然后由升压瞬时使能信号去激活，以在电压调节器200上瞬时驱动期望电压。在一些实施例中，电压源404的值可以在每次激活开关406之前被确定，或者可以在任何其它时间下被设置。在一些实施例中，电压源404的值可以是预定的，并且在操作期间可以不改变。升压瞬时启用信号可以由对应数据缓冲器30或存储器模块20的其它组件的数字状态机的RTL例如根据从RCD 50接收到的命令而发出。
虽然在说明性实施例中，电压调节器200和调节器升压器202、304和402被描述为在存储器模块20(诸如，例如，DDR存储器模块)中使用，或者被描述为是该存储器模块20的数据缓冲器30或PMIC 60的部分，但是在其它实施例中，调节器升压器202、302和402可以与其中利用电压调节的任何其它设备或系统的电压调节器200一起使用。
本文中所使用的术语仅用于描述特定实施例的目的，而不旨在限制本发明。如本文所用，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。还应当理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、组成部分、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、组成部分、步骤、操作、元件、组件和/或它们的组合的存在或添加。
以下权利要求中的所有部件或步骤加功能元件(如果有的话)的对应结构、材料、动作和等效旨在包括用于与如具体要求保护的其它要求保护的元件相结合地执行该功能的任何结构、材料或动作。对本发明的描述已出于说明和描述的目的而呈现，但并不意在穷举本发明或将本发明限于所公开的形式。在不脱离本发明的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是明显的。选择和描述这些实施例是为了最好地解释本发明的原理和实际应用，并且使得本领域的其他普通技术人员能够理解具有适合于所预期的特定用途的各种修改的各种实施例的发明。

Claims (20)

1.一种装置，包括：
电压调节器，所述电压调节器由输入供应并且被配置为生成经调节输出，所述经调节输出具有与所述电压调节器的操作点对应的电压；以及
调节器升压器，所述调节器升压器被连接到所述电压调节器，当被激活时，所述调节器升压器被配置为将所述经调节输出的电压升高目标量，所述目标量是相对于所述操作点的电压下降的幅度的至少一部分，所述电压下降是由所述经调节输出上的电流负载的变化引起的。
2.根据权利要求1所述的装置，其中所述调节器升压器包括多个逆变器。
3.根据权利要求2所述的装置，其中所述多个逆变器中的至少一个逆变器是可变强度逆变器。
4.根据权利要求3所述的装置，其中所述可变强度逆变器由升压控制信号控制，所述升压控制信号被配置为控制所述调节器升压器对所述电压的升压的幅度。
5.根据权利要求2所述的装置，其中所述调节器升压器包括电容器。
6.根据权利要求5所述的装置，其中：
所述多个逆变器中的第一逆变器被馈予升压信号；
所述电容器被配置为：至少部分地基于所述升压信号，在所述电压调节器上生成脉冲；以及
所述脉冲被配置为将所述经调节输出的电压升高所述目标量。
7.根据权利要求6所述的装置，其中所述升压信号是方波。
8.根据权利要求5所述的装置，其中所述电容器是微分电容器。
9.根据权利要求5所述的装置，其中所述多个逆变器和所述电容器是串联连接的。
10.根据权利要求1所述的装置，其中所述调节器升压器包括电压源和开关，所述开关被配置为将所述电压源临时耦合到所述电压调节器，所述电压源的电压被配置为将所述经调节输出的电压升高所述目标量。
11.根据权利要求10所述的装置，其中所述电压源包括可变电压源，所述可变电压源是可调谐的，以将所述经调节输出的电压升高所述目标量。
12.根据权利要求1所述的装置，其中所述调节器升压器包括多个电压源，所述多个电压源中的每个电压源具有对应的开关，与所述多个电压源中的每个电压源对应的所述开关被配置为将所述电压源临时耦合到所述电压调节器，每个电压源的电压被配置为将所述经调节输出的电压升高所述目标量的至少一部分。
13.一种存储器模块，包括：
数据缓冲器，所述数据缓冲器包括：
电压调节器，所述电压调节器由输入供应并且被配置为生成经调节输出，所述经调节输出具有与所述电压调节器的操作点对应的电压；以及
调节器升压器，所述调节器升压器被连接到所述电压调节器，当被激活时，所述调节器升压器被配置为将所述经调节输出的电压升高目标量，所述目标量是相对于所述操作点的电压下降的幅度的至少一部分，所述电压下降是由所述经调节输出上的电流负载的变化引起的。
14.根据权利要求13所述的存储器模块，其中存储器模块还包括时钟驱动器，所述时钟驱动器被配置为向所述数据缓冲器发送升压信号以激活所述调节器升压器。
15.根据权利要求14所述的存储器模块，其中所述时钟驱动器被配置为接收用以激活与所述电压调节器对应的负载的指令，所述时钟驱动器被配置为：至少部分地基于所接收的所述指令，向所述数据缓冲器发送所述升压信号并连同向所述负载发送被配置为激活所述负载的命令。
16.根据权利要求13所述的存储器模块，其中：
所述调节器升压器包括多个逆变器和电容器；
所述多个逆变器中的第一逆变器被馈予升压信号；
所述电容器被配置为：至少部分地基于所述升压信号，在所述电压调节器上生成脉冲；以及
所述脉冲被配置为：将所述经调节输出的电压升高所述目标量。
17.一种装置，包括：
调节器升压器，当被激活时，所述调节器升压器被配置为将经调节输出的电压升高目标量，所述目标量是相对于所述经调节输出的操作点的电压下降的幅度的至少一部分，所述电压下降是由所述经调节输出上的电流负载的变化引起的。
18.根据权利要求17所述的装置，其中：
所述调节器升压器包括多个逆变器和电容器；
所述多个逆变器中的第一逆变器被馈予升压信号；
所述电容器被配置为：至少部分地基于所述升压信号，在所述经调节输出上生成脉冲；以及
所述脉冲被配置为：将所述经调节输出的电压升高所述目标量。
19.根据权利要求18所述的装置，其中：
其中所述多个逆变器中的至少一个逆变器是可变强度逆变器；以及
所述可变强度逆变器由升压控制信号控制，所述升压控制信号被配置为控制所述调节器升压器对所述电压的升压的幅度。
20.根据权利要求18所述的装置，其中所述电容器是微分电容器。
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