TW202335272A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

本發明之課題在於將半導體基板厚膜化，且抑制貫通孔之形成時之過蝕刻之增大。 本發明之半導體裝置包含：半導體層、絕緣層、半導體基板、配線層、絕緣分離層、貫通電極、及絕緣膜。於半導體層形成有半導體元件。於絕緣層積層有半導體層。於半導體基板積層有絕緣層。配線層形成於半導體層上。絕緣分離層貫通半導體層且到達絕緣層，將半導體元件絕緣分離。貫通電極貫通半導體基板、絕緣層及半導體層而連接於配線層，且於半導體層之貫通位置處周圍被絕緣分離層包圍。絕緣膜貫通半導體基板而到達絕緣層，且位於半導體基板與貫通電極之間。

Description

半導體裝置及半導體裝置之製造方法
本技術係關於一種半導體裝置及半導體裝置之製造方法。詳細而言，本技術係關於一種於半導體基板設置有貫通孔之半導體裝置及半導體裝置之製造方法。
為了減少半導體晶片之晶片面積，而有時於在正面側形成有半導體器件之半導體基板形成貫通電極，且於半導體基板之背面側設置電極。作為如此之形成有貫通電極之半導體裝置，例如，曾提案形成有第1貫通電極及第2貫通電極之半導體裝置。此處，第1貫通電極貫通第1半導體基板，且與第1半導體基板之配線層連接。第2貫通電極貫通第1半導體基板及該配線層，且與積層於第1半導體基板之第2半導體基板之配線層連接(例如，參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2015-135938號公報
[發明所欲解決之問題]
然而，於上述之先前技術中，若為了確保半導體晶片之機械強度，而將半導體基板厚膜化，則必須增加貫通孔之形成時之過蝕刻。因而，因貫通孔之形成時之乾式蝕刻引起之充電之影響增大，有引起連接於配線層之電晶體之特性變動之虞。
本技術係鑒於如此之狀況而推出者，其目的在於將半導體基板厚膜化，且抑制貫通孔之形成時之過蝕刻之增大。 [解決問題之技術手段]
本技術係為了解決上述之問題點而完成者，其第1態樣之半導體裝置包含：半導體層，其形成有半導體元件；絕緣層，其積層有上述半導體層；半導體基板，其積層有上述絕緣層；配線層，其形成於上述半導體層上；絕緣分離層，其貫通上述半導體層且到達上述絕緣層，將上述半導體層之一部分絕緣分離；貫通電極，其貫通上述半導體基板、上述絕緣層及上述半導體層且連接於上述配線層，且於上述半導體層之貫通位置處周圍被上述絕緣分離層包圍；及絕緣膜，其貫通上述半導體基板且到達上述絕緣層，且位於上述半導體基板與上述貫通電極之間。藉此，帶來即便於將半導體基板厚膜化之情形下，亦抑制埋入貫通電極之貫通孔之形成時之半導體層之過蝕刻之作用。
又，於第1態樣中，上述貫通電極可藉由上述絕緣分離層及上述絕緣層與上述半導體層絕緣，藉由上述絕緣膜及上述絕緣層與上述半導體基板絕緣。藉此，帶來將半導體層及半導體基板與貫通電極絕緣，且將貫通電極埋入半導體層及半導體基板之作用。
又，於第1態樣中，可進一步包含埋入配線，該埋入配線連接於上述貫通電極，且以周圍被上述絕緣分離層包圍之狀態埋入上述半導體層。藉此，帶來於不增大形成半導體元件之半導體層之面積下，擴大配線區域之作用。
又，於第1態樣中，可進一步包含電容電極，該電容電極連接於上述貫通電極，且以周圍被上述絕緣分離層包圍之狀態埋入上述半導體層。藉此，帶來於不增大形成半導體元件之半導體層之面積下，增大電容之作用。
又，於第1態樣中，可行的是，進一步包含在半導體基板形成有像素之半導體晶片，且將處理自上述像素輸出之像素信號之邏輯電路形成於上述半導體層，上述半導體晶片積層於上述配線層上。藉此，帶來於不增大形成邏輯電路之半導體層之面積下，追加影像感測器功能之作用。
又，於第1態樣中，上述半導體層及上述半導體基板之材料可為Si。藉此，帶來確保對於半導體層及半導體基板之絕緣層之蝕刻之選擇比之作用。
又，於第1態樣中，上述絕緣層之材料可為SiO 2。藉此，帶來於半導體基板之乾式蝕刻時在絕緣層之位置停止蝕刻之作用。
又，第2態樣之半導體裝置之製造方法包含以下步序：形成絕緣分離層，該絕緣分離層貫通在半導體基板上介隔著絕緣層而積層之半導體層且到達上述絕緣層；於上述半導體層形成半導體元件；將連接於上述半導體元件之第1配線層形成於上述半導體層上；將貫通上述半導體基板且到達上述絕緣層之第1貫通孔，形成於上述半導體基板；於上述第1貫通孔之側壁形成絕緣膜；經由上述第1貫通孔，將到達上述半導體層之第2貫通孔形成於上述絕緣層；經由上述第1貫通孔及上述第2貫通孔，將到達上述第1配線層之第3貫通孔形成於上述半導體層；及將周圍被上述絕緣分離層、上述絕緣層及上述絕緣膜包圍之貫通電極埋入上述第1貫通孔、上述第2貫通孔及上述第3貫通孔。藉此，帶來即便於將半導體基板厚膜化之情形下，亦抑制第3貫通孔之形成時之過蝕刻之半導體裝置之作用。
又，於第2態樣中，可行的是，基於各向異性蝕刻將上述第1貫通孔形成於上述半導體基板，基於經由上述第1貫通孔之各向異性蝕刻將上述第2貫通孔形成於上述絕緣層，基於經由上述第1貫通孔及上述第2貫通孔之各向同性蝕刻將上述第3貫通孔形成於上述半導體層。藉此，帶來於遮罩圖案之位置形成第1貫通孔、第2貫通孔及第3貫通孔，且抑制形成第3貫通孔時之損傷之作用。
又，於第2態樣中，可進一步包含下述步序：將在形成有像素之半導體基板上形成有第2配線層之半導體晶片之上述第2配線層接合於上述第1配線層；及自與上述第2配線層之形成面為相反側之面將上述半導體基板薄膜化。藉此，帶來製造在進行像素信號之信號處理之邏輯電路上搭載有背面照射型固體攝像元件之半導體裝置之作用。
以下，說明用於實施本技術之形態(以下稱為實施形態)。說明按照以下之順序進行。 1.第1實施形態(於設置有絕緣分離層之SOI(Silicon on Insulator，絕緣體上矽)基板設置有貫通電極之例) 2.第2實施形態(於設置有絕緣分離層之SOI基板設置有貫通電極及埋入配線之例) 3.第3實施形態(於設置有絕緣分離層之SOI基板設置貫通電極及埋入配線，且經由背面配線連接貫通電極與突出電極之例) 4.第4實施形態(埋入SOI基板之埋入配線為單個之例) 5.第5實施形態(埋入SOI基板之埋入配線為多個之例) 6.第6實施形態(埋入SOI基板之埋入配線為折回構造之例) 7.第7實施形態(埋入SOI基板之埋入配線為魚骨形狀之例) 8.第8實施形態(埋入SOI基板之埋入配線為網形狀之例) 9.第9實施形態(於設置有絕緣分離層之SOI基板設置有電容之例)
＜1.第1實施形態＞ 圖1係顯示第1實施形態之半導體裝置之構成例之圖。此外，該圖之a係顯示沿垂直方向切斷半導體裝置100之構成例之剖視圖，該圖之b係顯示半導體裝置100之構成例之後視圖。又，該圖之a於該圖之b之A1-A2之位置處切斷。圖2係將第1實施形態之半導體裝置之配線層之具體例放大而顯示之剖視圖。此外，於圖1中簡略化顯示配線層117、152，於圖2中顯示圖1之配線層117、152之具體例。
於該圖中，半導體裝置100具備半導體晶片101、102。半導體晶片102積層於半導體晶片101上。此時，可以配線層117、152對向之方式，將半導體晶片101、102相互接合。
於半導體晶片102，例如，可形成由進行光電轉換之像素矩陣狀配置而成之影像感測器。該影像感測器可為CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)影像感測器，亦可為CCD(Charge Coupled Device，電荷耦合裝置)影像感測器。又，該影像感測器可為背面照射型影像感測器。
於半導體晶片101，例如，可形成處理自形成於半導體晶片102之像素輸出之像素信號之邏輯電路。該處理例如可包含伽瑪修正、白平衡處理、清晰度處理及灰階轉換處理等。
半導體晶片101具備半導體基板111、中間絕緣層112及半導體層113。於半導體基板111上積層有中間絕緣層112，於中間絕緣層112上積層有半導體層113。作為半導體基板111、中間絕緣層112及半導體層113之積層構造，例如可使用SOI基板110。半導體基板111及半導體層113之材料可為Si，中間絕緣層112之材料可為SiO 2。半導體基板111及半導體層113之材料例如可為GaAs、SiC或GaN等之化合物半導體。半導體基板111之厚度可設為100 μm左右，中間絕緣層112之厚度可設為0.1 μm左右，半導體層113之厚度可設為5 μm左右。此外，中間絕緣層112係申請專利範圍所記載之絕緣層之一例。
於半導體層113形成有半導體元件。半導體元件可包含用於邏輯電路等之電晶體。此時，可於半導體層113上介隔著閘極絕緣膜形成閘極電極116。
又，於半導體層113形成將半導體層113之一部分絕緣分離之絕緣分離層115。絕緣分離層115可形成為包圍半導體層113之一部分。由絕緣分離層115包圍之半導體層113之位置可對應於貫通電極132之形成位置。絕緣分離層115可使用將形成於半導體層113之半導體元件進行元件分離之元件分離層，亦可與將形成於半導體層113之半導體元件進行元件分離之元件分離層分開而個別地設置。絕緣分離層115可使用STI(Shallow Trench Isolation，淺溝渠隔離)。絕緣分離層115貫通半導體層113且到達中間絕緣層112。此時，絕緣分離層115可與中間絕緣層112接觸，亦可侵入中間絕緣層112內，還可貫通中間絕緣層112。作為用於絕緣分離層115之絕緣體，例如可使用SiO 2。絕緣分離層115之厚度可設為0.2 μm左右。
又，於半導體層113上形成有配線層117。於配線層117，如圖2所示般，形成墊電極130及配線131及181至185。配線131及181至185可構成多層配線。此時，配線131及181至185可經由通孔186進行層間連接。閘極電極116、墊電極130、及配線131及181至185埋入絕緣層140內。墊電極130連接於配線131，配線131連接於閘極電極116。墊電極130可配置於貫通電極132之連接位置。最上層之配線185之表面自絕緣層140露出。墊電極130及配線131及181至185之材料例如為Cu。
於半導體基板111之背面側形成背面絕緣膜118。背面絕緣膜118之材料例如為SiO 2。背面絕緣膜118之厚度可設為0.1 μm左右。於背面絕緣膜118上形成有背面配線133。背面配線133之材料例如為Cu。
又，於背面絕緣膜118、半導體基板111、中間絕緣層112及半導體層113分別形成貫通孔121至124。此時，於半導體層113中，貫通孔124形成於周圍被絕緣分離層115包圍之位置。又，於背面絕緣膜118及半導體基板111中，在貫通孔121、122內之側壁形成側壁絕緣膜114。側壁絕緣膜114之材料例如為SiO 2。側壁絕緣膜114之厚度可設為0.1 μm左右。此外，側壁絕緣膜114係申請專利範圍所記載之絕緣膜之一例。
於貫通孔121至124內，形成貫通電極132，該貫通電極132貫通背面絕緣膜118、半導體基板111、中間絕緣層112及半導體層113，且連接於配線層117。又，於半導體基板111之背面側。貫通電極132連接於背面配線133。此處，於配線層117內，貫通電極132可與墊電極130接觸。又，貫通電極132之周圍係由中間絕緣層112、側壁絕緣膜114及絕緣分離層115包圍。此時，貫通電極132藉由中間絕緣層112及絕緣分離層115與半導體層113絕緣，藉由中間絕緣層112及側壁絕緣膜114與半導體基板111絕緣。貫通電極132之形狀例如可設為圓筒狀。貫通電極132之材料例如為Cu。此處，藉由使用Cu作為貫通電極132及背面配線133之材料，而可基於電鍍形成貫通電極132及背面配線133。
於背面絕緣膜118上形成保護膜119。保護膜119覆蓋背面配線133，且埋入貫通電極132之內側。保護膜119之材料例如可為阻銲劑等樹脂。於保護膜119，在將背面配線133露出之位置形成開口部125。於開口部125埋入墊電極134，且連接於背面配線133。墊電極134之材料例如為Cu。此處，藉由使用Cu作為墊電極134之材料，而可基於電鍍將墊電極134埋入開口部125。
半導體晶片102具備形成有半導體元件之半導體基板151。半導體元件可包含像素所使用之光電二極體及控制自像素讀出信號等之像素電晶體。此時，如圖2所示，可於半導體層151上介隔著閘極絕緣膜形成閘極電極156。半導體基板151之材料，例如可於對可見區域具有感度之情形下使用Si，於對紅外區域具有感度之情形下使用InGaAS。
於半導體基板151上形成配線層152。於配線層152形成配線161。配線161例如可如圖2所示般為包含配線191至194之多層配線。此時，配線191至194可經由通孔196進行層間連接。閘極電極156、與配線191至194係埋入絕緣層160內。配線191連接於閘極電極156。最下層之配線195之表面自絕緣層160露出。配線181至185之材料例如為Cu。
於半導體晶片101、102之接合，可使用配線層117、152彼此之混合接合。於該混合接合中，各配線185、195形成於彼此對向之位置。又，各配線185、195構成為自絕緣層140、160之表面凹入數十nm左右。而且，於進行絕緣層140、160之表面處理後，藉由讓絕緣層140、160彼此對向接觸，而將絕緣層140、160彼此連接。此時，於配線185、195間形成略微之間隙。而且，藉由在讓絕緣層140、160彼此壓接之狀態下進行加熱處理，而讓配線185、195膨脹，配線185、195彼此接觸，Cu相互擴散，藉此，形成配線185、195彼此之接合。
於半導體基板151之背面側就每一像素形成濾波器171。濾波器171例如可構成拜耳配列。於濾波器171上就每一像素形成晶載透鏡172。
圖3至圖7係顯示第1實施形態之半導體裝置之製造方法之一例之圖。此外，圖3至圖7之a係與圖1之a於同一位置處切斷之剖視圖，圖3至圖7之b係於圖3至圖7之a各者之步序中自SOI基板之背面側觀察到之圖。
如圖3所示，於SOI基板110之半導體層113形成絕緣分離層115，將電晶體等半導體元件形成於半導體層113。而後，於半導體層113上形成配線層117。又，將固體攝像元件等半導體元件形成於半導體基板151，於半導體基板151上形成配線層152。而後，利用混合接合等方法，將配線層117、152相互接合。
其次，如圖4所示，利用CVD(Chemical Vapor Deposition，化學氣相沈積)，於半導體基板111之背面側形成背面絕緣膜118。進而，利用光微影術技術將設置有開口部174之阻劑圖案173形成於背面絕緣膜118上。開口部174可配置於自SOI基板110之背面側觀察時之墊電極130之位置。而後，藉由將阻劑圖案173作為蝕刻遮罩而蝕刻背面絕緣膜118及半導體基板111，而於背面絕緣膜118及半導體基板111分別形成貫通孔121、122。此外，對於貫通孔121、122之形成，可使用RIE(Reactive Ion Etching，反應性離子蝕刻)等各向異性蝕刻。此處，於半導體基板111之蝕刻時，可使用中間絕緣層112作為蝕刻阻擋層。此外，中間絕緣層112可被過蝕刻。
其次，如圖5所示，去除阻劑圖案173。而後，利用CVD形成側壁絕緣膜114，利用回蝕去除背面絕緣膜118上之側壁絕緣膜114。而後，藉由將形成有貫通孔121之背面絕緣膜118及側壁絕緣膜114作為蝕刻遮罩而蝕刻中間絕緣層112，而於中間絕緣層112形成貫通孔123。此外，對於貫通孔123之形成，可使用RIE等各向異性蝕刻。此處，於中間絕緣層112之蝕刻時，可使用半導體層113作為蝕刻阻擋層。此外，半導體層113可被過蝕刻。又，於中間絕緣層112及背面絕緣膜118之材料為SiO 2時，在使用背面絕緣膜118作為將中間絕緣層112進行蝕刻之蝕刻遮罩之情形下，背面絕緣膜118之膜厚較中間絕緣層112之膜厚為厚。
其次，如圖6所示，藉由將形成有貫通孔123之中間絕緣層112作為蝕刻遮罩而蝕刻半導體層113，而於半導體層113形成貫通孔124。此外，對於貫通孔124之形成，可使用各向同性蝕刻。各向同性蝕刻例如可為將KOH溶液作為蝕刻液之濕式蝕刻，亦可為將XeF 2或CF 4、NF 3、CH 2F 2等作為蝕刻氣體之化學乾式蝕刻。此處，貫通孔124之內周可設為由絕緣分離層115覆蓋之狀態。此時，可使用絕緣分離層115及配線層117作為蝕刻阻擋層。
其次，如圖7所示，藉由經由貫通孔121至124蝕刻墊電極130之背面側之絕緣層140，而使墊電極130之背面露出。此外，對於絕緣層140之蝕刻，可使用RIE等各向異性蝕刻。而後，將連接於墊電極130之貫通電極132形成於貫通孔121至124內，且於背面絕緣膜118上形成背面配線133。貫通電極132及背面配線133可使用鍍敷層。在利用電鍍形成鍍敷層之情形下，可在電鍍之前於全面形成晶種層，於晶種層上形成鍍敷層。而後，可藉由使用光微影術技術及蝕刻技術將晶種層及鍍敷層圖案化，而形成貫通電極132及背面配線133。
晶種層之材料例如可使用Cu。對於晶種層之成膜，例如可使用以1價Cuβ-二酮絡合物、與將1價Cuβ-二酮絡合物還原之還原劑為原料之CVD。可藉由ALD(Atomic Layer Deposition，原子層沈積)CVD，將晶種層成膜。可藉由濺鍍法，形成Cu晶種層。
其次，以利用塗佈等方法埋入貫通電極132之內側之方式，於背面絕緣膜118上形成保護膜119。而後，藉由使用光微影術技術及蝕刻技術將保護膜119圖案化，而於保護膜119形成開口部125。而後，將連接於背面配線133之墊電極134形成於開口部125內。對於墊電極134之形成，例如可使用電鍍。於利用電鍍形成墊電極134之情形下，可在電鍍之前於全面形成晶種層，於晶種層上形成鍍敷層。而後，藉由利用CMP去除保護膜119上之晶種層及鍍敷層，而可將墊電極134埋入開口部125內。
其次，如圖1所示，利用CMP等方法將半導體基板151自背面側之面薄膜化。而後，於半導體基板151之背面側之面上形成濾波器171，且於濾波器171上形成晶載透鏡172。此處言及之半導體基板151之背面側之面係與配線層152之形成面為相反側之面。
如此，於上述之第1實施形態中，在半導體晶片101設置貫通電極132，該貫通電極132貫通半導體基板111、中間絕緣層112及半導體層113，且周圍被側壁絕緣膜114、中間絕緣層112及絕緣分離層115包圍。藉此，可於貫通孔122之形成時使用中間絕緣層112作為蝕刻阻擋層，即便於將半導體基板111厚膜化之情形下，亦可抑制配線層117之過蝕刻。其結果，可保持半導體晶片101之機械強度，且抑制因使配線層117開口之乾式蝕刻引起之PID(Plasma Induced Damage，電漿誘發損傷)，可抑制電性連接於配線層117之電晶體之特性變動。
又，根據上述之第1實施形態，貫通電極132之周圍被絕緣分離層115包圍。藉此，可抑制半導體層113之側蝕，且利用各向同性蝕刻於半導體層113形成貫通孔124，可抑制貫通孔124之形成時之損傷。
又，根據上述之第1實施形態，藉由在SOI基板110形成貫通電極132，而可自半導體晶片101之背面側引出配線。因而，無須自半導體晶片101之正面側引出配線，可減小半導體晶片101之晶片尺寸。
又，根據上述之第1實施形態，藉由半導體層113及半導體基板111之材料設為Si，而可確保對於半導體層113及半導體基板111之中間絕緣層112之蝕刻之選擇比。因而，於在半導體基板111形成貫通孔122時，可使用中間絕緣層112作為蝕刻阻擋層，且可抑制在半導體層113形成貫通孔124時之絕緣分離層115及中間絕緣層112之浸蝕。
又，根據上述之第1實施形態，藉由將中間絕緣層112之材料設為SiO 2，而於在半導體基板111形成貫通孔122時，可使用中間絕緣層112作為蝕刻阻擋層。
又，於上述之第1實施形態中，在半導體晶片102形成影像感測器，將處理自影像感測器輸出之像素信號之邏輯電路形成於半導體晶片101。藉此，可構成在不增大半導體晶片101之面積下追加影像感測器功能之半導體裝置100。
＜2.第2實施形態＞ 於上述之第1實施形態中，在半導體晶片101設置有貫通電極132，該貫通電極132貫通半導體基板111、中間絕緣層112及半導體層113，且周圍被側壁絕緣膜114、中間絕緣層112及絕緣分離層115包圍。於該第2實施形態中，除了貫通半導體基板、中間絕緣層及半導體層之貫通電極以外，亦將埋入半導體層之埋入配線設置於半導體晶片。
圖8係顯示第2實施形態之半導體裝置之構成例之圖。此外，該圖之a係顯示沿垂直方向切斷半導體裝置200之構成例之剖視圖，該圖之b係顯示半導體裝置200之構成例之後視圖，圖之c係顯示沿水平方向切斷半導體裝置200之構成例之剖視圖。該圖之a於該圖之b之B1-B2之位置處切斷。該圖之c於該圖之a之C1-C2之位置處切斷。
於該圖中，半導體裝置200具備半導體晶片201，取代上述之第1實施形態之半導體晶片101。第2實施形態之半導體裝置200其以外之構成與上述之第1實施形態之半導體裝置100之構成同樣。
半導體晶片101具備半導體基板211、中間絕緣層212及半導體層213。於半導體基板211上積層有中間絕緣層212，於中間絕緣層212上積層有半導體層213。作為半導體基板211、中間絕緣層212及半導體層213之積層構造，例如可使用SOI基板210。
於半導體層213形成電晶體等半導體元件。此時，可於半導體層213上介隔著閘極絕緣膜形成閘極電極216。
又，於半導體層213形成將半導體層213之一部分絕緣分離之絕緣分離層215。絕緣分離層215可形成為包圍半導體層213之一部分。由絕緣分離層215包圍之半導體層213之位置可對應於貫通電極232及埋入配線233之形成位置。絕緣分離層215可使用STI。絕緣分離層215貫通半導體層213且到達中間絕緣層212。
又，於半導體層213上形成配線層217。於配線層217形成墊電極230及配線231。墊電極230及配線231埋入絕緣層240內。墊電極230連接於配線231。於半導體基板211之背面側形成背面絕緣膜218。
又，於背面絕緣膜218、半導體基板211、中間絕緣層212及半導體層213分別形成貫通孔221至224。又，於半導體層213形成與貫通孔224連通之空腔225。此時，於半導體層213中，貫通孔224及空腔225形成於周圍被絕緣分離層215包圍之位置。又，於背面絕緣膜218及半導體基板211中，在貫通孔221、222內之側壁形成側壁絕緣膜214。
於貫通孔221至224內，形成貫通電極232，該貫通電極232貫通背面絕緣膜218、半導體基板211、中間絕緣層212及半導體層213，且連接於配線層217。此處，於配線層217內，貫通電極232可與墊電極230接觸。又，於空腔225內形成連接於貫通電極232之埋入配線233。於半導體基板211中，貫通電極232之周圍被側壁絕緣膜214包圍。又，於半導體層213中，貫通電極232及埋入配線233之周圍被絕緣分離層215包圍。此時，貫通電極232藉由中間絕緣層212及絕緣分離層215與半導體層213絕緣，藉由中間絕緣層212及側壁絕緣膜214與半導體基板211絕緣。又，埋入配線233藉由絕緣分離層215與半導體層213絕緣，藉由中間絕緣層212與半導體基板211絕緣。此外，埋入配線233可用作電源線，亦可用作信號線。貫通電極232及埋入配線233之材料例如為Cu。此處，藉由使用Cu作為貫通電極232及埋入配線233之材料，而可基於電鍍形成貫通電極232及埋入配線233。
於背面絕緣膜218上形成保護膜242。保護膜242之材料例如可為SiO 2，亦可為SiN。於保護膜242，在將貫通電極232露出之位置形成開口部243。於開口部243埋入墊電極241，且連接於貫通電極232。於墊電極241上形成突出電極244。突出電極244可為凸塊電極，亦可為柱電極。突出電極244及墊電極241之材料例如為Cu。此處，藉由使用Cu作為突出電極244及墊電極241之材料，而可基於電鍍形成突出電極244及墊電極241。
圖9至圖15係顯示第2實施形態之半導體裝置之製造方法之一例之圖。此外，圖9至圖15之a係與圖8之a於同一位置處切斷之剖視圖，圖9至圖15之b係於圖9至圖15之a各者之步序中自SOI基板之背面側觀察到之圖。
如圖9所示，於SOI基板210之半導體層213形成絕緣分離層215，將電晶體等半導體元件形成於半導體層213。而後，於半導體層213上形成配線層217，利用混合接合等方法將配線層217接合於配線層152。
其次，如圖10所示，利用CVD於半導體基板211之背面側形成背面絕緣膜218。進而，利用光微影術技術將設置有開口部282之阻劑圖案281形成於背面絕緣膜218上。開口部282可配置於自SOI基板210之背面側觀察時之墊電極230之位置。而後，藉由將阻劑圖案281作為蝕刻遮罩而蝕刻背面絕緣膜218及半導體基板211，而於背面絕緣膜218及半導體基板211分別形成貫通孔221、222。
其次，如圖11所示，去除阻劑圖案281。而後，利用CVD形成側壁絕緣膜214，利用回蝕去除背面絕緣膜218上之側壁絕緣膜214。而後，藉由將形成有貫通孔221之背面絕緣膜218及側壁絕緣膜214作為蝕刻遮罩而蝕刻中間絕緣層212，而於中間絕緣層212形成貫通孔223。
其次，如圖12所示，藉由將形成有貫通孔223之中間絕緣層212作為蝕刻遮罩而蝕刻半導體層213，而於半導體層213形成貫通孔224及空腔225。此外，對於貫通孔224及空腔225之形成，可使用各向同性蝕刻。此處，藉由使用各向同性蝕刻，而可經由貫通孔224於水平方向蝕刻半導體層213，可將貫通孔224之連通之空腔225形成於半導體層213。此時，可使用絕緣分離層215及絕緣層240作為蝕刻阻擋層。
其次，如圖13所示，藉由經由貫通孔221至224蝕刻墊電極230之背面側之絕緣層240，而使墊電極230之背面側露出。
其次，如圖14所示，可將連接於墊電極230之貫通電極232形成於貫通孔221至224內，且將連接於貫通電極232之埋入配線233形成於空腔225內。貫通電極232及埋入配線233可使用鍍敷層。對於該鍍敷層之形成所使用之晶種層之成膜，可使用以1價Cuβ-二酮絡合物、與將1價Cuβ-二酮絡合物還原之還原劑為原料之CVD，亦可使用ALD CVD。而後，利用CMP將貫通電極232平坦化，使背面絕緣膜218露出。
其次，如圖15所示，利用CVD或濺鍍等方法於背面絕緣膜218上形成保護膜242。而後，藉由使用光微影術技術及蝕刻技術將保護膜242圖案化，而形成開口部243。而後，以埋入開口部243之方式形成鍍敷層，藉由利用CMP將鍍敷層薄膜化，而使保護膜242之表面露出，形成埋入開口部243之墊電極241。而後，利用電鍍等方法，於墊電極241上形成突出電極244。此時，由於在突出電極244下存在墊電極241，故可省略用於進行電鍍之晶種層之形成。
其次，如圖8所示，利用CMP等方法將半導體基板151自背面側薄膜化。而後，於半導體基板151之背面側形成濾波器171，於濾波器171上形成晶載透鏡172。
如此，於上述之第2實施形態中，除了貫通半導體基板211、中間絕緣層212及半導體層213之貫通電極232以外，亦將周圍被絕緣分離層215包圍之埋入配線233埋入半導體層213。藉此，可於不增大形成半導體元件之半導體層213之面積下，擴大配線區域，可提高饋電之穩定性。
又，根據上述之第2實施形態，可將埋入貫通電極232之貫通孔224與埋入埋入配線233之空腔225批次形成於半導體層213，將貫通電極232與埋入配線233批次埋入半導體層213。因而，無須將貫通電極232之形成步序與埋入配線233之形成步序分開而個別地設置，可抑制貫通電極232及埋入配線233之形成時之步序數之增大。
＜3.第3實施形態＞ 於上述之第2實施形態中，在SOI基板之背面側，在貫通電極232之位置設置有突出電極244。於該第3實施形態中，在SOI基板之背面側，在與貫通電極232相離之位置設置突出電極，經由背面配線連接貫通電極232與突出電極。
圖16係顯示第3實施形態之半導體裝置之構成例之圖。此外，該圖之a係顯示沿垂直方向切斷半導體裝置300之構成例之剖視圖，該圖之b係顯示半導體裝置300之構成例之後視圖，圖之c係顯示沿水平方向切斷半導體裝置300之構成例之剖視圖。該圖之a於該圖之b之B1-B2之位置處切斷。該圖之c於該圖之a之C1-C2之位置處切斷。
於該圖中，半導體裝置300具備半導體晶片301，取代上述之第2實施形態之半導體晶片201。第3實施形態之半導體裝置300其以外之構成與上述之第2實施形態之半導體裝置200之構成同樣。
半導體晶片301具備墊電極341、保護膜342、突出電極344及背面配線346，取代上述之第2實施形態之墊電極241、保護膜242及突出電極244。第3實施形態之半導體晶片301其以外之構成與上述之第2實施形態之半導體晶片201之構成同樣。
於背面絕緣膜218上形成保護膜342。於保護膜342形成配線槽345及開口部343。配線槽345形成於將貫通電極232露出之位置。開口部343形成於在半導體晶片301之水平方向上與貫通電極232相離之位置。於配線槽345埋入背面配線346，且連接於貫通電極232。於開口部343埋入墊電極341，且連接於背面配線346。於墊電極341上形成突出電極344。突出電極344可為凸塊電極，亦可為柱電極。突出電極344、墊電極341及背面配線346之材料例如為Cu。此處，藉由使用Cu作為突出電極344、墊電極341及背面配線346之材料，而可基於電鍍形成突出電極344、墊電極341及背面配線346。
如此，於上述之第3實施形態中，經由背面配線346連接貫通電極232與突出電極344。藉此，無須於SOI基板210之背面側在貫通電極232之位置設置突出電極344，可提高貫通電極232及突出電極344之配置之自由度。
＜4.第4實施形態＞ 於上述之第2實施形態中，除了貫通半導體基板211、中間絕緣層212及半導體層213之貫通電極232以外，亦將埋入半導體層213之埋入配線233設置於半導體晶片201。於該第4實施形態中，將埋入半導體層213之埋入配線，設為直線狀之單個構造。
圖17係顯示第4實施形態之半導體裝置之構成例之圖。此外，該圖之a係沿水平方向切斷形成絕緣分離層415後之半導體層213之構成例之剖視圖。該圖之b係沿水平方向切斷形成埋入配線433後之半導體層213之構成例之剖視圖。該圖之c係顯示該圖之b中之貫通電極432之配置例之剖視圖。
於該圖中，在半導體層213形成絕緣分離層415及埋入配線433。絕緣分離層415可將半導體層213分離成內側與外側。埋入配線433之周圍被絕緣分離層415包圍。此處，藉由去除絕緣分離層415之內側之半導體層213，而可將埋入配線433埋入半導體層213。於埋入配線433連接有貫通電極432。貫通電極432可配置於周圍被絕緣分離層415包圍之位置。
如此，根據上述之第4實施形態，藉由將埋入半導體層213之埋入配線433設為單個構造，而可局部提高饋電之穩定性。
＜5.第5實施形態＞ 於上述之第4實施形態中，將埋入半導體層213之埋入配線433設為單個構造。於該第5實施形態中，將埋入半導體層213之埋入配線433設為多個構造。
圖18係顯示第5實施形態之半導體裝置之構成例之圖。此外，該圖之a係沿水平方向切斷形成絕緣分離層415後之半導體層213之構成例之剖視圖。該圖之b係沿水平方向切斷形成埋入配線433後之半導體層213之構成例之剖視圖。該圖之c係顯示該圖之b中之貫通電極432之配置例之剖視圖。
於該圖中，在半導體層213形成絕緣分離層415及埋入配線433。此處，絕緣分離層415以相互分離之狀態設置有複數個。各絕緣分離層415可將半導體層213分離成內側與外側。於由各絕緣分離層415包圍之位置形成埋入配線433。於該圖中，顯示了將埋入配線433於半導體層213設置有4個之例。此處，藉由去除各絕緣分離層415之內側之半導體層213，而可將各埋入配線433埋入半導體層213。於各埋入配線433連接有貫通電極432。各貫通電極432可配置於周圍被各絕緣分離層415包圍之位置。
如此，根據上述之第5實施形態，藉由將埋入半導體層213之埋入配線433設為多個構造，而可使電源電壓互不相同，且提高饋電之穩定性。
＜6.第6實施形態＞ 於上述之第4實施形態中，將埋入半導體層213之埋入配線433設為直線狀之單個構造。於該第6實施形態中，將埋入半導體層213之埋入配線設為折回構造。
圖19係顯示第6實施形態之半導體裝置之構成例之圖。此外，該圖之a係沿水平方向切斷形成絕緣分離層515後之半導體層213之構成例之剖視圖。該圖之b係沿水平方向切斷形成埋入配線533後之半導體層213之構成例之剖視圖。該圖之c係顯示該圖之b中之貫通電極532之配置例之剖視圖。
於該圖中，在半導體層213形成絕緣分離層515及埋入配線533。絕緣分離層515可將半導體層213分離成內側與外側，且設為折回構造。埋入配線533之周圍被絕緣分離層515包圍。此處，藉由去除絕緣分離層515之內側之半導體層213，而可將埋入配線533矩形波狀埋入半導體層213。於埋入配線533連接有貫通電極532。貫通電極532可配置於周圍被絕緣分離層515包圍之位置。
如此，根據上述之第6實施形態，藉由將埋入半導體層213之埋入配線533設為折回構造，而可於半導體層213之整個全面提高饋電之穩定性。
＜7.第7實施形態＞ 於上述之第4實施形態中，將埋入半導體層213之埋入配線433設為直線狀之單個構造。於該第7實施形態中將埋入半導體層213之埋入配線設為魚骨形狀。
圖20係顯示第7實施形態之半導體裝置之構成例之圖。此外，該圖之a係沿水平方向切斷形成絕緣分離層615後之半導體層213之構成例之剖視圖。該圖之b係沿水平方向切斷形成埋入配線633後之半導體層213之構成例之剖視圖。該圖之c係顯示該圖之b中之貫通電極632之配置例之剖視圖。
於該圖中，在半導體層213形成絕緣分離層615及埋入配線633。絕緣分離層615可將半導體層213分離成內側與外側，且設為魚骨形狀。埋入配線633之周圍被絕緣分離層615包圍。此處，藉由去除絕緣分離層615之內側之半導體層213，而可將埋入配線633魚骨狀埋入半導體層213。於埋入配線633連接有貫通電極632。貫通電極632可配置於周圍被絕緣分離層615包圍之位置。
如此，於上述之第7實施形態中，將埋入半導體層213之埋入配線633設為魚骨形狀。藉此，可於半導體層213之整個全面提高饋電之穩定性，且可強化半導體層213之構造。
＜8.第8實施形態＞ 於上述之第4實施形態中，將埋入半導體層213之埋入配線433設為直線狀之單個構造。於該第8實施形態中將埋入半導體層213之埋入配線設為網形狀。
圖21係顯示第8實施形態之半導體裝置之構成例之圖。此外，該圖之a係沿水平方向切斷形成絕緣分離層715後之半導體層213之構成例之剖視圖。該圖之b係沿水平方向切斷形成埋入配線733後之半導體層213之構成例之剖視圖。該圖之c係顯示該圖之b中之貫通電極732之配置例之剖視圖。
於該圖中，在半導體層213形成絕緣分離層715及埋入配線733。絕緣分離層715可將半導體層213分離成內側、外側、及其等之間之中間部，將中間部之半導體層213設為網形狀，將內側之半導體層213設為複數個孤立圖案。埋入配線733之周圍被絕緣分離層715包圍。此處，藉由去除由絕緣分離層715分離之中間部之半導體層213，而可將埋入配線733網狀埋入半導體層213。於埋入配線733連接有貫通電極732。貫通電極732可配置於周圍被絕緣分離層715包圍之位置。
如此，於上述之第8實施形態中，將埋入半導體層213之埋入配線733設為網形狀。藉此，可於半導體層213之整個全面提高饋電之穩定性，且可強化半導體層213之構造。又，可利用絕緣分離層715將形成於由絕緣分離層715分離之內側之半導體層213之半導體元件進行元件分離。
＜9.第9實施形態＞ 於上述之第1實施形態中，在半導體晶片101設置有貫通電極132，該貫通電極132貫通半導體基板111、中間絕緣層112及半導體層113，且周圍被側壁絕緣膜114、中間絕緣層112及絕緣分離層115包圍。於該第9實施形態中，除了貫通半導體基板211、中間絕緣層212及半導體層213之貫通電極232以外，亦將埋入半導體層813之電容電極833、835設置於半導體晶片801。
圖22係顯示第9實施形態之半導體裝置之構成例之圖。此外，該圖之a係顯示沿垂直方向切斷半導體裝置800之構成例之剖視圖，該圖之b係顯示半導體裝置800之構成例之後視圖，圖之c係顯示沿水平方向切斷半導體裝置800之構成例之剖視圖。該圖之a於該圖之b之D1-D2之位置處切斷。該圖之c於該圖之a之E1-E2之位置處切斷。
於該圖中，半導體裝置800具備半導體晶片801，取代上述之第1實施形態之半導體晶片101。第9實施形態之半導體裝置800其以外之構成與上述之第1實施形態之半導體裝置100之構成同樣。
半導體晶片801具備半導體基板811、中間絕緣層812及半導體層813。於半導體基板811上積層有中間絕緣層812，於中間絕緣層812上積層有半導體層813。作為半導體基板811、中間絕緣層812及半導體層813之積層構造，例如可使用SOI基板810。
於半導體層813形成電晶體等半導體元件。又，於半導體層813形成將半導體層813之一部分絕緣分離之絕緣分離層815。絕緣分離層815可形成為包圍半導體層813之一部分，且將半導體層813分割。由絕緣分離層815包圍之半導體層813之位置可對應於各電容電極833及835之形成位置。絕緣分離層815可使用STI。絕緣分離層815貫通半導體層813且到達中間絕緣層812。
又，於半導體層813上形成配線層817。於配線層817形成墊電極830及831、及配線。墊電極830及831、與配線埋入絕緣層840內。於半導體基板811之背面側形成背面絕緣膜818。
又，於背面絕緣膜818、半導體基板811、中間絕緣層812及半導體層813，分別形成貫通孔821至824及851至854。又，於半導體層813形成與貫通孔824及854分別連通之空腔825及855。此時，於半導體層813中，貫通孔824及空腔825、與貫通孔854及空腔855形成於周圍分別由絕緣分離層815包圍之位置。又，於背面絕緣膜818及半導體基板811中，在各貫通孔821及822內之側壁形成側壁絕緣膜814。
於貫通孔821至824內形成貫通電極832，該貫通電極832貫通背面絕緣膜818、半導體基板811、中間絕緣層812及半導體層813，且連接於電容電極833。又，於貫通孔851至854內形成貫通電極834，該貫通電極834貫通背面絕緣膜818、半導體基板811、中間絕緣層812及半導體層813，且連接於電容電極835。此處，於配線層817內，貫通電極832可與墊電極830接觸，貫通電極834可與墊電極831接觸。又，於空腔825內形成連接於貫通電極832之電容電極833，於空腔855內形成連接於貫通電極834之電容電極835。於半導體基板811中，各貫通電極832及834之周圍被側壁絕緣膜814包圍。又，於半導體層813中，貫通電極832及電容電極833、與貫通電極834及電容電極835各者之周圍被絕緣分離層815包圍。此時，各貫通電極832及834藉由中間絕緣層812及絕緣分離層815與半導體層813絕緣，藉由中間絕緣層812及側壁絕緣膜814與半導體基板811絕緣。又，各電容電極833及835藉由絕緣分離層815與半導體層813絕緣，藉由中間絕緣層812與半導體基板811絕緣。電容電極833及835藉由絕緣分離層815相互絕緣。此處，電容電極833及835之至少一部分可隔著絕緣分離層815而對向。此時，電容電極833及835可構成以絕緣分離層815為介電體之電容。
於背面絕緣膜818上，以覆蓋貫通電極832及834之方式形成保護膜841。保護膜841之材料例如為SiN。
圖23至圖28係顯示第9實施形態之半導體裝置之製造方法之一例之圖。此外，圖23至圖28之a係與圖22之a於同一位置處切斷之剖視圖，圖23至圖28之b係於圖23至圖28之a各者之步序中自SOI基板之背面側觀察到之圖。
如圖23所示，於SOI基板810之半導體層813形成絕緣分離層815，將電晶體等半導體元件形成於半導體層813。而後，於半導體層813上形成配線層817，利用混合接合等方法將配線層817接合於配線層152。
其次，如圖24所示，利用CVD於半導體基板811之背面側形成背面絕緣膜818。進而，利用光微影術技術，將設置有開口部882及883之阻劑圖案881形成於背面絕緣膜818上。各開口部882及883可配置於自SOI基板810之背面觀察時之墊電極830及831之位置。而後，藉由將阻劑圖案881作為蝕刻遮罩而蝕刻背面絕緣膜818及半導體基板811，而於背面絕緣膜818形成貫通孔821及851，於半導體基板811形成貫通孔822及852。
其次，如圖25所示，去除阻劑圖案881。而後，利用CVD形成側壁絕緣膜814，利用回蝕去除背面絕緣膜818上之側壁絕緣膜814。而後，藉由將形成有貫通孔821及851之背面絕緣膜818及側壁絕緣膜814作為蝕刻遮罩而蝕刻中間絕緣層812，而於中間絕緣層812形成貫通孔823及853。
其次，如圖26所示，藉由將形成有貫通孔823及853之中間絕緣層812作為蝕刻遮罩而蝕刻半導體層813，而將貫通孔824及854、與空腔825及855形成於半導體層813。此外，對於貫通孔824及854、與空腔825及855之形成，可使用各向同性蝕刻。此處，藉由使用各向同性蝕刻，而可經由各貫通孔824及854於水平方向蝕刻半導體層813，可將與各貫通孔824及854連通之空腔825及855形成於半導體層213。此時，可使用絕緣分離層815及絕緣層840作為蝕刻阻擋層。
其次，如圖27所示，藉由經由貫通孔821至824及851至854蝕刻各墊電極830及831之背面側之絕緣層840，而使各墊電極830及831之背面側露出。
其次，如圖28所示，將連接於墊電極830之貫通電極832形成於貫通孔821至824內，且將連接於貫通電極832之電容電極833形成於空腔825內。又，將連接於墊電極831之貫通電極834形成於貫通孔851至854內，且將連接於貫通電極834之電容電極835形成於空腔855內。貫通電極832及834、與電容電極833及835可使用鍍敷層。而後，利用CMP，將貫通電極832及834平坦化，使背面絕緣膜818露出。而後，利用CVD，以覆蓋貫通電極832及834之方式將保護膜841形成於背面絕緣膜818上。
其次，如圖22所示，利用CMP等方法將半導體基板151自背面側薄膜化。而後，於半導體基板151之背面側形成濾波器171，於濾波器171上形成晶載透鏡172。
如此，於上述之第9實施形態中，除了貫通半導體基板811、中間絕緣層812及半導體層813之貫通電極832及834以外，亦將由絕緣分離層815相互分離之電容電極833及835埋入半導體層813。藉此，可於不增大形成半導體元件之半導體層813之面積下，增大電容，可提高雜訊耐性。
又，根據上述之第9實施形態，可將貫通孔824及854、與空腔825及855批次形成於半導體層813，將貫通電極832及834、與電容電極833及835批次埋入半導體層813。因而，無須將貫通電極832及834之形成步序與電容電極833及835之形成步序序分開而個別地設置，可抑制貫通電極832及834及電容電極833及835之形成時之步序數之增大。
此外，電容電極833及835可局部形成於半導體層813之一部分之區域。此時，上述之第1實施形態之貫通電極132可混存於半導體晶片801，上述之第2實施形態之貫通電極232及埋入配線233可混存於半導體晶片801。又，於半導體基板811之背面側，可形成上述之第1實施形態之背面配線133及墊電極134，亦可形成上述之第2實施形態之墊電極241及突出電極244。又，於半導體基板811之背面側，可形成上述之第3實施形態之背面配線346、墊電極341及突出電極344。
又，上述之實施形態係顯示用於將本技術具體化之一例者，實施形態之事項與申請專利範圍之發明特定事項分別具有對應關係。同樣，申請專利範圍之發明特定事項與賦予與其同一名稱之本技術之實施形態之事項分別具有對應關係。惟，本技術不限定於實施形態，可於不脫離其要旨之範圍內藉由對實施形態施以各種變化而具體化。又，本說明書記載之效果終極而言僅為例示而非限定者。又，可具有其他效果。
此外，本技術亦可採取如以下之構成。 (1)    一種半導體裝置，其包含： 半導體層，其形成有半導體元件； 絕緣層，其積層有前述半導體層； 半導體基板，其積層有前述絕緣層； 配線層，其形成於前述半導體層上； 絕緣分離層，其貫通前述半導體層且到達前述絕緣層，將前述半導體層之一部分絕緣分離； 貫通電極，其貫通前述半導體基板、前述絕緣層及前述半導體層而連接於前述配線層，且於前述半導體層之貫通位置處周圍被前述絕緣分離層包圍；及 絕緣膜，其貫通前述半導體基板且到達前述絕緣層，且位於前述半導體基板與前述貫通電極之間。 (2)    如前述(1)之半導體裝置，其中前述貫通電極係 藉由前述絕緣分離層及前述絕緣層而與前述半導體層絕緣， 藉由前述絕緣膜及前述絕緣層而與前述半導體基板絕緣。 (3)    如前述(2)或(3)之半導體裝置，其進一步包含埋入配線，該埋入配線連接於前述貫通電極，且以周圍被前述絕緣分離層包圍之狀態埋入前述半導體層。 (4)    如前述(1)至(3)中任一項之半導體裝置，其進一步包含電容電極，該電容電極連接於前述貫通電極，且以周圍被前述絕緣分離層包圍之狀態埋入前述半導體層。 (5)    如前述(1)至(4)中任一項之半導體裝置，其進一步包含在半導體基板形成有像素之半導體晶片；且 將處理自前述像素輸出之像素信號之邏輯電路形成於前述半導體層； 前述半導體晶片積層於前述配線層上。 (6)    如前述(1)至(5)中任一項之半導體裝置，其中前述半導體層及前述半導體基板之材料係Si。 (7)    如前述(1)至(6)中任一項之半導體裝置，其中前述絕緣層之材料係SiO 2。 (8)    一種半導體裝置之製造方法，其包含以下步序： 形成絕緣分離層，該絕緣分離層貫通在半導體基板上介隔著絕緣層而積層之半導體層且到達前述絕緣層； 於前述半導體層形成半導體元件； 將連接於前述半導體元件之第1配線層形成於前述半導體層上； 將貫通前述半導體基板且到達前述絕緣層之第1貫通孔，形成於前述半導體基板； 於前述第1貫通孔之側壁形成絕緣膜； 經由前述第1貫通孔，將到達前述半導體層之第2貫通孔形成於前述絕緣層； 經由前述第1貫通孔及前述第2貫通孔，將到達前述第1配線層之第3貫通孔形成於前述半導體層；及 將周圍被前述絕緣分離層、前述絕緣層及前述絕緣膜包圍之貫通電極，埋入前述第1貫通孔、前述第2貫通孔及前述第3貫通孔。 (9)    如前述(8)之半導體裝置之製造方法，其中基於各向異性蝕刻將前述第1貫通孔形成於前述半導體基板；且 基於經由前述第1貫通孔之各向異性蝕刻將前述第2貫通孔形成於前述絕緣層； 基於經由前述第1貫通孔及前述第2貫通孔之各向同性蝕刻將前述第3貫通孔形成於前述半導體層。 (10)  如前述(8)或(9)之半導體裝置之製造方法，其進一步包含以下步序： 將於形成有像素之半導體基板上形成有第2配線層之半導體晶片之前述第2配線層接合於前述第1配線層；及 自與前述第2配線層之形成面為相反側之面將前述半導體基板薄膜化。
100,200,300,800:半導體裝置 101,102,201,301,801:半導體晶片 110,210,810:SOI基板 111,151,211,811:半導體基板 112,212,812:中間絕緣層 113,213,813:半導體層 114,214,814:側壁絕緣膜 115,215,415,515,615,715,815:絕緣分離層 116,216:閘極電極 117,152,217,817:配線層 118,218,818:背面絕緣膜 119,242,342,841:保護膜 121~124,221~224,821~824,851~854:貫通孔 125,174,243,282,343,882,883:開口部 130,134,230,241,341,830,831:墊電極 131,161,181~185,191~195,231:配線 132,232,432,532,632,732,832,834:貫通電極 133:背面配線 140,160,240,840:絕緣層 156:閘極電極 171:濾波器 172:晶載透鏡 173,281,881:阻劑圖案 186,196:通孔 225,825,855:空腔 233,433,533,633,733:埋入配線 244,344:突出電極 345:配線槽 833,835:電容電極 A1-A2,B1-B2,C1-C2,D1-D2,E1-E2:位置
圖1a、b係顯示第1實施形態之半導體裝置之構成例之圖。 圖2係將第1實施形態之半導體裝置之配線層之具體例放大而顯示之剖視圖。 圖3a、b係顯示第1實施形態之半導體裝置之製造方法之一例之第1圖。 圖4a、b係顯示第1實施形態之半導體裝置之製造方法之一例之第2圖。 圖5a、b係顯示第1實施形態之半導體裝置之製造方法之一例之第3圖。 圖6a、b係顯示第1實施形態之半導體裝置之製造方法之一例之第4圖。 圖7a、b係顯示第1實施形態之半導體裝置之製造方法之一例之第5圖。 圖8a～c係顯示第2實施形態之半導體裝置之構成例之圖。 圖9a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第1圖。 圖10a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第2圖。 圖11a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第3圖。 圖12a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第4圖。 圖13a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第5圖。 圖14a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第6圖。 圖15a、b係顯示第2實施形態之半導體裝置之製造方法之一例之第7圖。 圖16a～c係顯示第3實施形態之半導體裝置之構成例之圖。 圖17a～c係顯示第4實施形態之半導體裝置之構成例之圖。 圖18a～c係顯示第5實施形態之半導體裝置之構成例之圖。 圖19a～c係顯示第6實施形態之半導體裝置之構成例之圖。 圖20a～c係顯示第7實施形態之半導體裝置之構成例之圖。 圖21a～c係顯示第8實施形態之半導體裝置之構成例之圖。 圖22a～c係顯示第9實施形態之半導體裝置之構成例之圖。 圖23a、b係顯示第9實施形態之半導體裝置之製造方法之一例之第1圖。 圖24a、b係顯示第9實施形態之半導體裝置之製造方法之一例之第2圖。 圖25a、b係顯示第9實施形態之半導體裝置之製造方法之一例之第3圖。 圖26a、b係顯示第9實施形態之半導體裝置之製造方法之一例之第4圖。 圖27a、b係顯示第9實施形態之半導體裝置之製造方法之一例之第5圖。 圖28a、b係顯示第9實施形態之半導體裝置之製造方法之一例之第6圖。
100:半導體裝置
101,102:半導體晶片
110:SOI基板
111,151:半導體基板
112:中間絕緣層
113:半導體層
114:側壁絕緣膜
115:絕緣分離層
116:閘極電極
117,152:配線層
118:背面絕緣膜
119:保護膜
121~124:貫通孔
125:開口部
130,134:墊電極
131,161:配線
132:貫通電極
133:背面配線
140,160:絕緣層
171:濾波器
172:晶載透鏡
A1-A2:位置

Claims (10)

  1. 一種半導體裝置，其包含： 半導體層，其形成有半導體元件； 絕緣層，其積層有前述半導體層； 半導體基板，其積層有前述絕緣層； 配線層，其形成於前述半導體層上； 絕緣分離層，其貫通前述半導體層且到達前述絕緣層，將前述半導體層之一部分絕緣分離； 貫通電極，其貫通前述半導體基板、前述絕緣層及前述半導體層而連接於前述配線層，且於前述半導體層之貫通位置處周圍被前述絕緣分離層包圍；及 絕緣膜，其貫通前述半導體基板且到達前述絕緣層，且位於前述半導體基板與前述貫通電極之間。
  2. 如請求項1之半導體裝置，其中前述貫通電極係 藉由前述絕緣分離層及前述絕緣層而與前述半導體層絕緣， 藉由前述絕緣膜及前述絕緣層而與前述半導體基板絕緣。
  3. 如請求項1之半導體裝置，其進一步包含埋入配線，該埋入配線係連接於前述貫通電極，且以周圍被前述絕緣分離層包圍之狀態埋入前述半導體層。
  4. 如請求項1之半導體裝置，其進一步包含電容電極，該電容電極係連接於前述貫通電極，且以周圍被前述絕緣分離層包圍之狀態埋入前述半導體層。
  5. 如請求項1之半導體裝置，其進一步包含在半導體基板形成有像素之半導體晶片；且 將處理自前述像素輸出之像素信號之邏輯電路形成於前述半導體層； 前述半導體晶片積層於前述配線層上。
  6. 如請求項1之半導體裝置，其中前述半導體層及前述半導體基板之材料係Si。
  7. 如請求項1之半導體裝置，其中前述絕緣層之材料係SiO 2。
  8. 一種半導體裝置之製造方法，其包含以下步序： 形成絕緣分離層，該絕緣分離層貫通在半導體基板上介隔著絕緣層而積層之半導體層且到達前述絕緣層； 於前述半導體層形成半導體元件； 將連接於前述半導體元件之第1配線層形成於前述半導體層上； 將貫通前述半導體基板且到達前述絕緣層之第1貫通孔，形成於前述半導體基板； 於前述第1貫通孔之側壁形成絕緣膜； 經由前述第1貫通孔，將到達前述半導體層之第2貫通孔形成於前述絕緣層； 經由前述第1貫通孔及前述第2貫通孔，將到達前述第1配線層之第3貫通孔形成於前述半導體層；及 將周圍被前述絕緣分離層、前述絕緣層及前述絕緣膜包圍之貫通電極，埋入前述第1貫通孔、前述第2貫通孔及前述第3貫通孔。
  9. 如請求項8之半導體裝置之製造方法，其中基於各向異性蝕刻將前述第1貫通孔形成於前述半導體基板；且 基於經由前述第1貫通孔之各向異性蝕刻，將前述第2貫通孔形成於前述絕緣層； 基於經由前述第1貫通孔及前述第2貫通孔之各向同性蝕刻，將前述第3貫通孔形成於前述半導體層。
  10. 如請求項8之半導體裝置之製造方法，其進一步包含以下步序： 將於形成有像素之半導體基板上形成有第2配線層之半導體晶片之前述第2配線層，接合於前述第1配線層；及 自與前述第2配線層之形成面為相反側之面，將前述半導體基板薄膜化。
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