TW202324940A - 具有剩餘時間量測機制的類比至數位轉換電路及方法 - Google Patents

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Abstract

一種具有剩餘時間量測機制的類比至數位轉換電路。數位至類比轉換電路對正端及負端輸入電壓取樣，並輸出正端輸出電壓以及負端輸出電壓。比較器比較正端及負端輸出電壓產生比較結果。控制電路根據比較結果以數位碼切換數位至類比轉換電路的組態。比較判斷電路在比較結果產生後使階段指示訊號位於完成狀態。比較階段計數電路根據階段指示訊號累計完成次數，以在達到預設數目後使轉換指示訊號位於完成狀態。時間累計電路在轉換指示訊號位於完成狀態時起始累計剩餘時間，並在取樣指示訊號位於取樣狀態時完成累計。

Description

具有剩餘時間量測機制的類比至數位轉換電路及方法
本發明是關於類比至數位轉換技術，尤其是關於一種具有剩餘時間量測機制的類比至數位轉換電路及方法。
類比至數位轉換電路是將連續的類比訊號或者物理量（通常為電壓）轉換成數位訊號的電路。類比至數位轉換電路可由多種不同的架構實現。其中，連續漸進式類比至數位轉換電路需要依靠數位至類比電路的不同組態以及比較器的運作，來對輸入的類比訊號處理並進行比較，達到對輸入訊號進行追蹤的目的。然而，數位至類比電路以及比較器的運作時間經常受到例如溫度、製程、電壓等因素影響而不同。運作時間與系統設置的轉換時間過於接近或差異過大，都會造成效能不佳的狀況。
鑑於先前技術的問題，本發明之一目的在於提供一種具有剩餘時間量測機制的類比至數位轉換電路及方法，以改善先前技術。
本發明包含一種具有剩餘時間量測機制的類比至數位轉換（analog -to-digital conversion；ADC）電路，包含：數位至類比轉換電路、比較器、控制電路、比較判斷電路、比較階段計數電路以及時間累計電路。數位至類比轉換電路在取樣指示訊號位於取樣狀態時對正端輸入電壓以及負端輸入電壓進行取樣，並在取樣指示訊號位於取樣完成狀態時輸出正端輸出電壓以及負端輸出電壓。比較器在各複數個比較階段分別比較正端輸出電壓以及負端輸出電壓以產生比較結果，其中比較階段的數目為預設數目。控制電路在各比較階段中根據比較結果以一組數位碼切換數位至類比轉換電路的組態，並在轉換完成條件滿足時輸出對應的數位碼做為數位輸出訊號。比較判斷電路在各比較階段中的比較結果產生前使階段指示訊號位於比較階段未完成狀態，並在比較結果產生後使階段指示訊號位於比較階段完成狀態。比較階段計數電路在各比較階段中階段指示訊號位於比較階段完成狀態時累計完成次數，在完成次數達到預設數目前使轉換指示訊號位於轉換未完成狀態，並在達到預設數目後使轉換指示訊號位於轉換完成狀態。時間累計電路在轉換指示訊號位於轉換完成狀態時起始累計剩餘時間，並在取樣指示訊號下一次位於取樣狀態時完成累計。
本發明更包含一種具有剩餘時間量測機制的類比至數位轉換方法，包含：使數位至類比轉換電路在取樣指示訊號位於取樣狀態時對正端輸入電壓以及負端輸入電壓進行取樣，並在取樣指示訊號位於取樣完成狀態時輸出正端輸出電壓以及負端輸出電壓；使比較器在各複數個比較階段分別比較正端輸出電壓以及負端輸出電壓以產生比較結果，其中比較階段的數目為預設數目；使控制電路在各比較階段中根據比較結果以一組數位碼切換數位至類比轉換電路的組態，並在轉換完成條件滿足時輸出對應的數位碼做為數位輸出訊號；使比較判斷電路在各比較階段中的比較結果產生前使階段指示訊號位於比較階段未完成狀態，並在比較結果產生後使階段指示訊號位於比較階段完成狀態；使比較階段計數電路在各比較階段中階段指示訊號位於比較階段完成狀態時累計完成次數，在完成次數達到預設數目前使轉換指示訊號位於轉換未完成狀態，並在達到預設數目後使轉換指示訊號位於轉換完成狀態；以及使時間累計電路在轉換指示訊號位於轉換完成狀態時起始累計剩餘時間，並在取樣指示訊號下一次位於取樣狀態時完成累計。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種具有剩餘時間量測機制的類比至數位轉換電路及方法，對於系統設置的轉換時間與實際的運作時間之間相差的剩餘時間進行量測，達到根據剩餘時間調整系統運作參數以提升類比至數位轉換電路的效能的目的。
請參照圖1。圖1顯示本發明之一實施例中，一種具有剩餘時間量測機制的類比至數位轉換電路100的方塊圖。類比至數位轉換電路100包含：數位至類比轉換電路110、比較器120、控制電路130、比較判斷電路140、比較階段計數電路150以及時間累計電路160。
操作上，數位至類比轉換電路110每執行一次類比至數位轉換，將對正端輸入電壓Vip以及負端輸入電壓Vin進行取樣並輸出正端輸出電壓Va以及負端輸出電壓Vb。比較器120比較正端輸出電壓Va以及負端輸出電壓Vb產生比較結果CR，並由控制電路130根據比較結果CR產生數位碼DC切換數位至類比轉換電路110的組態。
數位至類比轉換電路110、比較器120控制電路130將形成一個迴路，在複數個比較階段中反覆進行上述的程序。控制電路130在轉換完成條件滿足時輸出對應的數位碼DC做為數位輸出訊號DOUT。
其中，比較階段的數目為固定的預設數目，當類比至數位轉換電路100執行預設數目的次數的比較階段時，將完成一次類比至數位的轉換。因此，於一實施例中，控制電路130在正端輸出電壓Va以及負端輸出電壓Vb間的差值小於預設準位，且比較階段的完成次數達到預設數目時，判斷轉換完成條件被滿足，而輸出對應的數位碼DC做為數位輸出訊號DOUT。
於一實施例中，上述的預設準位為最低有效位元（least significant bit；LSB）的量。
類比至數位轉換電路100的系統將設置轉換時間，以在每個轉換時間中進行類比至數位轉換。然而，類比至數位轉換電路100包含的電路元件經由比較與切換而實際產生轉換結果的運作時間並不等於轉換時間，且隨著溫度、電壓、製程等因素變動。比較判斷電路140、比較階段計數電路150以及時間累計電路160將運作以量測轉換時間與實際的運作時間之間的剩餘時間RT。
以下將就類比至數位轉換電路100中各電路元件的操作進行更詳細的說明。
數位至類比轉換電路110在取樣指示訊號SIS位於取樣狀態時對正端輸入電壓Vip以及負端輸入電壓Vin進行取樣，並在取樣指示訊號SIS位於取樣完成狀態時輸出正端輸出電壓Va以及負端輸出電壓Vb。其中，取樣指示訊號SIS可由例如，但不限於類比至數位轉換電路100外部的電路產生。
於一實施例中，數位至類比轉換電路110可包含例如，但不限於正端電容陣列、負端電容陣列以及切換電路（未繪示），且正端電容陣列與負端電容陣列可分別透過開關Sip以及開關Sin與類比訊號源連接。
於一實施例中，取樣指示訊號SIS的取樣狀態為高態，取樣完成狀態為低態。取樣指示訊號SIS的取樣狀態可致能開關Sip以及開關Sin，使正端電容陣列以及負端電容陣列分別接收正端輸入電壓Vip以及負端輸入電壓Vin。取樣指示訊號SIS的取樣完成狀態可抑能開關Sip以及開關Sin，使正端電容陣列以及負端電容陣列分別與類比訊號源斷開。切換電路在各比較階段藉由接收數位碼DC切換正端電容陣列以及負端電容陣列的組態，進而輸出不同的正端輸出電壓Va以及負端輸出電壓Vb。
因此，連續兩次取樣指示訊號SIS位於取樣狀態之間的時間長度，即為系統設置的轉換時間。
比較器120在各比較階段分別比較正端輸出電壓Va以及負端輸出電壓Vb以產生比較結果CR。其中，比較階段的數目為預設數目。更詳細的說，類比至數位轉換電路100在進行一次類比至數位轉換中，需要執行預設數目的比較階段來達成。
請參照圖2。圖2顯示本發明一實施例中，比較器120的電路圖。於一實施例中，比較器120包含多個電晶體M1~M7以及兩個反相器INV1以及INV2。
P型電晶體M1、M2的閘極分別接收正端輸出電壓Va以及負端輸出電壓Vb。N型電晶體M3的汲極與閘極分別電性耦接P型電晶體M1、M2的汲極，源極接地。N型電晶體M4的汲極與閘極分別電性耦接P型電晶體M2、M1的汲極，源極接地。N型電晶體M5的汲極與閘極分別電性耦接P型電晶體M1的汲極以及接收致能訊號CLKC，源極接地。N型電晶體M6的汲極與閘極分別電性耦接P型電晶體M2的汲極以及接收致能訊號CLKC，源極接地。
P型電晶體M6、M7串聯於電壓源VDD以及P型電晶體M1、M2的源極間。P型電晶體M6的閘極接收偏壓Via，P型電晶體M7的閘極接收致能訊號CLKC。兩個反相器INV1、INV2分別電性耦接P型電晶體M1、M2的汲極，以根據正端輸出電壓Va以及負端輸出電壓Vb的輸入產生輸出結果OR1以及輸出結果OR2。
於一實施例中，類比至數位轉換電路100更包含致能邏輯電路170，且致能邏輯電路170為反或（NOR）閘，以根據取樣指示訊號SIS、階段指示訊號TIS以及轉換指示訊號CIS的不同狀態產生致能訊號CLKC。其中，關於階段指示訊號TIS以及轉換指示訊號CIS的產生方式，將於後續段落進行更詳細的說明。
取樣指示訊號SIS如上所述，根據其位於取樣狀態或取樣完成狀態指示取樣是否完成，其中取樣狀態為高態，取樣完成狀態為低態。階段指示訊號TIS是根據其位於比較階段未完成狀態或比較階段完成狀態指示比較階段是否完成，其中比較階段未完成狀態為低態，比較階段完成狀態為高態。轉換指示訊號CIS是根據其位於轉換未完成狀態或轉換完成狀態指示類比至數位轉換是否完成，其中轉換未完成狀態為低態，轉換完成狀態為高態。
因此，在類比至數位轉換電路100剛開始進行類比至數位轉換時，取樣指示訊號SIS位於取樣狀態，階段指示訊號TIS位於比較階段未完成狀態，且轉換指示訊號CIS位於轉換未完成狀態。致能邏輯電路170將據以產生低態的致能訊號CLKC，以抑能比較器120。此時，輸出結果OR1以及輸出結果OR2均為低態，比較結果CR尚未產生。
接著，取樣指示訊號SIS位於取樣完成狀態以完成取樣，階段指示訊號TIS仍位於比較階段未完成狀態，且轉換指示訊號CIS仍位於轉換未完成狀態。致能邏輯電路170將據以產生高態的致能訊號CLKC，以致能比較器120進行比較。
接著，當輸出結果OR1以及輸出結果OR2其中之一為高態，另一為低態，將產生圖1所示的比較結果CR，且階段指示訊號TIS將由於比較結果CR的產生而位於比較階段完成狀態。此時，取樣指示訊號SIS位於取樣完成狀態（低態）、階段指示訊號TIS位於比較階段完成狀態（高態）以及轉換指示訊號CIS位於轉換未完成狀態（低態）。致能邏輯電路170將據以產生低態的致能訊號CLKC，以抑能比較器120。
被抑能的比較器120將使輸出結果OR1以及輸出結果OR2再度均為低態，使比較結果CR回到尚未產生的狀態。致能邏輯電路170將據以產生高態的致能訊號CLKC，再次致能比較器120進行比較。
因此，比較器120將在取樣完成後的各比較階段中反覆進行上述的操作，直到所有的比較階段都執行完成而完成類比至數位轉換，使轉換指示訊號CIS位於轉換完成狀態，以抑能比較器120，並藉由上述操作再次取樣進行下一次的類比至數位轉換。
控制電路130在各比較階段中根據比較結果CR以一組數位碼DC切換數位至類比轉換電路110的組態，並在轉換完成條件滿足時輸出對應的數位碼DC做為數位輸出訊號DOUT。
比較判斷電路140接收輸出結果OR1以及輸出結果OR2，在各比較階段中的比較結果CR產生前（輸出結果OR1以及輸出結果OR2均為低態）使階段指示訊號TIS位於比較階段未完成狀態，並在比較結果CR產生後（輸出結果OR1以及輸出結果OR2其中之一為高態，另一為低態）使階段指示訊號TIS位於比較階段完成狀態。於一實施例中，比較判斷電路140可由互斥或（XOR）閘實現。
比較階段計數電路150在根據階段指示訊號TIS對應其中之一比較階段位於比較階段完成狀態時累計完成次數，在完成次數達到預設數目前使轉換指示訊號CIS位於轉換未完成狀態，並在達到預設數目後使轉換指示訊號CIS位於轉換完成狀態。於一實施例中，轉換未完成狀態為低態，轉換完成狀態為高態。
請參照圖3。圖3顯示本發明一實施例中，比較階段計數電路150的電路圖。比較階段計數電路150包含複數相互串聯的計數D型正反器DFC 1~DFC M。計數D型正反器DFC 1~DFC M分別包含輸入端D、輸出端Q以及時脈輸入端CK。
第一個計數D型正反器DFC 1的輸入端D接收驅動訊號DVS，且驅動訊號DVS為高態。各計數D型正反器的輸出端Q電性耦接於下一計數D型正反器的輸入端D。時脈輸入端CK接收階段指示訊號TIS。
於一實施例中，計數D型正反器DFC 1~DFC M的輸出端在每次類比至數位轉換電路100起始進行類比至數位轉換時（例如取樣時）均重置為低態。各計數D型正反器DFC 1~DFC M依序根據階段指示訊號TIS對應其中之一比較階段的比較階段完成狀態（高態）被驅動，以將驅動訊號DVS由輸出端Q輸出。
更詳細的說，比較判斷電路140在每個比較階段依據比較結果CR使階段指示訊號TIS由比較未完成狀態轉換為比較階段完成狀態（亦即自低態轉至高態）。階段指示訊號TIS每次位於比較階段完成狀態時，會依序觸發一個計數D型正反器，使驅動訊號DVS沿著串聯的計數D型正反器DFC 1~DFC M逐個傳遞。最後一個計數D型正反器DFC M的輸出端Q在被驅動前輸出位於轉換未完成狀態（低態）的轉換指示訊號CIS，並僅在被驅動後輸出驅動訊號DVS做為位於轉換完成狀態（高態）的轉換指示訊號CIS。
於一實施例中，計數D型正反器數目相當於比較階段的預設數目，每驅動一個計數D型正反器相當於累計一次完成次數。
舉例而言，當類比至數位轉換電路100需要四個比較階段來完成類比至數位轉換時，可藉由四個計數D型正反器依序觸發，並使第四個計數D型正反器的輸出端在被驅動後輸出位於轉換完成狀態的轉換指示訊號CIS，達到累計四個完成次數的目的。
時間累計電路160在轉換指示訊號CIS位於轉換完成狀態時起始累計剩餘時間RT，並在取樣指示訊號SIS下一次位於取樣狀態時完成累計。
請參照圖4。圖4顯示本發明一實施例中，時間累計電路160的電路圖。時間累計電路160包含延遲電路400、觸發電路410以及判斷電路420。
延遲電路410包含複數相互串聯的延遲單元DU 1~DU N，配置以傳遞轉換指示訊號CIS。於一實施例中，延遲單元DU 1~DU N分別包含偶數個相互串聯的反相器，以使各延遲單元DU 1~DU N輸出的轉換指示訊號CIS均為同相。在本實施例中，是以兩個相互串聯的反相器IV 1以及IV 2為範例進行繪示。然而本發明並不以此為限。
觸發電路420包含複數相互串聯的觸發D型正反器DFT 1~DFT N+1。觸發D型正反器DFT 1~DFT N+1分別包含輸入端D、輸出端Q以及時脈輸入端CK。
第一個觸發D型正反器DFT 1的輸入端D直接接收轉換指示訊號CIS，其他觸發D型正反器DFT 2~DFT N的輸入端D分別電性耦接於其中之一延遲單元DU 1~DU N以接受延遲單元DU 1~DU N其中之一傳遞的轉換指示訊號CIS。在本實施例中，觸發D型正反器DFT 2~DFT N+1的數目較延遲單元DU 1~DU N的數目多一個。時脈輸入端CLK接收取樣指示訊號SIS。
判斷電路420電性耦接於各觸發D型正反器DFT 1~DFT N的輸出端Q。
於一實施例中，延遲單元DU 1~DU N的輸出端在每次類比至數位轉換電路100起始進行類比至數位轉換時（例如取樣時）均重置為低態，再於轉換過程依序傳遞轉換指示訊號CIS。各觸發D型正反器DFT 1~DFT N的輸出端Q在取樣指示訊號SIS下一次位於取樣狀態（高態）時輸出轉換指示訊號CIS。
判斷電路420根據輸出位於轉換完成狀態（高態）的轉換指示訊號CIS的觸發D型正反器的數目，判斷對應傳遞位於轉換完成狀態的轉換指示訊號CIS的延遲單元的總延遲時間長度做為剩餘時間RT。
舉例而言，在比較判斷電路140判斷轉換完成以將轉換指示訊號CIS由轉換未完成狀態輸出為轉換完成狀態後，將由延遲單元DU 1~DU N接收並逐個傳遞。在取樣指示訊號SIS下一次位於取樣狀態時（亦即執行下一次的類比至數位轉換），位於轉換完成狀態的轉換指示訊號CIS傳遞至第4個延遲單元DU 4，而其他的延遲單元DU 5~DU N則仍輸出位於轉換未完成狀態的轉換指示訊號CIS。
此時，觸發D型正反器DFT 1~DFT 5的輸出端Q在取樣指示訊號SIS的驅動下輸出位於轉換完成狀態的轉換指示訊號CIS，而觸發D型正反器DFT 6~DFT N+1的輸出端Q在取樣指示訊號SIS的驅動下輸出位於轉換未完成狀態的轉換指示訊號CIS。
因此，判斷電路420根據輸出轉換完成狀態的轉換指示訊號CIS的觸發D型正反器DFT 1~DFT 5的數目（5個），判斷傳遞轉換完成狀態的轉換指示訊號CIS的延遲單元DU 1~DU 4的數目（4個），進而將一個延遲單元傳遞訊號的單位延遲時間長度乘以延遲單元的數目，得到總延遲時間長度並做為剩餘時間RT。於一數值範例中，一個延遲單元的單位延遲時間長度為0.1~0.2奈秒。以0.1奈秒為例，4個延遲單元的總延遲時間長度為0.4奈秒。
由於連續兩次取樣指示訊號SIS位於取樣狀態之間的時間長度為系統設置的轉換時間，且轉換指示訊號CIS位於轉換完成狀態時對應的運作時間並不會與轉換時間相等，類比至數位轉換電路100藉由上述的機制，量測出轉換時間與實際的運作時間之間相差的剩餘時間RT。
於一實施例中，類比至數位轉換電路100可根據剩餘時間RT調整至少一操作參數。操作參數包含例如，但不限於迴路速度、操作電壓、數位至類比轉換電路110之操作電流或其組合。操作參數可由例如，但不限於控制電路130進行調整。
因此，本發明具有剩餘時間量測機制的類比至數位轉換電路可對於系統設置的轉換時間與實際的運作時間之間相差的剩餘時間進行量測，達到根據剩餘時間調整系統運作參數以提升類比至數位轉換電路的效能的目的。
須注意的是，上述的電路結構以及各電路包含的元件數目僅為一範例。在不同實施例中，可隨實際需求並在不影響功效的前提下，對電路結構以及元件數目進行調整。並且，上述邏輯電路以及相關狀態的高低亦僅為一範例。在不影響功效的前提下，亦可採用其他的邏輯電路，或是根據相反的狀態運作。本發明並不為上述實施方式所限。
請參照圖5。圖5顯示本發明一實施例中，一種具有剩餘時間量測機制的類比至數位轉換方法500的流程圖。
除前述裝置外，本發明另揭露一種具有剩餘時間量測機制的類比至數位轉換方法500，應用於例如，但不限於圖1的類比至數位轉換電路100中。類比至數位轉換方法500之一實施例如圖5所示，包含下列步驟：
於步驟S510，判斷取樣指示訊號SIS是否位於取樣狀態。
於步驟S515，在取樣指示訊號SIS為取樣狀態時，完成前次類比至數位轉換的剩餘時間RT的累計，並使數位至類比轉換電路110對正端輸入電壓Vip以及負端輸入電壓Vin進行新一次的取樣。
於步驟S520，在取樣指示訊號SIS為取樣完成狀態時，數位至類比轉換電路110輸出正端輸出電壓Va以及負端輸出電壓Vb。
於步驟S525，使比較器120比較正端輸出電壓Va以及負端輸出電壓Vb。
於步驟S530，比較判斷電路140判斷比較結果CR是否產生。
於步驟S535，在比較結果CR產生前，使比較判斷電路140使階段指示訊號TIS位於比較階段未完成狀態。流程將返回至步驟S525繼續進行比較。
於步驟S540，在比較結果CR產生後，使比較判斷電路140使階段指示訊號TIS位於比較階段完成狀態，且比較階段計數電路150根據位於比較階段完成狀態的階段指示訊號TIS累計完成次數。
於步驟S545，使比較階段計數電路150判斷完成次數是否達到預設數目。
於步驟S550，在完成次數並未達到預設數目時，控制電路130進一步判斷正端輸出電壓Va與負端輸出電壓Vb間的差值是否小於預設準位。
於步驟S555，在正端輸出電壓與負端輸出電壓間的差值不小於預設準位時，比較階段計數電路150使轉換指示訊號CIS位於轉換未完成狀態，控制電路130根據比較結果CR以一組數位碼DC切換數位至類比轉換電路110的組態。流程將回至步驟S525進行下一比較階段的比較。
於步驟S560，在正端輸出電壓Va與負端輸出電壓Vb間的差值小於預設準位時，比較階段計數電路150使轉換指示訊號CIS位於轉換未完成狀態。於一實施例中，控制電路130仍可根據比較結果CR以一組數位碼DC切換數位至類比轉換電路110的組態。
於步驟S565，在完成次數達到預設數目時，比較階段計數電路150使轉換指示訊號CIS位於轉換完成狀態，時間累計電路160起始累計剩餘時間RT，控制電路130判斷轉換完成條件滿足並輸出對應的數位碼DC做為數位輸出訊號DOUT。流程將回至步驟S510，在取樣指示訊號SIS下一次位於取樣狀態時完成累計。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中具有剩餘時間量測機制的類比至數位轉換電路及方法可對於系統設置的轉換時間與實際的運作時間之間相差的剩餘時間進行量測，達到根據剩餘時間調整系統運作參數以提升類比至數位轉換電路的效能的目的。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:類比至數位轉換電路 110:數位至類比轉換電路 120:比較器 130:控制電路 140:比較判斷電路 150:比較階段計數電路 160:時間累計電路 170:致能邏輯電路 400:延遲電路 410:觸發電路 420:判斷電路 500:類比至數位轉換方法 S510~S565:步驟 CK:時脈輸入端 CLKC:致能訊號 CIS:轉換指示訊號 CR:比較結果 D:輸入端 DC:數位碼 DFC 1~DFC M:計數D型正反器 DFT 1~DFT N+1:觸發D型正反器 DOUT:數位輸出訊號 DU 1~DU N:延遲單元 DVS:驅動訊號 INV1、INV2:反相器 IV 1、IV 2:反相器 M1~M7:電晶體 OR1、OR2:輸出結果 Q:輸出端 RT:剩餘時間 Sip、Sin:開關 SIS:取樣指示訊號 TIS:階段指示訊號 Va:正端輸出電壓 Vb:負端輸出電壓 VDD:電壓源 Via:偏壓 Vip:正端輸入電壓 Vin:負端輸入電壓
［圖1］顯示本發明之一實施例中，一種具有剩餘時間量測機制的類比至數位轉換電路的方塊圖； ［圖2］顯示本發明一實施例中，比較器的電路圖； ［圖3］顯示本發明一實施例中，比較階段計數電路的電路圖； ［圖4］顯示本發明一實施例中，時間累計電路的電路圖；以及 ［圖5］顯示本發明一實施例中，一種具有剩餘時間量測機制的類比至數位轉換方法的流程圖。
100:類比至數位轉換電路
110:數位至類比轉換電路
120:比較器
130:控制電路
140:比較判斷電路
150:比較階段計數電路
160:時間累計電路
170:致能邏輯電路
CLKC:致能訊號
CIS:轉換指示訊號
CR:比較結果
DC:數位碼
DOUT:數位輸出訊號
OR1、OR2:輸出結果
RT:剩餘時間
Sip、Sin:開關
SIS:取樣指示訊號
TIS:階段指示訊號
Va:正端輸出電壓
Vb:負端輸出電壓
Vip:正端輸入電壓
Vin:負端輸入電壓

Claims (10)

  1. 一種具有剩餘時間量測機制的類比至數位轉換（analog -to-digital conversion；ADC）電路，包含： 一數位至類比轉換電路，配置以在一取樣指示訊號位於一取樣狀態時對一正端輸入電壓以及一負端輸入電壓進行取樣，並在該取樣指示訊號位於一取樣完成狀態時該輸出一正端輸出電壓以及一負端輸出電壓； 一比較器，配置以在各複數個比較階段分別比較該正端輸出電壓以及該負端輸出電壓以產生一比較結果，其中該等比較階段的數目為一預設數目； 一控制電路，配置以在各該等比較階段中根據該比較結果以一組數位碼切換該數位至類比轉換電路的一組態，並在一轉換完成條件滿足時輸出對應的該組數位碼做為一數位輸出訊號； 一比較判斷電路，配置以在各該等比較階段中的該比較結果產生前使一階段指示訊號位於一比較階段未完成狀態，並在該比較結果產生後使該階段指示訊號位於一比較階段完成狀態； 一比較階段計數電路，配置以在各該等比較階段中該階段指示訊號位於該比較階段完成狀態時累計一完成次數，在該完成次數達到該預設數目前使一轉換指示訊號位於一轉換未完成狀態，並在達到該預設數目後使該轉換指示訊號位於該轉換完成狀態；以及 一時間累計電路，配置以在該轉換指示訊號位於該轉換完成狀態時起始累計一剩餘時間，並在該取樣指示訊號下一次位於該取樣狀態時完成累計。
  2. 如請求項1所述之類比至數位轉換電路，更包含： 一致能邏輯電路，配置以在該取樣指示訊號位於該取樣完成狀態、該階段指示訊號位於該比較階段未完成狀態以及該轉換指示訊號位於該轉換未完成狀態時致能該比較器。
  3. 如請求項1所述之類比至數位轉換電路，其中該比較階段計數電路包含： 複數相互串聯的計數D型正反器，分別包含： 一輸入端，其中第一個該等計數D型正反器的該輸入端配置以接收一驅動訊號； 一輸出端，電性耦接於下一該等計數D型正反器的該輸入端；以及 一時脈輸入端，配置以接收該階段指示訊號； 其中各該等計數D型正反器依序根據該階段指示訊號對應其中之一該等比較階段的該比較階段完成狀態被驅動，以將該驅動訊號由該輸出端輸出，最後一個該等計數D型正反器的該輸出端僅在被驅動後輸出該驅動訊號做為位於該轉換完成狀態的該轉換指示訊號；以及 其中該等計數D型正反器數目相當於該預設數目。
  4. 如請求項1所述之類比至數位轉換電路，其中該時間累計電路包含： 一延遲電路，包含複數相互串聯的延遲單元，配置以傳遞該轉換指示訊號； 一觸發電路，包含複數相互串聯的觸發D型正反器，分別包含： 一輸入端，其中第一個該等觸發D型正反器配置以直接接收該轉換指示訊號，其他該等觸發D型正反器分別電性耦接於其中之一該等延遲單元以接受該等延遲單元其中之一傳遞的該轉換指示訊號； 一輸出端；以及 一時脈輸入端，配置以接收該取樣指示訊號；以及 一判斷電路，電性耦接於各該等觸發D型正反器的該輸出端； 其中各該等觸發D型正反器的該輸出端在該取樣指示訊號下一次位於該取樣狀態時輸出該轉換指示訊號，以使該判斷電路根據輸出位於該轉換完成狀態的該轉換指示訊號的該等觸發D型正反器的數目，判斷對應傳遞位於該轉換完成狀態的該轉換指示訊號的該等延遲單元的一總延遲時間長度做為該剩餘時間。
  5. 如請求項4所述之類比至數位轉換電路，其中該等延遲單元分別包含偶數個相互串聯的反相器。
  6. 如請求項1所述之類比至數位轉換電路，其中該類比至數位轉換電路的至少一操作參數是根據該剩餘時間調整，該操作參數包含一迴路速度、一操作電壓、該數位至類比轉換電路之一操作電流或其組合。
  7. 如請求項1所述之類比至數位轉換電路，其中該正端輸出電壓以及該負端輸出電壓間的一差值小於一預設準位且該完成次數達到該預設數目時，該轉換完成條件被滿足。
  8. 一種具有剩餘時間量測機制的類比至數位轉換方法，包含： 使一數位至類比轉換電路在一取樣指示訊號位於一取樣狀態時對一正端輸入電壓以及一負端輸入電壓進行取樣，並在該取樣指示訊號位於一取樣完成狀態時該輸出一正端輸出電壓以及一負端輸出電壓； 使一比較器在各複數個比較階段分別比較該正端輸出電壓以及該負端輸出電壓以產生一比較結果，其中該等比較階段的數目為一預設數目； 使一控制電路在各該等比較階段中根據該比較結果以一組數位碼切換該數位至類比轉換電路的一組態，並在一轉換完成條件滿足時輸出對應的該組數位碼做為一數位輸出訊號； 使一比較判斷電路在各該等比較階段中的該比較結果產生前使一階段指示訊號位於一比較階段未完成狀態，並在該比較結果產生後使該階段指示訊號位於一比較階段完成狀態； 使一比較階段計數電路在各該等比較階段中該階段指示訊號位於該比較階段完成狀態時累計一完成次數，在該完成次數達到該預設數目前使一轉換指示訊號位於一轉換未完成狀態，並在達到該預設數目後使該轉換指示訊號位於該轉換完成狀態；以及 使一時間累計電路在該轉換指示訊號位於該轉換完成狀態時起始累計一剩餘時間，並在該取樣指示訊號下一次位於該取樣狀態時完成累計。
  9. 如請求項8所述之類比至數位轉換方法，更包含： 使一致能邏輯電路在該取樣指示訊號位於該取樣完成狀態、該階段指示訊號位於該比較階段未完成狀態以及該轉換指示訊號位於該轉換未完成狀態時致能該比較器。
  10. 如請求項8所述之類比至數位轉換方法，其中該比較階段計數電路包含複數相互串聯的計數D型正反器，分別包含一輸入端、電性耦接於下一該等計數D型正反器的該輸入端的一輸出端以及配置以接收該階段指示訊號的該時脈輸入端，其中該等計數D型正反器數目相當於該預設數目，該類比至數位轉換方法包含： 使第一個該等計數D型正反器的該輸入端接收一驅動訊號； 使各該等計數D型正反器依序根據該階段指示訊號對應其中之一該等比較階段的該比較階段完成狀態被驅動，以將該驅動訊號由該輸出端輸出；以及 使最後一個該等計數D型正反器的該輸出端僅在被驅動後輸出該驅動訊號做為位於該轉換完成狀態的該轉換指示訊號。
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