TW202322200A - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TW202322200A
TW202322200A TW111115232A TW111115232A TW202322200A TW 202322200 A TW202322200 A TW 202322200A TW 111115232 A TW111115232 A TW 111115232A TW 111115232 A TW111115232 A TW 111115232A TW 202322200 A TW202322200 A TW 202322200A
Authority
TW
Taiwan
Prior art keywords
layer
conductive structure
approximately
barrier layer
recess
Prior art date
Application number
TW111115232A
Other languages
English (en)
Inventor
金書正
紀志堅
林其鋒
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202322200A publication Critical patent/TW202322200A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

採用快閃物理氣相沉積與原子層沉積的組合，以選擇性形成阻障層於凹陷(之後將形成後段製程的導電結構於其中)的下表面上。此外，採用阻擋材料以選擇性地沉積釕襯墊於後段製程的導電結構的側壁上。綜上所述，阻障層可避免自後段製程的導電結構擴散金屬離子，且在下表面的厚度小於在側壁的厚度以減少接點電阻。綜上所述，釕襯墊可改善銅流入後段製程的導電結構中的效果，且在下表面的厚度較薄以進一步降低接點電阻。

Description

半導體結構
本發明實施例關於半導體結構，更特別關於凹陷中的導電結構所用的阻障層與襯墊層。
一些電子裝置如處理器、記憶體裝置、或另一種電子裝置包括中段製程區，其連接前段製程區中的電晶體至後段製程區。後段製程區或中段製程區可包括介電層與通孔插塞形成於介電層中。插塞可包括一或多種金屬以用於電性連接。
此處所述的一些實施方式提供半導體結構。半導體結構包括導電結構，其包括銅於周圍的介電層的凹陷中。半導體結構更包括至少一襯墊層以圍繞導電結構，其中至少一襯墊層在凹陷的下表面的厚度小於在凹陷的側壁的厚度。半導體結構包括至少一阻障層以圍繞至少一襯墊層，其中至少一阻障層在凹陷的下表面的厚度小於在凹陷的側壁的厚度。
此處所述的一些實施方式提供半導體結構。半導體結構包括汲極通孔或閘極通孔的接點。半導體結構更包括石墨烯或鈷的蓋層形成於汲極通孔或閘極通孔上。半導體結構包括導電結構，經由石墨烯或鈷的蓋層與至少一阻障層電性連接至接點。
此處所述的一些實施方式提供半導體結構。半導體結構包括第一導電結構，位於電晶體的中段製程區中。半導體結構更包括第二導電結構位於第一導電結構上，其中第二導電結構經由至少一襯墊材料電性連接至第一導電結構。半導體結構包括石墨烯或鈷的蓋層形成於第二導電結構上。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
銅通常用於後段製程的金屬化層與通孔(亦可視作第一金屬層、第二金屬層、…、或第x金屬層的內連線或金屬化層，且x可為正整數)或用於中段製程的接點插塞(亦可視作第零金屬層)，因為銅的接點電阻與片電阻比其他金屬如鋁的接點電阻與片電阻低。較低電阻可提供較低的電阻電容時間常數，使電子裝置傳遞訊號的速度較快。然而銅亦具有高擴散(或電遷移)速率，其可能造成銅離子擴散至周圍的介電材料中。擴散造成後段製程的金屬化層與通孔(或中段製程的接點插塞)的電阻增加。增加的電阻可能減少電子裝置的電性效能。此外，擴散可能造成銅離子遷移至其他後段製程的層狀物、中段製程的層狀物、及/或前段製程的層狀物，比如源極或汲極內連線(亦可視作源極/汲極通孔)及/或閘極內連線(亦可視作閘極通孔)，其可能造成半導體裝置失效並減少製造良率。
綜上所述，可沉積阻障層及/或襯墊(如氮化鈦、氮化鉭、釕、鈷、釕鈷、及/或類似物)以避免擴散及/或改善黏著性。然而沉積阻障層於後段製程的層狀物之間或第一金屬層與地靈金屬層的內連線之間時，可能增加接點電阻而降低電子裝置的電性效能。
此處所述的一些實施例提供技術與設備，以物理氣相沉積製程選擇性形成阻障層(如氮化鉭)於凹陷的下表面上(將形成後段製程的導電結構處)，使後續形成的釕襯墊可選擇性地沉積於後段製程的導電結構側壁，但在下表面的厚度較薄或者部分或完全地露出下表面。在一些實施例中，阻障層可避免金屬離子自後段製程的導電結構擴散，且在下表面的厚度比在側壁的厚度薄以減少接點電阻。釕襯墊可改善銅流入後段製程的導電結構，且在下表面的厚度較薄或露出下表面，以進一步減少接點電阻。
釕為主的源極/汲極通孔或閘極通孔可包含來自上側銅或鈷內連線的銅或鈷擴散，其可能增加銅損失與電遷移失效的風險。此處所述的一些實施方式可改為或替代地提供技術與設備，以形成石墨烯蓋層於第零金屬層內連線的鈷襯墊或銅通孔以及源極/汲極通孔或閘極通孔之間。石墨烯蓋層可阻擋鈷或銅自上側的內連線擴散至下側的源極/汲極通孔或閘極通孔。石墨烯蓋層亦阻擋或至少減少阻障層(如氮化鈦、氮化鉭、或另一氮化物材料)的沉積，以減少第零層金屬內連線與源極/汲極通孔或閘極通孔之間的界面接點電阻。
此處所述的一些實施方式提供的技術與設備可用於形成石墨烯蓋層於釕密封的銅內連線(比如第一金屬層、第二金屬層、第三金屬層、或另一後段製程的導電結構或金屬化層)之上。石墨烯或石墨層可阻擋銅自下方的後段製程的導電結構向上擴散。此外，石墨烯蓋層不擴散(與鈷不同)，且可選擇性地沉積於後段製程的導電結構上而不沉積於周圍的介電層上(與釕不同)。
此處所述的一些實施方式可額外或替代地提供技術與設備，用於形成鈷蓋層於第一金屬層的鈷襯墊與單鑲嵌金屬蝕刻的第零金屬層內連線之間。鈷層擴散至第零金屬層內連線中，並避免鈷襯墊的額外擴散。鈷蓋層亦可用於阻擋或至少減少阻障層(如氮化鈦、氮化鉭、或另一氮化物材料)的沉積，以減少第一金屬層與第零金屬層內連線之間的接點界面電阻。
圖1係一例中，可實施此處所述的系統及/或方法於其中的環境100的圖式。環境100的例子包括半導體製程工具，其可用於形成半導體結構與裝置如此處所述的導電結構。
如圖1所示，環境100可包括多個半導體製程工具102至114，以及晶圓及/或晶粒傳輸工具116。多個半導體製程工具102至114可包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子佈植工具114、及/或另一半導體製程工具。環境100中包含的工具可包含於半導體清潔室、半導體代工廠、半導體處理及/或製造設備、或另一位置中。
沉積工具102為半導體製程工具，其包含半導體製程腔室與可沉積多種材料至基板上的一或多個裝置。在一些實施方式中，沉積工具102包括旋轉塗佈工具，其可沉積光阻層於基板如晶圓上。在一些實施方式中，沉積工具102包括化學氣相沉積工具如電漿輔助化學氣相沉積工具、高密度電漿化學氣相沉積工具、次壓化學氣相沉積工具、原子層沉積工具、電漿輔助原子層沉積工具、或另一化學氣相沉積工具。在一些實施方式中，沉積工具102包括物理氣相沉積工具如濺鍍工具或另一種物理氣相沉積工具。在一些實施方式中，環境100的例子包括多種沉積工具102。
曝光工具104為半導體製程工具，其可由射線源如紫外光源(如深紫外光源、極紫外光源、及/或類似物)、X光源、電子束源、及/或另一種曝光工具照射光阻層。逛光工具104可由射線源照射光阻層，以自光罩轉移圖案至光阻層。圖案可包括形成一或多個半導體裝置所用的一或多個半導體裝置層圖案、形成半導體裝置的一或多個結構所用的一或多個半導體裝置層圖案、形成半導體裝置的一或多個裝置所用的圖案、石刻半導體裝置的多種部分所用的圖案、及/或類似物。在一些實施方式中，曝光工具104包括掃描機、步進機、或類似種類的曝光工具。
顯影工具為半導體製程工具，其可顯影曝光至射線源的光阻層，以顯影自曝光工具104轉移至光阻層的圖案。在一些實施方式中，顯影工具106可移除光阻層的未曝光部分以顯影圖案。在一些實施方式中，顯影工具106可移除光阻層的曝光部分以顯影圖案。在一些實施方式中，顯影工具106可採用化學顯影劑溶解光阻層的曝光部分或未曝光部分以顯影圖案。
蝕刻工具108為半導體製程工具，其可蝕刻基板、晶圓、或半導體裝置的多種材料。舉例來說，蝕刻工具108可包括濕蝕刻工具、乾蝕刻工具、及/或另一種蝕刻工具。在一些實施方式中，蝕刻工具108包括腔室以填入蝕刻劑，且基板可置入腔室一段特定時間，以移除特定量的基板的一或多個部分。在一些實施方式中，蝕刻工具108可採用電漿蝕刻或電漿輔助蝕刻以蝕刻基板的一或多個部分，其可採用離子化氣體以等向或方向性地蝕刻一或多個部分。
平坦化工具110為半導體製程工具，其可研磨或平坦化晶圓或半導體裝置的多種層狀物。舉例來說，平坦化工具110可包括化學機械研磨工具及/或另一種平坦化工具，其可研磨或平坦化沉積或電鍍的材料的層狀物或表面。平坦化工具110可由化學力與機械力的組合(比如化學蝕刻與自由磨料研磨)，研磨或平坦化半導體裝置的表面。平坦化工具110可採用磨料與腐蝕性化學研磨液，搭配研磨墊與維持環(其直徑通常大於半導體裝置)。研磨墊與半導體裝置可由動態研磨頭壓在一起並以維持環維持。動態研磨頭可沿著不同旋轉軸旋轉，以移除材料並齊平半導體裝置的任何不規則形貌，使半導體裝置平滑或平坦。
電鍍工具112為可電鍍一或多種金屬至基板(如晶圓、半導體裝置、及/或類似物)或其部分的半導體製程工具。舉例來說，電鍍工具112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金(比如錫銀、錫鉛、及/或類似物)的電鍍裝置、及/或一或多種其他導電材料、金屬、及/或類似種類的材料的電鍍裝置。
離子佈植工具114為半導體製程工具，其可佈植離子至基板中。離子佈植工具114可自源材料如氣體或固體產生離子於電弧腔室中。可提供源材料至電弧腔室中，並使電弧電壓放電於陰極與電極之間，以產生含有源材料離子的電漿。一或多個萃取電極可用於自電弧腔室中的電漿萃取離子，並加速離子以形成離子束。離子束可導向基板，使離子佈植至基板的表面之下。
晶圓及/或晶粒傳輸工具116包括傳輸晶圓及/或晶粒於半導體製程工具102至114之間，及/或自其他位置(比如晶圓棚架、儲存室、或另一位置)傳輸或傳輸至其他位置所用的移動式機器人、機器手臂、輕軌或軌道車、高架起重搬運車、自動材料處理系統、及/或另一種工具。在一些實施方式中，晶圓及/或晶粒傳輸工具116為程式化的工具(以在特定路徑中運輸)及/或自動或半自動地操作。
圖1所示的工具數目與配置提供一或多種例子。實際上，可具有圖1所示之外的額外工具、較少工具、不同工具、或不同配置。此外，可由單一工具實施圖1所示的兩個或更多工具的功能，或由多個分布的工具實施圖1所示的單一工具的功能。環境100的一組工具(比如一或多種工具)可額外或替代地進行環境100的另一組工具所進行的一或多種功能。
圖2係此處所述的裝置200的例子的部分圖式。裝置200包括記憶體裝置、邏輯裝置、處理器、輸入/輸出裝置、或含有一或多個電晶體的另一種半導體裝置。
裝置200可包括基板202、主動層、與一或多個堆疊的層狀物如介電層206、蝕刻停止層208、介電層210、蝕刻停止層212、介電層214、蝕刻停止層216、介電層218、蝕刻停止層220、介電層222、蝕刻停止層224、與介電層226。介電層206、210、214、218、222、及226用於電性隔離裝置200的多種結構。介電層206、210、214、218、222、及226包括氮化矽、氧化物(如氧化矽及/或另一氧化物材料)、及/或另一種介電材料。蝕刻停止層208、212、216、220、及224包括的材料層設置以選擇性蝕刻或裝置200的多種部分(或包含其中的層狀物)或保護多種部分免於蝕刻，以形成裝置200中所含的一或多個結構。舉例來說，蝕刻停止層208、212、216、220、及224可各自包括氮化矽、氧化物(如氧化矽)、氮氧化矽、金屬氧化物、及/或金屬氮氧化物。
以圖2為例，裝置200可包括多個磊晶區228成長及/或形成於基板202的鰭狀結構204之上及/或周圍。磊晶區228的形成方法可為磊晶成長。在一些實施方式中，磊晶區228形成於鰭狀結構204中的凹陷部分之中。凹陷部分的形成方法可為鰭狀結構204的應變源極汲極蝕刻及/或另一種蝕刻步驟。磊晶區228可作為裝置200中所含的電晶體的源極或汲極區。
磊晶區228可電性連接至裝置200中所含的電晶體的金屬源極或汲極接點230，金屬源極或汲極接點230包括鈷、釕、及/或另一導電或金屬材料。電晶體可進一步包括閘極232，其組成可為多晶矽材料、金屬(如鎢或其他金屬)、及/或另一種導電材料。在一些實施方式中，閘極232可包括多層的材料，比如多層的金屬、含有至少一多晶矽層與至少一金屬層的多層、或其他例子。一或多個側壁間隔物可電性隔離金屬的源極或汲極接點230與閘極232，其可包括間隔物233位於金屬的源極或汲極接點230的每一側上，以及間隔物236位於閘極232的每一側上。間隔物233及236包括氧化矽、氮化矽、碳氧化矽、碳氮氧化矽、及/或另一合適材料。在一些實施方式中，可自源極或汲極接點230的側壁省略間隔物233。
如圖2所示，金屬的源極或汲極接點230與閘極232電性連接至一或多種內連線。內連線可電性連接裝置200的電晶體，及/或電性連接電晶體至裝置200的其他區域及/或構件。在一些實施方式中，內連線可電性連接電晶體至裝置200的後段製程區。
金屬的源極或汲極接點230電性連接至源極或汲極內連線如導電結構238 (比如源極或汲極通孔)。一或多個閘極232電性連接至閘極內連線如導電結構240 (比如閘極通孔)。內連線如導電結構238及240包括導電材料如鎢、鈷、釕、銅、及/或另一種導電材料。在一些實施方式中，閘極232經由閘極接點242電線連接至閘極內連線如導電結構240，以減少閘極232與閘極內連線如導電結構240之間的接點電阻。閘極接點242包括鎢、鈷、釕、鈦、鋁、銅、金、或導電材料的其他例子。
如圖2所示，內連線如導電結構238及240電性連接至多個中段製程與後段製程的層狀物，其各自包括一或多個金屬化層及/或通孔。舉例來說，內連線如導電結構238及240可電性連接至第零金屬層的金屬化層，其包括導電結構244及246。第零金屬層的金屬化層電性連接至第零通孔層的通孔層，其包括通孔如導電結構248及250。第零通孔層的通孔層電性連接至第一金屬層的金屬化層，其包括導電結構252及254。在一些實施方式中，裝置200的後段製程的層狀物可包括額外的金屬化層及/或通孔，以連接裝置200至封裝。
如圖2所示，裝置200包括一或多個石墨烯蓋層256、258、264、及268。此處所述的用語「石墨烯」指的是單一的二維碳原子片或少量的二維碳原子片堆疊在一起而不形成石墨鍵結。石墨烯蓋層的深度為近似2 Å至近似15 Å。深度為至少2Å在磊晶成長對應的蝕刻停止層(如蝕刻停止層212、蝕刻停止層216、蝕刻停止層220、或另一蝕刻停止層)時，石墨烯可避免對應的蝕刻停止層過成長。避免磊晶過成長對應的蝕刻停止層，可減少石墨烯蓋層的接點電阻。深度不大於15 Å的石墨烯不明顯增加接點電阻。深度不大於15 Å亦可減少沉積石墨烯所消耗的時間、電力、與化學劑。
如圖2所示，裝置200包括一或多個鈷蓋層260及262以預擴散鈷至內連線如導電結構238及240中。鈷蓋層的深度可為近似3 Å至近似30 Å。深度為至少3 Å在磊晶成長對應的蝕刻停止層(如蝕刻停止層212、蝕刻停止層216、蝕刻停止層220、或另一蝕刻停止層)時，鈷可避免對應的蝕刻停止層過成長。避免磊晶過成長對應的蝕刻停止層可減少鈷蓋層的接點電阻。此外，深度為至少3 Å可提供足夠的鈷預擴散，以確保不自金屬化層如導電結構244及246的鈷襯墊額外擴散鈷。深度不大於30 Å的鈷層可不明顯增加接點電阻。深度不大於30 Å亦可減少沉積鈷層所消耗的的時間、電力、與化學劑。
如上所述，圖2提供例子。其他例子可不同於圖2所示的例子。
圖3係一例中，此處所述的半導體結構300的圖式。半導體結構300包括具有阻障層301與襯墊層303的導電結構248位於導電結構244上。雖然此處說明的導電結構248位於導電結構244 (其連接至源極/汲極如磊晶區228上的源極/汲極接點)上，但說明可類似地應用於導電結構250位於導電結構246 (其連接至閘極232上的閘極接點242)上。額外或替代地，除了導電結構248及/或導電結構250 (或中段製程中的內連線，當內連線包括銅時)，此說明亦可類似地應用於後段製程中的較高層的金屬化層。
如圖3所示，導電結構248可形成於蝕刻停止層224上的介電層226中與蝕刻停止層220上的介電層222中。舉例來說，介電層222及226可各自包括碳氧化矽。蝕刻停止層220及224可各自包括氧化鋁、氮化鋁、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。在一些實施方式中，蝕刻停止層220及/或蝕刻停止層224包括多個蝕刻停止層堆疊在一起以提供停止蝕刻的功能。導電結構248電性連接至蝕刻停止層216上的介電層218中的導電結構244。舉例來說，介電層218可包括碳氧化矽。蝕刻停止層216可包括氧化鋁、氮化鋁、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。
在一些實施方式中，導電結構248形成於凹陷 (如圖5A至5H所示的凹陷501)中。凹陷側壁形成的角度可為近似84度至近似90度。角度為至少84度可維持較窄的導電結構248並較快地傳導電流。角度不大於90度使材料可形成於凹陷側壁上。雖然說明中的導電結構248具有雙鑲嵌輪廓，但此說明亦可類似地用於具有單鑲嵌輪廓的導電結構248 (如圖4A所示)。
在其他例子中，阻障層301可包括鉭、氮化鉭、五氧化二鉭、氮化鉭鈦、及/或氮化鈦。阻障層301有助於避免自導電結構248擴散銅原子至其他層。阻障層301的厚度可為近似8 Å至近似25 Å。厚度為至少8 Å的阻障層301厚到足以避免自導電結構248擴散銅。厚度不大於25 Å的阻障層301薄到足以不明顯增加導電結構248與導電結構244之間的接點電阻。厚度不大於25 Å亦可減少沉積阻障層301所消耗的時間、電力、與化學劑。
如圖5A至5H所示，阻障層301的形成方法可採用快閃物理氣相沉積與原子層沉積的組合。綜上所述，阻障層301在凹陷501的下表面的厚度小於在凹陷501的側壁的厚度。在圖3所示的一些實施方式中，導電結構248具有雙鑲嵌輪廓，使下表面包括第一部分與第二部分，且介電層222中的第一部分低於第二部分。在圖4A所示的其他例子中，導電結構248具有單鑲嵌輪廓。在一些實施方式中，下表面上的阻障層301的厚度與側壁的阻障層301的厚度之間的比例可為近似0.5至近似0.75，使下表面上的阻障層301的厚度不大於側壁的阻障層301的厚度的75%。比例為至少0.5可確保在下表面的阻障層301的厚度足以避免銅擴散。比例不大於0.75可確保在下表面的阻障層301夠薄而不明顯增加導電結構248與導電結構244之間的接點電阻。舉例來說，在下表面的阻障層301的厚度可為近似5 Å至近似15 Å。
在一些實施方式中，阻障層301與襯墊層303相鄰。襯墊層303可包括釕以改善銅流入導電結構248的效果。阻障層301的厚度與襯墊層303的厚度之間的比例可為近似0.5至近似4.0。比例為至少0.5可確保阻障層301薄到不明顯增加導電結構248與導電結構244之間的接點電阻，及/或襯墊層303的厚度足以改善銅流入導電結構248的效果。比例不大於4.0可確保阻障層301的厚度足以避免自導電結構248擴散銅，及/或襯墊層303夠薄而不明顯增加導電結構248的片電阻。舉例來說，襯墊層303的厚度可為近似8 Å至近似20 Å。
如圖5A至5H所示，可結合襯墊層303的形成方法與阻擋製程。綜上所述，襯墊層303在凹陷501的下表面的厚度小於在凹陷501的側壁的厚度。在圖3所示的一些實施方式中，導電結構248具有雙鑲嵌輪廓，使下表面包括第一部分與第二部分，且介電層222中的第一部分比第二部分低。在圖4A所示的其他實施例中，導電結構248具有單鑲嵌輪廓。在一些實施方式中，下表面上的襯墊層303的厚度與側壁的襯墊層303的厚度之間的比例可為近似0.3至近似0.4，使下表面上的襯墊層303的厚度不大於側壁的襯墊層303的厚度的40%。比例為至少0.3可確保在下表面的襯墊層303的厚度足以改善銅流入凹陷501的效果。比例不大於0.4可確保下表面的襯墊層303薄到足以不明顯增加導電結構248的片電阻。舉例來說，在下表面的襯墊層303的厚度可為近似3 Å至近似8 Å。
如上所述，圖3提供例子。其他例子可不同於圖3所示的例子。
圖4A係此處所述的半導體結構400的例子。半導體結構400與圖3所示的半導體結構300的結構類似且尺寸如電路單元。圖4A所示的導電結構248具有關鍵尺寸401。導電結構248的下表面的寬度如關鍵尺寸401可為近似10 nm至近似22 nm。
在一些實施方式中，導電結構248形成其中的凹陷(比如圖5A至5H所示的凹陷501)的深度可近似等於介電層222的厚度。深度與蝕刻停止層220的厚度之間的比例可為近似2至近似4。比例為至少2可確保導電結構248的銅占有凹陷501的足夠體積以減少導電結構248的電阻，及/或蝕刻停止層220不會過厚而無法避免導電結構248穿過蝕刻停止層220。比例不大於4可保留形成導電結構248所用的銅體積，及/或確保蝕刻停止層220不會過薄而無法停止蝕刻穿過蝕刻停止層220至介電層218中。舉例來說，深度可為近似200Å至近似300Å，且蝕刻停止層220的厚度可為近似80 Å至近似120 Å。
圖4B係一例中，此處所述的半導體結構450的圖式。半導體結構450與圖3所示的半導體結構300的結構類似且尺寸如封環。圖4B所示的導電結構248具有關鍵尺寸403。導電結構248的下表面的寬度如關鍵尺寸403可為近似100 nm至近似180 nm。
如上所述，提供圖4A及4B以作為例子。其他例子可不同於圖4A及4B所示的例子。圖5A至5H係一例中，此處所述的實施方式500的圖式。實施方式500的例子可為形成導電結構248於導電結構244上的製程，其具有阻障層301與襯墊層303。阻障層301在導電結構248與導電結構244之間的界面處較薄而減少接點電阻，進而增加含有導電結構248的電子裝置的電性效能。此外，襯墊層303在導電結構248與導電結構244之間的界面處較薄以減少片電阻，進而增加含有導電結構248的電子裝置的電性效能。
如圖5A所示的一例，可結合中段製程與導電結構248的形成製程。在一些實施方式中，中段製程形成導電結構244於蝕刻停止層216上的介電層218中。雖然以形成導電結構248於導電結構244 (其連接至源極/汲極如磊晶區228上的源極/汲極接點230)上作說明，其亦可類似地用於形成導電結構250於導電結構246 (其連接至閘極232上的閘極接點242)上。額外或替代地，此說明除了導電結構248及/或導電結構250，亦可類似地應用於後段製程中較高層的金屬化層。
蝕刻停止層220可形成於介電層218與導電結構244上。沉積工具102可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積蝕刻停止層220。在沉積蝕刻停止層220之後，平坦化工具110可平坦化蝕刻停止層220。
介電層222可形成於蝕刻停止層220上。舉例來說，沉積工具102可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積介電層222。在沉積介電層222之後，平坦化工具110可平坦化介電層222。
類似地，對雙鑲嵌輪廓而言，額外的蝕刻停止層224可形成於介電層222上，而額外的介電層226可形成於蝕刻停止層224上。
如圖5A所示，可蝕刻介電層226以形成開口(造成凹陷501)，以至少部分地露出導電結構244。舉例來說，沉積工具102可形成光阻層於介電層226上(或介電層226上的蝕刻停止層上)，曝光工具可曝光光阻層至射線源以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分而露出圖案，且蝕刻工具108可蝕刻介電層226的部分而形成凹陷501。一些實施方式在蝕刻工具108蝕刻凹陷501之後，光阻移除工具可移除光阻層的保留部分(比如採用化學剝除機、電漿灰化機、及/或另一技術)。對圖5A所示的雙鑲嵌輪廓而言，凹陷501的形成方法可採用至少兩個分開的蝕刻步驟。
如圖5B所示，阻障層301可形成於凹陷501的下表面上。沉積工具102可採用快閃物理氣相沉積製程以沉積阻障層301。舉例來說，沉積工具102可採用方向性沉積法以沉積阻障層301，使阻障層301沉積於凹陷501的下表面上而不沉積於凹陷501的側壁上。在圖5B所示的一些實施方式中，亦沉積阻障層301於介電層226上。
如圖5C所示，阻擋層503可形成於阻障層301上。沉積工具102可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積阻擋層503。在一些實施方式中，阻擋層503包括苯并三唑、5-癸烯、及/或另一種材料，其包括鍵結至阻障層301的一部分，與排斥阻障層301 (以及襯墊層303，如下詳述)的另一部分。可選擇性沉積阻擋層503於阻障層301上，而不沉積阻擋層503於介電層222上，因為阻擋層503 (及/或沉積阻擋層503所用的一或多種前驅物材料)的一或多種化學劑，可與阻障層301結合但不與介電層222結合。
如圖5D所示，阻障層301亦形成於凹陷501的側壁上。沉積工具102可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術以沉積阻障層301。如上所述，阻擋層503排斥阻障層301，使阻障層301沉積(比如經由磊晶成長)於側壁上而不沉積於下表面上。
如圖5E所示，襯墊層303亦形成於凹陷501的側壁上。沉積工具102可採用化學氣相沉積技術、原子層沉積技術、或另一種沉積技術以沉積襯墊層303。如上所述，阻擋層503排斥襯墊層303，使側壁上的襯墊層303比下表面上的襯墊層303厚。
如圖5F所示，可選擇性蝕刻阻擋層503。在一些實施方式中，蝕刻工具108可採用電漿如氫或氨電漿進行乾蝕刻。電漿可與阻擋層503產生化學作用，但不與阻障層301或襯墊層303產生化學作用。綜上所述，蝕刻工具108可蝕刻阻擋層503而不蝕刻其他層。
不論如何，一些阻擋材料仍保留於凹陷501的下表面。綜上所述，可在導電結構238與導電結構248之間的界面偵測到微量的苯并三唑、5-癸烯、及/或另一阻擋材料。
如圖5G所示，導電結構248可形成於凹陷501之中與阻障層301與襯墊層303之上。沉積導電結構248的銅的方法可為採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術的沉積工具102、採用電鍍步驟的電鍍工具112、或上述之組合。
在一些實施方式中，銅流動於介電層226之上以及流入凹陷501之中。綜上所述，如圖5H所示，可平坦化導電結構248。在沉積導電結構248之後，平坦化工具110可平坦化導電結構248。此外，平坦化時可移除介電層226上的阻障層301的部分(與襯墊層303的任何部分)。在一些實施方式中，平坦化工具110採用化學機械研磨。
藉由採用圖5A至5H所述的技術，阻障層301可避免銅自導電結構248擴散(其可減少導電結構238的電阻)，襯墊層303可改善銅流動至凹陷501中，且阻障層301與襯墊層303在凹陷501的下表面的厚度比在凹陷501的側壁的厚度薄，以減少導電結構248與導電結構244之間的接點電阻。
如上所述，提供圖5A至5H以作為例子。其他例子可能不同於圖5A至5H所述的例子。舉例來說，一些實施方式可包含額外的襯墊材料如鈷。額外的鈷襯墊可進一步避免銅原子遷移，以改善導電結構248的電遷移壽命。在一些實施方式中，襯墊的組成可為釕、鈷、釕鈷、或類似物。
在此方式中，選擇性地形成阻障層於凹陷(將形成後段製程的導電結構於其中)的下表面上，因此選擇性地沉積釕襯墊於後段製程的導電結構的側壁上，並沉積較薄的釕襯墊於後段製程的導電結構的下表面上。阻障層可避免自後段製程的導電結構擴散金屬離子，且在下表面的厚度比在側壁的厚度薄以減少接點電阻。釕襯墊可改善銅流入後段製程的導電結構的效果，且在下表面的厚度較薄以進一步降低接點電阻。
圖6A係一例中，此處所述的半導體結構600的圖式。半導體結構600包括的導電結構238具有阻障層601與襯墊材料603且位於接點230 (其具有襯墊234與石墨烯蓋層258)上。雖然以位於源極/汲極如磊晶區228上的源極/汲極接點230之上的導電結構238作說明，此說明亦可類似地用於閘極232上的閘極接點242之上的導電結構240 (具有石墨烯蓋層256)。
石墨烯蓋層258的厚度可為近似2 Å至近似15 Å。厚度為至少2 Å可避免自上側的導電結構238擴散銅或自襯墊材料603擴散鈷至釕為主的襯墊234。如此一來，可改善導電結構238的電性效能。厚度不大於15 Å可避免石墨烯蓋層258明顯增加導電結構238與接點230之間的接點電阻。
如圖6A所示，導電結構238可形成於介電層214中。舉例來說，介電層214可包括碳氧化矽。導電結構電性連接至蝕刻停止層212之下的介電層210之中與蝕刻停止層208之下的介電層206中的接點230。蝕刻停止層208及212可各自包括氧化鋁、氮化鋁、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。在一些實施方式中，蝕刻停止層208及/或蝕刻停止層212包括多個蝕刻停止層堆疊在一起以提供蝕刻停止的功能。
在一些實施方式中，導電結構238形成於凹陷(如圖8A至8E所示的凹陷802)中。凹陷側壁形成的角度可為近似84度至近似90度。角度為至少84度可維持較窄的導電結構238並較快地傳導電流。角度不大於90度使材料可形成於凹陷側壁上。綜上所述，凹陷頂部的寬度與凹陷底部的寬度之間的比例可為近似1.03至近似1.2。
凹陷802的深度可近似等於介電層214的厚度。深度與蝕刻停止層212的厚度之間的比例可為近似4至近似10。比例為至少4可確保導電結構238的銅占有凹陷802的足夠體積以減少導電結構238的電阻，及/或蝕刻停止層212不會過厚而無法避免導電結構238穿過蝕刻停止層212。比例不大於10可保留形成導電結構238所用的銅體積，及/或確保蝕刻停止層212不會過薄而無法停止蝕刻穿過蝕刻停止層212至介電層210中。舉例來說，深度可為近似200 Å至近似300 Å，且蝕刻停止層212的厚度可為近似15 Å至近似40 Å。
在其他例子中，阻障層601可包括鉭、氮化鉭、五氧化二鉭、氮化鉭鈦、及/或氮化鈦。阻障層601可避免自導電結構238擴散銅原子至其他層。阻障層601的厚度與石墨烯蓋層258的厚度之間的比例可為近似0.50至近似10.0。比例為至少0.50可確保石墨烯蓋層258薄到不明顯增加導電結構238與接點230之間的接點電阻，及/或阻障層601的厚度足以避免銅擴散。比例不大於10.0可確保石墨烯蓋層258的厚度足以避免自上側導電結構238擴散銅，及/或阻障層601薄到不明顯增加導電結構238與接點230之間的接點電阻。舉例來說，阻障層601的厚度可為近似8 Å至近似20 Å。
在一些實施方式中，阻障層601形成於石墨烯蓋層258上的效率比形成於凹陷802的側壁上的效率差。綜上所述，石墨烯蓋層258上的阻障層601的厚度與其他位置的阻障層601的厚度之間的比例可為近似0.3至近似0.5。比例為至少0.3可確保阻障層601夠薄而不明顯增加導電結構238與接點230之間的接點電阻。比例不大於0.5可確保阻障層601的厚度足以避免銅擴散。舉例來說，石墨烯蓋層258上的阻障層601的厚度可為近似3 Å至近似10 Å。
在一些實施方式中，阻障層601與襯墊材料603相鄰。襯墊材料603可包括鈷以改善導電結構238的片電阻，並包括釕以避免鈷原子擴散至其他層。釕的厚度與石墨烯蓋層258的厚度之間的比例可為近似0.3至近似7.5。比例為至少3可確保石墨烯蓋層258夠薄而不明顯增加導電結構238與接點230之間的接點電阻，及/或釕的厚度足以避免鈷擴散。比例不大於7.5可確保石墨烯蓋層258的厚度足以避免自上側的導電結構238擴散銅，及/或釕夠薄而不明顯增加導電結構238的片電阻。舉例來說，釕的厚度可為近似5 Å至近似15 Å。
在其他例子中，襯墊材料603可包括鈷而無釕以改善導電結構238的片電阻。鈷的厚度與石墨烯蓋層258的厚度之間的比例可為近似0.3至近似7.5。比例為至少0.3可確保石墨烯蓋層258夠薄而不明顯增加導電結構238與接點230之間的接點電阻，及/或鈷的厚度足以減少導電結構238的片電阻。比例不大於7.5可確保石墨烯蓋層258的厚度足以避免自上側的導電結構238擴散銅，及/或鈷夠薄而不自鈷襯墊擴散太多鈷原子。舉例來說，鈷襯墊的厚度可為近似5 Å至近似15 Å。
圖6B係一例中，此處所述的半導體結構650的圖式。半導體結構650與半導體結構600類似，差別在於接點230包括阻障層605及/或襯墊材料607。雖然以源極/汲極如磊晶區228之上的源極/汲極接點230上的導電結構238作說明，此說明可類似地應用於閘極232之上且具有石墨烯蓋層256的閘極接點242上的導電結構240。
在其他例子中，阻障層605可包括鉭、氮化鉭、五氧化二鉭、氮化鉭鈦、及/或氮化鈦。阻障層605有助於避免自接點230擴散銅原子至其他層。阻障層605的厚度與石墨烯蓋層258的厚度之間的比例可為近似0.3至近似7.5。比例為至少0.3可確保石墨烯蓋層258夠薄而不明顯增加導電結構238與接點230之間的接點電阻，及/或阻障層605的厚度足以避免銅擴散。比例不大於7.5可確保石墨烯蓋層258的厚度足以避免自上側的導電結構238擴散銅，及/或阻障層605夠薄而不明顯增加接點230與源極/汲極如磊晶區228之間的接點電阻。舉例來說，阻障層605的厚度可為近似5 Å至近似15 Å。
接點230可額外或替代地與襯墊材料607相鄰。當接點230包括鈷或銅時，襯墊材料607可包括釕。在另一例中，接點230可包括基體釕。襯墊材料607有助於避免鈷原子擴散至其他層。襯墊材料607的厚度與石墨烯蓋層258的厚度之間的比例可為近似0.6至近似15.0。比例為至少0.6可確保石墨烯蓋層258夠薄而不明顯增加導電結構238與接點230之間的接點電阻，及/或襯墊材料607的厚度足以避免自接點230擴散鈷。比例不大於15.0可確保石墨烯蓋層258的厚度足以避免自上側的導電結構238擴散銅，及/或襯墊材料607夠薄而不明顯增加接點230的片電阻。舉例來說，釕的厚度可為近似10 Å至近似30 Å。
如上所述，圖6A及6B可提供例子。其他例子可與圖6A及6B所示的例子不同。
圖7A係一例中，此處所述的半導體結構700的例子。半導體結構700與圖6A所示的半導體結構600的結構類似且尺寸如電路單元。圖7A所示的接點230具有關鍵尺寸701，而導電結構238具有關鍵尺寸703。接點230的上表面寬度如關鍵尺寸701，可小於導電結構238的下表面寬度如關鍵尺寸703。綜上所述，導電結構238可朝接點230集中電位以啟動電流穿過源極/汲極如磊晶區228。在一例中，關鍵尺寸701可為近似6 nm至近似15 nm，而關鍵尺寸703可為近似8 nm至近似22 nm。關鍵尺寸703為至少8 nm可易於控制極紫外線與其他製作製程。關鍵尺寸703不大於22 nm可使含有半導體結構400的半導體裝置充分小型化。
圖7B係一例中，此處所述的半導體結構750的圖式。半導體結構750與半導體結構600的結構類似且其尺寸如封環。圖7B所示的接點230具有關鍵尺寸701，而導電結構238具有關鍵尺寸705。接點230的上表面寬度如關鍵尺寸701可小於導電結構238的下表面寬度如關鍵尺寸705。綜上所述，導電結構238可朝接點230集中電位以啟動電流穿過源極/汲極如磊晶區228。在一例中，關鍵尺寸701可為近似6 nm至近似15 nm，而關鍵尺寸705可為近似100 nm至近似180 nm。關鍵尺寸705為至少100 nm可電性絕緣相同半導體裝置中的半導體結構750與相鄰的半導體結構。關鍵尺寸705不大於180 nm可使含有半導體結構750的半導體裝置充分小型化。
如上所述，圖7A及7B提供例子。其他例子可與圖7A及7B所示的例子不同。
圖8A至8E係一例中，此處所述的實施方式800的圖式。實施方式800可為形成導電結構238於具有石墨烯蓋層258的接點230之上的製程例子。石墨烯蓋層258可減少接點電阻而增加含有導電結構238的電子裝置的電性效能。此外，石墨烯蓋層258可避免自導電結構238擴散銅。
如圖8A所示，可結合形成導電結構238所用的製程與中段製程。在一些實施方式中，中段製程包括接點230形成於源極/汲極如磊晶區228之上、蝕刻停止層208上的介電層210之中、與介電層206之中。雖然以形成導電結構238於源極/汲極如磊晶區228上的源極/汲極接點230之上作說明，此說明可類似地用於形成導電結構240於閘極232上具有石墨烯蓋層256的閘極接點242之上。
蝕刻停止層212可形成於介電層210與接點230上。沉積工具102沉積蝕刻停止層212的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在沉積蝕刻停止層212之後，平坦化工具110可平坦化蝕刻停止層212。
介電層214可形成於蝕刻停止層212上。舉例來說，沉積工具102沉積介電層214的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在沉積介電層214之後，平坦化工具110可平坦化介電層214。
如圖8A所示，可蝕刻介電層214以形成開口(造成凹陷802)，以至少部分地露出接點230。舉例來說，沉積工具102可形成光阻層於介電層214 (或介電層214上的蝕刻停止層如蝕刻停止層216)之上，曝光工具104可曝光光阻層至射線源以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分而露出圖案，而蝕刻工具108可蝕刻介電層214的部分以形成凹陷802。一些實施方式在蝕刻工具108蝕刻凹陷802之後，光阻移除工具可採用化學剝除機、電漿灰化機、及/或另一技術移除光阻層的保留部分。
如圖8B所示，石墨烯蓋層258形成於接點230上。沉積工具102沉積石墨烯蓋層258的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，沉積工具102沉積石墨烯蓋層258的時間可為近似4分鐘至近似18分鐘。至少4分鐘可確保石墨烯蓋層258的厚度足以減少或避免自上側導電結構238擴散銅。不大於18分鐘可確保石墨烯蓋層258不會太厚而明顯增加導電結構238與接點230之間的接點電阻。
雖然上述說明在形成與蝕刻蝕刻停止層212與介電層214之後沉積石墨烯蓋層258，但可在形成與蝕刻蝕刻停止層212與介電層214之前由沉積工具102沉積石墨烯。舉例來說，沉積工具102可選擇性地沉積石墨烯於接點230上，但不沉積石墨烯於介電層210上，其採用的前驅物與金屬反應但不與介電材料反應。綜上所述，可蝕刻蝕刻蝕刻停止層212與介電層214以露出接點230的上表面之上的石墨烯蓋層258。
如圖8C所示，阻障層601可形成於凹陷802的側壁上。沉積工具102沉積阻障層301的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，亦可沉積阻障層601於介電層214上。在一些實施方式中，石墨烯蓋層258相關的沉積時間與阻障層601相關的沉積時間之間的比例可為近似1至近似2。比例為至少1可確保阻障層601的厚度足以避免自導電結構238擴散銅。比例為至少2可確保阻障層601不會厚到明顯增加導電結構238與接點230之間的接點電阻。舉例來說，沉積工具102沉積阻障層601的時間可為近似1分鐘至近似10分鐘。
在一些實施方式中，阻障層601形成於石墨烯蓋層258上的效率低於形成於凹陷802的側壁上的效率。綜上所述，如圖6A所示，阻障層601在石墨烯蓋層258上的厚度可為近似3 Å至近似10 Å，而在凹陷側壁上的厚度可為近似8 Å至近似20 Å。
如圖8D所示，襯墊材料603可形成於阻障層601上。沉積工具102沉積襯墊材料603的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，亦沉積襯墊材料603於介電層214上。在一些實施方式中，石墨烯蓋層258相關的沉積時間與襯墊材料603相關的沉積時間之間的比例可為近似1至近似2。比例為至少1可確保襯墊材料603的厚度足以避免自上側的導電結構238擴散銅。比例不大於2可確保襯墊材料603薄到不明顯增加導電結構238與接點230之間的接點電阻。舉例來說，沉積工具102沉積襯墊材料603的時間可為近似1分鐘至近似10分鐘。
在一些實施方式中，襯墊材料603包括釕以改善銅流入凹陷802的效果。在一些實施方式中，襯墊材料603包括鈷以減少導電結構238的片電阻。在這些實施方式中，阻障層601可摻雜釕以增加導電度。舉例來說，離子佈植工具114可將釕離子摻雜至阻障層601。在其他實施方式中，襯墊材料603包括鈷層與釕層。
如圖8E所示，導電結構238可形成於凹陷802之中以及石墨烯蓋層258、阻障層601、與襯墊材料603之上。沉積導電結構238的銅的方法可由沉積工具102採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術，可由電鍍工具112採用電鍍步驟、或上述之組合。在一些實施方式中，銅流動於介電層214之上並流入凹陷802。綜上所述，可平坦化導電結構238。在沉積導電結構238之後，平坦化工具110可平坦化導電結構238。此外，平坦化時可移除介電層214上的阻障層601與襯墊材料603的部分。
採用圖8A至8E所示的技術，阻障層601可避免自導電結構238擴散銅以降低導電結構238的電阻，襯墊材料603可改善銅流入凹陷802的效果，而石墨烯蓋層258可避免自上側的導電結構238擴散銅或自襯墊材料603擴散鈷。如上所述，圖8A至8E提供例子。其他例子可與圖8A至8E所示的例子不同。舉例來說，一些實施方式可省略一或多個阻障層601或襯墊材料603。
圖9A係一例中，此處所述的半導體結構900的圖式。半導體結構900包括具有阻障層901與襯墊材料903的導電結構248形成於導電結構244上。雖然以內連線如導電結構238 (其連接至源極/汲極如磊晶區228上的源極/汲極接點230)上的導電結構244作說明，此說明可類似地應用於內連線如導電結構240 (其連接至閘極232上的閘極接點242)上的導電結構246。額外或替代地，除了導電結構248及/或導電結構250，此說明可類似地應用於厚段製程中的較高層的金屬化層。
如圖9A所示，導電結構248包括石墨烯蓋層268。石墨烯蓋層268的厚度可為近似2 Å至近似15 Å。厚度為至少2 Å可避免自上側導電結構擴散銅。如此一來，可改善導電結構248的電性效能。厚度不大於15 Å可避免石墨烯蓋層268明顯增加導電結構248的接點電阻。
如圖9A所示，導電結構248可形成於蝕刻停止層224上的介電層226之中與蝕刻停止層220上的介電層222之中。舉例來說，介電層222及226可各自包括碳氧化矽。蝕刻停止層220及224可各自包括氧化鋁、氮化鋁、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。在一些實施方式中，蝕刻停止層220及/或蝕刻停止層224包括多個蝕刻停止層堆疊在一起以提供停止蝕刻的功能。導電結構248電性連接至導電結構244，其形成於蝕刻停止層216上的介電層218中。舉例來說，介電層218可包括碳氧化矽。蝕刻停止層216可包括氧化鋁、氮化鋁、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。
在一些實施方式中，導電結構248形成於凹陷(如圖11A至11E所示的凹陷1101)中。凹陷側壁形成的角度可為近似84度至近似90度。角度為至少84度可維持較窄的導電結構248並較快地傳導電流。角度不大於90度可使材料形成於凹陷側壁上。雖然圖式中的導電結構248具有雙鑲嵌輪廓，此說明可類似地用於具有單鑲嵌輪廓的導電結構248 (如圖10A所示)。
在其他例子中，阻障層901可包括鉭、氮化鉭、五氧化二鉭、氮化鉭鈦、及/或氮化鈦。阻障層901有助於避免自導電結構248擴散銅原子至其他層。阻障層901的厚度與石墨烯蓋層268的厚度之間的比例可為近似0.3至近似10.0。比例為至少0.3可確保石墨烯蓋層268夠薄而不明顯增加導電結構248的接點電阻，及/或阻障層901的厚度足以避免銅擴散。比例不大於10.0可確保石墨烯蓋層268的厚度足以避免自上側的導電結構擴散銅，及/或阻障層901夠薄而不明顯增加導電結構248的接點電阻。舉例來說，阻障層901的厚度可為近似5 Å至近似20 Å。
在一些實施例中，導電結構244可包括額外的石墨烯蓋層，使阻障層901形成在額外的石墨烯蓋層上的效率低於形成在凹陷1101的其他部分與側壁上的效率。綜上所述，額外的石墨烯蓋層上的阻障層901的厚度與其他位置的阻障層901的厚度之間的比例，可為近似0.4至近似0.5。比例為至少0.4可確保阻障層901夠薄而不明顯增加導電結構248與導電結構24之間的接點電阻。比例不大於0.5可確保阻障層901的厚度足以避免銅擴散。舉例來說，額外的石墨烯蓋層上的阻障層901的厚度可為近似2 Å至近似10 Å。
在一些實施方式中，阻障層901與襯墊材料903相鄰。釕的厚度與石墨烯蓋層268的厚度之間的比例，可為近似0.3至近似7.5。比例為至少0.3可確保石墨烯蓋層268夠薄而不明顯增加導電結構248的接點電阻，及/或釕的厚度足以避免自上側的導電結構238擴散銅。比例不大於7.5可確保石墨烯蓋層268的厚度足以避免銅擴散至導電結構248，及/或釕夠薄而不明顯增加導電結構248的片電阻。舉例來說，釕的厚度可為近似5 Å至近似15 Å。
圖9B係一例中，此處所述的半導體結構950的圖式。半導體結構950與半導體結構900類似，差別在於導電結構248包括襯墊材料903而無阻障層901。雖然以內連線如導電結構238 (其連接至源極/汲極如磊晶區228上的源極/汲極接點230)上的導電結構244作說明，此說明可類似地應用於內連線如導電結構240 (其連接至閘極232上的閘極接點242)上的導電結構246。額外或替代地，除了導電結構248及/或導電結構250，此說明亦可用於後段製程中的較高層的金屬化層。省略阻障層901可減少導電結構248的接點電阻，但可能增加自導電結構248擴散的銅。
如上所示，圖9A及9B提供例子。其他例子可與圖9A及9B所示的例子不同。
圖10A係一例中，此處所述的半導體結構1000的圖式。半導體結構1000與圖9A所示的半導體結構900的結構類似且尺寸如電路單元。圖10A所示的導電結構248具有關鍵尺寸1001。導電結構248的下表面寬度如關鍵尺寸1001可為近似8 nm至近似22 nm。關鍵尺寸1001為至少8 nm可易於控制極紫外線與其他製作製程。關鍵尺寸1001不大於22 nm可使含有半導體結構1000的半導體裝置充分小型化。
圖10B係一例中，此處所述的半導體結構1050的圖式。半導體結構1050與圖9A所示的半導體結構900的結構類似且尺寸如封環。圖10B顯示的半導體結構248具有關鍵尺寸1003。導電結構248的下表面寬度如關鍵尺寸1003可為近似100 nm至近似180 nm。關鍵尺寸1003為至少100 nm可電性絕緣相同半導體裝置中的半導體結構1050與相鄰的半導體結構。關鍵尺寸1003不大於180 nm可使含有半導體結構1050的半導體裝置充分小型化。
如上所述，圖10A及10B提供例子。其他例子可不同於圖10A及10B所示的例子。
圖11A至11E係一例中，此處所述的實施方式1100的圖式。實施方式1100可為形成具有石墨烯蓋層268的導電結構248於導電結構244上的製程例子。石墨烯蓋層268可減少接點電阻，以增加含有導電結構248的電子裝置的電性效能。
如圖11A所示的一例，可結合形成導電結構248的製程與中段製程。在一些實施方式中，中段製程包括導電結構244形成於蝕刻停止層216上的介電層218中。雖然以內連線如導電結構238上的導電結構244 (其連接至源極/汲極如磊晶區228上的源極/汲極接點)作說明，但此說明亦可類似地用於內連線如導電結構240上的導電結構246 (其連接至閘極232上的閘極接點242)。額外或類似地，除了導電結構248及/或導電結構250，此說明可類似地應用於後段製程中的較高層的金屬化層。
蝕刻停止層220可形成於介電層218與導電結構244上。沉積工具102沉積蝕刻停止層220的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在沉積蝕刻停止層220之後，平坦化工具110可平坦化蝕刻停止層220。
介電層222可形成於蝕刻停止層220上。舉例來說，沉積工具102沉積介電層222的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在沉積介電層222之後，平坦化工具110可平坦化介電層222。
對雙鑲嵌輪廓而言，額外的蝕刻停止層224可類似地形成於介電層222上，而額外的介電層226可類似地形成於蝕刻停止層224上。
如圖11A所示，可蝕刻介電層226及222以形成開口(造成凹陷1101)，以至少部分地露出導電結構244。舉例來說，沉積工具102可形成光阻層於借電層226 (或介電層226上的蝕刻停止層)上，曝光工具104可曝光光阻層至射線源以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分以露出圖案，而蝕刻工具108可蝕刻介電層226及222的部分以形成凹陷1101。一些實施方式在蝕刻工具108蝕刻凹陷1101之後，光阻移除工具可採用化學剝除機、電漿灰化機、及/或另一技術移除光阻層的保留部分。對雙鑲嵌輪廓而言，如圖11A所示，可採用至少兩個分開的蝕刻步驟形成凹陷1101。
如圖11B所示，阻障層901可形成於凹陷1101的側壁上。沉積工具102沉積阻障層901的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，亦沉積阻障層901於介電層226上。在一些實施方式中，沉積工具102沉積阻障層901的時間可為近似1分鐘至近似10分鐘。至少1分鐘可確保阻障層901的厚度足以避免自導電結構248擴散銅。不大於10分鐘可確保阻障層901不會過厚而明顯增加導電結構244與導電結構248之間的接點電阻。
在一些實施方式中，石墨烯可形成於導電結構244上。沉積工具102沉積石墨烯的方法可採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，石墨烯蓋層的相關沉積時間與阻障層901的相關沉積時間之間的比例可為近似1至近似2。比例為至少1可確保石墨烯蓋層的厚度足以避免自上側導電結構擴散銅。比例不大於2可確保石墨烯蓋層不過厚而明顯增加導電結構244與導電結構248之間的接點電阻。舉例來說，沉積工具102沉積石墨烯蓋層的時間可為近似4分鐘至近似18分鐘。
如圖8B所示的上述內容，在形成與蝕刻蝕刻停止層220及224與介電層222及226之後可形成石墨烯蓋層258於導電結構244上，或者在形成與蝕刻蝕刻停止層220及224與介電層222及226之前由沉積工具102沉積石墨烯。舉例來說，沉積工具102可選擇性沉積石墨烯於導電結構244上，而不沉積石墨烯於介電層218上，且沉積方法採用的前驅物可與金屬反應而不與介電材料反應。綜上所述，可蝕刻蝕刻停止層220及224與介電層222及226以露出導電結構244的上表面之上的石墨烯蓋層。
綜上所述，一些實施方式的阻障層901形成於石墨烯蓋層上的效率，小於形成於凹陷1101的其他部分上的效率。綜上所述，如圖9A所示，石墨烯蓋層上的阻障層301的厚度可為近似2 Å至近似10 Å，而凹陷1101的其他部分上的阻障層301的厚度可為近似5 Å至近似20 Å。
如圖11C所示，襯墊材料903可形成於阻障層901上。沉積工具102沉積襯墊材料903的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，亦沉積襯墊材料903於介電層226上。在一些實施方式中，沉積工具102沉積襯墊材料903的時間可為近似1分鐘至近似10分鐘。至少1分鐘可確保襯墊材料903的厚度足以改善後續形成的導電結構248的黏著性。不大於10分鐘可確保襯墊材料903不會過厚而明顯增加導電結構248的片電阻。在一些實施方式中，襯墊材料903包括釕以改善銅流入凹陷1101的效果。
如圖11D所示，導電結構248可形成於凹陷1101之中以及阻障層901與襯墊材料903之上。沉積導電結構248的銅的方法可由沉積工具102採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術，可由電鍍工具112採用電鍍步驟，或上述之組合。
在一些實施方式中，銅可流動於介電層226之上並流入凹陷1101。綜上所述，可平坦化導電結構248。在沉積導電結構248之後，平坦化工具110可平坦化導電結構248。此外，平坦化時可移除介電層226上的阻障層901與襯墊材料903的部分。
在一些實施方式中，平坦化工具110採用化學機械研磨，其因碟化而形成凹陷於導電結構248中。綜上所述，如圖11E所示，石墨烯蓋層268可形成於凹陷之中以及導電結構248的上表面之上。沉積工具102沉積石墨烯蓋層268的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，石墨烯蓋層268的相關沉積時間與阻障層901及/或襯墊材料903的相關沉積時間之間的比例可為近似1至近似2。比例為至少1可確保石墨烯蓋層268的厚度足以避免銅擴散至上側的導電結構248中。比例不大於2可確保石墨烯蓋層268不會過厚而明顯增加導電結構248的接點電阻。舉例來說，沉積工具102沉積石墨烯蓋層268的時間可為近似4分鐘至近似18分鐘。
採用圖11A至11E所示的技術，阻障層901可避免自導電結構248擴散銅(其可減少導電結構248的電阻)，襯墊材料903可改善銅流入凹陷1101的效果，而石墨烯蓋層268可避免銅擴散至導電結構248中。如上所述，圖11A至11E提供例子。其他例子可不同於圖11A至11E所示的例子。舉例來說，一些實施例可省略一或多個阻障層901或襯墊材料903。
圖12A係一例中，此處所述的半導體結構1200的圖式。半導體結構1200包括具有阻障層1201與襯墊材料1203及1205的導電結構244形成於導電結構238上。雖然以導電結構238 (其連接至源極/汲極如磊晶區228上的源極/汲極接點230)上的導電結構244作說明，此說明亦可用於導電結構240 (其連接至閘極232上的閘極接點242)上的導電結構246。
如圖12A所示，導電結構238包括鈷蓋層260。鈷蓋層260的厚度可為近似5 Å至近似30 Å。厚度為至少5 Å可自鈷蓋層260擴散足夠的鈷原子至導電結構238，以避免自襯墊材料1205進一步擴散鈷至導電結構238。如此一來，可改善導電結構238的電性效能。厚度不大於30Å可避免自鈷蓋層260擴散太多鈷原子至導電結構238而降低導電結構238的電性效能。
如圖12A所示，導電結構244可形成於蝕刻停止層216之上的介電層218中與蝕刻停止層220之上的介電層222中。舉例來說，介電層218及222可各自包括碳氧化矽。蝕刻停止層216及220可各自包括氧化鋁、氮化呂、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。在一些實施方式中，蝕刻停止層216及/或蝕刻停止層220包括多個蝕刻停止層堆疊在一起以提供蝕刻停止的功能。導電結構244可電性連接至蝕刻停止層212上的介電層214中的導電結構238。舉例來說，介電層214可包括碳氧化矽。蝕刻停止層212可包括氧化鋁、氮化鋁、氮化矽、氮氧化矽、氮氧化鋁、及/或氧化矽。
在一些實施方式中，導電結構244形成於凹陷如凹陷1401中，如圖14A至14E所示。凹陷側壁形成的角度可為近似84度至近似90度。角度為至少84度可維持較窄的導電結構248並較快地傳導電流。角度不大於90度可使材料形成於凹陷側壁上。雖然圖式中的導電結構244具有雙鑲嵌輪廓，此說明可類似地用於具有單鑲嵌輪廓的導電結構244 (如圖13A所示)。
在其他例子中，阻障層1201可包括鉭、氮化鉭、五氧化二鉭、氮化鉭鈦、及/或氮化鈦。阻障層1201可避免自導電結構244擴散銅原子至其他層。阻障層1201的厚度與鈷蓋層260的厚度之間的比例可為近似0.25至近似4.0。比例為至少2.5可確保鈷蓋層260夠薄而避免自鈷蓋層260擴散太多鈷原子，及/或阻障層1201的厚度足以避免銅擴散。比例不大於4.0可確保鈷蓋層260的厚度足以擴散足夠的鈷原子而避免自襯墊材料1205進一步擴散，及/或阻障層1201夠薄而不明顯增加導電結構244的接點電阻。舉例來說，阻障層1201的厚度可為近似8 Å至近似20 Å。
在一些實施方式中，阻障層1201形成於鈷蓋層260上的效率，小於形成於凹陷1401的側壁與其他位置上的效率。綜上所述，鈷蓋層260上的阻障層1201的厚度與其他位置的阻障層1201的厚度之間的比例可為近似0.3至近似0.5。比例為至少0.3可確保阻障層1201夠薄而不明顯增加導電結構244與導電結構238之間的接點電阻。比例不大於0.5可確保阻障層1201的厚度足以避免銅擴散。舉例來說，鈷蓋層260上的阻障層1201的厚度可為近似3Å至近似8Å。
在一些實施方式中，阻障層1201與襯墊材料1203及1205相鄰。襯墊材料1203可包括釕以改善導電結構244所用的黏著性。釕厚鍍與鈷蓋層260的厚度之間的比例可為近似0.2至近似3.0。比例為至少0.2可確保鈷蓋層260夠薄而避免自鈷蓋層260擴散太多鈷原子，及/或釕層的厚度足以改善銅流入導電結構244的效果。比例不大於3.0可確保鈷蓋層260的厚度足以擴散足夠的鈷原子而避免自襯墊材料1205進一步擴散，及/或釕層夠薄而不明顯增加導電結構244的片電阻。舉例來說，釕層的厚度可為近似5 Å至近似15 Å。
此外，襯墊材料1205可包括鈷以利減少導電結構244的片電阻。鈷襯墊的厚度與鈷蓋層260的厚度之間的比例，可為近似0.2至近似7.0。比例為至少0.2可確保鈷蓋層260夠薄而避免自鈷蓋層260擴散太多鈷原子，及/或鈷襯墊的厚度足以減少導電結構244的片電阻。比例不大於7.0，可確保鈷蓋層260的厚度足以擴散足夠的鈷原子而避免自襯墊材料1205的進一步擴散，及/或鈷襯墊夠薄以避免自鈷襯墊擴散過多鈷原子。舉例來說，鈷襯墊的厚度可為近似5 Å至近似35 Å。在圖12A所示的一些實施方式中，襯墊材料1205亦蓋住導電結構244。
圖12B係一立中，此處所述的半導體結構1250的圖式。半導體結構1250與半導體結構1200類似，差別在形成蝕刻停止層216與介電層218之前沉積鈷。舉例來說，可選擇性沉積鈷於金屬上，使虛置導電結構1209a及1209b分別額外地包含鈷蓋層1211a及1211b，而鈷蓋層260位於導電結構238與導電結構244之間。可採用氣囊1207a、1207b、1207c、及1207d及/或其他隔離結構(如淺溝槽隔離結構)，以分開導電結構238與虛置導電結構1209a及1209b。
如上所述，提供圖12A及12B以作為例子。其他例子可不同於圖12A及12B所述的例子。
圖13A係一例中，此處所述的半導體結構1300的圖式。半導體結構1300與圖12A所示的半導體結構1200類似且為電路單元。圖13A所示的導電結構244具有關鍵尺寸1301。導電結構248的下表面寬度如關鍵尺寸1301可為近似10 nm至近似22 nm。關鍵尺寸1301小於10 nm可簡化極紫外線與其他製作製程的控制。關鍵尺寸1301不大於22 nm可使含有半導體結構1300的半導體裝置充分小型化。
圖13B係一例中，此處所述的半導體結構1350的圖式。半導體結構1350與圖12A所示的半導體結構1200類似且為封環。圖13B顯示導電結構244的關鍵尺寸1303。導電結構248的下表面寬度如關鍵尺寸1303可為近似100 nm至近似180 nm。關鍵尺寸1303為至少100 nm可電性絕緣相同的半導體裝置中的半導體結構1350與相鄰的半導體結構。關鍵尺寸1303不大於180 nm可使含有半導體結構1350的半導體裝置充分小型化。
如上所述，提供圖13A及13B作為例子。其他例子可不同於圖13A及13B所述的例子。
圖14A至14G係一例中，此處所述的實施方式1400的圖式。實施方式1400可為形成導電結構244於具有鈷蓋層260的導電結構238上的例子。鈷蓋層260可擴散鈷至導電結構238中，以避免自襯墊材料1205進一步擴散鈷至導電結構238中。如此一來，可改善導電結構238的電性效能。
如圖14A所示的一例，可進行製程以形成與中段製程相關的導電結構244。在一些實施例中，中段製程可包括導電結構238形成於蝕刻停止層212上的介電層214中。雖然此處說明源極/汲極如磊晶區228上的源極/汲極接點230上的導電結構238，但此說明亦可用於閘極232上的閘極接點242上的導電結構240。
蝕刻停止層216可形成於介電層214與導電結構244上。舉例來說，沉積工具102沉積蝕刻停止層216的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在沉積蝕刻停止層216之後，平坦化工具110可平坦化蝕刻停止層216。
介電層218可形成於蝕刻停止層216上。舉例來說，沉積工具102沉積介電層218的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在沉積介電層218之後，平坦化工具110可平坦化介電層218。
類似地，對雙鑲嵌輪廓而言，可形成額外的蝕刻停止層220於介電層218上，且可形成額外的介電層222於蝕刻停止層220上。
如圖14A所示，可蝕刻介電層222及218以形成開口(造成凹陷1401)，以至少部分地露出導電結構238。舉例來說，沉積工具102可形成光阻層於介電層222 (或介電層222上的蝕刻停止層如蝕刻停止層224)之上，曝光工具104可曝光光阻層至射線源以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分以露出圖案，而蝕刻工具108可蝕刻介電層222及218的部分以形成凹陷1401。在一些實施方式中，在蝕刻工具108蝕刻凹陷1401之後，光阻移除工具可移除光阻層的保留部分，且移除方法可採用化學剝除機、電漿灰化機、及/或另一技術。對圖14A所示的雙鑲嵌輪廓而言，可採用至少兩個分開的蝕刻步驟形成凹陷1401。
如圖14B所示，鈷蓋層260可形成於導電結構238上。沉積工具102沉積鈷蓋層260的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，沉積工具102沉積鈷蓋層260的時間可為近似1分鐘至近似10分鐘。至少1分鐘可確保鈷蓋層260的厚度足以擴散足夠的鈷原子，以避免自襯墊材料1205進一步擴散。不大於10分鐘可確保鈷蓋層260薄到避免自鈷蓋層260擴散太多鈷原子。
如圖9B所示的上述內容，在形成與蝕刻蝕刻停止層216及220與介電層218及222之後可形成鈷蓋層260於導電結構238上，或在形成蝕刻停止層216及220與介電層218及222之前可由沉積工具102沉積鈷。舉例來說，沉積工具102可選擇性沉積鈷於導電結構238上，但不沉積鈷於介電層214上，其採用的前驅物與金屬反應而不與介電材料反應。綜上所述，可蝕刻蝕刻停止層216及220與介電層218及222以露出導電結構238的上表面之上的鈷蓋層。
如圖14C所示，阻障層901可形成於凹陷1401的側壁上。沉積工具102可由化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術沉積阻障層1201。在一些實施方式中，亦可沉積阻障層1201於介電層222上。在一些實施方式中，沉積工具102沉積阻障層1201的時間可為近似1分鐘至近似10分鐘。至少1分鐘可確保阻障層1201的厚度足以避免自導電結構244擴散銅。不大於10分鐘可確保阻障層1201不會過厚而明顯增加導電結構238與導電結構248之間的接點電阻。
在一些實施方式中，阻障層1201形成於鈷蓋層260上的效率低於形成於凹陷1401的其他部分上的效率。以圖12A為例，阻障層1201在鈷蓋層260上的厚度為近似3 Å至近似8 Å，而在凹陷1401的其他部分上的厚度為近似8 Å至近似20 Å。
如圖14D所示，襯墊材料1203可形成於阻障層1201上。沉積工具102沉積襯墊材料1203的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，亦沉積襯墊材料1203於介電層222上。在一些實施方式中，沉積工具102沉積襯墊材料1203的時間可為近似1分鐘至近似10分鐘。至少一分鐘可確保襯墊材料1203的厚度足以改善導電結構244所用的黏著性。小於或等於10分鐘可確保襯墊材料1203不會過厚而明顯增加導電結構244的片電阻。在一些實施方式中，襯墊材料1203包括釕，以改善銅流入凹陷1101的效果。
如圖14E所示，襯墊材料1205可形成於襯墊材料1203上。沉積工具102沉積襯墊材料1205的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。在一些實施方式中，亦沉積襯墊材料1205於介電層222上。在一些實施方式中，沉積工具102沉積襯墊材料1205的時間可為近似1分鐘至近似10分鐘。至少1分鐘可確保襯墊材料1205的厚度足以減少導電結構244的片電阻。不大於10分鐘可確保襯墊材料1205不會過厚而明顯增加導電結構244的接點電阻。在一些實施方式中，襯墊材料1205包括鈷以減少導電結構244的片電阻。
如圖14F所示，導電結構244可形成於凹陷1401之中以及阻障層1201與襯墊材料1203及1205之上。沉積導電結構244的銅的方法可由沉積工具102採用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術，可由電鍍工具112採用電鍍步驟，或上述之組合。
在一些實施方式中，銅可流動於介電層222之上並流入凹陷1401。綜上所述，可平坦化導電結構244。在沉積導電結構244之後，平坦化工具110可平坦化導電結構244。此外，平坦化時可移除介電層222上的阻障層1201與襯墊材料1203及1205的部分。
在一些實施方式中，平坦化工具110可採用化學機械研磨，其因碟化而形成凹陷於導電結構244中。綜上所述，如圖14G所示，可形成額外的鈷於凹陷之中以及導電結構244的上表面之上。沉積工具102沉積鈷的方法可為化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術、或另一種沉積技術。
採用圖14A至14E所示的技術，阻障層1201可避免自導電結構244擴散銅以減少導電結構244的電阻，襯墊材料1203可改善銅流入凹陷1401的效果，而鈷蓋層260可避免自襯墊材料1205擴散至導電結構238。如上所述，圖14A至14E提供例子。其他例子可不同於圖14A至14E所示的例子。舉例來說，一些實施方式可省略一或多個阻障層1201、襯墊材料1203、或襯墊材料1205。
在圖2所示的一些實施方式中，可結合實施方式800及1100以形成一或多個石墨烯蓋層於相同半導體裝置中。以實施方式800及/或實施方式1100形成一或多個石墨烯蓋層的方法，可額外或替代地與以實施方式1400形成一或多個石墨烯蓋層的方法結合，以形成一或多個石墨烯蓋層於相同半導體裝置中。
在此方式中，第零金屬層內連線的鈷襯墊與源極/汲極通孔或閘極通孔之間的石墨烯蓋層，可阻擋自襯墊擴散鈷至源極/汲極通孔或閘極通孔。石墨烯蓋層亦可阻擋或至少減少阻障層(如氮化鈦、氮化鉭、或另一氮化物材料)的沉積，以減少源極/汲極通孔或閘極通孔與第零金屬層內連線之間的界面接點電阻。第一金屬層、第二金屬層、第三金屬層、或另一後段製程的導電結構(或金屬化層)上的石墨烯蓋層可額外或替代地阻擋自後段製程的導電結構向上擴散的銅。此外，石墨烯蓋層不擴散(與鈷不同)且可選擇性地沉積於後段製程的導電結構上而不沉積於周圍的介電層上(與釕不同)。第一金屬層的鈷襯墊與酖鑲嵌的金屬蝕刻第零金屬層內連線之間的鈷蓋層，可額外或替代地擴散鈷至第零金屬層內連線中，並避免鈷襯墊的額外擴散。鈷蓋層易可用於阻擋或至少減少阻障層(如氮化鈦、氮化鉭、或另一氮化物材料)的沉積，以減少第一金屬層與第零金屬層內連線之間的界面接點電阻。
圖15係一例中，裝置1500的構件的圖式。在一些實施方式中，一或多個半導體製程工具102至114及/或晶圓及/或晶粒傳輸工具116可包括一或多個裝置1500及/或裝置1500的一或多個構件。如圖15所示，裝置1500可包括匯流排1510、處理器1520、記憶體1530、輸入構件1540、輸出構件1550、與通訊構件1560。
匯流排1510包括一或多個構件，其可使裝置1500的構件有線及/或無線通訊。匯流排1510可耦接圖15的兩個或更多構件，且耦接方式可為操作耦接、通訊耦接、電子耦接、及/或電性耦接。處理器1520包括中央處理器、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、可現場程式化閘極陣列、特用積體電路、及/或另一種處理構件。可在硬體或硬體與軟體的結合中實施處理器1520。在一些實施方式中，處理器1520包括一或多個處理器，其可程式化以進行此處所述的一或多個步驟或製程。
記憶體1530包括揮發及/或非揮發記憶體。舉例來說，記憶體1530可包括隨機存取記憶體、唯讀記憶體、硬碟、及/或其他種類的記憶體(如快閃記憶體、磁性記憶體、及/或光學記憶體)。記憶體1530可包括內置記憶體(如隨機存取記憶體、唯讀記憶體、或硬碟)及/或可移動記憶體(如經由通用序列匯流排連線而移動)。記憶體1530可為非暫態電腦可讀取媒體。記憶體1530可儲存與裝置1500的操作相關的資料、指令、及/或軟體(如一或多種軟體應用)。在一些實施方式中，記憶體1530包括一或多個記憶體，其經由匯流排1510耦接至一或多個處理器(如處理器1520)。
輸入構件1540可使裝置1500接收輸入，比如使用者輸入及/或感測到的輸入。舉例來說，輸入構件1540可包括觸控螢幕、鍵盤、鍵板、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀、及/或致動器。輸出構件1550可使裝置1500提供輸出，比如經由螢幕、喇叭、及/或發光二極體輸出。通訊構件1560使裝置1500可經由有線連線及/或無線連線與其他裝置通訊。舉例來說，通訊構件1560可包括接收器、發射器、收發器、數據機、網路介面卡、及/或天線。
裝置1500可進行此處所述的一或多個步驟或製程。舉例來說，非暫態的電腦可讀媒體(如記憶體1530)可儲存處理器1520所執行的一組指令(如一或多個指令或碼)。處理器1520可執行一組指令，以進行此處所述的一或多個步驟或製程。在一些實施方式中，一或多個處理器1520執行一組指令，造成一或多個處理器1520及/或裝置1500進行此處所述的一或多個步驟或製程。在一些實施方式中，硬體電路可取代指令或與指令結合，以進行此處所述的一或多個步驟或製程。可額外或替代地設置處理器1520，以進行此處所述的一或多個步驟或製程。因此此處所述的實施方法不限於硬體電路與軟體的任何特定組合。
圖15所示的構件數目與配置僅為舉例。裝置1500可包括額外構件、較少構件、不同構件、或與圖15所示的配置不同的構件。可額外或替代地由裝置1500的一組構件(比如一或多個構件)，進行裝置1500的另一組構件所進行的一或多種功能。
圖16係一例中，形成此處所述的導電結構的製程1600的流程圖。在一些實施例中，可由一或多個半導體製程工具(如一或多個半導體製程工具102至114)進行圖16的一或多個製程步驟。可額外地或替代地由裝置1500的一或多個構件(比如處理器1520、記憶體1530、輸入構件1540、輸出構件1550、及/或通訊構件1560)進行圖16的一或多個製程步驟。
如圖16所示，製程1600可形成凹陷於第一導電結構上的介電層中(步驟1610)。舉例來說，一或多個半導體製程工具102至114可形成凹陷501於導電結構248上的介電層222及/或226中，如此處所述。
如圖16所示，製程1600可採用快閃物理氣相沉積以沉積至少一阻障材料於凹陷的下表面(步驟1620)。舉例來說，一或多個半導體製程工具102至114可採用快閃物理氣相沉積以沉積至少一阻障層301於凹陷501的下表面，如此處所述。
如圖16所示，製程1600可沉選擇性沉積阻擋材料於至少一阻障材料上(步驟1630)。舉例來說，一或多個半導體製程工具102至114可選擇性沉積阻擋層503於至少一阻障層301上，如此處所述。
如圖16所示，製程1600可採用原子層沉積以沉積至少一阻障材料於凹陷的側壁上(步驟1640)。舉例來說，一或多個半導體製程工具102至114可採用原子層沉積以沉積至少一阻障層301於凹陷501的側壁上，如此處所述。在一些實施方式中，至少一阻障層301可形成較薄的阻障層於凹陷501的下表面，並形成較厚的阻障層於凹陷501的側壁。
如圖16所示，製程1600可沉積至少一襯墊材料(步驟1650)。舉例來說，一或多個半導體製程工具102至114可沉積至少一襯墊層303，如此處所述。在一些實施方式中，至少一襯墊層303形成至少一襯墊層，其在凹陷501的下表面的厚度小於在凹陷501的側壁的厚度。
如圖16所示，製程1600可移除阻擋材料(步驟1660)。舉例來說，一或多個半導體製程工具102至114可移除阻擋層503，如此處所述。
如圖16所示，製程1600可形成第二導電結構於凹陷中(步驟1670)。舉例來說，一或多個半導體製程工具102至114可形成導電結構248於凹陷501中，如此處所述。在一些實施方式中，導電結構248經由至少一阻障層301與至少一襯墊層303電性連接至導電結構244。
製程1600可包括額外的實施方式，比如下述實施方式的任何組合或單獨的實施方式，及/或搭配此處所述一或多種其他製程。
在第一實施方式中，形成凹陷501的方法包括採用雙鑲嵌製程形成凹陷501，使凹陷的下表面包括第一部分與第二部分，且介電層222及/或226中的第一部分比第二部分低。。
在第二實施方式中(可單獨進行或與第一實施方式組合)，沉積至少一阻障層301於凹陷501的下表面的方法，包括採用方向性沉積法以沉積至少一阻障層301於凹陷的下表面而非側壁，使至少一阻障層301沉積於介電層222及/或226的上表面的至少一部分上。
在第三實施方式中(可單獨進行或與第一實施方式及第二實施方式的一或多者組合)，製程1600進一步自介電層222及/或226的上表面蝕刻至少一阻障材料。
在第四實施方式中(可單獨進行或與第一實施方式至第三實施方式的一或多者組合)，移除阻擋層503的方法包括採用氫或氨電漿蝕刻阻擋層503。
在第五實施方式中(可單獨進行或與第一實施方式至第四實施方式的一或多者組合)，形成導電結構248的方法包括使銅流入凹陷501並採用化學機械研磨以平坦化銅。
雖然圖16顯示製程1600的步驟，一些實施方式中的製程1600與圖16所示的步驟相較可包括額外步驟、較少步驟、不同步驟、或不同順序的步驟。可額外或替代地平行進行製程1600的兩個或更多步驟。
圖17係一例中，形成中段製程與後段製程的導電結構所用的蓋層的製程1700的流程圖。在一些實施方式中，可由一或多個半導體製程工具(如一或多個半導體製程工具102至114)進行圖17的一或多個製程步驟。可額外地或替代地由裝置1500的一或多個構件(比如處理器1520、記憶體1530、輸入構件1540、輸出構件1550、及/或通訊構件1560)進行圖17的一或多個製程步驟。
如圖17所示，製程1700可形成石墨烯蓋層於電晶體的源極/汲極或閘極上的接點之上(步驟1710)。舉例來說，一或多個半導體製程工具102至114可形成石墨烯蓋層256及/或258於電晶體的源極/汲極如磊晶區228或閘極232上的接點242及/或230之上，如此處所述。
如圖17所示，製程1700可形成凹陷於石墨烯蓋層上的介電層中(步驟1720)。舉例來說，一或多個半導體製程工具102至114可形成凹陷802於石墨烯蓋層256及/或258上的介電層214中，如此處所述。
如圖17所示，製程1700可形成至少一阻障層於凹陷中(步驟1730)。舉例來說，一或多個半導體製程工具102至114可形成至少一阻障層301於凹陷802中，如此處所述。
如圖17所示，製程1700可形成至少一襯墊材料於凹陷中(步驟1740)。舉例來說，一或多個半導體製程工具102至114可形成至少一襯墊層303於凹陷802中，如此處所述。
如圖17所示，製程1700可形成導電結構於凹陷中(步驟1750)。舉例來說，一或多個半導體製程工具102至114可形成導電結構240及/或238於凹陷802中，如此處所述。在一些實施方式中，導電結構240及/或238經由石墨烯蓋層256及/或258、至少一襯墊層601、與至少一襯墊材料603電性連接至接點242及/或230。
製程1700可包括額外的實施方式，比如下述實施方式的任何組合或單獨的實施方式，及/或搭配此處所述的一或多種其他製程。
在第一實施方式中，石墨烯蓋層256及/或258的厚度為近似2 Å至近似15 Å。
在第二實施方式中(可單獨進行或與第一實施方式組合)，導電結構240及/或238包括銅。
在第三實施方式中(可單獨進行或與第一實施方式及第二實施方式的一或多者組合)，至少一阻障層601包括氮化物層以用於減少來自導電結構240及/或238的擴散。。
在第四實施方式中(可單獨進行或與第一實施方式至第三實施方式的一或多者組合)，至少一襯墊材料603包括鈷、釕、或上述之組合。
在第五實施方式中(可單獨進行或與第一實施方式至第四實施方式的一或多者組合)，接點242及/或230包括銅、鈷、釕、或上述之組合。
在第六實施方式中(可單獨進行或與第一實施方式至第五實施方式的一或多者組合)，導電結構240及/或238的下表面具有第一寬度如關鍵尺寸703及/或705，而接點242及/或230的上表面具有第二寬度如關鍵尺寸701，且第一寬度大於第二寬度。
雖然圖17顯示製程1700的步驟，一些實施方式中的製程1700與圖17所示的步驟相較可包括額外步驟、較少步驟、不同步驟、或不同順序的步驟。可額外或替代地平行進行製程1700的兩個或更多步驟。
圖18係一例中，形成中段製程與後段製程的導電結構所用的蓋層的製程1800的流程圖。在一些實施方式中，可由一或多個半導體製程工具(如一或多個半導體製程工具102至114)進行圖18的一或多個製程步驟。可額外地或替代地由裝置1500的一或多個構件(比如處理器1520、記憶體1530、輸入構件1540、輸出構件1550、及/或通訊構件1560)進行圖18的一或多個製程步驟。
如圖18所示，製程1800可形成凹陷於電晶體的中段製程區中的第一導電結構上的介電層之中(步驟1810)。舉例來說，一或多個半導體製程工具102至114可形成凹陷1101於電晶體的中段製程區中的導電結構246及/或244上的介電層218及/或222中，如此處所述。
如圖18所示，製程1800可形成至少一襯墊材料於凹陷中(步驟1820)。舉例來說，一或多個半導體製程工具102至114可形成至少一襯墊材料903於凹陷1101中，如此處所述。
如圖18所示，製程1800可形成第二導電結構於凹陷中(步驟1830)。舉例來說，一或多個半導體製程工具102至114可形成導電結構250及/或248於凹陷1101中，如此處所述。在一些實施方式中，導電結構248經由至少一襯墊材料903電性連接至導電結構246及/或244。
如圖18所示，製程1800可形成石墨烯蓋層於第二導電結構上(步驟1840)。舉例來說，一或多個半導體製程工具102至114可形成石墨烯蓋層264及/或268於導電結構250及/或248上，如此處所述。
製程1800可包括額外的實施方式，比如下述實施方式的任何組合或單獨的實施方式，及/或搭配此處所述的一或多種其他製程。
在第一實施方式中，石墨烯蓋層264及/或268的厚度為近似2 Å至近似15 Å。
在第二實施方式中(可單獨進行或與第一實施方式組合)，石墨烯蓋層264及/或268形成於至少一襯墊材料903的一部分上，而不形成於圍繞導電結構250及/或248的氧化物材料如介電層218及/或222上。
在第三實施方式中(可單獨進行或與第一實施方式及第二實施方式的一或多者組合)，導電結構250及/或248包括銅。
在第四實施方式中(可單獨進行或與第一實施方式至第三實施方式的一或多者組合)，導電結構250及/或248經由至少一阻障層901電性連接至導電結構246及/或244，且阻障層901包括氮化物層以用於減少來自導電結構250及/或248的擴散。
在第五實施方式中(可單獨進行或與第一實施方式至第四實施方式的一或多者組合)，石墨烯蓋層264及/或268不形成於至少一阻障層901上。
在第六實施方式中(可單獨進行或與第一實施方式至第五實施方式的一或多者組合)，至少一襯墊材料903包括釕。
雖然圖18顯示製程1800的步驟，一些實施方式中的製程1800與圖18所示的步驟相較可包括額外步驟、較少步驟、不同步驟、或不同順序的步驟。可額外或替代地平行進行製程1800的兩個或更多步驟。
圖19係一例中，形成中段製程與後段製程的導電結構所用的蓋層的製程1900的流程圖。在一些實施方式中，可由一或多個半導體製程工具(如一或多個半導體製程工具102至114)進行圖19的一或多個製程步驟。可額外地或替代地由裝置1500的一或多個構件(比如處理器1520、記憶體1530、輸入構件1540、輸出構件1550、及/或通訊構件1560)進行圖19的一或多個製程步驟。
如圖19所示，製程1900可形成鈷蓋層於電晶體的源極/汲極接點或閘極接點上的第一導電結構上，其中鈷蓋層用於使鈷原子擴散至第一導電結構(步驟1910)。舉例來說，一或多個半導體製程工具102至114可形成鈷蓋層262及/或260於電晶體的源極/汲極接點230或閘極接點242上的導電結構240及/或238上，如此處所述。在一些實施例中，鈷蓋層262及/或260用於使鈷原子擴散至導電結構240及/或238中。
如圖19所示，製程1900可形成凹陷於鈷蓋層上的介電層中(步驟1920)。舉例來說，一或多個半導體製程工具102至114可形成凹陷1401於鈷蓋層262及/或260上的介電層218及/或222中，如此處所述。
如圖19所示，製程1900可形成至少一阻障層於凹陷中(步驟1930)。舉例來說，一或多個半導體製程工具102至114可形成至少一阻障層1201於凹陷1401中，如此處所述。
如圖19所示，製程1900可形成至少一襯墊材料於凹陷中(步驟1940)。舉例來說，一或多個半導體製程工具102至114可形成至少一襯墊材料1203及/或1205於凹陷1401中，如此處所述。
如圖19所示，製程1900可形成第二導電結構於凹陷中(步驟1950)。舉例來說，一或多個半導體製程工具102至114可形成導電結構246及/或244於凹陷1401中，如此處所述。在一些實施例中，導電結構246及/或244經由至少一阻障層1201、至少一襯墊材料1203及/或1205、與鈷蓋層262及/或260電性連接至導電結構240及/或238。
製程1900可包括額外的實施方式，比如下述實施方式的任何組合或單獨的實施方式，及/或搭配此處所述的一或多種其他製程。
在第一實施方式中，鈷蓋層262及/或260的厚度為近似2 Å至近似15 Å。
在第二實施方式中(可單獨進行或與第一實施方式組合)，導電結構246及/或244包括銅。
在第三實施方式中(可單獨進行或與第一實施方式及第二實施方式的一或多者組合)，至少一阻障層1201包括氮化物層以用於減少來自導電結構246及/或244的擴散。
在第四實施方式中(可單獨進行或與第一實施方式至第三實施方式的一或多者組合)，至少一襯墊材料1203及/或1205包括鈷、釕、或上述之組合。
在第五實施方式中(可單獨進行或與第一實施方式至第四實施方式的一或多者組合)，導電結構240及/或238包括釕。
雖然圖19顯示製程1900的步驟，一些實施方式中的製程1900與圖19所示的步驟相較可包括額外步驟、較少步驟、不同步驟、或不同順序的步驟。可額外或替代地平行進行製程1900的兩個或更多步驟。
如上詳述，此處所述的一些實施方式提供半導體結構。半導體結構包括導電結構，其包括銅於周圍的介電層的凹陷中。半導體結構更包括至少一襯墊層以圍繞導電結構，其中至少一襯墊層在凹陷的下表面的厚度小於在凹陷的側壁的厚度。半導體結構包括至少一阻障層以圍繞至少一襯墊層，其中至少一阻障層在凹陷的下表面的厚度小於在凹陷的側壁的厚度。
在一些實施例中，凹陷的下表面包括一或多種阻擋材料。
在一些實施例中，一或多種阻擋材料包括苯并三唑、5-癸烯、或上述之組合。
在一些實施例中，凹陷具有雙鑲嵌輪廓，且凹陷的下表面具有第一部分與第二部分，且介電層中的第一部分比第二部分低。
在一些實施例中，至少一阻障層在凹陷的下表面的厚度為近似5 Å至近似15 Å，且在凹陷的側壁的厚度為近似8 Å至近似20 Å。
在一些實施例中，至少一襯墊層在凹陷的下表面的厚度為近似3 Å至近似8 Å，且在凹陷的側壁的厚度為近似8 Å至近似20 Å。
如上詳述，此處所述的一些實施方式提供方法。方法包括形成凹陷於第一導電結構上的介電層中。方法更包括採用快閃物理氣相沉積沉積至少一阻障材料於凹陷的下表面。方法包括選擇性地沉積阻擋材料於至少一阻障材料上。方法更包括採用原子層沉積以沉積至少一阻障材料於凹陷的側壁上，其中至少一阻障材料形成至少一阻障層，其在凹陷的下表面的厚度小於在凹陷的側壁的厚度。方法包括沉積至少一襯墊材料，其中至少一襯墊材料形成至少一襯墊層，其在凹陷的下表面的厚度小於在凹陷的側壁的厚度。方法更包括移除阻擋材料。方法包括形成第二導電結構於凹陷中，其中第二導電結構經由至少一阻障層與至少一襯墊層電性連接至第一導電結構。
如上詳述，此處所述的一些實施方式提供半導體裝置。半導體裝置包括後段製程區，其含有至少一第一導電結構形成於第一介電層中的第一凹陷中，以及第二導電結構形成於第一介電層上的第二介電層中的第二凹陷中，且第二導電結構電性連接至第一導電結構。至少一襯墊層圍繞第二導電結構，其在第二凹陷的側壁具有第一厚度且在第二凹陷的下表面具有第二厚度，而第二厚度不大於33%的第一厚度。至少一阻障層圍繞至少一襯墊層，其在第二凹陷的側壁具有第三厚度且在第二凹陷的下表面具有第四厚度，而第四厚度不大於50%的第三厚度。
如上詳述，此處所述的一些實施方式提供半導體結構。半導體結構包括汲極通孔或閘極通孔的接點。半導體結構更包括石墨烯或鈷的蓋層形成於汲極通孔或閘極通孔上。半導體結構包括導電結構，經由石墨烯或鈷的蓋層與至少一阻障層電性連接至接點。
在一些實施例中，汲極通孔或閘極通孔在電晶體的源極/汲極或閘極上，且導電結構在汲極通孔或閘極通孔上。
在一些實施例中，導電結構更經由至少一襯墊材料連接至汲極通孔或閘極通孔，且至少一襯墊材料包括鈷、釕、或上述之組合。
在一些實施例中，石墨烯或鈷的蓋層的厚度為近似2 Å至近似15 Å。
在一些實施例中，導電結構包括銅，且至少一阻障層包括氮化物層以減少自導電結構擴散。
在一些實施例中，接點包括銅、鈷、釕、或上述之組合。
在一些實施例中，導電結構的下表面具有第一寬度，接點的上表面具有第二寬度，且第一寬度大於第二寬度。
如上詳述，此處所述的一些實施方式提供半導體結構。半導體結構包括第一導電結構，位於電晶體的中段製程區中。半導體結構更包括第二導電結構位於第一導電結構上，其中第二導電結構經由至少一襯墊材料電性連接至第一導電結構。半導體結構包括石墨烯或鈷的蓋層形成於第二導電結構上。
在一些實施例中，石墨烯或鈷的蓋層的厚度為近似2 Å至近似15 Å。
在一些實施例中，石墨烯的蓋層形成於至少一襯墊材料的一部分上，而不形成於第二導電結構周圍的氧化物材料上。
在一些實施例中，第二導電結構包括銅，而至少一襯墊材料包括釕。
在一些實施例中，第二導電結構經由至少一阻障層電性連接至第一導電結構，且至少一阻障層包括氮化物層以減少自第二導電結構擴散。
在一些實施例中，石墨烯的蓋層不形成於至少一阻障層上。
如上詳述，此處所述的一些實施方式提供半導體結構。半導體結構包括第一導電結構位於電晶體的源極/汲極接點或閘極接點上。半導體結構更包括鈷蓋層形成於第一導電結構上，以用於擴散鈷原子至第一導電結構中。半導體結構包括第二導電結構於第一導電結構上，其中第二導電結構經由至少一阻障層、至少一襯墊材料、與鈷蓋層電性連接至第一導電結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
100:環境 102,104,106,108,110,112,114:工具 116:晶圓及/或晶粒傳輸工具 200:裝置 202:基板 204:鰭狀結構 206,210,214,218,222,226:介電層 208,212,216,220,224:蝕刻停止層 228:磊晶區 230,242:接點 232:閘極 233,236:間隔物 234:襯墊 238,240,244,246,248,250,252,254:導電結構 256,258,264,268:石墨烯蓋層 260,262,1211a,1211b:鈷蓋層 300,400,450,600,650,700,750,900,950,1000,1050, 1200,1250,1300,1350:半導體結構 301,601,605,901,1201:阻障層 303:襯墊層 401,403,701,703,705,1001,1003,1301,1303:關鍵尺寸 500:實施方式 501,802,1101,1401:凹陷 503:阻擋層 603,607,903,1203,1205:襯墊材料 800,1100,1400:實施方式 1207a,1207b,1207c,1207d:氣囊 1209a,1209b:虛置導電結構 1500:裝置 1510:匯流排 1520:處理器 1530:記憶體 1540:輸入構件 1550:輸出構件 1560:通訊構件 1600,1700,1800,1900:製程 1610,1620,1630,1640,1650,1660,1670,1710,1720,1730,1740,1750,1810,1820,1830,1840,1910,1920,1930,1940, 1950:步驟
圖1係一例中，實施此處所述的系統及/或方法的環境。 圖2係一例中，此處所述的半導體結構的圖式。 圖3係一例中，此處所述的半導體結構的圖式。 圖4A及4B係一例中，此處所述的實施方式的圖式。 圖5A至5H係一例中，此處所述的實施方式的圖式。 圖6A及6B係一例中，此處所述的導電結構的圖式。 圖7A及7B係一例中，此處所述的導電結構的圖式。 圖8A至8E係一例中，此處所述的實施方式的圖式。 圖9A及9B係一例中，此處所述的導電結構的圖式。 圖10A及10B係一例中，此處所述的導電結構的圖式。 圖11A至11E係一例中，此處所述的實施方式的圖式。 圖12A及12B係一例中，此處所述的導電結構的圖式。 圖13A及13B係一例中，此處所述的導電結構的圖式。 圖14A至14G係一例中，此處所述的實施方式的圖式。 圖15係一例中，此處所述的圖1所示的一或多個裝置的構件的圖式。 圖16至19係一例中，形成此處所述的導電結構的相關製程的流程圖。
216,220,224:蝕刻停止層
218,222:介電層
244,248:導電結構
301:阻障層
303:襯墊層
403:關鍵尺寸
450:半導體結構

Claims (1)

  1. 一種半導體結構，包括： 一導電結構，包括銅於周圍的一介電層的一凹陷中； 至少一襯墊層，圍繞該導電結構，其中該至少一襯墊層在該凹陷的下表面的厚度小於在該凹陷的側壁的厚度；以及 至少一阻障層，圍繞該至少一襯墊層，其中該至少一阻障層在該凹陷的下表面的厚度小於在該凹陷的側壁的厚度。
TW111115232A 2021-11-15 2022-04-21 半導體結構 TW202322200A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163264054P 2021-11-15 2021-11-15
US63/264,054 2021-11-15
US17/647,748 2022-01-12
US17/647,748 US20230154792A1 (en) 2021-11-15 2022-01-12 Conductive structures with barriers and liners of varying thicknesses

Publications (1)

Publication Number Publication Date
TW202322200A true TW202322200A (zh) 2023-06-01

Family

ID=86324047

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115232A TW202322200A (zh) 2021-11-15 2022-04-21 半導體結構

Country Status (2)

Country Link
US (1) US20230154792A1 (zh)
TW (1) TW202322200A (zh)

Also Published As

Publication number Publication date
US20230154792A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
CN105097664A (zh) 器件和用于减小金属的接触电阻的方法
US11929258B2 (en) Via connection to a partially filled trench
CN114597163A (zh) 半导体装置
CN218333793U (zh) 半导体结构及半导体装置
CN111916391A (zh) 半导体结构及其形成方法
TW202322200A (zh) 半導體結構
US7476612B2 (en) Method for manufacturing semiconductor device
US20220352018A1 (en) Carbon-based liner to reduce contact resistance
TW202320273A (zh) 半導體結構
US20230282513A1 (en) Semiconductor structure formation
US20240112987A1 (en) Semiconductor device and methods of manufacturing
US20230008239A1 (en) Barrier layer for an interconnect structure
US20240145533A1 (en) Semiconductor device and methods of formation
TWI835167B (zh) 積體電路裝置的形成方法及半導體裝置
US20220336615A1 (en) Semiconductor device and method of manufacturing the same
CN220553299U (zh) 存储单元结构及动态随机存取存储单元结构
US20230377961A1 (en) Metal nitride diffusion barrier and methods of formation
US20230343637A1 (en) Semiconductor device and methods of formation
TWI802378B (zh) 半導體裝置及其形成方法
US20240112954A1 (en) Self-aligned contact landing on a metal circuit
US20230137108A1 (en) Semiconductor interconnect structures and methods of formation
US20240105644A1 (en) Semiconductor die package and methods of formation
TW202416809A (zh) 記憶體裝置
TW202307928A (zh) 半導體裝置的形成方法
TW202339279A (zh) 半導體結構及其形成方法