TW202320308A - 鐵電記憶體結構 - Google Patents

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Abstract

一種鐵電記憶體結構，包括基底、鐵電電容器結構與開關元件。鐵電電容器結構設置在基底上。鐵電電容器結構包括至少一個第一電極、多個第一介電層、第二電極與鐵電材料層。至少一個第一電極與多個第一介電層交替堆疊。第二電極穿過第一電極。鐵電材料層設置在第一電極與第二電極之間。開關元件電性連接至鐵電電容器結構。

Description

鐵電記憶體結構
本發明實施例是有關於一種記憶體結構，且特別是有關於一種鐵電記憶體(ferroelectric memory)結構。
鐵電記憶體為一種非揮發性記憶體，且具有存入的資料在斷電後也不會消失的優點。此外，相較於其他非揮發性記憶體，鐵電記憶體具有可靠度高與操作速度快等特點。然而，如何在不增加鐵電記憶胞(ferroelectric memory cell)的面積的情況下，使得單一個鐵電記憶胞具有多種儲存狀態為目前持續努力的目標。
本發明提供一種鐵電記憶體結構，其可在不增加鐵電記憶胞的面積的情況下，使得單一個鐵電記憶胞具有多種儲存狀態。
本發明提出一種鐵電記憶體結構，包括基底、鐵電電容器結構與開關元件。鐵電電容器結構設置在基底上。鐵電電容器結構包括至少一個第一電極、多個第一介電層、第二電極與鐵電材料層。至少一個第一電極與多個第一介電層交替堆疊。第二電極穿過第一電極。鐵電材料層設置在第一電極與第二電極之間。開關元件電性連接至鐵電電容器結構。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，鐵電電容器結構可設置在開關元件與基底之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件可為電晶體。開關元件可包括通道層、第三電極、第四電極、第五電極與第二介電層。通道層設置在鐵電電容器結構上。第三電極與第四電極設置在鐵電電容器結構上，且位在通道層的兩側。第五電極設置在通道層上。第二介電層設置在第五電極與通道層之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件的通道層可電性連接至鐵電電容器結構的第二電極。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件的第三電極可電性連接至鐵電電容器結構的第二電極。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道層的材料可為氧化物半導體。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)、銦鋅氧化物(IZO)、氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第三電極的材料與第四電極的材料可為N型氧化物半導體或P型氧化物半導體。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)或銦鋅氧化物(IZO)，且N型氧化物半導體可具有N型摻質。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，P型氧化物半導體包括氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)，且P型氧化物半導體可具有P型摻質。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件可設置在鐵電電容器結構與基底之間。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件可為電晶體。開關元件可包括第三電極、第二介電層、通道層、第四電極與第五電極。第三電極設置在基底上。第二介電層設置在第三電極與基底上。通道層設置在第二介電層上，且位在第三電極上方。第四電極與第五電極設置在第二介電層上，且位在通道層的兩側。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件的通道層可電性連接至鐵電電容器結構的第二電極。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，開關元件的第四電極電性可連接至鐵電電容器結構的第二電極。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第四電極與第五電極可部分覆蓋通道層。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，通道層的材料可為氧化物半導體。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)、銦鋅氧化物(IZO)、氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，第四電極的材料與第五電極的材料可為N型氧化物半導體或P型氧化物半導體。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)或銦鋅氧化物(IZO)，且N型氧化物半導體可具有N型摻質。
依照本發明的一實施例所述，在上述鐵電記憶體結構中，P型氧化物半導體可包括氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)，且P型氧化物半導體可具有P型摻質。
基於上述，在本發明所提出的鐵電記憶體結構中，鐵電電容器結構包括交替堆疊的至少一個第一電極與多個第一介電層，第二電極穿過第一電極，且鐵電材料層設置在第一電極與第二電極之間。此外，第一電極可用以作為加權狀態電極(weighting state electrode)。因此，在對鐵電記憶體結構進行操作時，可藉由分別對第一電極與第二電極施加電壓來調整鐵電電容器結構的阻抗(如，電容)。如此一來，可在不增加鐵電記憶胞面積的情況下，使得單一個鐵電記憶胞具有多種儲存狀態。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中，相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明一些實施例的鐵電記憶體結構的剖面圖。圖2為圖1中的鐵電電容器結構的立體示意圖。圖3為根據本發明一些實施例的鐵電記憶體結構的剖面圖。
請參照圖1與圖2，鐵電記憶體結構10包括基底100、鐵電電容器結構102與開關元件104。基底100可為半導體基底，如矽基底。在本實施例中，鐵電電容器結構102可設置在開關元件104與基底100之間，但本發明並不以此為限。
鐵電電容器結構102設置在基底100上。鐵電電容器結構102包括至少一個電極106、多個介電層108、電極110與鐵電材料層112。至少一個電極106與多個介電層108交替堆疊。電極106可用以作為加權狀態電極。電極106的材料例如是鉬、鈦、鉭、鎢、鋁、銅、鉻或其合金。介電層108的材料例如是氧化矽、氮化矽、氮化鉿等介電材料。在本實施例中，電極106的數量是以多個為例，但電極106的數量並不限於圖中所示的數量。只要電極106的數量為至少一個，即屬於本發明所涵蓋的範圍。
電極110穿過電極106。此外，電極110可穿過多個介電層108的至少一部份。電極110可用以作為主體電極(bulk electrode)。電極110的材料例如是鉬、鈦、鉭、鎢、鋁、銅、鉻或其合金。
鐵電材料層112設置在電極106與電極110之間。鐵電材料層112的材料可包括氧化鉿鋯(HfZrO x，HZO)、鋯鈦酸鉛(Pb[Zr xTi 1-x]O 3，PZT)、鈦酸鍶(SrTiO 3，STO)、鈦酸鋇(BaTiO 3，BTO)或鐵酸鉍(BiFeO 3，BFO)。
此外，鐵電電容器結構102可包括至少一個鐵電電容器FC，其中每個鐵電電容器FC可包括一個電極106、電極110與鐵電材料層112。在本實施例中，鐵電電容器結構102是以包括彼此電性連接的多個鐵電電容器FC為例，但本發明並不以此為限。在一些實施例中，多個鐵電電容器FC可共用電極110與鐵電材料層112。此外，鐵電電容器FC的數量不限於圖中所示的數量。只要鐵電電容器FC的數量為至少一個，即屬於本發明所涵蓋的範圍。
開關元件104電性連接至鐵電電容器結構102。在本實施例中，開關元件104可設置在鐵電電容器結構102上。在本實施例中，開關元件104可為電晶體，但本發明並不以此為限。開關元件104可包括通道層114、電極116、電極118、電極120與介電層122。通道層114設置在鐵電電容器結構102上。通道層114的材料可為氧化物半導體。在一些實施例中，上述氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)、銦鋅氧化物(IZO)、氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)。
電極116與電極118設置在鐵電電容器結構102上，且位在通道層114的兩側。電極116與電極118分別可用以作為源極與汲極中的一者與另一者。在本實施例中，電極116可用以作為源極，且電極118可用以作為汲極。電極116的材料與電極118的材料可為N型氧化物半導體或P型氧化物半導體。在一些實施例中，上述N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)或銦鋅氧化物(IZO)，且N型氧化物半導體可具有N型摻質。在一些實施例中，上述P型氧化物半導體包括氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)，且所述P型氧化物半導體可具有P型摻質。
電極120設置在通道層114上。電極120可用以作為閘極。電極120的材料例如是鉬、鈦、鉭、鎢、鋁、銅、鉻或其合金。
介電層122設置在電極120與通道層114之間。在一些實施例中，介電層122更可設置在電極120與電極116之間以及電極120與電極118之間。介電層122可用以作為閘介電層。介電層122的材料例如是氧化矽、氮化矽、氮化鉿等介電材料。
在本實施例中，如圖1所示，開關元件104的通道層114可電性連接至鐵電電容器結構102的電極110，藉此開關元件104可電性連接至鐵電電容器結構102，但本發明並不以此為限。在另一些實施例中，如圖3所示，開關元件104的電極116可電性連接至鐵電電容器結構102的電極110，藉此開關元件104可電性連接至鐵電電容器結構102。
此外，鐵電記憶體結構10更可包括其他所需的介電層(用以進行隔離)及/或其他所需的內連線結構(用於進行電性連接)，於此省略其說明。
以下，藉由表1來說明鐵電記憶體結構10的鐵電記憶胞MC的各種儲存狀態。鐵電記憶體結構10的鐵電記憶胞MC可包括彼此電性連接的鐵電電容器結構102與開關元件104。藉由控制施加在電極106與電極110的電壓，可使得鐵電電容器FC具有“正(+)方向”的極化狀態或“負(-)方向”的極化狀態。當鐵電電容器FC具有“正(+)方向”的極化狀態時，鐵電電容器FC可具有低阻抗(如，低電容C L)。當鐵電電容器FC具有“負(-)方向”的極化狀態時，鐵電電容器FC可具有高阻抗(如，高電容C H)。因此，每個鐵電電容器FC的阻抗(如，電容)可藉由施加在電極106與電極110的電壓來進行調整。如此一來，在對鐵電記憶胞MC進行操作時，電極106可用以作為加權狀態電極，且可藉由分別對電極106與電極110施加電壓來調整鐵電電容器結構102的阻抗(如，電容)，藉此單一個鐵電記憶胞MC可具有多種儲存狀態。在本實施例中，阻抗是以電容為例，但本發明並不以此為限。
舉例來說，鐵電電容器結構102可包括n個電極106，且n可為大於或等於1的整數。如表1所示，在鐵電電容器結構102包括n個電極106(如，表1中的加權狀態電極WE1~加權狀態電極WEn)的情況下，鐵電電容器結構102可包括彼此電性連接的n個鐵電電容器FC。藉此，鐵電記憶體結構10的鐵電記憶胞MC可具有“n+1”種儲存狀態(即，表1中的“儲存狀態0”~“儲存狀態n”)。
表1
加權狀態電極 WE1 WE2 WE3 …WEn
儲存狀態0： nC L C L C L C L ...C L
儲存狀態1： 1C H+(n-1)C L C H C L C L ...C L
儲存狀態2： 2C H+(n-2)C L C H C H C L …C L
儲存狀態3： 3C H+(n-3)C L C H C H C H …C L
…   …   …   …   …  
儲存狀態n： nC H C H C H C H …C H
基於上述實施例可知，在鐵電記憶體結構10中，鐵電電容器結構102包括交替堆疊的至少一個電極106與多個介電層108，電極110穿過電極106，且鐵電材料層112設置在電極106與電極110之間。此外，電極106可用以作為加權狀態電極。因此，在對鐵電記憶體結構10進行操作時，可藉由分別對電極106與電極110施加電壓來調整鐵電電容器結構102的阻抗(如，電容)。如此一來，可在不增加鐵電記憶胞MC的面積的情況下，使得單一個鐵電記憶胞MC具有多種儲存狀態。
圖4為根據本發明一些實施例的鐵電記憶體結構的剖面圖。圖5為根據本發明一些實施例的鐵電記憶體結構的剖面圖。
請參照圖1與圖4，圖4的鐵電記憶體結構20與圖1的鐵電記憶體結構10的差異如下。在圖4的鐵電記憶體結構20中，開關元件204可設置在鐵電電容器結構102與基底100之間。在本實施例中，開關元件204可設置在基底100上，且鐵電電容器結構102可設置在開關元件204上。
開關元件204電性連接至鐵電電容器結構102。在本實施例中，開關元件204可為電晶體。開關元件204可包括電極220、介電層222、通道層214、電極216與電極218。電極220設置在基底100上。電極220可用以作為閘極。電極220的材料例如是鉬、鈦、鉭、鎢、鋁、銅、鉻或其合金。
介電層222設置在電極220與基底100上。介電層222可用以作為閘介電層。介電層222的材料例如是氧化矽、氮化矽、氮化鉿等介電材料。
通道層214設置在介電層222上，且位在電極220上方。通道層214的材料可為氧化物半導體。在一些實施例中，上述氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)、銦鋅氧化物(IZO)、氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)。
電極216與電極218設置在介電層222上，且位在通道層214的兩側。在一些實施例中，電極216與電極218可部分覆蓋通道層214。電極216與電極218分別可用以作為源極與汲極中的一者與另一者。在本實施例中，電極216可用以作為源極，且電極218可用以作為汲極。電極216的材料與電極218的材料可為N型氧化物半導體或P型氧化物半導體。在一些實施例中，上述N型氧化物半導體可包括氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)或銦鋅氧化物(IZO)，且N型氧化物半導體可具有N型摻質。在一些實施例中，上述P型氧化物半導體包括氧化鈷(CoO x)、氧化鎳(NiO x)、鍶銅氧化物(SrCu 2O x)、銅鋁氧化物(CuAlO 2)、銅銦氧化物(CuInO 2)或銅鎵氧化物(CuGaO 2)，且所述P型氧化物半導體可具有P型摻質。
在本實施例中，如圖4所示，開關元件204的通道層214可電性連接至鐵電電容器結構102的電極110，藉此開關元件204可電性連接至鐵電電容器結構102，但本發明並不以此為限。舉例來說，如圖4所示，電極110可穿過電極106與介電層108而電性連接至通道層214。在另一些實施例中，如圖5所示，開關元件204的電極216可電性連接至鐵電電容器結構102的電極110，藉此開關元件204可電性連接至鐵電電容器結構102。舉例來說，如圖5所示，電極110可穿過電極106與介電層108而電性連接至電極216。
此外，鐵電記憶體結構20與鐵電記憶體結構10中的相同或相似的構件使用相同或相似的符號表示，且鐵電記憶體結構20與鐵電記憶體結構10中相同或相似的內容(如，操作方法)，可參考上述實施例對鐵電記憶體結構10的說明，於此不再說明。另外，鐵電記憶體結構20更可包括其他所需的介電層(用以進行隔離)及/或其他所需的內連線結構(用於進行電性連接)，於此省略其說明。
基於上述實施例可知，在鐵電記憶體結構20中，鐵電電容器結構102包括交替堆疊的至少一個電極106與多個介電層108，電極110穿過電極106，且鐵電材料層112設置在電極106與電極110之間。此外，電極106可用以作為加權狀態電極。因此，在對鐵電記憶體結構20進行操作時，可藉由分別對電極106與電極110施加電壓來調整鐵電電容器結構102的阻抗(如，電容)。如此一來，可在不增加鐵電記憶胞MC的面積的情況下，使得單一個鐵電記憶胞MC具有多種儲存狀態。
綜上所述，在上述實施例的鐵電記憶體結構中，鐵電電容器結構包括交替堆疊的至少一個加權狀態電極與多個介電層，且加權狀態電極可用以調整鐵電電容器結構的阻抗(如，電容)。因此，可在不增加鐵電記憶胞面積的情況下，使得單一個鐵電記憶胞具有多種儲存狀態。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20:鐵電記憶體結構 100:基底 102:鐵電電容器結構 104,204:開關元件 106,110,116,118,120,216,218,220:電極 108,122,222:介電層 112:鐵電材料層 114,214:通道層 FC:鐵電電容器 MC:鐵電記憶胞
圖1為根據本發明一些實施例的鐵電記憶體結構的剖面圖。 圖2為圖1中的鐵電電容器結構的立體示意圖。 圖3為根據本發明一些實施例的鐵電記憶體結構的剖面圖。 圖4為根據本發明一些實施例的鐵電記憶體結構的剖面圖。 圖5為根據本發明一些實施例的鐵電記憶體結構的剖面圖。
10:鐵電記憶體結構
100:基底
102:鐵電電容器結構
104:開關元件
106,110,116,118,120,122:電極
108:介電層
112:鐵電材料層
114:通道層
FC:鐵電電容器
MC:鐵電記憶胞

Claims (20)

  1. 一種鐵電記憶體結構，包括： 基底； 鐵電電容器結構，設置在所述基底上，且包括： 交替堆疊的至少一個第一電極與多個第一介電層； 第二電極，穿過所述第一電極；以及 鐵電材料層，設置在所述第一電極與所述第二電極之間；以及 開關元件，電性連接至所述鐵電電容器結構。
  2. 如請求項1所述的鐵電記憶體結構，其中所述鐵電電容器結構設置在所述開關元件與所述基底之間。
  3. 如請求項2所述的鐵電記憶體結構，其中所述開關元件為電晶體，且包括： 通道層，設置在所述鐵電電容器結構上； 第三電極與第四電極，設置在所述鐵電電容器結構上，且位在所述通道層的兩側； 第五電極，設置在所述通道層上；以及 第二介電層，設置在所述第五電極與所述通道層之間。
  4. 如請求項3所述的鐵電記憶體結構，其中所述開關元件的所述通道層電性連接至所述鐵電電容器結構的所述第二電極。
  5. 如請求項3所述的鐵電記憶體結構，其中所述開關元件的所述第三電極電性連接至所述鐵電電容器結構的所述第二電極。
  6. 如請求項3所述的鐵電記憶體結構，其中所述通道層的材料包括氧化物半導體。
  7. 如請求項6所述的鐵電記憶體結構，其中所述氧化物半導體包括氧化銦鎵鋅、氧化鋅、銦鋅氧化物、氧化鈷、氧化鎳、鍶銅氧化物、銅鋁氧化物、銅銦氧化物或銅鎵氧化物。
  8. 如請求項3所述的鐵電記憶體結構，其中所述第三電極的材料與所述第四電極的材料包括N型氧化物半導體或P型氧化物半導體。
  9. 如請求項8所述的鐵電記憶體結構，其中所述N型氧化物半導體包括氧化銦鎵鋅、氧化鋅或銦鋅氧化物，且所述N型氧化物半導體具有N型摻質。
  10. 如請求項8所述的鐵電記憶體結構，其中所述P型氧化物半導體包括氧化鈷、氧化鎳、鍶銅氧化物、銅鋁氧化物、銅銦氧化物或銅鎵氧化物，且所述P型氧化物半導體具有P型摻質。
  11. 如請求項1所述的鐵電記憶體結構，其中所述開關元件設置在所述鐵電電容器結構與所述基底之間。
  12. 如請求項11所述的鐵電記憶體結構，其中所述開關元件為電晶體，且包括： 第三電極，設置在所述基底上； 第二介電層，設置在所述第三電極與所述基底上； 通道層，設置在所述第二介電層上，且位在所述第三電極上方；以及 第四電極與第五電極，設置在所述第二介電層上，且位在所述通道層的兩側。
  13. 如請求項12所述的鐵電記憶體結構，其中所述開關元件的所述通道層電性連接至所述鐵電電容器結構的所述第二電極。
  14. 如請求項12所述的鐵電記憶體結構，其中所述開關元件的所述第四電極電性連接至所述鐵電電容器結構的所述第二電極。
  15. 如請求項12所述的鐵電記憶體結構，其中所述第四電極與所述第五電極部分覆蓋所述通道層。
  16. 如請求項12所述的鐵電記憶體結構，其中所述通道層的材料包括氧化物半導體。
  17. 如請求項16所述的鐵電記憶體結構，其中所述氧化物半導體包括氧化銦鎵鋅、氧化鋅、銦鋅氧化物、氧化鈷、氧化鎳、鍶銅氧化物、銅鋁氧化物、銅銦氧化物或銅鎵氧化物。
  18. 如請求項12所述的鐵電記憶體結構，其中所述第四電極的材料與所述第五電極的材料包括N型氧化物半導體或P型氧化物半導體。
  19. 如請求項18所述的鐵電記憶體結構，其中所述N型氧化物半導體包括氧化銦鎵鋅、氧化鋅或銦鋅氧化物，且所述N型氧化物半導體具有N型摻質。
  20. 如請求項18所述的鐵電記憶體結構，其中所述P型氧化物半導體包括氧化鈷、氧化鎳、鍶銅氧化物、銅鋁氧化物、銅銦氧化物或銅鎵氧化物，且所述P型氧化物半導體具有P型摻質。
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