TW202310309A - 中介層、扇出晶圓級封裝體及半導體封裝體的製造方法 - Google Patents

中介層、扇出晶圓級封裝體及半導體封裝體的製造方法 Download PDF

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蕭景文
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Abstract

一種有機中介層包括：嵌入有重分佈內連線結構的內連線級介電材料層；位於內連線級介電材料層的第一側的封裝側凸塊結構；至少一個介電覆蓋層，位於內連線級介電材料層的第二側；接合級介電層，位於至少一個介電覆蓋層上；金屬墊結構，包括嵌入在至少一個介電覆蓋層中的墊通孔部分以及嵌入在接合級介電層中的墊板部分；以及邊緣密封環結構，從包括封裝側凸塊結構的接合表面的第一水平面垂直延伸到包括金屬墊結構的遠側平面的第二水平面。邊緣密封環結構可包括不具有鋁的金屬環結構的垂直堆疊且橫向圍繞封裝側凸塊結構和重分佈內連線結構。

Description

中介層、扇出晶圓級封裝體及半導體封裝體的製造方法
本揭露實施例是關於一種中介層、扇出晶圓級封裝體及半導體封裝體的製造方法，特別是關於一種包括基於銅的接續密封結構的中介層、扇出晶圓級封裝體及半導體封裝體的製造方法。
扇出晶圓級封裝體(fan-out wafer level package；FOWLP)可使用半導體晶粒和封裝基底之間的中介層。 可接受的中介層具有足夠的機械強度以承受用於附接半導體晶粒和封裝基底的接合製程。
本揭露實施例提供一種中介層，包括：嵌入有重分佈內連線結構的內連線級介電材料層；嵌入於封裝側介電材料層中的封裝側凸塊結構，其中封裝側介電材料層位於內連線級介電材料層的第一側；至少一個介電覆蓋層，位於內連線級介電材料層的第二側；接合級介電層，位於至少一個介電覆蓋層上；金屬墊結構，包括嵌入在至少一個介電覆蓋層中的墊通孔部分和嵌入在接合級介電層中的墊板部分；以及邊緣密封環結構，從包括封裝側凸塊結構的接合表面的第一水平面垂直延伸到包括金屬墊結構的遠側平面的第二水平面，且包括不具有鋁的金屬環結構的垂直堆疊且橫向圍繞封裝側凸塊結構和每個重分佈內連線結構。
本揭露實施例提供一種扇出晶圓級封裝體，包括：中介層和附接到中介層的至少一個半導體晶粒，其中中介層包括：嵌入有重分佈內連線結構的內連線級介電材料層；嵌入於封裝側介電材料層中的封裝側凸塊結構，其中封裝側介電材料層位於內連線級介電材料層的第一側；至少一個介電覆蓋層，位於內連線級介電材料層的第二側；接合級介電層，位於至少一個介電覆蓋層上；邊緣密封環結構，包括金屬環結構的垂直堆疊，垂直堆疊不具有鋁且包括原子百分比大於95%的銅，邊緣密封環結構垂直延伸穿過內連線級介電材料層和至少一個介電覆蓋層，橫向圍繞封裝側凸塊結構與重分佈內連線結構的每一者，且嵌入於接合級介電層內並由接合級介電層所覆蓋；以及接合至至少一個半導體晶粒的晶粒側凸塊結構，其中晶粒側凸塊結構中的每一者包括：凸塊柱部分，具有圓柱形狀並接觸接合級介電層的遠側表面；以及凸塊通孔部分，由接合級介電層橫向圍繞且接觸金屬墊結構中的相應一者。
本揭露實施例提供一種半導體封裝體的製造方法，包括：在載體基底上方形成嵌入有重分佈內連線結構和內連線級金屬環結構的內連線級介電材料層，其中內連線級金屬環結構橫向圍繞重分佈內連線結構；在內連線級介電材料層上方形成至少一個介電覆蓋層；形成穿過至少一個介電覆蓋層且在至少一個介電覆蓋層上方的金屬墊結構和墊級金屬環結構；在金屬墊結構上方形成接合級介電層；在金屬墊結構上方形成穿過接合級介電層的通孔開口；以及在金屬墊結構的相應一者上的接合級介電層上形成晶粒側凸塊結構，其中提供邊緣密封環結構，其包括墊級金屬環結構和內連線級金屬環結構的組件，且橫向圍繞重分佈內連線結構和金屬墊結構，且垂直延伸穿過內連線級介電材料層中的每一者和至少一個介電覆蓋層。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。在本揭露所述的各種範例中可重複使用參考標號及/或字母。這些重複是為了簡潔及清楚的目的，本身並不表示所揭露的各種實施例及/或配置之間有任何關係。此外，以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複標號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此做同樣的解釋。除非另有明確說明，否則假設具有相同標號的每個元件具有相同的材料組成且具有相同厚度範圍內的厚度。
本揭露有關於半導體裝置，且具體是關於包含包括抗應力接合結構的有機中介層的晶片封裝結構及其製造方法，現在詳細說明其各個方面。
通常而言，本揭露的方法和結構可用於提供有機中介層，有機中介層包括阻擋水分、氫氣和污染物橫向進入的銅邊緣密封環結構。銅邊緣密封環結構可以是基於銅的，且可以不含鋁。現在參照圖式說明本揭露實施例的方法和結構的各個方面。
第1A圖是根據本揭露實施例的在形成嵌入內連線級介電材料層和內連線級金屬環結構中的重分佈內連線結構之後的範例性結構的垂直剖視圖。第1B圖是第1A圖的範例性結構的單位晶粒區域的俯視圖。第1C圖是第1B圖的範例性結構的區域C的俯視圖。第1D圖是沿第1C圖的垂直平面D-D'的垂直剖視圖。
第1A圖至第1D圖中所示的範例性結構包括形成在載體基底300上方的有機中介層400。每個有機中介層400可以形成在相應的單元中介層區域UIA內。可以在載體基底300上形成有機中介層400的二維陣列。有機中介層是指包括至少一種有機絕緣材料(例如有機聚合物基質材料)的中介層。載體基底300可以是圓形晶圓或矩形晶圓。載體基底300的橫向尺寸(例如圓形晶圓的直徑或矩形晶圓的側邊)可以介於約100mm到約500mm的範圍內，例如約200mm到約400mm，但可以使用更大或更小的橫向尺寸。載體基底300可以包括半導體基底、絕緣基底或導電基底。載體基底300可以是透明的或不透明的。載體基底300的厚度可以足以為後續將在上方形成的有機中介層400的陣列提供機械支撐。舉例而言，載體基底300的厚度可以介於約60微米到約1毫米(mm)的範圍內，但是也可以使用更小和更大的厚度。
可以將黏著層301施加到載體基底300的頂面。在一實施例中，載體基底300可以包括光學透明材料，例如玻璃或藍寶石。在本實施例中，黏著層301可以包括光熱轉換(light-to-heat conversion；LTHC)層。光熱轉換層是使用旋塗方法施加的基於溶劑的塗層。光熱轉換層可以形成將紫外光轉化為熱的薄層，使得光熱轉換層失去黏著性。替代地，黏著層301可以包括熱分解黏著材料。舉例而言，黏著層301可以包括在升高的溫度下分解的丙烯酸壓敏黏著劑。熱分解黏著劑材料的脫離溫度可以介於約150度至約400度的範圍內。在其他溫度下分解的其他適合的熱分解黏著劑材料也在本揭露所考量的範圍內。
可以接著在黏著層301上方形成凸塊結構。可以隨後使用凸塊結構來提供與封裝基底的接合，因此，在本揭露中被稱為封裝側凸塊結構18。封裝側凸塊結構18可以包括可接合到焊料材料的任何金屬材料。舉例而言，可以在黏著層301上沉積凸塊下金屬(underbump metallurgy；UBM)層堆疊。可以選擇凸塊下金屬層堆疊內的材料層的順序，使得焊料材料部分可以隨後接合到黏著層的底面的部分。可用於凸塊下金屬層堆疊的層堆疊包括但不限於 Cr/Cr-Cu/Cu/Au、Cr/Cr-Cu/Cu、TiW/Cr/Cu、Ti/Ni/Au和Cr/Cu/Au的堆疊。其他適合的材料亦在本揭露所考量的範圍內。 凸塊下金屬層堆疊的厚度可以介於約5微米到約60微米的範圍內，例如約10微米到約30微米，但是也可以使用更小和更大的厚度。
光阻層可以施加在凸塊下金屬層堆疊上，且可以被微影圖案化以形成離散圖案化光阻材料部分的陣列和橫向圍繞離散圖案化光阻材料部分陣列的連續環形光阻材料部分。可以進行蝕刻製程以移除凸塊下金屬層堆疊的未被遮蔽的部分。蝕刻製程可以是等向性蝕刻製程或非等向性蝕刻製程。位於離散圖案化光阻材料部分陣列下方的凸塊下金屬層堆疊的剩餘部分包括封裝側凸塊結構18。位於連續環形光阻材料部分下方的凸塊下金屬層堆疊的環形圖案化部分包括封裝側金屬環結構51。在一實施例中，封裝側凸塊結構18可被配置為二維陣列。二維週期陣列可以是矩形週期陣列。在一實施例中，封裝側凸塊結構18可以形成為受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊結構。在一實施例中，封裝側金屬環結構51可以包括原子百分比大於80%的銅，例如大於90%及/或大於95%。接下來可以例如透過灰化來移除光阻層。
封裝側介電材料層12可以沉積在封裝側凸塊結構18上方。封裝側介電材料層12包括至少一種介電材料。在一實施例中，封裝側介電材料層12可以包括封裝側氮化矽層122和封裝側氧化矽層124的層堆疊。封裝側氮化矽層122的厚度可以介於約50奈米到約300奈米的範圍內。封裝側氮化矽層122可用作封裝側鈍化介電層，其阻擋水分、氫氣和污染物從將要形成的有機中介層的第一側(即封裝側)擴散。封裝側介電材料層12的厚度可以大於封裝側凸塊結構18的厚度。舉例而言，封裝側介電材料層12的厚度可以介於約5微米到約60微米的範圍內，例如約10微米到約30微米，但也可以使用更小和更大的厚度。選擇性地，可以進行化學機械平坦化製程以從包括封裝側凸塊結構18的頂面的水平面上方移除封裝側介電材料層12的部分。通常而言，嵌入在封裝側介電材料層12中的封裝側凸塊結構18可以形成在載體基底300上方。封裝側凸塊結構18的底面(亦稱為遠側平面)和封裝側介電材料層12的底面(亦稱為遠側平面)可以形成在第一水平面HP1內，第一水平面HP1是包括黏著層301的頂面的水平面。
可隨後在封裝側凸塊結構18和封裝側介電材料層12上方形成嵌入在附加介電材料層中的重分佈內連線結構40和內連線級金屬環結構(52、54、56)。重分佈內連線結構40和內連線級金屬環結構(52、54、56)可以是基於銅的，且可以包括原子百分比大於95%的銅。附加介電材料層在本揭露中統稱為內連線級介電材料層20。內連線級介電材料層20可包括複數個介電材料層20，例如第一介電材料層22、第二介電材料層24、第三介電材料層26和第四介電材料層28。雖然使用四個介電材料層20嵌入有重分佈內連線結構40的實施例來說明本揭露，但是本揭露明確考量到內連線級介電材料層20包括兩個、三個或五個或更多個介電材料層的實施例。
通常來說，內連線級介電材料層20中的至少一者可以包括有機聚合物基質層，亦即，包括有機聚合物及/或基本上由有機聚合物組成的連續材料層。在一實施例中，每個內連線級介電材料層20可以包括有機聚合物基質層。因此，隨後形成的有機中介層包括至少一個有機聚合物基質層。通常而言，內連線級介電材料層20可以形成在封裝側介電材料層12上方，且重分佈內連線結構40的子集形成在封裝側凸塊結構18上。
重分佈內連線結構40包括可以透過介電材料層20中的相應一層形成的多層重分佈內連線結構40。重分佈內連線結構40可以包括金屬通孔結構、金屬線結構及/或整合的線路和通孔結構。每個整合的線和通孔結構包括包含金屬線結構和至少一個金屬通孔結構的單一結構。單一結構是指單一個連續結構，其中結構內的每個點可以透過僅在結構內延伸的連續線(可能是直的也可能不是直的)連接。
在說明性範例中，重分佈內連線結構40可以包括穿過第一介電材料層22的頂面及/或在第一介電材料層22的頂面上形成的第一重分佈內連線結構42；穿過第二介電材料層24的頂面及/或在第二介電材料層24的頂面上形成的第二重分佈內連線結構44；以及穿過第三介電材料層26的頂面及/或形成在第三介電材料層26的頂面上的第三重分佈內連線結構46。
內連線級金屬環結構(52、54、56)可以形成在與重分佈內連線結構40相同的層級。舉例而言，內連線級金屬環結構(52、54、56)可以包括第一內連線級金屬環結構52、第二內連線級金屬環結構54和第三內連線級金屬環結構56。第一內連線級金屬環結構52可以形成在與第一重分佈內連線結構42相同的層級，且與第一重分佈內連線結構42具有相同的厚度和相同的材料組成。第二內連線級金屬環結構54可以形成在與第二重分佈內連線結構44相同的層級，且與第二重分佈內連線結構44具有相同的厚度和相同的材料成分。第三內連線級金屬環結構56形成在與第三重分佈內連線結構46相同的層級，且與第三重分佈內連線結構46具有相同的厚度和相同的材料成分。內連線級金屬環結構(52、54、56)的總數可以根據重分佈內連線結構40的總層級數而改變。可以提供金屬環結構(51、52、54、56)的垂直堆疊。通常來說，金屬環結構(51、52、54、56)可以是基於銅的，且可以包括原子百分比大於95%的銅。在一實施例中，內連線級金屬環結構(52、54、56)的垂直堆疊可以不含鋁，且可以橫向包圍封裝側凸塊結構18和每個重分佈內連線結構40。
每個內連線級介電材料層20可以包括介電聚合物材料，例如聚醯亞胺(polyimide；PI)、苯並環丁烯(benzocyclobutene；BCB)或聚苯並噁唑(polybenzobisoxazole；PBO)。其他適合的材料亦在本揭露所考量的範圍內。每個內連線級介電材料層20的厚度可以介於約4微米到約20微米的範圍內，但是也可以使用更小和更大的厚度。每個重分佈內連線結構40包括至少一種金屬材料，例如Cu、Mo、Co、Ru、W、TiN、TaN、WN或是前述的組合或堆疊。其他適合的材料亦在本揭露所考量的範圍內。舉例而言，每個重分佈內連線結構40可以包括TiN層和Cu層的層堆疊。在重分佈內連線結構40包括金屬線結構的實施例中，金屬線結構的厚度可以介於約2微米到約20微米的範圍內，但是也可以使用更小和更大的厚度。
舉例而言，第三介電材料層26可以沉積在第二介電材料層24和第二重分佈內連線結構44上方，使得第三介電材料層26的頂面覆蓋在第二重分佈內連線結構44的頂面上，且與第二重分佈內連線結構44的頂面垂直分隔開。可以形成通孔腔穿過第三介電材料層26，使得第二重分佈內連線結構44的頂面物理性地暴露在每個通孔腔的底部。至少一種金屬材料可以沉積在通孔腔中和第三介電材料層26上方以形成第三重分佈內連線結構46。可以沉積和平坦化介電材料以形成第四介電材料層28。在一實施例中，第四介電材料層28可以包括有機聚合物基質層。在另一實施例中，第四介電材料層28可以包括氧化矽層。可以在形成第三重分佈內連線結構46之後沉積和平坦化第四介電材料層28的介電材料。替代地，可以在沉積第三介電材料層26的介電材料之後，沉積第四介電材料層28的介電材料，線溝槽可以形成在第四介電材料層28中，且可以穿過第三介電材料層26形成與線溝槽具有面積重疊的通孔腔，使得第二重分佈內連線結構44的頂面物理性地暴露在每個通孔腔的底部。通孔腔和線腔同時填充有至少一種金屬材料，且可以從包括第四介電材料層28的頂面的水平面上方移除至少一種金屬材料的多餘部分以形成第三重分佈內連線結構46。
在一實施例中，可以形成第二重分佈內連線結構44，其包括覆蓋第二介電材料層24的線部分。可以接著沉積第三介電材料層26且可以進行圖案化以形成穿過其中的通孔腔。至少一種金屬材料可以例如透過物理氣相沉積(physical vapor deposition；PVD)及/或電鍍沉積在通孔腔中和第三介電材料層26上方。在一實施例中，至少一種金屬材料可以基本上由銅組成。在一實施例中，至少一種金屬材料的厚度可以介於約3微米到約10微米的範圍內。
在替代實施例中，可形成第二重分佈內連線結構44，其包括覆蓋第二介電材料層24的線部分。第三介電材料層26可以沉積在第二介電材料層24上方，且第四介電材料層28可以沉積在第三介電材料層26上方。第四介電材料層28可以包括與第三介電材料層26的介電材料相同的介電材料，或者可以包括與第三介電材料層26的介電材料不同的介電材料。在第四介電材料層28包括與第三介電材料層26相同的材料的實施例中，可以使用單一個介電材料層來代替第三介電材料層26和第四介電材料層28的堆疊。
可以形成穿過第四介電材料層28的線腔，舉例而言，透過在第四介電材料層28上方施加和圖案化第一光阻層以形成線圖案，以及透過轉移第一光阻層中的線圖案穿過第四介電材料層28來形成線腔。舉例而言，可以透過灰化來移除第一光阻層。通孔腔可以透過第三介電材料層26形成，舉例而言，透過在第四介電材料層28上方和線溝槽中施加和圖案化第二光阻層以形成通孔圖案，以及透過轉移通孔圖案穿過第三介電材料層26來形成通孔腔。接著可以例如透過灰化來移除第二光阻層。
參照第2A圖和第2B圖，可以在內連線級介電材料層20的最頂部內連線級介電材料層(例如第四介電材料層28)上方形成至少一個介電覆蓋層30。至少一個介電覆蓋層30可包括無機介電材料，例如氮化矽、氧化矽、氮氧化矽、碳氧化矽、介電金屬氧化物或前述的組合。在非限制性的說明性範例中，至少一個介電覆蓋層30可以包括層堆疊，從底部到頂部包括氮化矽層304、包括第一矽酸鹽玻璃材料(例如未摻雜的矽酸鹽玻璃)的第一氧化矽層306以及包括第二矽酸鹽玻璃材料(例如摻雜的矽酸鹽玻璃)的第二氧化矽層308。至少一個介電覆蓋層30的總厚度可以介於約200奈米(nm)到約4微米的範圍內，例如約400奈米到約2微米，但是也可以使用更小和更大的厚度。在非限制性的說明性範例中，氮化矽層304可以具有介於約10奈米到約200奈米的範圍內的厚度，第一氧化矽層306可以具有介於約80奈米到約2微米的範圍內的厚度，且第二氧化矽層308可以具有介於約80奈米到約2微米的範圍內的厚度，但是對於每一層可以使用更小和更大的厚度。
參照第3A圖和第3B圖，可以在至少一個介電覆蓋層30上方施加光阻層(未圖示)，且可以將光阻層微影圖案化以形成離散開口和橫向圍繞離散開口的環形開口。進行非等向性蝕刻製程以將光阻層中的開口圖案轉移穿過至少一個介電覆蓋層30。可以形成穿過光阻層的環形開口下方的至少一個介電覆蓋層30的壕溝59。可以形成穿過光阻層中的離散開口下方的至少一個介電覆蓋層30的墊級通孔腔49。內連線級金屬環結構(52、54、56)的頂面暴露在壕溝59的底部。重分佈內連線結構(例如第三重分佈內連線結構46)的頂面暴露在墊級通孔腔49下方。
參照第4A圖和第4B圖，連續金屬種子層74L可以沉積在至少一個介電覆蓋層30上方的壕溝59和墊級通孔腔49中。連續金屬種子層74L包括金屬材料，例如導電金屬氮化物材料(例如TiN、TaN及/或WN)及/或銅，且可以透過物理氣相沉積來沉積。連續金屬種子層74L可以具有介於約5nm到約100nm範圍內的厚度，但是也可以使用更小和更大的厚度。
參照第5A圖和第5B圖，光阻層71可以施加在連續金屬種子層74L上，且可以進行微影圖案化以在穿過至少一個介電覆蓋層30的壕溝59和墊級通孔腔49的區域上方形成各種開口。光阻層71的厚度可以介於約2微米到約10微米的範圍內，但也可以使用更小和更大的厚度。光阻層71中的開口包括可以形成在包括墊級通孔腔49的區域的區域中的離散開口以及可以形成在包括壕溝59的整個區域的區域中的環形開口。在一實施例中，光阻層71中的每個離散開口可以具有圓形、矩形或圓角矩形的水平截面形狀，且可以具有比相應的下方墊級通孔腔49的面積更大的面積。在一實施例中，光阻層中的每個離散開口的最大橫向尺寸可以介於約5微米到約100微米的範圍內，但也可以使用更小和更大的尺寸。
參照第6A圖和第6B圖，可進行電鍍製程以在連續金屬種子層74L的物理暴露表面上電鍍銅。沉積銅的厚度可以小於光阻層71的厚度，且可以介於約1nm到約10nm的範圍內，但是也可以使用更小和更大的厚度。銅墊部分48B可以形成在光阻層71中的每個位在墊級通孔腔49上方的開口內。銅環結構58B可以形成在光阻層71中的位於在壕溝59上方的開口內。銅墊部分48B的頂面和銅環結構58B的頂面可以形成在同一水平面內，其被稱為第二水平面HP2。
參照第7A圖和第7B圖，可以例如透過灰化或透過溶解於溶劑中來移除光阻層71。
參照第8A圖和第8B圖，可以進行蝕刻製程以移除未被電鍍銅的一部分遮蔽的連續金屬種子層74L的部分，此電鍍銅覆蓋穿過至少一個介電覆蓋層30的相應通孔腔。連續金屬種子層74L的每個圖案化部分包括相應的金屬種子層(48A、58A)，其包括形成在墊級通孔腔49中的第一金屬種子層48A和形成在壕溝59中的第二金屬種子層58A。第一金屬種子層48A和銅墊部分48B的接續組合構成金屬墊結構48。第二金屬種子層58A和銅環結構58B的組合構成墊級金屬環結構58。在一實施例中，金屬墊結構48和墊級金屬環結構58可以基本上由銅組成。
每個金屬墊結構48包括位於包括至少一個介電覆蓋層30的頂面的水平面下方的墊通孔部分以及位於包括至少一個介電覆蓋層30的頂面的水平面上方的墊板部分。墊級金屬環結構58包括位於包括至少一個介電覆蓋層30的頂面的水平面下方的環形金屬通孔部分以及位於包括至少一個介電覆蓋層30的頂面的水平面上方的環形金屬線部分。
參照第9A圖和第9B圖，介電鈍化層62可以沉積在金屬結構(未圖示)上方，此金屬結構形成穿過至少一個介電覆蓋層30且位於至少一個介電覆蓋層30上方，例如接觸相應第三重分佈內連線結構46的頂面的金屬墊結構(未圖示)。在一實施例中，介電鈍化層62可以包括無機介電材料，例如氮化矽。在一實施例中，介電鈍化層62可以包括厚度介於約300奈米到約1.5微米的範圍內的氮化矽層，但也可以使用更小和更大的厚度。
參照第10A圖和第10B圖，可以在介電鈍化層62上方施加接合級聚合物層64。接合級聚合物層64可以包括例如聚醯亞胺的光敏聚合物材料。介電鈍化層62和接合級聚合物層64的組合在本揭露中被稱為接合級介電層60。接合級介電層60可以覆蓋墊層金屬環結構58的整個區域，且接觸墊級金屬環結構58的頂面、內側壁和外側壁。接合級聚合物層64可被圖案化以在覆蓋金屬墊結構48的區域中形成通孔開口79。可以進行蝕刻製程以轉移接合層聚合物層64中的開口圖案以穿過介電鈍化層62的下方部分。金屬墊結構48的頂面可以物理性地暴露在接合級介電層60中的通孔開口79下方。一般而言，通孔開口79形成為穿過金屬墊結構48上方的接合級介電層60。
第11A圖是根據本揭露實施例的在形成晶粒側凸塊結構且將焊球附接到晶粒側凸塊結構之後的範例性結構的垂直剖視圖。第11B圖是第11A圖的範例性結構的單位晶粒區域的俯視圖。第11C圖是第11B圖的範例性結構的區域C的俯視圖。第11D圖是沿第11C圖的垂直平面D-D'的垂直剖視圖。
銅可以沉積在金屬墊結構(未圖示)的物理性暴露的表面上。舉例而言，銅種子層或金屬氮化物種子層(包括金屬氮化物材料，例如TiN、TaN或WN)可以透過物理氣相沉積來沉積，且光阻層(未圖示)可以沉積在銅種子層上方。可以進行電鍍製程以在銅種子層或金屬氮化物種子層的​​未遮蔽部分上電鍍銅，以形成銅凸塊結構，其在本揭露中被稱為晶粒側凸塊結構80。晶粒側凸塊結構80可以形成在金屬墊結構48上。晶粒側凸塊結構80可以具有介於約40微米到約150微米的範圍內的高度(如在接觸接合級介電層60的頂面的底面與晶粒側凸塊結構80的頂面之間來測量)，例如約60微米到約100微米，但也可以使用更小和更大的高度。接著可以例如透過灰化或透過溶解於溶劑中來移除光阻層。
參照第12圖，通常而言，可以在金屬墊結構48中的相應一者上的接合級介電層60上方形成晶粒側凸塊結構80。可以形成邊緣密封環結構50，其包括封裝側金屬環結構51、內連線級金屬環結構(52、54、56)和墊級金屬環結構58的組件。邊緣密封環結構50橫向包圍每個重分佈內連線結構40和每個金屬墊結構48。邊緣密封環結構50垂直延伸穿過內連線級介電材料層20和至少一個介電覆蓋層30中的每一者。
參照第11A圖至第11D圖，根據本揭露的一實施例，提供了一種有機中介層400，其包括：嵌入有重分佈內連線結構40的內連線級介電材料層20；嵌入封裝側介電材料層12中的封裝側凸塊結構18，其中封裝側介電材料層12位於內連線級介電材料層20的第一側；位於內連線級介電材料層20的第二側的至少一個介電覆蓋層30；位於至少一個介電覆蓋層30上的接合級介電層60；包括嵌入在至少一個介電覆蓋層30中的墊通孔部分48V和嵌入在接合級介電層60中的墊板部分48P的金屬墊結構48；以及邊緣密封環結構50。邊緣密封環結構50從包括封裝側凸塊結構18的接合表面的第一水平面HP1垂直延伸到包括金屬墊結構48的遠端平面的第二水平面HP2，且包括內連線金屬環結構(52、54、56)的垂直堆疊，其不具有鋁且橫向圍繞封裝側凸塊結構18和每個重分佈內連線結構40。
在一實施例中，邊緣密封環結構50包括墊級金屬環結構58，其具有在第二水平面HP2內的遠側表面58D。在一實施例中，墊級金屬環結構58具有位於第三水平面HP3內的平坦表面(其為底面)，第三水平面HP3包括至少一個介電覆蓋層30和內連線級介電材料層20之間的界面。墊級金屬環結構58可以包括位於包括至少一個介電覆蓋層30和接合級介電層60之間的界面的水平面上方的線級部分58P以及位於包括至少一個介電覆蓋層30和接合級介電層60之間的界面的水平面下方通孔級部分58V。
在一實施例中，墊級金屬環結構58包括至少95%的原子百分比的銅，且可以基本上由銅組成。在一實施例中，墊級金屬環結構58包括與墊板部分48P具有相同高度的線級部分58P以及與墊通孔部分48V具有相同高度的通孔級部分58V。
在一實施例中，至少一個介電覆蓋層30包含無機介電材料(例如氧化矽)，且內連線級介電材料層20中的至少一者包括有機聚合物材料。在一實施例中，接合級介電層60包括介電鈍化層62和接合級聚合物層64。在一實施例中，介電鈍化層62包括氮化矽層。
在一實施例中，有機中介層400包括晶粒側凸塊結構80。晶粒側凸塊結構80中的每一者包括凸塊柱部分80P，凸塊柱部分80P具有圓柱形，且接觸接合級介電層60的遠側表面，凸塊通孔部分80V被接合級介電層60橫向包圍並接觸相應的一個金屬墊結構48。在一實施例中，晶粒側凸塊結構80和金屬墊結構48之間的每個界面位於第二水平面HP2內。在一實施例中，邊緣密封環結構50的整個區域可以被接合級介電層60覆蓋。
第12圖是根據本揭露實施例的在將半導體晶粒附接到有機中介層之後的範例性結構的垂直剖視圖。至少一個半導體晶粒(701、702)可以附接到每個有機中介層400。每個半導體晶粒(701、702)可以透過焊料材料部分788接合到相應單元中介層區域UIA內的晶粒側凸塊結構80的相應子集。每個半導體晶粒(701、702)可以包括晶粒凸塊結構708。在一實施例中，晶粒凸塊結構708可以包括微凸塊結構的二維陣列，且每個半導體晶粒(701、702)可以透過C2接合(即一對微凸塊之間的焊料接合)將其附接到晶粒側凸塊結構80。在半導體晶粒(701、702)的晶粒凸塊結構708設置在焊料材料部分788的陣列上方之後，可以進行回流焊料材料部分788的C2接合製程。
至少一個半導體晶粒(701、702)可以包括本技術領域已知的任何半導體晶粒。在一實施例中，至少一個半導體晶粒(701、702)可以包括晶片上系統(system-on-chip；SoC)晶粒，例如應用處理器晶粒。在一實施例中，至少一個半導體晶粒(701、702)可以包括複數個半導體晶粒(701、702)。在一實施例中，複數個半導體晶粒(701、702)可以包括第一半導體晶粒701和至少一個第二半導體晶粒702。在一實施例中，第一半導體晶粒701可以是中央處理單元晶粒，且至少一個第二半導體晶粒702可以包括圖形處理單元晶粒。在另一實施例中，第一半導體晶粒701可以包括晶片上系統(SoC)晶粒，且至少一個第二半導體晶粒702可以包括至少一個高頻寬記憶體(high bandwidth memory；HBM)晶粒，第二半導體晶粒702的每一者都包括靜態隨機存取記憶體晶粒的垂直堆疊且提供由JEDEC標準(即JEDEC固態技術協會所定義的標準)所定義的高頻寬。附接到相同有機中介層400的半導體晶粒(701、702)的頂面可以位於相同的水平面內。通常來說，至少一個半導體晶粒(701、702)可以透過至少一個焊料材料部分788的陣列附接到晶粒側凸塊結構80。
第13圖是根據本揭露實施例的在形成扇出晶圓級封裝體之後的範例性結構的垂直剖視圖。至少一個底部填充材料部分780可以形成在焊接材料部分788的每個接合陣列周圍。每個底部填充材料部分780可以透過在焊接材料部分788回流之後圍繞焊接材料部分788的陣列注入底部填充材料來形成。可以使用任何已知的底部填充材料施加方法，例如可以是毛細管底部填充方法、模製底部填充方法或印刷底部填充方法。在一實施例中，複數個半導體晶粒(701、702)可以附接到每個單元中介層區域UIA內的有機中介層400，且單一個底部填充材料部分780可以在複數個半導體晶粒(701、702)下方連續地延伸。
將環氧樹脂模製化合物(epoxy molding compound；EMC)施加到形成在有機中介層400和半導體晶粒(701、702)之間的間隙。環氧樹脂模製化合物包括可以硬化(即固化)以提供具有足夠剛性和機械強度的介電材料部分的含環氧樹脂化合物。環氧樹脂模製化合物可能包括環氧樹脂、硬化劑、二氧化矽(作為填充材料)和其他添加劑。環氧樹脂模製化合物可以根據黏度和流動性以液體形式或固體形式提供。液體環氧樹脂模製化合物 提供更好的處理、良好的流動性、更少的空隙、更好的填充和更少的流痕。固態環氧樹脂模製化合物提供更少的固化收縮、更好的隔離性和更少的晶粒偏移。環氧樹脂模製化合物中的高填料含量(例如85%重量百分比)可以縮短在模具中的時間，降低模具收縮率，且減少模具翹曲。環氧樹脂模製化合物中均勻的填料尺寸分佈可減少流痕，且可增強流動性。環氧樹脂模製化合物的固化溫度可以低於黏著層301的釋放(脫離)溫度。舉例而言，環氧樹脂模製化合物的固化溫度可以介於約125℃至約150℃的範圍內。
環氧樹脂模製化合物可以在固化溫度下固化以形成橫向包圍每個半導體晶粒(701、702)的環氧樹脂模製化合物矩陣。環氧樹脂模製化合物矩陣包括彼此橫向鄰接的複數個環氧樹脂模製化合物(EMC)晶粒框架790。每個環氧樹脂模製化合物晶粒框架790位於相應的單元中介層區域UIA內，且橫向圍繞並嵌入至少一個半導體晶粒(701、702)的相應一組，其可以是複數個半導體晶粒(701、702)。可以透過可使用化學機械平坦化的平坦化製程從包括半導體晶粒(701、702)的頂面的水平面上方移除環氧樹脂模製化合物的多餘部分。
第14圖是根據本揭露實施例的在切割扇出晶圓級封裝體之後的範例性結構的垂直剖視圖。載體基底300可以從有機中介層400、半導體晶粒(701、702)和環氧樹脂模製化合物晶粒框架790的組件上分離。黏著層301可以例如透過在升高溫度的熱退火來去活化。實施例可以包括黏著層301，黏著層301包括熱去活化的黏著劑材料。在載體基底300可以是透明的其他實施例中，黏著層301可以包括紫外線去活化的黏著劑材料。
有機中介層400、半導體晶粒(701、702)和環氧樹脂模製化合物晶粒框架790的組件可以沿著切割通道來切割，切割通道位於單元中介層區域的邊界上。有機中介層400、半導體晶粒(701、702)和環氧樹脂模製化合物晶粒框架790的每個切割的部分包括扇出晶圓級封裝體(FOWLP)，其包括至少一個半導體晶粒(701、702)(可以是複數個半導體晶粒)、有機中介層400、底部填充材料部分780和環氧樹脂模製化合物晶粒框架790。環氧樹脂模製化合物晶粒框架790和有機中介層400可以具有垂直重合的側壁，亦即，側壁位於同一垂直平面中。在扇出晶圓級封裝體包括複數個半導體晶粒(701、702)的實施例中，底部填充材料部分780可以接觸複數個半導體晶粒(701、702)的側壁。環氧樹脂模製化合物晶粒框架790在扇出晶圓級封裝體內的至少一個半導體晶粒(701、702)周圍連續地延伸，且橫向圍繞至少一個半導體晶粒(701、702)。
共同參照第1A圖至第14圖且根據本揭露的一個方面，提供了一種扇出晶圓級封裝體(FOWLP)，其包括有機中介層400和附接到有機中介層400的至少一個半導體晶粒(701、702)。有機中介層400包括嵌入有重分佈內連線結構40的內連線級介電材料層20；嵌入封裝側介電材料層12中的封裝側凸塊結構18，其中封裝側介電材料層12位於內連線級介電材料層20的第一側；位於內連線級介電材料層20的第二側的至少一個介電覆蓋層30；位於至少一個介電覆蓋層30上的接合級介電層60；邊緣密封環結構50，邊緣密封環結構50包括內連線級金屬環結構(52、54、56)的垂直堆疊，其不具有鋁且包括原子百分比大於95%的銅。此邊緣密封環結構垂直延伸穿過內連線級介電材料層20和至少一個介電覆蓋層30，橫向圍繞封裝側凸塊結構18和每個重分佈內連線結構40，且嵌入接合級介電層60內並被接合級介電層60覆蓋；以及接合到至少一個半導體晶粒(701、702)的晶粒側凸塊結構80。每個晶粒側凸塊結構80包括具有圓柱形狀且接觸接合級介電層60的遠側表面的凸塊柱部分80P，以及由接合級介電層60橫向圍繞和接觸相應的一個金屬墊結構48的凸塊通孔部分80V。
在一實施例中，有機中介層400包括延伸穿過至少一個介電覆蓋層30且嵌入接合級介電層60中的金屬墊結構48，以及從包括封裝側凸塊結構18的接合表面的第一水平面HP1垂直延伸到包括金屬墊結構48的遠端平面的第二水平平面HP2的邊緣密封環結構50。
在一實施例中，金屬墊結構48包括嵌入在至少一個介電覆蓋層30中的墊通孔部分48V和嵌入在接合級介電層60中的墊板部分48P，且邊緣密封環結構50包括墊級金屬環結構58，其具有在第二水平面HP2內的遠側表面。
在一實施例中，至少一個介電覆蓋層30包括無機介電材料(例如氧化矽)；內連線級介電材料層20中的至少一者包括有機聚合物材料；至少一個介電覆蓋層30包括介電鈍化層62和接合級聚合物層64。
第15圖是根據本揭露實施例的將封裝基底附接到扇出晶圓級封裝體之後的範例性結構的垂直剖視圖。可以提供封裝基底200。封裝基底200可以是包括芯基底210的有芯封裝基底，或者是不包括封裝芯的無芯封裝基底。替代地，封裝基底200可包括系統整合封裝基底(system-integrated package substrate；SoIS)，其包括重分佈層及/或介電中間層、至少一個嵌入式中介層(例如矽中介層)。這種系統整合封裝基底可以包括使用焊料材料部分、微凸塊、底部填充材料部分(例如模製底部填充材料部分)及/或黏著膜層的層間內連線。儘管使用範例性基底封裝體來說明本揭露，但是應理解的是，本揭露的範圍不受任何特定類型的基底封裝體的限制，且可以包括系統整合封裝基底。
芯基底210可以包括玻璃環氧樹脂板，玻璃環氧樹脂板包括板通孔陣列。可以在板通孔中提供包括金屬材料的穿芯通孔結構214的陣列。每個穿芯通孔結構214可以或可以不包括其中的圓柱形空心。選擇性地，介電襯墊212可用於將穿芯通孔結構214與芯基底210電性隔離。
封裝基底200可以包括板側表面層狀電路(surface laminar circuit；SLC)240和晶片側表面層狀電路(SLC)260。板側表面層狀電路240可以包括嵌入有板側佈線內連線244的板側絕緣層242。晶片側表面層狀電路260可以包括嵌入有晶片側佈線內連線264的晶片側絕緣層262。板側絕緣層242和晶片側絕緣層262可以包括光敏環氧樹脂材料，其可以被微影圖案化且隨後固化。板側佈線內連線244和晶片側佈線內連線264可以包括可透過電鍍沉積在板側絕緣層242或晶片側絕緣層262中的圖案內的銅。板側接合墊248的陣列可以電性連接到板側佈線內連線244，且可以被配置為允許透過焊球進行接合。晶片側接合墊268的陣列可以電性連接到晶片側佈線內連線264，且可以被配置為允許透過受控塌陷晶片連接(C4)焊球接合。
附接到有機中介層400、至少一個半導體晶粒(701、702)和環氧樹脂模製化合物晶粒框架790的組件的封裝側凸塊結構18的焊料材料部分450可以設置在封裝基底200的晶片側接合墊268的陣列上。可以進行回流製程以回流焊接材料部分450，進而使有機中介層400和封裝基底200之間接合。在一實施例中，焊接材料部分450可以包括受控塌陷晶片連接焊球，且有機中介層400、至少一個半導體晶粒(701、702)和環氧樹脂模製化合物晶粒框架790的組件可以使用受控塌陷晶片連接焊球陣列附接到封裝基底200。底部填充材料部分292可以透過施加和成形底部填充材料而形成在焊料材料部分450周圍。選擇性地，穩定結構294(例如蓋結構或環結構)，可以附接到有機中介層400、至少一個半導體晶粒(701、702)、環氧樹脂模製化合物晶粒框架790和封裝基底200的組件，以減少在後續的製程步驟期間及/或在組件的使用期間組件的變形。
第16圖是根據本揭露實施例的在將封裝基底附接到印刷電路板(PCB)之後的範例性結構的垂直剖視圖。參照第16圖，可以提供包括印刷電路板基底110和印刷電路板接合墊180的印刷電路板(PCB)100。印刷電路板100至少在印刷電路板基底110的一側包括印刷電路(未圖示)。可以形成焊點陣列190以將板側接合墊248的陣列接合到印刷電路板接合墊180的陣列。焊點190可以透過在板側接合墊248的陣列和印刷電路板接合墊180的陣列之間設置焊球陣列，並透過回流焊球陣列來形成。底部填充材料部分192可以透過施加且成形底部填充材料而形成在焊點190周圍。封裝基底200透過焊點190的陣列附接到印刷電路板100。
參照第17圖，繪示用於製造本揭露實施例的有機中介層400的步驟的流程圖。參照步驟1710和第1A圖至第1D圖，在載體基底300上方形成嵌入有重分佈內連線結構40和內連線級金屬環結構(52、54、56)的內連線級介電材料層20。內連線級金屬環結構(52、54、 56)橫向圍繞重分佈內連線結構40。參照步驟1720和第2A圖、第2B圖，可以在內連線級介電材料層20上方形成至少一個介電覆蓋層30。參照步驟1730和第3A圖至第8B圖，可以形成金屬墊結構48和墊級金屬環結構58穿過至少一個介電覆蓋層30且位在至少一個介電覆蓋層30上方。參照步驟1740和第9A圖至第10B圖，可以在金屬墊結構48上方形成接合級介電層60。參照步驟1750和第10A圖、第10B圖，可以形成通孔開口79穿過金屬墊結構48上方的接合級介電層60。參照步驟1750和第11A圖至第11D圖，可以在金屬墊結構48中的相應一者上的接合級介電層60上方形成晶粒側凸塊結構80。提供邊緣密封環結構50，其包括墊級金屬環結構58和內連線級金屬環結構(52、54、56)的組件，且橫向包圍每個重分佈內連線結構40和每個金屬墊結構48，且垂直延伸穿過每個內連線級介電材料層20和至少一個介電覆蓋層30。
本揭露的各種結構和方法可用於提供不需要使用鋁的基於銅的邊緣密封環結構50。基於銅的邊緣密封環結構50、封裝側氮化矽層122(其可以包括氮化矽層)、介電鈍化層62、封裝側凸塊結構18和晶粒側凸塊結構80的組合可以提供一組接續的擴散阻擋結構，其封裝重分佈內連線結構40和內連線級介電材料層20，並因此保護重分佈內連線結構40和內連線級介電材料層20避免水分、氫氣及/或污染物侵入。基於銅的邊緣密封環結構50、封裝側氮化矽層122(其可以包括氮化矽層)、介電鈍化層62、封裝側凸塊結構18和晶粒側凸塊結構80的組合提供接續的密封結構而不具有任何開口穿過。
在一些實施例中，提供一種中介層，包括：嵌入有重分佈內連線結構的內連線級介電材料層；嵌入於封裝側介電材料層中的封裝側凸塊結構，其中封裝側介電材料層位於內連線級介電材料層的第一側；至少一個介電覆蓋層，位於內連線級介電材料層的第二側；接合級介電層，位於至少一個介電覆蓋層上；金屬墊結構，包括嵌入在至少一個介電覆蓋層中的墊通孔部分和嵌入在接合級介電層中的墊板部分；以及邊緣密封環結構，從包括封裝側凸塊結構的接合表面的第一水平面垂直延伸到包括金屬墊結構的遠側平面的第二水平面，且包括不具有鋁的金屬環結構的垂直堆疊且橫向圍繞封裝側凸塊結構和每個重分佈內連線結構。
在一些實施例中，邊緣密封環結構包括墊級金屬環結構，墊級金屬環結構具有在第二水平面內的遠側表面。
在一些實施例中，墊級金屬環結構具有位於水平面內的平坦表面，水平面包括至少一個介電覆蓋層和內連線級介電材料層之間的界面。
在一些實施例中，墊級金屬環結構包括至少95%的原子百分比的銅。
在一些實施例中，墊級金屬環結構包括：具有與墊板部分相同高度的線級部分；以及具有與墊通孔部分相同高度的通孔級部分。
在一些實施例中，至少一個介電覆蓋層包含無機介電材料；以及內連線級介電材料層中的至少一者包括有機聚合物材料。
在一些實施例中，接合級介電層包括介電鈍化層和接合級聚合物層。
在一些實施例中，介電鈍化層包括氮化矽層。
在一些實施例中，此中介層更包括晶粒側凸塊結構，其中晶粒側凸塊結構的每一者包括：凸塊柱部分，具有圓柱形狀且接觸接合級介電層的遠側表面；以及凸塊通孔部分，由接合級介電層橫向圍繞且接觸金屬墊結構中的相應一者。
在一些實施例中，晶粒側凸塊結構與金屬墊結構之間的每一界面位於第二水平面內；以及焊料材料部分的陣列附接到晶粒側凸塊結構。
在一些實施例中，邊緣密封環結構的整個區域被接合級介電層所覆蓋。
在一些實施例中，提供一種扇出晶圓級封裝體，包括：中介層和附接到中介層的至少一個半導體晶粒，其中中介層包括：嵌入有重分佈內連線結構的內連線級介電材料層；嵌入於封裝側介電材料層中的封裝側凸塊結構，其中封裝側介電材料層位於內連線級介電材料層的第一側；至少一個介電覆蓋層，位於內連線級介電材料層的第二側；接合級介電層，位於至少一個介電覆蓋層上；邊緣密封環結構，包括金屬環結構的垂直堆疊，垂直堆疊不具有鋁且包括原子百分比大於95%的銅，邊緣密封環結構垂直延伸穿過內連線級介電材料層和至少一個介電覆蓋層，橫向圍繞封裝側凸塊結構與重分佈內連線結構的每一者，且嵌入於接合級介電層內並由接合級介電層所覆蓋；以及接合至至少一個半導體晶粒的晶粒側凸塊結構，其中晶粒側凸塊結構中的每一者包括：凸塊柱部分，具有圓柱形狀並接觸接合級介電層的遠側表面；以及凸塊通孔部分，由接合級介電層橫向圍繞且接觸金屬墊結構中的相應一者。
在一些實施例中，中介層包括延伸穿過至少一個介電覆蓋層且嵌入於接合級介電層中的金屬墊結構；以及邊緣密封環結構從包括封裝側凸塊結構的接合表面的第一水平面垂直延伸到包括金屬墊結構的遠側平面的第二水平面。
在一些實施例中，金屬墊結構包括嵌入在至少一個介電覆蓋層中的墊通孔部分和嵌入在接合級介電層中的墊板部分；以及邊緣密封環結構包括墊級金屬環結構，其具有在第二水平面內的遠側表面。
在一些實施例中，至少一個介電覆蓋層包括無機介電材料；內連線級介電材料層的至少一者包括有機聚合物材料；以及至少一個介電覆蓋層包括介電鈍化層和接合級聚合物層。
在一些實施例中，提供一種半導體封裝體的製造方法，包括：在載體基底上方形成嵌入有重分佈內連線結構和內連線級金屬環結構的內連線級介電材料層，其中內連線級金屬環結構橫向圍繞重分佈內連線結構；在內連線級介電材料層上方形成至少一個介電覆蓋層；形成穿過至少一個介電覆蓋層且在至少一個介電覆蓋層上方的金屬墊結構和墊級金屬環結構；在金屬墊結構上方形成接合級介電層；在金屬墊結構上方形成穿過接合級介電層的通孔開口；以及在金屬墊結構的相應一者上的接合級介電層上形成晶粒側凸塊結構，其中提供邊緣密封環結構，其包括墊級金屬環結構和內連線級金屬環結構的組件，且橫向圍繞重分佈內連線結構和金屬墊結構，且垂直延伸穿過內連線級介電材料層中的每一者和至少一個介電覆蓋層。
在一些實施例中，此方法更包括在載體基底上方形成嵌入於封裝側介電材料層中的封裝側凸塊結構，其中內連線級介電材料層形成在封裝側介電材料層上方，且重分佈內連線結構的子集形成在封裝側凸塊結構上。
在一些實施例中，接合級介電層覆蓋墊級金屬環結構的整個區域且接觸墊級金屬環結構的頂面、內側壁和外側壁。
在一些實施例中，此方法更包括：形成穿過至少一個介電覆蓋層的壕溝和墊級通孔腔，其中內連線級金屬環結構的頂面暴露於壕溝的底部，且重分佈內連線結構的頂面暴露在墊級通孔腔下方；以及在壕溝和墊級通孔腔中以及在至少一個介電覆蓋層上方沉積且圖案化銅層，其中銅層的圖案部分包括金屬墊結構和墊級金屬環結構。
在一些實施例中，至少一個介電覆蓋層包括氧化矽層和氮化矽層中的至少一者；接合級介電層包括介電鈍化層和接合級聚合物層的層堆疊；以及墊級金屬環結構包括原子百分比大於95%的銅且不具有鋁。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
100:印刷電路板 110:印刷電路板基底 12:封裝側介電材料層 122:封裝側氮化矽層 124:封裝側氧化矽層 18:封裝側凸塊結構 180:印刷電路板接合墊 190:焊點 192:底部填充材料部分 20:內連線級介電材料層 200:封裝基底 210:芯基底 212:介電襯墊 214:穿芯通孔結構 22:第一介電材料層 24:第二介電材料層 240:板側表面層狀電路 242:板側絕緣層 244:板側佈線內連線 248:板側接合墊 26:第三介電材料層 260:晶片側表面層狀電路 262:晶片側絕緣層 264:晶片側佈線內連線 268:晶片側接合墊 28:第四介電材料層 292:底部填充材料部分 294:穩定結構 30:介電覆蓋層 300:載體基底 301:黏著層 304:氮化矽層 306:第一氧化矽層 308:第二氧化矽層 40:重分佈內連線結構 400:有機中介層 42:第一重分佈內連線結構 44:第二重分佈內連線結構 450:焊料材料部分 46:第三重分佈內連線結構 48:金屬墊結構 48A:第一金屬種子層 48B:銅墊部分 48P:墊板部分 48V:墊通孔部分 49:墊級通孔腔 50:邊緣密封環結構 51:封裝側金屬環結構 52, 54, 56:內連線級金屬環結構 58:墊級金屬環結構 58A:第二金屬種子層 58B:銅環結構 58D:遠側表面 58P:線級部分 58V:通孔級部分 59:壕溝 60:接合級介電層 62:介電鈍化層 64:接合級聚合物層 701:第一半導體晶粒 702:第二半導體晶粒 708:晶粒凸塊結構 71:光阻層 74L:連續金屬種子層 780:底部填充材料部分 788:焊料材料部分 79:通孔開口 790:環氧樹脂模製化合物晶粒框架 80:晶粒側凸塊結構 80P:凸塊柱部分 80V:凸塊通孔部分 1710, 1720, 1730, 1740, 1750, 1760:步驟 B-B’:平面 C:區域 D-D’:垂直平面 HP1:第一水平面 HP2:第二水平面 HP3:第三水平面 UIA:單元中介層區域
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1A圖是根據本揭露實施例的在形成嵌入內連線級介電材料層和內連線級金屬環結構中的重分佈內連線結構之後的範例性結構的垂直剖視圖。 第1B圖是第1A圖的範例性結構的單位晶粒區域的俯視圖。 第1C圖是第1B圖的範例性結構的區域C的俯視圖。 第1D圖是沿第1C圖的垂直平面D-D'的垂直剖視圖。 第2A圖是根據本揭露實施例的在形成至少一個介電覆蓋層之後的範例性結構的區域的俯視圖。 第2B圖是沿第2A圖平面B-B'的垂直剖視圖。 第3A圖是根據本揭露實施例的在形成墊級通孔腔和穿過至少一個介電覆蓋層的溝槽之後的範例性結構的區域的俯視圖。 第3B圖是沿第3A圖平面B-B'的垂直剖視圖。 第4A圖是根據本揭露實施例的在形成金屬種子層之後的範例性結構的區域的俯視圖。 第4B圖是沿第4A圖平面B-B'的垂直剖視圖。 第5A圖是根據本揭露實施例的在形成圖案化光阻層之後的範例性結構的區域的俯視圖。 第5B圖是沿第5A圖平面B-B’的垂直剖視圖。 第6A圖是根據本揭露實施例的在電鍍銅之後的範例性結構的區域的俯視圖。 第6B圖是沿第6A圖的平面B-B’的垂直剖視圖。 第7A圖是根據本揭露實施例的在移除圖案化光阻層之後的範例性結構的區域的俯視圖。 第7B圖是沿第7A圖的平面B-B’的垂直剖視圖。 第8A圖是根據本揭露實施例的在移除金屬種子層的未遮蔽部分之後的範例性結構的區域的俯視圖。 第8B圖是沿第8A圖的平面B-B’的垂直剖視圖。 第9A圖是根據本揭露實施例的在形成介電鈍化層之後的範例性結構的區域的俯視圖。 第9B圖是沿第9A圖平面B-B’的垂直剖視圖。 第10A圖是根據本揭露實施例的在形成接合級聚合物層和接合級通孔腔之後的範例性結構的區域的俯視圖。 第10B圖是沿第10A圖的平面B-B’的垂直剖視圖。 第11A圖是根據本揭露實施例的在形成晶粒側凸塊結構且將焊球附接到晶粒側凸塊結構之後的範例性結構的垂直剖視圖。 第11B圖是第11A圖的範例性結構的單位晶粒區域的俯視圖。 第11C圖是第11B圖的範例性結構的區域C的俯視圖。 第11D圖是沿第11C圖的垂直平面D-D'的垂直剖視圖。 第12圖是根據本揭露實施例的在將半導體晶粒附接到有機中介層之後的範例性結構的垂直剖視圖。 第13圖是根據本揭露實施例的在形成扇出晶圓級封裝體之後的範例性結構的垂直剖視圖。 第14圖是根據本揭露實施例的在切割扇出晶圓級封裝體之後的範例性結構的垂直剖視圖。 第15圖是根據本揭露實施例的將封裝基底附接到扇出晶圓級封裝體之後的範例性結構的垂直剖視圖。 第16圖是根據本揭露實施例的在將封裝基底附接到印刷電路板(printed circuit board；PCB)之後的範例性結構的垂直剖視圖。 第17圖是繪示根據本揭露實施例的形成有機中介層的步驟的流程圖。
26:第三介電材料層
28:第四介電材料層
30:介電覆蓋層
304:氮化矽層
306:第一氧化矽層
308:第二氧化矽層
46:第三重分佈內連線結構
48:金屬墊結構
48P:墊板部分
48V:墊通孔部分
56:內連線級金屬環結構
58:墊級金屬環結構
58D:遠側表面
58P:線級部分
58V:通孔級部分
60:接合級介電層
62:介電鈍化層
64:接合級聚合物層
788:焊料材料部分
80:晶粒側凸塊結構
80P:凸塊柱部分
80V:凸塊通孔部分
HP2:第二水平面
HP3:第三水平面

Claims (20)

  1. 一種中介層，包括： 複數個內連線級介電材料層，嵌入有複數個重分佈內連線結構； 複數個封裝側凸塊結構，嵌入於一封裝側介電材料層中，其中該封裝側介電材料層位於該等內連線級介電材料層的一第一側； 至少一個介電覆蓋層，位於該等內連線級介電材料層的一第二側； 一接合級介電層，位於該至少一個介電覆蓋層上； 複數個金屬墊結構，包括嵌入在該至少一個介電覆蓋層中的複數個墊通孔部分和嵌入在該接合級介電層中的複數個墊板部分；以及 一邊緣密封環結構，從包括該等封裝側凸塊結構的複數個接合表面的一第一水平面垂直延伸到包括該等金屬墊結構的複數個遠側平面的一第二水平面，該邊緣密封環結構包括不具有鋁的複數個金屬環結構的一垂直堆疊，且橫向圍繞該等封裝側凸塊結構和該等重分佈內連線結構的每一者。
  2. 如請求項1之中介層，其中該邊緣密封環結構包括一墊級金屬環結構，該墊級金屬環結構具有在該第二水平面內的一遠側表面。
  3. 如請求項2之中介層，其中該墊級金屬環結構具有位於一水平面內的一平坦表面，該水平面包括該至少一個介電覆蓋層和該等內連線級介電材料層之間的一界面。
  4. 如請求項2之中介層，其中該墊級金屬環結構包括至少95%的原子百分比的銅。
  5. 如請求項2之中介層，其中該墊級金屬環結構包括： 一線級部分，具有與該等墊板部分相同的高度；以及 一通孔級部分，具有與該等墊通孔部分相同的高度。
  6. 如請求項1之中介層，其中： 該至少一個介電覆蓋層包括無機介電材料；以及 該等內連線級介電材料層中的至少一者包括有機聚合物材料。
  7. 如請求項1之中介層，其中該接合級介電層包括一介電鈍化層和一接合級聚合物層。
  8. 如請求項7之中介層，其中該介電鈍化層包括氮化矽層。
  9. 如請求項1之中介層，更包括複數個晶粒側凸塊結構，其中該等晶粒側凸塊結構的每一者包括： 一凸塊柱部分，具有圓柱形狀且接觸該接合級介電層的一遠側表面；以及 一凸塊通孔部分，被該接合級介電層橫向圍繞且接觸該等金屬墊結構中的相應一者。
  10. 如請求項9之中介層，其中： 該等晶粒側凸塊結構與該等金屬墊結構之間的每一界面位於該第二水平面內；以及 複數個焊料材料部分的陣列附接到該等晶粒側凸塊結構。
  11. 如請求項1之中介層，其中該邊緣密封環結構的整個區域被該接合級介電層所覆蓋。
  12. 一種扇出晶圓級封裝體，包括：一中介層和附接到該中介層的至少一個半導體晶粒，其中該中介層包括： 複數個內連線級介電材料層，嵌入有複數個重分佈內連線結構； 複數個封裝側凸塊結構，嵌入於一封裝側介電材料層中，其中該封裝側介電材料層位於該等內連線級介電材料層的一第一側； 至少一個介電覆蓋層，位於該等內連線級介電材料層的一第二側； 一接合級介電層，位於該至少一個介電覆蓋層上； 一邊緣密封環結構，包括複數個金屬環結構的一垂直堆疊，該垂直堆疊不具有鋁且包括原子百分比大於95%的銅，該邊緣密封環結構垂直延伸穿過該等內連線級介電材料層和該至少一個介電覆蓋層，橫向圍繞該等封裝側凸塊結構與該等重分佈內連線結構的每一者，且嵌入於該接合級介電層內並由該接合級介電層所覆蓋；以及 複數個晶粒側凸塊結構，接合至該至少一個半導體晶粒，其中該等晶粒側凸塊結構中的每一者包括： 一凸塊柱部分，具有圓柱形狀並接觸該接合級介電層的一遠側表面；以及 一凸塊通孔部分，被該接合級介電層橫向圍繞且接觸該等金屬墊結構中的相應一者。
  13. 如請求項12之扇出晶圓級封裝體，其中： 該中介層包括延伸穿過該至少一個介電覆蓋層且嵌入於該接合級介電層中的複數個金屬墊結構；以及 該邊緣密封環結構從包括該等封裝側凸塊結構的複數個接合表面的一第一水平面垂直延伸到包括該等金屬墊結構的複數個遠側平面的一第二水平面。
  14. 如請求項13之扇出晶圓級封裝體，其中： 該等金屬墊結構包括嵌入在該至少一個介電覆蓋層中的複數個墊通孔部分以及嵌入在該接合級介電層中的複數個墊板部分；以及 該邊緣密封環結構包括一墊級金屬環結構，該墊級金屬環結構具有在該第二水平面內的一遠側表面。
  15. 如請求項12之扇出晶圓級封裝體，其中： 該至少一個介電覆蓋層包括無機介電材料； 該等內連線層介電材料層的至少一者包括有機聚合物材料；以及該至少一個介電覆蓋層包括一介電鈍化層和一接合級聚合物層。
  16. 一種半導體封裝體的製造方法，包括： 在一載體基底上方形成嵌入有複數個重分佈內連線結構和複數個內連線級金屬環結構的複數個內連線級介電材料層，其中該等內連線級金屬環結構橫向圍繞該等重分佈內連線結構； 在該等內連線級介電材料層上方形成至少一個介電覆蓋層； 形成穿過該至少一個介電覆蓋層且在該至少一個介電覆蓋層上方的複數個金屬墊結構和一墊級金屬環結構； 在該等金屬墊結構上方形成一接合級介電層； 在該等金屬墊結構上方形成穿過該接合級介電層的複數個通孔開口；以及 在該等金屬墊結構的相應一者上的該接合級介電層上形成複數個晶粒側凸塊結構，其中提供一邊緣密封環結構，該邊緣密封環結構包括該墊級金屬環結構和該等內連線級金屬環結構的一組件，且橫向圍繞該等重分佈內連線結構和該等金屬墊結構，且垂直延伸穿過該等內連線級介電材料層中的每一者和該至少一個介電覆蓋層。
  17. 如請求項16之半導體封裝體的製造方法，更包括在該載體基底上方形成嵌入於一封裝側介電材料層中的複數個封裝側凸塊結構，其中該等內連線級介電材料層形成在該封裝側介電材料層上方，且該等重分佈內連線結構的一子集形成在該等封裝側凸塊結構上。
  18. 如請求項16之半導體封裝體的製造方法，其中該接合級介電層覆蓋該墊級金屬環結構的整個區域且接觸該墊級金屬環結構的一頂面、一內側壁和一外側壁。
  19. 如請求項16之半導體封裝體的製造方法，更包括： 形成穿過該至少一個介電覆蓋層的一壕溝和複數個墊級通孔腔，其中該等內連線級金屬環結構的一頂面暴露於該壕溝的底部，且該等重分佈內連線結構的複數個頂面暴露在該等墊級通孔腔下方；以及 在該壕溝和該等墊級通孔腔中以及在該至少一個介電覆蓋層上方沉積且圖案化一銅層，其中該銅層的複數個圖案部分包括該等金屬墊結構和該墊級金屬環結構。
  20. 如請求項19之半導體封裝體的製造方法，其中： 該至少一個介電覆蓋層包括一氧化矽層和一氮化矽層中的至少一者； 該接合級介電層包括一介電鈍化層和一接合級聚合物層的一層堆疊；以及 該墊級金屬環結構包括原子百分比大於95%的銅且不具有鋁。
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KR102430984B1 (ko) * 2015-09-22 2022-08-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10304700B2 (en) * 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11075173B2 (en) * 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
KR102653213B1 (ko) 2019-05-13 2024-04-01 삼성전기주식회사 반도체 패키지
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US11450595B2 (en) 2019-12-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated inductor and manufacturing method thereof
US11817325B2 (en) 2020-01-17 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor package
US20220189861A1 (en) * 2020-12-14 2022-06-16 Intel Corporation Hermetic sealing structures in microelectronic assemblies having direct bonding

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