TW202310229A - 封裝結構及其形成方法 - Google Patents

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Abstract

提供一種封裝結構。封裝結構包括位於基板上方的重分佈結構、位於重分佈結構上方並電耦接到基板的半導體晶粒、以及位於基板上方並密封重分佈結構和半導體晶粒的底部填充材料。底部填充材料包括與半導體晶粒的角落重疊並延伸到基板中的延伸部分。

Description

封裝結構及其形成方法
本發明實施例係關於一種半導體製造技術，特別係有關於一種半導體封裝結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了快速成長。半導體製造製程的持續進步導致半導體裝置具有更精細的特徵及/或更高的整合度。功能密度(即，每個晶片面積的互連裝置的數量)普遍增加，而特徵尺寸(即，可以使用製造製程創建的最小部件)則減小。這種縮小化(scaling-down)製程通常通過提高生產效率和降低相關成本來提供好處。
晶片封裝不僅可以保護半導體裝置免受環境汙染，還可以為封裝在其中的半導體裝置提供連接介面。已開發出利用較小面積或較低高度的較小封裝結構來封裝半導體裝置。
已開發出新的封裝技術以進一步改善半導體晶粒的密度和功能。這些相對新型的半導體晶粒封裝技術面臨製造挑戰。
本揭露一些實施例提供一種封裝結構，包括：重分佈結構，位於基板上方；半導體晶粒，位於重分佈結構上方並電耦接到基板；以及底部填充材料，位於基板上方並密封重分佈結構和半導體晶粒，其中底部填充材料包括與半導體晶粒的角落重疊並延伸到基板中的延伸部分。
本揭露一些實施例提供一種封裝結構，包括：複數個接合元件，位於基板上方；重分佈結構，位於所述接合元件上方；半導體晶粒，位於重分佈結構上方；以及底部填充材料，包括：第一部分，圍繞所述接合元件；以及第二部分，嵌入基板中，其中在平面圖中，半導體晶粒的角落局限(confined)在第二部分的區域內。
本揭露一些實施例提供一種形成封裝結構的方法，包括：將半導體晶粒接合到重分佈結構的第一表面；將重分佈結構的第二表面接合到基板，其中基板包括與半導體晶粒的角落重疊的第一溝槽；以及用底部填充材料密封半導體晶粒和重分佈結構，其中基板的第一溝槽填充有底部填充材料。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的構件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用於限定所討論的各個實施例及/或結構之間有特定的關係。
再者，空間相關用語，例如“在…下方”、“下方”、“較低的”、“在…上方”、“較高的”及類似的用語，是為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
說明書中的用語“基本上(substantially)”，例如“基本上平坦”或“基本上共平面”等為本領域技術人員所能理解的。在一些實施例中，形容詞可以基本上被去除。在適用的情況下，用語“基本上”也可以包括“全部(entirely)”、“完全(completely)”、“所有(all)”等的實施例。在適用的情況下，用語“基本上”也可以涉及90%或更高，例如95%或更高，特別是99%或更高，包括100%。此外，例如“基本上平行”或“基本上垂直”之類的用語應被解釋成不排除相較於特定佈置的微小偏差，並且例如可包括例如高達10°的偏差。用語“基本上”不排除“完全”，例如“基本上不含(substantially free)”Y的組合物可以是完全不含Y。
與特定距離或尺寸結合使用的用語，例如“約”，應被解釋成不排除相較於特定距離或尺寸的微小偏差，並且可包括例如高達10%的偏差。用於數值X的用語“約”可能表示X±5或10%。
本揭露的一些實施例被描述。可以在這些實施例中描述的階段之前、期間及/或之後提供額外的操作。對於不同的實施例，可以替換或消除所描述的一些階段。可以將附加特徵添加到半導體裝置結構中。對於不同的實施例，下面描述的一些特徵可以被替換或消除。儘管討論了一些具有以特定順序執行的操作的實施例，但是這些操作可以以其他邏輯順序來執行。
本揭露的實施例可以與3D封裝或3D-IC裝置有關。也可以包括其他特徵和製程，例如，可以包括測試結構以幫助對3D封裝或3D-IC裝置進行驗證測試。測試結構可以包括例如在一重分佈層中或一基板上形成的測試墊，其允許測試3D封裝或3D-IC、使用探針及/或探針卡等。驗證測試可以在中間結構以及最終結構上執行。此外，本文中揭露的結構和方法可以與結合已知良品晶粒(known good dies)的中間驗證的測試方法結合使用，以提高產量並降低成本。
提供一封裝結構的實施例。封裝結構可以包括在基板上方的重分佈結構以及在重分佈結構上方並電耦接到基板的半導體晶粒。基板可以包括與半導體晶粒的角落重疊並填充有底部填充材料的溝槽。如此一來，可以減小或減輕集中在半導體晶粒的角落處的拉伸應力。因此，可以降低底部填充材料破裂的風險，從而提高封裝結構的性能和可靠性。
第1A圖至第1G圖是示出根據本揭露一些實施例之在形成一封裝結構的各個中間階段的剖面圖。
根據一些實施例，接收或提供一載體基板102，如第1A圖所示。在一些實施例中，載體基板102是陶瓷基板、玻璃基板、聚合物基板、半導體基板或其他合適的基板。
根據一些實施例，在載體基板102上方設置一膠帶104，如第1A圖所示。在一些實施例中，膠帶104是對能量束照射敏感的。在一些實施例中，膠帶104是由光熱轉換(light-to-heat conversion，LTHC)材料製成或包括光熱轉換材料的一釋放層。舉例來說，在後續製程中，可以使用雷射束照射膠帶104。照射可以允許形成在膠帶104上方的封裝結構與載體基板102分離。
根據一些實施例，在膠帶104上方形成一重分佈結構106，如第1A圖所示。重分佈結構106配置用於佈線，這使得能夠形成具有扇出(fan-out)特徵的封裝結構。重分佈結構106也可稱作一中介層。根據一些實施例，重分佈結構106具有面向載體基板102的底表面106B以及背對載體基板102的頂表面106A。
在一些實施例中，重分佈結構106包括多個絕緣層例如絕緣層114 1、114 2、114 3和114 4、以及形成在所述絕緣層中的多個導電特徵例如導電特徵108、110和112。雖然第1A圖示出了四個絕緣層114 1、114 2、114 3和114 4，但是絕緣層的數量不以此限，且重分佈結構106可以包括更少或更多的絕緣層。
在一些實施例中，導電特徵108被絕緣層114 1圍繞及/或嵌入絕緣層114 1中。在一些實施例中，導電特徵108是導電通孔(vias)。在一些實施例中，導電特徵108配置用於提供垂直電氣佈線。在一些實施例中，導電特徵108將從重分佈結構106的底表面106B暴露或突出，並用於固持或接收凸塊下金屬化(under bump metallurgy，UBM)結構和接合(bonding)元件。
在一些實施例中，導電特徵110被絕緣層114 2、114 3和114 4圍繞及/或嵌入絕緣層114 2、114 3和114 4中。在一些實施例中，導電特徵110包括導電墊、導電線及/或導電跡線，配置用於提供水平電氣佈線。在一些實施例中，導電特徵108與絕緣層114 2中的導電特徵110(例如，導電墊)接觸。
在一些實施例中，導電特徵112被絕緣層114 2、114 3和114 4圍繞及/或嵌入絕緣層114 2、114 3和114 4中。在一些實施例中，導電特徵112是導電通孔，並配置用於提供垂直電氣佈線。在一些實施例中，導電特徵112落在(land)導電特徵110的導電墊上，從而將不同絕緣層114中的導電特徵110電耦接。在一些實施例中，絕緣層114 4中的導電特徵112從重分佈結構106的絕緣層114 4的頂表面106A暴露及/或突出，並用於固持或接收凸塊下金屬化結構和接合元件。
在一些實施例中，絕緣層114可以由一或多種聚合物材料製成。聚合物材料可以包括聚苯並噁唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)、聚酰亞胺(polyimide，PI)、環氧基樹脂、一或多種其他合適的聚合物材料、或其組合。在一些實施例中，聚合物材料是光敏的，因此可以使用光微影製程在絕緣層114 1、114 2、114 3和114 4中形成具有所需圖案的開口。在替代實施例中，絕緣層114由一或多種介電材料製成，例如氧化矽、氮化矽及/或氮氧化矽。
在一些實施例中，導電特徵108、110和112由金屬材料製成，例如銅、鋁、金、鈀、鈷、鈦、鎳、銀、石墨烯、一或多種其他合適的導電材料、其合金、或其組合。在一些實施例中，導電特徵108、110和112由非焊料(non-solder)金屬材料製成。在一些實施例中，導電特徵108、110和112包括多個子層，例如，導電特徵108、110和112中的每一個都包含多個子層，包括Ti/Cu、Ti/Ni/Cu、Ti/Cu/Ti、Al/Ti/Ni/Ag、其他合適的子層、或其組合。
重分佈結構106的形成可以涉及多個沉積製程、多個圖案化製程及/或多個平坦化製程。沉積製程可用於形成絕緣層及/或導電層。沉積製程可以包括旋塗製程、電鍍製程、化學鍍製程、化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、一或多種其他適用的製程、或其組合。
圖案化製程可用於圖案化形成的絕緣層及/或形成的導電層。圖案化製程可以包括光微影製程、能量束鑽孔製程(例如，雷射束鑽孔製程、離子束鑽孔製程或電子束鑽孔製程)、蝕刻製程、機械鑽孔製程、一或多種其他適用的製程、或其組合。
平坦化製程可用於為形成的絕緣層及/或形成的導電層提供平坦的頂表面，以利後續的製程。平坦化製程可以包括機械研磨製程、化學機械拋光(chemical mechanical polishing，CMP)製程、乾式拋光製程、一或多種其他適用的製程、或其組合。
第1A-1圖是根據本揭露一些實施例之第1A圖中所示的封裝結構的平面圖。第1A-1圖示出了重分佈結構106，其可以包括扇入(fan-in)區106I以及與扇入區106I鄰接的扇出(fan-out)區106O，半導體晶粒將相應地設置在扇入區106I中。根據一些實施例，扇出區106O連續地圍繞扇入區106I。
再回到第1A圖，根據一些實施例，在重分佈結構106的頂表面106A上方形成凸塊下金屬化結構116。在一些實施例中，凸塊下金屬化結構116對應並接觸從絕緣層114 4暴露的導電通孔112。
在一些實施例中，凸塊下金屬化結構116用於固持或接收接合元件(例如焊球)。凸塊下金屬化(UBM)材料可以用於增加焊料的黏附性(例如，通過提供焊料的可焊性和潤濕性)、提供焊料擴散屏障、在焊料與導電通孔112之間的連接中提供一些應力消除、以及在與導電通孔112的接觸中提供低阻抗。
在一些實施例中，凸塊下金屬化結構116由金屬材料製成或包括金屬材料，例如鈦、銅、鎳、鉭、釩、鉻、金、鎢、其合金、其多層、或其組合。在一些實施例中，凸塊下金屬化結構116由非焊料金屬材料製成。在一些實施例中，使用濺鍍、蒸鍍、電鍍、其他合適的技術及/或其組合來形成凸塊下金屬化結構116。
根據一些實施例，半導體晶粒120設置在重分佈結構106的頂表面106A上方，如第1B圖所示。根據一些實施例，半導體晶粒120設置在重分佈結構106的扇入區106I內。
半導體晶粒120可以包括應用處理器、電源管理積體電路、邏輯裝置、記憶體裝置(例如，靜態隨機存取記憶體(static random access memories，SRAMs))、射頻(radio frequency，RF)裝置、輸入/輸出(input/output，I/O)裝置、系統晶片(system-on-chip，SoC)裝置、特定應用積體電路(application-specific integrated circuit，ASIC)、一或多種其他合適的電路、或其組合。
在一些實施例中，半導體晶粒120包括具有背面122B和正面122F的半導體基板122。在一些實施例中，半導體晶粒120也包括形成在半導體基板122的正面122F中及/或上的積體電路124。在一些實施例中，半導體晶粒120也包括互連結構126，互連結構126被金屬間(intermetal，IMD)介電層128圍繞並電耦接到積體電路124。在一些實施例中，半導體晶粒120也包括導電墊130，導電墊130形成在互連結構126上方並電耦接到互連結構126。在一些實施例中，半導體晶粒120也包括鈍化層132，鈍化層132部分地覆蓋導電墊130並具有部分地暴露導電墊130的開口。
根據一些實施例，在半導體晶粒120的導電墊130上方形成凸塊下金屬化結構134。凸塊下金屬化結構134穿過鈍化層132並覆蓋導電墊130的暴露表面。
在一些實施例中，凸塊下金屬化結構134用於固持或接收接合元件136。在一些實施例中，凸塊下金屬化結構134由金屬材料製成或包括金屬材料，例如鈦、銅、鎳、鉭、釩、鉻、金、鎢、其合金、其多層、或其組合。在一些實施例中，凸塊下金屬化結構134由非焊料金屬材料製成。在一些實施例中，使用濺鍍、蒸鍍、電鍍、其他合適的技術及/或其組合來形成凸塊下金屬化結構134。
在一些實施例中，執行電鍍製程以在凸塊下金屬化結構134上方形成接合元件136。在替代實施例中，接合元件136被預先形成並放置在凸塊下金屬化結構116上方。
在一些實施例中，接合元件136是焊料接點、微凸塊、焊料凸塊、焊球、球柵陣列(ball grid array，BGA)球、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、其他合適的接合元件及/或其組合。在一些實施例中，接合元件136是含錫焊球凸塊或焊球。含錫焊球凸塊或焊球可以包括銅、銀、金、鋁、鉛、一或多種其他合適的材料、或其組合。在一些實施例中，接合元件136不含鉛。
根據一些實施例，半導體晶粒120的導電墊130通過凸塊下金屬化結構134、接合元件136以及凸塊下金屬化結構116接合到重分佈結構106的導電通孔112。在一些實施例中，進行熱回焊操作。在一些實施例中，接合元件136對應並連接凸塊下金屬化結構134和凸塊下金屬化結構116。因此，根據一些實施例，積體電路124電耦接到重分佈結構106的導電特徵108、110和112。
第1B-1圖是根據本揭露一些實施例之第1B圖中所示的封裝結構的平面圖。在一些實施例中，半導體晶粒120並排佈置。
在一些實施例中，半導體晶粒120具有矩形或正方形輪廓，如第1B-1圖所示。在一些實施例中，半導體晶粒120的邊緣(或外圍)與重分佈結構106的扇入區106I和扇出區106O之間的邊界對齊。在一些實施例中，每個半導體晶粒120的邊緣包括四個側壁120S1、120S2、120S3和120S4。側壁120S1和120S2相交於角落120C1，側壁120S2和120S3相交於角落120C2，側壁120S3和120S4相交於角落120C3，側壁120S4和120S1相交於角落120C4。
在一些實施例中，一個半導體晶粒120的側壁120S3及角落120C2和120C3緊鄰另一個半導體晶粒120的側壁120S3及角落120C2和120C3設置。在一些實施例中，半導體晶粒120的角落120C1和120C4不與任何其他半導體晶粒相鄰設置。因此，角落120C2和120C3被稱為封閉(closed)角落，而角落120C1和120C4被稱為開放(open)角落。
根據一些實施例，在重分佈結構106的頂表面106A上方形成一底部填充材料138，從而密封及/或圍繞半導體晶粒120、接合元件136以及凸塊下金屬化結構116和134，如第1C圖所示。根據一些實施例，底部填充材料138填充接合元件136之間的間隙。
在一些實施例中，底部填充材料138是電絕緣黏合劑，用於保護接合元件136以及凸塊下金屬化結構116和134及/或固定半導體晶粒120。在一些實施例中，底部填充材料138由環氧樹脂、樹脂、環氧模塑料、其他合適的底部填充材料及/或其組合。
根據一些實施例，在重分佈結構106的頂表面106A上方形成一模塑料(molding compound)140，從而密封及/或圍繞底部填充材料138和半導體晶粒120，如第1C圖所示。在一些實施例中，模塑料140是單層薄膜或複合堆疊。在一些實施例中，模塑料140包括各種材料，例如模製底部填充物(molding underfill)、環氧樹脂、樹脂等。在一些實施例中，模塑料140具有高導熱性、低吸濕率和高抗彎強度。
根據一些實施例，然後將模塑料140平坦化，直到暴露出半導體基板122的背面122B。平坦化製程可以包括機械研磨製程、化學機械拋光(CMP)製程、乾式拋光製程、一或多種其他適用的製程、或其組合。
根據一些實施例，將第1C圖的結構的上表面(例如，半導體基板122的背面122B)附接到一載體基板144，然後倒置，如第1D圖所示。根據一些實施例，載體基板144通過一膠帶142附接到半導體基板122和模塑料140，從而覆蓋半導體基板122和模塑料140。根據一些實施例，載體基板144配置用於保護半導體基板122在隨後的製程中免受損壞。
在一些實施例中，載體基板144是陶瓷基板、玻璃基板、聚合物基板、半導體基板或其他合適的基板。在一些實施例中，膠帶142是由光熱轉換(LTHC)材料製成或包括光熱轉換材料的一釋放層。在一些實施例中，膠帶142由與膠帶104不同的材料製成。
根據一些實施例，然後通過將膠帶104與載體基板102和重分佈結構106分離，將載體基板102從重分佈結構106上取下，如第1E圖所示。舉例來說，可以通過用能量束(例如雷射束、紫外光或其他合適的能量束)照射結構來執行釋放製程。在照射之後，膠帶104的黏合特性可以被破壞或降低。在一些實施例中，即使被能量束照射，膠帶142也可以保持黏性。根據一些實施例，在釋放製程之後，暴露出重分佈結構106的絕緣層114 1。
根據一些實施例，對重分佈結構106的絕緣層114 1進行平坦化製程，直到導電特徵108從絕緣層114 1暴露出，如第1E圖所示。平坦化製程可以包括機械研磨製程、化學機械拋光(CMP)製程、乾式拋光製程、一或多種其他適用的製程、或其組合。
根據一些實施例，執行鋸切操作以將結構切割成彼此分離的多個封裝結構146，如第1E圖所示。第1E圖示出了得到的封裝結構146之一者的剖面圖。
第1E-1圖是根據本揭露一些實施例之第1E圖中所示的封裝結構的平面圖。在一些實施例中，重分佈結構106具有矩形或正方形輪廓。在一些實施例中，重分佈結構106的邊緣(或外圍)包括四個側壁106S1、106S2、106S3和106S4。側壁106S1和106S2相交於角落106C1，側壁106S2和106S3相交於角落106C2，側壁106S3和106S4相交於角落106C3，側壁106S4和106S1相交於角落106C4。
第1E-1圖也示出重分佈結構106的中性點(neutral point)NP。根據一些實施例，重分佈結構106的中性點是指重分佈結構106的最中心點。在一些實施例中，在平面圖中，重分佈結構106的中性點NP是重分佈結構106的輪廓的幾何中心，例如對角線的交點。
根據一些實施例，然後通過將膠帶142與載體基板144和半導體晶粒120(及模塑料140)分離，將載體基板144從封裝結構146中取出。舉例來說，可以通過用能量束(例如雷射束、紫外光或其他合適的能量束)照射結構來執行釋放製程。在照射之後，膠帶142的黏合特性可以被破壞或降低。
根據一些實施例，封裝結構146設置在一基板160上方並通過接合元件150接合到基板160，如第1F圖所示。在一些實施例中，基板160是印刷電路板(printed circuit board，PCB)。在替代實施例中，基板160是中介層基板，其後續可以接合到另一基板。在一些實施例中，基板160上製造有預定的功能電路。在一些實施例中，基板160的厚度T介於約1毫米至約2.5豪米的範圍。
在一些實施例中，基板160包括多個絕緣層例如絕緣層166 1、166 2、166 3、166 4和166 5，以及形成在所述絕緣層中的多個導電特徵例如導電特徵162和164。雖然第1F圖示出了五個絕緣層166 1、166 2、166 3、166 4和166 5，但是絕緣層的數量不以此限，且基板160可以包括更少或更多的絕緣層。此外，基板160可以包括主動電路部件，例如電晶體、二極體等。
在一些實施例中，導電特徵162被絕緣層166 1-166 4圍繞及/或嵌入絕緣層166 1-166 4中。在一些實施例中，導電特徵162是導電通孔，配置用於提供垂直電氣佈線。在一些實施例中，導電特徵164被絕緣層166 1-166 5圍繞及/或嵌入絕緣層166 1-166 5中。在一些實施例中，導電特徵164包括導電墊、導電線及/或導電跡線，配置用於提供水平電氣佈線。在一些實施例中，導電特徵162落在導電特徵164的導電墊上，從而將不同絕緣層166中的導電特徵164電耦接。
在一些實施例中，絕緣層166和底部填充材料180由不同的絕緣材料製成。在一些實施例中，絕緣層166可以由味之素積層膜(ajinomoto build-up film，ABF)、其他適用的材料及/或其組合製成。
在一些實施例中，導電特徵162和164由金屬材料製成，例如銅、鋁、金、鈀、鈷、鈦、鎳、銀、石墨烯、一或多種其他合適的導電材料、其合金、或其組合。
在一些實施例中，基板160也包括一阻焊層168，阻焊層168設置在絕緣層166 1上方並部分地覆蓋絕緣層166 1中的導電特徵164。在一些實施例中，絕緣層166 1中的導電特徵164是導電墊，用於固持或接收接合元件150。
根據一些實施例，基板160也包括預先形成的溝槽170。在一些實施例中，溝槽170直接位於(located directly)半導體晶粒120的開放角落120C1和120C4下方。在一些實施例中，溝槽170從基板160的頂表面延伸到基板160的內部。
舉例來說，溝槽170的底表面可以位於絕緣層166 2-166 5之一者內，例如在絕緣層166 3內，如第1F圖所示。在一些實施例中，溝槽170的深度D介於約50微米至約250微米的範圍。在一些實施例中，深度D與厚度T的比值介於約0.02至約0.25的範圍。根據一些實施例，導電特徵164沒有從溝槽170中暴露出。在一些實施例中，沒有一個接合元件直接設置在溝槽170上方。
在一些實施例中，接合製程包括在從絕緣層114 1暴露出的導電特徵108上方形成凸塊下金屬化結構148。在一些實施例中，凸塊下金屬化結構148對應並與導電特徵108接觸。
在一些實施例中，凸塊下金屬化結構148用於固持或接收接合元件150。在一些實施例中，凸塊下金屬化結構148由金屬材料製成或包括金屬材料，例如鈦、銅、鎳、鉭、釩、鉻、金、鎢、其合金、其多層、或其組合。在一些實施例中，凸塊下金屬化結構148由非焊料金屬材料製成。在一些實施例中，使用濺鍍、蒸鍍、電鍍、其他合適的技術及/或其組合來形成凸塊下金屬化結構148。
在一些實施例中，執行電鍍製程以在凸塊下金屬化結構148上方形成接合元件150。在替代實施例中，接合元件150被預先形成並放置在基板160的導電墊162上方。
在一些實施例中，接合元件150是焊料接點、受控塌陷晶片連接(C4)凸塊、焊料凸塊、焊球、球柵陣列(ball grid array，BGA)球、其他合適的接合元件及/或其組合。在一些實施例中，接合元件150是含錫焊球凸塊或焊球。含錫焊球凸塊或焊球可以包括銅、銀、金、鋁、鉛、一或多種其他合適的材料、或其組合。在一些實施例中，接合元件150不含鉛。
根據一些實施例，封裝結構146的重分佈結構106的導電特徵108通過凸塊下金屬化結構148和接合元件150接合到基板160的絕緣層166 1中的導電特徵164(例如，導電墊)。在一些實施例中，進行熱回焊操作。根據一些實施例，接合元件150的較低部分被阻焊層160圍繞。在一些實施例中，接合元件150對應並連接凸塊下金屬化結構148和導電墊162。因此，根據一些實施例，半導體晶粒120的積體電路124電耦接到基板160的導電特徵及/或功能電路。
第1F-1圖是根據本揭露一些實施例之第1F圖中所示的封裝結構的平面圖，其中第1F圖是沿第1F-1圖中的線I-I擷取的。第1F-1圖示出了半導體晶粒120和重分佈結構106投影在基板160上的足跡(或投影)。在一些實施例中，溝槽170直接位於半導體晶粒120的開放角落120C1和120C4下方並與開放角落120C1和120C4重疊。在一些實施例中，沒有溝槽170直接位於半導體晶粒120的封閉角落120C2和120C3下方。
第1F-2圖是第1F-1圖中所示的區域R的放大平面圖，示出根據本揭露一些實施例之靠近一個半導體晶粒120的一個開放角落120C1的溝槽170的細節。為了說明簡單，下面使用靠近一個半導體晶粒120的開放角落120C1的溝槽170來描述封裝結構的特徵，但是這些特徵可適用於封裝結構的其他區域，例如靠近所述半導體晶粒120的開放角落120C4的溝槽170以及靠近其他半導體晶粒120的開放角落120C1和120C4的溝槽170。
根據一些實施例，半導體晶粒120的角落120C1與溝槽170重疊。在第1F-2圖中，根據一些實施例，半導體晶粒120的角落120C1局限(confined)在溝槽170的區域內。根據一些實施例，溝槽170的大部分位於重分佈結構106的區域內。在所示實施例中，溝槽170分別在側壁106S1和側壁106S2處包括在重分佈結構106的區域之外的兩個部分170O。
基板160與半導體晶粒120之間可能存在較大的熱膨脹係數(coefficients of thermal expansion，CTE)差異，因此在可靠性測試、封裝結構的操作及/或熱處理過程中可能產生拉伸應力(tensile stress)並將其施加到底部填充材料138。拉伸應力可能集中，尤其是在半導體晶粒120的開放角落120C1和120C4處。拉伸應力的集中可能導致在底部填充材料138內形成裂紋。裂紋可能傳播到模塑料140中。
根據本揭露一些實施例，基板160包括直接位於開放角落120C1和120C4下方的溝槽170，從而可減小或減輕集中在半導體晶粒120的角落處的拉伸應力。結果，可以降低底部填充材料138破裂的風險，從而提高封裝結構的性能和可靠性。
在一些實施例中，溝槽170具有矩形輪廓，如第1F-2圖所示。溝槽170的形狀不以此為限，且溝槽170可以包括彎曲/弧形(arcuate)側壁。在一些實施例中，溝槽170沿其縱向170C延伸。根據一些實施例，縱向170C也是溝槽170的對稱軸。
根據一些實施例，溝槽170的邊緣包括平行於縱向170C的第一側壁170L(例如，矩形輪廓的長邊)以及垂直於縱向170C的第二側壁170W1和170W2(例如，矩形輪廓的短邊)。在一些實施例中，第一側壁170L以及第二側壁170W1和170W2為線性表面。根據一些實施例，第二側壁170W1位於半導體晶粒120的區域內，而第二側壁170W2位於半導體晶粒120的區域之外。
在一些實施例中，溝槽170具有沿縱向170C測量的尺寸L(即，溝槽170的長度)。在一些實施例中，尺寸L介於約1.0毫米至約2.0毫米的範圍。在一些實施例中，溝槽170具有沿垂直於縱向170C的方向測量的尺寸W(即，溝槽170的寬度)。在一些實施例中，尺寸W介於約0.5毫米至約1.0毫米的範圍。在一些實施例中，溝槽170的縱橫比(W/D)介於約2至約20的範圍。
舉例來說，如果尺寸L及/或尺寸W太大，可能會降低所得封裝結構的佈線密度。如果尺寸L及/或尺寸W太小，則集中在半導體晶粒120的角落處的拉伸應力不能得到有效緩解，從而增加了底部填充材料138破裂的風險。
在一些實施例中，尺寸L大於尺寸W。如果尺寸L小於尺寸W，則集中在半導體晶粒120的角落處的拉伸應力不能得到有效緩解，從而增加了底部填充材料138破裂的風險。
在一些實施例中，溝槽170的縱向170C基本上平行於到中性點的距離(distance to a neutral point，DNP)的方向。DNP方向定義為從重分佈結構106的幾何中心NP到半導體晶粒120的開放角落(例如，角落120C1及/或角落120C4)。
在所示實施例中，DNP方向與縱向170C的夾角約為0度。也就是說，在所示實施例中，DNP方向與第二側壁170W1的夾角θ1約為90度。在替代實施例中，DNP方向與縱向170C的夾角大於0度且小於約15度。舉例來說，如果DNP方向與縱向170C的夾角太大，則集中在半導體晶粒120的角落處的拉伸應力不能得到有效緩解，從而增加了底部填充材料138破裂的風險。
在一些實施例中，DNP方向與縱向170C對齊或共線。在一些實施例中，縱向170C穿過角落120C1。
在一些實施例中，沿縱向170C測量時，第二側壁170W1(在半導體晶粒120的區域內)與角落120C1相距最小距離D1。在一些實施例中，距離D1介於約0.5毫米至約1.5毫米的範圍。在一些實施例中，距離D1為尺寸L的約0.5至約0.75。
在一些實施例中，沿縱向170C測量時，第二側壁170W2(在半導體晶粒120的區域之外)與角落120C相距最小距離D2。在一些實施例中，距離D2介於約0.25毫米至約1毫米的範圍。在一些實施例中，距離D1及距離D2的總和等於尺寸L。在一些實施例中，距離D2為尺寸L的約0.25至約0.5。
舉例來說，如果距離D1及/或距離D2太大，可能會降低所得封裝結構的佈線密度。如果距離D1及/或距離D2太小，則集中在半導體晶粒120的角落處的拉伸應力不能得到有效緩解，從而增加了底部填充材料138破裂的風險。
在一些實施例中，距離D1大於或等於距離D2。在一些實施例中，距離D1與距離D2的比值介於約1至約3的範圍，例如約1.25至約1.75。舉例來說，如果距離D1與距離D2的比值太大或太小，則集中在半導體晶粒120的角落處的拉伸應力不能得到有效緩解，從而增加了底部填充材料138破裂的風險。
在一些實施例中，沿縱向170C測量時，第二側壁170W2與重分佈結構106的角落106C1相距最小距離D3。在一些實施例中，距離D3小於約0.1毫米。在一些實施例中，距離D3小於距離D2。
根據一些實施例，一底部填充材料180形成在基板160的上表面上方，並密封及/或圍繞封裝結構146、凸塊下金屬化結構148和接合元件150，如第1G圖所示。根據一些實施例，底部填充材料180填充接合元件150之間的間隙。根據一些實施例，底部填充材料180填充溝槽170。底部填充材料180嵌入基板160中的部分被稱為延伸部分182。在一些實施例中，延伸部分182通過絕緣層166與導電特徵162和164隔離。根據一些實施例，底部填充材料180覆蓋模塑料140的側壁和重分佈結構106的側壁。
在一些實施例中，底部填充材料180是電絕緣黏合劑，用於保護結合元件150及/或固定封裝結構146。在一些實施例中，底部填充材料180由環氧樹脂、樹脂、環氧模塑料、其他合適的底部填充材料及/或其組合。
第1G-1圖是第1G圖對應於第1F-1圖中所示的區域R的放大平面圖，示出根據本揭露一些實施例之延伸部分182的細節。第1G-1圖示出了半導體晶粒120、重分佈結構106和延伸部分182投影在基板160上的足跡(或投影)。為了說明簡單，下面使用靠近一個半導體晶粒120的開放角落120C1的延伸部分182來描述封裝結構的特徵，但是這些特徵可適用於封裝結構的其他區域，例如靠近所述半導體晶粒120的開放角落120C4的延伸部分182以及靠近其他半導體晶粒120的開放角落120C1和120C4的延伸部分182。
根據一些實施例，延伸部分182直接位於半導體晶粒120的角落120C1下方並與角落120C1重疊。在第1G-1圖中，根據一些實施例，半導體晶粒120的角落120C1局限在延伸部分182的區域內。根據一些實施例，延伸部分182的大部分位於重分佈結構106的區域內。在所示實施例中，延伸部分182分別在側壁106S1和側壁106S2處包括在重分佈結構106的區域之外的兩個部分182O。
在一些實施例中，填入溝槽170中的延伸部分182具有與溝槽170基本上相同的輪廓，例如矩形輪廓，如第1G-1圖所示。在一些實施例中，延伸部分182沿其縱向182C延伸。根據一些實施例，縱向182C也是延伸部分182的對稱軸。
根據一些實施例，延伸部分182的邊緣包括平行於縱向182C的第一側壁182L(例如，矩形輪廓的長邊)以及垂直於縱向182C的第二側壁182W1和182W2(例如，矩形輪廓的短邊)。在一些實施例中，第一側壁182L以及第二側壁182W1和182W2為線性表面。根據一些實施例，第二側壁182W1位於半導體晶粒120的區域內，而第二側壁182W2位於半導體晶粒120的區域之外。
在一些實施例中，延伸部分182具有沿縱向182C測量的尺寸L(即，延伸部分182的長度)。在一些實施例中，尺寸L介於約1.0毫米至約2.0毫米的範圍。在一些實施例中，延伸部分182具有沿垂直於縱向182C的方向測量的尺寸W(即，延伸部分182的寬度)。在一些實施例中，尺寸W介於約0.5毫米至約1.0毫米的範圍。在一些實施例中，尺寸L大於尺寸W。
在一些實施例中，延伸部分182的縱向182C基本上平行於DNP方向。在一些實施例中，DNP方向與縱向182C的夾角約為0度。也就是說，在所示實施例中，DNP方向與第二側壁182W1的夾角θ1約為90度。在替代實施例中，DNP方向與縱向182C的夾角大於0度且小於約15度。
在一些實施例中，DNP方向與縱向182C對齊或共線。在一些實施例中，縱向182C穿過角落120C1。
在一些實施例中，沿縱向182C測量時，第二側壁182W1(在半導體晶粒120的區域內)與角落120C1相距最小距離D1。在一些實施例中，距離D1介於約0.5毫米至約1.5毫米的範圍。在一些實施例中，距離D1為尺寸L的約0.5至約0.75。
在一些實施例中，沿縱向182C測量時，第二側壁182W2(在半導體晶粒120的區域之外)與角落120C1相距最小距離D2。在一些實施例中，距離D2介於約0.25毫米至約1毫米的範圍。在一些實施例中，距離D1及距離D2的總和等於尺寸L。在一些實施例中，距離D2為尺寸L的約0.25至約0.5。
在一些實施例中，距離D1大於或等於距離D2。在一些實施例中，距離D1與距離D2的比值介於約1至約3的範圍，例如約1.25至約1.75。
在一些實施例中，沿縱向182C測量時，第二側壁182W2與重分佈結構106的角落106C1相距最小距離D3。在一些實施例中，距離D3小於約0.1毫米。在一些實施例中，距離D3小於距離D2。
根據本揭露一些實施例，延伸部分182直接位於半導體晶粒120的開放角落120C1和120C4下方並嵌入基板160中。結果，可以降低底部填充材料138破裂的風險，從而提高封裝結構的性能和可靠性。
第2圖是根據本揭露一些實施例之第1G-1圖的修改。第2圖的封裝結構類似於第1G-1圖的封裝結構，除了延伸部分182沒有任何部分在重分佈結構106之外。
根據一些實施例，延伸部分182基本上完全局限在重分佈結構106的區域內。因此，根據一些實施例，延伸部分182沒有任何部分在重分佈結構106之外。
第3圖是根據本揭露一些實施例之第1G-1圖的修改。第3圖的封裝結構類似於第1G-1圖的封裝結構，除了延伸部分182的第二側壁182W2(在半導體晶粒120之外)穿過重分佈結構106的角落106C1之外。因此，第二側壁182W2與角落106C1之間的最小距離D3為零。
第4圖是根據本揭露一些實施例之第1G-1圖的修改。第4圖的封裝結構類似於第1G-1圖的封裝結構，除了延伸部分182的縱向182C不平行於DNP方向之外。
在所示實施例中，DNP方向與縱向182C的夾角θ2大於0度且小於約15度。也就是說，在所示實施例中，DNP方向與第二側壁182W1的夾角θ2大於75度且小於90度。
第5圖是根據本揭露一些實施例之第1G-1圖的修改。第5圖的封裝結構類似於第1G-1圖的封裝結構，除了DNP方向與縱向182C不對齊或共線之外。
在一些實施例中，縱向182C從DNP方向偏移一距離D4。在一些實施例中，縱向182C不穿過角落120C1。在所示實施例中，延伸部分182僅在側壁106S2處包括在重分佈結構106的區域之外的一部分。
在一些實施例中，距離D4與尺寸W的比值小於約0.2。舉例來說，如果距離D4與尺寸W的比值太大或太小，則集中在半導體晶粒120的角落處的拉伸應力不能得到有效緩解，從而增加了底部填充材料138破裂的風險。
第6-1圖是根據本揭露一些實施例之第1G圖的封裝結構的修改的平面圖。第6-1圖的封裝結構類似於第1G-1圖的封裝結構，除了延伸部分182具有圓角矩形輪廓之外。
第6-2圖是根據本揭露一些實施例之第6-1圖中所示的區域R的放大平面圖。為了說明簡單，下面使用靠近一個半導體晶粒120的開放角落120C1的延伸部分182來描述封裝結構的特徵，但是這些特徵可適用於封裝結構的其他區域，例如靠近所述半導體晶粒120的開放角落120C4的延伸部分182以及靠近其他半導體晶粒120的開放角落120C1和120C4的延伸部分182。
根據一些實施例，延伸部分182的邊緣包括第一側壁182A以及第二側壁182B1和182B2。在一些實施例中，第一側壁182A平行於縱向182C並且是線性表面。在一些實施例中，第二側壁182B1和182B2是弧形表面。舉例來說，第一側壁182A可以在第一側壁182A與第二側壁182B1及/或第二側壁182B2的連接處與第二側壁182B1及/或182B2相切(tangent)。
在一些實施例中，第二側壁182B1位於半導體晶粒120的區域內，而第二側壁182B2位於半導體晶粒120的區域內之外。根據一些實施例，延伸部分182基本上完全局限在重分佈結構106的區域內。
在一些實施例中，延伸部分182具有沿縱向182C測量的最大尺寸L。在一些實施例中，尺寸L介於約1.0毫米至約2.0毫米的範圍。在一些實施例中，延伸部分182具有沿垂直於縱向182C的方向測量的最大尺寸W。在一些實施例中，尺寸W介於約0.5毫米至約1.0毫米的範圍。在一些實施例中，尺寸L大於尺寸W。在一些實施例中，第二側壁182B1及/或182B2的曲率半徑基本上等於尺寸W的一半。
在一些實施例中，沿縱向182C測量時，第二側壁182B1(在半導體晶粒120的區域內)與角落120C1相距最大距離D1。在一些實施例中，距離D1介於約0.5毫米至約1.5毫米的範圍。在一些實施例中，距離D1為尺寸L的約0.5至約0.75。
在一些實施例中，沿縱向182C測量時，第二側壁182B2(在半導體晶粒120的區域之外)與角落120C1相距最大距離D2。在一些實施例中，距離D2介於約0.25毫米至約1毫米的範圍。在一些實施例中，距離D1及距離D2的總和等於尺寸L。在一些實施例中，距離D2為尺寸L的約0.25至約0.5。
在一些實施例中，距離D1大於或等於距離D2。在一些實施例中，距離D1與距離D2的比值介於約1至約3的範圍，例如約1.25至約1.75。
在一些實施例中，沿縱向182C測量時，第二側壁182B2與重分佈結構106的角落106C1相距最小距離D3。在一些實施例中，距離D3小於約0.1毫米。在一些實施例中，距離D3小於距離D2。
第7-1圖是根據本揭露一些實施例之第1G圖的封裝結構的修改的平面圖。第7-1圖的封裝結構類似於第1G-1圖的封裝結構，除了延伸部分182的邊緣182E具有橢圓形輪廓之外。
第7-2圖是根據本揭露一些實施例之第7-1圖中所示的區域R的放大平面圖。為了說明簡單，下面使用靠近一個半導體晶粒120的開放角落120C1的延伸部分182來描述封裝結構的特徵，但是這些特徵可適用於封裝結構的其他區域，例如靠近所述半導體晶粒120的開放角落120C4的延伸部分182以及靠近其他半導體晶粒120的開放角落120C1和120C4的延伸部分182。
根據一些實施例，延伸部分182基本上完全局限在重分佈結構106的區域內。在一些實施例中，延伸部分182具有沿縱向182C測量的尺寸L(即，橢圓形輪廓的長軸)。在一些實施例中，尺寸L介於約1.0毫米至約2.0毫米的範圍。在一些實施例中，延伸部分182具有沿垂直於縱向182C的方向測量的尺寸W(即，橢圓形輪廓的短軸)。在一些實施例中，尺寸W介於約0.5毫米至約1.0毫米的範圍。在一些實施例中，尺寸L大於尺寸W。
在一些實施例中，沿縱向182C測量時，邊緣182E在半導體晶粒120的區域內的部分與角落120C1相距最大距離D1。在一些實施例中，距離D1介於約0.5毫米至約1.5毫米的範圍。在一些實施例中，距離D1為尺寸L的約0.5至約0.75。
在一些實施例中，沿縱向182C測量時，邊緣182E在半導體晶粒120的區域之外的部分與角落120C1相距最大距離D2。在一些實施例中，距離D2介於約0.25毫米至約1毫米的範圍。在一些實施例中，距離D1及距離D2的總和等於尺寸L。在一些實施例中，距離D2為尺寸L的約0.25至約0.5。
在一些實施例中，距離D1大於或等於距離D2。在一些實施例中，距離D1與距離D2的比值介於約1至約3的範圍，例如約1.25至約1.75。
在一些實施例中，沿縱向182C測量時，邊緣182E在半導體晶粒120的區域之外的部分與重分佈結構106的角落106C1相距最小距離D3。在一些實施例中，距離D3小於約0.1毫米。在一些實施例中，距離D3小於距離D2。
第8圖是根據本揭露一些實施例之第1G圖中所示的剖面圖的修改。第8圖的封裝結構類似於第1G圖的封裝結構，除了第8圖的封裝結構包括一封裝202之外。
根據一些實施例，封裝202設置在重分佈結構106的頂表面106A上方，如第8圖所示。在一些實施例中，封裝202包括高帶寬記憶體(high bandwidth memory，HBM)裝置。舉例來說，封裝202包括複數個堆疊的記憶體晶片204以及與記憶體晶片204電耦接的導電貫通孔206。根據一些實施例，封裝202也包括導電墊208，導電墊208與導電貫通孔206接觸並通過接合元件136和凸塊下金屬化結構116接合到重分佈結構106的導電通孔112。因此，根據一些實施例，封裝202電耦接到基板160。
第8圖中所示的封裝202的部件僅用於說明目的。在替代實施例中，封裝202是晶片級封裝(chip-scale package，CSP)、基板上晶圓上晶片(chip on wafer on substrate，CoWoS)封裝、系統整合晶片(system on integrated chip，SoIC)封裝及/或三維積體電路(three dimensional integrated circuit，3DIC)。
根據一些實施例，基板160包括預先形成的溝槽170。在一些實施例中，溝槽170直接位於封裝202的開放角落下方。根據一些實施例，底部填充材料180包括填充溝槽170的延伸部分182。
第8-1圖是根據本揭露一些實施例之第8圖中所示的封裝結構的平面圖，其中第8圖是沿第8-1圖中的線I-I擷取的。第8-1圖示出了半導體晶粒120、封裝202、重分佈結構106和延伸部分182投影在基板160上的足跡(或投影)。根據一些實施例，延伸部分182與封裝202的開放角落202C重疊，如第8-1圖所示。
第8-2圖是第8-1圖中所示的區域R的放大平面圖，示出根據本揭露一些實施例之靠近封裝202的一個開放角落202C的延伸部分182的細節。第8-2圖中所示的延伸部分182的配置與第1G-1圖中所示的延伸部分182的配置基本上相同，因此不再重複描述。此外，可以對第8-2圖中的延伸部分182進行如上面參照第2、3、4、5、6-2及/或7-2圖所描述的修改。
根據本揭露一些實施例，延伸部分182直接位於裝202的開放角落202C下方並嵌入基板160，因此可以減小或減輕集中在封裝202的角落處的拉伸應力。結果，可以降低底部填充材料138破裂的風險，從而提高封裝結構的性能和可靠性。
第9圖是根據本揭露一些實施例之第8-1圖的封裝結構的修改的平面圖。第9圖的封裝結構類似於第8-1圖的封裝結構，除了封裝結構包括複數個封裝部件302之外。
根據一些實施例，封裝部件302(包括封裝部件302 1-302 10)可以是上述的半導體晶粒120或封裝202。舉例來說，封裝部件302 1-302 2可以是包括SoC裝置的半導體晶粒，而封裝部件302 3-302 10可以是包括HBM裝置的封裝。
根據一些實施例，每個封裝部件302包括通過接合元件136和凸塊下金屬化結構116接合到重分佈結構106的導電通孔112的導電墊(未示出)。因此，根據一些實施例，封裝部件302電耦接到基板160。
在一些實施例中，封裝部件302 3、302 6、302 7和302 10的每一者具有不與任何封裝部件相鄰設置的一開放角落302C。根據一些實施例，基板160包括預先形成的溝槽170。在一些實施例中，溝槽170直接位於封裝部件302 3、302 6、302 7和302 10的開放角落302C下方。根據一些實施例，底部填充材料180包括填充溝槽170的延伸部分182。
在一些實施例中，沒有溝槽170直接位於封裝部件302 1-302 10的封閉角落下方，該些封閉角落緊鄰其他封裝部件設置。
根據一些實施例，延伸部分182與封裝部件302 3、302 6、302 7和302 10的開放角落302C重疊，如第9圖所示。第9圖中所示的延伸部分182的配置與第1G-1圖中所示的延伸部分182的配置基本上相同，因此不再重複描述。此外，可以對第9圖中的延伸部分182進行如上面參照第2、3、4、5、6-2及/或7-2圖所描述的修改。
如上所述，本揭露的實施例提供了一種封裝結構。封裝結構包括基板160，其包括直接位於開放角落120C1和120C4下方的溝槽170，且溝槽170填充有底部填充材料180。如此一來，可以減小或減輕集中在半導體晶粒120的角落處的拉伸應力。因此，可以降低底部填充材料138破裂的風險，從而提高封裝結構的性能和可靠性。
可以提供封裝結構的實施例。封裝結構可以包括在基板上方的重分佈結構以及在重分佈結構上方並電耦接到基板的半導體晶粒。封裝結構也可以包括在基板上方的底部填充材料，且底部填充材料包括延伸部分。延伸部分與半導體晶粒的角落重疊並延伸到基板中。如此一來，可以減小或減輕集中在半導體晶粒的角落處的拉伸應力。因此，可以降低底部填充材料破裂的風險，從而提高封裝結構的性能和可靠性。
根據本揭露一些實施例，提供一種封裝結構。所述封裝結構包括：重分佈結構，位於基板上方；半導體晶粒，位於重分佈結構上方並電耦接到基板；以及底部填充材料，位於基板上方並密封重分佈結構和半導體晶粒，其中底部填充材料包括與半導體晶粒的角落重疊並延伸到基板中的延伸部分。
在一些實施例中，在平面圖中，延伸部分包括位於重分佈結構的區域之外的部分。在一些實施例中，基板包括絕緣層以及位於絕緣層中的複數個導電特徵，其中延伸部分通過絕緣層與導電特徵隔離。在一些實施例中，在平面圖中，延伸部分包括位於半導體晶粒的區域內的第一側壁以及該第一側壁相對並位於半導體晶粒的區域之外的第二側壁，且延伸部分的第一側壁與半導體晶粒的角落之間的最小距離大於或等於延伸部分的第二側壁與半導體晶粒的角落之間的最小距離。在一些實施例中，在平面圖中，從重分佈結構的幾何中心到半導體晶粒的角落的方向被定義為第一方向，且第一方向與延伸部分的縱向的夾角小於約15度。在一些實施例中，延伸部分的側壁包括弧形表面。在一些實施例中，所述封裝結構更包括複數個接合元件，介於基板與重分佈結構之間並被底部填充材料圍繞，其中接合元件中沒有一個直接位於延伸部分上方。
根據本揭露另一些實施例，提供一種封裝結構。所述封裝結構包括：複數個接合元件，位於基板上方；重分佈結構，位於所述接合元件上方；半導體晶粒，位於重分佈結構上方；以及底部填充材料，包括：第一部分，圍繞所述接合元件；以及第二部分，嵌入基板中，其中在平面圖中，半導體晶粒的角落局限在第二部分的區域內。
在一些實施例中，在平面圖中，第二部分完全局限在重分佈結構的區域內。在一些實施例中，在平面圖中，第二部分具有橢圓形輪廓。在一些實施例中，第二部分的底表面高於基板的底表面。在一些實施例中，在平面圖中，從重分佈結構的幾何中心延伸到半導體晶粒的角落的第一方向基本上平行於第二部分的對稱軸。在一些實施例中，在平面圖中，第二部分沿第一方向的長度大於第二部分沿垂直於第一方向的第二方向的寬度。在一些實施例中，在平面圖中，第二部分包括位於半導體晶粒的區域內的第一側壁以及與第一側壁相對並位於半導體晶粒的區域之外的第二側壁，且沿第一方向測量時，第一側壁與半導體晶粒的角落之間的第一距離大於或等於第二側壁與半導體晶粒的角落之間的第二距離。在一些實施例中，沿第一方向測量時，重分佈結構的角落與第二側壁之間的第三距離小於第二距離。在一些實施例中，所述封裝結構更包括封裝，位於重分佈結構上方，且底部填充材料更包括第三部分，嵌入基板中，其中在平面圖中，封裝的角落局限在第三部分的區域內。
根據本揭露又另一些實施例，提供一種形成封裝結構的方法。所述方法包括：將半導體晶粒接合到重分佈結構的第一表面；將重分佈結構的第二表面接合到基板，其中基板包括與半導體晶粒的角落重疊的第一溝槽；以及用底部填充材料密封半導體晶粒和重分佈結構，其中基板的第一溝槽填充有底部填充材料。
在一些實施例中，重分佈結構通過複數個接合元件接合到基板，且底部填充材料圍繞接合元件。在一些實施例中，在平面圖中，第一溝槽的對稱軸穿過半導體晶粒的角落。在一些實施例中，所述方法更包括將封裝接合到重分佈結構的第一表面，其中基板包括與封裝的角落重疊的第二溝槽，且基板的第二溝槽填充有底部填充材料。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
102:載體基板 104:膠帶 106:重分佈結構 106A:頂表面 106B:底表面 106I:扇入區 106O:扇出區 106C1, 106C2, 106C3, 106C4:角落 106S1, 106S2, 106S3, 106S4:側壁 108:導電特徵 110:導電特徵 112:導電特徵/導電通孔 114 1, 114 2, 114 3, 114 4:絕緣層 116:凸塊下金屬化結構 120:半導體晶粒 120C1, 120C2, 120C3, 120C4:角落 120S1, 120S2, 120S3, 120S4:側壁 122:半導體基板 122B:背面 122F:正面 124:積體電路 126:互連結構 128:金屬間介電層 130:導電墊 132:鈍化層 134:凸塊下金屬化結構 136:接合元件 138:底部填充材料 140:模塑料 142:膠帶 144:載體基板 146:封裝結構 148:凸塊下金屬化結構 150:接合元件 160:基板 162:導電特徵/導電墊 164:導電特徵 166 1, 166 2, 166 3, 166 4, 166 5:絕緣層 168:阻焊層 170:溝槽 170C:縱向 170L:第一側壁 170O:部分 170W1, 170W2:第二側壁 180:底部填充材料 182:延伸部分 182A:第一側壁 182B1, 182B2:第二側壁 182C:縱向 182E:邊緣 182L:第一側壁 182O:部分 182W1, 182W2:第二側壁 202:封裝 202C:角落 204:記憶體晶片 206:導電貫通孔 208:導電墊 302 1, 302 2, 302 3, 302 4, 302 5, 302 6, 302 7, 302 8, 302 9, 302 10:封裝部件 302C:角落 D:深度 D1, D2, D3, D4:距離 L:尺寸 R:區域 T:厚度 W:尺寸 NP:中性點/幾何中心 DNP:到中性點的距離 I-I:線 θ1, θ2:夾角
根據以下的詳細說明並配合所附圖式做完整揭露。須注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A圖至第1G圖是示出根據本揭露一些實施例之在形成一封裝結構的各個中間階段的剖面圖。 第1A-1圖是根據本揭露一些實施例之第1A圖中所示的封裝結構的平面圖。 第1B-1圖是根據本揭露一些實施例之第1B圖中所示的封裝結構的平面圖。 第1E-1圖是根據本揭露一些實施例之第1E圖中所示的封裝結構的平面圖。 第1F-1圖是根據本揭露一些實施例之第1F圖中所示的封裝結構的平面圖。 第1F-2圖是第1F-1圖中所示的區域R的放大平面圖，示出根據本揭露一些實施例之一封裝結構的細節。 第1G-1圖是第1G圖對應於第1F-1圖中所示的區域R的放大平面圖，示出根據本揭露一些實施例之一封裝結構的細節。 第2圖是根據本揭露一些實施例之第1G-1圖的修改。 第3圖是根據本揭露一些實施例之第1G-1圖的修改。 第4圖是根據本揭露一些實施例之第1G-1圖的修改。 第5圖是根據本揭露一些實施例之第1G-1圖的修改。 第6-1圖是根據本揭露一些實施例之第1G圖的封裝結構的修改的平面圖。 第6-2圖是根據本揭露一些實施例之第6-1圖中所示的區域R的放大平面圖。 第7-1圖是根據本揭露一些實施例之第1G圖的封裝結構的修改的平面圖。 第7-2圖是根據本揭露一些實施例之第7-1圖中所示的區域R的放大平面圖。 第8圖是根據本揭露一些實施例之第1G圖中所示的剖面圖的修改。 第8-1圖是根據本揭露一些實施例之第8圖中所示的封裝結構的平面圖。 第8-2圖是第8-1圖中所示的區域R的放大平面圖，示出根據本揭露一些實施例之一封裝結構的細節。 第9圖是根據本揭露一些實施例之第8-1圖的封裝結構的修改的平面圖。
106:重分佈結構
106A:頂表面
108:導電特徵
112:導電特徵/導電通孔
1141:絕緣層
116:凸塊下金屬化結構
120:半導體晶粒
122:半導體基板
122B:背面
124:積體電路
126:互連結構
128:金屬間介電層
130:導電墊
132:鈍化層
134:凸塊下金屬化結構
136:接合元件
138:底部填充材料
140:模塑料
146:封裝結構
148:凸塊下金屬化結構
150:接合元件
160:基板
162:導電特徵/導電墊
164:導電特徵
1661,1662,1663,1664,1665:絕緣層
168:阻焊層
180:底部填充材料
182:延伸部分
D:深度
T:厚度

Claims (20)

  1. 一種封裝結構，包括： 一重分佈結構，位於一基板上方； 一半導體晶粒，位於該重分佈結構上方並電耦接到該基板；以及 一底部填充材料，位於該基板上方並密封該重分佈結構和該半導體晶粒，其中該底部填充材料包括與該半導體晶粒的一角落重疊並延伸到該基板中的一延伸部分。
  2. 如請求項1之封裝結構，其中在一平面圖中，該延伸部分包括位於該重分佈結構的一區域之外的一部分。
  3. 如請求項1之封裝結構，其中該基板包括一絕緣層以及位於該絕緣層中的複數個導電特徵，其中該延伸部分通過該絕緣層與該些導電特徵隔離。
  4. 如請求項1之封裝結構，其中： 在一平面圖中，該延伸部分包括位於該半導體晶粒的一區域內的一第一側壁以及與該第一側壁相對並位於該半導體晶粒的該區域之外的一第二側壁，且 該延伸部分的該第一側壁與該半導體晶粒的該角落之間的一最小距離大於或等於該延伸部分的該第二側壁與該半導體晶粒的該角落之間的一最小距離。
  5. 如請求項1之封裝結構，其中在一平面圖中，從該重分佈結構的一幾何中心到該半導體晶粒的該角落的一方向被定義為一第一方向，且該第一方向與該延伸部分的一縱向的一夾角小於約15度。
  6. 如請求項1之封裝結構，其中該延伸部分的一側壁包括一弧形表面。
  7. 如請求項1之封裝結構，更包括： 複數個接合元件，介於該基板與該重分佈結構之間並被該底部填充材料圍繞，其中該些接合元件中沒有一個直接位於該延伸部分上方。
  8. 一種封裝結構，包括： 複數個接合元件，位於一基板上方； 一重分佈結構，位於該些接合元件上方； 一半導體晶粒，位於該重分佈結構上方；以及 一底部填充材料，包括： 一第一部分，圍繞該些接合元件；以及 一第二部分，嵌入該基板中，其中在一平面圖中，該半導體晶粒的一角落局限在該第二部分的一區域內。
  9. 如請求項8之封裝結構，其中在該平面圖中，該第二部分完全局限在該重分佈結構的一區域內。
  10. 如請求項8之封裝結構，其中在該平面圖中，該第二部分具有一橢圓形輪廓。
  11. 如請求項8之封裝結構，其中該第二部分的一底表面高於該基板的一底表面。
  12. 如請求項8之封裝結構，其中在該平面圖中，從該重分佈結構的一幾何中心延伸到該半導體晶粒的該角落的一第一方向基本上平行於該第二部分的一對稱軸。
  13. 如請求項12之封裝結構，其中在該平面圖中，該第二部分沿該第一方向的一長度大於該第二部分沿垂直於該第一方向的一第二方向的一寬度。
  14. 如請求項12之封裝結構，其中： 在該平面圖中，該第二部分包括位於該半導體晶粒的一區域內的一第一側壁以及與該第一側壁相對並位於該半導體晶粒的該區域之外的一第二側壁，且 沿該第一方向測量時，該第一側壁與該半導體晶粒的該角落之間的一第一距離大於或等於該第二側壁與該半導體晶粒的該角落之間的一第二距離。
  15. 如請求項14之封裝結構，其中沿該第一方向測量時，該重分佈結構的一角落與該第二側壁之間的一第三距離小於該第二距離。
  16. 如請求項8之封裝結構，更包括： 一封裝，位於該重分佈結構上方，且 該底部填充材料，包括： 一第三部分，嵌入該基板中，其中在該平面圖中，該封裝的一角落局限在該第三部分的一區域內。
  17. 一種形成封裝結構的方法，包括： 將一半導體晶粒接合到一重分佈結構的一第一表面； 將該重分佈結構的一第二表面接合到一基板，其中該基板包括與該半導體晶粒的一角落重疊的一第一溝槽；以及 用一底部填充材料密封該半導體晶粒和該重分佈結構，其中該基板的該第一溝槽填充有該底部填充材料。
  18. 如請求項17之形成封裝結構的方法，其中該重分佈結構通過複數個接合元件接合到該基板，且該底部填充材料圍繞該些接合元件。
  19. 如請求項17之形成封裝結構的方法，其中在一平面圖中，該第一溝槽的一對稱軸穿過該半導體晶粒的該角落。
  20. 如請求項17之形成封裝結構的方法，更包括： 將一封裝接合到該重分佈結構的該第一表面，其中該基板包括與該封裝的一角落重疊的一第二溝槽，且該基板的該第二溝槽填充有該底部填充材料。
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