TW202309768A - 用於提高可程式設計器件引腳複用率的伺服器系統及方法 - Google Patents

用於提高可程式設計器件引腳複用率的伺服器系統及方法 Download PDF

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Abstract

本申請提出一種用於提高可程式設計器件引腳複用率的伺服器系統，包括可程式設計器件、電源、第一設備與第二設備。可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，主邏輯通訊模組藉由複用引腳與第一設備連接。檢測模組藉由複用引腳與第二設備連接。複用引腳用於接收第二設備上電時發送的在位信號並向檢測模組發送在位信號。檢測模組用於將在位信號發送到存儲模組，主邏輯通訊模組用於與第一設備藉由複用引腳進行通訊。本申請提高了引腳的複用率。本申請一併提供一種用於提高可程式設計器件引腳複用率的方法。

Description

用於提高可程式設計器件引腳複用率的伺服器系統及方法
本申請涉及積體電路技術領域，尤其涉及一種用於提高可程式設計器件引腳複用率的伺服器系統及方法。
於伺服器上，通常有一個FPGA/CPLD來控制上電時間與一些邏輯信號控制。然而，於產品設計階段，FPGA/CPLD引腳資源往往不足，FPGA/CPLD內部邏輯資源充足。如果更換FPGA/CPLD器件，使用更大的FPGA/CPLD，會增加成本。
鑒於以上內容，有必要提出一種用於提高可程式設計器件引腳複用率的伺服器系統及方法，以解決上述FPGA/CPLD引腳資源不足的問題。
本申請實施例提供一種用於提高可程式設計器件引腳複用率的伺服器系統，所述系統包括可程式設計器件、第一設備與第二設備，所述可程式設計器件與所述第一設備、第二設備連接； 所述可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，所述主邏輯通訊模組藉由所述複用引腳與第一設備連接；所述檢測模組藉由所述複用引腳與所述第二設備連接，所述存儲模組與所述檢測模組連接； 所述複用引腳用於接收所述第二設備上電時發送的在位信號並向所述檢測模組發送所述在位信號； 所述檢測模組用於將所述在位信號發送到存儲模組，所述存儲模組存儲在位信號； 所述主邏輯通訊模組用於與所述第一設備藉由複用引腳進行通訊。
藉由檢測模組將複用引腳獲取的第二設備的在位信號存儲在存儲模組中，然後主邏輯通訊模組藉由複用引腳對第一設備進行通訊，提高了引腳的複用率。
在一些實施例中，所述主邏輯通訊模組為I2C通訊模組。
在一些實施例中，還包括電源，所述電源與所述複用引腳連接，所述電源用於輸出上電狀態信號至所述複用引腳，所述電源與所述複用引腳之間設置有開關電路； 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述開關電路導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述開關電路截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出； 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
藉由上電狀態信號控制開關電路的開閉，能夠保證複用引腳內不會出現電平衝突的情況。
在一些實施例中，所述複用引腳為漏極開路輸出時，所述開關電路包括MOS管，所述電源藉由MOS管與所述複用引腳連接； 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述MOS管導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述MOS管截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出； 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
在一些實施例中，所述複用引腳為推挽輸出時，所述可程式設計器件將所述複用引腳設為輸入，所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號； 所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號，所述可程式設計器件將所述複用引腳設為輸出，所述主邏輯通訊模組與所述第一設備藉由所述複用引腳進行通訊。
藉由採用上述技術方案，能夠簡化電路設計。
本申請實施例一併提供一種用於提高可程式設計器件引腳複用率的方法，應用於一種系統，所述系統包括可程式設計器件、第二設備與第一設備，所述可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，所述主邏輯通訊模組藉由所述複用引腳與所述第一設備連接；所述檢測模組藉由所述複用引腳與所述第二設備連接，所述存儲模組與所述檢測模組連接，所述方法包括以下步驟： 所述第二設備上電，藉由所述複用引腳向所述檢測模組發送在位信號； 所述檢測模組將所述在位信號發送至所述存儲模組 所述主邏輯通訊模組藉由所述複用引腳與所述第一設備通訊。
在一些實施例中，所述主邏輯通訊模組為I2C通訊模組。
在一些實施例中，所述系統還包括電源，所述電源與所述複用引腳連接，所述電源用於輸出上電狀態信號至所述複用引腳，所述電源與所述複用引腳之間設置有開關電路； 所述方法還包括以下步驟； 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述開關電路導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述開關電路截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出， 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
在一些實施例中，當所述複用引腳為漏極開路輸出時，所述開關電路包括MOS管，所述電源藉由MOS管與所述複用引腳連接； 所述方法還包括以下步驟： 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述MOS管導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述MOS管截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出， 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
在一些實施例中，所述複用引腳為推挽輸出時； 所述方法包括以下步驟： 所述可程式設計器件將所述複用引腳設為輸入，所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號； 所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 所述可程式設計器件將複用引腳設為輸出，所述主邏輯通訊模組與所述第一設備藉由所述複用引腳進行通訊。
本申請中，檢測模組藉由複用引腳獲取第二設備的在位信號，並將在位信號存儲在存儲模組內，主邏輯通訊模組還能夠藉由複用引腳與第一設備通訊，提高了可程式設計器件複用引腳的複用率，節約了引腳資源。
為了使本申請的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本申請進行進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本申請，並不用於限定本申請。基於本申請中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，均屬於本申請保護的範圍。
本申請實施例提供一種用於提高可程式設計器件引腳複用率的伺服器系統，該系統包括可程式設計器件、第一設備與第二設備，該可程式設計器件與該第一設備、第二設備連接；該可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，該主邏輯通訊模組藉由該複用引腳與第一設備連接；該檢測模組藉由該複用引腳與第二設備連接，該存儲模組與該檢測模組連接；該複用引腳用於接收該第二設備上電時發送的在位信號並向該檢測模組發送該在位信號；該檢測模組用於將該在位信號發送到該存儲模組，該存儲模組存儲該在位信號；該主邏輯通訊模組用於與該第一設備藉由該複用引腳進行通訊。
本申請實施例還提供一種用於提高可程式設計器件引腳複用率的方法，應用於一種系統，該系統包括可程式設計器件、第二設備與第一設備，該可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，該主邏輯通訊模組藉由該複用引腳與該第一設備連接；該檢測模組藉由該複用引腳與該第二設備連接，該存儲模組與該檢測模組連接，該方法包括以下步驟：該第二設備上電，藉由該複用引腳向該檢測模組發送在位信號；該檢測模組將該在位信號發送至該存儲模組；該主邏輯通訊模組藉由該複用引腳與該第一設備通訊。
上述實施例中，檢測模組藉由複用引腳獲取第二設備的在位信號，並將在位信號存儲在存儲模組內，主邏輯通訊模組還能夠藉由複用引腳與第一設備通訊，提高了可程式設計器件複用引腳的複用率，節約了引腳資源。
結合附圖，以下將對本申請的一些實施方式進行詳細說明。
請參閱圖1，本申請提供了一種用於提高可程式設計器件引腳複用率的伺服器系統1，系統1包括可程式設計器件10、第一設備20與第二設備30，可程式設計器件10與第一設備20、第二設備30連接。
可程式設計器件10包括主邏輯通訊模組103、檢測模組102、存儲模組101與複用引腳104，主邏輯通訊模組103藉由複用引腳104與第一設備20連接；檢測模組102藉由複用引腳104與第二設備30連接，存儲模組101與檢測模組102連接。
複用引腳104用於接收第二設備30上電時發送的在位信號並向檢測模組102發送在位信號。
檢測模組102用於將在位信號發送到存儲模組101，存儲模組101存儲在位信號。
主邏輯通訊模組103用於與第一設備20藉由複用引腳104進行通訊。
在一個實施例中，主邏輯通訊模組103為I2C通訊模組，第二設備30為非熱插拔設備。
第一設備20可係I2C設備、CPU等。
I2C通訊模組最主要的優點係其簡單性與有效性。由於介面直接在元件之上，因是I2C通訊模組佔用的空間非常小，減少了可程式設計器件10的空間與晶片管腳的數量，降低了成本。
I2C通訊模組係由資料線SDA與時鐘線SCL構成的串列匯流排，可發送與接收資料，與I2C 設備進行雙向資料傳送。
先前設計中，可程式設計器件10需要先用兩個引腳對非熱插拔設備進行上電檢測，然後在再用兩個引腳與I2C設備進行通訊，此時共需要四個引腳，惟如果可程式設計器件10只有兩個引腳 ，在實現上述功能的時候就會出現引腳資源不足的情況，所以需要提高引腳的複用率。
在本申請中，可程式設計器件10的複用引腳104為兩個I/O引腳，此處用第一I/O引腳與第二I/O引腳表示，第一I/O引腳與第二I/O引腳與檢測模組102連接，第一I/O引腳還與資料線SDA連接，第二I/O引腳還與時鐘線SCL連接。
非熱插拔設備與第一I/O引腳與第二I/O引腳連接，I2C 設備與第一I/O引腳與第二I/O引腳連接。
檢測模組102在非熱插拔設備上電時藉由第一I/O引腳與第二I/O引腳的接收非熱插拔設備的在位信號，並將在位信號發送至存儲模組101。
然後I2C通訊模組藉由資料線SDA、時鐘線SCL向第一I/O引腳與第二I/O引腳內傳輸邏輯資源，第一I/O引腳與第二I/O引腳將邏輯資源傳輸到I2C設備內。
藉由採用上述方案，可程式設計器件10只用了兩個I/O引腳就實現了原有設計中需要四個I/O引腳才能實現的功能，因是本申請提高了引腳的複用率，節約了引腳資源。
惟I2C通訊模組上的時鐘線SCL與資料線SDA係開漏引腳，如果當作普通的GPIO來用的話，會發現該引腳輸出高電平極不穩定甚至無法正常輸出高電平。
並且I2C通訊模組與處理器通訊的過程中，第一I/O引腳與第二I/O引腳還在接受非熱插拔設備傳輸的在位信號，因是I2C通訊模組與處理器通訊的過程中容易出現電平衝突。
因是，在一些實施例中，還包括電源40，電源40與第一I/O引腳與第二I/O引腳之間均設置有開關電路50，比如，開關電路50設置為P溝增強型的MOS管，電源40與MOS管的柵極連接，非熱插拔設備與MOS管的漏極連接，MOS管的源級與第一I/O引腳、第二I/O引腳連接。
在上電未完成時，電源40輸出的上電狀態信號401為低電平，MOS管導通，可程式設計器件將第一I/O引腳、第二I/O引腳設為輸入；第二設備30藉由第一I/O引腳、第二I/O引腳向檢測模組102發送在位信號，檢測模組102將在位信號發送到存儲模組101，存儲模組101存儲在位信號。
在上電完成時，電源40輸出的上電狀態信號401為高電平，MOS管截止，第二設備30停止藉由第一I/O引腳與第二I/O引腳向檢測模組102發送在位信號，可程式設計器件將第一I/O引腳與第二I/O引腳設為輸出。
I2C通訊模組藉由第一I/O引腳與第二I/O引腳與第一設備20進行通訊，此時，第一I/O引腳與第二I/O引腳與電源40之間的連接相當於斷開狀態，第一I/O引腳與第二I/O引腳不會再接受電源40的電壓，所以此時I2C通訊模組藉由第一I/O引腳與第二I/O引腳與I2C 設備進行通訊，不會出現電平衝突的情況。
複用引腳104無論係開漏輸出還係推挽輸出，上述方案均可解決主邏輯通訊模組103與第一設備20之間容易出現電平衝突的問題，惟當複用引腳104為推挽模式時，採用上述方案會使得電路結構比較複雜。
所以在一些實施例中，如圖2所示，複用引腳104為推挽輸出時，可程式設計器件10將第一I/O引腳與第二I/O引腳設為輸入，第二設備30藉由第一I/O引腳與第二I/O引腳向檢測模組102發送在位信號。
檢測模組102將在位信號發送到存儲模組101，存儲模組101存儲在位信號。隨後可程式設計器件10將第一I/O引腳與第二I/O引腳設為輸出，可程式設計器件10驅動主邏輯通訊模組103與第一設備20藉由第一I/O引腳與第二I/O引腳進行通訊，其中主邏輯通訊模組103可是降頻模組，power control模組等，主邏輯通訊模組103發送降頻信號或VR enable信號到第一設備20等，本實施例能夠簡化電路設計。
本申請實施例一併提供一種用於提高可程式設計器件引腳複用率的方法，應用於一種系統，系統包括可程式設計器件、第二設備與第一設備，可程式設計器件主邏輯通訊模組、檢測模組、存儲模組與複用引腳，主邏輯通訊模組藉由複用引腳與第一設備連接；檢測模組藉由複用引腳與第二設備連接，存儲模組與檢測模組連接，如圖3所示，方法包括以下步驟。
S101，第二設備上電，藉由複用引腳向檢測模組發送在位信號。
S102，檢測模組將在位信號發送到存儲模組，存儲模組存儲在位信號。
S103，主邏輯通訊模組藉由複用引腳與第一設備通訊。
在一些實施例中，主邏輯通訊模組為I2C通訊模組。
在一些實施例中，系統還包括電源，電源與複用引腳連接，電源用於輸出上電狀態信號至複用引腳，電源與複用引腳之間設置有開關電路。
方法還包括以下步驟。
在上電未完成時，電源輸出的上電狀態信號為低電平，開關電路導通，可程式設計器件將複用引腳設為輸入。
第二設備藉由複用引腳向檢測模組發送在位信號，檢測模組將在位信號發送到存儲模組，存儲模組存儲在位信號。
在上電完成時，電源輸出的上電狀態信號為高電平，開關電路截止，第二設備停止藉由複用引腳向檢測模組發送在位信號，可程式設計器件將複用引腳設為輸出。
I2C通訊模組藉由複用引腳與第一設備進行通訊。
在一些實施例中，當複用引腳為漏極開路輸出時，開關電路包括MOS管，電源藉由MOS管與複用引腳連接。
方法還包括以下步驟。
在上電未完成時，電源輸出的上電狀態信號為低電平，MOS管導通，可程式設計器件將複用引腳設為輸入。
第二設備藉由複用引腳向檢測模組發送在位信號，檢測模組將在位信號發送到存儲模組，存儲模組存儲在位信號。
在上電完成時，電源輸出的上電狀態信號為高電平，MOS管截止，第二設備停止藉由複用引腳向檢測模組發送在位信號，可程式設計器件將複用引腳設為輸出。
I2C通訊模組藉由複用引腳與第一設備進行通訊。
在一些實施例中，複用引腳為推挽輸出時。
方法包括以下步驟。
可程式設計器件將複用引腳設為輸入，第二設備藉由複用引腳向檢測模組發送在位信號。
檢測模組將在位信號發送到存儲模組，存儲模組存儲在位信號。
可程式設計器件將複用引腳設為輸出，主邏輯通訊模組與第一設備藉由複用引腳進行通訊。
可程式設計器件可是現成可程式設計閘陣列(Field-Programmable Gate Array，FPGA)或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件等。
用於執行本申請的操作的電腦可讀程式指令可是組合語言程式指令，指令集架構（ISA）指令，機器指令，機器相關指令，微碼，固件指令，狀態設置資料，積體電路的配置資料，或以一種或多種程式設計語言（包括物件導向的程式設計語言，例如Smalltalk，C ++等）與過程程式設計語言（例如“ C”程式設計語言或類似程式設計）的任意組合編寫的原始程式碼或目標代碼語言。電腦可讀程式指令可完全在使用者電腦上，部分在使用者電腦上，作為獨立套裝軟體執行，部分在使用者電腦上並且部分在遠端電腦上或完全在遠端電腦或伺服器上執行。在後一種情況下，遠端電腦可藉由任何類型的網路（包括局域網（LAN）或廣域網路（WAN））連接到使用者電腦，或者可與外部電腦建立連接（用於例如，藉由使用Internet服務提供者的Internet）。在一些實施例中，包括例如可程式設計邏輯電路，現場可程式設計閘陣列（FPGA）或可程式設計邏輯陣列（PLA）的電子電路可藉由利用電腦可讀程式指令的狀態資訊來個性化電腦可讀程式指令。
在此參考根據本申請的實施例的方法，裝置與電腦程式產品的流程圖與/或框圖描述了本申請的各方面。可理解的是，流程圖與/或框圖的每個框以及流程圖與/或框圖中的框的組合可藉由電腦可讀程式指令來實現。
可將該等電腦可讀程式指令提供給通用電腦，專用電腦或其他可程式設計資料處理設備的處理器以產生機器，從而使得該指令經由電腦的處理器或其他可程式設計資料處理來執行。在該裝置中，創建用於實現流程圖與/或框圖方框中指定的功能/動作的裝置。該等電腦可讀程式指令還可存儲在電腦可讀存儲介質中，該電腦可讀存儲介質可指導電腦，可程式設計資料處理裝置與/或其他設備以特定方式起作用，從而使得其中存儲有指令的電腦可讀存儲介質。亦可將電腦可讀程式指令載入到電腦，其他可程式設計資料處理設備或其他設備上，以使一系列操作步驟在電腦，其他可程式設計設備或其他設備上執行以產生電腦實現的過程，例如在電腦，其他可程式設計裝置或其他設備上執行的指令實現了流程圖與/或框圖中指定的功能/動作。
附圖中的流程圖與框圖示出了根據本申請的各種實施例的裝置，方法與電腦程式產品的可能實現的體系結構，功能與操作。就這一點而言，流程圖或框圖中的每個方框可代表指令的模組，片段或部分，其包括用於實現指定的邏輯功能的一個或複數可執行指令。在一些替代實施方式中，方框中指出的功能可不按圖中指出的順序發生。例如，取決於所涉及的功能，實際上可基本上一併執行連續示出的兩個框，或者有時可以相反的循序執行該等框。還應注意，框圖與/或流程圖的每個方框以及框圖與/或流程圖的方框的組合可由執行指定功能或動作或基於特定目的的基於硬體的專用系統來實現。
已經出於說明的目的給出了本申請的各種實施例的描述，惟並不意圖是窮舉的或將本申請限制為所公開的形式。在不脫離本申請的範圍與精神的情況下，許多修改與變化對於本領域普通技術人員將是顯而易見的。選擇與描述實施例是為了最好地解釋本申請的原理與實際應用，並使本領域的其他普通技術人員能夠理解本申請的各種實施例，該等實施例具有各種適合於預期的特定用途的修改。
1:系統 10:可程式設計器件 101:存儲模組 102:檢測模組 103:主邏輯通訊模組 104:複用引腳 20:第一設備 30:第二設備 40:電源 401:上電狀態信號 50:開關電路
圖1係本申請實施例提供的伺服器系統的架構示意圖。
圖2係圖1中第二設備為推挽模式的示意圖。
圖3係本申請實施例提供的提高引腳複用率的方法流程示意圖。
無。
1:系統
10:可程式設計器件
101:存儲模組
102:檢測模組
103:主邏輯通訊模組
104:複用引腳
20:第一設備
30:第二設備
40:電源
401:上電狀態信號
50:開關電路

Claims (10)

  1. 一種用於提高可程式設計器件引腳複用率的伺服器系統，其改良在於，所述系統包括可程式設計器件、第一設備與第二設備，所述可程式設計器件與所述第一設備、所述第二設備連接； 所述可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，所述主邏輯通訊模組藉由所述複用引腳與所述第一設備連接；所述檢測模組藉由所述複用引腳與所述第二設備連接，所述存儲模組與所述檢測模組連接； 所述複用引腳用於接收所述第二設備上電時發送的在位信號並向所述檢測模組發送所述在位信號； 所述檢測模組用於將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 所述主邏輯通訊模組用於與所述第一設備藉由所述複用引腳進行通訊。
  2. 如請求項1所述的用於提高可程式設計器件引腳複用率的伺服器系統，其中， 所述主邏輯通訊模組為I2C通訊模組。
  3. 如請求項2所述的用於提高可程式設計器件引腳複用率的伺服器系統，其中， 還包括電源，所述電源與所述複用引腳連接，所述電源用於輸出上電狀態信號至所述複用引腳，所述電源與所述複用引腳之間設置有開關電路； 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述開關電路導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述開關電路截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出， 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
  4. 如請求項3所述的用於提高可程式設計器件引腳複用率的伺服器系統，其中， 所述複用引腳為漏極開路輸出時，所述開關電路包括MOS管，所述電源藉由MOS管與所述複用引腳連接； 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述MOS管導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述MOS管截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出， 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
  5. 如請求項1所述的用於提高可程式設計器件引腳複用率的伺服器系統，其中， 所述複用引腳為推挽輸出時，所述可程式設計器件將所述複用引腳設為輸入，所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號； 所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號，所述可程式設計器件將所述複用引腳設為輸出，所述主邏輯通訊模組與所述第一設備藉由所述複用引腳進行通訊。
  6. 一種用於提高可程式設計器件引腳複用率的方法，應用於一種系統，所述系統包括可程式設計器件、第二設備與第一設備，所述可程式設計器件包括主邏輯通訊模組、檢測模組、存儲模組與複用引腳，所述主邏輯通訊模組藉由所述複用引腳與所述第一設備連接；所述檢測模組藉由所述複用引腳與所述第二設備連接，所述存儲模組與所述檢測模組連接，其改良在於，所述方法包括以下步驟： 所述第二設備上電，藉由所述複用引腳向所述檢測模組發送在位信號； 所述檢測模組將所述在位信號發送至所述存儲模組； 所述主邏輯通訊模組藉由所述複用引腳與所述第一設備通訊。
  7. 如請求項6所述的用於提高可程式設計器件引腳複用率的方法，其中， 所述主邏輯通訊模組為I2C通訊模組。
  8. 如請求項7所述的用於提高可程式設計器件引腳複用率的方法，其中，所述系統還包括電源，所述電源與所述複用引腳連接，所述電源用於輸出上電狀態信號至所述複用引腳，所述電源與所述複用引腳之間設置有開關電路； 所述方法還包括以下步驟： 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述開關電路導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述開關電路截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出， 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
  9. 如請求項8所述的用於提高可程式設計器件引腳複用率的方法，其中，當所述複用引腳為漏極開路輸出時，所述開關電路包括MOS管，所述電源藉由MOS管與所述複用引腳連接； 所述方法還包括以下步驟： 在上電未完成時，所述電源輸出的上電狀態信號為低電平，所述MOS管導通，所述可程式設計器件將所述複用引腳設為輸入； 所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號，所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 在上電完成時，所述電源輸出的上電狀態信號為高電平，所述MOS管截止，所述第二設備停止藉由所述複用引腳向所述檢測模組發送所述在位信號，所述可程式設計器件將所述複用引腳設為輸出， 所述I2C通訊模組藉由所述複用引腳與所述第一設備進行通訊。
  10. 如請求項6所述的用於提高可程式設計器件引腳複用率的方法，其中，所述複用引腳為推挽輸出時； 所述方法包括以下步驟： 所述可程式設計器件將所述複用引腳設為輸入，所述第二設備藉由所述複用引腳向所述檢測模組發送所述在位信號； 所述檢測模組將所述在位信號發送到所述存儲模組，所述存儲模組存儲所述在位信號； 所述可程式設計器件將所述複用引腳設為輸出，所述主邏輯通訊模組與所述第一設備藉由所述複用引腳進行通訊。
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