TW202305950A - 半導體裝置 - Google Patents

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deposition
gate
region
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姆魯尼爾 阿必吉斯 卡迪爾巴德
彭羽筠
林耕竹
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包括：電晶體，包括：源極/汲極區，包括：前表面和後表面，後表面相對前表面；以及自對準矽化物（salicide）區，在後表面上；通道區，接觸源極/汲極區，並包括與源極/汲極區的前表面共平面的前表面；以及閘極結構，設置在通道區的前表面上；以及後側接觸結構，包括：導電接觸件，接觸自對準矽化物區；以及襯層，圍繞導電接觸件。

Description

半導體裝置
本發明實施例係有關於一種半導體裝置及其製造方法，且特別關於一種多閘極裝置及其製造方法。
隨著半導體技術的進步，對更高儲存容量、更快處理系統、更高性能和更低成本的需求不斷增加。為了滿足這些需求，半導體產業不斷微縮化半導體裝置的尺寸，並且引入三維電晶體，例如全繞式閘極（gate-all-around, GAA）場效電晶體和鰭式場效電晶體（fin field effect transistors, finFET）。
本發明一些實施例提供一種半導體裝置，包括：電晶體，包括：源極/汲極區，包括：前表面和後表面，後表面相對前表面；以及自對準矽化物（salicide）區，在後表面上；通道區，接觸源極/汲極區，並包括與源極/汲極區的前表面共平面的前表面；以及閘極結構，設置在通道區的前表面上；以及後側接觸結構，包括：導電接觸件，接觸自對準矽化物區；以及襯層，圍繞導電接觸件。
本發明另一些實施例提供一種半導體裝置，包括：全繞式閘極場效電晶體（GAA FET），包括：複數個奈米線，其中奈米線包括前表面；閘極介電層，包繞每個奈米線，其中閘極介電層接觸奈米線的前表面；閘極電極，設置在閘極介電層上以及在奈米線的前表面上方；以及源極/汲極區，接觸奈米線，並包括前表面和後表面，其中源極/汲極區的前表面相對於後表面，且與奈米線的前表面共平面；後側層間介電（ILD）層；後側接觸件，在後側層間介電層中，後側接觸件包括：磊晶區，接觸源極/汲極區的後表面；自對準矽化物區，接觸磊晶區；導電接觸件，接觸自對準矽化物區；以及襯層，在導電接觸件和後側層間介電層之間，其中襯層接觸源極/汲極區的後表面；以及源極/汲極接觸件，接觸源極/汲極區的前表面。
本發明又一些實施例提供一種形成半導體裝置的方法，包括：在基板上形成電晶體，包括：在基板的前表面形成源極/汲極區；在基板的前表面形成通道區；以及在通道區上形成閘極電極；在電晶體上方形成層間介電（ILD）層；形成源極/汲極接觸件穿過層間介電層，並接觸源極/汲極區的前表面；在源極/汲極接觸件上方以及在閘極電極上方形成互連；從基板的後表面對基板執行晶圓薄化製程；在基板的後表面上沉積後側層間介電層，其中基板的前表面與後表面彼此相對；蝕刻後側層間介電層以形成開口以露出源極/汲極區的後表面；在開口中形成襯層，其中襯層形成在開口中的後側層間介電層的側壁上，並接觸源極/汲極區的露出的後表面；以及在開口中沉積導電材料以形成導電接觸件。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此處可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
如本揭露所使用，字首縮寫詞「FET」是指場效電電晶體。場效電晶體的一個示例為金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor, MOSFET）。例如，金屬氧化物半導體場效電晶體可以是（i）平面結構，其建構在基板（例如半導體晶圓）的平面表面之中和之上或（ii）建構為垂直結構。
術語「鰭式場效電晶體（FinFET）」是指形成在鰭片上方的場效電晶體，上述鰭片相對於晶圓的平面表面垂直地定向（vertically oriented）。
「源極/汲極（S/D）」是指形成場效電晶體兩個端子的源極及/或汲極接面（junctions）。
本揭露所使用的術語「垂直（vertical）」表示標稱地（nominally）垂直於基板表面。
本揭露所使用的術語「標稱的（nominal）」表示在產品或製程的設計階段期間所設定之組件或製程步驟的特徵或參數之期望值或目標值，以及高於及/或低於此期望值之數值範圍。此數值範圍一般是由製造製程或容許差度（tolerances）所造成的微小變化。
本揭露所使用的術語「大約（about）」和「大抵（substantially）」表示給定數量的數值，其數值可以基於與主要半導體裝置相關的特定技術節點而變化。在一些實施例中，基於特定技術節點，術語「大約」和「大抵」可以表示給定數量的數值在數值的5%內變化（例如，數值的±1%、±2%、±3%、±4%、±5%）。
術語「垂直方向」和「水平方向」分別指本揭露圖式中所示的z方向和x方向。
本揭露提供半導體裝置及/或積體電路（IC）中示例的場效電晶體（FET）裝置（例如，全繞式閘極（GAA）場效電晶體、鰭式場效電晶體（finFETs）、水平或垂直全繞式閘極鰭式場效電晶體或平面式場效電晶體）以及製造上述裝置示例的方法。
鰭片可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程圖案化鰭片，包括雙重圖案化製程或多重圖案化製程。一般來說，雙重圖案或多重圖案製程可以將微影製程結合自對準製程，允許創建圖案，例如，其節距（pitch）比使用單一直接微影製程可獲得的間距小。例如，在一個實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物以圖案化鰭片。
隨著半導體產業不斷微縮化半導體裝置的尺寸，中端製程（mid-end-of-line, MEOL）和後端製程（back-end-of-line, BEOL）裝置層級的電路複雜性增加。縮小的金屬線和狹窄的互連大大增加了電阻。後側接觸件可以為電晶體端子提供電性連接（例如，電源），而不會佔用中端製程和後端製程裝置層級寶貴的裝置空間。例如，後側接觸件可以為全繞式閘極場效電晶體或鰭式場效電晶體的源極/汲極（S/D）端子提供電源。可以通過在半導體基板的後表面上沉積介電層、形成開口以暴露一個或多個源極/汲極端子、執行暴露結構的清潔製程以及在開口中沉積導電材料來形成後側接觸件。也可以在沉積介電層之前薄化半導體基板以進一步減小裝置尺寸。後側接觸件可以降低互連複雜性、釋放裝置空間以及提高裝置性能和可靠度。然而，通過半導體結構的後側蝕刻開口並執行清潔製程會導致與源極/汲極端子相鄰的間隔物的材料損失，進而可能導致電路短路和裝置故障。
本揭露中的各種實施例描述用於在半導體裝置中形成用於後側接觸件的低溫襯層的方法。在後側接觸件的製造製程中，通過晶圓的後表面形成開口，並且在開口中沉積低溫襯層。襯層可以在蝕刻或清潔製程中保護開口中暴露的結構。例如，在後側開口中的清潔或蝕刻製程期間使用的清潔溶液可以對襯層不起作用。襯層還可以防止閘極結構和源極/汲極端子之間的漏電流。可以使用低溫沉積方法（例如，在大約300°C至大約400°C）形成襯層，以保留熱預算並避免損壞現有結構，例如已形成的中端製程和後端製程結構。在一些實施例中，可以使用定向（例如，非等向性）蝕刻製程去除襯層的底部並暴露源極/汲極端子，使得導電材料可以沉積在源極/汲極端子正上方。在一些實施例中，可以在導電材料和源極/汲極端子的界面處形成自對準矽化物（例如，自對準矽化物（self-aligned silicide, salicide））區。本揭露所述的低溫襯層可以提供各種益處，其可以提高裝置的性能、可靠度和產量。各種益處可以包括但不限於降低接觸電阻、降低互連複雜性、保護間隔物層、保護開口側壁等。本揭露描述的實施例使用全繞式閘極場效電晶體作為示例，並且可以應用於其他半導體結構，例如鰭式場效電晶體和平面式場效電晶體。此外，本揭露所述的實施例可以用於各種技術節點，例如14奈米、7奈米、5奈米、3奈米、2奈米以及更低的技術節點。
根據一些實施例，參考第1A和1B圖，描述具有鰭式場效電晶體102A-102D的半導體裝置100。根據一些實施例，第1A圖繪示半導體裝置100的對稱圖。第1B圖繪示沿著第1A圖的半導體裝置100的線A-A的剖面圖。
在一些實施例中，鰭式場效電晶體102A-102D可以皆為p型鰭式場效電晶體（p-type finFETs, PFETs）或n型鰭式場效電晶體（n-type finFETs, NFETs）或其中一種導電類型的鰭式場效電晶體。例如，鰭式場效電晶體102A和102B可以是n型鰭式場效電晶體，而鰭式場效電晶體102C和102D可以是p型鰭式場效電晶體。儘管第1A和1B圖示出四個鰭式場效電晶體，然而半導體裝置100可以具有任意數量的鰭式場效電晶體。除非另有說明，否則對具有相同註記（annotations）的鰭式場效電晶體102A-102D的元件的討論彼此適用。半導體裝置100的對稱圖和剖面圖僅出於說明目的而示出，並且可能未按比例繪製。
參考第1A和1B圖，鰭式場效電晶體102A-102D可以形成在基板106上。基板106可以是半導體材料，例如矽。在一些實施例中，基板106包括結晶矽基板（例如，晶圓）。在一些實施例中，基板106包括（i）元素半導體，例如鍺（Ge）；（ii）化合物半導體，包括碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）及/或銻化銦（InSb）；（iii）合金半導體，包括包括碳化矽鍺（SiGeC）、矽鍺（SiGe）、磷化鎵砷（GaAsP）、磷化鎵銦（GaInP）、砷化鎵銦（GaInAs）、磷化鎵銦砷（GaInAsP）、砷化鋁銦（AlInAs）及/或砷化鋁鎵（AlGaAs）；或（iv）其組合。此外，可以根據設計要求（例如，p型基板或n型基板）摻雜基板106。在一些實施例中，基板106可以摻雜有p型摻質（例如硼（B）、銦（In）、鋁（Al）或鎵（Ga））或n型摻質（例如磷（P）或砷（As））。
半導體裝置100還可以包括鰭片結構108，鰭片結構108沿著x軸延伸並穿過鰭式場效電晶體102A-102D。鰭片結構108可以是基板的一部分，並且包括鰭片基部108A和設置在鰭片基部108A上的鰭片頂部108B。在一些實施例中，鰭片基部108A可以包括相似於基板106的材料。鰭片基部108A可以由基板106的微影圖案化和蝕刻形成。在一些實施例中，鰭片頂部108B可以包括半導體層122的堆疊，其可以是奈米線的形式。每個半導體層122可以在鰭式場效電晶體102A-102D的閘極結構112下方形成通道區。
在一些實施例中，半導體層122可以是奈米線的堆疊，其可以包括與基板106相似或不同的半導體材料。在一些實施例中，每個半導體層122可以包括矽鍺（SiGe），其中鍺具有大約25原子百分比至大約50原子百分比（例如，大約30原子百分比、35原子百分比或大約45原子百分比），而任何剩餘的原子百分比為矽，或可以包括矽而大抵不具有鍺。
半導體層122的半導體材料可以是未摻雜的，或可以在它們的磊晶成長過程中使用以下材料原位摻雜：（i）p型摻質，例如硼、銦和鎵；及/或（ii）n型摻質，例如磷和砷。對於p型原位摻雜，可以使用p型摻雜前驅物，例如乙硼烷（B 2H 6）、三氟化硼（BF 3）和任何其他p型摻雜前驅物。對於n型原位摻雜，可以使用n型摻雜前驅物，例如膦（PH 3）、胂（AsH 3）和任何其他n型摻雜前驅物。半導體層122可以具有沿著z軸的相應垂直尺寸122t（例如，厚度），各自為大約6奈米至大約10奈米（例如，大約7奈米、大約8奈米或大約9.5奈米）。半導體層122的其他尺寸和材料也涵蓋在本揭露的範圍內。儘管第1B圖示出四層半導體層122，然而半導體裝置100可以具有任意數量的半導體層122。
源極/汲極區110可以成長在鰭片基部108A不位於閘極結構112下方的區域上。在一些實施例中，源極/汲極區110可以是鰭式場效電晶體102A-102D的源極/汲極（S/D）區。在一些實施例中，源極/汲極區110可以具有任何的幾何形狀，例如多邊形或圓形。源極/汲極區110可以包括磊晶成長的半導體材料。在一些實施例中，磊晶成長的半導體材料與基板106的材料相同。在一些實施例中，磊晶成長的半導體材料包括與基板106不同的材料。磊晶成長的半導體材料可以包括：（i）半導體材料，例如鍺和矽；（ii）化合物半導體材料，例如砷化鎵和砷化鋁鎵；或（iii）半導體合金，例如矽鍺和磷化砷化鎵。在一些實施例中，源極/汲極區110可以通過以下方式成長：（i）化學氣相沉積（chemical vapor deposition, CVD），例如低壓化學氣相沉積（low pressure CVD, LPCVD）、原子層化學氣相沉積（atomic layer CVD, ALCVD）、超高真空化學氣相沉積（ultrahigh vacuum CVD, UHVCVD）、減壓化學氣相沉積（reduced pressure CVD, RPCVD）及任何其他合適的化學氣相沉積；（ii）分子束磊晶（molecular beam epitaxy, MBE）製程；（iii）任何合適的磊晶製程；或（iv）其組合。在一些實施例中，源極/汲極區110可以通過磊晶沉積/部分蝕刻製程來成長，其製程至少重複磊晶沉積/部分蝕刻製程一次。此種重複沉積/部分蝕刻製程也稱為循環沉積蝕刻（cyclic deposition-etch, CDE）製程。在一些實施例中，可以使用一種或多種非晶材料形成源極/汲極區110。在一些實施例中，源極/汲極區110可以具有彼此相對的後表面110A和前表面110B。
源極/汲極區110對於n型鰭式場效電晶體可以是n型，對於p型鰭式場效電晶體可以是p型。在一些實施例中，鰭式場效電晶體102A、102B、102C和102D的源極/汲極區110可以是彼此相同或相反的摻雜類型。p型源極/汲極區110可以包括SiGe，並且可以在磊晶成長製程期間使用p型摻質，例如硼、銦和鎵，進行原位摻雜。對於p型原位摻雜，可以使用p型摻雜前驅物，例如乙硼烷（B 2H 6）、三氟化硼（BF 3）和任何其他p型摻雜前驅物。在一些實施例中，n型源極/汲極區110可以包括Si，並且可以在磊晶成長製程期間使用n型摻質，例如磷和砷，進行原位摻雜。對於n型原位摻雜，可以使用n型摻雜前驅物，例如膦（PH 3）、胂（AsH 3）和任何其他n型摻雜前驅物。
參考第1B圖，源極/汲極區110可以形成鰭式場效電晶體102A-102D的源極/汲極（S/D）區。鰭片頂部108B的半導體層122的每個通道區可以插入在一對源極/汲極區之間。儘管鰭式場效電晶體102A-102D被示為具有鰭片結構108，鰭片頂部108B在鰭片基部108A上，然而鰭式場效電晶體102A-102D的其他鰭片結構（例如，從基板106蝕刻或在基板106上磊晶成長的單層鰭片結構）也涵蓋在本揭露的範圍內。
在一些實施例中，鰭片基部108A和鰭片頂部108B可以具有沿著z軸的相應垂直尺寸H 1和H 2（例如，高度），各自為大約40奈米至大約60奈米（例如，大約45奈米，大約50奈米，或大約55奈米）。垂直尺寸H 1和H 2可以彼此相等或不同，並且可以具有使H 1和H 2之總和（即，鰭片結構108的總高度H T）為大約80奈米至大約120奈米（例如大約85奈米、大約90奈米、大約100奈米或大約115奈米）。在一些實施例中，鰭片結構108可以具有沿著x軸的水平尺寸L 1（例如，長度），其為大約100奈米至大約1微米（例如，大約200奈米、大約300奈米、大約500奈米、大約750奈米或大約900奈米）。鰭片結構108的其他尺寸和材料也涵蓋在本揭露的範圍內。
在一些實施例中，鰭式場效電晶體102A-102D可以進一步包括閘極結構112和間隔物114。參考第1A和1B圖，閘極結構112可以是多層結構並且可以包繞（wrap around）鰭片頂部108B。在一些實施例中，鰭片頂部108B的每個半導體層122可以被閘極結構112之一或閘極結構112之一的一層或多層包繞，閘極結構112也可以稱為「全繞式閘極（GAA）結構」或「水平全繞式閘極結構」，並且鰭式場效電晶體102A-102D也可以稱為「全繞式閘極場效電晶體」或「全繞式閘極鰭式場效電晶體」。
每個閘極結構112可以包括設置在半導體層122上的閘極介電層112A和設置在閘極介電層112A上的閘極電極112B。閘極介電層112A可以包繞每個半導體層122，並因此將半導體層122彼此電性隔離，且與導電閘極電極112B電性隔離，以防止在鰭式場效電晶體102A-102D的操作期間閘極結構112和源極/汲極區之間的電性短路。在一些實施例中，閘極介電層112A可以包括（i）氧化矽、氮化矽及/或氧氮化矽層，其由化學氣相沉積、原子層沉積（ALD）、物理氣相沉積（physical vapor deposition, PVD）、電子束蒸發或任何其他合適的沉積製程形成；（ii）高介電常數介電材料，例如HfO 2、氧化鈦（TiO 2）、氧化鉭（Ta 2O 3）、HfSiO 4、氧化鋯（ZrO 2）和矽酸鋯（ZrSiO 2）；（iii）高介電常數介電材料，其具有鋰（Li）、鈹（Be）、鎂（Mg）、Ca、Sr、Sc、Y、Zr、Al、La、Ce、鐠（Pr）、釹（Nd）、釤（Sm）、銪（Eu）、Gd、鋱（Tb）、Dy、鈥（Ho）、Er、銩（Tm）、鐿（Yb）、鑥（Lu）的氧化物；或（iv）其組合。可以通過原子層沉積或任何其他合適的沉積製程形成高介電常數介電層。
閘極功函數層130可以包括單一功函數層或功函數層的堆疊。可以通過配置鰭式場效電晶體102A-102D的功函數層以實現多個臨界電壓，使得裝置之間的臨界電壓可以不同。在一些實施例中，閘極功函數層130可以包括任何合適的材料。在一些實施例中，閘極功函數層可以包括鋁（Al）、銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、矽化鎳（NiSi）、矽化鈷（CoSi）、銀（Ag）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、氮化鉭碳（TaCN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鎢（WN）、金屬合金及/或其組合。在一些實施例中，閘極功函數層130可以包括摻雜Al的金屬，例如摻雜Al的Ti、摻雜Al的TiN、摻雜Al的Ta和摻雜Al的TaN。閘極功函數層130可以使用合適的製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍及其組合。在一些實施例中，閘極功函數層130可以具有大約2奈米至大約15奈米（例如，大約2奈米、大約3奈米、大約5奈米、大約10奈米或大約15奈米）的厚度。閘極功函數層130的其他材料、形成方法和厚度也涵蓋在本揭露的範圍內。
閘極電極132可以各自包括單一金屬層或金屬層的堆疊。金屬層的堆疊可以包括彼此不同的金屬。在一些實施例中，閘極電極132可以各自包括合適的導電材料，例如Ti、銀（Ag）、Al、氮化鈦鋁（TiAlN）、碳化鉭（TaC）、碳氮化鉭（TaCN）、氮化鉭矽（TaSiN）、錳（Mn）、Zr、氮化鈦（TiN）、 氮化鉭（TaN）、釕（Ru）、鉬（Mo）、氮化鎢 （WN）、銅（Cu）、鎢（W）、鈷（Co）、鎳（Ni）、碳化鈦（TiC）、碳化鈦鋁（TiAlC）、碳化鉭鋁（TaAlC）、金屬合金及其組合。閘極電極132可以通過原子層沉積、物理氣相沉積、化學氣相沉積或任何其他合適的沉積製程形成。閘極電極132的其他材料和形成方法也涵蓋在本揭露的範圍內。儘管鰭式場效電晶體102A-102D的閘極結構112被示為相似，然而鰭式場效電晶體102A-102D可以具有彼此不同的材料及/或電性特性（例如，臨界電壓、功函數值）的閘極結構。此外，儘管閘極結構112被示為具有水平全繞式閘極結構，然而其他閘極結構（例如，垂直全繞式閘極結構或不具有全繞式閘極結構的閘極結構）也涵蓋在本揭露的範圍內。
根據一些實施例，間隔物114可以形成閘極結構112的側壁並且與閘極介電層112A的部分實體接觸。間隔物114可以包括絕緣材料，例如氧化矽、氮化矽、低介電常數材料及其組合。間隔物114可以包括單層或絕緣層的堆疊。間隔物114可以具有介電常數小於大約3.9（例如，大約3.5、大約3.0或大約2.8）的低介電常數材料。在一些實施例中，間隔物114可以包括由矽、氧、碳及/或氮組成的材料。間隔物114的材料中的矽、氧、碳和氮的濃度可以取決於間隔物114期望的介電常數。改變材料中的矽、氧、碳和氮的濃度可以改變間隔物114期望的介電常數。在一些實施例中，間隔物114可以各自包括氧碳氮化矽（SiOCN）層、氮化矽碳（SiCN）層、碳氧化矽（SiOC）層或其組合。在一些實施例中，間隔物114可以各自包括設置在SiOC層上的SiOCN層的堆疊，SiOC層設置在SiOCN層上。在一些實施例中，間隔物114可以各自具有大約5奈米至大約12奈米（例如，大約5奈米、大約6奈米、大約8奈米、大約10奈米或大約12奈米）的厚度S t。間隔物114的其他材料和尺寸也涵蓋在本揭露的範圍內。
可以在源極/汲極區110和功函數層130之間形成內間隔物127。內間隔物127可以降低鰭式場效電晶體102A-102D的寄生電容。內間隔物127可以各自具有介電常數小於大約3.9（例如，大約3.5、大約3.0或大約2.8）的低介電常數材料或介電常數為大約4至大約7的高介電常數材料。在一些實施例中，內間隔物127可以包括單層或介電層的堆疊。在一些實施例中，內間隔物127可以包括由矽、氧、碳及/或氮組成的合適的介電材料。內間隔物127的介電材料中的矽、氧、碳和氮的濃度可以取決於期望的介電常數。內間隔物127中不同濃度的矽、氧、碳和氮可以改變其期望的介電常數。可以使用SiOC、SiCN、SiOCN、SiN、氧化矽（SiOx）、氮氧化矽（SiOyN）及/或其組合，通過原子層沉積、流動式化學氣相沉積（flowable CVD, FCVD）或任何其他合適的沉積製程形成內間隔物127。
後側接觸件140形成在源極/汲極區110下方並且可以為鰭式場效電晶體102A-102D供電。例如，後側接觸件140可以連接至直流（DC）電源（例如，VDD）並且為源極/汲極區110供電。在一些實施例中，後側接觸件140可以用於在源極/汲極區110和外部接觸件（第1A和1B圖中未示出）之間發送及/或接收電信號。後側接觸件140可以包括低溫襯層141和導電接觸件142。在一些實施例中，低溫襯層141可以形成在導電接觸件142和基板106之間。在一些實施例中，自對準矽化物區144可以形成在源極/汲極區110中並且與導電接觸件142接觸。
低溫襯層141可以保護內間隔物127和半導體層122的堆疊。此種保護可以在各種製造製程期間防止物理損壞或化學反應。例如，可以在對暴露的源極/汲極區110執行清潔製程期間和在形成導電接觸件142之前保護間隔物和半導體層。清潔製程，例如預自對準矽化物清潔，可以使用任何合適的清潔溶液，例如氟基清潔溶液。在不具有低溫襯層141的情況下，在清潔製程中使用的溶液會蝕刻部分的內間隔物127和基板106，從而導致電路短路或漏電流。在一些實施例中，可以使用原子層沉積（ALD）、電漿輔助原子層沉積（plasma-enhanced ALD, PEALD）、低壓化學氣相沉積（LPCVD）、電漿輔助化學氣相沉積（plasma-enhanced CVD, PECVD）、化學氣相沉積（CVD）、任何合適的沉積方法及/或其組合形成低溫襯層141。在一些實施例中，可以使用氮化矽、氧化矽碳、氮化矽碳、氮化矽硼碳、氧化鉿、氧化鋁、任何合適的材料及/或其組合形成低溫襯層141。在一些實施例中，低溫襯層141可以具有大約0.5奈米至大約30奈米的厚度。例如，低溫襯層141可具有大約0.5奈米至大約5奈米、大約5奈米至大約10奈米、大約10奈米至大約30奈米的厚度。低溫襯層141的其他材料、形成方法和厚度也涵蓋在本揭露的範圍內。
導電接觸件142可以由任何合適的導電材料形成。例如，導電接觸件142可以使用金屬或金屬合金形成，例如釕、鈷、鎢、銅、銀、鋁、鈦、鉭、氮化鈦、鎳、鉑、氮化鉭、任何合適的金屬或金屬合金及其組合。在一些實施例中，導電接觸件142可以使用非金屬導電材料形成，例如摻雜的半導體材料。導電接觸件142可以通過一種或多種沉積製程形成，例如化學氣相沉積、物理氣相沉積、電漿輔助化學氣相沉積、任何合適的沉積製程及其組合。
自對準矽化物區144（未在第1A圖中示出但在第1B圖中示出）可以形成在導電接觸件142和源極/汲極區110之間。自對準矽化物區144可以降低導電接觸件142和源極/汲極區110之間的接觸電阻並抑制電遷移。在一些實施例中，自對準矽化物區144可以由金屬-矽化合物形成。金屬-矽化合物的金屬材料可以由鈦、鈷、鎳、鎳鈷合金、鉑、鎳鉑合金、銥、銥鉑合金、鉺、鐿、鈀、銠、鈮、氮化鈦矽、任何合適的金屬材料及/或其組合形成。
層間介電層118可以設置在源極/汲極區110上和閘極結構112之間。層間介電層118可以包括使用適用於流動式介電材料的沉積方法沉積的介電材料（例如，流動式氧化矽、流動式氮化矽、流動式氮氧化矽、流動式碳化矽或流動式碳氧化矽）。例如，流動式氧化矽可以使用流動式化學氣相沉積（FCVD）沉積。在一些實施例中，介電材料為氧化矽。層間介電層118的其他材料和形成方法也涵蓋在本揭露的範圍內。
淺溝槽隔離區138（在第1A圖中示出但未在第1B圖中示出）可以在具有鰭片結構108的鰭式場效電晶體102A-102D與基板106上相鄰的鰭式場效電晶體之間及/或整合在基板106或沉積在基板106上相鄰的主動和被動元件（未示出）之間提供電性隔離。在一些實施例中，淺溝槽隔離區138可以包括第一和第二保護襯層138A-138B以及設置在第二保護襯層138B上的絕緣層138C。第一和第二保護襯層138A-138B可以包括彼此不同的材料。第一和第二保護襯層138A-138B可以各自包括氧化物或氮化物材料。在一些實施例中，第一保護襯層138A可以包括氮化物材料。第二保護襯層138B可以包括氧化物材料並且可以防止在絕緣層138C的形成期間鰭片頂部108B的側壁氧化。在一些實施例中，絕緣層138C可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低介電常數介電材料及/或任何其他合適的絕緣材料。在一些實施例中，第一和第二保護襯層138A-138B可以各自具有大約1奈米至大約2奈米的厚度。在一些實施例中，淺溝槽隔離區138可以具有沿著z軸的垂直尺寸138H（例如高度），其為大約40奈米至大約60奈米（例如，大約45奈米、大約50奈米或大約55奈米）。在一些實施例中，垂直尺寸138H可以是鰭片結構108的總高度H T的一半。
半導體裝置100及其元件（例如，基板106、鰭片結構108、閘極結構112、源極/汲極區110、間隔物114、內間隔物127 及/或淺溝槽隔離區138）的剖面形狀僅為示例且並非旨在限制本揭露。例如，在形成鰭式場效電晶體102A-102D之後，基板106的塊體可以從後表面107薄化。可以在薄化的後表面上沉積介電層，並且可以在介電層中形成後側接觸件140。在一些實施例中，可以在層間介電層118和閘極結構112上形成中端製程和後端製程結構（例如，源極/汲極接觸件、閘極接觸件、主動和被動半導體裝置等）。
根據一些實施例，第2圖係用於製造半導體裝置100的方法200的流程圖。為了示例的目的，將參考用於製造如第3A-20圖所示的半導體裝置100的示例製造製程以描述第2圖所示的操作。操作可以根據特定的應用以不同的順序執行或不執行。應當注意，方法200可能不會產生完整的半導體裝置100。因此，可以理解的是，可以在方法200之前、期間和之後提供額外的製程，並且在本揭露中可以僅簡要描述一些其他製程。為簡潔起見，第3A-20圖和第1A和1B圖中相似的元件標有相同的註記。
參考第2圖，在操作205中，根據一些實施例，在基板上形成鰭片結構。例如，具有鰭片基部108A和鰭片頂部108B的鰭片結構108可以形成在基板106上，如參考第3A-3C圖所描述。第3B圖係第3A圖的結構由B-B線截取的剖面圖。第3C圖係第3A圖的結構由C-C線截取的剖面圖。如第3A-3C圖所示，鰭片結構108的形成可以包括在基板106上形成鰭片基部108A和鰭片頂部108B*。在鰭片頂部108B*的製程之後，如下所述，可以形成參考第1A和1B圖所述的鰭片頂部108B。
鰭片頂部108B*可以包括以交替配置堆疊的第一和第二半導體層320和122。第一和第二半導體層320和122可以各自在其下層上磊晶成長並且可以包括彼此不同的半導體材料。在一些實施例中，第一和第二半導體層320和122可以包括與基板106相似或不同的半導體材料。在一些實施例中，第一和第二半導體層320和122可以包括具有彼此不同的氧化速率及/或蝕刻選擇性的半導體材料。在一些實施例中，第一和第二半導體層320和122可以各自包括矽鍺（SiGe），其中鍺具有大約25原子百分比至大約50原子百分比（例如，大約30原子百分比、35原子百分比或大約45原子百分比），而任何剩餘的原子百分比為矽，或可以包括矽而大抵不具有鍺。
第一和第二半導體層320和122可以是未摻雜的，或可以在它們的磊晶成長過程中使用以下材料原位摻雜：（i）p型摻質，例如硼、銦和鎵；及/或（ii）n型摻質，例如磷和砷。對於p型原位摻雜，可以使用p型摻雜前驅物，例如乙硼烷（B 2H 6）、三氟化硼（BF 3）和任何其他p型摻雜前驅物。對於n型原位摻雜，可以使用n型摻雜前驅物，例如膦（PH 3）、胂（AsH 3）和任何其他n型摻雜前驅物。第一和第二半導體層320和122可以具有沿著z軸的相應垂直尺寸122t（例如，厚度），各自為大約6奈米至大約10奈米（例如，大約7奈米、大約8奈米或大約9.5奈米）。垂直尺寸320t和122t可以彼此相同或不同。儘管第3A-3C圖示出四層半導體層320和122，然而半導體裝置100可以具有任意數量的半導體層320和122。
形成鰭片基部108A和鰭片頂部108B*可以包括在基板106上形成用於第一和第二半導體層320和122的材料堆疊，並且通過形成在材料堆疊上的圖案化硬遮罩層340和342蝕刻基板106的部分和材料堆疊。在一些實施例中，硬遮罩層340可以是薄膜，其包括使用，例如，熱氧化製程形成的氧化矽。在一些實施例中，硬遮罩層342可以由氮化矽形成，其使用，例如，低壓化學氣相沉積或電漿輔助化學氣相沉積形成。材料堆疊的蝕刻可包括乾式蝕刻、濕式蝕刻製程或其組合。乾式蝕刻製程可以包括使用具有含氧氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、任何其他合適的蝕刻氣體及/或電漿或其組合的蝕刻劑。濕式蝕刻製程可以包括在稀釋氫氟酸（DHF）、氫氧化鉀（KOH）溶液、氨、含有氫氟酸（HF）、硝酸（HNO 3）、乙酸（CH 3COOH）或其組合的溶液中進行蝕刻。
在一些實施例中，鰭片基部108A和鰭片頂部108B*可以具有沿著z軸的相應垂直尺寸H 1和H 2（例如，高度），各自為大約40奈米至大約60奈米（例如，大約45奈米，大約50奈米，或大約55奈米）。垂直尺寸H 1和H 2可以彼此相等或不同，並且可以具有使H 1和H 2之總和（即，鰭片結構108的總高度H T）為大約80奈米至大約120奈米（例如大約85奈米、大約90奈米、大約100奈米或大約115奈米）。在一些實施例中，鰭片結構108可以具有沿著x軸的水平尺寸L 1（例如，長度），其為大約100奈米至大約1微米（例如，大約200奈米、大約300奈米、大約500奈米、大約750奈米或大約900奈米）。在一些實施例中，鰭片結構108可具有沿著yz平面的錐形剖面，鰭片基部108A沿著y軸的水平尺寸W 1（例如，寬度）大於鰭片頂部108B*沿著y軸的水平尺寸W 2。水平尺寸W 1和W 2可以為大約6奈米至大約20奈米（例如，大約6奈米、大約8奈米、大約10奈米、大約15奈米、大約17奈米或大約20奈米）。
參考第2圖，在操作210中，根據一些實施例，在基板上形成淺溝槽隔離區。參考第4A-4C圖，可以在基板106上形成具有第一和第二保護襯層138A-138B和絕緣層138C的淺溝槽隔離區138。形成淺溝槽隔離區138可以包括（i）在第3A圖的結構上沉積用於第一保護襯層138A的氮化物材料層（未示出）；（ii）在氮化物材料層上沉積用於第二保護襯層138B的氧化物材料層（未示出）；（iii）在氧化物材料層上沉積用於絕緣層138C的絕緣材料層；（iv）對用於絕緣層138C的絕緣材料層進行退火；（v）化學機械研磨（chemical mechanical polishing, CMP）氮化物和氧化物材料層以及絕緣材料的退火層以及（vi）回蝕研磨的結構以形成第4A圖的結構。可以使用用於沉積氧化物和氮化物材料的合適製程，例如原子層沉積和化學氣相沉積，沉積氮化物和氧化物材料層。這些氧化物和氮化物材料層可以防止在絕緣層138C的絕緣材料的沉積和退火期間鰭片頂部108B*的側壁氧化。在一些實施例中，絕緣層138C的絕緣材料層可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（FSG）、低介電常數介電材料。在一些實施例中，可以使用化學氣相沉積製程、高密度電漿（high-density-plasma, HDP）化學氣相沉積製程、使用矽烷（SiH 4）和氧氣（O 2）作為反應前驅物以沉積絕緣材料層。在一些實施例中，絕緣材料層可以使用次大氣壓化學氣相沉積（sub-atmospheric CVD, SACVD）製程或高深寬比製程（high aspect-ratio process, HARP）形成，其製程氣體可以包括四乙氧基矽烷（tetraethoxysilane, TEOS）及/或臭氧（O 3）。
參考第2圖，在操作215中，根據一些實施例，在鰭片結構上形成保護氧化層，並在保護氧化層上形成多晶矽結構。例如，如第5A-5D圖所示，可以在鰭片結構108和淺溝槽隔離區138上形成保護氧化層134*，並且可以在保護氧化層134*上形成多晶矽結構112A*-112D*。第5B、5C和5D圖係第5A圖的結構由B-B、D-D和E-E線截取的剖面圖。保護氧化層134*的形成可以包括在第4A圖的結構上毯覆沉積一層氧化物材料，之後進行高溫退火製程。保護氧化層134*可以包括合適的氧化物材料，例如氧化矽，並且可以使用合適的沉積製程進行毯覆沉積，例如化學氣相沉積、原子層沉積、電漿輔助原子層沉積（PEALD）、物理氣相沉積（PVD）和電子束蒸發。在氧化物材料層的沉積之後可以在氧氣流下進行乾式退火製程。
在一些實施例中，保護氧化層134*可以具有沿著z軸的垂直尺寸134t*（例如，鰭片結構108的頂表面上的厚度）和沿著y軸的水平尺寸134s*（例如，鰭片頂部108B的側壁上的厚度），各自為大約1奈米至大約3奈米（例如，大約1奈米或2奈米）。在一些實施例中，尺寸134t*可以等於或大於尺寸134s*。保護氧化層134*的其他氧化物材料、形成方法和厚度也涵蓋在本揭露的範圍內。保護氧化層134*的存在允許從相鄰多晶矽結構112A*-112D*之間以第5A圖所示的高深寬比空間646（例如，深寬比大於1:15、1:18或1:20）蝕刻多晶矽，而在多晶矽結構112A*-112D*的形成過程中大抵沒有蝕刻及/或損壞鰭片結構108。
在一些實施例中，當鰭式場效電晶體102A-102D作為形成在積體電路（IC）核心區域（也可以稱為「邏輯區域」或「記憶區域」）中的核心電路（也可以稱為「邏輯電路」或「記憶電路」）中的非輸入/輸出（非I/O）裝置時，可以在隨後的閘極替換製程期間去除保護氧化層134*。在一些實施例中，非I/O裝置可以是未被配置為直接處理輸入/輸出電壓/電流的核心裝置、邏輯裝置及/或記憶體裝置。在一些實施例中，非I/O裝置包括邏輯閘極，例如NAND、NOR、INVERTER及其組合。在一些實施例中，非I/O裝置包括記憶體裝置，例如靜態隨機存取記憶體（static random-access memory, SRAM）裝置。在一些實施例中，當鰭式場效電晶體102A-102B作為積體電路的外圍區域（也可以稱為「I/O區域」或「高壓區域」）中形成的外圍電路（例如，I/O電路）中的I/O裝置時，保護氧化層134*可以不被去除並且可以形成閘極結構112的閘極介電層的部分。I/O裝置可以配置為處理積體電路的輸入/輸出電壓/電流，並且能比非I/O裝置承受更大的電壓或電流擺幅（swing）。
如第5A-5D圖所示，可以在形成保護氧化層134*之後形成多晶矽結構112A*-112D*。在後續製程期間，多晶矽結構112A*-112D*可以在閘極替換製程中被替換以分別形成鰭式場效電晶體102A-102D的閘極結構112，如第1A圖所示。在一些實施例中，多晶矽結構112A*-112D*的形成可以包括在沉積的保護氧化層134*上毯覆沉積一層多晶矽材料，並且通過形成在多晶矽材料層上的圖案化硬遮罩層644（如第5A-5D圖所示）蝕刻多晶矽材料層。在一些實施例中，多晶矽材料可以是未摻雜的並且硬遮罩層644可以包括氧化層及/或氮化層。氧化層可以使用熱氧化製程形成，而氮化層可以通過低壓化學氣相沉積或電漿輔助化學氣相沉積形成。硬遮罩層644可以保護多晶矽結構112A*-112D*免於後續製程步驟的影響（例如，在間隔物114、源極/汲極區110及/或層間介電層118的形成期間）。多晶矽材料層的毯覆沉積可以包括化學氣相沉積、物理氣相沉積、原子層沉積或任何其他合適的沉積製程。在一些實施例中，多晶矽材料沉積層的蝕刻可以包括乾式蝕刻、濕式蝕刻或其組合。
在一些實施例中，多晶矽結構112A*-112D*沿著z軸的垂直尺寸G H可以為大約100奈米至大約150奈米（例如，大約100奈米、大約120奈米、大約135奈米或150奈米）。在一些實施例中，多晶矽結構112A*-112D*沿著x軸的水平尺寸G L可以為大約3奈米至大約30奈米（例如，大約3奈米、大約5奈米、大約7奈米、大約10奈米、大約12奈米、大約15奈米、大約20奈米或大約30奈米）。多晶矽結構112A*-112D*可以具有等於或大於大約9（例如，大約10、大約12、大約15、大約18或大約20）的高深寬比，其深寬比是尺寸G H與尺寸G L的比例。在一些實施例中，沿著x軸在相鄰多晶矽結構112A*-112D*之間的水平尺寸648（例如，間距）可以為大約40奈米至大約90奈米（例如，大約40奈米、大約50奈米、大約60奈米、大約80奈米 或大約90奈米）。在一些實施例中，相鄰多晶矽結構之間的水平尺寸648可以不同。尺寸648的數值和尺寸G L的數值之和稱為「單接觸多晶節距（one contacted poly pitch, 1CPP）」。在一些實施例中，鰭片結構沿著x軸的水平尺寸L 1可以為至少3CPP以防止鰭片結構108中的應變鬆弛（relaxation of strain），並且因此防止形成在閘極結構112下方的第二半導體層122的鰭片頂部中的通道區中的應變鬆弛，如上所述。
參考第2圖，在操作220中，根據一些實施例，在多晶矽結構的側壁上形成間隔物，並蝕刻鰭片頂部。參考第6A-6D圖，可以在多晶矽結構112A*-112D*的側壁上形成間隔物114。第6B-6D圖係第6A圖的結構由B-B、E-E和F-F線截取的剖面圖。形成間隔物114可以包括通過化學氣相沉積、物理氣相沉積或原子層沉積製程在第5A圖的結構上毯覆沉積絕緣材料層（例如，氧化物、氮化物及/或氧氮化矽碳材料），隨後進行微影和蝕刻製程（例如，反應離子蝕刻或使用氯基或氟基蝕刻劑的任何其他合適的乾式蝕刻製程）。根據一些實施例，間隔物114可以各自具有沿著x軸的水平尺寸S t（例如，厚度），其為大約5奈米至大約12奈米。形成間隔物114之後，可以通過未被多晶矽結構112A*-112D*和間隔物114覆蓋的區域蝕刻保護氧化層134*，以形成位於多晶矽結構112A*-112D*下方的氧化層134（如第6A-6D圖所示）。蝕刻製程可以包括使用，例如，稀釋氫氟酸的濕式蝕刻製程。可以在形成氧化物層134之後對鰭片頂部108B*的部分進行垂直蝕刻。垂直蝕刻包括蝕刻不在間隔物114和多晶矽結構112A*-112D*下方的鰭片頂部108B*。在蝕刻製程中，硬遮罩層644和間隔物114可以保護多晶矽結構112A*-112D*不被蝕刻。
參考第2圖，在操作225中，根據一些實施例，執行水平蝕刻製程，並在鰭片結構中形成內間隔物。參考第7A-7C圖，在鰭片頂部108B*的部分的垂直蝕刻之後，可以水平蝕刻多晶矽結構112A*-112D*和間隔物114下方的第一半導體層320的部分以形成凹陷區。第7B圖是第7A圖所示區域720的放大圖。第7C圖係第7B圖的結構由G-G線截取的剖面圖。可以通過乾式蝕刻製程、濕式蝕刻製程或其組合執行水平蝕刻。蝕刻製程可以包括多個蝕刻和沖洗製程循環，例如大約3至大約20個蝕刻和沖洗製程循環。每個循環中的蝕刻製程可以包括使用具有氟化氫（HF）、三氟化氮（NF 3）、氟基氣體和氯基氣體的氣體混合物。
在形成凹陷區的製程之後，可以毯覆沉積介電材料層以及水平蝕刻毯覆沉積的介電材料層，以在凹陷區內形成內間隔物127。在一些實施例中，毯覆沉積製程可以包括多個循環的沉積和蝕刻製程。在每個循環中，在沉積製程之後，蝕刻製程可以通過去除在介電材料層沉積期間在凹陷區內可能形成的縫隙（seams），以防止在內間隔物127中形成空隙（voids）。內間隔物結構127可以包括單層或介電層的堆疊，其通過原子層沉積、流動式化學氣相沉積或任何其他合適的沉積製程沉積。介電材料層的毯覆沉積製程的每個循環中的蝕刻製程可以包括使用HF和NH 3的氣體混合物的乾式蝕刻製程。內間隔物結構127可以包括由矽、氧、碳及/或氮組成的合適的介電材料。介電材料中的碳濃度可以很低並且可以為大約1%至大約15%（例如，大約1.5%、大約2.5%、大約5%、大約10%或大約13%）。超出此範圍的介電材料中的碳濃度會導致更長的蝕刻時間和降低的蝕刻選擇性。
可以通過使用HF和NH 3的氣體混合物的乾式蝕刻製程執行毯覆沉積介電材料層的水平蝕刻製程以形成內間隔物127。HF與NH 3的氣體比例可以為大約1至大約20（例如，大約1、大約5、大約10、大約15或大約20）。在一些實施例中，內間隔物結構127可以具有沿著x軸的尺寸127 t1（例如，厚度），其為大約3奈米至大約12奈米（例如，大約3奈米、大約5奈米、大約8奈米或大約10奈米）。形成內間隔物結構127的其他沉積方法和水平蝕刻製程以及內間隔物結構127的其他合適尺寸也涵蓋在本揭露的範圍內。
參考第2圖，在操作230中，在鰭片結構上形成磊晶鰭片區，並在磊晶鰭片區之間形成奈米線。參考第8A-8C圖，源極/汲極區110可以成長在鰭片基部108A的暴露表面上以及第7A圖的結構的第二半導體層122的暴露表面上。第8B圖是第8A圖所示區域820的放大圖。第8C圖係第8B圖的結構由H-H線截取的剖面圖。
在一些實施例中，源極/汲極區110的一部分可以在間隔物114下方及/或延伸至鰭片基部108A中。在一些實施例中，源極/汲極區110可以通過以下方式成長：（i）化學氣相沉積（CVD），例如低壓化學氣相沉積（LPCVD）、原子層化學氣相沉積（ALCVD）、超高真空化學氣相沉積（UHVCVD）、減壓化學氣相沉積（RPCVD）及任何合適的化學氣相沉積；（ii）分子束磊晶（MBE）製程；（iii）任何合適的磊晶製程；或（iv）其組合。在一些實施例中，源極/汲極區110可以通過磊晶沉積/部分蝕刻製程來成長，其製程至少重複磊晶沉積/部分蝕刻製程一次。在一些實施例中，源極/汲極區110可以通過選擇性磊晶成長（selective epitaxial growth, SEG）來成長，其添加蝕刻氣體以促進半導體材料在第二半導體層122和鰭片基部108A的暴露表面上選擇性成長，而不在絕緣材料上選擇性成長。
在一些實施例中，源極/汲極區110可以是p型或n型。在一些實施例中，p型源極/汲極區110可以包括SiGe，並且可以在磊晶成長製程期間使用p型摻質，例如硼、銦和鎵，進行原位摻雜。對於p型原位摻雜，可以使用p型摻雜前驅物，例如乙硼烷（B 2H 6）、三氟化硼（BF 3）和任何其他p型摻雜前驅物。在一些實施例中，n型源極/汲極區110可以包括Si而大抵不具有Ge，並且可以在磊晶成長製程期間使用n型摻質，例如磷和砷，進行原位摻雜。對於n型原位摻雜，可以使用n型摻雜前驅物，例如膦（PH 3）、胂（AsH 3）和任何其他n型摻雜前驅物。
每個源極/汲極區110可以形成鰭式場效電晶體102A-102D的源極/汲極區。 第二半導體層122位於多晶矽結構112A*-112D*下方並插入相鄰的S/D區之間，可以形成鰭式場效電晶體102A-102D的通道區。在隨後的製程中，可以通過以一層或多層閘極結構112替換位於多晶矽結構112A*-112D*下方的鰭片頂部108B的第一半導體層320（如第7A-7B圖所示），形成全繞式閘極（GAA）結構以包繞每個通道區。
在一些實施例中，在操作225描述的垂直蝕刻製程期間，可以凹蝕位於間隔物114之間的鰭片頂部108B的蝕刻部分下方的鰭片基部108A。源極/汲極區110和鰭片基部108A之間的界面848可以與淺溝槽隔離區138的頂表面在同一平面上，或者可以在淺溝槽隔離區138的頂表面平面下方。源極/汲極區110的其他尺寸和結構也涵蓋在本揭露的範圍內。如第8A-8C圖所示，在形成磊晶區110的製程之後，可以去除鰭片頂部108B的第一半導體層320以形成奈米線形狀的第二半導體層122。半導體層122可以形成在與源極/汲極區110接觸的通道區108C中。在一些實施例中，通道區108C可以具有後表面122A，其是最底的半導體層122的底表面。通道區108C可以具有前表面122B，前表面122B是最頂的半導體層122的頂表面，其朝向鰭片頂部108B的頂部。
在去除第一半導體層320之後，可以在間隔物114和源極/汲極區110上形成蝕刻停止層（etch stop layer, ESL）（未示出）。在蝕刻停止層上形成層間介電層118可以使用適用於流動式介電材料（例如，流動式氧化矽、流動式氮化矽、流動式氮氧化矽、流動式碳化矽或流動式碳氧化矽）的沉積方法。例如，流動式氧化矽可以使用流動式化學氣相沉積（FCVD）沉積。在沉積製程之後，可以在大約200°C至大約700°C的溫度下在蒸汽中對沉積的介電材料層進行熱退火大約30分鐘至大約120分鐘。
在形成層間介電層118之後，可以使用乾式蝕刻製程（例如，反應離子蝕刻）或濕式蝕刻製程去除多晶矽結構112A*-112D*。在一些實施例中，在乾式蝕刻製程中使用的氣體蝕刻劑可以包括氯、氟、溴或其組合。在一些實施例中，可以使用氫氧化銨（NH 4OH）、氫氧化鈉（NaOH）及/或氫氧化鉀（KOH）濕式蝕刻去除多晶矽結構112A*-112D*，或可以使用乾式蝕刻然後進行濕式蝕刻製程以去除多晶矽結構112A*-112D*。可以使用乾式蝕刻製程（例如，反應離子蝕刻）、濕式蝕刻製程（例如，使用稀釋氫氟酸）或其組合去除氧化層134的暴露部分。在一些實施例中，在乾式蝕刻製程中使用的氣體蝕刻劑可以包括氯、氟、溴或其組合。在一些實施例中，可以不去除氧化層134。
參考第2圖，在操作235中，在奈米線上形成閘極介電層。參考第9A-9C圖，閘極介電層112A可以包繞鰭片頂部108B暴露的奈米線形狀的第二半導體層122。第9B圖是第9A圖中區域920的放大圖。第9C圖係第9B圖的結構由I-I線截取的剖面圖。形成閘極介電層112A可以包括合適的閘極介電材料層的毯覆沉積製程。用於閘極介電層112A的閘極介電材料層可以毯覆沉積在第8A圖的結構上。閘極介電層112A可以形成為具有大約1.5奈米至大約2奈米（例如，大約1.5奈米、大約1.7奈米、大約1.8奈米或大約2奈米）的厚度112t。閘極介電層112A的閘極介電材料可以參考第1A和1B圖所述，為了簡潔起見在此不再詳細描述。在一些實施例中，可以在沉積閘極介電層112A之前設置層間介電質（第9A-9C圖中未示出）。在一些實施例中，層間介電質可以具有大約10Å的厚度。在一些實施例中，層間介電質的厚度可以在大約8Å至大約12Å。在一些實施例中，閘極介電層112A的厚度可以介於大約10Å至大約20Å（例如，大約10Å至大約15Å或大約15Å至大約20Å）。例如，閘極介電層112A的厚度可以為大約15Å。閘極介電層112A的其他沉積方法和尺寸也涵蓋在本揭露的範圍內。
參考第2圖，在操作240中，根據一些實施例，在閘極介電層上形成功函數層。參考第10圖，功函數層130形成為鰭式場效電晶體102A-102D的組件。每個功函數層130可以包括一個或多個功函數金屬層，並且可以提供鰭式場效電晶體102A-102D多個臨界電壓，使得裝置可以具有不同的臨界電壓。在一些實施例中，鰭式場效電晶體102A-102D的每個功函數層130可以使用相同或不同的材料及/或厚度形成。在一些實施例中，鰭式場效電晶體102A和102B是n型鰭式場效電晶體而鰭式場效電晶體102C和102D是p型鰭式場效電晶體。在一些實施例中，鰭式場效電晶體102A和102D是低臨界電壓裝置，而鰭式場效電晶體102B和102C是高臨界電壓裝置。功函數層130可以形成在閘極介電層112A上，其在間隔物114之間以及在半導體層122的堆疊的每層之間。閘極介電層112A和閘極功函數層130可以各自包繞由於去除第一半導體層320而形成的奈米線形狀的半導體層122。根據相鄰半導體層122之間的空間，半導體層122可以被閘極介電層112A和功函數層130包繞，填充相鄰半導體層122之間的空間。
參考第2圖，在操作245中，根據一些實施例，在功函數層上形成閘極電極。參考第11A和11B圖，用於閘極電極132的導電材料層形成在功函數層130上。第11B圖係第11A圖的結構由H-H線截取的剖面圖。用於閘極電極132的導電材料層可以包括合適的導電材料，例如鈦、銀、鋁、鎢、銅、釕、鉬、氮化鎢、鈷、鎳、碳化鈦、碳化鈦鋁、錳、鋯、金屬合金及其組合。閘極電極132可以通過原子層沉積、物理氣相沉積、化學氣相沉積或任何其他合適的沉積製程形成。閘極電極132的沉積可以繼續直到相對的間隔物之間的開口被閘極電極132填充。化學機械研磨製程可以去除多餘的閘極電極132，使得閘極電極132和層間介電層118的頂表面大抵共平面。在一些實施例中，可以形成其他結構，例如阻擋層。可以在沉積閘極電極132之前形成一個或多個阻擋層（第11A和11B圖中未示出），以防止閘極電極132的擴散和氧化。
根據一些實施例，在沉積閘極電極之後，可以在閘極電極和層間介電層118上沉積介電層。如第12圖所示，介電層1202可以沉積在閘極電極和層間介電層118的頂表面上。在一些實施例中，介電層1202可以是其中可以形成中端製程結構的層間介電層。介電層1202可以沉積在層間介電層118和閘極電極132的頂表面上。介電層1202可以是使用相似於層間介電層118的材料形成的層間介電層。在一些實施例中，可以使用氧化矽形成介電層1202。
參考第2圖，在操作250中，根據一些實施例，在磊晶源極/汲極區和閘極電極上方形成中端（中端製程）結構。參考第13圖，中端製程結構，例如源極/汲極接觸件1304和閘極接觸件1306，可以形成在介電層1202中。在一些實施例中，源極/汲極接觸件和閘極接觸件1306可以分別用於在源極/汲極區110與閘極電極132和外部端子（第13圖中未示出）之間傳輸電信號。閘極接觸件1306和源極/汲極接觸件1304可以通過在閘極電極132和層間介電層118中形成開口並在開口中沉積導電材料形成。沉積製程可以包括在開口內沉積金屬層並執行退火製程以促使沉積金屬層的矽化（silicidation）。用於形成源極/汲極接觸件1304和閘極接觸件1306的導電材料可以包括鈦、鋁、銀、鎢、鈷、銅、釕、鋯、鎳、氮化鈦、氮化鎢、金屬合金及/或其組合。沉積製程可以包括原子層沉積、物理氣相沉積、化學氣相沉積、任何合適的沉積製程及/或其組合。閘極接觸件1306和源極/汲極接觸件1304可以分別連接至閘極電極132和源極/汲極區110。平坦化製程可以平坦化介電層1202、源極/汲極接觸件1304和閘極接觸件1306的頂表面，使頂表面大抵共平面。在一些實施例中，源極/汲極接觸件1304和閘極接觸件1306可以分別延伸至源極/汲極區110和閘極電極132中。自對準矽化物區可以形成在源極/汲極接觸件1304和源極/汲極區110之間，為了簡潔起見並未示出。
參考第2圖，在操作255中，根據一些實施例，後端製程結構形成在源極/汲極接觸件和閘極接觸件之上。參考第14圖，後端製程結構1400可以包括沉積在介電層1202上的一個或多個介電層1402和形成在介電層1402中的互連1404。在一些實施例中，互連1404可以是電性連接網絡，其包括垂直延伸（例如，z方向）的導孔1406和橫向延伸（例如，在x或y方向上）的導線1408。互連1404可以提供至源極/汲極接觸件1304和閘極接觸件1306的電性連接。在一些實施例中，合適的被動和主動半導體裝置可以形成在介電層1402中，為簡潔起見並未示出。
參考第2圖，在操作260中，根據一些實施例，沉積後側介電層並形成開口以露出磊晶源極/汲極區。在一些實施例中，第14圖所示的半導體結構100可以附接至承載晶圓並翻轉，使製造製程可以在半導體結構100的後側進行。例如，承載晶圓1502可以通過合適的方法附接至後端製程結構1400，例如室溫接合、陽極接合、黏著劑接合、任何合適的附接方法及其組合。參考第15圖，可以薄化基板106並且可以在源極/汲極區110和鰭片頂部108B上沉積後側層間介電（ILD）層1504。其他層、裝置或結構可以形成為與後側層間介電層1504接觸，為簡潔起見並未示出。在一些實施例中，後側層間介電層1504是可選的（optional）並且可以在基板106中形成開口。在一些實施例中，基板106被薄化而不暴露源極/汲極區110和鰭片頂部108B，並且後側層間介電層1504沉積在薄化的基板106上。開口1506可以穿過後側層間介電層1504形成以暴露源極/汲極區110。清潔製程可以用於去除殘留物並為開口1506中的暴露表面準備以用於後續製程，例如金屬沉積。清潔製程可以去除在形成開口1506的蝕刻製程期間在源極/汲極區110上形成的天然氧化物材料或氧化物。然而，清潔製程也可以與後側層間介電層1504反應，使開口的寬度可能擴大以暴露內間隔物127，並且清潔製程可能蝕刻內間隔物127。隨後沉積到開口1506中的導電材料可以通過損壞的內間隔物127電性連接至半導體層122。在一些實施例中，開口1506可以具有高深寬比（例如，大於約10）。在一些實施例中，開口1506在頂部具有寬度w 3並且在底部具有寬度w 4。在一些實施例中，寬度w 3可以大於寬度w 4。例如，寬度w 3與w 4的比例可以為大約1.1至大約1.5。在一些實施例中，寬度w 3和w 4可以大抵相等。在一些實施例中，開口1506可以具有高度H 3，其等於或大於寬度w 3或w 4的大約10倍。在一些實施例中，寬度w 3和w 4可以為大約10奈米至大約30奈米。例如，寬度w 3和w 4可以為大約10奈米至大約15奈米、大約15奈米至大約22奈米、大約22奈米至大約30奈米、或任何合適的範圍。在一些實施例中，高度H 3可以為大約20奈米至大約100奈米。可以使用圖案化和蝕刻製程形成開口1506。例如，可以在後側層間介電層1504的頂表面上沉積遮罩層，並且執行圖案化製程以暴露後側層間介電層1504在源極/汲極區110上方的部分。可以使用蝕刻製程去除後側層間介電層1504的暴露部分，直到暴露源極/汲極區110。在蝕刻製程之後可以去除遮罩層。
參考第2圖，在操作265中，根據一些實施例，在開口中沉積低溫襯層。參考第16圖，低溫襯層材料1602被毯覆沉積在暴露的表面上。例如，低溫襯層材料1602可以沉積在開口1506的側壁和底面上，也可以沉積在後側層間介電層1504的頂面上。低溫襯層材料1602可以使用矽化合物材料形成，其矽化合物材料可以針對用於處理源極/汲極區110的後續清潔製程提供高蝕刻選擇性（例如，在大約50至大約100之間）。可以在隨後的製造步驟中蝕刻低溫襯層材料1602之後執行清潔製程，例如預自對準矽化物清潔，並且可以使用任何合適的清潔溶液，例如氟基清潔溶液。為了提供針對清潔溶液的高蝕刻選擇性，低溫襯層材料1602的矽化合物材料可以具有Si（X）的化學式，其中X可以是一種或多種的碳、氮、氧、硼或任何合適的元素。例如，可以使用氮化矽、氧化矽碳、氮化矽碳、氮化矽硼碳、任何合適的金屬氧化物及/或其組合形成低溫襯層材料1602。在一些實施例中，低溫襯層材料1602可以由氧化鉿、氧化鋁、低介電常數介電材料或任何合適的介電材料形成。
可以使用原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、任何合適的沉積製程及/或其組合沉積低溫襯層材料1602。為了防止在沉積過程中損壞其他結構，沉積溫度可以保持在大約500°C以下。例如，低溫襯層材料1602沉積期間的沉積溫度可以為大約300°C至大約400°C。在一些實施例中，沉積溫度可以為大約400°C至大約500°C。沉積製程可以使用多溫度製程，例如在大約300°C開始沉積製程並逐漸升高沉積溫度至大約350°C。在一些實施例中，沉積溫度可以在沉積過程的持續時間內為持在大約300°C。沉積製程可以持續進行直到達到低溫襯層材料1602的標稱厚度。在一些實施例中，低溫襯層材料1602可以使用氮化矽形成，並且用於沉積氮化矽材料的沉積製程可以是使用前驅物的原子層沉積製程，例如基於矽烷的前驅物、氨、氮、任何合適的前驅物及其組合。在一些實施例中，可以使用前驅物，例如鹵代矽烷。在一些實施例中，低溫襯層材料1602可以使用順應性（conformal）沉積製程形成，並且在後側層間介電層1504的頂表面處的低溫襯層材料1602的頂部厚度T t可以與其在開口1506的底部（例如，在源極/汲極區110的頂表面處）的底部厚度T b大抵相同。形成在開口1506的側壁上的低溫襯層材料1602的側壁厚度T s可以與頂部和底部厚度T t和T b大抵相同。在一些實施例中，側壁厚度T s可以等於或小於頂部厚度T s或底部厚度T b。例如，側壁厚度T s可以為大約0.5奈米至大約5奈米，而頂部厚度T t或底部厚度T b可以為大約5奈米至大約15奈米。在一些實施例中，側壁厚度T s與頂部厚度T t或底部厚度T b之間的比例可以為大約0.3至大約1。通過增加頂部厚度T t，可以在製造製程期間，例如蝕刻和清潔製程期間，達到對下層（例如後側層間介電層1504）增強的物理和化學保護。
後沉積處理製程1610可以提高沉積的低溫襯層材料1602的品質及/或增加使用Si（X）形成的低溫襯層材料1602的X/Si比例。增加X/Si比例可以提高低溫襯層材料1602相對於氧化物材料對清潔溶液及/或濕式/乾式蝕刻劑的蝕刻選擇性。可以通過後沉積處理實現增加X/Si比例，例如退火製程和佈植製程。另一方面，增加X/Si比例也可以增加低溫襯層材料1602的介電常數值。因此，實現高蝕刻選擇性的期望應該與維持低介電常數（例如，低於大約3.9）的需求及/或期望平衡。在一些實施例中，使用氮化矽形成的低溫襯層材料1602的N/Si比例可以從大約1.2提高到大約1.23至大約1.63之間。例如，N/Si比例可以增加到大約1.29至大約1.40之間。在一些實施例中，低溫襯層材料1602的N/Si比例可以在大約1.23至大約1.63之間、在大約1.33至大約1.53之間或任何合適的範圍。在一些實施例中，低於大約1.23的N/Si比例可能導致低溫襯層材料1602相對於氧化物材料的低蝕刻選擇性（例如，低於大約1：20）。在一些實施例中，增加N/Si比例以超過上述範圍可能導致不期望的高介電常數（例如，大於大約3.9）。在一些實施例中，後沉積處理可以將低溫襯層材料1602的N/Si比例增加大約5%至大約20%。在一些實施例中，後沉積處理製程1610可以是低溫退火製程，其包括在氮環境中並且在低於大約400℃的溫度下對半導體結構100進行退火。在一些實施例中，沉積和後沉積處理的溫度可以在大約300°C至大約350°C之間、在大約350°C至大約400°C之間、或任何其他合適的溫度範圍。沉積和處理溫度可以保持在400°C以下，使其他形成的結構不會受到高溫的影響。例如，使用低溫進行沉積和後沉積處理可以防止互連1404的銅材料遷移、熔化或電阻率增加。在一些實施例中，可以使用佈植製程增加X/Si比例。例如，可以將半導體結構100放置在佈植設備中，並且包括氮、硼、碳的佈植離子或任何合適的佈植離子的激發離子束可以被驅入低溫襯層材料1602中，以增加各別佈植離子的原子比例。在一些實施例中，後沉積處理製程1610可以包括離子佈植製程，其用於增加沉積的低溫襯層材料1602中的硼及/或碳原子含量。在一些實施例中，後沉積處理製程1610之後的硼矽原子比例（即，B/Si）可以為大約0.2至大約2.8、大約0.3至大約2.4、大約0.5至大約2、大約0.8至大約1.6或任何其他合適的比例。在一些實施例中，後沉積處理製程1610之後的碳矽原子比例（即，C/Si）可以為大約0.1至大約3.1、大約0.15至大約2.8、大約0.2至大約2.5、大約0.4至大約2.2或任何其他合適的比例。在一些實施例中，低於上述比例的B/Si及/或C/Si比例可能導致低溫襯層材料1602相對於氧化物材料的低蝕刻選擇性（例如，低於大約1:20）。在一些實施例中，增加B/Si及/或C/Si比例而超過上述範圍可能導致不期望的高介電常數（例如，大於大約3.9）。在一些實施例中，可以使用一種或多種後沉積製程。例如，可以執行氮退火製程和用於將硼及/或碳離子佈植至低溫襯層1602的離子佈植製程。在一些實施例中，可以在退火製程之前執行離子佈植製程。在一些實施例中，僅執行氮退火製程。在一些實施例中，僅執行硼及/或碳的離子佈植製程。
在沉積和後沉積處理製程之後，低溫襯層材料1602可以由對各種清潔溶液和化學蝕刻劑提供高蝕刻選擇性（例如，大約50至大約100）的材料形成。例如，相較於可以形成在暴露的源極/汲極區110上的後側層間介電層1504或天然氧化層，低溫襯層材料1602在暴露於清潔溶液和化學蝕刻劑時可以以較低的蝕刻速率蝕刻。在一些實施例中，氧化物材料對低溫襯層材料1602的蝕刻選擇性可以大於大約12：1。因此，低溫襯層材料1602可以在清潔及/或製造製程（例如，源極/汲極區110上的預矽化物清潔製程）期間保護下方的後側層間介電層1504和內間隔物127。在一些實施例中，抗蝕刻性可以取決於清潔製程及/或製造製程中使用的清潔溶液和化學蝕刻劑。在一些實施例中，低溫襯層材料1602可以使用氮化矽碳或氧化矽碳形成，其矽原子含量為大約10%至大約30%，碳原子含量為30%至大約50%，氧或氮原子含量為大約5%至大約10%。例如，使用氮化矽碳或氧化矽碳形成的低溫襯層材料1602的矽原子含量可以為大約10%至大約15%、大約15%至大約30%、或任何合適的範圍。使用氮化矽碳或氧化矽碳形成的低溫襯層材料1602的碳原子含量可以為大約30%至大約40%、大約40%至大約50%、或任何合適的範圍。使用氮化矽碳或氧化矽碳形成的低溫襯層材料1602的氧或氮原子含量可以為大約5%至大約7%、大約7%至大約10%、或任何合適的範圍。在一些實施例中，低溫襯層材料1602可以使用氮化矽形成，其氮化物與矽的原子比例可以為大約1.30至大約1.32。增加氮、碳、硼或氧原子含量可以增加低溫襯層材料1602相對於清潔製程中使用的清潔溶液的蝕刻選擇性。在一些實施例中，使氮、碳、硼或氧的原子含量低於或高於相應的上述範圍可能導致氧化物材料相對於清潔溶液的蝕刻選擇性不足（例如，低於大約1：20）。
參考第2圖，在操作270中，根據一些實施例，去除低溫襯層的底部並執行清潔製程。參考第17圖，可以執行定向蝕刻製程1710以去除低溫襯層材料1602的底部以形成低溫襯層1702。在定向蝕刻製程1710之後，可以通過開口1506暴露源極/汲極區110並且在後側層間介電層1504的側壁上形成低溫襯層1702。低溫襯層材料1602可以保護後側層間介電層1504和內間隔物127在定向蝕刻製程1710期間免受損壞。在一些實施例中，也可以在定向蝕刻製程1710之後去除形成在後側層間介電層1504的頂表面上的低溫襯層材料1602。在一些實施例中，低溫襯層材料1602的部分可以保留在後側層間介電層1504的頂表面上，以防止後側層間介電層1504在定向蝕刻製程1710期間被蝕刻。平坦化製程，例如化學機械研磨製程，可以在定向蝕刻製程1710之後從後側層間介電層1504的頂表面去除剩餘的低溫襯層材料1602。在一些實施例中，低溫襯層1702可以具有大約0.5奈米至大約5奈米的厚度。例如，低溫襯層1702可具有大約0.5奈米至大約1奈米、大約1奈米至大約3奈米、大約3奈米至大約5奈米的厚度。增加低溫襯層1702的厚度可以為下方的結構，例如內間隔物127，提供更大的保護以防止蝕刻或清潔製程的損壞。
可以在定向蝕刻製程1710之後執行清潔製程為暴露的源極/汲極區110準備用於後續製造製程。在一些實施例中，可以將氟基清潔溶液流入開口1506中並從源極/汲極區110的頂表面去除天然氧化物材料及/或其他殘留物。低溫襯層1702可以作為物理阻障層並防止內間隔物127與清潔製程接觸。低溫襯層1702也可以作為阻障層以防止其他製造製程損壞其下方結構。
參考第2圖，在操作275中，根據一些實施例，沉積導電材料以形成自對準矽化物區和導電接觸件。參考第18圖，可以在源極/汲極區110中形成自對準矽化物區1844，並且可以在自對準矽化物區1844上方形成導電接觸件1842。在一些實施例中，可以在源極/汲極區110的後表面110A形成自對準矽化物區1844，並且可以在源極/汲極區110的前表面110B形成源極/汲極接觸件1304。後表面110A和前表面110B彼此相對，並且源極/汲極區110還包括連接後表面110A和前表面110B的側表面110C。在一些實施例中，通道區108C中的半導體層122的前表面122B可以與源極/汲極區110的前表面110B大抵共平面。在一些實施例中，導電接觸件可以作為電源軌，其電源軌電性連接至電源層並通過半導體結構100的後側向源極/汲極區110供電。例如，可以在後側層間介電層1504上形成額外的裝置和結構（未示出）並連接至導電接觸件1842。可以通過在開口1506中沉積一層導電材料並執行退火製程以形成自對準矽化物區1844。在一些實施例中，導電材料層可以是形成導電接觸件1842的導電材料。在一些實施例中，導電材料層可以是在退火製程之後去除的金屬薄膜。在一些實施例中，自對準矽化物區1844是自對準矽化物區，其可以包括矽化釕、矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、任何合適的矽化物材料及/或其組合。形成自對準矽化物區1844的退火製程可以在低於大約400℃的溫度下進行，以抑制銅在已形成的互連結構和裝置中的擴散。例如，形成自對準矽化物區1844的退火製程可以在大約300℃至大約400℃的溫度執行。可以通過在第17圖的開口1506中沉積導電材料直到開口1506被導電材料完全填充以形成導電接觸件1842。在一些實施例中，導電接觸件1842的導電材料可以包括釕、鎳、鈷、鎢、鉭、鈦、鉑、鉺、鈀、銅、銀、鋁、任何合適的導電材料及/或其組合。在一些實施例中，可以使用原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、電鍍、任何合適的沉積方法及/或其組合沉積導電接觸件1842的導電材料。可以執行平坦化製程，使自對準矽化物區1844、低溫襯層1702和後側層間介電層1504的頂表面可以大抵共平面。在沉積導電材料之後，導電接觸件1842的垂直（例如，z方向）側壁可以被低溫襯層1702圍繞。導電接觸件1842和低溫襯層1702可以形成後側接觸件1840。
根據一些實施例，第19和20圖示出包含低溫襯層的示例性半導體結構。第19和20圖中分別與第16-18圖相似的元件具有相同的註記，並且為了簡潔起見在此不再詳細描述。
根據一些實施例，第19圖示出包含低溫襯層以及與低溫襯層接觸的額加磊晶區的示例性半導體結構。如第19圖所示，可以在源極/汲極區110上形成磊晶區1910，並且可以在磊晶區1910中形成自對準矽化物區1944。磊晶區1910可以形成為與源極/汲極區110的後表面110A接觸，並且源極/汲極接觸件1304可以形成為與源極/汲極區110的前表面110B接觸。在一些實施例中，可以在已形成相似於開口1506的開口以暴露源極/汲極區110之後形成磊晶區1910。可以通過使用源極/汲極區110作為晶種層磊晶成長結晶材料以形成磊晶區1910。例如，使用單晶矽形成的源極/汲極區110可以作為晶種層以起始矽材料的磊晶成長以形成磊晶區1910。自對準矽化物區1944和導電接觸件1942可以使用相似於第18圖的自對準矽化物區1844和導電接觸件1842的材料和方法形成，並且為了簡潔起見在此不再詳細描述。導電接觸件1942和低溫襯層1702可以形成後側接觸件1940。
根據一些實施例，第20圖示出包含低溫襯層以及與後側介電層接觸的額外低溫襯層的示例性半導體結構。如第20圖所示，除了低溫襯層1702之外，另一個低溫襯層2002可以形成在後側介電層2004與源極/汲極區110之間，也可以形成在後側介電層2004與半導體層122之間。低溫襯層2002可以形成為與源極/汲極區110的後表面110A接觸，並且源極/汲極接觸件1304可以形成為與源極/汲極區110的前表面110B接觸。額外的低溫襯層2002可以在第15圖描述的晶圓薄化製程之後形成。在一些實施例中，低溫襯層2002可以使用相似於第17圖描述的低溫襯層1702的沉積和後沉積製程形成。可以使用相似於第15圖描述的後側層間介電層1504的沉積方法將後側介電層2004沉積在低溫襯層2002上。自對準矽化物區2044和導電接觸件2042可以使用相似於第18圖描述的方法形成。在一些實施例中，形成自對準矽化物區2044可以包括（i）在後側介電層2002中圖案化和蝕刻開口；（ii）通過蝕刻低溫襯層2002來延伸開口以暴露源極/汲極區110；（iii）在開口中沉積低溫襯層材料並進行後沉積處理製程；（iv）執行定向蝕刻製程以去除形成在開口底部的低溫襯層的部分；（v）在開口中沉積導電材料以形成導電接觸件2042並執行退火製程以形成自對準矽化物區2044；以及（vi）執行平坦化製程，使後側介電層2004和導電接觸件2042的頂表面可以大抵共平面。自對準矽化物區2044和導電接觸件2042可以使用相似於第18圖的自對準矽化物區1844和導電接觸件1842的材料和方法形成，並且為了簡潔起見在此不再詳細描述。導電接觸件2042和低溫襯層1702可以形成後側接觸件2040。可以去除第15-20圖描述的承載晶圓1502，從而可以形成額外的互連及/或半導體裝置並將其連接至互連1404。承載晶圓1502可以通過任何合適的方法去除，例如後側研磨、化學機械研磨、濕式蝕刻、乾式蝕刻及其組合。
本揭露的各種實施例描述用於在半導體裝置中形成用於後側接觸件的低溫襯層的方法。襯層可以在蝕刻或清潔製程期間保護開口中的暴露結構。襯層還可以防止閘極結構和源極/汲極端子之間的漏電流。可以使用低溫沉積方法（例如，大約300°C至大約400°C）形成襯層，以保留熱預算並避免損壞現有結構，例如已形成的中端製程和後端製程結構。本揭露所述的低溫襯層提供可以提高裝置性能、可靠度和產量的各種益處。
根據本揭露的一些實施例，本揭露提供一種半導體裝置，包括：電晶體，包括：源極/汲極區，包括：前表面和後表面，後表面相對前表面；以及自對準矽化物（salicide）區，在後表面上；通道區，接觸源極/汲極區，並包括與源極/汲極區的前表面共平面的前表面；以及閘極結構，設置在通道區的前表面上；以及後側接觸結構，包括：導電接觸件，接觸自對準矽化物區；以及襯層，圍繞導電接觸件。
在一些實施例中，通道區包括奈米線的堆疊，堆疊接觸源極/汲極區。
在一些實施例中，更包括：閘極介電層，包繞（wrapping around）奈米線的堆疊的奈米線；以及間隔物，接觸奈米線和閘極介電層。
在一些實施例中，襯層接觸間隔物。
在一些實施例中，更包括後側介電層，接觸閘極介電層和襯層。
在一些實施例中，襯層接觸源極/汲極區。
在一些實施例中，襯層包括氮化矽材料，氮化物與矽的原子含量比例係大約1.30至大約1.33。
在一些實施例中，襯層包含氮化矽碳，矽原子含量係大約10%至大約30%，碳原子含量係30%至大約50%，以及氮原子含量係大約5%至大約10%。
在一些實施例中，襯層包含氧化矽碳，矽原子含量係大約10%至大約30%，碳原子含量係30%至大約50%，以及氧原子含量係大約5%至大約10%。
在一些實施例中，襯層包括氧化鋁、氧化鉿或氮化矽硼碳。
根據本揭露的另一些實施例，本揭露提供一種半導體裝置，包括：全繞式閘極場效電晶體（GAA FET），包括：複數個奈米線，其中奈米線包括前表面；閘極介電層，包繞每個奈米線，其中閘極介電層接觸奈米線的前表面；閘極電極，設置在閘極介電層上以及在奈米線的前表面上方；以及源極/汲極區，接觸奈米線，並包括前表面和後表面，其中源極/汲極區的前表面相對於後表面，且與奈米線的前表面共平面；後側層間介電（ILD）層；後側接觸件，在後側層間介電層中，後側接觸件包括：磊晶區，接觸源極/汲極區的後表面；自對準矽化物區，接觸磊晶區；導電接觸件，接觸自對準矽化物區；以及襯層，在導電接觸件和後側層間介電層之間，其中襯層接觸源極/汲極區的後表面；以及源極/汲極接觸件，接觸源極/汲極區的前表面。
在另一些實施例中，更包括間隔物，接觸奈米線、襯層以及閘極介電層。
在另一些實施例中，襯層圍繞導電接觸件。
在另一些實施例中，更包括複數個間隔物，其中間隔物接觸襯層以及奈米線。
在另一些實施例中，間隔物接觸閘極介電層。
根據本揭露的又一個實施例，本揭露提供一種形成半導體裝置的方法，包括：在基板上形成電晶體，包括：在基板的前表面形成源極/汲極區；在基板的前表面形成通道區；以及在通道區上形成閘極電極；在電晶體上方形成層間介電（ILD）層；形成源極/汲極接觸件穿過層間介電層，並接觸源極/汲極區的前表面；在源極/汲極接觸件上方以及在閘極電極上方形成互連；從基板的後表面對基板執行晶圓薄化製程；在基板的後表面上沉積後側層間介電層，其中基板的前表面與後表面彼此相對；蝕刻後側層間介電層以形成開口以露出源極/汲極區的後表面；在開口中形成襯層，其中襯層形成在開口中的後側層間介電層的側壁上，並接觸源極/汲極區的露出的後表面；以及在開口中沉積導電材料以形成導電接觸件。
在又一些實施例中，形成襯層包括執行沉積製程以及後沉積處理製程。
在又一些實施例中，沉積製程包括沉積化合物，化合物包括矽以及一個或多個選自氮、碳以及硼的元素，並且後沉積處理製程係配置以增加元素的原子含量比例。
在又一些實施例中，後沉積處理製程包括退火製程。
在又一些實施例中，後沉積處理製程包括佈植製程。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:裝置 106:基板 107:表面 108:鰭片結構 110:源極/汲極區 112:閘極結構 114:間隔物 118:介電層 122:半導體層 127:內間隔物(結構) 130:功函數層 132:電極 134:氧化層 138:淺溝槽隔離區 140:接觸件 141:襯層 142:接觸件 144:自對準矽化物區 200:方法 205:操作 210:操作 215:操作 220:操作 225:操作 230:操作 235:操作 240:操作 245:操作 250:操作 255:操作 260:操作 265:操作 270:操作 275:操作 320:半導體層 340:遮罩層 342:遮罩層 644:遮罩層 646:空間 648:尺寸 820:區域 848:界面 920:區域 1202:介電層 1304:接觸件 1306:接觸件 1400:後端製程結構 1402:介電層 1404:互連 1406:導孔 1408:導線 1502:承載晶圓 1504:介電層 1506:開口 1602:襯層材料 1610:製程 1702:襯層 1710:製程 1840:接觸件 1842:接觸件 1844:自對準矽化物區 1910:磊晶區 1940:接觸件 1942:接觸件 1944:對準矽化物區 2002:襯層 2004:介電層 2040:接觸件 2042:接觸件 2044:自對準矽化物區 102A:電晶體 102B:電晶體 102C:電晶體 102D:電晶體 108A:基部 108B:頂部 108B*:鰭片頂部 108C:通道區 110A:表面 110B:表面 110C:表面 112A:介電層 112A*:多晶矽結構 112B:電極 112B*:多晶矽結構 112C*:多晶矽結構 112D*:多晶矽結構 112t:厚度 122A:表面 122B:表面 122t:尺寸 127 t1:尺寸 134*:氧化層 134s*:尺寸 134t*:尺寸 138A:襯層 138B:襯層 138C:絕緣層 138H:尺寸 320t:尺寸 A-A:線 B-B:線 C-C:線 D-D:線 E-E:線 F-F:線 G-G:線 G H:尺寸 G L:尺寸 H 1:尺寸 H 2:尺寸 H 3:高度 H-H:線 H t:高度 I-I:線 L 1:尺寸 S t:厚度 Tb:厚度 T s:厚度 T t:厚度 W 1:尺寸 W 2:尺寸 w 3:寬度 w 4:寬度
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 根據本揭露的一些實施例，第1A和1B圖分別繪示半導體裝置的對稱圖和剖面圖。 根據本揭露的一些實施例，第2圖係半導體裝置中低溫襯層的製造方法流程圖。 根據本揭露的一些實施例，第3A-3C、4A-4C、5A-5D、6A-6D、7A-7C、8A-8C和9A-9C圖繪示半導體裝置在其製造製程的各種階段的各種視圖。 根據本揭露的一些實施例，第10、11A及11B、12-18圖繪示具有低溫襯層的半導體裝置在其製造製程的各種階段的各種剖面圖。 根據本揭露的一些實施例，第19和20圖係具有低溫襯層的半導體裝置的各種視圖。 現在將參考附圖描述示例性實施例。在附圖中，相似的附圖標記一般來說表示相同、功能相似及/或結構相似的元件。
100:裝置
102A:電晶體
102B:電晶體
102C:電晶體
102D:電晶體
106:基板
108:鰭片結構
108A:基部
108B:頂部
110:源極/汲極區
110A:表面
110B:表面
112:閘極結構
118:介電層
130:功函數層
138:淺溝槽隔離區
138A:襯層
138B:襯層
138C:絕緣層
138H:尺寸
140:接觸件
141:襯層
142:接觸件
A-A:線
H1:尺寸
H2:尺寸
Ht:高度

Claims (1)

  1. 一種半導體裝置，包括： 一電晶體，包括： 一源極/汲極區，包括： 一前表面和一後表面，該後表面相對該前表面；以及 一自對準矽化物（salicide）區，在該後表面上； 一通道區，接觸該源極/汲極區，並包括與該源極/汲極區的該前表面共平面的一前表面；以及 一閘極結構，設置在該通道區的該前表面上；以及 一後側接觸結構，包括： 一導電接觸件，接觸該自對準矽化物區；以及 一襯層，圍繞該導電接觸件。
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