TW202301361A - Ｎａｎｄ快閃記憶體及儲存系統 - Google Patents

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Abstract

一種NAND快閃記憶體，包括多個儲存頁以及多個頁緩衝器。各儲存頁包括多個儲存單元。各個頁緩衝器分別通過一位線與所述多個儲存單元的其中一者耦合。各頁緩衝器分別包括多個數據鎖存器，其中所述多個數據鎖存器配置為執行：將一所述儲存頁的所述多個儲存單元編程為第一組邏輯狀態並且驗證之後，從所述多個數據鎖存器的其中一者丟棄第一編程數據的第一邏輯頁，並且根據所述第一編程數據的剩餘邏輯頁將所述多個儲存單元編程為第二組邏輯狀態。

Description

NAND快閃記憶體及儲存系統
本發明內容涉及半導體技術領域。具體而言，本發明內容涉及一種NAND快閃記憶體及包括NAND快閃記憶體的儲存系統。
在許多服務器和移動設備中，由於NAND快閃記憶體的高儲存密度和相對低的延遲時間而被廣泛用作主要的非揮發性儲存設備。為了降低成本並提高編程速度，通常在將編程數據發送到NAND快閃記憶體後不將其儲存在電腦主機中。為了防止在編程失敗的情況下丟失數據，典型的NAND快閃記憶體是在整個寫入操作中將原始編程數據儲存在頁緩衝器中，在編程失敗的情況下可以恢復原始編程數據。
為了增加儲存容量，在現有技術的NAND快閃記憶體中，每個儲存單元可以儲存多個位。因此，延長了對每個儲存單元進行的編程和驗證。目前，在完成了先前的編程操作並驗證了儲存在儲存單元中的編程數據之後，向頁緩衝器發送新的編程數據。在高速儲存系統中，頁緩衝器中的數據輸入時間可能限制整個系統的寫入性能。因此，有必要優化高速快取編程。
本發明內容的一個方面提供了一種對NAND快閃記憶體進行高速快取編程的方法。該方法包括：當針對所述多個儲存單元編程並驗證了第一組邏輯狀態時，從所述數據鎖存器中丟棄第一編程數據的第一邏輯頁，並且將第二編程數據的第一邏輯頁上載到所述頁緩衝器中的高速快取鎖存器。其中，所述多個儲存單元中的每個儲存單元包括2 n個邏輯狀態，其中n是大於1的整數；所述多個儲存單元中的每個儲存單元耦合到所述頁緩衝器；並且所述每個頁緩衝器包括n個數據鎖存器，所述n個數據鎖存器被配置為儲存編程數據的n個邏輯頁。
在一些實施例中，該方法還包括：在丟棄第一編程數據的第一邏輯頁之後，從高速快取鎖存器向數據鎖存器傳遞禁止訊息。該方法還包括：當禁止訊息包括邏輯“1”時，禁止多個儲存單元進行進一步編程。
在一些實施例中，該方法還包括：在丟棄第一編程數據的第一邏輯頁之前，針對多個儲存單元來編程第一組邏輯狀態，其中，第一組邏輯狀態包括第一組閥值電壓，其低於多個儲存單元的第二組邏輯狀態的第二組閥值電壓。該方法還包括：根據第一編程數據的剩餘邏輯頁將多個儲存單元編程為第二組邏輯狀態。
在一些實施例中，該方法還包括：通過使用多個讀取參考電壓來驗證多個儲存單元的2 n個邏輯狀態中的每個邏輯狀態，每個讀取參考電壓包括兩個相鄰邏輯狀態的閥值電壓之間的幅值。
在一些實施例中，其中所述2 n個邏輯狀態包括抹除狀態以及第一邏輯狀態至第2 n-1邏輯狀，且所述抹除狀態、所述第一邏輯狀態至所述第2 n-1邏輯狀態具有升序的閥值電壓，所述方法還包括從所述抹除狀態、所述第一邏輯狀態至所述到第2 n-1邏輯狀態來對所述多個儲存單元進行編程。
在一些實施例中，該方法還包括：當發生編程失敗時，恢復第一編程數據的第一邏輯頁。該方法還包括：通過使用第一讀取參考電壓來讀取多個儲存單元，其中，第一讀取參考電壓將2 n個邏輯狀態分為可邏輯區分的兩個組。該方法還包括：基於所述第一編程數據的剩餘的邏輯頁和所述可邏輯區分的兩個組，來構造針對所述第一邏輯頁的二進位碼。
在一些實施例中，該方法還包括：在所述第一組邏輯狀態驗證通過並丟棄所述第一編程數據的第一邏輯頁後，根據所述第一編程數據剩餘的邏輯頁 將所述多個儲存單元編程為第二組邏輯狀態；在所述第二組邏輯狀態驗證通過後，從所述數據鎖存器丟棄所述第一編程數據的第二邏輯頁；以及
根據所述第一編程數據剩餘的邏輯頁 將所述多個儲存單元編程為第三組邏輯狀態。
在一些實施例中，該方法還包括：丟棄所述第一編程數據的第二邏輯頁後之後，從所述高速快取鎖存器向所述數據鎖存器傳遞所述第二編程數據的第二邏輯頁；以及將所述第二編程數據的第三邏輯頁 上載到所述高速快取鎖存器。
在一些實施例中，該方法還包括：發生編程失敗時，恢復所述第一編程數據的第一邏輯頁和第二邏輯頁。在一些實施例中，該方法還包括：使用第一讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分成可邏輯區分的兩個組；使用第二讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分成可邏輯區分的另兩個組；使用第三讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分成可邏輯區分的又另兩個組；以及基於所述第一編程數據的第三邏輯頁 及各次讀取所獲得的組，來構造針對所述第一編程數據的第一邏輯頁和第二邏輯頁的二進位碼。
本發明內容的另一方面提供了一種在三層單元（TLC）模式下對NAND快閃記憶體進行高速快取編程的方法。該方法包括：當針對所述多個儲存單元編程並驗證了第一組邏輯狀態時，從所述多個數據鎖存器中丟棄第一編程數據的上部頁，其中所述多個儲存單元中的每個儲存單元包括8個邏輯狀態，所述8個邏輯狀態包括抹除狀態和第i邏輯狀態，其中i=1至7，並且所述8個邏輯狀態的閥值電壓按升序排列；所述多個數據鎖存器包括第一數據鎖存器、第二數據鎖存器和第三數據鎖存器，分別被配置為儲存編程數據的下部頁、中間頁和上部頁，其中是從所述第三數據鎖存器丟棄所述第一編程數據的上部頁。該方法還包括：將第二編程數據的下部頁上載到所述頁緩衝器中的高速快取鎖存器。
在一些實施例中，該方法還包括：從所述第三數據鎖存器丟棄所述第一編程數據的上部頁之後，從高速快取鎖存器向所述第三數據鎖存器傳遞禁止訊息；以及當禁止訊息包括邏輯“1”時，禁止多個儲存單元進行進一步編程。
在一些實施例中，該方法還包括：從所述第三數據鎖存器丟棄所述第一編程數據的上部頁之前，針對多個儲存單元來編程第一組邏輯狀態，其中，第一組邏輯狀態包括所述抹除狀態、第一邏輯狀態、第二邏輯狀態、第三邏輯狀態和第四邏輯狀態。該方法還包括：根據第一編程數據的中間頁和下部頁將多個儲存單元編程為第五邏輯狀態、第六邏輯狀態和第七邏輯狀態。
在一些實施例中，該方法還包括：當發生編程失敗時，恢復第一編程數據的上部頁。該方法還包括：通過使用第一讀取參考電壓來讀取多個儲存單元，其中第一讀取參考電壓將8個邏輯狀態分為可邏輯區分的兩個組。該方法還包括：基於中間頁、下部頁和可邏輯區分的兩個組，來構造針對上部頁的二進位碼。
在一些實施例中，所述第一組邏輯狀態包括所述抹除狀態、第一邏輯狀態、第二邏輯狀態、第三邏輯狀態和第四邏輯狀態，且該方法還包括：將所述多個儲存單元編程為第五邏輯狀態和第六邏輯狀態，並在所述第五邏輯狀態和所述第六邏輯狀態驗證通過後，從所述第一數據鎖存器丟棄第一編程數據的下部頁，然後根據所述第一編程數據的中間頁，將所述多個儲存單元編程為第七邏輯狀態。該方法還包括：在丟棄第一編程數據的下部頁之後，從高速快取鎖存器向第一數據鎖存器傳遞第二編程數據的下部頁，並將第二編程數據的中間頁上載到高速快取鎖存器。該方法還包括：當針對多個儲存單元來編程並驗證了第六邏輯狀態時，從多個頁緩衝器中的控制鎖存器丟棄第三位元線訊息；以及將第二編程數據的上部頁上載到控制鎖存器。
在一些實施例中，該方法還包括：當發生編程失敗時，恢復所述第一編程數據的上部頁和下部頁。在一些實施例中，該方法還包括：使用第一讀取參考電壓來讀取所述多個儲存單元，將所述抹除狀態和所述第一邏輯狀態與第二邏輯狀態至第七邏輯狀態分成可邏輯區分的兩個組；使用第二讀取參考電壓來讀取所述多個儲存單元，將所述抹除狀態和所述第一邏輯狀態至第三邏輯狀態與所述第四邏輯狀態至第七邏輯狀態分成可邏輯區分的兩個組；使用第三讀取參考電壓來讀取所述多個儲存單元，將所述抹除狀態和所述第一邏輯狀態至第五邏輯狀態與第六邏輯狀態至第七邏輯狀態分成可邏輯區分的兩個組；以及基於所述第一編程數據的中間頁及各次所獲得的所述兩個可邏輯區分的組，來構造針對所述第一編程數據的上部頁和下部頁的二進位碼。
本發明內容的又另一方面提供了一種NAND快閃記憶體，包括儲存陣列以及多個頁緩衝器。所述儲存陣列多個儲存頁，各所述儲存頁包括共享一字元線且耦合至不同位元線的多個儲存單元，其中各所述儲存單元包括2 n個邏輯狀態，n是大於1的整數。所述頁緩衝器，分別通過所述位元線而與所述多個儲存單元的其中一者耦合，其中各所述頁緩衝器分別包括用來儲存編程數據的n個邏輯頁的n個數據鎖存器。其中，所述儲存陣列及所述多個頁緩衝器配置為執行：將一所述儲存頁的所述多個儲存單元編程為第一組邏輯狀態並且驗證之後，從所述n個數據鎖存器的其中一者丟棄第一編程數據的第一邏輯頁，並且根據所述第一編程數據的剩餘邏輯頁將所述多個儲存單元編程為第二組邏輯狀態。
在一些實施例中，該NAND快閃記憶體的各所述頁緩衝器還包括一高速快取鎖存器。所述高速快取鎖存器配置為執行在丟棄所述第一編程數據的所述第一邏輯頁後，向所述數據鎖存器傳遞禁止訊息，以及接收第二編程數據的第一邏輯頁。
在一些實施例中，所述儲存陣列及所述多個頁緩衝器配置為還可執行：其中當發生編程失敗時，根據所述n個數據鎖存器的其餘各者中的所述第一編程數據的其他邏輯頁，恢復所述第一編程數據的所述第一邏輯頁。
在一些實施例中，各所述頁緩衝器還分別包括：讀出鎖存器，用於儲存來自一讀出放大器的位元線讀取數據；以及控制鎖存器，用於儲存促進編程操作的第三位元線訊息。
在一些實施例中，所述多個儲存單元耦合至相同的一陣列共用源極。
在一些實施例中，該NAND快閃記憶體還包括多個列解碼器，分別所述多個頁緩衝器的其中一者耦合。
在一些實施例中，所述多個儲存單元分別包括8個邏輯狀態，所述8個邏輯狀態包括抹除狀態和第i邏輯狀態，其中i=1至7，並且所述8個邏輯狀態的閥值電壓按升序排列。其中，各所述頁緩衝器分別包括第一數據鎖存器，第二數據鎖存器和第三數據鎖存器，分別被配置為儲存編程數據的下部頁、中間頁和上部頁。所述多個儲存單元分別為三層單元(TLC)。
本發明內容的又再另一方面提供了一種NAND快閃記憶體儲存系統，包括主機控制器，用於處理來自一電腦主機的請求。如前文所述的NAND快閃記憶體，通過儲存通道與所述主控制器可通訊地連接。
通過以下結合附圖闡述的詳細描述，本發明的特徵和優點將變得更加顯而易見，在附圖中，相似的附圖標記始終標識對應的元件。在附圖中，相似的附圖標記通常指示相同的、功能相似的和/或結構相似的元件。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本發明所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本發明所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。
第1圖示出了根據本發明內容的一些實施例的儲存系統10。儲存系統10可以包括固態驅動器（SSD），其包括NAND快閃記憶體100和主機控制器20。固態驅動器10可以通過主機控制器20與電腦主機15通訊，其中主機控制器20可以經由儲存通道30連接到NAND快閃記憶體100。在一些實施例中，固態驅動器10可以具有一個以上的NAND快閃記憶體100，而每個NAND快閃記憶體100可以由主機控制器20管理。
電腦主機15發送要儲存在固態驅動器10處的數據，或者通過讀取固態驅動器10取回數據。主機控制器20可以處理從電腦主機15接收到的I/O請求，確保數據完整性和有效儲存，以及管理NAND快閃記憶體100。儲存通道30可以經由數據總線在主機控制器20和NAND快閃記憶體100之間提供數據通訊和控制通訊。
NAND快閃記憶體100（即“快閃記憶體”、“NAND快閃記憶體”或“NAND”）可以是儲存晶片（封裝）、儲存晶粒或儲存晶粒的任何部分，並且可以包括一個或多個儲存平面101，每個儲存平面101可以包括多個儲存區塊103。可以在每個儲存平面101上進行相同且同步的操作。儲存區塊103的大小可以是兆位元（MB），這是可以執行抹除操作的最小大小。如第1圖所示，示例性NAND快閃記憶體100包括四個儲存平面101，並且每個儲存平面101包括六個儲存區塊103。每個儲存區塊103可以包括多個儲存單元，其中每個儲存單元可以通過諸如位元線和字元線等互連來尋址。位元線和字元線可以垂直地佈置（例如，分別以行和列），形成金屬線的陣列。在第1圖中，位元線和字元線的方向被標記為“BL”和“WL”。在一些實施例中，位元線BL的方向例如是y方向，字元線WL的方向例如是x方向。在本發明內容中，儲存區塊103也被稱為“儲存陣列”或“陣列”。儲存陣列是儲存設備中執行儲存功能的核心區域。
NAND快閃記憶體100還包括外圍區域105，其為圍繞著儲存平面101的區域。外圍區域105包含許多數位、類比和/或混合訊號電路以支持儲存陣列的功能，例如，頁緩衝器50、行解碼器40、列解碼器60、外圍電路70和讀出放大器80。外圍電路70包括主動和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等，這對本領域具有通常知識者來說將是顯而易見的。
應注意，第1圖中的固態驅動器10和NAND快閃記憶體100中的電子組件的佈局被示出為示例。固態驅動器10和NAND快閃記憶體100可以具有其他佈局並且可以包括額外的組件。例如，NAND快閃記憶體100還可以具有高壓電荷泵、I/O電路等。固態驅動器10還可以包括韌體、數據擾碼器等，但不限於此。
第2圖示出了根據本發明內容的一些實施例的儲存陣列103的示意性電路圖。儲存陣列103包括多個儲存單元串212，每個儲存單元串212具有多個儲存單元340。儲存單元串212的延伸方向為z方向，也可以說多個儲存單元340是沿著z方向垂直堆疊。儲存單元串212在每一端還包括至少一個場效應電晶體（例如金屬氧化物半導體場效應電晶體（MOSFET）），其分別由下部選擇閘極（LSG）332和頂部選擇閘（TSG）334控制。並且，兩個相應的電晶體被稱為下部選擇電晶體332-T和頂部選擇電晶體334-T。儲存單元340可以由控制閘極333控制，其中控制閘極333可以連接至儲存陣列103的字元線。頂部選擇電晶體334-T的汲極端子可以連接至位元線341，並且，下部選擇電晶體332-T的源極端子可以連接到陣列共用源極（ACS）446。陣列共用源極446可以由整個儲存區塊中的儲存串212共享，並且也被稱為共用源極線。
在一些實施例中，可以基於浮置閘極技術來形成儲存陣列103。在一些實施例中，可以基於電荷捕獲技術來形成儲存陣列103。基於電荷捕獲的NAND快閃記憶體可以提供高儲存密度和高固有可靠性。儲存數據或邏輯狀態（例如，儲存單元340的閥值電壓Vth）取決於在儲存層中捕獲的電荷的量。在一些實施例中，NAND快閃記憶體100可以是三維（3D）儲存設備，並且儲存陣列103可以是3D儲存陣列，其中儲存單元340可以垂直地堆疊在彼此之上。3D快閃記憶體的結構和操作在美國專利申請公開文本US 16/729,838中公開，其全部公開內容通過引用併入本文。
在NAND快閃記憶體中，可以在儲存頁448中執行讀取操作和寫入操作，該儲存頁448包括共享相同的字元線的所有儲存單元340。在NAND快閃記憶體中，儲存單元340可以處於抹除狀態ER或編程狀態P1。最初，可以通過在儲存單元的控制閘極333和源極端子（例如，陣列共用源極446）之間實現負電壓差，使得可以去除儲存單元340的儲存層中的所有被捕獲的電荷，來將儲存陣列103中的所有儲存單元340重置為抹除狀態ER（為邏輯“1”）。例如，可以通過將儲存單元340的控制閘極333設置為接地並且向陣列共用源極446施加高的正電壓來生成負電壓差。在抹除狀態ER（“狀態ER”），可以將儲存單元340的閥值電壓Vth重置為最低值，並且可以在位元線341處測量或讀出。
在編程（即，寫入）期間，可以在控制閘極333上施加編程電壓Vpgm（例如，介於10V和20V之間的正電壓脈衝），使得可以將電荷（例如，電子）注入到儲存單元340的儲存層，從而增加儲存單元340的閥值電壓Vth。從而，儲存單元340被編程為狀態P1。
NAND快閃記憶體可以被配置為在單層單元（single level cell, SLC）模式下進行操作。為了增加儲存容量，NAND快閃記憶體還可以配置為在多層單元（multi level cell, MLC）模式、三層單元（triple level cell, TLC）模式、四層單元（qual level cell, QLC）模式或任意這些模式的組合下進行操作。在SLC模式下，儲存單元儲存了1位並且具有兩個邏輯狀態，即狀態ER和P1。在MLC模式下，儲存單元儲存了2位，並且具有四個狀態，即狀態ER、P1、P2和P3。在TLC模式下，儲存單元儲存了3位，並且具有八個狀態，即狀態ER和狀態P1-P7。在QLC模式下，儲存單元儲存了4位並具有16個狀態。
第3圖示出了根據本發明內容的一些實施例的在三層單元（TLC）模式下被編程的NAND快閃記憶體的閥值電壓Vth的分佈。由於各種變化，儲存單元的每個狀態包括閥值電壓Vth的範圍，其中每個狀態的閥值電壓Vth的分佈可以由概率密度來表示。在一些實施例中，可以通過使用增量步進脈衝編程（ISPP）方案來編程八個TLC狀態，其中可以通過增加步進脈衝Vstep來遞增地增大編程電壓Vpgm。相應地，可以從具有較低閥值電壓的狀態P1到具有最高閥值電壓的狀態P7來編程八個TLC狀態。
在一些實施例中，為了提高編程速度，可以對相同的儲存頁448（第2圖）中共享相同的字元線（例如，相同的控制閘極333）的儲存單元同時地進行編程。在每個ISPP脈衝之後，可以執行驗證讀取。在一些實施例中，可以通過控制TSG 334和/或LSG 332來禁止已達到目標狀態（即，目標閥值電壓）的儲存單元進行進一步編程。在一些實施例中，也可以通過提高對應的位元線上的電壓來禁止儲存單元進行進一步編程。
在編程之後，可以通過使用一個或多個讀取參考電壓VR1-VR7來驗證八個TLC狀態ER和P1-P7。通過向目標儲存單元的控制閘極施加讀取參考電壓VR1-VR7中的一個或多個讀取參考電壓，可以確定儲存單元的閥值電壓Vth的範圍。例如，為了驗證目標儲存單元340是否處於狀態ER，可以使用讀取參考電壓VR1。如果目標儲存單元處於狀態ER，則目標儲存單元的閥值電壓Vth低於讀取參考電壓VR1。目標儲存單元可以被開啟並在通道中形成導電路徑。如果目標儲存單元處於狀態P1-P7中的任何一種狀態，則目標儲存單元的閥值電壓Vth高於讀取參考電壓VR1。由此，目標儲存單元被關閉。通過在對應的位元線上測量或讀出通過目標儲存單元的電流，可以驗證目標儲存單元的閥值電壓Vth或狀態。
如上所述，為了確定在SLC模式下儲存的兩個狀態ER和P1，僅需要讀取參考電壓VR1。為了確定在MLC模式下的四個狀態ER和P1-P3，可以使用讀取參考電壓VR1、VR2和VR3。為了確定用於TLC模式的八個狀態ER和P1-P7，可以使用讀取參考電壓VR1-VR7。例如，在TLC模式下，狀態ER的閥值電壓低於VR1，並且狀態P7的閥值電壓高於VR7，其中狀態P1的閥值電壓在VR1和VR2之間。可以類似地確定狀態P2-P6。
在一些實施例中，為了提高讀取和編程速度，可以對多個儲存頁（“物理頁”） 同時地進行讀取或編程。在MLC、TLC或QLC模式下，可以基於一個或多個邏輯頁，對每個儲存頁進行讀取或編程。例如，在每個儲存單元3位的TLC模式下，可以基於3個邏輯頁（例如，下部頁、中間頁和上部頁）來對儲存頁進行編程。
第4圖示出了根據本發明內容的一些實施例的NAND快閃記憶體的邏輯頁和狀態的映射方案。在該示例中，TLC模式的八個狀態ER和P1-P7可以被映射成二進位碼（111）、（000）、（001）、（010）、（100）、（011）、（101）和（110）。二進位碼的3位可以命名為最高有效位（MSB）、中間有效位（CSB）和最低有效位（LSB），從左到右讀取。例如，狀態P5可以被映射到二進位碼（011），其中MSB、CSB和LSB分別是“0”、“1”和“1”。在一些實施例中，可以對相同的儲存頁中的儲存單元同時地進行讀取或編程。因此，可以通過使用來自3個邏輯頁的編程數據來對TLC模式的每個儲存頁進行編程，該3個邏輯頁即分別對應於二進位碼的LSB、CSB和MSB的下部頁、中間頁和上部頁。儲存頁中的每個儲存單元可以根據在邏輯頁中接收的二進位碼被編程為目標邏輯狀態。在編程期間，可以在向NAND快閃記憶體100的儲存頁發送編程數據的邏輯頁之前，將其儲存在頁緩衝器50（第1圖）中。
應注意，第4圖的映射方案可以不是邏輯頁的傳統映射方案，在傳統映射方案中，可以用最少的步長來驗證狀態。可以在數據預處理之後生成第4圖所示的映射方案，使得減少頁緩衝器操作的總數，從而可以提高NAND快閃記憶體的整體編程性能。應注意，本發明內容的範圍不限於第4圖中所示的映射方案。本文公開的方法可以應用於與狀態ER和P1-P7相關聯的不同的二進位碼的集合。該方法還可以應用於不同的編程模式，例如，SLC、MLC和/或QLC。
第5圖示出了根據本發明內容的一些實施例的用於第1圖中的NAND快閃記憶體100的頁緩衝器50的方塊。在該示例中，每個頁緩衝器50可以耦合到儲存陣列103的一條位元線341。在一些實施例中，每個頁緩衝器50可以耦合到兩條位元線。參照第2圖，每個儲存串212與位元線341耦合。相應地，儲存串212上的儲存單元340可以與至少一個頁緩衝器50耦合。儲存頁448的儲存單元340可以通過對應的位元線341與一個頁緩衝器50耦合。頁緩衝器50可以將用於儲存單元的數據臨時儲存在儲存陣列103中，然後將所儲存的數據例如輸出到列解碼器60。頁緩衝器50還可以接收數據，然後向儲存單元提供接收到的數據。
在一些實施例中，每個頁緩衝器50可以包括一個或多個鎖存器。在一個示例中，頁緩衝器50可以包括六個鎖存器：鎖存器D1-D3、鎖存器SA、鎖存器SL和高速快取鎖存器CA。六個鎖存器中的每個鎖存器可以包括由例如互補MOSFET（即，CMOS）元件製成的兩個反相器。每個鎖存器可以儲存1位。
第6圖示出了根據本發明內容的一些實施例的頁緩衝器50的示例性高速快取使用。在該示例中，鎖存器D1-D3可以用於儲存代表儲存單元的狀態的二進位碼或編程數據，並因此也被稱為數據鎖存器。例如，第4圖中用於TLC模式的下部頁、中間頁和上部頁可以分別儲存在鎖存器D1-D3中。在一些實施例中，高速快取鎖存器CA儲存禁止訊息用以控制是否禁止儲存單元進行編程。在一些實施例中，鎖存器SA可以儲存來自讀出放大器的在位元線上測量（或讀出）的數據，並且也被稱為讀出鎖存器。鎖存器SL（也被稱為控制鎖存器）可以儲存用以促進編程操作的第三位元線訊息，例如，可以施加在被禁止的位元線上的高電壓、經歷編程操作的位元線上的低電壓以及在第三位元線上的中等電壓。
參照第3圖至第5圖，在一些實施例中，頁緩衝器50可以包括較多的數據鎖存器或控制鎖存器。例如，為了編程QLC模式，除了鎖存器D1-D3之外，頁緩衝器還可以包括鎖存器DX，以達總共4個數據鎖存器。
在一些實施例中，每個儲存單元可以具有2 n個邏輯狀態並且可以儲存n位。編程數據可以包括n個邏輯頁用以對相同的儲存頁中的多個儲存單元進行編程。在該示例中，每個頁緩衝器可以包括n個數據鎖存器用以儲存n位。
在一些實施例中，將編程數據的n個邏輯頁同時地發送到相同的儲存頁的多個儲存單元以用於編程操作。在編程操作期間，可以將編程數據的n個邏輯頁儲存在頁緩衝器的對應的n個數據鎖存器中。
參照第1圖，在編程（寫入）操作期間，電腦主機15通常不在向NAND快閃記憶體100發送編程數據之後儲存該編程數據。為了防止在編程狀態失敗時丟失數據，NAND快閃記憶體100通常在整個編程（即，寫入）操作期間將原始編程數據儲存在頁緩衝器50中。例如，當對相同的儲存頁的多個儲存單元進行編程時，可以將編程數據的n個邏輯頁儲存在頁緩衝器的對應的n個數據鎖存器中，直到針對相同的儲存頁的多個儲存單元成功地編程並驗證了所有目標狀態為止。在編程失敗的情況下，可以將編程數據的n個邏輯頁重新發送到相同的儲存頁的多個儲存單元。換句話說，在編程失敗的情況下，可以恢復原始編程數據。在完成先前的編程操作並驗證了儲存單元中的已編程數據之後，可以向頁緩衝器發送新的編程數據。
然而，對於在MLC、TLC或QLC模式下被編程的NAND快閃記憶體，整個編程和驗證操作的持續時間可以明顯增加。為了提高固態驅動器10的編程速度，有必要改進頁緩衝器中的高速快取編程。
例如，在整個寫操作期間，不需要將原始編程數據儲存在頁緩衝器的鎖存器中，而是可以將其逐漸丟棄。在一些實施例中，在成功地編程了一些較低狀態之後，可以空出一個或多個邏輯頁。如果寫入操作失敗，則仍可以恢復儲存在一個或多個邏輯頁中的原始編程數據。
在一個示例中，在TLC模式下，當成功地編程了狀態P1-P4時，可以丟棄儲存在鎖存器D3中的上部頁數據，如下面詳細描述地。
第7圖示出了根據本發明內容的一些實施例的用於對NAND快閃記憶體進行高速快取編程的方法700的流程圖。應當理解，方法700中示出的步驟並非用於限制本發明，並且在任何所示的操作步驟之前、之後或之間也可以執行其他操作步驟。在一些實施例中，可以省略方法700的一些操作步驟，或者可以包括其他操作步驟，為簡單起見，在此不進行描述。在一些實施例中，可以以不同的順序執行和/或改變方法700的操作步驟。
請參考第7圖，方法700開始於操作步驟S710，其中，儲存陣列中的所有儲存單元均處於具有最低閥值電壓Vth的抹除狀態ER。
接下來，進行到操作步驟S715，開始編程操作以在例如TLC模式下對相同的儲存頁中的儲存單元進行編程。在一些實施例中，可以從低狀態（例如狀態P1）到高狀態（例如狀態P7）來依序地編程和驗證八個TLC狀態，其中，針對TLC模式的二進位碼中的MSB、CSB和LSB被映射到上部頁、中間頁和下部頁的邏輯頁，並被儲存在頁緩衝器50中的鎖存器D3、D2和D1中（見第2圖至第4圖）。
在操作步驟S720，將較低狀態P1-P4依序地編程到儲存單元，並且相應地在操作步驟S725驗證這些狀態（或閥值電壓Vth）。
在操作步驟S730，檢查是否所有狀態P1-P4均已成功地被編程（即，通過）。如果否，則方法700可以返回到操作步驟S720以繼續編程目標狀態。
如果已成功地編程了所有狀態P1-P4，則可以執行操作步驟S735，其中可以丟棄編程數據的上部頁，並且可以空出鎖存器D3。參照第4圖和第8圖，如果所有狀態P1-P4均被成功地編程，那麼，其餘狀態P5-P7具有可區分的二進位碼，並且可以僅基於下部頁和中間頁而被確定。例如，狀態P5對應於二進位碼（11），其中，中間頁位和下部頁位均為“1”。狀態P6對應於二進位碼（01），其中，中間頁位和下部頁位分別是“0”和“1”。狀態P7對應於二進位碼（10），其中，中間頁位和下部頁位分別是“1”和“0”。因此，可以在不依賴於上部頁數據的情況下確定這三個狀態P5、P6和P7。從而，可以從鎖存器D3移除上部頁。相應地，在繼續編程較高狀態P5-P7的同時，空出的鎖存器D3可以用於其他儲存目的。
在操作步驟S740，例如，可以向空閒鎖存器D3傳遞高速快取鎖存器CA中的原始數據（例如，第6圖中的禁止訊息）。同時，可以將新編程數據的下部頁（“新的下部頁”）加載到高速快取鎖存器CA。頁緩衝器的新快取使用在第9圖中示出。
在操作步驟S745，如果儲存在相應的鎖存器D1和D2中的編程數據的下部頁和中間頁均為“1”，則可以編程狀態P5。然後可以在操作步驟S750驗證被編程的狀態P5。
在操作步驟S755，如果下部頁和中間頁分別是“1”和“0”，則可以編程狀態P6。可以在操作步驟S760驗證被編程的狀態P6。
在操作步驟S765，如果下部頁和中間頁分別是“0”和“1”，則可以編程狀態P7。可以在操作步驟S770驗證被編程的狀態P7。
如果例如在操作步驟S750、S760或S770檢測到存在編程失敗，則可以恢復儲存在鎖存器D3中的原始編程數據（即，上部頁）。
第10圖示出了根據本發明內容的一些實施例的用於鎖存器D3的恢復方法1000。應當理解，恢復方法1000中示出的操作步驟並非用於限制本發明，並且也可以在任何所示的操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，可以省略該恢復方法1000的一些操作步驟，或者可以包括其他操作步驟，為簡單起見，在此不再贅述。在一些實施例中，可以以不同順序執行和/或改變該恢復方法1000的操作步驟。
請參考第10圖，恢復方法1000開始於操作步驟S1010，其中，在編程狀態P5-P7期間檢測到編程失敗，其中，可以從第7圖中的操作步驟S750、S760或S770接收失敗標誌。
在操作S1020，讀取參考電壓VR4可以被用於對儲存單元執行讀取操作。參照第3圖，狀態ER和P1-P3具有低於讀取參考電壓VR4的閥值電壓Vth，並且狀態P4-P7具有高於讀取參考電壓VR4的閥值電壓Vth。因此，狀態ER和P1-P3可以通過例如讀出在對應的位元線上的電流而與狀態P4-P7分開。
在操作步驟1030，可以針對狀態ER和P1-P3構造位“1”，並可以針對狀態P4-P7構造位“0”。在一些實施例中，可以將構造的單個位（稱為“SLC讀取”）儲存在耦合到對應狀態的儲存單元的鎖存器SA中。SLC讀取也在第8圖中示出。
在操作步驟1040，可以針對所有八個TLC狀態ER和P1-P7恢復儲存在鎖存器D3中的原始上部頁。如之前討論地，可以基於被讀取的SLC狀態將ER和P1-P3與狀態P4-P7分開。可以僅基於下部頁和中間頁中的數據來確定並區分兩個組內的每個狀態。例如，在狀態組P4-P7中，針對狀態P4的下部頁和中間頁都是“0”，並且針對狀態P5的下部頁和中間頁都是“1”。針對狀態P6的下部頁和中間頁分別是“1”和“0”。針對狀態P7的下部頁和中間頁分別是“0”和“1”。因此，可以根據第4圖中的預定映射方案來確定和恢復針對狀態P4-P7的上部頁。類似地，也可以根據第4圖中的預定映射來恢復用於狀態ER和P1-P3的上部頁數據。例如，用於狀態ER的下部頁和中間頁均為“1”，並且用於狀態P1的均為“0”。用於狀態P2的下部頁和中間頁分別是“1”和“0”。用於狀態P3的下部頁和中間頁分別是“0”和“1”。構造的上部頁在第8圖中示出。與第4圖相比，上部頁中的原始編程數據因此得以恢復。
在另一示例中，當狀態P1-P6被成功地編程時，還可以丟棄儲存在鎖存器D1中的下部頁數據，如下面詳細描述地。
第11圖示出了根據本發明內容的一些實施例的用於對NAND快閃記憶體進行高速快取編程的方法1100的流程圖。應當理解，方法1100中示出的操作步驟並非用於限制本發明，並且也可以在任何所示的操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，可以省略方法1100的一些操作步驟，或者可以包括其他操作步驟，為簡單起見，在此不再贅述。在一些實施例中，可以以不同的順序執行和/或改變方法1100的操作步驟。
請參考第11圖。方法1100在操作步驟S1115開始，其中，根據先前討論的方法700，已成功地編程了狀態P1-P4並且優化了高速快取編程。
在操作步驟S1120，將狀態P5-P6依序地編程到儲存單元，並相應地在操作步驟S1125驗證這些狀態（或閥值電壓Vth）。
在操作步驟S1130，檢查是否狀態P5-P6已被成功地編程（即，通過）。如果否，則方法1100可以返回到操作步驟S1120以繼續編程目標狀態。
如果已成功地編程了狀態P5-P6，即所有狀態P1-P6都通過驗證，則可以執行操作步驟S1135，其中，可以丟棄編程數據的下部頁並且可以空出鎖存器D1。參照第4圖和第12圖，如果成功地編程了所有的狀態P1-P6，則可以僅根據中間頁來確定剩餘狀態P7，即，狀態P7的中間頁對應於邏輯“1”。從而，可以從鎖存器D1中移除編程數據的下部頁。因此，空出的鎖存器D1可以在編程狀態P7的同時用於其他儲存目的。
例如，在操作步驟S1140，可以向空出的鎖存器D1傳遞在第7圖的操作步驟S740處儲存在高速快取鎖存器CA中的新的下部頁。同時，可以將新的編程數據的中間頁（“新的中間頁”）上載到高速快取鎖存器CA。頁緩衝器的新的高速快取的使用在第13圖中示出。
在操作步驟S1145中，如果儲存在鎖存器D2中的中間頁為“1”，則可以編程狀態P7。
接下來，在操作步驟S1150，在儲存單元處驗證狀態P7。如果未達到目標狀態，則可以重複操作步驟S1145。如果達到了目標狀態，則編程操作完成。
與恢復方法1000類似，例如如果在操作步驟S1150檢測到編程失敗，則可以恢復原始編程數據，即，儲存在相應的鎖存器D1和鎖存器D3中的下部頁和上部頁。
第14圖示出了根據本發明內容的一些實施例的用於鎖存器D1和鎖存器D3的恢復方法1400。應當理解，恢復方法1400中示出的操作步驟並非用於限制本發明，並且也可以在任何所示的操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，可以省略該恢復方法1400的一些操作步驟，或者可以包括其他操作步驟，為簡單起見，在此不再贅述。在一些實施例中，可以以不同順序執行和/或改變該恢復方法1400的操作步驟。
恢復方法1400在操作步驟S1410開始，其中，在第11圖的操作步驟S1150處檢測到針對狀態P7的編程失敗，其中，可以接收到失敗標誌。
在操作S1415，讀取參考電壓VR2可以被用於對儲存單元執行讀取操作。參照第3圖，狀態ER和P1具有低於讀取參考電壓VR2的閥值電壓Vth，並且狀態P2-P7具有高於讀取參考電壓VR2的閥值電壓Vth。因此，狀態ER和P1可以與狀態P2-P7分開。
參照第4圖和第12圖，可以基於狀態ER和P1的編程數據的中間頁來確定狀態ER和P1，即，對於狀態ER和P1，儲存在鎖存器D2中的中間頁分別是“1”和“0”。根據第4圖中的預定映射方案，在操作步驟S1420，可以針對狀態ER的下部頁和上部頁兩者都生成位“1”。並且，可以針對狀態P1的下部頁和上部頁兩者都生成位“0”。
在操作S1425，讀取參考電壓VR4可以被用於對儲存單元執行讀取操作。參照第3圖，狀態ER和P1-P3具有低於讀取參考電壓VR4的閥值電壓Vth，並且狀態P4-P7具有高於讀取參考電壓VR4的閥值電壓Vth。因此，狀態ER和P1-P3可以與狀態P4-P7分開。由於已在先前的步驟中重建了狀態ER和P1的下部頁和上部頁，所以可以恢復狀態P2和P3的下部頁和上部頁。
參照第4圖和第12圖，可以基於狀態P2和P3的中間頁數據來確定狀態P2和P3，即，對於狀態P2和P3，儲存在鎖存器D2中的中間頁分別為“0”和“1”。根據第4圖中的預定映射方案，在操作步驟1430，可以針對狀態P2的下部頁和上部頁分別生成位“1”和“0”。類似地，可以針對狀態P3的下部頁和上部頁兩者都生成位“0”。
在操作S1435，讀取參考電壓VR6可以被用於對儲存單元執行讀取操作。參照第3圖，狀態ER和P1-P5具有低於讀取參考電壓VR6的閥值電壓Vth，並且狀態P6-P7具有高於讀取參考電壓VR6的閥值電壓Vth。因此，狀態ER和P1-P5可以與狀態P6-P7分開。由於已在先前的步驟中重建了狀態ER和P1-P3的下部頁和上部頁，所以可以恢復狀態P4和P5的下部頁和上部頁。
參照第4圖和第12圖，可以基於狀態P4和狀態P5的中間頁數據來確定狀態P4和狀態P5，即，對於狀態P4和P5，儲存在鎖存器D2中的中間頁分別為“0”和“1”。根據第4圖中的預定映射方案，在操作步驟1440，可以針對狀態P4的下部頁和上部頁分別生成位“0”和“1”。類似地，可以針對狀態P5的下部頁和上部頁分別生成位“1”和“0”。
同時，在操作步驟S1445，可以恢復狀態P6和P7的下部頁和上部頁。參照第4圖和第12圖，可以基於狀態P6和P7的中間頁數據來確定狀態P6和P7，即，對於狀態P6和P7，儲存在鎖存器D2中的中間頁分別為“0”和“1”。根據第4圖中的預定映射方案，在操作步驟1445，可以針對狀態P6的下部頁和上部頁兩者生成位“1”。類似地，可以針對狀態P7的下部頁和上部頁分別生成位“0”和“1”。
在操作步驟1450，對於所有八個TLC狀態ER和P1-P7，可以完全地恢復儲存在鎖存器D1和鎖存器D3中的原始下部頁和上部頁。
第15圖示出了根據本發明內容的一些實施例的在已成功地編程了狀態P1-P6之後頁緩衝器的示例性高速快取的使用。在該示例中，也可以丟棄儲存在鎖存器SL中的第三位元線訊息。因此，鎖存器SL可以被空出並且準備用於加載數據以用於其他目的。在一些實施例中，可以將在先前討論的操作步驟S1140（第11圖和第13圖）儲存在高速快取鎖存器CA中的新的中間頁傳遞到鎖存器SL。可以將新的編程數據的上部頁（“新的上部頁”）加載到高速快取鎖存器CA。
在一些實施例中，在成功地編程了所有狀態P1-P7之後，可以丟棄儲存在鎖存器D2中的原始編程數據的中間頁。可以將新的上部頁相應地加載到頁緩衝器。例如，可以將新的上部頁上載到鎖存器D2。在另一示例中，可以在將新的中間頁傳遞到鎖存器D2之後，將新的上部頁上載到高速快取鎖存器CA。
綜合以上，本發明內容提供一種對NAND快閃記憶體進行高速快取編程的方法。該方法包括：當針對NAND快閃記憶體的儲存頁中的多個儲存單元編程並驗證了第一組邏輯狀態時，從NAND快閃記憶體的多個頁緩衝器中的數據鎖存器的第一集合中丟棄第一編程數據的第一邏輯頁。多個儲存單元中的每個儲存單元包括2 n個邏輯狀態。多個儲存單元中的每個儲存單元耦合到多個頁緩衝器中的至少一個頁緩衝器。多個頁緩衝器包括n個數據鎖存器的集合，n個數據鎖存器的集合被配置為儲存編程數據的n個邏輯頁。該方法還包括：將第二編程數據的第一邏輯頁上載到多個頁緩衝器中的高速快取鎖存器的集合。
本發明內容還提供了一種在三層單元（TLC）模式下對NAND快閃記憶體進行高速快取編程的方法。該方法包括：當針對NAND快閃記憶體的儲存頁中的多個儲存單元編程並驗證了第一組邏輯狀態時，從NAND快閃記憶體的多個頁緩衝器中的數據鎖存器的第一集合中丟棄第一編程數據的上部頁。多個儲存單元中的每個儲存單元具有8個邏輯狀態。8個邏輯狀態可以是抹除狀態和第i邏輯狀態，其中i＝1至7，並且8個邏輯狀態的閥值電壓按升序排列。多個儲存單元中的每個儲存單元耦合到多個頁緩衝器中的至少一個頁緩衝器。多個頁緩衝器包括數據鎖存器的第一集合、數據鎖存器的第二集合和數據鎖存器的第三集合，其被配置為分別儲存編程數據的上部頁、中間頁和下部頁。該方法還包括：將第二編程數據的下部頁上載到多個頁緩衝器中的高速快取鎖存器的集合。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。爲了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:儲存系統 15:電腦主機 20:主機控制器 30:儲存通道 40:行解碼器 50:頁緩衝器 60:列解碼器 70:外圍電路 80:讀出放大器 100:NAND快閃記憶體 101:儲存平面 103:儲存陣列 105:外圍區域 BL:位元線 WL:字元線 212:儲存串 332:下部選擇閘極 332-T:下部選擇電晶體 333:控制閘極 334:頂部選擇閘 334-T:頂部選擇電晶體 340:儲存單元 341:位元線 341:位元線 446:陣列共用源極 448:儲存頁 D1:鎖存器 D2:鎖存器 D3:鎖存器 SA:鎖存器 SL:鎖存器 CA:高速快取鎖存器 SLC:單層單元 TLC:三層單元 MLC:多層單元 ER:狀態 P1:狀態 P2:狀態 P3:狀態 P4:狀態 P5:狀態 P6:狀態 P7:狀態 700:方法 S710:操作步驟 S715:操作步驟 S720:操作步驟 S725:操作步驟 S730:操作步驟 S735:操作步驟 S740:操作步驟 S745:操作步驟 S750:操作步驟 S755:操作步驟 S760:操作步驟 S765:操作步驟 S770:操作步驟 1000:恢復方法 S1010:操作步驟 S1020:操作步驟 S1030:操作步驟 S1040:操作步驟 1100:方法 S1115:操作步驟 S1120:操作步驟 S1125:操作步驟 S1130:操作步驟 S1135:操作步驟 S1140:操作步驟 S1145:操作步驟 S1150:操作步驟 1400:恢復方法 S1410:操作步驟 S1415:操作步驟 S1420:操作步驟 S1425:操作步驟 S1430:操作步驟 S1435:操作步驟 S1440:操作步驟 S1445:操作步驟 S1450:操作步驟 V R1:參考電壓 V R2:參考電壓 V R3:參考電壓 V R4:參考電壓 V R5:參考電壓 V R6:參考電壓 V R7:參考電壓 x:方向 y:方向 z:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 第1圖示出了根據本發明內容的一些實施例的具有NAND快閃記憶體的儲存系統。 第2圖示出了根據本發明內容的一些實施例的儲存陣列的示意性電路圖。 第3圖示出了根據本發明內容的一些實施例的NAND快閃記憶體的閥值電壓Vth的分佈。 第4圖示出了根據本發明內容的一些實施例的NAND快閃記憶體的邏輯頁和狀態的映射方案。 第5圖示出了根據本發明內容的一些實施例的頁緩衝器的方塊圖。 第6圖示出了根據本發明內容的一些實施例的頁緩衝器的示例性高速快取使用。 第7圖示出了根據本發明內容的一些實施例的對於NAND快閃記憶體進行高速快取編程的方法的流程圖。 第8圖示出了根據本發明內容的一些實施例的邏輯頁的映射和恢復方案。 第9圖示出了根據本發明內容的一些實施例的頁緩衝器的示例性高速快取使用。 第10圖示出了根據本發明內容的一些實施例的用於頁緩衝器中的鎖存器的恢復方法。 第11圖示出了根據本發明內容的一些實施例的用於對於NAND快閃記憶體進行高速快取編程的方法的流程圖。 第12圖示出了根據本發明內容的一些實施例的邏輯頁的映射和恢復方案。 第13圖示出了根據本發明內容的一些實施例的頁緩衝器的示例性高速快取使用。 第14圖示出了根據本發明內容的一些實施例的用於頁緩衝器中的鎖存器的恢復方法。 第15圖示出了根據本發明內容的一些實施例的頁緩衝器的示例性高速快取使用。
103:儲存陣列
341:位元線
50:頁緩衝器
D1:鎖存器
D2:鎖存器
D3:鎖存器
SA:鎖存器
SL:鎖存器
CA:高速快取鎖存器
60:列解碼器

Claims (35)

  1. 一種對NAND快閃記憶體進行高速快取編程的方法，其中，所述NAND快閃記憶體包括在頁緩衝器中的多個數據鎖存器和在儲存頁中的多個儲存單元，所述方法包括： 當針對所述多個儲存單元編程並驗證了第一組邏輯狀態時，從所述數據鎖存器中丟棄第一編程數據的第一邏輯頁，其中： 所述多個儲存單元中的每個儲存單元包括2 n個邏輯狀態，其中n是大於1的整數；以及 所述每個頁緩衝器包括n個數據鎖存器，所述n個數據鎖存器被配置為儲存編程數據的n個邏輯頁；以及 將第二編程數據的第二邏輯頁上載到所述頁緩衝器中的高速快取鎖存器。
  2. 根據申請專利範圍第1項所述的方法，還包括： 在丟棄所述第一編程數據的第一邏輯頁之後，從所述高速快取鎖存器向所述數據鎖存器傳遞禁止訊息。
  3. 根據申請專利範圍第2項所述的方法，還包括： 當所述禁止訊息包括邏輯1時，禁止所述多個儲存單元進行進一步編程。
  4. 根據申請專利範圍第1項所述的方法，還包括： 在丟棄所述第一編程數據的第一邏輯頁之前，針對所述多個儲存單元來編程所述第一組邏輯狀態，其中，所述第一組邏輯狀態包括第一組閥值電壓，所述第一組閥值電壓均低於所述多個儲存單元的第二組邏輯狀態的第二組閥值電壓。
  5. 根據申請專利範圍第3項所述的方法，還包括： 根據所述第一編程數據的剩餘邏輯頁將所述多個儲存單元編程為所述第二組邏輯狀態。
  6. 根據申請專利範圍第1項所述的方法，還包括： 通過使用多個讀取參考電壓來驗證所述多個儲存單元的所述2 n個邏輯狀態中的每個邏輯狀態，每個讀取參考電壓包括介於兩個相鄰邏輯狀態的閥值電壓之間的幅值。
  7. 根據申請專利範圍第1項所述的方法，其中所述2 n個邏輯狀態包括抹除狀態以及第一邏輯狀態至第2 n-1邏輯狀，且所述抹除狀態、所述第一邏輯狀態至所述第2 n-1邏輯狀態具有升序的閥值電壓，所述方法還包括： 從所述抹除狀態、所述第一邏輯狀態至所述第2 n-1邏輯狀態來對所述多個儲存單元進行編程。
  8. 根據申請專利範圍第1項所述的方法，還包括： 當發生編程失敗時，恢復所述第一編程數據的所述第一邏輯頁。
  9. 根據申請專利範圍第8項所述的方法，還包括： 通過使用第一讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分為可邏輯區分的兩個組；以及 基於所述第一編程數據的剩餘的邏輯頁和所述可邏輯區分的兩個組，來構造針對所述第一邏輯頁的二進位碼。
  10. 根據申請專利範圍第1項所述的方法，還包括： 在所述第一組邏輯狀態驗證通過並丟棄所述第一編程數據的第一邏輯頁後，根據所述第一編程數據剩餘的邏輯頁將所述多個儲存單元編程為第二組邏輯狀態； 在所述第二組邏輯狀態驗證通過後，從所述數據鎖存器丟棄所述第一編程數據的第二邏輯頁；以及 根據所述第一編程數據剩餘的邏輯頁將所述多個儲存單元編程為第三組邏輯狀態。
  11. 根據申請專利範圍第10項所述的方法，還包括 ： 丟棄所述第一編程數據的第二邏輯頁後之後，從所述高速快取鎖存器向所述數據鎖存器傳遞所述第二編程數據的第二邏輯頁；以及 將所述第二編程數據的第三邏輯頁上載到所述高速快取鎖存器。
  12. 根據申請專利範圍第11項所述的方法，還包括： 發生編程失敗時，恢復所述第一編程數據的第一邏輯頁和第二邏輯頁。
  13. 根據申請專利範圍第12項所述的方法，還包括： 使用第一讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分成可邏輯區分的第一組和第二組； 使用第二讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分成可邏輯區分的第三組和第四組； 使用第三讀取參考電壓來讀取所述多個儲存單元，將所述2 n個邏輯狀態分成可邏輯區分的第五組和第六組；以及 基於所述第一編程數據的第三邏輯頁及各次讀取所獲得的組，來構造針對所述第一編程數據的第一邏輯頁和第二邏輯頁的二進位碼。
  14. 一種在三層單元（TLC）模式下對NAND快閃記憶體進行高速快取編程的方法，其中，所述NAND快閃記憶體包括在頁緩衝器中的多個數據鎖存器和在儲存頁中的多個儲存單元，所述方法包括： 當針對所述多個儲存單元編程並驗證了第一組邏輯狀態時，從所述多個數據鎖存器中丟棄第一編程數據的上部頁，其中： 所述多個儲存單元中的每個儲存單元包括8個邏輯狀態，所述8個邏輯狀態包括抹除狀態和第i邏輯狀態，其中i=1至7，並且所述8個邏輯狀態的閥值電壓按升序排列；以及 所述多個數據鎖存器包括：第一數據鎖存器、第二數據鎖存器和第三數據鎖存器，分別被配置為儲存編程數據的下部頁、中間頁和上部頁，其中是從所述第三數據鎖存器丟棄所述第一編程數據的上部頁；以及 將第二編程數據的下部頁上載到所述頁緩衝器中的高速快取鎖存器。
  15. 根據申請專利範圍第14項所述的方法，還包括： 從所述第三數據鎖存器丟棄所述第一編程數據的上部頁之後，從所述高速快取鎖存器向所述第三數據鎖存器傳遞禁止訊息；以及 當所述禁止訊息包括邏輯1時，禁止所述多個儲存單元進一步編程。
  16. 根據申請專利範圍第14項所述的方法，還包括： 從所述第三數據鎖存器丟棄所述第一編程數據的上部頁之前，針對所述多個儲存單元來編程所述第一組邏輯狀態，其中所述第一組邏輯狀態包括所述抹除狀態、第一邏輯狀態、第二邏輯狀態、第三邏輯狀態和第四邏輯狀態。
  17. 根據申請專利範圍第16項所述的方法，還包括： 根據所述第一編程數據的中間頁和下部頁，將所述多個儲存單元編程為第五邏輯狀態、第六邏輯狀態和第七邏輯狀態。
  18. 根據申請專利範圍第14項所述的方法，還包括： 當發生編程失敗時，恢復所述第一編程數據的上部頁。
  19. 根據申請專利範圍第18項所述的方法，還包括： 通過使用第一讀取參考電壓來讀取所述多個儲存單元，將所述8個邏輯狀態分為可邏輯區分的兩個組。
  20. 根據申請專利範圍第19項所述的方法，還包括： 基於所述第一編程數據的中間頁和下部頁和所述可邏輯區分的兩個組，來構造針對所述第一編程數據的上部頁的二進位碼。
  21. 根據申請專利範圍第14項所述的方法，其中所述第一組邏輯狀態包括所述抹除狀態、第一邏輯狀態、第二邏輯狀態、第三邏輯狀態和第四邏輯狀態，所述方法還包括： 所述第一組邏輯狀態驗證通過並丟棄所述第一編程數據的上部頁後，將所述多個儲存單元編程為第五邏輯狀態和第六邏輯狀態； 在所述第五邏輯狀態和所述第六邏輯狀態驗證通過後，從所述第一數據鎖存器丟棄所述第一編程數據的下部頁；以及 根據所述第一編程數據的中間頁，將所述多個儲存單元編程為第七邏輯狀態。
  22. 根據申請專利範圍第21項所述的方法，還包括： 丟棄所述第一編程數據的下部頁之後，從所述高速快取鎖存器向所述第一數據鎖存器傳遞所述第二編程數據的下部頁；以及 將所述第二編程數據的中間頁上載到所述高速快取鎖存器。
  23. 根據申請專利範圍第21項所述的方法，還包括： 當發生編程失敗時，恢復所述第一編程數據的上部頁和下部頁。
  24. 根據申請專利範圍第23項所述的方法，還包括： 使用第一讀取參考電壓來讀取所述多個儲存單元，將所述抹除狀態和所述第一邏輯狀態與第二邏輯狀態至第七邏輯狀態分成可邏輯區分的兩個組； 使用第二讀取參考電壓來讀取所述多個儲存單元，將所述抹除狀態和所述第一邏輯狀態至第三邏輯狀態與所述第四邏輯狀態至第七邏輯狀態分成可邏輯區分的兩個組； 使用第三讀取參考電壓來讀取所述多個儲存單元，將所述抹除狀態和所述第一邏輯狀態至第五邏輯狀態與第六邏輯狀態至第七邏輯狀態分成可邏輯區分的兩個組；以及 基於所述第一編程數據的中間頁及各次所獲得的所述兩個可邏輯區分的組，來構造針對所述第一編程數據的上部頁和下部頁的二進位碼。
  25. 根據申請專利範圍第22項所述的方法，還包括： 丟棄所述第一編程數據的下部頁之後，從所述頁緩衝器中的控制鎖存器丟棄第三位元線訊息； 將所述高速快取鎖存器的所述第二編程數據的中間頁傳遞到所述控制鎖存器；以及 將所述第二編程數據的上部頁上載到所述高速快取鎖存器。
  26. 一種NAND快閃記憶體，包括： 儲存陣列，包括多個儲存頁，各所述儲存頁包括共享一字元線且耦合至不同位元線的多個儲存單元，其中各所述儲存單元包括2 n個邏輯狀態，n是大於1的整數；以及 多個頁緩衝器，分別通過所述位元線而與所述多個儲存單元的其中一者耦合，其中各所述頁緩衝器分別包括用來儲存編程數據的n個邏輯頁的n個數據鎖存器，其中所述多個頁緩衝器配置為執行： 將一所述儲存頁的所述多個儲存單元編程為第一組邏輯狀態並且驗證之後，從所述n個數據鎖存器的其中一者丟棄第一編程數據的第一邏輯頁，並且根據所述第一編程數據的剩餘邏輯頁將所述多個儲存單元編程為第二組邏輯狀態。
  27. 跟據申請專利範圍第26項所述的NAND快閃記憶體，各所述頁緩衝器還包括一高速快取鎖存器，所述高速快取鎖存器配置為執行： 在丟棄所述第一編程數據的所述第一邏輯頁後，向所述數據鎖存器傳遞禁止訊息；以及 接收第二編程數據的第二邏輯頁。
  28. 根據申請專利範圍第26項所述的NAND快閃記憶體，所述多個頁緩衝器配置為還可執行：其中當發生編程失敗時，根據所述n個數據鎖存器的其餘各者中的所述第一編程數據的其他邏輯頁，通過使用第一讀取參考電壓來恢復所述第一編程數據的所述第一邏輯頁。
  29. 根據申請專利範圍第26項所述的NAND快閃記憶體，各所述頁緩衝器還分別包括： 讀出鎖存器，用於儲存來自一讀出放大器的位元線讀取數據；以及 控制鎖存器，用於儲存促進編程操作的第三位元線訊息。
  30. 根據申請專利範圍第26項所述的NAND快閃記憶體，其中所述多個儲存單元耦合至相同的一陣列共用源極。
  31. 根據申請專利範圍第26項所述的NAND快閃記憶體，還包括： 多個列解碼器，分別與所述多個頁緩衝器的其中一者耦合。
  32. 根據申請專利範圍第26項所述的NAND快閃記憶體，其中所述多個儲存單元分別包括8個邏輯狀態，所述8個邏輯狀態包括抹除狀態和第i邏輯狀態，其中i=1至7，並且所述8個邏輯狀態的閥值電壓按升序排列。
  33. 根據申請專利範圍第32項所述的NAND快閃記憶體，其中各所述頁緩衝器分別包括第一數據鎖存器，第二數據鎖存器和第三數據鎖存器，分別  被配置為儲存編程數據的下部頁、中間頁和上部頁。
  34. 根據申請專利範圍第32項所述的NAND快閃記憶體，其中所述多個儲存單元分別為三層單元(TLC)。
  35. 一種NAND快閃記憶體儲存系統，包括： 控制器，用於處理來自一電腦主機的請求； 如申請專利範圍第26至34項所述之NAND快閃記憶體，通過儲存通道與所述主控制器可通訊地連接。
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