TW202243403A - 正交誤差校正電路以及包括其之半導體記憶元件 - Google Patents

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Abstract

一種正交誤差校正電路包括工作週期調整電路、相位內插器、相位偵測器及延遲控制電路。工作週期調整電路藉由基於第一控制碼集至第四控制碼集調整第二時脈訊號的邊緣的延遲以及調整第一時脈訊號的下降邊緣的延遲來產生第一經校正時脈訊號及第二經校正時脈訊號，第一經校正時脈訊號與第二經校正時脈訊號的偏斜與工作週期誤差是同時進行調整。相位內插器藉由對選自第一經調整時脈訊號至第四經調整時脈訊號的第二所選擇時脈訊號進行延遲來產生第二經延遲及所選擇時脈訊號。相位偵測器偵測第一所選擇時脈訊號與第二經延遲及所選擇時脈訊號之間的相位差，以產生上行/下行訊號。延遲控制電路基於上行/下行訊號產生第一控制碼集至第四控制碼集。

Description

正交誤差校正電路以及包括其之半導體記憶元件
本揭露是有關於記憶體，且更具體而言是有關於位於半導體記憶元件中的正交誤差校正電路以及半導體記憶元件。 [相關申請案的交叉參考]
本申請案主張在2021年4月20日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0050830號的優先權權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體記憶元件可被分類為揮發性記憶元件或非揮發性記憶元件。揮發性記憶元件是指在斷電時會丟失儲存於其中的資料的記憶元件。作為揮發性記憶元件的實例，動態隨機存取記憶體（dynamic random access memory，DRAM）可用於各種元件，例如行動系統、伺服器或圖形元件。
半導體記憶元件可與自外部施加的時脈同步操作。當在半導體記憶元件中使用外部施加的時脈時，可能會因半導體記憶元件的內部電路而出現時間延遲（或時脈偏斜）。可使用電路來補償時間延遲並校正工作週期誤差。
示例性實施例可提供一種能夠同時校正時脈訊號的偏斜與工作週期的正交誤差校正電路。
示例性實施例可提供一種半導體記憶元件，所述半導體記憶元件包括能夠同時校正時脈訊號的偏斜與工作週期的正交誤差校正電路。
根據示例性實施例，一種位於半導體記憶元件中的正交誤差校正電路包括工作週期調整電路、第一分相器、第二分相器、相位內插器、相位偵測器及延遲控制電路。所述工作週期調整電路接收基於資料時脈訊號產生的第一時脈訊號及第二時脈訊號，並且藉由如下的方式產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號且所述第一經校正時脈訊號與所述第二經校正時脈訊號的偏斜與工作週期誤差是同時進行調整：基於第一控制碼集、第二控制碼集、第三控制碼集及固定控制碼集，調整所述第二時脈訊號的上升邊緣相對於所述第一時脈訊號的上升邊緣的延遲，調整所述第一時脈訊號的下降邊緣相對於所述第二時脈訊號的經調整的所述上升邊緣的延遲，且調整所述第二時脈訊號的下降邊緣相對於所述第一時脈訊號的經調整的所述下降邊緣的延遲。所述第一時脈訊號與所述第二時脈訊號相對於彼此具有90度的相位差。所述第一分相器對所述第一經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號與第三經調整時脈訊號。所述第二分相器對所述第二經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號與第四經調整時脈訊號。所述相位內插器藉由基於第四控制碼集對相對於第一所選擇時脈訊號具有90度的相位差的第二所選擇時脈訊號進行延遲來產生第二經延遲及所選擇時脈訊號，且所述第一所選擇時脈訊號及所述第二所選擇時脈訊號選自所述第一經調整時脈訊號至所述第四經調整時脈訊號之中。所述相位偵測器偵測所述第一所選擇時脈訊號與所述第二經延遲及所選擇時脈訊號之間的相位差，以產生上行/下行訊號。所述延遲控制電路基於所述上行/下行訊號產生所述第一控制碼集至所述第四控制碼集。
根據示例性實施例，一種半導體記憶元件包括資料時脈緩衝器、正交誤差校正電路、時脈產生電路及資料輸入/輸出（input/output，I/O）緩衝器。所述資料時脈緩衝器基於自記憶控制器接收的資料時脈訊號產生相對於彼此具有90度的相位差的第一時脈訊號與第二時脈訊號。所述正交誤差校正電路藉由同時調整所述第一時脈訊號與所述第二時脈訊號的偏斜與工作週期誤差來產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號。所述時脈產生電路基於所述第一經校正時脈訊號及所述第二經校正時脈訊號產生輸出時脈訊號及選通訊號。所述資料輸入/輸出（I/O）緩衝器藉由基於所述輸出時脈訊號對來自記憶胞元陣列的資料進行採樣而產生資料訊號且將所述資料訊號及所述選通訊號發射至所述記憶控制器。
根據示例性實施例，一種位於半導體記憶元件中的正交誤差校正電路包括工作週期調整電路、第一分相器、第二分相器、第一多工器、第二多工器、相位內插器、相位偵測器及延遲控制電路。所述工作週期調整電路接收基於資料時脈訊號產生的第一時脈訊號及第二時脈訊號，並且藉由如下的方式產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號且所述第一經校正時脈訊號與所述第二經校正時脈訊號的偏斜與工作週期誤差是同時進行調整：基於第一控制碼集、第二控制碼集、第三控制碼集及固定控制碼集，調整所述第二時脈訊號的上升邊緣相對於所述第一時脈訊號的上升邊緣的延遲，調整所述第一時脈訊號的下降邊緣相對於所述第二時脈訊號的經調整的所述上升邊緣的延遲，且調整所述第二時脈訊號的下降邊緣相對於所述第一時脈訊號的經調整的所述下降邊緣的延遲。所述第一時脈訊號與所述第二時脈訊號相對於彼此具有90度的相位差。所述第一分相器對所述第一經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號與第三經調整時脈訊號。所述第二分相器對所述第二經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號與第四經調整時脈訊號。所述第一多工器基於第一選擇訊號選擇所述第一經調整時脈訊號至所述第四經調整時脈訊號中的第一者作為第一所選擇時脈訊號。所述第二多工器基於第二選擇訊號選擇所述第一經調整時脈訊號至所述第四經調整時脈訊號中的第二者作為第二所選擇時脈訊號，且所述第二所選擇時脈訊號相對於所述第一所選擇時脈訊號具有90度的相位差。所述相位內插器藉由基於第四控制碼集對所述第二所選擇時脈訊號進行延遲來產生第二經延遲及所選擇時脈訊號。所述相位偵測器偵測所述第一所選擇時脈訊號與所述第二經延遲及所選擇時脈訊號之間的相位差，以產生上行/下行訊號。所述延遲控制電路基於所述上行/下行訊號產生所述第一控制碼集至所述第四控制碼集。
因此，所述正交誤差校正電路藉由同時調整基於資料時脈訊號產生的第一時脈訊號與第二時脈訊號的偏斜與工作週期誤差來產生第一經校正時脈訊號及第二經校正時脈訊號，所述時脈產生電路基於第一經校正時脈訊號及第二經校正時脈訊號產生具有多相的輸出時脈訊號，且所述資料輸入/輸出（I/O）緩衝器藉由基於輸出時脈訊號對來自記憶胞元陣列的資料進行採樣而輸出資料訊號。因此，所述半導體記憶元件可增強效能。
在下文中將參照附圖更全面地闡述各種示例性實施例，在附圖中示出示例性實施例。
圖1是示出根據示例性實施例的記憶系統的方塊圖。
參照圖1，記憶系統20可包括記憶控制器100及半導體記憶元件200。
記憶控制器100可控制記憶系統20的整體操作。記憶控制器100可控制外部主機與半導體記憶元件200之間的整體資料交換。舉例而言，記憶控制器100可因應於來自主機的請求將資料寫入半導體記憶元件200中或者自半導體記憶元件200讀取資料。
另外，記憶控制器100可向半導體記憶元件200發出操作命令以控制半導體記憶元件200。
在一些示例性實施例中，半導體記憶元件200是包括動態記憶胞元的記憶元件，例如動態隨機存取記憶體（DRAM）、雙倍資料速率4（double data rate 4，DDR4）同步DRAM（synchronous DRAM，SDRAM）、低功率DDR4（low power DDR4，LPDDR4）SDRAM或LPDDR5 SDRAM。
記憶控制器100將時脈訊號CK（時脈訊號CK可被稱為命令時脈訊號）、命令CMD及位址（訊號）ADDR發射至半導體記憶元件200。當記憶控制器100將資料訊號DQ寫入半導體記憶元件200中或者自半導體記憶元件200讀取資料訊號DQ時，記憶控制器100可向半導體記憶元件200發射資料時脈訊號WCK。當半導體記憶元件200向記憶控制器100發射資料訊號DQ時，半導體記憶元件200可向記憶控制器100發射選通訊號DQS以及資料訊號DQ。
半導體記憶元件200包括儲存資料訊號DQ的記憶胞元陣列300、控制邏輯電路210、正交誤差校正電路（quadrature error correction circuit，QEC）400及時脈產生電路（clock generation circuit，CGC）600。半導體記憶元件200可呈形成於晶粒上的半導體晶片、此種半導體晶片的堆疊、包括形成於封裝基板上且使用模製層包封的一或多個半導體晶片的半導體封裝或者疊層封裝元件（package-on-package device）的形式。
控制邏輯電路210可控制半導體記憶元件200的操作。正交誤差校正電路400可藉由基於資料時脈訊號WCK同時調整相對於彼此具有90度的相位差的第一時脈訊號與第二時脈訊號的偏斜與工作週期誤差來產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號。本文中闡述的工作週期誤差是指第一時脈訊號與第二時脈訊號之間的工作週期差。調整工作週期誤差是指調整訊號以減小及/或消除第一時脈訊號與第二時脈訊號之間的工作週期差。調整偏斜是指調整訊號以減小及/或消除第一時脈訊號與第二時脈訊號的上升邊緣及/或下降邊緣之間的定時延遲。時脈產生電路600基於第一經校正時脈訊號及第二經校正時脈訊號產生輸出時脈訊號及選通訊號DQS。
圖2是示出根據示例性實施例的圖1中的半導體記憶元件的方塊圖。
參照圖2，半導體記憶元件200a可包括控制邏輯電路210、位址暫存器220、記憶組控制邏輯230、再新計數器245、列位址多工器240、行位址鎖存器250、列解碼器260、行解碼器270、記憶胞元陣列300、感測放大器單元285、I/O閘控電路290、誤差校正碼（error correction code，ECC）引擎390、時脈緩衝器225、資料時脈緩衝器235、正交誤差校正電路400、時脈產生電路600及資料I/O緩衝器320。
記憶胞元陣列300包括第一記憶組陣列310a至第八記憶組陣列310h。列解碼器260包括分別耦合至第一記憶組陣列310a至第八記憶組陣列310h的第一列解碼器260a至第八列解碼器260h，行解碼器270包括分別耦合至第一記憶組陣列310a至第八記憶組陣列310h的第一行解碼器270a至第八行解碼器270h，且感測放大器單元285包括分別耦合至第一記憶組陣列310a至第八記憶組陣列310h的第一感測放大器285a至第八感測放大器285h。
第一記憶組陣列310a至第八記憶組陣列310h、第一列解碼器260a至第八列解碼器260h、第一行解碼器270a至第八行解碼器270h以及第一感測放大器285a至第八感測放大器285h可形成第一記憶組至第八記憶組。第一記憶組陣列310a至第八記憶組陣列310h中的每一者包括形成於多條字元線WL與多條位元線BTL的交叉部分處的多個記憶胞元MC。
位址暫存器220可自記憶控制器100接收位址ADDR，所述位址ADDR包括記憶組位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR。位址暫存器220可將所接收的記憶組位址BANK_ADDR提供至記憶組控制邏輯230，可將所接收的列位址ROW_ADDR提供至列位址多工器240，且可將所接收的行位址COL_ADDR提供至行位址鎖存器250。
記憶組控制邏輯230可因應於記憶組位址BANK_ADDR產生記憶組控制訊號。與記憶組位址BANK_ADDR對應的第一列解碼器260a至第八列解碼器260h中的一者因應於記憶組控制訊號而被啟用，且與記憶組位址BANK_ADDR對應的第一行解碼器270a至第八行解碼器270h中的一者因應於記憶組控制訊號而被啟用。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自再新計數器245接收再新列位址REF_ADDR。列位址多工器240可選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位址RA被應用至第一列解碼器260a至第八列解碼器260h。
再新計數器245可在控制邏輯電路210的控制下依序增大或減小再新列位址REF_ADDR。
第一列解碼器260a至第八列解碼器260h中的被記憶組控制邏輯230啟用的一者可對自列位址多工器240輸出的列位址RA進行解碼，且可啟用與列位址RA對應的字元線。舉例而言，被啟用的記憶組列解碼器向與列位址對應的字元線施加字元線驅動電壓。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可臨時儲存所接收的行位址COL_ADDR。在一些實施例中，在叢發模式中，行位址鎖存器250可產生自所接收的行位址COL_ADDR遞增的行位址COL_ADDR’。行位址鎖存器250可將臨時儲存或產生的行位址COL_ADDR’應用於第一行解碼器270a至第八行解碼器270h。
第一行解碼器270a至第八行解碼器270h中的所述被啟用的一者藉由I/O閘控電路290啟用與記憶組位址BANK_ADDR及行位址COL_ADDR對應的感測放大器。
I/O閘控電路290可包括對輸入/輸出資料進行閘控的電路系統，且可更包括輸入資料屏蔽邏輯（mask logic）、用於儲存自第一記憶組陣列310a至第八記憶組陣列310h輸出的資料的讀取資料鎖存器、以及用於將資料寫入至第一記憶組陣列310a至第八記憶組陣列310h的寫入驅動器。
藉由耦合至將被讀取的資料的一個記憶組陣列的感測放大器感測自第一記憶組陣列310a至第八記憶組陣列310h中的一個記憶組陣列讀取的碼字CW，且將碼字CW儲存於讀取資料鎖存器中。在藉由ECC引擎390對碼字CW執行ECC解碼之後，可將儲存於讀取資料鎖存器中的碼字CW作為資料DTA提供至資料I/O緩衝器320。資料I/O緩衝器320可基於輸出時脈訊號OCLK將資料DTA轉換成資料訊號DQ，且可將資料訊號DQ與選通訊號DQS一起發射至記憶控制器100。
可將欲寫入第一記憶組陣列310a至第八記憶組陣列310h中的一個記憶組陣列中的資料訊號DQ自記憶控制器100提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料訊號DQ轉換成資料DTA且可將資料DTA提供至ECC引擎390。ECC引擎390可對資料DTA執行ECC編碼以產生同位位元（parity bit），且ECC引擎390可將包括資料DTA及同位位元的碼字CW提供至I/O閘控電路290。I/O閘控電路290可藉由寫入驅動器將碼字CW寫入一個記憶組陣列中的子頁面中。
資料I/O緩衝器320可藉由將資料訊號DQ轉換成資料DTA而在半導體記憶元件200的寫入操作中將資料訊號DQ自記憶控制器100提供至ECC引擎400，且可基於來自時脈產生電路600的輸出時脈訊號OCLK將資料DTA轉換成來自ECC引擎390的資料訊號DQ，並且可在半導體記憶元件200的讀取操作中將資料訊號DQ及選通訊號DQS發射至記憶控制器100。資料I/O緩衝器320可在讀取操作中基於輸出時脈訊號OCLK向外部（例如，半導體記憶元件的外部）輸出資料訊號DQ。
ECC引擎390可基於來自控制邏輯電路210的第一控制訊號CTL1對資料DTA執行ECC編碼及ECC解碼。
時脈緩衝器225可接收時脈訊號CK，可藉由對時脈訊號CK進行緩衝來產生內部時脈訊號ICK，並且可將內部時脈訊號ICK提供至對命令CMD及位址ADDR進行處理的電路組件。
資料時脈緩衝器235可接收包括差分時脈訊號對WCK_t及WCK_c的資料時脈訊號WCK，可基於資料時脈訊號WCK產生相對於彼此具有90度的相位差的第一時脈訊號CLKI與第二時脈訊號CLKQ，並且可將第一時脈訊號CLKI及第二時脈訊號CLKQ提供至正交誤差校正電路400。第一時脈訊號CLKI可被稱為同相時脈訊號且第二時脈訊號CLKQ可被稱為正交相位時脈訊號。
正交誤差校正電路400可藉由同時調整第一時脈訊號CLKI與第二時脈訊號CLKQ的偏斜與工作誤差來產生相對於彼此具有90度的相位差的第一經校正時脈訊號CCLKI與第二經校正時脈訊號CCLKQ，且可將第一經校正時脈訊號CCLKI及第二經校正時脈訊號CCLKQ提供至時脈產生電路600。
時脈產生電路600可基於第一經校正時脈訊號CCLKI及第二經校正時脈訊號CCLKQ產生輸出時脈訊號OCLK及選通訊號DQS，且可將輸出時脈訊號OCLK及選通訊號DQS提供至資料I/O緩衝器320。
控制邏輯電路210可控制半導體記憶元件200的操作。舉例而言，控制邏輯電路210可為半導體記憶元件200產生控制訊號，以執行寫入操作或讀取操作。控制邏輯電路210包括對自記憶控制器100接收的命令CMD進行解碼的命令解碼器211及對半導體記憶元件200的操作模式進行設定的模式暫存器212。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210可產生控制ECC引擎390的第一控制訊號CTL1、控制正交誤差校正電路400的第二控制訊號CTL2及控制時脈產生電路600的第三控制訊號CTL3。
圖3示出圖2所示半導體記憶元件中的第一記憶組陣列的實例。
參照圖3，第一記憶組陣列310包括多條字元線WL1至WL2m（m是大於二的自然數）、多條位元線BTL1至BTL2n（n是大於二的自然數）、以及設置於字元線WL1至WL2m與位元線BTL1至BTL2n之間的交叉部分處的多個記憶胞元MC。記憶胞元MC中的每一者包括耦合至字元線WL1至WL2m中的每一者及位元線BTL1至BTL2n中的每一者的胞元電晶體及耦合至胞元電晶體的胞元電容器。
耦合至所述多個記憶胞元MC的字元線WL1至WL2m可被稱為第一記憶組陣列310的列，且耦合至所述多個記憶胞元MC的位元線BTL1至BT2Ln可被稱為第一記憶組陣列310的行。
圖4是示出根據示例性實施例的圖2所示半導體記憶元件中的資料時脈緩衝器的實例的方塊圖。
參照圖4，資料時脈緩衝器235可包括電流模式邏輯（current mode logic，CML）驅動器237及CML至互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）位準（CML to CMOS level，C2C）轉換器239。
CML驅動器237可驅動包括差分時脈訊號對WCK_t及WCK_c的資料時脈訊號WCK且具有CML位準以產生相對於彼此具有90度的相位差的內部時脈訊號CKI、CKQ、CKIB及CKQB，且C2C轉換器239可基於資料時脈訊號WCK產生相對於彼此具有90度的相位差的第一時脈訊號CLKI與第二時脈訊號CLKQ且具有CMOS位準。C2C轉換器239可將第一時脈訊號CLKI及第二時脈訊號CLKQ提供至圖2中的正交誤差校正電路400。
圖5示出根據示例性實施例的圖2所示半導體記憶元件中的資料I/O緩衝器的實例。
參照圖5，資料I/O緩衝器320可包括資料輸入電路330及資料輸出電路340。資料輸出電路340可包括平衡多工器350、輸出驅動器360及選通（DQS）驅動器370。
資料輸入電路330可自記憶控制器100接收資料訊號DQ，可將資料訊號DQ轉換成資料DTA，並且可將資料DTA提供至ECC引擎390。資料輸出電路340可將來自ECC引擎390的資料DTA轉換成資料訊號DQ且將資料訊號DQ提供至記憶控制器30。
平衡多工器350可接收資料DTA及輸出時脈訊號OCLK，可基於資料DTA及輸出時脈訊號OCLK產生上拉驅動訊號PUDS及下拉驅動訊號PDDS，並且可將上拉驅動訊號PUDS及下拉驅動訊號PDDS提供至輸出驅動器360。平衡多工器350可藉由基於輸出時脈訊號OCLK對資料DTA進行採樣來產生上拉驅動訊號PUDS及下拉驅動訊號PDDS。輸出時脈訊號OCLK可包括第一輸出時脈訊號對OCLK1及OCLKB1、第二輸出時脈訊號對OCLK2及OCLKB2、第三輸出時脈訊號對OCLK3及OCLKB3以及第四輸出時脈訊號對OCLK4及OCLKB4。第一輸出時脈訊號對OCLK1及OCLKB1、第二輸出時脈訊號對OCLK2及OCLKB2、第三輸出時脈訊號對OCLK3及OCLKB3以及第四輸出時脈訊號對OCLK4及OCLKB4中的每一者可相對於彼此具有180度的相位差。
舉例而言，在一個實施例中，當資料DTA處於高位準時，平衡多工器350產生上拉驅動訊號PUDS及下拉驅動訊號PDDS以用於關斷輸出驅動器360的下拉驅動器（例如圖6中所示的下拉驅動器363）中所包括的所有電晶體。相反，當資料DTA處於低位準時，平衡多工器350可產生下拉驅動訊號PDDS及上拉驅動訊號PUDS以用於關斷輸出驅動器360的上拉驅動器（例如圖6中所示的上拉驅動器361）中所包括的所有電晶體。
圖6示出根據示例性實施例的圖5中的資料I/O緩衝器中的輸出驅動器的電路圖。
參照圖6，輸出驅動器360可包括上拉驅動器361及下拉驅動器363。
上拉驅動器361可包括連接於電源供應電壓VDDQ與輸出節點ON1之間的第一上拉電晶體NU1至第r上拉電晶體NUr（r是大於一的自然數）。第一上拉電晶體NU1至第r上拉電晶體NUr中的每一者可為n通道金屬氧化物半導體（n-channel metal oxide semiconductor，NMOS）電晶體。下拉驅動器363可包括連接於輸出節點ON1與地電壓VSS之間的第一下拉電晶體ND1至第r下拉電晶體NDr。第一下拉電晶體ND1至第r下拉電晶體NDr中的每一者可為NMOS電晶體。
當資料DTA處於高位準時，上拉驅動器361可自預驅動器350接收與上拉控制碼PUCD對應的上拉驅動訊號PUDS（例如，PUDS[1]至PUDS[r]），且產生由上拉控制碼PUCD確定的電流。可根據下拉驅動訊號PDDS（例如，PDDS[1]至PDDS[r]）將下拉驅動器363中所包括的下拉電晶體ND1至NDr全部關斷。
此時，當資料DTA處於高位準時，可經由資料I/O（或DQ）接墊301將由上拉驅動器361產生的電流發射至記憶控制器100中的晶粒上終端（on-die termination，ODT）電阻器RODT_MC。ODT電阻器RODT_MC接收的資料訊號DQ由上拉驅動器361及ODT電阻器RODT_MC產生的電流確定。
當資料DTA處於低位準時，可根據上拉驅動訊號PUDS將上拉驅動器361中所包括的上拉電晶體NU1至NUr全部關斷。下拉驅動器363可自資料輸入電路330（亦被闡述為預驅動器）接收與下拉控制碼PDCD對應的下拉驅動訊號PDDS且可具有由下拉控制碼PDCD確定的電阻。
此時，當資料DTA處於低位準時，上拉驅動器361不產生電流，且因此ODT電阻器RODT_MC接收的資料訊號DQ具有與地電壓VSS實質上相同的輸出低位準電壓（VOL）電壓。
根據示例性實施例，上拉驅動器361或下拉驅動器363的總電阻（例如終端電阻（RTT））可因應於特定的上拉驅動訊號PUDS或下拉驅動訊號PDDS而發生改變。
圖7是示出根據示例性實施例的圖2所示半導體記憶元件中的正交誤差校正電路的實例的方塊圖。
參照圖7，正交誤差校正電路400可包括工作週期調整電路410、第一分相器450a、第二分相器450b、第一多工器（MUX1）470a、第二多工器（MUX2）470b、相位內插器（phase interpolator，PI）500、相位偵測器（phase detector，PD）480、數位式迴路濾波器490及延遲控制電路491。
延遲控制電路491可包括第一延遲控制器DCON1 493、第二延遲控制器DCON2 494、第三延遲控制器DCON3 495及第四延遲控制器DCON4 496。
工作週期調整電路410可接收第一時脈訊號CLKI及第二時脈訊號CLKQ，且可藉由如下的方式產生相對於彼此具有90度的相位差的第一經校正時脈訊號CCLKI與第二經校正時脈訊號CCLKQ且第一經校正時脈訊號CCLKI與第二經校正時脈訊號CCLKQ的偏斜與工作誤差是同時進行調整：基於第一控制碼集RECC1、第二控制碼集FECC1、第三控制碼集FECC2及固定控制碼集FXCC1調整第二時脈訊號的上升邊緣相對於第一時脈訊號的上升邊緣的延遲，調整第一時脈訊號的下降邊緣相對於第二時脈訊號的經調整的上升邊緣的延遲，且調整第二時脈訊號的下降邊緣相對於第一時脈訊號的經調整的下降邊緣的延遲。
工作週期調整電路410可包括第一工作週期調整器（DCA1）410a及第二工作週期調整器（DCA2）410b（亦被闡述為第一工作週期調整器電路及第二工作週期調整器電路）。
第一工作週期調整器410a可藉由基於第一控制碼集RECC1調整第二時脈訊號CLKQ的上升邊緣的延遲以及藉由基於第三控制碼集FECC2調整第二時脈訊號CLKQ的下降邊緣的延遲來產生第二經校正時脈訊號CCLKQ，且可將第二經校正時脈訊號CCLKQ提供至第二分相器450b。第二工作週期調整器410b可藉由基於固定控制碼集FXCC1調整第一時脈訊號CLKI的上升邊緣的延遲以及藉由基於第二控制碼集FECC1調整第一時脈訊號CLKI的下降邊緣的延遲來產生第一經校正時脈訊號CCLKI，且可將第一經校正時脈訊號CCLKI提供至第一分相器450a。
第一分相器450a可對第一經校正時脈訊號CCLKI的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號ACLKI與第三經調整時脈訊號ACLKIB，且可將第一經調整時脈訊號ACLKI及第三經調整時脈訊號ACLKIB提供至第一多工器470a及第二多工器470b。第二分相器450b可對第二經校正時脈訊號CCLKQ的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號ACLKQ與第四經調整時脈訊號ACLKQB，且可將第二經調整時脈訊號ACLKQ及第四經調整時脈訊號ACLKQB提供至第一多工器470a及第二多工器470b。
第一多工器470a可接收第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB，且可基於第一選擇訊號SS1選擇第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB中的第一者作為第一所選擇時脈訊號SCLK1。第二多工器470b可接收第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB，且可基於第二選擇訊號SS2選擇第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB中的第二者作為第二所選擇時脈訊號SCLK2。第二所選擇時脈訊號SCLK2可相對於第一所選擇時脈訊號SCLK1具有90度的相位超前。
舉例而言，當第一多工器470a選擇第二經調整時脈訊號ACLKQ作為第一所選擇時脈訊號SCLK1時，第二多工器470b可選擇第一經調整時脈訊號ACLKI作為第二所選擇時脈訊號SCLK2。
相位內插器500可藉由基於第四控制碼集CDCC及FDCC對第二所選擇時脈訊號SCLK2進行延遲來產生第二經延遲及所選擇時脈訊號SCLKD2。相位內插器500可藉由將第二所選擇時脈訊號SCLK2的相位延遲90度來產生第二經延遲及所選擇時脈訊號SCLKD2。第四控制碼集CDCC及FDCC可包括第一子控制碼集CDCC及第二子控制碼集FDCC。
相位偵測器480可偵測第一所選擇時脈訊號SCLK1與第二經延遲及所選擇時脈訊號SCLKD2之間的相位差，可基於所偵測的相位差產生上行/下行訊號UP/DN，並且可將上行/下行訊號UP/DN提供至數位式迴路濾波器490。
舉例而言，當第一多工器470a選擇第二經調整時脈訊號ACLKQ作為第一所選擇時脈訊號SCLK1時，第二多工器470b可選擇第一經調整時脈訊號ACLKI作為第二所選擇時脈訊號SCLK2，且在第一經校正時脈訊號CCLKI與第二經校正時脈訊號CCLKQ之間不發生偏斜及工作誤差，第二經延遲及所選擇時脈訊號SCLKD2的相位可與第二經調整時脈訊號ACLKQ的相位相同。當第二經延遲及所選擇時脈訊號SCLKD2的相位與第二經調整時脈訊號ACLKQ的相位不同時，在第一經校正時脈訊號CCLKI與第二經校正時脈訊號CCLKQ之間發生偏斜及工作誤差中的至少一者。
數位式迴路濾波器490可對上行/下行訊號UP/DN進行濾波且可因應於第三選擇訊號將經濾波的上行/下行訊號提供至第四延遲控制器496以及第一延遲控制器493、第二延遲控制器494及第三延遲控制器495中的與第一所選擇時脈訊號SCLK1相關聯的一者。在此種情形中，所述相關聯的一者是第一延遲控制器493。
第一延遲控制器493可基於上行/下行訊號UP/DN調整第一控制碼集RECC1的碼值，以將第一控制碼集RECC1提供至第一工作週期調整器410a。第一工作週期調整器410a可藉由基於第一控制碼集RECC1調整第二時脈訊號CLKQ的上升邊緣的延遲來產生第二經校正時脈訊號CCLKQ。在調整第二時脈訊號CLKQ的上升邊緣的延遲時，調整第二經調整時脈訊號ACLKQ的上升邊緣的延遲及第四經調整時脈訊號ACLKQB的下降邊緣的延遲。
第一多工器470a因應於第一選擇訊號SS1選擇第一經調整時脈訊號ACLKI作為第一所選擇時脈訊號SCLK1，第二多工器470b選擇第四經調整時脈訊號ACLKQB作為第二所選擇時脈訊號SCLK2，第二延遲控制器494可基於上行/下行訊號UP/DN調整第二控制碼集FECC1的碼值，以將第二控制碼集FECC1提供至第二工作週期調整器410b。第二工作週期調整器410b可藉由基於固定控制碼集FXCC使第一時脈訊號CLKI的上升邊緣的延遲固定以及藉由基於第二控制碼集FECC1調整第一時脈訊號CLKI的下降邊緣的延遲來產生第一經校正時脈訊號CCLKI。在調整第一時脈訊號CLKI的下降邊緣的延遲時，調整第一經調整時脈訊號ACLKI的下降邊緣的延遲及第三經調整時脈訊號ACLKIB的上升邊緣的延遲。
在重覆進行該些過程的同時，工作週期調整電路410可藉由同時調整第一時脈訊號CLKI與第二時脈訊號CLKQ之間的偏斜與工作誤差來輸出第一經校正時脈訊號CCLKI及第二經校正時脈訊號CCLKQ。
在示例性實施例中，在延遲控制電路491與工作週期調整電路410之間可設置有二進制至溫度計碼轉換器（binary to thermometer code converter）。二進制至溫度計碼轉換器可將第一控制碼集RECC1、第二控制碼集FECC1及第三控制碼集RECC2以及固定控制碼集FXCC1轉換成溫度計碼，以將溫度計碼提供至第一工作週期調整器410a及第二工作週期調整器410b。
第一選擇訊號SS1、第二選擇訊號SS2及第三選擇訊號SS3可包括於圖2中的第二控制訊號CTL2中。
圖8A是示出根據示例性實施例的圖7所示正交誤差校正電路中的第一工作週期調整器的實例的電路圖。
參照圖8A，第一工作週期調整器410a可包括第一級STG11及第二級STG12。
第一級STG11可藉由基於第一控制碼集RECC1調整第二時脈訊號CLKQ的上升邊緣的延遲來提供第一中間時脈訊號MCLKQ。第二級STG12可藉由基於第三控制碼集FECC2調整第一中間時脈訊號MCLKQ的下降邊緣的延遲來提供第二經校正時脈訊號CCLKQ。
第一級STG11可包括級聯連接的多個第一單位胞元UC11、UC12、UC13及UC14。單位胞元UC11可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一p通道金屬氧化物半導體（p-channel metal-oxide semiconductor，PMOS）電晶體411、第二PMOS電晶體412、第一n通道金屬氧化物半導體（NMOS）電晶體413及第二NMOS電晶體414。單位胞元UC12可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體415、第二PMOS電晶體416、第一NMOS電晶體417及第二NMOS電晶體418。單位胞元UC13可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體421、第二PMOS電晶體422、第一NMOS電晶體423及第二NMOS電晶體424。單位胞元UC14可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體425、第二PMOS電晶體426、第一NMOS電晶體427及第二NMOS電晶體428。
第二PMOS電晶體412、416、422及426的每一閘極以及第一NMOS電晶體413、417、423及427的每一閘極可接收第二時脈訊號CLKQ。第一PMOS電晶體411及415的每一閘極可耦合至電源供應電壓VDD，且第一PMOS電晶體421及425的每一閘極可耦合至地電壓VSS。第二NMOS電晶體414、418、424及428的每一閘極可接收第一控制碼集RECC1的位元RECC14、RECC13、RECC12及RECC11中的相應一者。
第二級STG12可包括級聯連接的多個第二單位胞元UC21、UC22、UC23及UC24。單位胞元UC21可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體431、第二PMOS電晶體432、第一NMOS電晶體433及第二NMOS電晶體434。單位胞元UC22可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體435、第二PMOS電晶體436、第一NMOS電晶體437及第二NMOS電晶體438。單位胞元UC23可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體441、第二PMOS電晶體442、第一NMOS電晶體443及第二NMOS電晶體444。單位胞元UC24可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體445、第二PMOS電晶體446、第一NMOS電晶體447及第二NMOS電晶體448。
第二PMOS電晶體432、436、442及446的每一閘極以及第一NMOS電晶體433、437、443及447的每一閘極可接收第一中間時脈訊號MCLKQ。第一PMOS電晶體431及435的每一閘極可耦合至電源供應電壓VDD，且第一PMOS電晶體441及445的每一閘極可耦合至地電壓VSS。第二NMOS電晶體434、438、444及448的每一閘極可接收第三控制碼集FECC2的位元FECC24、FECC23、FECC22及FECC21中的相應一者。
因此，第一級STG11的第一單位胞元UC11、UC12、UC13及UC14可藉由基於第一控制碼集RECC1的位元RECC14、RECC13、RECC12及RECC11調整第二時脈訊號CLKQ的上升邊緣的延遲來提供第一中間時脈訊號MCLKQ，且第二級STG12的單位胞元UC21、UC22、UC23及UC24可藉由基於第三控制碼集FECC2的位元FECC24、FECC23、FECC22及FECC21調整第一中間時脈訊號MCLKQ的下降邊緣的延遲來提供第二經校正時脈訊號CCLKQ。
圖8B是示出根據示例性實施例的圖7所示正交誤差校正電路中的第二工作週期調整器的實例的電路圖。
參照圖8B，第二工作週期調整器410b可包括第一級STG21及第二級STG22。
第一級STG21可藉由基於固定控制碼集FXCC1使第一時脈訊號CLKI的上升邊緣的延遲固定來提供第二中間時脈訊號MCLKI。第二級STG22可藉由基於第二控制碼集FECC1調整第二中間時脈訊號MCLKI的下降邊緣的延遲來提供第一經校正時脈訊號CCLKI。
第一級STG21可包括級聯連接的多個第一單位胞元UC31、UC32、UC33及UC34。單位胞元UC31可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體411a、第二PMOS電晶體412a、第一NMOS電晶體413a及第二NMOS電晶體414a。單位胞元UC32可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體415a、第二PMOS電晶體416a、第一NMOS電晶體417a及第二NMOS電晶體418a。單位胞元UC33可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體421a、第二PMOS電晶體422a、第一NMOS電晶體423a及第二NMOS電晶體424a。單位胞元UC34可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體425a、第二PMOS電晶體426a、第一NMOS電晶體427a及第二NMOS電晶體428a。
第二PMOS電晶體412a、416a、422a及426a的每一閘極以及第一NMOS電晶體413a、417a、423a及427a的每一閘極可接收第一時脈訊號CLKI。第一PMOS電晶體411a及415a的每一閘極可耦合至電源供應電壓VDD，且第一PMOS電晶體421a及425a的每一閘極可耦合至地電壓VSS。第二NMOS電晶體414a、418a、424a及428a的每一閘極可接收固定控制碼集FXCC1的位元FXCC14、FXCC13、FXCC12及FXCC11中的相應一者。
第二級STG22可包括級聯連接的多個第二單位胞元UC41、UC42、UC43及UC44。單位胞元UC41可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體431a、第二PMOS電晶體432a、第一NMOS電晶體433a及第二NMOS電晶體434a。單位胞元UC42可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體435a、第二PMOS電晶體436a、第一NMOS電晶體437a及第二NMOS電晶體438a。單位胞元UC43可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體441a、第二PMOS電晶體442a、第一NMOS電晶體443a及第二NMOS電晶體444a。單位胞元UC44可包括串聯連接於電源供應電壓VDD與地電壓VSS之間的第一PMOS電晶體445a、第二PMOS電晶體446a、第一NMOS電晶體447a及第二NMOS電晶體448a。
第二PMOS電晶體432a、436a、442a及446a的每一閘極以及第一NMOS電晶體433a、437a、443a及447a的每一閘極可接收第二中間時脈訊號MCLKI。第一PMOS電晶體431a及435a的每一閘極可耦合至電源供應電壓VDD，且第一PMOS電晶體441a及445a的每一閘極可耦合至地電壓VSS。第二NMOS電晶體434a、438a、444a及448a的每一閘極可接收第二控制碼集FECC1的位元FECC14、FECC13、FECC12及FECC11中的相應一者。
因此，第一級STG21的第一單位胞元UC31、UC32、UC33及UC34可藉由基於固定控制碼集FXCC1的位元FXCC14、FXCC13、FXCC12及FXCC11使第一時脈訊號CLKI的上升邊緣的延遲固定來提供第二中間時脈訊號MCLKI，且第二級STG22的第二單位胞元UC41、UC42、UC43及UC44可藉由基於第二控制碼集FECC1的位元FECC14、FECC13、FECC12及FECC11調整第二中間時脈訊號MCLKI的下降邊緣的延遲來提供第一經校正時脈訊號CCLKI。
圖9示出根據示例性實施例的圖7所示正交誤差校正電路的示例性操作。
參照圖7及圖9，工作週期調整電路410可藉由如下的方式同時調整第一時脈訊號CLKI與第二時脈訊號CLKQ之間的偏斜與第一時脈訊號CLKI及第二時脈訊號CLKQ中的每一者的工作週期誤差：基於固定控制碼集FXCC1使第一時脈訊號CLKI的上升邊緣的延遲固定（如參考編號405所指示），基於第一控制碼集RECC1調整第二時脈訊號CLKQ的上升邊緣相對於第一時脈訊號CLKI的（固定）上升邊緣的延遲（如參考編號406所指示），基於第二控制碼集FECC1調整第一時脈訊號CLKI的下降邊緣相對於第二時脈訊號CLKQ的經調整的上升邊緣的延遲（如參考編號407所指示），且基於第三控制碼集FECC2調整第二時脈訊號CLKQ的下降邊緣相對於第一時脈訊號CLKI的經調整的下降邊緣的延遲（如參考編號408所指示）。
圖10是示出根據示例性實施例的圖7所示正交誤差校正電路中的第一分相器的實例的電路圖。
參照圖10，第一分相器450a可包括多個反相器451至462。
反相器451、452及453將第一經校正時脈訊號CCLKI反相三次以提供至節點N12。反相器460對第一經校正時脈訊號CCLKI進行反相以提供至節點N11。反相器455、456及457將第一經校正時脈訊號CCLKI反相三次以提供至節點N11。反相器458對節點N11的位準進行反相，以將經反相的位準提供至N31。反相器461及462以鎖存配置耦合於節點N12與節點13之間，且對節點N12的位準及節點N13的位準進行鎖存。反相器454對節點N12的位準進行反相，以提供第一經調整時脈訊號ACLKI。反相器459對節點N13的位準進行反相，以提供第三經調整時脈訊號ACLKIB。
圖7中的第二分相器450b的配置可與圖10所示第一分相器450a的配置實質上相同。
圖11是示出根據示例性實施例的圖7所示正交誤差校正電路中的第一多工器的實例的電路圖。
參照圖11，第一多工器470a可包括第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3及第四傳輸閘TG4以及NMOS電晶體473。第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3及第四傳輸閘TG4可相對於彼此並聯連接至節點N21，可分別接收第一經調整時脈訊號ACLKI、第三經調整時脈訊號ACLKIB、第二經調整時脈訊號ACLKQ及第四經調整時脈訊號ACLKQB，並且可分別因應於第一選擇訊號SS1的選擇位元SS11及SS11b、SS12及SS12b、SS13及SS13B以及SS14及SS14B而選擇性地接通，以提供第一經調整時脈訊號ACLKI、第三經調整時脈訊號ACLKIB、第二經調整時脈訊號ACLKQ及第四經調整時脈訊號ACLKQB中的一者作為第一所選擇時脈訊號SCLK1。NMOS電晶體473可連接於節點N21與地電壓VSS之間且可具有耦合至地電壓VSS的閘極。
圖7中的第二多工器470b的配置可與圖1所示第一多工器470a的配置實質上相同。
圖12是示出根據示例性實施例的圖7所示正交誤差校正電路中的相位偵測器的實例的電路圖。
參照圖12，相位偵測器480可包括第一正反器481、第二正反器482及與閘（AND gate）483。
第一正反器481可與第一所選擇時脈訊號SCLK1同步。相似地，第二正反器482可與第二經延遲及所選擇時脈訊號SCLKD2同步。第一正反器481及第二正反器482中的每一者的資料輸入D可連接至電源供應電壓VDD。亦即，資料輸入D可連接至邏輯「1」。第一正反器481可在第一所選擇時脈訊號SCLK1的上升邊緣處輸出作為邏輯「1」的輸出Q。相似地，第二第一正反器482可在第二經延遲及所選擇時脈訊號SCLKD2的上升邊緣處輸出作為邏輯「1」的輸出Q。第一正反器481的輸出Q可變成第一上行訊號UP1，且第二正反器482的輸出可變成第一下行訊號DN1。
與閘483對第一正反器481的輸出Q及第二正反器482的輸出Q執行與運算，且可輸出重置訊號RST。重置訊號RST可被提供至第一正反器481及第二正反器482。
當第一所選擇時脈訊號SCLK1的相位早於第二經延遲及所選擇時脈訊號SCLKD2的相位時，第一上行訊號UP1可自第一所選擇時脈訊號SCLK1的上升邊緣變成邏輯「1」，且可自第二經延遲及所選擇時脈訊號SCLKD2的上升邊緣變成邏輯「0」。相似地，當第二經延遲及所選擇時脈訊號SCLKD2的相位早於第一所選擇時脈訊號SCLK1的相位時，第一下行訊號DN1可自第二經延遲及所選擇時脈訊號SCLKD2的上升邊緣變成邏輯「1」，且可自第一所選擇時脈訊號SCLK1的上升邊緣變成邏輯「0」。
圖13示出第一經調整時脈訊號至第四經調整時脈訊號中的每一者的工作週期以及第一經調整時脈訊號至第四經調整時脈訊號之中具有90度的相位差的兩個經調整時脈訊號之間的偏斜。
在圖13中，參考編號681、682、683及684中的每一者表示第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB中的相應一者的工作週期，參考編號691表示第一經調整時脈訊號ACLKI與第二經調整時脈訊號ACLKQ之間的偏斜，參考編號692表示第二經調整時脈訊號ACLKQ與第三經調整時脈訊號ACLKIB之間的偏斜，參考編號693表示第三經調整時脈訊號ACLKIB與第四經調整時脈訊號ACLKQB之間的偏斜，且參考編號694表示第四經調整時脈訊號ACLKQB與第一經調整時脈訊號ACLKI之間的偏斜。
參照圖13，應注意，第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB的每一工作週期在目標時間間隔內收斂至50%，且第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB之中具有90度的相位差的兩個經調整時脈訊號之間的偏斜收斂至目標值內的值。圖13中的x軸線表示奈秒。
圖14是示出根據示例性實施例的圖7所示正交誤差校正電路中的相位內插器的實例的方塊圖。
參照圖14，相位內插器500可包括粗糙延遲線510及精細延遲線550。
在下文中，粗糙延遲線510將被稱為第一延遲電路且精細延遲線550將被稱為第二延遲電路。
第一延遲電路510可基於第一子控制碼集CDCC對第二所選擇時脈訊號SCLK2進行延遲，以產生第一經延遲時脈訊號CLKF及第二經延遲時脈訊號CLKS。第二延遲電路550可基於第二子控制碼集FDCC對第一經延遲時脈訊號CLKF及第二經延遲時脈訊號CLKS的相位進行內插，以產生第二經延遲及所選擇時脈訊號SCLKD2。第二經延遲及所選擇時脈訊號SCLKD2的相位可相對於第二所選擇時脈訊號SCLK2延遲90度。
圖15是示出根據示例性實施例的圖14所示相位內插器中的第一延遲電路的實例的方塊圖。
參照圖15，第一延遲電路510可包括多個級聯連接的延遲胞元（DC1、DC2、…、DCk）520a、520b、…、520k（k是等於或大於三的自然數）。所述多個級聯連接的延遲胞元520a、520b、…、520k可被稱為第一延遲胞元至第k延遲胞元。
所述多個延遲胞元520a、520b、…、520k可基於第一子控制碼集對第二所選擇時脈訊號SCLK2進行延遲，以輸出具有固定延遲量的第一經延遲時脈訊號CLKF及第二經延遲時脈訊號CLKS。
第一延遲胞元520a可接收第一控制碼CDCC1。第二延遲胞元520b可接收第二控制碼CDCC2。第k延遲胞元520k可接收第k控制碼CDCCk。
圖16是示出根據示例性實施例的圖15中的所述多個延遲胞元中的第一延遲胞元的實例的電路圖。
延遲胞元520b、…、520k中的每一者可具有與第一延遲胞元520a的配置相同的配置。亦即，所述多個延遲胞元520a、520b、…、520k可相對於彼此具有相同的配置。
參照圖16，第一延遲胞元520a可包括多個與非閘（NAND gate）521至528。
與非閘521對第二所選擇時脈訊號SCLK2及第一控制位元CDCC11執行與非操作。與非閘522對與非閘521的輸出及第二控制位元CDCC12執行與非操作。與非閘523對與非閘521的輸出及第三控制位元CDCC13執行與非操作。與非閘525對來自第二延遲胞元520b的傳輸訊號TS11及第五控制位元CDCC15執行與非操作。與非閘524對與非閘523的輸出及與非閘525的輸出執行與非操作，以輸出第一經延遲時脈訊號CLKF。
與非閘526對與非閘522的輸出及第四控制位元CDCC14執行與非操作。與非閘527對來自第二延遲胞元520b的傳輸訊號TS12及與非閘252的輸出執行與非操作。與非閘528對與非閘527的輸出及第六控制位元CDCC16執行與非操作，以輸出第二經延遲時脈訊號CLKS。
第二控制位元CDCC12、第三控制位元CDCC13、第四控制位元CDCC14及第五控制位元CDCC15可確定第一經延遲時脈訊號CLKF及第二經延遲時脈訊號CLKS的延遲量。第二經延遲時脈訊號CLKS可相對於第一經延遲時脈訊號CLKF延遲與兩個與非閘對應的延遲量。
圖17是示出根據示例性實施例的圖14所示相位內插器中的第二延遲電路的實例的方塊圖。
參照圖17，第二延遲電路550可包括經延遲時脈訊號產生器550a及相位內插器區塊560。
經延遲時脈訊號產生器550a（亦被闡述為經延遲時脈訊號產生器電路）可對第一經延遲時脈訊號CLKF及第二經延遲時脈訊號CLKS進行延遲，以產生第一經子延遲時脈訊號CLKFD、第二經子延遲時脈訊號CLKFS及第三經子延遲時脈訊號CLKSD。相位內插器區塊460可基於第二控制碼集FDCC對第一經子延遲時脈訊號CLKFD的延遲量、第二經子延遲時脈訊號CLKFS的延遲量及第三經子延遲時脈訊號CLKSD的延遲量進行精細調整，以輸出第二經延遲及所選擇時脈訊號SCLKD2。舉例而言，相位內插器區塊560可對第一經子延遲時脈訊號CLKFD、第二經子延遲時脈訊號CLKFS及第三經子延遲時脈訊號CLKSD的每一相位進行劃分，且可因應於第二子控制碼集FDCC對所劃分的相位進行內插以輸出第二經延遲及所選擇時脈訊號SCLKD2。
圖18是示出根據示例性實施例的圖17所示第二延遲電路中的經延遲時脈訊號產生器的實例的方塊圖。
參照圖18，經延遲時脈訊號產生器550a可包括多個反相器551至559。
反相器551、552及553中的每一者對第一經延遲時脈訊號CLKF進行反相。反相器554、555及556中的每一者對第二經延遲時脈訊號CLKS進行反相。反相器557對反相器551及552的輸出進行反相，以輸出第一經子延遲時脈訊號CLKFD。反相器558對反相器553及554的輸出進行反相，以輸出第二經子延遲時脈訊號CLKFS。反相器559對反相器555及556的輸出進行反相，以輸出第三經子延遲時脈訊號CLKSD。
因此，第一經子延遲時脈訊號CLKFD相對於第一經延遲時脈訊號CLKF延遲兩個反相器的延遲量，第二經子延遲時脈訊號CLKFS相對於第一經延遲時脈訊號CLKF延遲與兩個反相器的延遲量與第一經延遲時脈訊號CLKF和第二經延遲時脈訊號CLKS之間的延遲量之和對應的延遲量，且第三經子延遲時脈訊號CLKSD相對於第二經延遲時脈訊號CLKS延遲兩個反相器的延遲量。
圖19是示出根據示例性實施例的圖17所示第二延遲電路中的相位內插器區塊的實例的方塊圖。
參照圖19，相位內插器區塊560可包括多個相位內插器560a、560b、560c及560d以及反相器569。相位內插器區塊560可被闡述為相位內插器區塊電路，且相位內插器560a、560b、560c及560d可被闡述為相位內插器電路。
相位內插器560a可包括PMOS電晶體561a至564a及NMOS電晶體565a至568a。PMOS電晶體561a及563a以及NMOS電晶體565a及567a級聯連接於電源供應電壓VDD與地電壓VSS之間，且PMOS電晶體562a及564a以及NMOS電晶體566a及568a級聯連接於電源供應電壓VDD與地電壓VSS之間。
PMOS電晶體561a及NMOS電晶體567a的閘極接收第一經子延遲時脈訊號CLKFD，PMOS電晶體562a及NMOS電晶體568a的閘極接收第二經子延遲時脈訊號CLKFS，PMOS電晶體563a及NMOS電晶體566a的閘極接收第二子控制碼集FDCC的第二控制位元FDCC2，且PMOS電晶體564a及NMOS電晶體565a的閘極接收第二子控制碼集FDCC的第一控制位元FDCC1。PMOS電晶體564a與NMOS電晶體566a可在節點N31處連接至彼此。
相位內插器560b的配置可與相位內插器560a的配置相同。
相位內插器560c可包括PMOS電晶體561c至564c及NMOS電晶體565c至568c。PMOS電晶體561c及563c以及NMOS電晶體565c及567c級聯連接於電源供應電壓VDD與地電壓VSS之間，且PMOS電晶體562c及564c以及NMOS電晶體566c及568c級聯連接於電源供應電壓VDD與地電壓VSS之間。
PMOS電晶體561c及NMOS電晶體567c的閘極接收第三經子延遲時脈訊號CLKSD，PMOS電晶體562c及NMOS電晶體568c的閘極接收第二經子延遲時脈訊號CLKFS，PMOS電晶體563c及NMOS電晶體566c的閘極接收第二子控制碼集FDCC的第二控制位元FDCC2，且PMOS電晶體564c及NMOS電晶體565c的閘極接收第二子控制碼集FDCC的第一控制位元FDCC1。PMOS電晶體564c與NMOS電晶體566c可在節點N32處連接至彼此。
相位內插器560d的配置可與相位內插器560c的配置相同。
節點N31與節點N32耦合至彼此，且反相器569對節點N31的電壓位準與節點N32的電壓位準進行平均，以輸出第二經延遲及所選擇時脈訊號SCLKD2。
圖20是示出根據示例性實施例的圖2所示半導體記憶元件中的時脈產生電路的實例的方塊圖。
參照圖20，時脈產生電路600可包括第一分相器610、第二分相器615、選通訊號（DQS）產生器605以及第一時脈多工器620、第二時脈多工器650、第三時脈多工器655及第四時脈多工器660。
第一分相器610可對第一經校正時脈訊號CCLKI的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號ACLKI與第三經調整時脈訊號ACLKIB。第二分相器615可對第二經校正時脈訊號CCLKQ的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號ACLKQ與第四經調整時脈訊號ACLKQB。選通訊號產生器605（亦被闡述為選通訊號產生器電路）可基於第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB產生選通訊號DQS。
第一時脈多工器620、第二時脈多工器650、第三時脈多工器655及第四時脈多工器660中的每一者可接收第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB，且可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生第一輸出時脈訊號對OCLK1及OCLKB1、第二輸出時脈訊號對OCLK2及OCLKB2、第三輸出時脈訊號對OCLK3及OCLKB3以及第四輸出時脈訊號對OCLK4及OCLKB4。
圖21是示出根據示例性實施例的圖20所示時脈產生電路中的第一時脈多工器的實例的電路圖。
參照圖21，第一時脈多工器620a可包括傳輸閘621、PMOS電晶體622、反相器623、624及625、傳輸閘626、NMOS電晶體627以及反相器628、629及630。
傳輸閘621可基於第一經調整時脈訊號ACLKI及第三經調整時脈訊號ACLKIB將第二經調整時脈訊號ACLKQ傳遞至節點N41。PMOS電晶體622連接於電源供應電壓VDD與節點N41之間且具有接收第一經調整時脈訊號ACLKI的閘極。PMOS電晶體622因應於第一經調整時脈訊號ACLKI將節點N41預先充電至電源供應電壓VDD的位準。反相器623、624及625將節點N41的位準反相三次，以提供第一輸出時脈訊號OCLK1。
傳輸閘626可基於第二經調整時脈訊號ACLKQ及第四經調整時脈訊號ACLKQB將第一經調整時脈訊號ACLKI傳遞至節點N42。NMOS電晶體627連接於節點N42與地電壓VSS之間且具有接收第二經調整時脈訊號ACLK的閘極。NMOS電晶體627因應於第二經調整時脈訊號ACLKQ將節點N42放電至地電壓VSS的位準。反相器628、629及670將節點N42的位準反相三次，以提供第一經反相輸出時脈訊號OCLKB1。
圖20中的第二時脈多工器650、第三時脈多工器655及第四時脈多工器660中的每一者可具有與圖21所示時脈多工器620a相同的配置。
圖22是示出根據示例性實施例的圖20所示時脈產生電路中的第一時脈多工器的實例的電路圖。
參照圖22，第一時脈多工器620b可包括與非閘631、632、633及634、反相器635、636、637、638、639及640以及與非閘641及642。
與非閘631對第一經調整時脈訊號ACLKI及電源供應電壓執行與非操作，與非閘632對第四經調整時脈訊號ACLKQB及電源供應電壓VDD執行與非操作，與非閘633對第二經調整時脈訊號ACLKQ及電源供應電壓VDD執行與非操作，且與非閘634對第三經調整時脈訊號ACLKIB及電源供應電壓VDD執行與非操作。
反相器635對與非閘631的輸出進行反相，反相器636對與非閘632的輸出進行反相，且與非閘641對反相器635及639的輸出執行與非操作，以提供第一輸出時脈訊號OCLK1。反相器637與反相器639依序對與非閘633的輸出進行反相，反相器638與反相器640依序對與非閘634的輸出進行反相，且與非閘642對反相器639及640的輸出執行與非操作，以提供第一經反相輸出時脈訊號OCLKB1。
圖20中的第二時脈多工器650、第三時脈多工器655及第四時脈多工器660中的每一者可具有與圖22所示時脈多工器620b相同的配置。
圖23示出當圖20中的第一時脈多工器至第四時脈多工器中的每一者採用圖21所示第一時脈多工器時的第一輸出時脈訊號對至第四輸出時脈訊號對。
參照圖20、圖21及圖23，第一時脈多工器620a可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生第一輸出時脈訊號對OCLK1及OCLKB1，所述第一輸出時脈訊號對OCLK1及OCLKB1具有與第一經調整時脈訊號ACLKI的上升邊緣同步的上升邊緣及與第二經調整時脈訊號ACLKQ的上升邊緣同步的下降邊緣，如參考編號661所指示。
第二時脈多工器650可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生第二輸出時脈訊號對OCLK2及OCLKB2，所述第二輸出時脈訊號對OCLK2及OCLKB2具有與第二經調整時脈訊號ACLKQ的上升邊緣同步的上升邊緣及與第三經調整時脈訊號ACLKIB的上升邊緣同步的下降邊緣，如參考編號662所指示。
第三時脈多工器655可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生第三輸出時脈訊號對OCLK3及OCLKB3，所述第三輸出時脈訊號對OCLK3及OCLKB3具有與第三經調整時脈訊號ACLKIB的上升邊緣同步的上升邊緣及與第四經調整時脈訊號ACLKQB的上升邊緣同步的下降邊緣，如參考編號663所指示。
第四時脈多工器660可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生第四輸出時脈訊號對OCLK4及OCLKB4，所述第四輸出時脈訊號對OCLK4及OCLKB4具有與第四經調整時脈訊號ACLKQB的上升邊緣同步的上升邊緣及與第一經調整時脈訊號ACLKI的上升邊緣同步的下降邊緣，如參考編號664所指示。
圖24示出當圖20中的第一時脈多工器至第四時脈多工器中的每一者採用圖22所示第一時脈多工器時的第一輸出時脈訊號對至第四輸出時脈訊號對。
參照圖20、圖22及圖24，第一時脈多工器620b可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生具有與第一經調整時脈訊號ACLKI的上升邊緣同步的上升邊緣以及與第四經調整時脈訊號ACLKQB的上升邊緣同步的下降邊緣的第一輸出時脈訊號OCLK1，且可產生具有與第三經調整時脈訊號ACLKIB的下降邊緣同步的下降邊緣以及與第二經調整時脈訊號ACLKQ的上升邊緣同步的上升邊緣的第一經反相輸出時脈訊號OCLKB1，如參考編號671所指示。
第二時脈多工器650可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生具有與第二經調整時脈訊號ACLKQ的上升邊緣同步的上升邊緣以及與第一經調整時脈訊號ACLKI的下降邊緣同步的下降邊緣的第二輸出時脈訊號OCLK2，且可產生具有與第四經調整時脈訊號ACLKQB的下降邊緣同步的下降邊緣以及與第三經調整時脈訊號ACLKIB的上升邊緣同步的上升邊緣的第二經反相輸出時脈訊號OCLKB2，如參考編號672所指示。
第三時脈多工器655可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生具有與第三經調整時脈訊號ACLKIB的上升邊緣同步的上升邊緣以及與第二經調整時脈訊號ACLKQ的下降邊緣同步的下降邊緣的第三輸出時脈訊號OCLK3，且可產生具有與第一經調整時脈訊號ACLKI的下降邊緣同步的下降邊緣以及與第四經調整時脈訊號ACLKQB的上升邊緣同步的上升邊緣的第三經反相輸出時脈訊號OCLKB3，如參考編號673所指示。
第四時脈多工器660可藉由對第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB進行組合來產生具有與第四經調整時脈訊號ACLKQB的上升邊緣同步的上升邊緣以及與第三經調整時脈訊號ACLKIB的下降邊緣同步的下降邊緣的第四輸出時脈訊號OCLK4，且可產生具有與第二經調整時脈訊號ACLKQ的下降邊緣同步的下降邊緣以及與第一經調整時脈訊號ACLKI的上升邊緣同步的上升邊緣的第四經反相輸出時脈訊號OCLKB4，如參考編號674所指示。
因此，第一時脈多工器620、第二時脈多工器650、第三時脈多工器655及第四時脈多工器660可輸出具有與第一經調整時脈訊號ACLKI、第二經調整時脈訊號ACLKQ、第三經調整時脈訊號ACLKIB及第四經調整時脈訊號ACLKQB的上升邊緣及下降邊緣同步的上升邊緣及下降邊緣的第一輸出時脈訊號對OCLK1及OCLKB1、第二輸出時脈訊號對OCLK2及OCLKB2、第三輸出時脈訊號對OCLK3及OCLKB3以及第四輸出時脈訊號對OCLK4及OCLKB4。
圖25示出基於圖23中的輸出時脈訊號自資料I/O緩衝器輸出的資料訊號。
參照圖25，圖5中的資料輸出電路340可藉由基於第一輸出時脈訊號OCLK1對資料DTA的第一位元DTA1進行採樣、藉由基於第二輸出時脈訊號OCLK2對資料DTA的第二位元DTA2進行採樣、藉由基於第三輸出時脈訊號OCLK3對資料DTA的第三位元DTA3進行採樣以及藉由基於第四輸出時脈訊號OCLK4對資料DTA的第四位元DTA4進行採樣來輸出資料訊號DQ。因此，資料訊號DQ的雙態觸變頻率可大於第一輸出時脈訊號OCLK1、第二輸出時脈訊號OCLK2、第三輸出時脈訊號OCLK3及第四輸出時脈訊號OCLK4中的每一者的雙態觸變頻率。
圖26是示出根據示例性實施例的記憶系統的方塊圖。
參照圖26，記憶系統20a可包括記憶控制器100a及半導體記憶元件200a。記憶系統20a可更包括將記憶控制器100a與半導體記憶元件200a電性連接的多條訊號線30。
記憶系統20a與圖1所示記憶系統20的不同之處在於，記憶控制器100a與半導體記憶元件200a交換多位準資料訊號MLDTA而非資料訊號DQ。
可使用多位準傳訊方案作為對以給定位元速率發射資料所需頻寬進行壓縮的手段。在簡單的二進制方案中，兩個單個符號（通常為兩個電壓位準）可用來表示「1」及「0」，且因此符號速率可等於位元速率。相比之下，多位準傳訊方案的原理可為使用更大的m個符號的字母來表示資料，使得每一符號可表示多於一個位元的資料。因此，需要發射的符號的數目可少於位元的數目（例如，符號速率可小於位元速率），且因此頻寬可被壓縮。符號字母可由諸多不同的電壓位準構成。舉例而言，在四個位準的方案中，兩個資料位元的群組可被映射至四個符號中的一者。每一對資料位元僅需要發射一個符號，且因此符號速率可為位元速率的一半。
換言之，多位準傳訊方案可用於在不增大資料傳輸的頻率及/或傳送資料的傳輸功率的情況下增大資料傳輸（或傳遞）速率。一種類型的多位準傳訊方案的實例可為脈衝振幅調變（pulse amplitude modulation，PAM）方案，其中多位準訊號的唯一符號可代表多個資料位元。數位式PAM方案中可能的脈衝振幅的數目可為二的某次冪。舉例而言，在4個位準的PAM中（例如，在PAM4中）可存在22個可能的分立脈衝振幅，在8個位準的PAM中（例如，在PAM8中）可存在23個可能的分立脈衝振幅，且在16個位準的PAM中（例如，在PAM16中）可存在24個可能的分立脈衝振幅。然而，示例性實施例並非僅限於此，且示例性實施例可被應用或採用至具有K個可能的脈衝振幅的K個位準的PAM（例如，PAM（K）），其中K是大於或等於三的自然數。
圖27及圖28是示出圖26所示記憶系統的實例的方塊圖。
參照圖27及圖28，記憶系統21可包括記憶控制器101、半導體記憶元件201以及多個通道31a、31b及31c。
記憶控制器101可包括多個發射器25a、25b及25c、多個接收器27a、27b及27c以及多個資料I/O接墊29a、29b及29c。半導體記憶元件201可包括多個發射器45a、45b及45c、多個接收器47a、47b及47c以及多個資料I/O接墊49a、49b及49c。
所述多個發射器25a、25b、25c、45a、45b及45c中的每一者可產生多位準訊號，可執行產生多位準訊號的方法。所述多個接收器27a、27b、27c、47a、47b及47c中的每一者可接收多位準訊號。所述多個發射器25a、25b、25c、45a、45b及45c以及所述多個接收器27a、27b、27c、47a、47b及47c可經由所述多個通道31a、31b及31c發射及接收多位準訊號。
所述多個資料I/O接墊29a、29b、29c、49a、49b及49c中的每一者可連接至所述多個發射器25a、25b、25c、45a、45b及45c中的相應一者以及所述多個接收器27a、27b、27c、47a、47b及47c中的相應一者。
所述多個通道31a、31b及31c可對記憶控制器201與半導體記憶元件201進行連接。
所述多個通道31a、31b及31c中的每一者可經由所述多個資料I/O接墊29a、29b及29c中的相應一者連接至所述多個發射器25a、25b及25c中的相應一者及所述多個接收器27a、27b及27c中的相應一者。另外，所述多個通道31a、31b及31c中的每一者可經由所述多個資料I/O接墊49a、49b及49c中的相應一者連接至所述多個發射器45a、45b及45c中的相應一者及所述多個接收器47a、47b及47c中的相應一者。可經由所述多個通道31a、31b及31c中的每一者發射多位準訊號。
圖27示出自記憶控制器101向半導體記憶元件201傳遞資料的操作。舉例而言，發射器25a可基於輸入資料DAT11產生作為多位準訊號的輸出資料訊號DS11，可經由通道31a將輸出資料訊號DS11自記憶控制器21發射至記憶元件41，且接收器47a可接收輸出資料訊號DS11以獲得與輸入資料DAT11對應的資料ODAT11。
相似地，發射器25b可基於輸入資料DAT21產生作為多位準訊號的輸出資料訊號DS21，可經由通道31b將輸出資料訊號DS21發射至記憶元件41，且接收器47b可接收輸出資料訊號DS21以獲得與輸入資料DAT21對應的資料ODAT21。發射器25c可基於輸入資料DATN1產生作為多位準訊號的輸出資料訊號DSN1，可經由通道31c將輸出資料訊號DSN1發射至半導體記憶元件201，且接收器47c可接收輸出資料訊號DSN1以獲得與輸入資料DATN1對應的資料ODATN1。舉例而言，輸入資料DAT11、DAT21及DATN1可為欲被寫入至半導體記憶元件201中的寫入資料。
圖28示出自半導體記憶元件201向記憶控制器101傳遞資料的操作。舉例而言，發射器45a可基於輸入資料DAT12產生作為多位準訊號的輸出資料訊號DS12，可經由通道31a將輸出資料訊號DS12自記憶元件41發射至記憶控制器21，且接收器27a可接收輸出資料訊號DS12以獲得與輸入資料DAT12對應的資料ODAT12。
相似地，發射器45b可基於輸入資料DAT22產生作為多位準訊號的輸出資料訊號DS22，可經由通道31b將輸出資料訊號DS22發射至記憶控制器21，且接收器27b可接收輸出資料訊號DS22以獲得與輸入資料DAT22對應的資料ODAT22。發射器45c可基於輸入資料DATN2產生作為多位準訊號的輸出資料訊號DSN2，可經由通道31c將輸出資料訊號DSN2發射至記憶控制器101，且接收器27c可接收輸出資料訊號DSN2以獲得與輸入資料DATN2對應的資料ODATN2。舉例而言，輸入資料DAT12、DAT22及DATN2可為自半導體記憶元件201擷取的讀取資料。
圖29是示出圖26所示記憶系統中的半導體記憶元件的實例的方塊圖。
圖29示出半導體記憶元件201的組件之中的資料時脈緩衝器48、接收器47a、發射器45a、C2C轉換器721及722以及正交誤差校正電路740。
資料時脈緩衝器48可包括CML緩衝器711、CML驅動器712及CML驅動器713。
CML緩衝器711可經由接墊50a及50b接收包括差分時脈訊號對WCK_t及WCK_c的資料時脈訊號WCK，且可將資料時脈訊號WCK提供至CML驅動器712。CML驅動器712可將資料時脈訊號WCK驅動至CML位準，且CML驅動器713可將CML驅動器712的輸出驅動至CML位準，以向C2C轉換器721及722提供輸出。包括圖4中的C2C轉換器239的C2C轉換器721及722中的每一者可將CML驅動器713的輸出轉換成CMOS位準，且C2C轉換器721及722可向正交誤差校正電路740輸出具有90度的相位差的第一時脈訊號與第二時脈訊號。
正交誤差校正電路740可採用圖7所示正交誤差校正電路400，可藉由同時調整第一時脈訊號及第二時脈訊號的工作與第一時脈訊號和第二時脈訊號之間的偏斜來產生第一經調整時脈訊號至第四經調整時脈訊號，並且可將第一經調整時脈訊號至第四經調整時脈訊號提供至發射器45a。
接收器47a可包括感測放大器731、732及733以及資料採樣器735。感測放大器731、732及733中的每一者可藉由將多位準訊號MLDTA與對應的參考電壓VREF進行比較來輸出比較訊號，且資料採樣器735可基於來自感測放大器731、732及733的比較訊號來確定多位準訊號MLDTA的邏輯位準。C2C轉換器721及722可向感測放大器731、732及733提供時脈訊號。
發射器45a可包括時脈多工器751、串列器752、753及754、預驅動器755、756及757以及驅動器761、762及763。
時脈多工器751可向串列器752提供資料DAT的最高有效位元（most significant bit，MSB）D1，可向串列器753提供資料DAT的最低有效位元（least significant bit，LSB）D0，並且可基於來自正交誤差校正電路740的第一經調整時脈訊號至第四經調整時脈訊號及資料DTA向串列器754提供四相時脈訊號CLK_4P。
預驅動器755可對串列器752的輸出進行驅動且驅動器761可對預驅動器755的輸出進行驅動。預驅動器756可對串列器753的輸出進行驅動且驅動器762可對預驅動器756的輸出進行驅動。預驅動器757可對串列器754的輸出進行驅動且驅動器763可對預驅動器757的輸出進行驅動，以將選通訊號DQS發射至記憶控制器101。
圖30是示出根據示例性實施例的半導體記憶元件的方塊圖。
參照圖30，半導體記憶元件800可包括在堆疊晶片結構中提供軟誤差分析及校正功能的至少一個緩衝器晶粒810及多個記憶晶粒820-1至820-p（p是等於或大於三的自然數）。
所述多個記憶晶粒820-1至820-p堆疊於緩衝器晶粒810上且經由多個矽穿孔（through silicon via，TSV）線（更一般而言被闡述為基板穿孔線）遞送資料。
記憶晶粒820-1至820-p中的至少一者可包括儲存資料的記憶核心及基於欲發送至所述至少一個緩衝器晶粒810的傳輸資料產生傳輸同位位元（即，傳輸同位資料）的胞元核心ECC引擎823。胞元核心821可包括具有DRAM胞元結構的多個記憶胞元。
緩衝器晶粒810可包括通孔ECC引擎812，當自經由TSV線接收的傳輸資料偵測到傳輸誤差時，通孔ECC引擎812使用傳輸同位位元來校正傳輸誤差並產生誤差校正資料。
緩衝器晶粒810可更包括時脈管理單元（clock management unit，CMU）814及資料I/O緩衝器816。CMU 814可採用圖7所示正交誤差校正電路400及圖20所示時脈產生電路600，可產生基於資料時脈訊號WCK同時調整其工作與偏斜的經校正時脈訊號，且可基於經校正時脈訊號產生輸出時脈訊號OCLK。資料I/O緩衝器816可藉由對來自通孔ECC引擎812的資料DTA進行採樣來產生資料訊號DQ且可將資料訊號DQ輸出至外部。
半導體記憶元件800可為堆疊晶片型記憶元件或藉由TSV線遞送資料及控制訊號的堆疊記憶元件。TSV線亦可被稱為「貫穿電極」。
胞元核心ECC引擎823可在發送傳輸資料之前對自記憶晶粒820-p輸出的資料執行誤差校正。
在一個記憶晶粒820-p處形成的資料TSV線群組832可包括128條TSV線L1至Lp，且同位TSV線群組834可包括8條TSV線L10至Lq。資料TSV線群組832的TSV線L1至Lp及同位TSV線群組834的同位TSV線L10至Lq可連接至微凸塊MCB，所述微凸塊MCB對應地形成於記憶晶粒820-1至記憶晶粒820-p之間。
半導體記憶元件800可具有三維（three-dimensional，3D）晶片結構或2.5D晶片結構，以藉由資料匯流排B10與主機進行通訊。緩衝器晶粒810可藉由資料匯流排B10與記憶控制器連接。半導體記憶元件800可為半導體記憶封裝的一部分。
根據示例性實施例，如圖30中所示，胞元核心ECC引擎823可包括於記憶晶粒中，通孔ECC引擎812可包括於緩衝器晶粒中。因此，有可能偵測到並校正軟資料故障。當藉由TSV線發射資料時，軟資料故障可包括由於雜訊而產生的傳輸誤差。
圖31是示出根據示例性實施例的包括堆疊記憶元件的半導體封裝的配置圖。
參照圖31，半導體封裝900可包括一或多個堆疊記憶元件910及圖形處理單元（graphic processing unit，GPU）920。
堆疊記憶元件910及GPU 920可安裝於中介層930上，且上面安裝有堆疊記憶元件910及GPU 920的中介層可安裝於安裝在焊料球950上的封裝基板940上。
GPU 920可對應於可執行記憶控制功能的半導體元件，且舉例而言，GPU 920可被實施為應用處理器（application processor，AP）。
堆疊記憶元件910可以各種形式實施，且堆疊記憶元件910可為其中堆疊有多個層的高頻寬記憶體（high bandwidth memory，HBM）形式的記憶元件。因此，堆疊記憶元件910可包括緩衝器晶粒及多個記憶晶粒，且緩衝器晶粒可包括上述正交誤差校正電路及時脈產生電路。
所述多個堆疊記憶元件910可安裝於中介層930上，且GPU 920可與所述多個堆疊記憶元件910進行通訊。舉例而言，堆疊記憶元件910及GPU 920中的每一者可包括物理區，且可藉由物理區在堆疊記憶元件910與GPU 920之間執行通訊。同時，當堆疊記憶元件910包括直接存取區時，可藉由安裝於封裝基板940及直接存取區之下的導電構件（例如，焊料球950）將測試訊號提供至堆疊記憶元件910中。
本發明概念的各態樣可應用於使用採用揮發性記憶胞元及資料時脈訊號的半導體記憶元件的系統。舉例而言，本發明概念的各態樣可應用於使用半導體記憶元件作為工作記憶體的系統，例如智慧型電話、導航系統、筆記本電腦、桌上型電腦及遊戲控制台。
前述內容是對示例性實施例的例示且不被視為限制示例性實施例。儘管已闡述幾個示例性實施例，然而熟習此項技術者將容易地理解，在示例性實施例中，在本質上不背離本發明概念的新穎教示及優點的條件下，可進行諸多潤飾。因此，所有此類潤飾皆旨在包括於如申請專利範圍所界定的本發明範圍內。
20、20a、21:記憶系統 25a、25b、25c、45a、45b、45c:發射器 27a、27b、27c、47a、47b、47c:接收器 29a、29b、29c、49a、49b、49c、301:資料I/O接墊 30:訊號線 31a、31b、31c:通道 48、235:資料時脈緩衝器 50a、50b:接墊 51a:I/O接墊 100、101、100a:記憶控制器 200、200a、201、800:半導體記憶元件 210:控制邏輯電路 211:命令解碼器 212:模式暫存器 220:位址暫存器 225:時脈緩衝器 230:記憶組控制邏輯 237:電流模式邏輯（CML）驅動器 239、721、722:CML至互補金屬氧化物半導體位準（C2C）轉換器 240:列位址多工器 245:再新計數器 250:行位址鎖存器 260:列解碼器 260a:第一列解碼器 260h:第八列解碼器 270:行解碼器 270a:第一行解碼器 270h:第八行解碼器 285:感測放大器單元 285a:第一感測放大器 285h:第八感測放大器 290:I/O閘控電路 300、310:記憶胞元陣列 310a:第一記憶組陣列 310h:第八記憶組陣列 320、816:資料I/O緩衝器 330:資料輸入電路 340:資料輸出電路 350:平衡多工器 360:輸出驅動器 361:上拉驅動器 363:下拉驅動器 370:選通（DQS）驅動器 390:誤差校正碼（ECC）引擎 400、740:正交誤差校正電路（QEC） 405、406、407、408:參考編號 410:工作週期調整電路 410a、DCA1:第一工作週期調整器 410b、DCA2:第二工作週期調整器 411、411a、415、415a、421、421a、425、425a、431、431a、435、435a、441、441a、445、445a:第一PMOS電晶體 412、412a、416、416a、422、422a、426、426a、432、432a、436、436a、442、442a、446、446a:第二PMOS電晶體 413、413a、417、417a、423、423a、427、427a、433、433a、437、437a、443、443a、447、447a:第一NMOS電晶體 414、414a、418、418a、424、424a、428、428a、434、434a、438、438a、444、444a、448、448a:第二NMOS電晶體 450a:第一分相器 450b:第二分相器 451、452、453、454、455、456、457、458、459、460、461、462、551、552、553、554、555、556、557、558、559、623、624、625、628、629、630、635、636、637、638、639、640:反相器 470a、MUX1:第一多工器 470b、MUX2:第二多工器 473、565a、565c、567a、567c、568a、568c、627:NMOS電晶體 480:相位偵測器（PD） 481:第一正反器 482:第二正反器 483:與閘 490:數位式迴路濾波器 491:延遲控制電路 493、DCON1:第一延遲控制器 494、DCON2:第二延遲控制器 495、DCON3:第三延遲控制器 496、DCON4:第四延遲控制器 500、560a、560b、560c、560d:相位內插器（PI） 510:粗糙延遲線/第一延遲電路 520a:第一延遲胞元/延遲胞元 520b:第二延遲胞元/延遲胞元 520k:第k延遲胞元/延遲胞元 521、522、523、524、525、526、527、528、631、632、633、634、641、642:與非閘 550:精細延遲線/第二延遲電路 550a:經延遲時脈訊號產生器 560:相位內插器區塊 561a、561c、562a、562c、563a、563c、564a、564c、622:PMOS電晶體 600:時脈產生電路（CGC） 605:選通訊號產生器 610:第一分相器 615:第二分相器 620:第一時脈多工器 620a、620b:第一時脈多工器/時脈多工器 621、626:傳輸閘 650: 第二時脈多工器 655: 第三時脈多工器 660: 第四時脈多工器 661、662、663、664、671、672、673、674、681、682、683、684、691、692、693、694:參考編號 711:CML緩衝器 712、713:CML驅動器 731、732、733:感測放大器 735:資料採樣器 751:時脈多工器 752、753、754:串列器 755、756、757:預驅動器 761、762、763:驅動器 810:緩衝器晶粒 812:通孔ECC引擎 814:時脈管理單元（CMU） 820-1、820-2、820-p-1、820-p:記憶晶粒 821:胞元核心 823:胞元核心ECC引擎 832:資料TSV線群組 834:同位TSV線群組 900:半導體封裝 910:堆疊記憶元件 920:圖形處理單元（GPU） 930:中介層 940:封裝基板 950:焊料球 ACLKI:第一經調整時脈訊號 ACLKIB:第三經調整時脈訊號 ACLKQ:第二經調整時脈訊號 ACLKQB:第四經調整時脈訊號 ADDR:位址（訊號） B10:資料匯流 BANK_ADDR:記憶組位址 BTL、BTL1、BTL2、BTL2n-1、BTL2n:位元線 CCLKI:第一經校正時脈訊號 CCLKQ:第二經校正時脈訊號 CDCC:第四控制碼集/第一子控制碼集 CDCC1:第一控制碼 CDCC2:第二控制碼 CDCC11、FDCC1:第一控制位元 CDCC12、FDCC2:第二控制位元 CDCC13:第三控制位元 CDCC14:第四控制位元 CDCC15:第五控制位元 CDCC16:第六控制位元 CDCCk:第k控制碼 CK:時脈訊號 CKI、CKIB、CKQ、CKQB:內部時脈訊號 CKT:時脈輸入 CLK_4P:四相時脈訊號 CLKF:第一經延遲時脈訊號 CLKFD:第一經子延遲時脈訊號 CLKFS:第二經子延遲時脈訊號 CLKI:第一時脈訊號 CLKQ:第二時脈訊號 CLKS:第二經延遲時脈訊號 CLKSD:第三經子延遲時脈訊號 CMD:命令 COL_ADDR、COL_ADDR’:行位址 CTL1:第一控制訊號 CTL2:第二控制訊號 CTL3:第三控制訊號 CW:碼字 DAT11、DAT12、DAT21、DAT22、DATN1、DATN2:輸入資料 DN:第一下行訊號 DQ:資料訊號 DQS:選通訊號 DS11、DS12、DS21、DS22、DSN1、DSN2:輸出資料訊號 DTA、ODAT11、ODAT12、ODAT21、ODAT22、ODATN1、ODATN2:資料 DTA1:第一位元 DTA2:第二位元 DTA3:第三位元 DTA4:第四位元 FDCC:第二子控制碼集/第四控制碼集 FECC1:第二控制碼集 FECC2:第三控制碼集 FECC11、FECC12、FECC13、FECC14、FECC21、FECC21、FECC23、FECC24、FXCC11、FXCC12、FXCC13、FXCC14、RECC11、RECC12、RECC13、RECC14:位元 FXCC1:固定控制碼集 ICK:內部時脈訊號 L1、L2、L10、Lp、Lq:TSV線 MC:記憶胞元 MCB:微凸塊 MCLKI:第二中間時脈訊號 MCLKQ:第一中間時脈訊號 MLDTA:多位準訊號/多位準資料訊號 N11、N12、N13、N21、N31、N32、N41、N42:節點 ND1:第一下拉電晶體/下拉電晶體 NDr:第r下拉電晶體/下拉電晶體 NU1:第一上拉電晶體/上拉電晶體 NUr:第r上拉電晶體/上拉電晶體 OCLK:輸出時脈訊號 OCLK1:第一輸出時脈訊號 OCLK2:第二輸出時脈訊號 OCLK3:第三輸出時脈訊號 OCLK4:第四輸出時脈訊號 OCLKB1:第一輸出時脈訊號/第一經反相輸出時脈訊號 OCLKB2:第二輸出時脈訊號/第二經反相輸出時脈訊號 OCLKB3:第三輸出時脈訊號/第三經反相輸出時脈訊號 OCLKB4:第四輸出時脈訊號/第四經反相輸出時脈訊號 ON1:輸出節點 PDDS、PDDS[1]、PDDS[r]:下拉驅動訊號 PUDS、PUDS[1]、PUDS[r]:上拉驅動訊號 RA、ROW_ADDR:列位址 RECC1:第一控制碼集 REF_ADDR:再新列位址 RODT_MC:晶粒上終端（ODT）電阻器 RST:重置訊號 SCLK1:第一所選擇時脈訊號 SCLK2:第二所選擇時脈訊號 SCLKD2:第二經延遲及所選擇時脈訊號 SS1:第一選擇訊號 SS2:第二選擇訊號 SS3:第三選擇訊號 SS11、SS11B、SS12、SS12B、SS13、SS13B、SS14、SS14B:選擇位元 STG11、STG21:第一級 STG12、STG22:第二級 TG1:第一傳輸閘 TG2:第二傳輸閘 TG3:第三傳輸閘 TG4:第四傳輸閘 TS11、TS12:傳輸訊號 UC11、UC12、UC13、UC14: UC31、UC32、UC33、UC34:第一單位胞元/單位胞元 UC21、UC22、UC23、UC24、UC41、UC42、UC43、UC44:第二單位胞元/單位胞元 UP/DN:上行/下行訊號 UP:第一上行訊號 VDD、VDDQ:電源供應電壓 VREF:參考電壓 VSS:地電壓 WCK:資料時脈訊號 WCK_c、WCK_t:差分時脈訊號 WL、WL1、WL2、WL2m-1、WL2m:字元線
以下將參照附圖更詳細地闡述示例性實施例。 圖1是示出根據示例性實施例的記憶系統的方塊圖。 圖2是示出根據示例性實施例的圖1中的半導體記憶元件的方塊圖。 圖3示出圖2所示半導體記憶元件中的第一記憶組（bank）陣列的實例。 圖4是示出根據示例性實施例的圖2所示半導體記憶元件中的資料時脈緩衝器的實例的方塊圖。 圖5示出根據示例性實施例的圖2所示半導體記憶元件中的資料I/O緩衝器的實例。 圖6示出根據示例性實施例的圖5中的資料I/O緩衝器中的輸出驅動器的電路圖。 圖7是示出根據示例性實施例的圖2所示半導體記憶元件中的正交誤差校正電路的實例的方塊圖。 圖8A是示出根據示例性實施例的圖7所示正交誤差校正電路中的第一工作週期調整器的實例的電路圖。 圖8B是示出根據示例性實施例的圖7所示正交誤差校正電路中的第二工作週期調整器的實例的電路圖。 圖9示出根據示例性實施例的圖7所示正交誤差校正電路的示例性操作。 圖10是示出根據示例性實施例的圖7所示正交誤差校正電路中的第一分相器的實例的電路圖。 圖11是示出根據示例性實施例的圖7所示正交誤差校正電路中的第一多工器的實例的電路圖。 圖12是示出根據示例性實施例的圖7所示正交誤差校正電路中的相位偵測器的實例的電路圖。 圖13示出第一經調整時脈訊號至第四經調整時脈訊號中的每一者的工作週期以及第一經調整時脈訊號至第四經調整時脈訊號之中具有90度的相位差的兩個經調整時脈訊號之間的偏斜。 圖14是示出根據示例性實施例的圖7所示正交誤差校正電路中的相位內插器的實例的方塊圖。 圖15是示出根據示例性實施例的圖14所示相位內插器中的第一延遲電路的實例的方塊圖。 圖16是示出根據示例性實施例的圖15中的多個延遲胞元中的第一延遲胞元的實例的電路圖。 圖17是示出根據示例性實施例的圖14所示相位內插器中的第二延遲電路的實例的方塊圖。 圖18是示出根據示例性實施例的圖17所示第二延遲電路中的經延遲時脈訊號產生器的實例的方塊圖。 圖19是示出根據示例性實施例的圖17所示第二延遲電路中的相位內插器區塊的實例的方塊圖。 圖20是示出根據示例性實施例的圖2所示半導體記憶元件中的時脈產生電路的實例的方塊圖。 圖21是示出根據示例性實施例的圖20所示時脈產生電路中的第一時脈多工器的實例的電路圖。 圖22是示出根據示例性實施例的圖20所示時脈產生電路中的第一時脈多工器的實例的電路圖。 圖23示出當圖20中的第一時脈多工器至第四時脈多工器中的每一者採用圖21所示第一時脈多工器時的第一輸出時脈訊號對至第四輸出時脈訊號對。 圖24示出當圖20中的第一時脈多工器至第四時脈多工器中的每一者採用圖22所示第一時脈多工器時的第一輸出時脈訊號對至第四輸出時脈訊號對。 圖25示出基於圖3中的輸出時脈訊號自資料I/O緩衝器輸出的資料訊號。 圖26是示出根據示例性實施例的記憶系統的方塊圖。 圖27及圖28是示出圖26所示記憶系統的實例的方塊圖。 圖29是示出圖26所示記憶系統中的半導體記憶元件的實例的方塊圖。 圖30是示出根據示例性實施例的半導體記憶元件的方塊圖。 圖31是示出根據示例性實施例的包括堆疊記憶元件的半導體封裝的配置圖。
400:正交誤差校正電路(QEC)
410:工作週期調整電路
410a、DCA1:第一工作週期調整器
410b、DCA2:第二工作週期調整器
450a:第一分相器
450b:第二分相器
470a、MUX1:第一多工器
470b、MUX2:第二多工器
480:相位偵測器(PD)
490:數位式迴路濾波器
491:延遲控制電路
493、DCON1:第一延遲控制器
494、DCON2:第二延遲控制器
495、DCON3:第三延遲控制器
496、DCON4:第四延遲控制器
500:相位內插器(PI)
ACLKI:第一經調整時脈訊號
ACLKIB:第三經調整時脈訊號
ACLKQ:第二經調整時脈訊號
ACLKQB:第四經調整時脈訊號
CCLKI:第一經校正時脈訊號
CCLKQ:第二經校正時脈訊號
CDCC:第四控制碼集/第一子控制碼集
CLKI:第一時脈訊號
CLKQ:第二時脈訊號
FDCC:第二子控制碼集/第四控制碼集
FECC1:第二控制碼集
FECC2:第三控制碼集
FXCC1:固定控制碼集
RECC1:第一控制碼集
SCLK1:第一所選擇時脈訊號
SCLK2:第二所選擇時脈訊號
SCLKD2:第二經延遲及所選擇時脈訊號
SS1:第一選擇訊號
SS2:第二選擇訊號
SS3:第三選擇訊號
UP/DN:上行/下行訊號

Claims (20)

  1. 一種位於半導體記憶元件中的正交誤差校正電路，所述正交誤差校正電路包括： 工作週期調整電路，被配置成接收基於資料時脈訊號產生的第一時脈訊號及第二時脈訊號，並且被配置成藉由如下的方式產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號且所述第一經校正時脈訊號與所述第二經校正時脈訊號的偏斜與工作週期誤差是同時進行調整：基於第一控制碼集、第二控制碼集、第三控制碼集及固定控制碼集，調整所述第二時脈訊號的上升邊緣相對於所述第一時脈訊號的上升邊緣的延遲，調整所述第一時脈訊號的下降邊緣相對於所述第二時脈訊號的經調整的所述上升邊緣的延遲，且調整所述第二時脈訊號的下降邊緣相對於所述第一時脈訊號的經調整的所述下降邊緣的延遲，所述第一時脈訊號與所述第二時脈訊號相對於彼此具有90度的相位差； 第一分相器，被配置成對所述第一經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號與第三經調整時脈訊號； 第二分相器，被配置成對所述第二經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號與第四經調整時脈訊號； 相位內插器，被配置成藉由基於第四控制碼集對相對於第一所選擇時脈訊號具有90度的相位差的第二所選擇時脈訊號進行延遲來產生第二經延遲及所選擇時脈訊號，所述第一所選擇時脈訊號及所述第二所選擇時脈訊號選自所述第一經調整時脈訊號至所述第四經調整時脈訊號之中； 相位偵測器，被配置成偵測所述第一所選擇時脈訊號與所述第二經延遲及所選擇時脈訊號之間的相位差，以產生上行/下行訊號；以及 延遲控制電路，被配置成基於所述上行/下行訊號產生所述第一控制碼集至所述第四控制碼集。
  2. 如請求項1所述的正交誤差校正電路，其中所述工作週期調整電路包括： 第一工作週期調整器電路，被配置成藉由基於所述第一控制碼集調整所述第二時脈訊號的所述上升邊緣的所述延遲以及藉由基於所述第三控制碼集調整所述第二時脈訊號的所述下降邊緣的所述延遲來產生所述第二經校正時脈訊號；以及 第二工作週期調整器電路，被配置成藉由基於所述固定控制碼集調整所述第一時脈訊號的所述上升邊緣的延遲以及藉由基於所述第二控制碼集調整所述第一時脈訊號的所述下降邊緣的所述延遲來產生所述第一經校正時脈訊號。
  3. 如請求項2所述的正交誤差校正電路，其中所述第一工作週期調整器電路包括： 第一級，被配置成藉由基於所述第一控制碼集調整所述第二時脈訊號的所述上升邊緣的所述延遲來提供中間時脈訊號；以及 第二級，被配置成藉由基於所述第三控制碼集調整所述中間時脈訊號的下降邊緣的延遲來提供所述第二經校正時脈訊號。
  4. 如請求項3所述的正交誤差校正電路，其中所述第一級包括級聯連接的多個第一單位胞元， 其中： 所述第一單位胞元中的每一者包括串聯連接於電源供應電壓與地電壓之間的第一p通道金屬氧化物半導體（PMOS）電晶體、第二p通道金屬氧化物半導體電晶體、第一n通道金屬氧化物半導體（NMOS）電晶體及第二n通道金屬氧化物半導體電晶體， 所述第二p通道金屬氧化物半導體電晶體的每一閘極及所述第一n通道金屬氧化物半導體電晶體的每一閘極接收所述第二時脈訊號， 所述第二n通道金屬氧化物半導體電晶體的每一閘極接收所述第一控制碼集的位元中的相應一者，且 所述第一p通道金屬氧化物半導體電晶體中的第一組第一p通道金屬氧化物半導體電晶體的每一閘極連接至所述電源供應電壓，且所述第一p通道金屬氧化物半導體電晶體中的第二組第一p通道金屬氧化物半導體電晶體的每一閘極連接至所述地電壓。
  5. 如請求項3所述的正交誤差校正電路，其中所述第二級包括級聯連接的多個第二單位胞元，且 其中： 所述第二單位胞元中的每一者包括串聯連接於電源供應電壓與地電壓之間的第一p通道金屬氧化物半導體（PMOS）電晶體、第二p通道金屬氧化物半導體電晶體、第一n通道金屬氧化物半導體（NMOS）電晶體及第二n通道金屬氧化物半導體電晶體， 所述第二p通道金屬氧化物半導體電晶體的每一閘極及所述第一n通道金屬氧化物半導體電晶體的每一閘極接收所述中間時脈訊號， 所述第二n通道金屬氧化物半導體電晶體的每一閘極接收所述第二控制碼集的位元中的相應一者，且 所述第一p通道金屬氧化物半導體電晶體中的第一組第一p通道金屬氧化物半導體電晶體的每一閘極連接至所述電源供應電壓，且所述第一p通道金屬氧化物半導體電晶體中的第二組第一p通道金屬氧化物半導體電晶體的每一閘極連接至所述地電壓。
  6. 如請求項2所述的正交誤差校正電路，其中所述第二工作週期調整器電路包括： 第一級，被配置成藉由基於所述固定控制碼集調整所述第一時脈訊號的所述上升邊緣的所述延遲來提供中間時脈訊號；以及 第二級，被配置成藉由基於所述第二控制碼集調整所述中間時脈訊號的下降邊緣的延遲來提供所述第一經校正時脈訊號。
  7. 如請求項2所述的正交誤差校正電路，其中所述延遲控制電路包括： 第一延遲控制器，被配置成基於所述上行/下行訊號調整所述第一控制碼集的碼值，以將所述第一控制碼集提供至所述第一工作週期調整器電路； 第二延遲控制器，被配置成基於所述上行/下行訊號調整所述第二控制碼集的碼值，以將所述第二控制碼集及碼值固定的所述固定控制碼集提供至所述第二工作週期調整器電路； 第三延遲控制器，被配置成基於所述上行/下行訊號調整所述第三控制碼集的碼值，以將所述第三控制碼集提供至所述第一工作週期調整器電路；以及 第四延遲控制器，被配置成基於所述上行/下行訊號調整所述第四控制碼集的碼值，以將所述第四控制碼集提供至所述相位內插器。
  8. 如請求項7所述的正交誤差校正電路，更包括： 數位式迴路濾波器，被配置成對所述上行/下行訊號進行濾波，以將經濾波的所述上行/下行訊號提供至所述第四延遲控制器以及所述第一延遲控制器、所述第二延遲控制器及所述第三延遲控制器中的相關聯的一者。
  9. 如請求項1所述的正交誤差校正電路，更包括： 第一多工器，被配置成基於第一選擇訊號選擇所述第一經調整時脈訊號至所述第四經調整時脈訊號中的第一者作為所述第一所選擇時脈訊號；以及 第二多工器，被配置成基於第二選擇訊號選擇所述第一經調整時脈訊號至所述第四經調整時脈訊號中的第二者作為所述第二所選擇時脈訊號，所述第二所選擇時脈訊號相對於所述第一所選擇時脈訊號具有90度的相位超前， 其中所述第一多工器包括： 多個第一傳輸閘，並聯連接至第一節點，所述傳輸閘被配置成因應於所述第一選擇訊號的第一位元而選擇性地接通，以將所述第一經調整時脈訊號至所述第四經調整時脈訊號中的一者傳遞至所述第一節點；以及 n通道金屬氧化物半導體（NMOS）電晶體，連接於所述第一節點與地電壓之間， 其中所述n通道金屬氧化物半導體電晶體具有連接至所述地電壓的閘極。
  10. 如請求項1所述的正交誤差校正電路，其中所述第一分相器包括多個第一反相器， 其中所述多個第一反相器中的第一組第一反相器串聯連接且被配置成藉由對所述第一經校正時脈訊號進行延遲來提供所述第一經調整時脈訊號，且 其中所述多個第一反相器中的第二組第一反相器串聯連接且被配置成藉由對所述第一經校正時脈訊號進行延遲及反相來提供所述第三經調整時脈訊號。
  11. 如請求項1所述的正交誤差校正電路，其中所述相位內插器包括： 第一延遲電路，被配置成藉由基於所述第四控制碼集的第一子控制碼集對所述第二所選擇時脈訊號進行延遲來產生第一經延遲時脈訊號及第二經延遲時脈訊號；以及 第二延遲電路，被配置成藉由基於所述第四控制碼集的第二子控制碼集精細地調整所述第一經延遲時脈訊號及所述第二經延遲時脈訊號的延遲量來產生所述第二經延遲及所選擇時脈訊號。
  12. 一種半導體記憶元件，包括： 資料時脈緩衝器，被配置成基於自記憶控制器接收的資料時脈訊號產生相對於彼此具有90度的相位差的第一時脈訊號與第二時脈訊號； 正交誤差校正電路，被配置成藉由同時調整所述第一時脈訊號與所述第二時脈訊號的偏斜與工作週期誤差來產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號； 時脈產生電路，被配置成基於所述第一經校正時脈訊號及所述第二經校正時脈訊號產生輸出時脈訊號及選通訊號；以及 資料輸入/輸出（I/O）緩衝器，被配置成藉由基於所述輸出時脈訊號對來自記憶胞元陣列的資料進行採樣而產生資料訊號且被配置成將所述資料訊號及所述選通訊號發射至所述記憶控制器。
  13. 如請求項12所述的半導體記憶元件，其中所述資料時脈緩衝器被配置成藉由將所述資料時脈訊號的位準轉換成互補金屬氧化物半導體（CMOS）位準來提供所述第一時脈訊號及所述第二時脈訊號。
  14. 如請求項12所述的半導體記憶元件，其中所述正交誤差校正電路包括： 工作週期調整電路，被配置成藉由如下的方式產生所述第一經校正時脈訊號及所述第二經校正時脈訊號：基於第一控制碼集、第二控制碼集、第三控制碼集及固定控制碼集，調整所述第二時脈訊號的上升邊緣相對於所述第一時脈訊號的上升邊緣的延遲，調整所述第一時脈訊號的下降邊緣相對於所述第二時脈訊號的經調整的所述上升邊緣的延遲，且調整所述第二時脈訊號的下降邊緣相對於所述第一時脈訊號的經調整的所述下降邊緣的延遲； 第一分相器，被配置成對所述第一經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號與第三經調整時脈訊號； 第二分相器，被配置成對所述第二經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號與第四經調整時脈訊號； 相位內插器，被配置成藉由基於第四控制碼集對相對於第一所選擇時脈訊號具有90度的相位差的第二選擇時脈訊號進行延遲來產生第二經延遲及所選擇時脈訊號，所述第一所選擇時脈訊號及所述第二所選擇時脈訊號選自所述第一經調整時脈訊號至所述第四經調整時脈訊號之中； 相位偵測器，被配置成偵測所述第一所選擇時脈訊號與所述第二經延遲及所選擇時脈訊號之間的相位差，以產生上行/下行訊號；以及 延遲控制電路，被配置成基於所述上行/下行訊號產生所述第一控制碼集至所述第四控制碼集。
  15. 如請求項14所述的半導體記憶元件，其中所述工作週期調整電路包括： 第一工作週期調整器電路，被配置成藉由基於所述第一控制碼集調整所述第二時脈訊號的所述上升邊緣的所述延遲以及藉由基於所述第三控制碼集調整所述第二時脈訊號的所述下降邊緣的所述延遲來產生所述第二經校正時脈訊號；以及 第二工作週期調整器電路，被配置成藉由基於所述固定控制碼集調整所述第一時脈訊號的所述上升邊緣的延遲以及藉由基於所述第二控制碼集調整所述第一時脈訊號的所述下降邊緣的所述延遲來產生所述第一經校正時脈訊號。
  16. 如請求項15所述的半導體記憶元件，其中所述延遲控制電路包括： 第一延遲控制器，被配置成基於所述上行/下行訊號調整所述第一控制碼集的碼值，以將所述第一控制碼集提供至所述第一工作週期調整器電路； 第二延遲控制器，被配置成基於所述上行/下行訊號調整所述第二控制碼集的碼值，以將所述第二控制碼集及碼值固定的所述固定控制碼集提供至所述第二工作週期調整器電路； 第三延遲控制器，被配置成基於所述上行/下行訊號調整所述第三控制碼集的碼值，以將所述第三控制碼集提供至所述第一工作週期調整器電路；以及 第四延遲控制器，被配置成基於所述上行/下行訊號調整所述第四控制碼集的碼值，以將所述第四控制碼集提供至所述相位內插器。
  17. 如請求項12所述的半導體記憶元件，其中所述時脈產生電路包括： 第一分相器，被配置成對所述第一經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號與第三經調整時脈訊號； 第二分相器，被配置成對所述第二經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號與第四經調整時脈訊號； 選通訊號產生器電路，被配置成基於所述第一經調整時脈訊號至所述第四經調整時脈訊號產生所述選通訊號；以及 第一時脈多工器至第四時脈多工器，被配置成藉由對所述第一經調整時脈訊號至所述第四經調整時脈訊號進行組合來產生第一輸出時脈訊號對至第四輸出時脈訊號對，所述第一輸出時脈訊號對至所述第四輸出時脈訊號對中的每一者相對於彼此具有180度的相位差，且 其中所述資料輸入/輸出緩衝器包括輸出電路，所述輸出電路被配置成藉由基於所述第一輸出時脈訊號對至所述第四輸出時脈訊號對依序對所述資料進行採樣而產生所述資料訊號。
  18. 如請求項17所述的半導體記憶元件，其中所述第一時脈多工器至所述第四時脈多工器中的每一者包括多個傳輸閘及多個反相器，且 其中所述第一時脈多工器至所述第四時脈多工器中的每一者被配置成輸出所述第一輸出時脈訊號對至所述第四輸出時脈訊號對中的相應一者，所述第一輸出時脈訊號對至所述第四輸出時脈訊號對具有與所述第一經調整時脈訊號至所述第四經調整時脈訊號的上升邊緣同步的上升邊緣及下降邊緣。
  19. 如請求項17所述的半導體記憶元件，其中所述第一時脈多工器至所述第四時脈多工器中的每一者包括多個傳輸閘及多個反相器，且 其中所述第一時脈多工器至所述第四時脈多工器中的每一者被配置成輸出所述第一輸出時脈訊號對至所述第四輸出時脈訊號對中的相應一者，所述第一輸出時脈訊號對至所述第四輸出時脈訊號對具有與所述第一經調整時脈訊號至所述第四經調整時脈訊號的上升邊緣及下降邊緣同步的上升邊緣及下降邊緣。
  20. 一種位於半導體記憶元件中的正交誤差校正電路，所述正交誤差校正電路包括： 工作週期調整電路，被配置成接收基於資料時脈訊號產生的第一時脈訊號及第二時脈訊號，並且被配置成藉由如下的方式產生相對於彼此具有90度的相位差的第一經校正時脈訊號與第二經校正時脈訊號且所述第一經校正時脈訊號與所述第二經校正時脈訊號的偏斜與工作週期誤差是同時進行調整：基於第一控制碼集、第二控制碼集、第三控制碼集及固定控制碼集，調整所述第二時脈訊號的上升邊緣相對於所述第一時脈訊號的上升邊緣的延遲，調整所述第一時脈訊號的下降邊緣相對於所述第二時脈訊號的經調整的所述上升邊緣的延遲，且調整所述第二時脈訊號的下降邊緣相對於所述第一時脈訊號的經調整的所述下降邊緣的延遲，所述第一時脈訊號與所述第二時脈訊號相對於彼此具有90度的相位差； 第一分相器，被配置成對所述第一經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第一經調整時脈訊號與第三經調整時脈訊號； 第二分相器，被配置成對所述第二經校正時脈訊號的相位進行分割，以輸出相對於彼此具有180度的相位差的第二經調整時脈訊號與第四經調整時脈訊號； 第一多工器，被配置成基於第一選擇訊號選擇所述第一經調整時脈訊號至所述第四經調整時脈訊號中的第一者作為第一所選擇時脈訊號； 第二多工器，被配置成基於第二選擇訊號選擇所述第一經調整時脈訊號至所述第四經調整時脈訊號中的第二者作為第二所選擇時脈訊號，所述第二所選擇時脈訊號相對於所述第一所選擇時脈訊號具有90度的相位差； 相位內插器，被配置成藉由基於第四控制碼集對所述第二所選擇時脈訊號進行延遲來產生第二經延遲及所選擇時脈訊號； 相位偵測器，被配置成偵測所述第一所選擇時脈訊號與所述第二經延遲及所選擇時脈訊號之間的相位差，以產生上行/下行訊號；以及 延遲控制電路，被配置成基於所述上行/下行訊號產生所述第一控制碼集至所述第四控制碼集。
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