TW202239149A - 全數位鎖相迴路及其校正方法 - Google Patents

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Abstract

本發明提供一種全數位鎖相迴路及其校正方法，其中該全數位鎖相迴路可包含一數位控制振盪器、一相位偵測器、以及耦接於該數位控制振盪器與該相位偵測器之間的一校正電路。該數位控制振盪器可依據一頻率控制訊號產生一時脈訊號，該相位偵測器可依據一參考訊號以及該時脈訊號產生一相位差數值。尤其，在該全數位鎖相迴路進行鎖定一段時間後，該頻率控制訊號可被固定於該全數位鎖相迴路進行鎖定時得到的一鎖定數值，並且該校正電路可依據該相位差數值調整該數位控制振盪器內的至少一電流源的電流。

Description

全數位鎖相迴路及其校正方法
本發明係關於全數位鎖相迴路，尤指一種全數位鎖相迴路及其校正方法。
在一全數位鎖相迴路中，會需要使用到一數位控制振盪器，而這個數位控制振盪器顯著地影響整個全數位鎖相迴路的效能，尤其這個數位控制振盪器本身的相位雜訊經常是設計者最在乎的效能指標。為了最佳化該全數位鎖相迴路的整體效能，需要一種新穎的全數位鎖相迴路以及相關校正方法，以針對數位控制振盪器的相位雜訊進行電路架構的最佳化。
本發明之一目的在於提供一種全數位鎖相迴路（all-digital phase-locked loop, ADPLL）及其校正方法，以在沒有副作用或較不會帶來副作用的情況下針對數位控制振盪器（digitally controlled oscillator, DCO）的相位雜訊進行電路架構的最佳化，從而提升全數位鎖相迴路的整體效能。
本發明至少一實施例提供一種全數位鎖相迴路，其中該全數位鎖相迴路可包含一數位控制振盪器、一相位偵測器、以及耦接於該數位控制振盪器與該相位偵測器之間的一校正電路。該數位控制振盪器可用來依據一頻率控制訊號產生一時脈訊號，以及該相位偵測器可用來依據一參考訊號以及該時脈訊號產生一相位差數值。尤其，在該全數位鎖相迴路進行鎖定一段時間後，該頻率控制訊號被固定於該全數位鎖相迴路進行鎖定時得到的一鎖定數值，並且該校正電路依據該相位差數值調整該數位控制振盪器內的至少一電流源的電流。
本發明至少一實施例提供一種全數位鎖相迴路的校正方法，其中該校正方法可包含：利用該全數位鎖相迴路進行鎖定一段時間，以使該全數位鎖相迴路的一數位控制振盪器的一頻率控制訊號收斂至一鎖定數值；將該頻率控制訊號固定於該鎖定數值，以供該數位控制振盪器依據該鎖定數值產生一時脈訊號；利用該全數位鎖相迴路的一相位偵測器依據一參考訊號以及該時脈訊號產生一相位差數值；以及利用該全數位鎖相迴路的一校正電路依據該相位差數值調整該數位控制振盪器內的至少一電流源的電流。
本發明的實施例提供的全數位鎖項迴路能利用其內的校正電路計算數位控制振盪器，藉此逐步地找出能最小化相位雜訊的偏壓電流。另外，相較於相關技術，本發明的實施例不會大幅增加額外成本。因此，本發明能在沒有副作用或較不會帶來副作用的情況下針對數位控制振盪器的相位雜訊進行電路架構的最佳化，從而提升全數位鎖相迴路的整體效能。
第1圖為依據本發明一實施例之全數位鎖相迴路（all-digital phase-locked loop, ADPLL）10進行鎖定時的示意圖，而第2圖為依據本發明一實施例之全數位鎖相迴路10進行校正時的示意圖。如第1圖及第2圖所示，全數位鎖相迴路20可包含一數位控制振盪器（digitally controlled oscillator, DCO）100、一相位偵測器、一濾波器110（例如一數位低通濾波器（low pass filter, LPF））以及一校正電路120。為簡明起見，在第1圖及第2圖中，數位控制振盪器100可用繪示有弦波的圓形圖案來示意，而濾波器110可用繪示有低通頻率響應波形的方塊來示意。
如第1圖所示，當全數位鎖相迴路10進行鎖定時，用來控制數位控制振盪器100的至少一電流源諸如偏壓電流源的電流的訊號可暫時被固定在一初始數值DCOI INITIAL，使得該偏壓電流源的電流固定在一初始電流，而此時從校正電路120到數位控制振盪器100的控制路徑是被停用的（disabled）。以時間點k為例（例如參考訊號FREF的第k個週期，其中k為正整數），數位控制振盪器100可依據一頻率控制訊號（例如數值d[k]）產生一時脈訊號CKV，其中當全數位鎖相迴路10進行鎖定時，該頻率控制訊號是來自濾波器110。另外，該相位偵測器可依據一參考訊號FREF以及時脈訊號CKV產生一相位差數值Ø E[k]，而濾波器110可對相位差數值Ø E[k]進行濾波以產生該頻率控制訊號。
在本實施例中，該相位偵測器可計算參考訊號FREF的頻率與時脈訊號CKV的頻率之間的一頻率比例，並且將該頻率比例與一參考比例FCW_F作比較以產生該相位差數值。例如，該相位偵測器可包含一計數器（counter）131、一時間-數位轉換器（time-to-digital converter, TDC）132、以及多個計算單元133及134（為簡明起見，以圓圈並帶有加號在其內來示意），其中計數器131可計算該頻率比例的整數部分Ø DCO_I[k]（例如透過偵測參考訊號FREF的一個周期內有幾個時脈訊號CKV的週期得知），時間-數位轉換器132可計算該頻率比例的小數部分Ø DCO_F[k]（例如依據參考訊號FREF的上升緣與時脈訊號CKV的上升緣之間的時間差Δt r以及參考訊號FREF的上升緣與時脈訊號CKV的下降緣之間的時間差Δt f推算得知）；此外，計算單元133可對該頻率比例諸如Ø DCO_I[k] + Ø DCO_F[k]隨著參考訊號FREF的周期進行累加以產生累加結果Ø DCO[k]，而累加器140（在圖示中標示為「Σ」以求簡明）也可對參考比例FCW_F隨著參考訊號FREF的周期進行累加以產生累加結果Ø R[k]，其中計算單元134可計算累加結果Ø DCO[k]與Ø R[k]之間的差以產生相位差數值Ø E[k]；但本發明不限於此。
接著參照第2圖，假設全數位鎖相迴路10進行鎖定一段時間後（例如在參考訊號FREF的第k個週期時）達到穩定狀態（例如該頻率控制訊號隨著時間的變化量小於一預定臨界值），迴路可被斷開，而該頻率控制訊號可被固定於全數位鎖相迴路10進行鎖定時（尤指達到穩定狀態時）得到的一鎖定數值諸如d[k]。因此，數位控制振盪器會基於這個被固定的鎖定數值d[k]產生時脈訊號CKV，而校正電路120則會在此狀況下依據相位差數值Ø E[k]調整數位控制振盪器100內的該偏壓電流源的電流。如第2圖所示，此時從校正電路120到數位控制振盪器100的控制路徑是被啟用的（enabled），其中用來控制數位控制振盪器100的該偏壓電流源的電流的訊號不再被固定於初始數值DCOI INITIAL，而是被校正電路提供的N位元的控制訊號DCOISW控制。例如，校正電路120可依據相位差數值Ø E[k]產生控制訊號DCOISW，以透過切換控制訊號DCOISW來調整數位控制振盪器100的該偏壓電流源的電流。由於其餘電路（例如該相位偵測器及累加器140）在第2圖的實施例中的運作方式與第1圖的實施例相同，在此不再重複贅述。
在本實施例中，校正電路120可對相位差數值Ø E[k]進行計算以得到一指標數值（例如Ø comp[i]可用來表示在進行校正的過程中得到的第i個指標數值，其中i為正整數），並且調整數位控制振盪器100的該偏壓電流源的電流（例如一可切換式電流ISW）以最小化該指標數值（例如找到能使該指標數值為最小的可切換式電流ISW的值），其中該指標數值對應於該數位控制振盪器的相位雜訊。如第2圖所示，校正電路120可包含一數位訊號處理（digital signal processing, DSP）電路121以及一有限狀態機（finite state machine）122，其中有限狀態機122耦接至數位訊號處理電路121。具體來說，數位訊號處理電路121可對相位差數值Ø E[k]進行計算以得到該指標數值，接著有限狀態機122可依據該指標數值的變化調整可切換式電流ISW以最小化該指標數值。例如，校正電路120（例如其內的有限狀態機122）可依序地將可切換式電流ISW的值切換至多個候選電流值以依序取得對應的指標數值，並且依據這些指標數值自這些候選電流值中選擇對應於最小的指標數值的候選電流值作為一最終電流值。又例如，校正電路120（例如其內的有限狀態機122）透過二分搜尋（binary search）的方式逐步地逼近對應於最小的指標數值的候選電流值，以供被用來當作該最終電流值。完成上述校正之後，從校正電路120到數位控制振盪器100的控制路徑可再次被停用，並且從濾波器110到數位控制振盪器100的訊號路徑可重新被啟用，以使全數位鎖相迴路10繼續進行鎖定，其中此時數位控制濾波器100的相位雜訊已透過上述的電流調整機制而減少，從而提升了全數位鎖相迴路10的整體效能。
由於在進行校正之前，全數位鎖項迴路10已進行鎖定一段時間並且達到穩定狀態，因此在該頻率控制訊號被固定在鎖定數值d[k]的情況下，時脈訊號CKV的頻率大致等於一目標頻率（例如參考時脈的頻率FCW_F倍）。由於數位控制振盪器100本身具有相位雜訊，因此實作上CKV的頻率會在該目標頻率的附近變動（例如以該目標頻率為平均值上下變動）。同理，不同時間點的相位差數值（例如分別在參考頻率的第k、k+1、k+2、…及k+n個週期的相位差數值Ø E[k]、Ø E[k+1]、Ø E[k+2]、…及Ø E[k+n]，其中n為正整數）在實作上會分別在參考比例FCW_F於這些時間點的累加結果附近變動（例如分別以Ø R[k]、Ø R[k+1]、Ø R[k+2]、…及Ø R[k+n]為平均值上下變動）。為了產生可用來表示相位雜訊的該指標數值諸如Ø comp[i]，數位訊號處理電路121可對相位差數值的絕對值進行累加一段時間以產生該指標數值。例如，數位訊號處理電路121可對分別在參考頻率的第k、k+1、k+2、…及k+n個週期的相位差數值Ø E[k]、Ø E[k+1]、Ø E[k+2]、…及Ø E[k+n]的絕對值作加總以取得Ø comp[i]（例如Ø comp[i] = │Ø E[k]│ + │Ø E[k+1]│ + │Ø E[k+2]│ + … + │Ø E[k+n]│）。如第3圖所示，實施有上述計算方式的數位訊號處理電路121可包含一絕對值計算電路310（標示為「│.│」以求簡明）以用來依序對各個時間點的相位差數值取絕對值，且另包含耦接至絕對值計算電路310的一累加器320以用來將這些絕對值作加總以產生該指標數值諸如Ø comp[i]。
第4圖為依據本發明一實施例之一種全數位鎖相迴路的校正方法的流程圖，其中該校正方法可應用於全數位鎖相迴路10。另外，只要不妨礙整體結果，一或多個步驟可在第4圖所示之流程中被新增、修改或刪除，且這些步驟並非必須完全依照第4圖所示之順序執行。
在步驟410中，全數位鎖相迴路10可進行鎖定一段時間，以使全數位鎖相迴路20的數位控制振盪器100的一頻率控制訊號收斂至一鎖定數值（例如第1圖及第2圖所示之d[k]）。
在步驟420中，該頻率控制訊號可被固定於該鎖定數值，以供數位控制振盪器100依據該鎖定數值產生一時脈訊號（例如第2圖所示之CKV）。
在步驟430中，全數位鎖相迴路10的一相位偵測器（例如第1圖及第2圖所示之計數器131、時間-數位轉換器132、以及計算單元133及134）依據一參考訊號（例如第2圖所示之FREF）以及該時脈訊號產生一相位差數值（例如第2圖所示之Ø E[k]）。
在步驟440中，全數位鎖相迴路10的校正電路120可依據該相位差數值調整該數位控制振盪器內的至少一電流源的電流（例如上述可切換式電流ISW）。
第5圖為依據本發明一實施例之第4圖所示之的校正方法的例子，其中只要不妨礙整體結果，一或多個步驟可在第5圖所示之流程中被新增、修改或刪除，且這些步驟並非必須完全依照第5圖所示之順序執行。
在步驟500中，流程開始。
在步驟502中，全數位鎖相迴路10可正常執行鎖相迴路的鎖定運作。
在步驟504中，該頻率控制訊號可被固定於d[k]。
在步驟506中，校正電路120可將數位控制振盪器100的可切換式電流ISW的值設定為ISW_init。
在步驟508中，校正電路120可計算並測量指標數值Ø comp[i]。
在步驟510中，校正電路120（例如其內的有限狀態機122）可判斷目前是否為最後步驟。若判斷結果為「是」，流程進入步驟518；若判斷結果為「否」，則流程進入步驟512。
在步驟512中，校正電路120（例如其內的有限狀態機122）可判斷指標數值Ø comp[i]是否大於目前的最小指標數值Ø min（標示為「Ø comp[i] ＞ Ø min?」以求簡明）。若判斷結果為「是」，流程進入步驟516；若判斷結果為「否」，則流程進入步驟514。
在步驟514中，校正電路120（例如其內的有限狀態機122）可將最小指標數值Ø min更新為Ø comp[i]（標示為「設定Ø min= Ø comp[i]」）。
在步驟516中，校正電路120（例如其內的有限狀態機122）可更新控制訊號DCOISW以調整可切換式電流ISW的值，並且流程回到步驟508。
在步驟518中，全數位鎖相迴路10可繼續執行鎖相迴路的鎖定運作。
在步驟520中，流程結束。
總結來說，本發明的實施例利用全數位鎖相迴路內既有的相位偵測器充當用於偵測數位控制振盪器的相位雜訊的元件，並且利用校正電路依據偵測的結果反覆地調整數位控制振盪器內部的偏壓電流，以基於相位雜訊的表現對該偏壓電流進行最佳化。另外，本發明的實施例不會大幅增加額外成本。因此，本發明能在沒有副作用或較不會帶來不作用的情況下針對數位控制振盪器的相位雜訊進行電路架構的最佳化，從而提升全數位鎖相迴路的整體效能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:全數位鎖相迴路 100:數位控制振盪器 110:濾波器 120:校正電路 121:數位訊號處理電路 122:有限狀態機 131:計數器 132:時間-數位轉換器 133,134:計算單元 140:累加器 CKV:時脈訊號 FREF:參考訊號 FCW_F:參考比例 d[k]:鎖定數值 Ø R[k],Ø DCO[k]:累加結果 Ø E[k]:相位差數值 Ø DCO_I[k]:頻率比例的整數部分 Ø DCO_F[k]:頻率比例的小數部分 Ø comp[i]:指標數值 DCOISW:控制訊號 DCOI INITIAL:初始數值 310:絕對值計算電路 320:累加器 410,420,430,440:步驟 500,502,504,506,508,510,512,514,516,518,520:步驟
第1圖為依據本發明一實施例之全數位鎖相迴路10進行鎖定時的示意圖。 第2圖為依據本發明一實施例之全數位鎖相迴路10進行校正時的示意圖。 第3圖為依據本發明一實施例之一數位訊號處理電路的示意圖。 第4圖為依據本發明一實施例之一種全數位鎖相迴路的校正方法的流程圖。 第5圖為依據本發明一實施例之第4圖所示之的校正方法的例子。
10:全數位鎖相迴路
100:數位控制振盪器
110:濾波器
120:校正電路
121:數位訊號處理電路
122:有限狀態機
131:計數器
132:時間-數位轉換器
133,134:計算單元
140:累加器
CKV:時脈訊號
FREF:參考訊號
FCW_F:參考比例
d[k]:鎖定數值
ØR[k],ØDCO[k]:累加結果
ØE[k]:相位差數值
ØDCO_I[k]:頻率比例的整數部分
ØDCO_F[k]:頻率比例的小數部分
Øcomp[i]:指標數值
DCOISW:控制訊號

Claims (10)

  1. 一種全數位鎖相迴路（all-digital phase-locked loop, ADPLL），包含： 一數位控制振盪器（digitally controlled oscillator, DCO），用來依據一頻率控制訊號產生一時脈訊號； 一相位偵測器，用來依據一參考訊號以及該時脈訊號產生一相位差數值；以及 一校正電路，耦接於該數位控制振盪器與該相位偵測器之間； 其中在該全數位鎖相迴路進行鎖定一段時間後，該頻率控制訊號被固定於該全數位鎖相迴路進行鎖定時得到的一鎖定數值，並且該校正電路依據該相位差數值調整該數位控制振盪器內的至少一電流源的電流。
  2. 如申請專利範圍第1項所述之全數位鎖相迴路，其中該校正電路對該相位差數值進行計算以得到一指標數值，並且調整該至少一電流源的電流以最小化該指標數值，其中該指標數值對應於該數位控制振盪器的相位雜訊。
  3. 如申請專利範圍第1項所述之全數位鎖相迴路，其中該校正電路包含： 一數位訊號處理（digital signal processing, DSP）電路，用來對該相位差數值進行計算以得到一指標數值；以及 一有限狀態機（finite state machine），耦接至該數位訊號處理電路，用來依據該指標數值的變化調整該至少一電流源的電流以最小化該指標數值； 其中該指標數值對應於該數位控制振盪器的相位雜訊。
  4. 如申請專利範圍第3項所述之全數位鎖相迴路，其中該數位訊號處理電路累加該相位差數值的絕對值以產生該指標數值。
  5. 如申請專利範圍第1項所述之全數位鎖相迴路，其中該相位偵測器計算該參考訊號的頻率與該時脈訊號的頻率之間的一頻率比例，並且將該頻率比例與一參考比例作比較以產生該相位差數值。
  6. 如申請專利範圍第5項所述之全數位鎖相迴路，其中該相位偵測器包含一計數器以用來計算該頻率比例的整數部分。
  7. 如申請專利範圍第5項所述之全數位鎖相迴路，其中該相位偵測器包含一時間-數位轉換器（time-to-digital converter, TDC）以用來計算該頻率比例的小數部分。
  8. 一種全數位鎖相迴路（all-digital phase-locked loop, ADPLL）的校正方法，包含： 利用該全數位鎖相迴路進行鎖定一段時間，以使該全數位鎖相迴路的一數位控制振盪器（digitally controlled oscillator, DCO）的一頻率控制訊號收斂至一鎖定數值； 將該頻率控制訊號固定於該鎖定數值，以供該數位控制振盪器依據該鎖定數值產生一時脈訊號； 利用該全數位鎖相迴路的一相位偵測器依據一參考訊號以及該時脈訊號產生一相位差數值；以及 利用該全數位鎖相迴路的一校正電路依據該相位差數值調整該數位控制振盪器內的至少一電流源的電流。
  9. 如申請專利範圍第8項所述之校正方法，其中利用該全數位鎖相迴路的該校正電路依據該相位差數值調整該數位控制振盪器內的該至少一電流源的電流之步驟包含： 利用該校正電路中的一數位訊號處理（digital signal processing, DSP）電路對該相位差數值進行計算以得到一指標數值；以及 利用該校正電路中的一有限狀態機（finite state machine）依據該指標數值的變化調整該至少一電流源的電流以最小化該指標數值； 其中該指標數值對應於該數位控制振盪器的相位雜訊。
  10. 如申請專利範圍第9項所述之校正方法，其中利用該校正電路中的該數位訊號處理電路對該相位差數值進行計算以得到該指標數值之步驟包含： 利用該數位訊號處理電路累加該相位差數值的絕對值以產生該指標數值。
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