TW202238745A - 半導體裝置的製造方法 - Google Patents

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conductive
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黃耀德
詹宏偉
鄭詠世
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台灣積體電路製造股份有限公司
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Abstract

在實施例中，半導體裝置的製造方法包括執行第一電漿沉積以在第一積體電路裝置的第一側上方形成緩衝層。第一積體電路裝置包括第一基底以及第一內連線結構。此方法亦包括執行第二電漿沉積以在緩衝層上方形成第一接合層，其中在第二電漿沉積期間施加的電漿功率大於在第一電漿沉積期間施加的電漿功率。此方法還包括將第一接合層平坦化，在第二基底上方形成第二接合層，將第二接合層壓至第一接合層上，且移除第一基底。

Description

半導體裝置的製造方法
本揭露實施例係有關於一種半導體裝置的製造方法，特別是有關於一種執行電漿沉積的半導體裝置的製造方法。
從發展積體電路（integrated circuit；IC）以來，由於各種電子元件（即電晶體、二極體、電阻器、電容器等）的積體密度的不斷提高，半導體產業經歷了持續的快速成長。在大多數情況下，這些積體密度的進步是來自於不斷縮小最小特徵尺寸，這允許將更多元件整合到給定的區域。
這些整合上的進步基本上是二維的（two-dimensional；2D），因為所整合的部件佔據的區域基本上在半導體晶片的表面上。積體電路密度的增加和相應面積的減少通常已經超過了將積體電路晶片直接接合到基底上的能力。中介層已被用於將球接觸區域從晶片的區域重分佈到中介層的更大區域。此外，中介層允許包括多個晶片的三維封裝。亦開發其他結合三維方面的封裝體。
本揭露實施例提供一種半導體裝置的製造方法，包括：執行第一電漿沉積以在第一積體電路裝置的第一側上方形成緩衝層，第一積體電路裝置包括第一基底和第一內連線結構；執行第二電漿沉積以在緩衝層上方形成第一接合層，其中在第二電漿沉積期間施加的電漿功率大於在第一電漿沉積期間施加的電漿功率；平坦化第一接合層；在第二基底上形成第二接合層；將第二接合層壓在第一接合層上；以及移除第一基底。
本揭露實施例提供一種半導體裝置的製造方法，包括：在第一基底上方形成裝置層；在第一基底上方形成第一內連線結構；執行低功率電漿沉積以在第一內連線結構上方形成第一介電層；執行高功率電漿沉積以在第一介電層上方形成第二介電層；執行高功率電漿沉積包括使電漿穿透第一介電層的一部分；將第二基底附接到第二介電層，第二基底包括設置在半導體基底上方的第三介電層，且將第二基底附接至第二介電層包括將第二介電層與第三介電層物理接觸。
本揭露實施例提供一種半導體裝置，包括：設置在載體上方的第一介電層。此裝置更包括第二介電層，設置在第一介電層上方且具有與第一介電層接合的介面，第二介電層包括氧化矽，第二介電層包括與第一介電層不同的組成。此裝置更包括第三介電層，設置在第二介電層上方且與第二介電層物理接觸，第三介電層包括矽酸鹽玻璃，第三介電層的厚度大於600nm。此裝置包括第一內連線結構，設置在第三介電層上方；此裝置更包括設置在第一內連線結構上方的導電連接器。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同部件。以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一部件形成於第二部件上或上方，即表示其可包括第一部件與第二部件是直接接觸的實施例，亦可包括有附加部件形成於第一部件與第二部件之間，而使第一部件與第二部件可能未直接接觸的實施例。另外，除非另外說明，在所有揭露內容中，不同圖式中以相同的參考標號標示相同或相似的元件。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或部件與另一個（些）元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），且在此使用的空間相關詞也可依此做同樣的解釋。
根據各種實施例，可透過將載體基底或積體電路裝置直接接合到包含例如積體電路的另一裝置的晶圓來形成積體電路封裝體。接合可以是介電層對介電層接合，其中載體基底上的第一介電層被抵壓在晶圓上的第二介電層上。第二介電層可以是使用高密度電漿製程沉積的高密度電漿氧化物，如果電漿到達下方的導電特徵則會導致導電特徵的損壞。因此，在形成第二介電層之前，在導電特徵上方形成緩衝層。緩衝層充當阻障層以防止電漿到達導電特徵，因此可提高積體電路封裝體的產量和可靠度。
第1圖是在形成積體電路封裝體100的中間步驟中包括基底22和裝置層26的第一部分封裝體20的剖視圖。可將單一個或多個積體電路裝置100封裝，以在後續製程中形成積體電路封裝體。
第一部分封裝體20的基底22可包括摻雜或未摻雜的矽半導體基底、絕緣體上半導體（semiconductor-on-insulator；SOI）基底的主動層、多層半導體基底或其他類似的結構。半導體基底可包括其他半導體材料，例如鍺、化合物半導體（包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦）或前述的組合。也可以使用其他基底，例如多層或梯度基底。基底22具有主動表面（例如朝上的表面或正面）和非主動表面（例如朝下的表面或背面）。以下所述的裝置層26中的裝置（亦未個別繪示）位於基底22的主動表面處。裝置可以是主動裝置（例如電晶體、二極體等）、電容器、電阻器等。非主動表面可能不具有裝置。
裝置層26包括形成在基底22上方和基底22之中的裝置。舉例而言，裝置層26可包括例如電晶體、電容器、電阻器、二極體等的主動和被動裝置，形成於基底22的主動表面之中及/或基底22的主動表面上方。由於在裝置層26上方和裝置層26之中形成裝置，每個積體電路封裝體100可以是邏輯裝置（例如中央處理單元（central processing unit；CPU）、圖形處理單元（graphics processing unit；GPU）、微控制器等）、記憶體裝置（例如動態隨機存取記憶體 （dynamic random access memory；DRAM） 晶粒、靜態隨機存取記憶體 （static random access memory；SRAM）晶粒等）、電源管理裝置（例如電源管理積體電路（power management device；PMIC）晶粒） 、射頻（radio frequency；RF）裝置、感測器裝置、微機電系統 （micro-electro-mechanical-system；MEMS）裝置、訊號處理裝置（例如數位訊號處理 （digital signal processing；DSP） 晶粒）、前端裝置（例如類比前端（analog front-end；AFE）晶粒）、類似的裝置或前述的組合（例如晶片上系統（system-on-a-chip；SoC）晶粒）。積體電路裝置100可以形成在晶圓中，此晶圓可包括在後續步驟中被分割以形成多個積體電路裝置100的不同裝置區域。雖然並未具體繪示，但是可在裝置層26中形成通過最頂層的介電層的裝置接點。舉例而言，可形成連接到電晶體的閘極電極的閘極接觸，且可形成連接到電晶體的源極/汲極區的源極/汲極接觸。
第2圖是在形成積體電路封裝體100的中間步驟中在裝置層26上方形成的正面內連線結構30的剖視圖。正面內連線結構30與裝置的裝置層26電性連接以形成積體電路。舉例而言，以上所述的接觸（例如，閘極接觸和源極/汲極接觸）可將正面內連線結構30耦合到裝置層26中的裝置。正面內連線結構30可包括一或多個第一介電層32和一或多層第一導電特徵34，在第一介電層32中形成各別的金屬化圖案。用於第一介電層32的可接受的介電材料包括低介電常數（low-k）介電材料、超低介電常數（extra low-k；ELK）介電材料等。舉例而言，第一介電層32可包括氧化物（例如氧化矽或氧化鋁）、氮化物（例如氮化矽）、碳化物（例如碳化矽）、其他類似的材料或前述的組合（例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等）。也可以使用例如聚合物的其他介電材料，例如以聚苯並噁唑（Polybenzoxazole；PBO）、聚醯亞胺、苯並環丁烯（benzocyclobuten；BCB）為基底的聚合物等。可使用例如化學氣相沉積（Chemical Vapor Deposition；CVD）、原子層沉積（Atomic Layer Deposition；ALD）、物理氣相沉積（Physical Vapor Deposition；PVD）、電漿增強化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition；PECVD）或其他類似的適當製程來沉積第一介電層32。金屬化圖案的第一導電特徵34可包括導線和互連導線層的導電通孔。舉例而言，導電通孔可延伸穿過相應的第一介電層32以提供導線層之間的垂直連接。第一導電特徵34可由導電材料形成，例如金屬，例如銅、鈷、鋁、金、前述的組合或其他類似的材料。正面內連線結構30可透過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程、前述的組合或其他類似的製程。
在一些實施例中，可以使用鑲嵌製程形成第一導電特徵34，其中利用微影和蝕刻技術的組合來將相應的第一介電層32圖案化，以形成對應於第一導電特徵34的期望圖案的溝槽。可以沉積選擇性的擴散阻障層及/或選擇性的黏著層，接著可用導電材料填充溝槽。阻障層的適合材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、前述的組合或類似的材料，導電材料的適合材料包括銅、銀、金、鎢、鋁、前述的組合或類似的材料。在一個實施例中，可透過沉積銅或銅合金的種子層且透過電鍍填充溝槽來形成第一導電特徵34。可使用化學機械平坦化（chemical mechanical planarization；CMP）製程等來從相應的第一介電層32的表面移除多餘的導電材料，且將第一介電層32和第一導電特徵34的表面平坦化以進行後續的製程。
雖然第2圖繪示正面內連線結構30中大約兩層的第一導電特徵34，但應理解的是，正面內連線結構30可以包括任意數量層的第一導電特徵34設置在任意數量的第一介電層32中。如上所述，正面內連線結構30可電性連接到例如閘極接觸和源極/汲極接觸以形成功能性積體電路。在一些實施例中，由正面內連線結構30形成的功能性積體電路可包括邏輯電路、記憶體電路、圖像感測器電路等。儘管正面內連線結構30的頂面被繪示為大致平坦的，但是由於來自形成在第一介電層 32中的第一導電特徵34的最頂層可能是不平坦的，正面內連線結構30的頂面亦可能是非平面的。
第3圖至第7圖是在將載體晶圓 90 接合到內連線結構 30 的製程中的中間步驟的剖視圖。如下所述，此製程包括形成多個介電層以保護內連線結構30的導電特徵且促使與載體晶圓 90 的無縫接合。
在第3圖中，緩衝層42形成在正面內連線結構30上方以在後續製程步驟期間保護正面內連線結構30，例如以下更詳細說明的第一接合層44的沉積。緩衝層42可以包括介電材料，例如矽酸鹽玻璃，包括未摻雜的矽酸鹽玻璃（undoped silicate glass；USG）、氧化物等。緩衝層42可以使用化學氣相沉積（CVD）製程例如高密度電漿化學氣相沉積（high-density plasma CVD；HDP-CVD）或任何適合的技術來沉積。舉例而言，可以使矽前驅物（例如矽烷）以約10每分鐘標準立方釐米（standard cubic centimeters per minute；sccm）和約 1000sccm 之間的流率流入製程腔室，且可使氧前驅物以介於約 10 sccm 和約 1000 sccm之間的流率流動。此外，舉例而言，在形成緩衝層42的過程中也可以使惰性氣體（例如氬氣或氮氣）流動，以有助於實現和保持期望的製程條件。製程腔室可維持在約2毫托（mTorr）與約100毫托之間的壓力。可以用低功率來執行緩衝層42的形成，例如在約100瓦和約2000瓦之間。在沉積之後，緩衝層42可具有介於約2g/mL 3與約2.4g/mL 3之間的密度。低功率（例如介於上述範圍內）確保來自此沉積的電漿不會對下方的導電材料造成損壞，以下將更詳細地說明此現象。
在第4圖中，在緩衝層 42 上方形成第一接合層 44。第一接合層 44 可以包括介電材料，例如氧化矽 （SiO x），其中x介於約1和約6之間。第一接合層44可以使用化學氣相沉積製程例如高密度電漿化學氣相沉積（HDP-CVD）或任何適合的技術來沉積。舉例而言，可使矽前驅物（例如矽烷）以介於約10sccm和約1000sccm之間的速率流入處理室（例如，用於沉積緩衝層42的相同處理室），且可使氧前驅物以介於約10sccm和約1000sccm之間的速率流動。此外，舉例而言，也可在第一接合層44的形成過程中使惰性氣體（例如氬氣或氮氣）流動，以有助於實現和保持所需的製程條件。製程腔室可維持介於約2毫托與約100毫托之間的壓力。可在高功率下執行第一接合層44的形成，例如介於約1000瓦和約10000瓦之間，其高於在緩衝層42的沉積期間所施加的功率。高功率電漿製程可降低所沉積的第一接合層44中具有缺陷的頻率，且可透過在原子之間形成更緊密的互連來進一步增加沉積的第一接合層44的密度。高功率製程形成密度比緩衝層42更大的第一接合層44，例如介於約2g/mL 3和約2.5g/mL 3之間的密度。高功率製程進一步為第一接合層44提供堅固的耐用性，在以下所述的後續步驟中平坦化之後將具有平滑的表面，進而改善載體晶圓90與第一接合層44的接合。
用於沉積第一接合層44的高功率會導致高水準的電漿撞擊此結構。如此一來，一些電漿會穿透緩衝層42的至少一部分且被緩衝層42吸收。穿透緩衝層42的電漿可使緩衝層42的密度增加至介於約2g/mL 3和約2.5g/mL 3之間。在一些實施例中，緩衝層42的上部的密度會由於電漿而增加，而緩衝層42的下部的密度則由於電漿未到達下部而保持大致相同。如果電漿能夠穿透緩衝層42的整個厚度，則可能對下方的導電材料（例如正面內連線結構30的第一導電特徵 34） 造成電漿誘導損壞（plasma induced damage；PID）。舉例而言，到達導電材料上層的電漿可以向下穿過導電材料的各層，進而在不同位置造成損壞。在一些情況下，電漿誘導損壞可能會在已完成的積體電路裝置的使用過程中導致金屬燒毀。舉例而言，在正面內連線結構30中彼此相近的第一導電特徵34且位於來自第一介電層32的介電材料的薄區域之間的部分可能易於被電漿損壞（例如由於電荷累積）到這些第一導電特徵被電漿誘導損壞短路的程度。此外，下方導電材料中具有不同成分的金屬特徵且物理接觸的部分也可能由於電荷累積而易受電漿誘導損壞的影響，這可能會損壞此些金屬特徵。舉例而言，第一導電特徵34和下方接觸之間的介面可能會因過多的電漿到達正面內連線結構30而經歷電漿誘導損壞。然而，緩衝層42的存在阻止或減少了能夠到達第一導電特徵的電漿量，因而防止導電特徵34在第一接合層44的沉積期間遭受電漿誘導損壞。
可沉積第一緩衝層42和第一接合層44至具有大於約2000nm的組合厚度，例如介於約2000nm和約20000nm之間。舉例而言，第一緩衝層42可沉積為具有大於約600nm的厚度，例如介於約600nm和約17000nm之間，且第一接合層44可沉積為具有大於約1400nm，例如介於約1400nm和約3000nm之間。第一接合層44的厚度大於約600nm，且兩層的組合厚度大於約2000nm，以確保第一接合層44的頂面大致平坦且補償以上所述的前側內連線結構30頂面中的不平坦。由於第一接合層44的平面性，可以在不形成氣泡的情況下執行將第一接合層44與另一層接合的後續步驟。由於用於實現第一接合層44的此厚度的高電漿功率，第一接合層44的厚度小於約3000nm且緩衝層42的厚度大於約600nm，以確保在形成第一接合層44期間下方的正面內連線結構30保持受到保護。舉例而言，第一接合層44的頂面可具有介於約10nm和約50nm之間的粗糙度。此外，緩衝層 42 的厚度大於約 600nm，以在沉積第一接合層 44的期間保護第一導電特徵 34 免受電漿誘導損壞（PID） 影響。
在第5圖中，第一接合層44被薄化以進一步改善第一接合層44的頂面的平面度或平坦度。薄化製程可包括研磨製程、化學機械平坦化（CMP）、回蝕刻、前述的組合或其他類似的製程。在薄化製程之後，第一接合層44可具有大於約800nm的厚度，例如介於約800nm和約2400nm之間。舉例而言，薄化製程可移除約600nm的第一接合層44。另外，第一接合層44和緩衝層42的組合厚度可以大於約1400nm，例如介於約1400nm和約19400nm之間。舉例而言，在薄化製程之後，第一接合層44的頂面可具有介於約10nm和約50nm之間的粗糙度。
在第6圖中，在第一接合層44的頂面上方將載體晶圓 90接合到第一部分封裝體20。載體晶圓90可以是玻璃載體基底、陶瓷載體基底、晶圓（例如矽晶圓）等。載體晶圓90可以在後續的製程步驟期間和在已完成的積體電路封裝體100中提供結構支撐。第一接合層44的頂面的低粗糙度（例如高平滑度）確保載體晶圓90與第一部分封裝體在第一接合層44和第二接合層46之間不形成氣泡的情況下接合。
根據一些實施例，載體晶圓 90可使用適合的技術（例如介電對介電接合或其他類似的技術）接合至正面內連線結構（例如接合至第一接合層44）。介電對介電接合可包括在接合之前在載體晶圓90的表面上方沉積第二接合層46。第二接合層46可以包括透過化學氣相沉積（例如高密度電漿（High-Density Plasma；HDP）化學氣相沉積）、原子層沉積、物理氣相沉積、熱氧化或其他類似技術沉積的氧化物（例如氧化矽等）。其他適合的材料和製程可用於第二接合層46。第二接合層46可被沉積以具有介於約10nm和約150nm之間的厚度。
介電對介電接合製程更可包括對第一接合層44和第二接合層46中的一或多者進行表面處理。舉例而言，表面處理可包括在真空環境中進行的電漿處理。在電漿處理之後，表面處理可進一步包括可應用於第一接合層44和第二接合層46中的一或多者的清潔製程（例如用去離子水等沖洗）。接著載體晶圓90與正面內連線結構30對準，並且將兩者壓靠彼此以啟動載體晶圓到正面內連線結構30的預結合。舉例而言，推針92可延伸穿過載體晶圓卡盤（未具體繪示）以使載體晶圓90的中心區域翹曲或彎曲。透過使載體晶圓90翹曲，在允許第二接合層46與第一接合層44在各自的邊緣物理接觸和結合之前，起初在載體晶圓90的中心區域附近使第二接合層46、第一接合層44進行物理接觸。接著可以進一步向下移動載體晶圓卡盤以將第二接合層46的不斷增長的同心圓接合到第一接合層44，直到第二接合層46和第一接合層44的邊緣相接且接合在一起。在一些實施例中，接合製程導致沿著第一接合層44的表面的懸鍵沿著第二接合層46的表面形成原子或分子的化學鍵，以及/或者反之亦然。如此一來，在第一接合層44和第二接合層46之間形成接合介面。
第7圖至第10圖是在移除基底22和在裝置層26的背面上方形成附加電路和外部連接器的製程期間的中間步驟的剖視圖，以下將更詳細地說明。在第7圖中，將中間結構翻轉過來，以為後續製程作準備。
在第8圖中，移除基底22以暴露裝置層26中的裝置的部分。舉例而言，可以使用一或多種製程來移除基底22，例如薄化製程，其包括研磨製程、化學機械平坦化、回蝕刻、前述的組合等。在一些實施例中，執行研磨製程或化學機械平坦化以移除基底22的大部分，然後進行適合的回蝕刻製程以移除基底22的剩餘部分，或在基底22中形成開口（未具體繪示）以暴露裝置層中裝置的某些部分。舉例而言，背面通孔（未具體繪示）可以形成在裝置層26之上（例如形成在開口中）以電性連接至例如裝置層26中的電晶體的源極/汲極區。
在第9圖中，背面內連線結構120和凸塊下金屬層 （under bump metallurgies；UBMs）130形成在裝置層26的背面上方，且位於設置在裝置層26的背面上方的背面通孔（如果存在）上方。背面內連線結構120可被稱為背面內連線結構，因為其形成在裝置層26中的裝置（例如電晶體結構）的背面上。背面通孔電性插入在裝置層26中的裝置和背面內連線結構120之間。背面內連線結構120可使用與上述正面內連線結構30類似的材料和製程來形成。
背面內連線結構120可包括形成在一或多個堆疊的第二介電層122中的一或多個層的第二導電特徵124。每個堆疊的第二介電層122可以包括介電材料，例如低介電常數介電材料、超低介電常數（ELK）介電材料等。可以使用例如化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、電漿增強化學氣相沉積（PECVD）等的適當製程來沉積第二介電層122。
背面內連線結構120的第二導電特徵124包括導線和互連相鄰層導線的導電通孔。導電通孔可延伸穿過相應的第二介電層122以提供導線層之間的垂直連接。舉例而言，導電通孔可以將一些導線耦合到其他導線。第二導電特徵124和第二介電層122可使用與以上所述正面內連線結構30的第一導電特徵34和第一介電層32類似的製程和材料形成，包括單鑲嵌及/或雙鑲嵌製程，或透過任何可接受的製程等。
雖然第9圖繪示背面內連線結構120中第二導電特徵 124具有約四層導線，但應理解的是，背面內連線結構120可以包括任何數量的第二層導電特徵124，設置在任意數量的第二介電層122中。背面內連線結構120可以電性連接到背面通孔以形成功能性電路。在一些實施例中，由背面內連線結構120結合正面內連線結構30形成的功能性電路可包括邏輯電路、記憶體電路、圖像感測器電路等。
第9圖進一步繪示形成在背面內連線結構120（例如第二導電特徵124和第二介電層122）的頂面上且嵌入於第三介電層132中的凸塊下金屬層130。為了形成凸塊下金屬層130，在第二導電特徵124和第二介電層122的暴露表面上方形成種子層（未圖示）。在一些實施例中，種子層是金屬層，其可以是單層或複合層（包括由不同材料形成的多個子層）。在一些實施例中，種子層包括鈦層和位於鈦層上方的銅層。可使用例如物理氣相沉積等方式來形成種子層。隨後在種子層上形成光阻且將光阻圖案化。可透過旋塗等方式來形成光阻，且可將光阻曝光用於圖案化。光阻的圖案對應於凸塊下金屬層130。圖案化形成穿過光阻的開口以暴露種子層。然後在光阻的開口中和種子層的暴露部分上形成導電材料。可透過電鍍形成導電材料，例如電鍍或化學鍍等。導電材料可包括金屬，例如銅、鈦、鎢、鋁或其他類似的材料。接下來，移除光阻和上方未形成導電材料的部分種子層。可透過可接受的灰化或剝離製程來移除光阻，例如使用氧電漿或其他類似的製程。一旦移除光阻，即移除種子層的暴露部分，例如透過使用可接受的蝕刻製程。種子層和導電材料的剩餘部分形成凸塊下金屬層130。接著，可以在背面內連線結構120上方和凸塊下金屬層130周圍形成第三介電層132。
在第10圖中，導電連接器140形成在凸塊下金屬層130上。導電連接器140可以是球柵陣列（Ball Grid Array；BGA）連接器、焊球、金屬柱、可控塌陷晶片連接（Controlled Collapse Chip Connection；C4）凸塊、微凸塊、化學鍍鎳鈀浸金技術（Electroless Nickel-Electroless Palladium-Immersion Gold；ENEPIG）所形成的凸塊等。導電連接器140可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、其他類似的材料或前述的組合。在一些實施例中，起初透過蒸鍍、電鍍、印刷、焊料轉移、植球等方式來形成焊料層，以形成導電連接器140。一旦在結構上形成了一層焊料，即可進行回流以將材料成形為所需的凸塊形狀。在另一實施例中，導電連接器140包括透過濺射、印刷、電鍍、化學鍍、化學氣相沉積等方式所形成的金屬柱（例如銅柱）。金屬柱可以是無焊料的且具有大致上垂直的側壁。在一些實施例中，金屬蓋層形成在金屬柱的頂部。金屬蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、其他類似的材料或前述的組合，且可透過電鍍製程形成金屬蓋層。
儘管未具體說明，但在一些實施例中，可透過沿切割線區域（例如載體晶圓90的封裝區域之間）切割來對積體電路封裝體100執行單一化製程。單一化製程可包括鋸切、切割或其他類似的製程。舉例而言，單一化製程可包括鋸切第三介電層132、背面內連線結構120、裝置層26、正面內連線結構30、緩衝層42、第一接合層44、第二接合層46和載體晶圓90。接著，可將分離的積體電路裝置100附接至其他封裝體，且與其他封裝體一起使用。
第11圖至第13圖是根據一些實施例之在形成積體電路封裝體200的製程中的中間步驟的剖視圖。舉例而言，積體電路封裝體200是透過將積體電路裝置50接合到晶圓20（包括中間結構）而形成的，例如在第4圖或第5圖中所述在形成緩衝層42（例如使用低功率電漿製程）和第一接合層44（例如使用高功率電漿製程）之後。在一個實施例中，積體電路封裝體200是晶圓上晶片（chip-on-wafer；CoW）封裝體，但應理解的是，實施例可以應用於其他三維積體電路（three-dimensional integrated circuit；3DIC）封裝。在第11圖中，穿過第一接合層44和緩衝層42形成凹槽202以暴露正面內連線結構30的一些或全部的第一導電特徵34。
在第12圖中，第三導電特徵204形成在凹槽202中。第三導電特徵204各自電性連接到相應的下方第一導電特徵34。因此，第三導電特徵204可以通過正面內連線結構30電性連接至裝置層26。第三導電特徵204可以各自包括一或多層，例如阻障層、擴散層和導電填充材料。舉例而言，在一些實施例中，第三導電特徵204皆包括阻障層和導電填充材料。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行例如化學機械平坦化的平坦化製程，以從第一接合層44的頂面移除多餘的材料。在平坦化之後，第三導電特徵204和第一接合層44是水平的。此外，第一接合層44可具有大於約800nm的厚度，例如介於約800nm與約2400nm之間，且緩衝層42與第一接合層44的組合厚度可大於約1400nm，例如介於約1400nm和約19400nm之間。
在第13圖中，積體電路晶粒50接合到晶圓20。積體電路晶粒50可以是邏輯裝置（例如中央處理單元（central processing unit；CPU）、圖形處理單元（graphics processing unit；GPU）、微控制器等）、記憶體裝置（例如動態隨機存取記憶體 （dynamic random access memory；DRAM） 晶粒、靜態隨機存取記憶體 （static random access memory；SRAM） 晶粒等）、電源管理裝置（例如電源管理積體電路（power management integrated circuit；PMIC）晶粒、射頻（radio frequency；RF）裝置、感測器裝置、微機電系統 （micro-electro-mechanical-system；MEMS） 裝置、訊號處理裝置（例如，數位訊號處理 （digital signal processing；DSP）晶片）、前端裝置（例如類比前端（analog front-end；AFE）晶粒）、類似的裝置或前述的組合（例如晶片上系統（system-on-a-chip；SoC）晶粒）。上方形成積體電路封裝體200的晶圓20（或基底22）可以包括不同的裝置區域，這些裝置區域在先前或後續的步驟中被分割以形成多個積體電路封裝體200。積體電路晶粒50包括半導體基底52、內連線結構54、晶粒連接器56和介電層58。介電層58可以是氧化物，例如氧化矽。
積體電路晶粒50和晶圓20透過混合接合以面對面的方式直接接合，例如積體電路晶粒50的正面（例如晶粒連接器56和介電層58）接合到晶圓20（例如第三導電特徵204和第二接合層44）。具體而言，積體電路晶粒50的介電層58透過介電對介電接合而接合至晶圓20的第一接合層44，而不使用任何黏著材料（例如晶粒附接膜）。類似地，積體電路晶粒50的晶粒連接器56透過金屬對金屬接合而接合至晶圓20的第三導電特徵204，而不使用任何共晶材料（例如焊料）。接合可包括預接合和退火。在預接合期間，施加低壓力以將積體電路晶粒50抵壓在晶圓20上。預接合是在低溫下進行的，例如室溫，例如介於約15℃至約30℃的溫度範圍內的溫度。在預接合之後，介電層58與第一接合層44彼此接合。接著在後續的退火步驟中提高接合強度，其中介電層58和第一接合層44在高溫下退火，例如介於約100℃至約450℃範圍內的溫度。在退火之後，形成鍵結（例如熔融鍵結）以將介電層58與第一接合層44接合。舉例而言，鍵結可以是介電層58的材料和第一接合層44的材料之間的共價鍵。晶粒連接器56和第三導電特徵204以一對一的方式彼此連接。晶粒連接器56和第三導電特徵204可以在預接合之後物理接觸，或者可以在退火期間膨脹以達到物理接觸。此外，在退火期間，晶粒連接器56和第三導電特徵204（例如銅）的材料混合，進而亦形成金屬對金屬的鍵結。因此，積體電路晶粒50和晶圓20之間的所得鍵結是混合鍵結，包括介電對介電鍵結和金屬對金屬鍵結。
雖然未具體說明，積體電路封裝體200可以是中間結構，接著將積體電路封裝體200翻轉以準備進行對基底22的背面及/或裝置層26的背面的製程。舉例而言，在一些實施例中，中間結構可以被切割成多個積體電路封裝體200，且進行以上對應第7圖到第10圖所述類似的製程。例如，中間結構可以被放置在或附接到載體基底上或是其他適合後續加工步驟的支撐結構。載體基底可藉由釋放層附接到積體電路晶粒50的基底52。釋放層可以由基於聚合物的材料形成，其可以在製程之後與載體基底一起從結構移除。在一些實施例中，載體基底是例如體半導體或玻璃基底的基底。在一些實施例中，釋放層是基於環氧基的熱釋放材料，其在加熱時失去其黏著特性，例如光熱轉換（light-to-heat-conversion；LTHC）釋放塗層。
第14圖至第18圖是根據一些實施例之在用於形成積體電路封裝體300的製程期間的中間步驟的剖視圖。舉例而言，可以在基底22上方形成裝置層26和正面內連線結構30，接著可以在正面內連線結構30上方形成緩衝層42和第一接合層44以附接載體晶圓90，類似於上文所述。此外，導電通孔80可以延伸穿過基底22。雖然未具體繪示，但是一些或全部導電通孔80可以延伸到及/或穿過裝置層26和正面內連線結構30的第一導電特徵34。因此，導電通孔80可電性連接到正面內連線結構30的部分和裝置層26中的裝置。導電通孔80有時也可被稱為矽通孔（through silicon vias；TSVs）。
作為形成導電通孔80的範例，可透過例如蝕刻、銑削、雷射技術、前述的組合及/或類似的製程在基底22及/或正面內連線結構30中形成凹槽。在一些實施例中，在形成正面內連線結構30之前形成穿過基底22的導電通孔80。在其他實施例中，在形成正面內連線結構30之後形成通過基底22和正面內連線結構30的導電通孔80。可在凹槽中例如透過使用氧化技術形成薄介電材料。薄阻障層可以共形地沉積在開口中，例如透過化學氣相沉積、原子層沉積、物理氣相沉積、熱氧化、前述的組合等。阻障層可以由氧化物、氮化物、碳化物、前述的組合或類似的材料形成。導電材料可以沉積在阻障層上方和開口中。導電材料可以透過化學鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積、前述的組合等形成。導電材料的範例是銅、鎢、鋁、銀、金、前述的組合或其他類似的材料。透過例如化學機械平坦化等方式從正面內連線結構30或基底22的表面移除多餘的導電材料和阻障層。阻障層和導電材料的剩餘部分形成導電通孔80。
在第15圖中，可以在積體電路封裝體300的中間結構上執行如以上配合第3圖至第7圖所述的附加製程步驟。舉例而言，如配合第3圖至第5圖所述，緩衝層42和第一接合層44可形成在正面內連線結構30上方。另外，如配合第6圖至第7圖所述，第二接合層46可以形成在載體晶圓90上方，且載體晶圓90可被接合至晶圓20。此外，可翻轉中間結構以進行更進一步的製程。
在第16圖中，在翻轉中間結構之後，基底22被薄化以暴露導電通孔80。可透過薄化製程來完成導電通孔80的暴露，例如研磨製程、化學機械平坦化、回蝕刻、前述的組合等。在如圖所示的實施例中，執行凹陷製程以使基底22的背側表面凹陷，使得導電通孔80與基底22的背側表面齊平。凹陷製程可以是例如適合的回蝕刻製程、化學機械平坦化或其他類似的製程。在一些實施例中，用於暴露導電通孔80的薄化製程包括化學機械平坦化，且導電通孔80凸出於基底22的背面。在一些未具體繪示的實施例中，基底22的背面在化學機械平坦化期間可能會出現凹陷或凹形的曲率。
在第17圖中，可選地在基底22的背面上形成絕緣層30，圍繞導電通孔80的凸出部分。在一些實施例中，絕緣層302由含矽的絕緣體形成，例如氮化矽、氧化矽、氮氧化矽等，且可以透過適合的沉積方法形成，例如旋塗、化學氣相沉積、電漿增強化學氣相沉積（PECVD）、高密度電漿化學氣相沉積（HDP-CVD）等。起初，絕緣層302可蓋住導電通孔80。在沉積之後，可對各個層施行移除製程以移除導電通孔80上方的多餘材料。移除製程可以是平坦化製程，例如化學機械平坦化、回蝕刻、前述的組合或其他類似的製程。在平坦化之後，導電通孔80和絕緣層302的暴露表面是共平面的（在製程變異的範圍內）。在另一實施例中，絕緣層302被省略，且基底22和導電通孔80的暴露表面是共平面的（在製程變異的範圍內）。
儘管未具體說明，在一些實施例中，在薄化基底22之後，可在基底22的背面上方形成內連線結構。內連線結構會電性連接到導電通孔80，且可以是使用與如上所述的背面內連線結構120類似的製程和材料形成。隨後可以在內連線結構上執行如下所述的後續製程步驟。
在第18圖中，在導電通孔80和絕緣層302（或者是當省略絕緣層302時的基底22）的暴露表面上形成凸塊下金屬層（UBM）306。作為形成凸塊下金屬層306的範例，在導電通孔80和絕緣層302的暴露表面上方形成種子層（未圖示）。在一些實施例中，種子層是金屬層，其可以是單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，種子層包括鈦層和位於鈦層上方的銅層。可以使用例如物理氣相沉積等來形成種子層。然後在種子層上形成光阻且將光阻圖案化。可透過旋塗等方式來形成光阻，且可將光阻曝光以進行圖案化。光阻的圖案對應於凸塊下金屬層306。圖案化形成穿過光阻的開口以暴露種子層。然後在光阻的開口中以及種子層的暴露部分上形成導電材料。導電材料可以透過鍍覆製程形成，例如電鍍或化學鍍等。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。接下來，移除光阻和上方未形成導電材料的部分種子層。光阻可透過可接受的灰化或剝離製程來移除，例如使用氧電漿等。一旦移除光阻，即移除種子層的暴露部分，例如透過使用可接受的蝕刻製程。種子層和導電材料的其餘部分形成凸塊下金屬層306。
此外，導電連接器 308 形成在凸塊下金屬層306 上。導電連接器308可以是球柵陣列 （BGA） 連接器、焊球、金屬柱、可控塌陷晶片連接 （C4） 凸塊、微凸塊、化學鍍鎳鈀浸金技術（ENEPIG）所形成的凸塊等。導電連接器308可包括例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，起初通過蒸鍍、電鍍、印刷、焊料轉移、植球等方式來形成焊料層，以形成導電連接器308。一旦在結構上形成了一層焊料，就可以進行回流以將材料成形為所需的凸塊形狀。在另一實施例中，導電連接器308包括透過濺鍍、印刷、電鍍、化學鍍、化學氣相沉積等方式形成的金屬柱（例如銅柱）。金屬柱可以是無焊料的且具有大致上垂直的側壁。在一些實施例中，在金屬柱的頂部形成金屬蓋層。金屬蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金等或前述的組合，且可透過電鍍製程形成。
儘管未具體示出，但是在一些實施例中，積體電路封裝體300可以是中間結構以進行進一步製程。舉例而言，可透過沿著例如在載體晶圓90的封裝區之間的切割線區進行切割來執行單一化製程，以形成多個積體電路封裝體300。單一化製程可包括鋸切、切割等。例如，單一化製程可包括鋸切絕緣層302、基底22、裝置層26、正面內連線結構30、緩衝層42、第一接合層44、第二接合層46和載體晶圓90。然後可將單一化的積體電路封裝體300附接至其他封裝體，且與其他封裝體一起使用。
可以實現多個優點。透過防止或減少高功率或高能量電漿製程對導電特徵的損壞，提高各種積體電路封裝體的良率和可靠性。對導電特徵的電漿誘導損壞會導致由這些導電特徵組成的積體電路的功能短路或不可靠性。舉例而言，可使用高功率電漿製程來沉積介電材料，此介電材料能夠與設置在載體晶圓或積體電路上的另一種介電材料形成牢固的鍵結。在執行高功率電漿製程以形成介電材料之前，在導電特徵上方沉積緩衝層。在後續的高功率電漿製程期間，緩衝層吸收電漿，且防止電漿到達和損壞下方的導電特徵。
在一些實施例中，一種半導體裝置的製造方法包括執行第一電漿沉積以在第一積體電路裝置的第一側上方形成緩衝層，第一積體電路裝置包括第一基底和第一內連線結構；執行第二電漿沉積以在緩衝層上方形成第一接合層，其中在第二電漿沉積期間施加的電漿功率大於在第一電漿沉積期間施加的電漿功率；平坦化第一接合層；在第二基底上形成第二接合層；將第二接合層壓在第一接合層上；以及移除第一基底。在一些實施例中，在第一電漿沉積期間施加的電漿功率介於約100瓦到約2000瓦的範圍內。在一些實施例中，緩衝層防止第一電漿沉積的電漿在第一電漿沉積期間到達第一內連線結構。在一些實施例中，此方法還包括在去除第一基底之後，在第一積體電路裝置的第二側上方形成第二內連線結構。在一些實施例中，裝置層插入於第一內連線結構和第二內連線結構之間。在一些實施例中，此方法更包括在第二內連線結構上方形成導電連接器。在一些實施例中，緩衝層包括未摻雜的矽酸鹽玻璃。在一些實施例中，第一接合層包括高密度電漿氧化矽。
在一些實施例中，一種半導體裝置的製造方法包括在第一基底上方形成裝置層；在第一基底上方形成第一內連線結構；執行低功率電漿沉積以在第一內連線結構上方形成第一介電層；執行高功率電漿沉積以在第一介電層上方形成第二介電層；執行高功率電漿沉積包括使電漿穿透第一介電層的一部分；將第二基底附接到第二介電層，第二基底包括設置在半導體基底上方的第三介電層，且將第二基底附接至第二介電層包括將第二介電層與第三介電層物理接觸。在一些實施例中，第一導電特徵延伸穿過整個第二介電層，其中第二基底還包括延伸穿過整個第三介電層的第二導電特徵，並且其中附接第二基底包括直接接合第一導電特徵到第二導電特徵。在一些實施例中，在低功率電漿沉積期間施加的第一電漿功率在大約100瓦和大約2000瓦之間的範圍內。在一些實施例中，在高功率電漿沉積期間施加的第二電漿功率在大約1000瓦和大約10000瓦之間的範圍內。在一些實施例中，導電通孔延伸穿過第一基底的至少第一部分，並且此方法還包括在將第二基底附著到第二介電層之後，去除第一基底的至少第二部分；在移除至少部分第一基底後，於裝置層上方形成第二內連線結構，其中裝置層介於第一內連線結構與第二內連線結構之間。在一些實施例中，第一介電層形成為具有大於600nm的第一厚度。在一些實施例中，第二介電層形成為具有大於1400nm的第二厚度，並且此方法進一步包括將第二介電層平坦化至大於800nm的第三厚度。
在一些實施例中，一種半導體裝置包括設置在載體上方的第一介電層。此裝置更包括第二介電層，設置在第一介電層上方且具有與第一介電層接合的介面，第二介電層包括氧化矽，第二介電層包括與第一介電層不同的組成。此裝置更包括第三介電層，設置在第二介電層上方且與第二介電層物理接觸，第三介電層包括矽酸鹽玻璃，第三介電層的厚度大於600nm。此裝置包括第一內連線結構，設置在第三介電層上方。此裝置更包括設置在第一內連線結構上方的導電連接器。在一些實施例中，此裝置還包括設置在第一內連線結構上方的裝置層以及設置在裝置層上方的第二內連線結構。在一些實施例中，第三介電層的密度小於第二介電層的密度。在一些實施例中，此裝置亦包括插入於第一內連線結構和導電連接器之間的基底，此基底包括半導體材料。在一些實施例中，此裝置更包括延伸穿過基底的導電通孔，此導電通孔將第一內連線結構電性連接到導電連接器。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
20:第一部分封裝體 22:基底 26:裝置層 30:正面內連線結構 32:第一介電層 34:第一導電特徵 42:緩衝層 44:第一接合層 46:第二接合層 50:積體電路晶粒 52:基底 54:內連線結構 56:晶粒連接器 58:介電層 80:導電通孔 90:載體晶圓 92:推針 100:積體電路封裝體 120:背面內連線結構 122:第二介電層 124:第二導電特徵 130:凸塊下金屬層 132:第三介電層 140:導電連接器 200:積體電路封裝體 202:凹槽 204:第三導電特徵 300:積體電路封裝體 302:絕緣層 306:凸塊下金屬層 308:導電連接器
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種部件未必按照比例繪製。事實上，可能任意地放大或縮小各種部件的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖至第10圖繪示根據一些實施例之形成積體電路封裝體的製程期間的中間步驟的剖視圖。 第11圖至第13圖繪示根據一些實施例之形成積體電路封裝體的製程期間的中間步驟的剖視圖。 第14圖至第18圖繪示根據一些實施例之形成積體電路封裝體的製程期間的中間步驟的剖視圖。
26:裝置層
30:正面內連線結構
42:緩衝層
44:第一接合層
46:第二接合層
90:載體晶圓
100:積體電路封裝體
122:第二介電層
124:第二導電特徵
130:凸塊下金屬層
132:第三介電層
140:導電連接器

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 執行一第一電漿沉積以在一第一積體電路裝置的一第一側上方形成一緩衝層，其中該第一積體電路裝置包括一第一基底以及一第一內連線結構； 執行一第二電漿沉積以在該緩衝層上方形成一第一接合層，其中在該第二電漿沉積期間施加的電漿功率大於在該第一電漿沉積期間施加的電漿功率； 將該第一接合層平坦化； 在一第二基底上方形成一第二接合層； 將該第二接合層壓在該第一接合層上；以及 移除該第一基底。
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