TW202232460A - 閘極驅動電路、閘極驅動裝置與拼接式顯示器 - Google Patents

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Abstract

本發明提供一種閘極驅動電路，包括自舉電路、預充電電路及輸出控制電路。自舉電路由自舉電容與電晶體所組成。自舉電容的第一端於第一時間具有第一電壓。預充電電路連接自舉電容的第一端。預充電電路在第二時間將自舉電容的第一端由第一電壓抬升至第二電壓。自舉電路在第三時間將自舉電容的第一端由第二電壓抬升至第三電壓。輸出控制電路連接自舉電容的第一端。輸出控制電路在第四時間將自舉電容的第一端由第三電壓抬升至第四電壓。

Description

閘極驅動電路、閘極驅動裝置與拼接式顯示器
本發明是關於一種閘極驅動電路，且特別是有關於一種顯示裝置的閘極驅動電路、閘極驅動裝置與拼接式顯示器。
薄膜電晶體液晶顯示器(Thin Film Transistor Liquid Crystal Displays，TFT-LCDs)已成為現代顯示科技產品的主流，應用於手機上，有輕巧、方便攜帶等特點。相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器生產成本低，且能夠在低溫下製作在大面積的玻璃基板上，具有高均勻性與高依賴性且能提高生產速率。
隨著系統整合式玻璃面板(System-on-Glass，SOG)的概念被陸續提出，近年來許多產品將顯示器驅動電路中的閘極掃描驅動電路(Gate driver或Scan driver)整合在玻璃基板上，即為GOA(Gate Driver on Array)電路。GOA電路具有諸多優勢，不但可以減少顯示器邊框的面積來達成窄邊框之外，更能夠減少閘極掃描驅動積體電路(Integrated Circuit，IC)的使用，降低購買IC成本及避免玻璃與IC貼合時斷線問題，用以提升產品良率。目前在手機、筆記型電腦…等中小型顯示器中已廣泛運用，甚至也已能在大型顯示器產品上看到GOA的應用。
目前電子產品的面板設計逐漸走向窄邊框化，而車載顯示的需求則是往大尺寸發展的趨勢，如何結合這些目標是整個產業的趨勢，也是所有電子產品所共同面臨到的問題。在設計上來說，希望能採用若干機制減少電晶體數量進而節省不必要的佈局面積。
除此之外，為達到良好的畫面品質，螢幕解析度必須提升。在此情況下每條掃描線開啟的時間勢必會縮短，而非晶矽(a-Si)的載子遷移率(mobility)相對較低，如何提升閘極驅動電路的驅動能力，同時還能夠通過在高溫(例如是攝氏85度)時的壓力測試也是需要考量的信賴性目標。
由此可知，如何設計出具有較小的佈局面積以及對極端溫度具有高信賴性的閘極驅動電路，是目前閘極驅動電路的開發重點之一。
本發明之目的在於提出一種閘極驅動電路，包括自舉電路、預充電電路及輸出控制電路。自舉電路由自舉電容與電晶體所組成。自舉電容的第一端於第一時間具有第一電壓。預充電電路連接自舉電容的第一端，預充電電路在第二時間將自舉電容的第一端由第一電壓抬升至第二電壓。自舉電路在第三時間將自舉電容的第一端由第二電壓抬升至第三電壓。輸出控制電路連接自舉電容的第一端，輸出控制電路在第四時間將自舉電容的第一端由第三電壓抬升至第四電壓。
在一些實施例中，上述預充電電路包括第一電晶體。第一電晶體的第一端連接自舉電容的第一端。
在一些實施例中，上述閘極驅動電路更包括放電電路，放電電路包含第二電晶體。第二電晶體的第一端連接自舉電容的第一端，第二電晶體的第二端接收第一系統低電壓。
在一些實施例中，上述輸出控制電路包括第三電晶體。第三電晶體的控制端連接自舉電容的第一端且第三電晶體的第一端接收第一時脈訊號，使得第三電晶體的第二端產生閘極驅動訊號。
在一些實施例中，上述自舉電路的電晶體為第四電晶體，上述自舉電容的第二端連接第四電晶體的第一端。
在一些實施例中，上述閘極驅動電路更包括第一抗雜訊電路，第一抗雜訊電路包括第五電晶體與第六電晶體。第五電晶體的第一端與第六電晶體的第一端連接第三電晶體的第二端，第五電晶體的第二端與第六電晶體的第二端接收第一系統低電壓。第五電晶體的控制端連接第一節點，第六電晶體的控制端連接第二節點。
在一些實施例中，上述閘極驅動電路更包括第一負偏壓補償電路，第一負偏壓補償電路包括第七電晶體與第八電晶體。第七電晶體的第一端與控制端接收第二時脈訊號，第七電晶體的第二端與第八電晶體的第一端連接第一節點，第八電晶體的控制端接收第三時脈訊號，第八電晶體的第二端接收第二系統低電壓。
在一些實施例中，上述第二系統低電壓低於第一系統低電壓。
在一些實施例中，上述閘極驅動電路更包括第二抗雜訊電路，第二抗雜訊電路包括第九電晶體。第九電晶體的第一端連接自舉電容的第一端，第九電晶體的第二端接收第一系統低電壓，第九電晶體的控制端連接第二節點。
在一些實施例中，上述閘極驅動電路更包括第二負偏壓補償電路，第二負偏壓補償電路包括第十電晶體、第十一電晶體與第十二電晶體。第十一電晶體的第一端與控制端接收第一時脈訊號，第十電晶體的第一端、第十一電晶體的第二端與第十二電晶體的第一端連接第二節點，第十電晶體的第二端與第十二電晶體的第二端接收第二系統低電壓，第十二電晶體的控制端接收第二時脈訊號。
在一些實施例中，於第一時間，導通第一電晶體以使自舉電容的第一端具有第一電壓。
在一些實施例中，於第二時間，導通第一電晶體且提供高電壓準位至第一電晶體的第二端以將自舉電容的第一端由第一電壓抬升至第二電壓。
在一些實施例中，於第三時間，提供高電壓準位至第四電晶體的第二端以將自舉電容的第一端由第二電壓抬升至第三電壓。
在一些實施例中，於第四時間與第五時間，第三電晶體的第一端所接收的第一時脈訊號處於高電壓準位以將自舉電容的第一端由第三電壓抬升至第四電壓。
在一些實施例中，於第四時間與第五時間，第九電晶體用以維持自舉電容的第一端所具有的第四電壓。
在一些實施例中，於第六時間，第三電晶體的第一端所接收第一時脈訊號處於第一系統低電壓，以將自舉電容的第一端由第四電壓下拉至第三電壓。
在一些實施例中，於第七時間，第二電晶體的控制端處於高電壓準位，導通第二電晶體以將自舉電容的第一端由第三電壓下拉至第一電壓。
在一些實施例中，於第六時間與第七時間，關斷第九電晶體，以使第九電晶體進行負偏壓補償。
在一些實施例中，於第八時間與第九時間，第十一電晶體的第一端與控制端所接收第一時脈訊號處於高電壓準位，導通第九電晶體以下拉自舉電容的第一端至第一系統低電壓，從而防止雜訊產生。於第八時間與第九時間，關斷第五電晶體，以使第五電晶體進行負偏壓補償。
本發明之目的在於另提出一種閘極驅動裝置，包括多級閘極驅動電路分別用以產生多個閘極驅動訊號。第N級閘極驅動電路包括自舉電路、預充電電路及輸出控制電路。自舉電路由自舉電容與電晶體所組成。自舉電容的第一端於第一時間具有第一電壓。預充電電路連接自舉電容的第一端，預充電電路在第二時間將自舉電容的第一端由第一電壓抬升至第二電壓。自舉電路在第三時間將自舉電容的第一端由第二電壓抬升至第三電壓。輸出控制電路連接自舉電容的第一端，輸出控制電路在第四時間將自舉電容的第一端由第三電壓抬升至第四電壓。N為大於1的正整數。
本發明之目的在於另提出一種拼接式顯示器，包括多個顯示面板設置於拼接式顯示器的顯示區域，所述多個顯示面板係彼此拼接，每個顯示面板具有閘極驅動裝置，閘極驅動裝置包括多級閘極驅動電路分別用以產生多個閘極驅動訊號。第N級閘極驅動電路包括自舉電路、預充電電路及輸出控制電路。自舉電路由自舉電容與電晶體所組成。自舉電容的第一端於第一時間具有第一電壓。預充電電路連接自舉電容的第一端，預充電電路在第二時間將自舉電容的第一端由第一電壓抬升至第二電壓。自舉電路在第三時間將自舉電容的第一端由第二電壓抬升至第三電壓。輸出控制電路連接自舉電容的第一端，輸出控制電路在第四時間將自舉電容的第一端由第三電壓抬升至第四電壓。N為大於1的正整數。設置於拼接式顯示器的邊框區域的電源匯流排由第一電源匯流排線與第二電源匯流排線所組成，其中第一電源匯流排線用以供給第一電壓給所述多個顯示面板，其中第二電源匯流排線用以供給低於第一電壓的系統低電壓給所述多個顯示面板。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下仔細討論本發明的實施例。然而，可以理解的是，實施例提供許多可應用的概念，其可實施於各式各樣的特定內容中。所討論、揭示之實施例僅供說明，並非用以限定本發明之範圍。關於本文中所使用之『第一』、『第二』、…等，並非特別指次序或順位的意思，其僅為了區別以相同技術用語描述的元件或操作。
圖1係根據本發明的實施例之閘極驅動裝置1的電路圖。閘極驅動裝置1包括多級閘極驅動電路，上述的多級閘極驅動電路分別用以產生多個閘極驅動訊號。舉例而言，第N級閘極驅動電路10[N]用以產生第N級閘極驅動訊號GN，第N+1級閘極驅動電路10[N+1]用以產生第N+1級閘極驅動訊號GN+1，第N+2級閘極驅動電路10[N+2]用以產生第N+2級閘極驅動訊號GN+2，依此類推。其中，圖1中所示的閘極驅動電路的數量僅為例示，本發明不限於此。其中，N為大於1的正整數。
圖2係根據本發明的實施例之第N級閘極驅動電路10[N]的電路圖。第N級閘極驅動電路10[N]包括預充電電路110、放電電路120、自舉(bootstrapping)電路130、第一抗雜訊電路140、第一負偏壓補償電路150、第二抗雜訊電路160、第二負偏壓補償電路170與輸出控制電路180。
預充電電路110包括第一電晶體M1，第一電晶體M1包括第一端、第二端與控制端。放電電路120包括第二電晶體M2，第二電晶體M2包括第一端、第二端與控制端。輸出控制電路180包括第三電晶體M3，第三電晶體M3包括第一端、第二端與控制端。自舉電路130由自舉電容C1與第四電晶體M4所組成，第四電晶體M4包括第一端、第二端與控制端。
對於自舉電路130而言，自舉電容C1的第一端連接節點QN，自舉電容C1的第二端透過節點AN連接第四電晶體M4的第一端，第四電晶體M4的控制端用以接收第N-2級閘極驅動訊號GN-2，第四電晶體M4的第二端用以接收第N-1級閘極驅動訊號GN-1。
對於預充電電路110而言，第一電晶體M1的第一端透過節點QN連接自舉電容C1的第一端，意即，預充電電路110連接自舉電路130。第一電晶體M1的控制端用以接收第N-3級閘極驅動訊號GN-3，第一電晶體M1的第二端用以接收第N-2級閘極驅動訊號GN-2。
對於輸出控制電路180而言，第三電晶體M3的第一端用以接收第一時脈訊號CLK3，第三電晶體M3的控制端透過節點QN連接自舉電容C1的第一端與第一電晶體M1的第一端，意即，輸出控制電路180連接預充電電路110與自舉電路130。第三電晶體M3根據第三電晶體M3的第一端所接收的第一時脈訊號CLK3與第三電晶體M3的控制端所連接的節點QN的電壓訊號來於第三電晶體M3的第二端產生第N級閘極驅動訊號GN。具體而言，第N級閘極驅動電路10[N]的輸出控制電路180透過第三電晶體M3的第二端來輸出第N級閘極驅動訊號GN。
對於放電電路120而言，第二電晶體M2的第一端透過節點QN連接第一電晶體M1的第一端、自舉電容C1的第一端與第三電晶體M3的控制端，意即，放電電路120連接預充電電路110、自舉電路130與輸出控制電路180。第二電晶體M2的控制端用以接收第N+3級閘極驅動訊號GN+3，第二電晶體M2的第二端用以接收第一系統低電壓VSS。
第一抗雜訊電路140包括第五電晶體M5與第六電晶體M6，第五電晶體M5包括第一端、第二端與控制端，第六電晶體M6包括第一端、第二端與控制端。第五電晶體M5的第一端與第六電晶體M6的第一端連接第三電晶體M3的第二端，意即，第一抗雜訊電路140連接輸出控制電路180。第五電晶體M5的控制端連接節點WN，第六電晶體M6的控制端連接節點PN。第五電晶體M5的第二端與第六電晶體M6的第二端用以接收第一系統低電壓VSS。
第一負偏壓補償電路150包括第七電晶體M7與第八電晶體M8，第七電晶體M7包括第一端、第二端與控制端，第八電晶體M8包括第一端、第二端與控制端。第七電晶體M7的第一端與控制端接收第二時脈訊號CLK1。第七電晶體M7的第二端連接第八電晶體M8的第一端，且第七電晶體M7的第二端與第八電晶體M8的第一端透過節點WN連接第五電晶體M5的控制端，意即，第一負偏壓補償電路150連接第一抗雜訊電路140。第八電晶體M8的控制端接收第三時脈訊號CLK2，第八電晶體M8的第二端接收第二系統低電壓VSS2。
在本發明的實施例中，第二系統低電壓VSS2低於第一系統低電壓VSS。舉例而言，第二系統低電壓VSS2為-10伏特(Volt，V)，第一系統低電壓VSS為-6伏特，高電壓準位VDD為18伏特，但本發明不限於此。
第二抗雜訊電路160包括第九電晶體M9，第九電晶體M9包括第一端、第二端與控制端。第九電晶體M9的第一端透過節點QN連接第一電晶體M1的第一端、第二電晶體M2的第一端、自舉電容C1的第一端與第三電晶體M3的控制端，意即，第二抗雜訊電路160連接預充電電路110、放電電路120、自舉電路130與輸出控制電路180。第九電晶體M9的第二端接收第一系統低電壓VSS。第九電晶體M9的控制端連接節點PN。
第二負偏壓補償電路170包括第十電晶體M10、第十一電晶體M11與第十二電晶體M12，第十電晶體M10包括第一端、第二端與控制端，第十一電晶體M11包括第一端、第二端與控制端，第十二電晶體M12包括第一端、第二端與控制端。第十一電晶體M11的第一端與控制端接收第一時脈訊號CLK3。第十電晶體M10的第一端連接第十一電晶體M11的第二端與第十二電晶體M12的第一端，且第十電晶體M10的第一端、第十一電晶體M11的第二端與第十二電晶體M12的第一端透過節點PN連接第九電晶體M9的控制端，意即，第二負偏壓補償電路170連接第二抗雜訊電路160。第十電晶體M10的控制端連接節點QN，第十二電晶體M12的控制端接收第二時脈訊號CLK1，第十電晶體M10的第二端與第十二電晶體M12的第二端接收第二系統低電壓VSS2。
由上述了解第N級閘極驅動電路10[N]的細部之元件連接關係之後，以下續就本案之電路的作動方式以及如何達成驅動能力的提升進行說明。請同時參照圖2與圖3，圖3係根據本發明的實施例之第N級閘極驅動電路10[N]的電路時序圖。
首先，於第一時間T1區間，預充電電路110的第一電晶體M1的控制端所接收的第N-3級閘極驅動訊號GN-3處於高電壓準位VDD以導通第一電晶體M1，使得第一電晶體M1的第一端所連接的節點QN的電壓準位下拉至第一電壓，其中，第一電壓相當於第一電晶體M1的第二端所接收的第N-2級閘極驅動訊號GN-2的當前電壓準位(即，第一系統低電壓VSS)。
接著，於第二時間T2區間，預充電電路110的第一電晶體M1的控制端所接收的第N-3級閘極驅動訊號GN-3處於高電壓準位VDD以持續導通第一電晶體M1，同時第一電晶體M1的第二端所接收的第N-2級閘極驅動訊號GN-2由第一系統低電壓VSS轉變為高電壓準位VDD，使得第一電晶體M1的第一端所連接的節點QN進行第一次電壓抬升。具體而言，節點QN的電壓準位被抬升至第二電壓，其中，第二電壓相當於高電壓準位VDD減去第一電晶體M1的臨界電壓Vth(即，VDD-Vth)，且第三電晶體M3的控制端所連接的節點QN所具有的第二電壓還使得輸出控制電路180的第三電晶體M3導通。
另一方面，此時自舉電路130的第四電晶體M4的控制端所接收的第N-2級閘極驅動訊號GN-2由第一系統低電壓VSS轉變為高電壓準位VDD以導通第四電晶體M4，使得第四電晶體M4的第一端所連接的節點AN的電壓準位大致相當於第四電晶體M4的第二端所接收的第N-1級閘極驅動訊號GN-1的當前電壓準位(即，第一系統低電壓VSS)。因此，節點QN與節點AN之間的電壓差使得自舉電容C1有電位(即，VDD-Vth-VSS)，以利後續電容耦合的動作產生。
此外，此時第二抗雜訊電路160的第九電晶體M9關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以下拉第九電晶體M9的控制端的電壓準位至第十電晶體M10的第二端與第十二電晶體M12的第二端所接收的第二系統低電壓VSS2，使得第九電晶體M9的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第九電晶體M9的較低的Vgs跨壓使第九電晶體M9操作在更低的漏電狀態，達成在第二時間T2區間的工作狀態下，第九電晶體M9的第一端所連接的節點QN的電壓準位能夠有效地維持在第二電壓，而不會因為第九電晶體M9的漏電導致節點QN的電壓準位無法有效地維持住。
另外，此時第五電晶體M5、第七電晶體M7、第八電晶體M8會同時開啟，並下拉第五電晶體M5的第一端所接收的第N級閘極驅動訊號GN至第五電晶體M5的第二端所接收的第一系統低電壓VSS，以防止雜訊產生。
接著，於第三時間T3區間，預充電電路110的第一電晶體M1的控制端所接收的第N-3級閘極驅動訊號GN-3由高電壓準位VDD轉變為第一系統低電壓VSS以關斷第一電晶體M1，且自舉電路130的第四電晶體M4的控制端所接收的第N-2級閘極驅動訊號GN-2處於高電壓準位VDD以持續導通第四電晶體M4，同時第四電晶體M4的第二端所接收的第N-1級閘極驅動訊號GN-1由第一系統低電壓VSS轉變為高電壓準位VDD，使得第四電晶體M4的第一端所連接的節點AN進行充電而有電壓抬升。利用自舉電容C1的電容耦合的特性，使得節點QN進行第二次電壓抬升。具體而言，節點QN的電壓準位被抬升至第三電壓(即，VDD-Vth+△V1)。
此外，此時第二抗雜訊電路160的第九電晶體M9關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以第九電晶體M9的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第九電晶體M9的較低的Vgs跨壓使第九電晶體M9操作在更低的漏電狀態，達成在第三時間T3區間的工作狀態下，第九電晶體M9的第一端所連接的節點QN的電壓準位能夠有效地維持在第三電壓，而不會因為第九電晶體M9的漏電導致節點QN的電壓準位無法有效地維持住。
另外，此時第五電晶體M5、第七電晶體M7、第八電晶體M8會同時開啟，並下拉第五電晶體M5的第一端所接收的第N級閘極驅動訊號GN至第五電晶體M5的第二端所接收的第一系統低電壓VSS，以防止雜訊產生。
接著，於第四時間T4與第五時間T5區間，自舉電路130的第四電晶體M4的控制端所接收的第N-2級閘極驅動訊號GN-2由高電壓準位VDD轉變為第一系統低電壓VSS以關斷第四電晶體M4，且輸出控制電路180的第三電晶體M3的第一端所接收的第一時脈訊號CLK3由第一系統低電壓VSS轉變為高電壓準位VDD，利用第三電晶體M3的寄生電容(例如閘極-汲極間電容Cgd)的電容耦合的特性，使得第三電晶體M3的控制端所連接的節點QN進行第三次電壓抬升。具體而言，節點QN的電壓準位被抬升至第四電壓(即，VDD-Vth+△V1+△V2)。
另一方面，此時利用第三電晶體M3的寄生電容(例如閘極-源極間電容Cgs)的電容耦合的特性，使得第三電晶體M3的第二端所輸出的第N級閘極驅動訊號GN的電壓準位被抬升至大致相當於第三電晶體M3的控制端所連接的節點QN的電壓準位。換言之，於第四時間T4與第五時間T5區間，輸出控制電路180依據自舉電容C1的第一端的第四電壓與第一時脈訊號CLK3，以上拉第三電晶體M3的第二端所輸出的第N級閘極驅動訊號GN。
值得注意的是，執行到第四時間T4與第五時間T5區間時，節點QN的電壓準位是最高的，由圖3的電路時序圖可觀之，於工作狀態，即，於第二時間T2區間拉升自舉電容C1的第一端至第二電壓VDD-Vth，於第三時間T3區間繼續拉升自舉電容C1的第一端的第二電壓VDD-Vth至第三電壓VDD-Vth+△V1，最後於第四時間T4與第五時間T5區間拉升自舉電容C1的第一端的第三電壓VDD-Vth+△V1至第四電壓VDD-Vth+△V1+△V2，藉由時序來使自舉電容C1進行多段的耦合，利用先充電後耦合抬升之方式，使得第N級閘極驅動電路10[N]的節點QN能被抬升至較高的電壓準位，使得閘極驅動電路10[N]的第N級閘極驅動訊號GN的電壓準位也因此被抬升至較高的電壓準位，進而大幅提升第N級閘極驅動電路10[N]的驅動能力。
另外，利用時序來使自舉電容C1進行多段的耦合，能使得第N級閘極驅動電路10[N]的節點QN即使在低溫(例如是攝氏-40度)環境下也能夠快速地被抬升至指定的電壓準位，可以解決非晶矽在低溫時的載子遷移率過低導致電流驅動能力大幅下降之問題，從而使得本發明的電路更適用於有高速需求之顯示裝置。此外，利用時序來使自舉電容C1進行多段的耦合，也能夠補償電路因高溫(例如是攝氏85度、90度等等)所造成的電性衰退，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫(例如是攝氏85度)時的壓力測試。
應注意的是，本發明的自舉電容C1所連接的元件僅有五個電晶體(即，第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4與第九電晶體M9)，因此可使得自舉電容C1的電壓耦合效率大幅提升。另一方面，本發明的閘極驅動電路10[N]的電路設計是更精簡化，透過減少的元件數量以節省佈局面積且降低製作成本，能夠設計出符合中型尺寸之GOA，也使得本發明的閘極驅動電路10[N]更適用於有高解析度和/或窄邊框之需求的顯示裝置，例如：指紋辨識顯示裝置、畫素陣列顯示裝置、有機發光二極體顯示裝置、微發光二極體顯示裝置、次毫米發光二極體顯示裝置等等。
此外，於第四時間T4與第五時間T5區間，第二抗雜訊電路160的第九電晶體M9關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以第九電晶體M9的閘極-源極間電壓Vgs仍是呈現VSS2減去VSS的電壓值。如此一來，關斷的第九電晶體M9的較低的Vgs跨壓使第九電晶體M9操作在更低的漏電狀態，達成在第四時間T4與第五時間T5區間的工作狀態下，第九電晶體M9的第一端所連接的節點QN的電壓準位能夠有效地維持在第四電壓，而不會因為第九電晶體M9的漏電導致節點QN的電壓準位無法有效地維持住。
此外，此時第一抗雜訊電路140的第五電晶體M5關斷，且第一負偏壓補償電路150的第七電晶體M7與第八電晶體M8導通，所以下拉第五電晶體M5的控制端的電壓準位至第八電晶體M8的第二端所接收的第二系統低電壓VSS2，使得第五電晶體M5的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第五電晶體M5的較低的Vgs跨壓使第五電晶體M5操作在更低的漏電狀態，達成在第四時間T4與第五時間T5區間的工作狀態下，第五電晶體M5的第一端所接收的第N級閘極驅動訊號GN的電壓準位能夠有效地維持在第四電壓，而不會因為第五電晶體M5的漏電導致第N級閘極驅動訊號GN的電壓準位無法有效地維持住。
再者，此時第一抗雜訊電路140的第六電晶體M6關斷，且第六電晶體M6的控制端所連接的節點PN被下拉至第十電晶體M10的第二端與第十二電晶體M12的第二端所接收的第二系統低電壓VSS2，使得第六電晶體M6的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，關斷的第六電晶體M6的較低的Vgs跨壓使第六電晶體M6操作在更低的漏電狀態，達成在第四時間T4與第五時間T5區間的工作狀態下，第六電晶體M6的第一端所接收的第N級閘極驅動訊號GN的電壓準位能夠有效地維持在第四電壓，而不會因為第六電晶體M6的漏電導致第N級閘極驅動訊號GN的電壓準位無法有效地維持住。
具體而言，於第N級閘極驅動電路10[N]的工作狀態下(即，於第二時間T2至第五時間T5區間)，透過第一抗雜訊電路140、第一負偏壓補償電路150、第二抗雜訊電路160和/或第二負偏壓補償電路170來使節點QN和/或第N級閘極驅動訊號GN的電壓準位能夠有效地維持，而不會漏電導致節點QN和/或第N級閘極驅動訊號GN的電壓準位無法有效地維持住。再者，關斷的第九電晶體M9的較低的Vgs跨壓可以提升高溫環境下閘極驅動電路的壽命，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
接著，於第六時間T6區間，輸出控制電路180的第三電晶體M3的第一端所接收的第一時脈訊號CLK3由高電壓準位VDD轉變為第一系統低電壓VSS，利用第三電晶體M3的寄生電容(例如閘極-汲極間電容Cgd)的電容耦合的特性，使得第三電晶體M3的控制端所連接的節點QN的電壓準位被下拉至第三電壓(即，VDD-Vth+△V1)。
另一方面，此時由於第一時脈訊號CLK3由高電壓準位VDD轉變為第一系統低電壓VSS，使得導通的第三電晶體M3的第二端所接收的第N級閘極驅動訊號GN進行放電。同時，第七電晶體M7的第一端與控制端所接收的第二時脈訊號CLK1由第一系統低電壓VSS轉變為高電壓準位VDD，以將第五電晶體M5的控制端所連接的節點WN進行電壓抬升，從而導通第五電晶體M5，使得導通的第五電晶體M5的第一端所接收的第N級閘極驅動訊號GN透過第五電晶體M5的第二端所接收的第一系統低電壓VSS進行放電，而使得第N級閘極驅動訊號GN被下拉至第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生。
另外，此時第一抗雜訊電路140的第六電晶體M6關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以下拉第六電晶體M6的控制端所連接的節點PN的電壓準位至第十電晶體M10的第二端與第十二電晶體M12的第二端所接收的第二系統低電壓VSS2，使得第六電晶體M6的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第六電晶體M6上，透過負偏壓補償的機制，可有效將第六電晶體M6的絕緣體層中缺陷所捕捉的電子排除，來使得第六電晶體M6形成通道的臨界電壓回復到未劣化前的狀態。
再者，此時第二抗雜訊電路160的第九電晶體M9關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以下拉第九電晶體M9的控制端的電壓準位至第十電晶體M10的第二端與第十二電晶體M12的第二端所接收的第二系統低電壓VSS2，使得第九電晶體M9的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第九電晶體M9上，透過負偏壓補償的機制，可有效將第九電晶體M9的絕緣體層中缺陷所捕捉的電子排除，來使得第九電晶體M9形成通道的臨界電壓回復到未劣化前的狀態。
接著，於第七時間T7區間，放電電路120的第二電晶體M2的控制端所接收的第N+3級閘極驅動訊號GN+3處於高電壓準位VDD以導通第二電晶體M2，使得導通的第二電晶體M2的第一端所連接的節點QN透過第二電晶體M2的第二端進行放電而被下拉至第二電晶體M2的第二端所接收的第一系統低電壓VSS，且第三電晶體M3的控制端所連接的節點QN所具有的第一系統低電壓VSS還使得第三電晶體M3關斷。
此外，此時第五電晶體M5持續導通，使得導通的第五電晶體M5的第一端所接收的第N級閘極驅動訊號GN透過第五電晶體M5的第二端所接收的第一系統低電壓VSS而維持在第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生。
另外，此時第一抗雜訊電路140的第六電晶體M6關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以下拉第六電晶體M6的控制端所連接的節點PN的電壓準位至第十電晶體M10的第二端與第十二電晶體M12的第二端所接收的第二系統低電壓VSS2，使得第六電晶體M6的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第六電晶體M6上，透過負偏壓補償的機制，可有效將第六電晶體M6的絕緣體層中缺陷所捕捉的電子排除，來使得第六電晶體M6形成通道的臨界電壓回復到未劣化前的狀態。
再者，此時第二抗雜訊電路160的第九電晶體M9關斷，且第二負偏壓補償電路170的第十電晶體M10、第十一電晶體M11與第十二電晶體M12導通，所以下拉第九電晶體M9的控制端的電壓準位至第十電晶體M10的第二端與第十二電晶體M12的第二端所接收的第二系統低電壓VSS2，使得第九電晶體M9的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第九電晶體M9上，透過負偏壓補償的機制，可有效將第九電晶體M9的絕緣體層中缺陷所捕捉的電子排除，來使得第九電晶體M9形成通道的臨界電壓回復到未劣化前的狀態。
具體而言，於第七時間T7區間，關斷的第九電晶體M9的較低的Vgs跨壓可以提升高溫環境下閘極驅動電路的壽命，如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
接著，於第八時間T8與第九時間T9區間，第十一電晶體M11的第一端與控制端所接收的第一時脈訊號CLK3由第一系統低電壓VSS轉變為高電壓準位VDD，使得導通的第十一電晶體M11的第二端所連接的節點PN的電壓準位被抬升至高電壓準位VDD減去第十一電晶體M11的臨界電壓。
因此，此時節點PN所具有的較高的電壓準位使得第二抗雜訊電路160的第九電晶體M9導通，導通的第九電晶體M9使得第九電晶體M9的第一端所連接的節點QN能維持於第九電晶體M9的第二端所接收的第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生；此時節點PN所具有的較高的電壓準位使得第一抗雜訊電路140的第六電晶體M6導通，導通的第六電晶體M6使得第六電晶體M6的第一端所接收的第N級閘極驅動訊號GN能維持於第六電晶體M6的第二端所接收的第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生。
此外，此時第一抗雜訊電路140的第五電晶體M5關斷，且第一負偏壓補償電路150的第七電晶體M7與第八電晶體M8導通，所以下拉第五電晶體M5的控制端的電壓準位至第八電晶體M8的第二端所接收的第二系統低電壓VSS2，使得第五電晶體M5的閘極-源極間電壓Vgs是呈現VSS2減去VSS的電壓值(例如-10V減去-6V所得之-4V)。如此一來，此跨壓使得負偏壓補償會發生在第五電晶體M5上，透過負偏壓補償的機制，可有效將第五電晶體M5的絕緣體層中缺陷所捕捉的電子排除，來使得第五電晶體M5形成通道的臨界電壓回復到未劣化前的狀態。
當第九時間T9區間結束後，在非工作狀態下，會一直持續第六時間T6區間到第九時間T9區間的動作，直到下一個更新周期到來，才會再從第一時間T1區間的時序開始動作。
具體而言，於第N級閘極驅動電路10[N]的非工作狀態下(即，於第六時間T6至第九時間T9區間)，透過第一抗雜訊電路140和/或第二抗雜訊電路160來使節點QN和/或第N級閘極驅動訊號GN的電壓準位維持於第一系統低電壓VSS，以防範在非工作狀態下，有雜訊的產生，藉以達到全時段抗雜訊的功效，以達成窄邊框的顯示裝置之閘極驅動電路具有輸出低雜訊的需求。
並且，於第N級閘極驅動電路10[N]的非工作狀態下(即，於第六時間T6至第九時間T9區間)，藉由第一負偏壓補償電路150和/或第二負偏壓補償電路170來透過負偏壓補償的機制，使得電晶體形成通道的臨界電壓回復到未劣化前的狀態，從而降低元件劣化程度。由此可得知，針對長時間正偏壓操作使得電晶體元件有臨界電壓往右偏移問題，本發明利用第一負偏壓補償電路150與第二負偏壓補償電路170的設計來對長時間操作的元件進行臨界電壓往左偏移的補償，能夠改善元件劣化的問題，進而延長電路的壽命。
值得一提的是，圖3所示出者，為第N級閘極驅動電路10[N]的電路時序圖，對於第N級閘極驅動電路10[N]而言，其接收時脈訊號CLK1、CK2、CLK3。如圖1所示，第N+1級閘極驅動電路10[N+1]則是接收時脈訊號CLK2、CK3、CLK4，第N+2級閘極驅動電路10[N+2]則是接收時脈訊號CK3、CLK4、CLK1，第N+3級閘極驅動電路則是接收時脈訊號CK4、CLK1、CLK2，依此類推。圖4係根據本發明的實施例之時脈訊號CLK1、CLK2、CK3、CLK4的時序圖。如圖4所示，時脈訊號CLK1與CK2處於高的電壓準位的時間區間部分重疊，時脈訊號CLK2與CK3處於高的電壓準位的時間區間部分重疊，時脈訊號CLK3與CK4處於高的電壓準位的時間區間部分重疊。
另外，同樣應可以理解的是，第N+1級閘極驅動電路10[N+1]的第三電晶體M3的第二端係用以輸出第N+1級閘極驅動訊號GN+1，第N+1級閘極驅動電路10[N+1]的第一電晶體M1的控制端與第二電晶體M2的第二端係用以接收第N-1級閘極驅動訊號GN-1，第N+1級閘極驅動電路10[N+1]的第一電晶體M1的第二端係用以接收第N級閘極驅動訊號GN，第N+1級閘極驅動電路10[N+1]的第二電晶體M2的控制端係用以接收第N-2級閘極驅動訊號GN-2，第N+1級閘極驅動電路10[N+1]的第四電晶體M4的控制端係用以接收第N+4級閘極驅動訊號GN+4，依此類推。
值得一提的是，如圖2所示，本揭露的第N級閘極驅動電路10[N]僅有兩個直流電壓源(即第一系統低電壓VSS與第二系統低電壓VSS2)，而沒有高電壓準位VDD的直流電壓源，因此，本揭露的閘極驅動裝置1不需要於電路的邊緣佈設高電壓準位VDD的直流電壓源的金屬佈線，從而使得本揭露的閘極驅動裝置1更適用於窄邊框的顯示裝置，並且，更適用於拼接式顯示器。
圖5係根據本發明的實施例之拼接式顯示器的示意圖。拼接式顯示器包括彼此拼接的多個顯示面板20設置於拼接式顯示器的顯示區域R1，每個顯示面板20具有閘極驅動裝置(圖未示，且其電路組成與操作相同於上述之閘極驅動裝置1，故於此不再贅述)，閘極驅動裝置包括多級閘極驅動電路(圖未示，且其電路組成與操作相同於上述之閘極驅動裝置1的多級閘極驅動電路，故於此不再贅述)。設置於拼接式顯示器的邊框區域R2的電源匯流排由電源匯流排線BUS_VSS與電源匯流排線BUS_VSS2所組成，電源匯流排線BUS_VSS用以供給第一系統低電壓VSS給每個顯示面板20的多級閘極驅動電路，電源匯流排線BUS_VSS2用以供給第一系統低電壓VSS給每個顯示面板20的多級閘極驅動電路。設置於拼接式顯示器的邊框區域R2的訊號匯流排包含時脈訊號匯流排線BUS_CLK1、BUS_CLK2、BUS_CLK3、BUS_CLK4，分別用以供給時脈訊號CLK1、CLK2、CLK3、CLK4給每個顯示面板20的多級閘極驅動電路。如圖5所示，本揭露的拼接式顯示器不需要於邊框區域R2佈設用以供給高電壓準位VDD的電源匯流排線，從而使得本揭露的拼接式顯示器的邊框變窄，而有更佳的視覺體驗。請同時參圖6及下列表(一)，圖6係根據本發明的實施例之閘極驅動電路的閘極驅動訊號在高溫(攝氏85度)環境下的波形圖，橫軸為時間，縱軸為電壓值，其中，G1表示第1級閘極驅動電路所輸出的第1級閘極驅動訊號、G2表示第2級閘極驅動電路所輸出的第2級閘極驅動訊號、G3表示第3級閘極驅動電路所輸出的第3級閘極驅動訊號，依此類推。表(一)為閘極驅動電路在高溫(攝氏85度)環境下的量測結果： 表(一)
  雜訊(RMS) 上升時間(µs) 下降時間(µs)
G1 0.16 2.05 1.83
G2 0.16 2.04 1.89
G3 1.16 2.04 1.89
G4 0.16 2.06 1.91
G5 0.16 2.04 1.89
G6 0.16 2.05 1.89
G7 0.16 2.05 1.9
G8 0.16 2.02 1.94
其中，上升時間(rising time)的定義為從-6V(第一系統低電壓VSS)充電到18V(高電壓準位VDD)中10%到90%電壓變化所需的時間，下降時間(falling time)的定義為從18V放電到-6V中90%到10%電壓變化所需的時間。由表(一)中的上升時間、下降時間及雜訊的量測數值可得知，本發明的實施例之閘極驅動電路具有好的上升時間與下降時間(上升時間快、下降時間業更快)、雜訊(RMS)也都在0.5以下，且表(一)中的量測數值都很相近，故驅動電壓相當穩定，節點QN的電壓也如設計預期的呈現出來，達到了多段耦合的能力，提升了驅動電壓能力。
另外，由圖6及表(一)可知，本發明的閘極驅動電路在高溫環境下仍具有穩定的閘極驅動訊號，從而證實本發明的閘極驅動電路可在高溫環境下仍具有防漏電、抗雜訊之功效，如此一來，本發明的電路即能在極端溫度的環境中具有高信賴性，且能夠通過在高溫時的壓力測試。
此外，由圖6可知，本發明的相鄰兩級的閘極驅動電路(例如第1級閘極驅動電路與第2級閘極驅動電路)的閘極驅動訊號(例如第1級閘極驅動訊號G1與第2級閘極驅動訊號G2)處於高的電壓準位的時間區間部分重疊，從而可以解決非晶矽在低溫時的載子遷移率過低導致電流驅動能力大幅下降之問題，藉由上述之部分重疊的機制透過更長的充電時間使其能夠充電到一定的電壓準位，解決在低溫時充電不足的問題。如此一來，本發明的電路更能在極端溫度的環境中具有高信賴性。
綜合上述，本發明提出一種閘極驅動裝置，透過時序來使自舉電容多段的耦合，使得閘極驅動電路的節點QN能被多次抬升至較高的電壓準位，使其閘極驅動訊號有較好的上升時間與下降時間，進而大幅提升驅動能力。另外，本發明的閘極驅動電路增加負偏壓補償電路設計，使元件劣化情況得以改善，進而延長電路運作壽命。再者，本發明的閘極驅動電路增加抗雜訊電路設計，以達到全時段抗雜訊的功效。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本發明的態樣。熟習此技藝者應了解到，其可輕易地把本發明當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本發明的精神與範圍，並且他們可以在不脫離本發明精神與範圍的前提下做各種的改變、替換與變動。
1:閘極驅動裝置 10[N],10[N+1],10[N+2]:閘極驅動電路 20:顯示面板 110:預充電電路 120:放電電路 130:自舉電路 140:第一抗雜訊電路 150:第一負偏壓補償電路 160:第二抗雜訊電路 170:第二負偏壓補償電路 180:輸出控制電路 AN,PN,QN,WN:節點 BUS_CLK1、BUS_CLK2、BUS_CLK3、BUS_CLK4:時脈訊號匯流排線 BUS_VSS、BUS_VSS2:電源匯流排線 C1:自舉電容 CLK1,CLK2,CLK3,CLK4:時脈訊號 G1-G8,GN,GN-1,GN-2,GN-3,GN+1,GN+2,GN+3:閘極驅動訊號 M1-M12:電晶體 R1:顯示區域 R2:邊框區域 T1-T9:時間 VSS:第一系統低電壓 VSS2:第二系統低電壓
從以下結合所附圖式所做的詳細描述，可對本發明之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。 [圖1]係根據本發明的實施例之閘極驅動裝置的電路圖。 [圖2]係根據本發明的實施例之第N級閘極驅動電路的電路圖。 [圖3]係根據本發明的實施例之第N級閘極驅動電路的電路時序圖。 [圖4]係根據本發明的實施例之時脈訊號的時序圖。 [圖5]係根據本發明的實施例之拼接式顯示器的示意圖。[圖6]係根據本發明的實施例之閘極驅動電路的閘極驅動訊號在高溫環境下的波形圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10[N]:閘極驅動電路
110:預充電電路
120:放電電路
130:自舉電路
140:第一抗雜訊電路
150:第一負偏壓補償電路
160:第二抗雜訊電路
170:第二負偏壓補償電路
180:輸出控制電路
AN,PN,QN,WN:節點
C1:自舉電容
CLK1,CLK2,CLK3:時脈訊號
GN,GN-1,GN-2,GN-3,GN+3:閘極驅動訊號
M1-M12:電晶體
VSS:第一系統低電壓
VSS2:第二系統低電壓

Claims (21)

  1. 一種閘極驅動電路，包括： 一自舉電路，由一自舉電容與一電晶體所組成，其中該自舉電容的一第一端於一第一時間具有一第一電壓； 一預充電電路，連接該自舉電容的該第一端，其中該預充電電路在一第二時間將該自舉電容的該第一端由該第一電壓抬升至一第二電壓，其中該自舉電路在一第三時間將該自舉電容的該第一端由該第二電壓抬升至一第三電壓；及 一輸出控制電路，連接該自舉電容的該第一端，其中該輸出控制電路在一第四時間將該自舉電容的該第一端由該第三電壓抬升至一第四電壓。
  2. 如請求項1所述之閘極驅動電路，其中該預充電電路包括一第一電晶體，其中該第一電晶體的一第一端連接該自舉電容的該第一端。
  3. 如請求項1所述之閘極驅動電路，更包括： 一放電電路，包含一第二電晶體，其中該第二電晶體的一第一端連接該自舉電容的該第一端，其中該第二電晶體的一第二端接收一第一系統低電壓。
  4. 如請求項3所述之閘極驅動電路，其中該輸出控制電路包括一第三電晶體，其中該第三電晶體的一控制端連接該自舉電容的該第一端且該第三電晶體的一第一端接收一第一時脈訊號，使得該第三電晶體的一第二端產生一閘極驅動訊號。
  5. 如請求項1所述之閘極驅動電路，其中該自舉電路的該電晶體為一第四電晶體，其中該自舉電容的一第二端連接該第四電晶體的一第一端。
  6. 如請求項4所述之閘極驅動電路，更包括： 一第一抗雜訊電路，包括一第五電晶體與一第六電晶體，其中該第五電晶體的一第一端與該第六電晶體的一第一端連接該第三電晶體的該第二端，其中該第五電晶體的一第二端與該第六電晶體的一第二端接收該第一系統低電壓，其中該第五電晶體的一控制端連接一第一節點，其中該第六電晶體的一控制端連接一第二節點。
  7. 如請求項6所述之閘極驅動電路，更包括： 一第一負偏壓補償電路，包括一第七電晶體與一第八電晶體，其中該第七電晶體的一第一端與一控制端接收一第二時脈訊號，其中該第七電晶體的一第二端與該第八電晶體的一第一端連接該第一節點，其中該第八電晶體的一控制端接收一第三時脈訊號，其中該第八電晶體的一第二端接收一第二系統低電壓。
  8. 如請求項7所述之閘極驅動電路，其中該第二系統低電壓低於該第一系統低電壓。
  9. 如請求項7所述之閘極驅動電路，更包括： 一第二抗雜訊電路，包括一第九電晶體，其中該第九電晶體的一第一端連接該自舉電容的該第一端，其中該第九電晶體的一第二端接收該第一系統低電壓，其中該第九電晶體的一控制端連接該第二節點。
  10. 如請求項9所述之閘極驅動電路，更包括： 一第二負偏壓補償電路，包括一第十電晶體、一第十一電晶體與一第十二電晶體，其中該第十一電晶體的一第一端與一控制端接收該第一時脈訊號，其中該第十電晶體的一第一端、該第十一電晶體的一第二端與該第十二電晶體的一第一端連接該第二節點，其中該第十電晶體的一第二端與該第十二電晶體的一第二端接收該第二系統低電壓，其中該第十二電晶體的一控制端接收該第二時脈訊號。
  11. 如請求項2所述之閘極驅動電路，其中於該第一時間，導通該第一電晶體以使該自舉電容的該第一端具有該第一電壓。
  12. 如請求項2所述之閘極驅動電路，其中於該第二時間，導通該第一電晶體且提供高電壓準位至該第一電晶體的一第二端以將該自舉電容的該第一端由該第一電壓抬升至該第二電壓。
  13. 如請求項5所述之閘極驅動電路，其中於該第三時間，提供高電壓準位至該第四電晶體的一第二端以將該自舉電容的該第一端由該第二電壓抬升至該第三電壓。
  14. 如請求項9所述之閘極驅動電路，其中於該第四時間與一第五時間，該第三電晶體的該第一端所接收的該第一時脈訊號處於高電壓準位，以將該自舉電容的該第一端由該第三電壓抬升至該第四電壓。
  15. 如請求項14所述之閘極驅動電路，其中於該第四時間與該第五時間，該第九電晶體用以維持該自舉電容的該第一端所具有的該第四電壓。
  16. 如請求項9所述之閘極驅動電路，其中於一第六時間，該第三電晶體的該第一端所接收該第一時脈訊號處於該第一系統低電壓，以將該自舉電容的該第一端由該第四電壓下拉至該第三電壓。
  17. 如請求項16所述之閘極驅動電路，其中於一第七時間，該第二電晶體的一控制端處於高電壓準位，導通該第二電晶體以將該自舉電容的該第一端由該第三電壓下拉至該第一電壓。
  18. 如請求項17所述之閘極驅動電路，其中於該第六時間與該第七時間，關斷該第九電晶體，以使該第九電晶體進行負偏壓補償。
  19. 如請求項10所述之閘極驅動電路，其中於一第八時間與一第九時間，該第十一電晶體的該第一端與該控制端所接收該第一時脈訊號處於高電壓準位，導通該第九電晶體以下拉該自舉電容的該第一端至該第一系統低電壓，從而防止雜訊產生，其中於該第八時間與該第九時間，關斷該第五電晶體，以使該第五電晶體進行負偏壓補償。
  20. 一種閘極驅動裝置，包括： 多級閘極驅動電路，分別用以產生多個閘極驅動訊號，其中第N級閘極驅動電路包括： 一自舉電路，由一自舉電容與一電晶體所組成，其中該自舉電容的一第一端於一第一時間具有一第一電壓； 一預充電電路，連接該自舉電容的該第一端，其中該預充電電路在一第二時間將該自舉電容的該第一端由該第一電壓抬升至一第二電壓，其中該自舉電路在一第三時間將該自舉電容的該第一端由該第二電壓抬升至一第三電壓；及 一輸出控制電路，連接該自舉電容的該第一端，其中該輸出控制電路在一第四時間將該自舉電容的該第一端由該第三電壓抬升至一第四電壓，其中N為大於1的正整數。
  21. 一種拼接式顯示器，包括： 複數個顯示面板，設置於該拼接式顯示器的一顯示區域，該些顯示面板彼此拼接，其中每一該些顯示面板具有一閘極驅動裝置，該閘極驅動裝置包括多級閘極驅動電路，分別用以產生多個閘極驅動訊號，其中第N級閘極驅動電路包括： 一自舉電路，由一自舉電容與一電晶體所組成，其中該自舉電容的一第一端於一第一時間具有一第一電壓； 一預充電電路，連接該自舉電容的該第一端，其中該預充電電路在一第二時間將該自舉電容的該第一端由該第一電壓抬升至一第二電壓，其中該自舉電路在一第三時間將該自舉電容的該第一端由該第二電壓抬升至一第三電壓；及 一輸出控制電路，連接該自舉電容的該第一端，其中該輸出控制電路在一第四時間將該自舉電容的該第一端由該第三電壓抬升至一第四電壓，其中N為大於1的正整數； 其中設置於該拼接式顯示器的一邊框區域的電源匯流排由一第一電源匯流排線與一第二電源匯流排線所組成，其中該第一電源匯流排線用以供給該第一電壓給該些顯示面板，其中該第二電源匯流排線用以供給低於該第一電壓的一系統低電壓給該些顯示面板。
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