JP2014127218A - シフトレジスタ回路および画像表示装置 - Google Patents

Abstract

【課題】出力信号の電位の降下を防ぐシフトレジスタ回路を提供することを課題とする。
【解決手段】シフトレジスタ回路１００は、「ＣＬＫ_３」を「ＯＵＴ_１」から出力するタイミングで、ノード２０の電位を「ＶＧＨ」に保ち、ノード２０の電位を降下させる各トランジスタをオフにする。このため、シフトレジスタ回路１００は、「ＣＬＫ_３」のパルスが入力されると、カップリングによってノード２０の電位を「ＶＧＨ」よりも高い電圧とすることができ、「ＯＵＴ_１」の電位の低下を防ぐ。
【選択図】図１

Description

本発明は、シフトレジスタ回路および画像表示装置に関する。

従来、前段の回路が出力した信号を後段の回路へ伝達するシフトレジスタ回路が知られている。このようなシフトレジスタ回路は、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示素子を順次操作するためのドライバ回路として用いられている。

以下、図１８を用いて、シフトレジスタ回路の動作について説明する。図１８は、従来のシフトレジスタ回路を説明する回路図である。例えば、図１８に示すシフトレジスタ回路３０は、複数のトランジスタ３１〜３８、ノード４０、４１を有する。なお、図１８に示す例では、トランジスタ３１、３７は、ゲート（ベース）およびドレイン（コレクタ）がダイオード接続されている。

このようなシフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力しない非選択時においては、ノード４０の電位がＬｏｗ状態となり、ノード４１の電位がＨｉｇｈ状態となる。また、シフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力する選択時においては、ノード４０の電位がＨｉｇｈ状態となり、ノード４１の電位がＬｏｗ状態となる。

ここで、シフトレジスタ回路３０は、前段の回路から入力信号である「ｉｎ」のパルスが入力されると、ダイオードとして動作するトランジスタ３１を介し、パルスをノード４０に入力する。このような場合には、ノード４０の電位がＨｉｇｈ状態となり、トランジスタ３５がオン状態となる結果、シフトレジスタ回路３０は、クロック信号である「ＣＬＫ」を出力信号である「ＯＵＴ」として出力する。

また、シフトレジスタ回路３０は、「ｉｎ」のパルスをトランジスタ３４のゲート（ベース）に入力する。このような場合には、トランジスタ３４がオン状態となり、ノード４１の電位が「ＶＧＬ（低電位）」へと降下する。また、シフトレジスタ回路３０は、クロック信号のパルスをトランジスタ３８のゲートに入力する。この結果、トランジスタ３８がオン状態になり、ノード４１の電位が「ＶＧＬ」へと降下し、トランジスタ３３がオフ状態となり、ノード４０の電位がＨｉｇｈ状態となる。

また、シフトレジスタ回路３０は、次段の回路が出力した「ＯＵＴ」を、トランジスタ３２のゲートに入力する。すると、トランジスタ３２がオン状態となるので、ノード４０の電位が「ＶＧＬ」へと降下する。また、シフトレジスタ回路３０の動作終了後は、トランジスタ３４、３８がオフ状態となり、ノード４１の電位がＬｏｗ状態からＨｉｇｈ状態へと遷移し、トランジスタ３３、３６がオン状態となる結果、ノード４０が安定してＬｏｗ状態となる。

特開２００３−０４６０９０号公報

しかしながら、上述したシフトレジスタ回路３０は、ノード４１の電位が十分に下がらず、出力する信号の電位が低くなるという問題がある。

例えば、トランジスタ３４が十分なオン状態にならず、ノード４１の電位が十分に下がらない場合は、トランジスタ３３が完全なオフ状態にならない。このため、ノード４０は十分高い電位を保てず、「ＯＵＴ」の電位が降下する。

また、「ＯＵＴ」の電位が降下した場合は、トランジスタ３８が十分なオン状態にならないので、ノード４１の電位が十分に下がらず、トランジスタ３３が完全なオフ状態にならない。この結果、ノード４０の電位がさらに降下し、トランジスタ３５が十分なオン状態にならないので、「ＯＵＴ」の電位が降下する。

本発明は、上記に鑑みてなされたものであって、出力信号の電位の降下を防ぐシフトレジスタ回路および画像表示装置を提供することを目的とする。

本発明に係るシフトレジスタ回路は、ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタを有する。本発明に係るシフトレジスタ回路は、ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタを有する。本発明に係るシフトレジスタ回路は、ゲートが第１のクロック信号の入力端子に接続されて、ソースが前記第２の導電経路に接続され、前記第１のクロック信号に応じてソースの電位を変化させる第３のトランジスタを有する。本発明に係るシフトレジスタ回路は、ゲートが第２のクロック信号の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースが前記第３のトランジスタのドレインに接続された、前記第２のクロック信号の入力に応じて、前記第３のトランジスタを介して前記第２の導電経路の電位を上昇させる第４のトランジスタを有する。本発明に係るシフトレジスタ回路は、ゲートが第３の導電経路に接続されて、ドレインが前記第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第５のトランジスタを有する。本発明に係るシフトレジスタ回路は、前記第１の導電経路にゲートが接続され、ドレインに第３のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する出力端子が接続された、前記第３のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記出力端子から出力信号を出力させる第６のトランジスタを有する。

本発明に係るシフトレジスタ回路は、出力信号の電位の降下を防ぐことができる。

第１形態のシフトレジスタ回路を示す回路図である。 シフトレジスタ回路に入力される信号波形を説明する図である。 シフトレジスタ回路の多段構成例を示す図である。 クロック信号の入力タイミングを説明する図である。 期間（１）の動作状態を説明する図である。 期間（２）の動作状態を説明する図である。 期間（３）の動作状態を説明する図である。 期間（４）の動作状態を説明する図である。 期間（５）の動作状態を説明する図である。 期間（６）の動作状態を説明する図である。 期間（７）の動作状態を説明する図である。 トランジスタの電流特性を説明するグラフである。 第１形態のシフトレジスタ回路の動作を説明する図である。 第２形態のシフトレジスタ回路を示す回路図である。 第２形態のシフトレジスタ回路の動作を説明する図である。 シフトレジスタ回路の適用例を説明する第１の図である。 シフトレジスタ回路の適用例を説明する第２の図である。 従来のシフトレジスタ回路を説明する回路図である。

以下に、本発明に係るシフトレジスタ回路および画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態は本発明を限定するものではない。そして、以下に例示する実施形態は、形状を矛盾させない範囲で適宜変更、組み合わせることが可能である。

［第１形態］
［シフトレジスタ回路の構造］
図１を用いて、シフトレジスタ回路の第１形態を説明する。図１は、第１形態のシフトレジスタ回路を示す回路図である。図１に示したように、シフトレジスタ回路１００は、複数のトランジスタ１〜１１、ノード２０、２１、２２を有する。また、シフトレジスタ回路１００は、前段のシフトレジスタ回路が出力した「ｉｎ」、クロック信号である「ＣＬＫ_１」、「ＣＬＫ_３」および「ＣＬＫ_４」、次々段のシフトレジスタ回路の出力信号である「ＯＵＴ_３」が入力される入力端子を有する。また、シフトレジスタ回路１００は、次々段のシフトレジスタ回路に信号を出力する「ＯＵＴ_１」の出力端子を有する。例えば、シフトレジスタ回路１００は、画像表示装置のドライバ回路に適用される場合には、「ＯＵＴ_１」の出力端子から次々段のシフトレジスタ回路と、画像表示領域のゲート線とに信号を出力する。

また、シフトレジスタ回路１００は、電位が所定の閾値よりも高い値「ＶＧＨ」に保たれている高電位端子と、電位が所定の閾値よりも低い値「ＶＧＬ」に保たれている低電位端子とを有する。なお、以下の説明では、「ＶＧＨ」の値はＧＮＤ（グランド）よりも高い値とし、例えば、８（Ｖ）〜２０（Ｖ）、「ＶＧＬ」の値はＧＮＤよりも低い値とし、例えば、−５（Ｖ）〜−１５（Ｖ）とする。

また、各トランジスタ１〜１１は、例えば、ｎチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であるが、本発明はこれに限定されるものではない。例えば、各トランジスタ１〜１１は、ＮＰＮ型のトランジスタや、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET：Field Effect Transistor）であってもよい。

また、各トランジスタ１〜１１は、ＦＥＴの一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴであってもよい。また、ＰＮＰ型のトランジスタやキャリアが正孔である（ｐ型）のＦＥＴ、又はＴＦＴ等を用いて、シフトレジスタ回路１００と同等の機能を発揮する回路を構成してもよい。

ここで、各トランジスタ１〜１１には、ゲート、ソース、ドレインの３つの電極が存在するが、ソース、およびドレインは、トランジスタの導電性及び相対的な電位関係によって定義される。このため、以下の説明では、各トランジスタ１〜１１がｎチャンネルのＭＯＳＦＥＴであるものとし、各トランジスタ１〜１１が有する端子のうち、高電位側の端子をドレイン、低電位側の端子をソースと記載する。

［接続関係］
ここで、図１に示したシフトレジスタ回路１００における各トランジスタ１〜１１、ノード２０、ノード２１、ノード２２の接続関係について説明する。

ノード２０は、トランジスタ１、２、６、１０、１１を接続する導電経路である。詳細には、ノード２０は、トランジスタ１のゲート、トランジスタ２のドレイン、トランジスタ６のゲート、トランジスタ１０のドレイン、トランジスタ１１のソースに接続される。

ノード２１は、トランジスタ１、２、３、５、９を接続する導電経路である。詳細には、ノード２１は、トランジスタ１のドレイン、トランジスタ２のゲート、トランジスタ３のソース、トランジスタ５のドレイン、トランジスタ９のゲートに接続される。

ノード２２は、トランジスタ５、７、８を接続する導電経路である。詳細には、ノード２２は、トランジスタ５のゲート、トランジスタ７のソース、トランジスタ８のドレインに接続される。

トランジスタ１は、ゲートにノード２０が接続され、ドレインにノード２１が接続され、ソースに低電位端子が接続される。そして、トランジスタ１は、ノード２０の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ２は、ゲートにノード２１が接続され、ドレインにノード２０が接続され、ソースに低電位端子が接続される。そして、トランジスタ２は、ノード２１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２０の電位が「ＶＧＬ」へ引き下げられる。

トランジスタ３は、ゲートに「ＣＬＫ_４」の入力端子が接続され、ドレインにトランジスタ４のソースが接続され、ソースにノード２１およびトランジスタ５のドレインが接続される。トランジスタ４は、ゲートに「ＣＬＫ_１」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにトランジスタ３のドレインが接続される。そして、トランジスタ３が、「ＣＬＫ_４」の電位が所定の閾値よりも高いことによりオン状態である場合に、トランジスタ４が、「ＣＬＫ_１」の電位が所定の閾値よりも高いことによりオン状態となると、ノード２１に「ＶＧＨ」が供給される。この結果、ノード２１の電位が上昇する。

トランジスタ５は、ゲートにノード２２が接続され、ドレインにノード２１が接続され、ソースに低電位端子が接続される。そして、トランジスタ５は、ノード２２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２１の電位が「ＶＧＬ」に引き下げられる。

トランジスタ６は、ゲートにノード２０が接続され、ドレインに「ＣＬＫ_３」の入力端子が接続され、ソースに「ＯＵＴ_１」の出力端子およびトランジスタ９のドレインが接続される。そして、トランジスタ６は、ノード２０の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、「ＣＬＫ_３」が「ＯＵＴ_１」として出力される。

トランジスタ７は、ゲートに信号「ｉｎ」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにノード２２が接続される。そして、トランジスタ７は、信号「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２２に電位「ＶＧＨ」が供給され、ノード２２の電位が上昇する。

トランジスタ８は、ゲートに「ＣＬＫ_４」の入力端子が接続され、ドレインにノード２２が接続され、ソースに低電位端子が接続される。そして、トランジスタ８は、「ＣＬＫ_４」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２２の電位が「ＶＧＬ」に引き下げられる。

トランジスタ９は、ゲートにノード２１が接続され、ドレインに「ＯＵＴ_１」の出力端子およびトランジスタ６のソースが接続され、ソースに低電位端子が接続される。そして、トランジスタ９は、ノード２１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、トランジスタ６のソース、すなわち「ＯＵＴ_１」の出力端子における電位が「ＶＧＬ」へ引き下げられる。

トランジスタ１０は、ゲートに「ＯＵＴ_３」の入力端子が接続され、ドレインにノード２０が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１０は、「ＯＵＴ_３」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２０の電位が「ＶＧＬ」へと引き下げられる。

トランジスタ１１は、ゲートに信号「ｉｎ」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにノード２０が接続されている。そして、トランジスタ１１は、信号「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード２０に「ＶＧＨ」が供給され、ノード２０の電位が上昇する。

［シフトレジスタ回路１００の駆動波形］
次に、図２を用いて、シフトレジスタ回路１００に入力する信号について説明する。図２は、シフトレジスタ回路に入力される信号波形を説明する図である。例えば、図２に示す例では、シフトレジスタ回路１００には、「ｉｎ」として、例えば「ＶＳＴ」（垂直走査開始信号：Vertical Start）が入力されるとともに、「ＣＬＫ_１」、「ＣＬＫ_３」、「ＣＬＫ_４」が入力される。

ここで、「ＶＳＴ」とは、シフトレジスタ回路１００の前段に他のシフトレジスタ回路が存在しない場合に、「ｉｎ」としてシフトレジスタ回路１００に入力される信号であり、複数のシフトレジスタが信号を伝達する処理の開始を示す信号である。「ＣＬＫ_１」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、図１に示すシフトレジスタでは「ｉｎ」に入力されるタイミングと同期したクロック信号である。

また、「ＣＬＫ_２」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、次段のシフトレジスタ回路に入力される、次段のシフトレジスタ回路の入力信号「ｉｎ」と同期した信号である。この「ＣＬＫ_２」は、「ＣＬＫ_１」の所定時間遅延させた信号である。すなわち、「ＣＬＫ_１」と「ＣＬＫ_２」は、電位が高い状態でオーバーラップする期間を有する。

「ＣＬＫ_３」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、シフトレジスタ回路１００が次段のシフトレジスタ回路に「ＯＵＴ_１」を出力するタイミングを示す信号である。例えば、「ＣＬＫ_３」は、「ＣＬＫ_１」の位相を反転させた信号である。また、「ＣＬＫ_３」は、「ＣＬＫ_２」の所定時間遅延させた信号である。すなわち、「ＣＬＫ_２」と「ＣＬＫ_３」は、電位が高い状態でオーバーラップする期間を有する。

「ＣＬＫ_４」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、例えば、「ＣＬＫ_２」の位相を反転させた信号である。また、「ＣＬＫ_４」は、「ＣＬＫ_３」の所定時間遅延させた信号である。すなわち、「ＣＬＫ_３」と「ＣＬＫ_４」は、電位が高い状態でオーバーラップする期間を有する。

［シフトレジスタ回路１００の多段構成］
次に、シフトレジスタ回路１００を多段に接続した例を説明する。図３は、シフトレジスタ回路の多段構成例を示す図である。図３に示すように、この例では、４つのシフトレジスタ回路を多段に構成し、次段のシフトレジスタ回路をプリチャージしておくことができる。なお、シフトレジスタ回路の数はあくまで例示であり、図３に限定されるものではない。

図３に示すように、１段目から４段目のシフトレジスタ回路は、図１に示した回路と同様の構成であり、各回路では入力信号や出力信号が異なる。具体的には、１段目のシフトレジスタ回路は、図１に示したシフトレジスタ回路１００と同様である。すなわち、１段目のシフトレジスタ回路は、「ＣＬＫ_４」が入力された後、「ＣＬＫ_１」および「ＣＬＫ_１」と同期する「ｉｎ」が入力されて、ノード２０がＶＧＨへ上昇することでトランジスタ１がオンし、これによりノード２１はＶＧＬに引かれるが、それと同時にトランジスタ３、トランジスタ４がオンすることでＶＧＨがノード２１に供給される。その結果、ノード２１は中間状態となる。そして、１段目のシフトレジスタ回路は、「ＣＬＫ_１」および「ＩＮ」のみの入力となった状態で、「ｉｎ」の入力によってノード２０およびノード２２の電位をさらに上昇させることで、ノード２１の電位をＶＧＬ近くまで下降させる。その後、１段目のシフトレジスタ回路は、「ＩＮ」によってノード２０の電位が上昇しているタイミングで、「ＣＬＫ_１」の位相を反転させた「ＣＬＫ_３」が入力されることで、「ＣＬＫ_３」を「ＯＵＴ_１」から出力する。その後、「ＣＬＫ_３」がＶＧＨからＶＧＬへパルスが反転することで「ＯＵＴ_１」の出力もＶＧＨからＶＧＬへと変化する。また、１段目のシフトレジスタ回路は、次々段の出力信号「ＯＵＴ_３」の入力に伴って、ノード２０をＶＧＬへ降下させることでシフトレジスタ選択期間が終了する。

同様に、２段目のシフトレジスタ回路は、「ＣＬＫ_１」が入力された後、「ＣＬＫ_２」および「ＣＬＫ_２」と同期する「ＩＮ」が入力されて、ノード２０がＶＧＨへ上昇することでトランジスタ１がオンし、これによりノード２１はＶＧＬに引かれるが、それと同時にトランジスタ３、トランジスタ４がオンすることでＶＧＨがノード２１に供給される。その結果、ノード２１は中間状態となる。そして、２段目のシフトレジスタ回路は、「ＣＬＫ_２」および「ｉｎ」のみの入力となった状態で、「ｉｎ」の入力によってノード２０およびノード２２の電位をさらに上昇させることで、ノード２１の電位をＶＧＬ近くまで下降させる。その後、２段目のシフトレジスタ回路は、「ｉｎ」によってノード２０の電位が上昇しているタイミングで、「ＣＬＫ_２」の位相を反転させた「ＣＬＫ_４」が入力されることで、「ＣＬＫ_４」を「ＯＵＴ_２」から出力する。その後、「ＣＬＫ_４」がＶＧＨからＶＧＬへパルスが反転することで「ＯＵＴ_２」の出力もＶＧＨからＶＧＬへと変化する。また、２段目のシフトレジスタ回路は、次々段の出力信号「ＯＵＴ_４」の入力に伴って、ノード２０をＶＧＬへ降下させることでシフトレジスタ選択期間が終了する。

すなわち、２段目のシフトレジスタ回路に入力される「ＣＬＫ_１」は、１段目のシフトレジスタ回路の「ＣＬＫ_４」に対応する。また、２段目のシフトレジスタ回路に入力される「ＣＬＫ_２」は、１段目のシフトレジスタ回路の「ＣＬＫ_１」に対応する。また、２段目のシフトレジスタ回路に入力される「ＣＬＫ_４」は、１段目のシフトレジスタ回路の「ＣＬＫ_３」に対応する。

同様に、３段目のシフトレジスタ回路は、「ＣＬＫ_２」が入力された後、「ＣＬＫ_３」および「ＣＬＫ_３」と同期する「ｉｎ」が入力されて、ノード２０がＶＧＨへ上昇することでトランジスタ１がオンし、これによりノード２１はＶＧＬに引かれるが、それと同時にトランジスタ３、トランジスタ４がオンすることでＶＧＨがノード２１に供給される。その結果、ノード２１は中間状態となる。そして、３段目のシフトレジスタ回路は、「ＣＬＫ_３」および「ｉｎ」のみの入力となった状態で、「ｉｎ」の入力によってノード２０およびノード２２の電位をさらに上昇させることで、ノード２１の電位をＶＧＬ近くまで下降させる。その後、３段目のシフトレジスタ回路は、「ｉｎ」によってノード２０の電位が上昇しているタイミングで、「ＣＬＫ_３」の位相を反転させた「ＣＬＫ_１」が入力されることで、「ＣＬＫ_１」を「ＯＵＴ_３」から出力する。その後、「ＣＬＫ_１」がＶＧＨからＶＧＬへパルスが反転することで「ＯＵＴ_３」の出力もＶＧＨからＶＧＬへと変化する。また、３段目のシフトレジスタ回路は、次々段の出力信号「ＯＵＴ_５」の入力に伴って、ノード２０をＶＧＬへ降下させることでシフトレジスタ選択期間が終了する。

すなわち、３段目のシフトレジスタ回路に入力される「ＣＬＫ_１」は、１段目のシフトレジスタ回路の「ＣＬＫ_３」に対応する。また、３段目のシフトレジスタ回路に入力される「ＣＬＫ_２」は、１段目のシフトレジスタ回路の「ＣＬＫ_４」に対応する。また、３段目のシフトレジスタ回路に入力される「ＣＬＫ_３」は、１段目のシフトレジスタ回路の「ＣＬＫ_１」に対応する。

同様に、４段目のシフトレジスタ回路は、「ＣＬＫ_３」が入力された後、「ＣＬＫ_４」および「ＣＬＫ_４」と同期する「ｉｎ」が入力されて、ノード２０がＶＧＨへ上昇することでトランジスタ１がオンし、これによりノード２１はＶＧＬに引かれるが、それと同時にトランジスタ３、トランジスタ４がオンすることでＶＧＨがノード２１に供給される。その結果、ノード２１は中間状態となる。そして、４段目のシフトレジスタ回路は、「ＣＬＫ_４」および「ｉｎ」のみの入力となった状態で、「ｉｎ」の入力によってノード２０およびノード２２の電位をさらに上昇させることで、ノード２１の電位をＶＧＬ近くまで下降させる。その後、４段目のシフトレジスタ回路は、「ｉｎ」によってノード２０の電位が上昇しているタイミングで、「ＣＬＫ_４」の位相を反転させた「ＣＬＫ_２」が入力されることで、「ＣＬＫ_２」を「ＯＵＴ_４」から出力する。その後、「ＣＬＫ_２」がＶＧＨからＶＧＬへパルスが反転することで「ＯＵＴ_４」の出力もＶＧＨからＶＧＬへと変化する。また、４段目のシフトレジスタ回路は、次々段の出力信号「ＯＵＴ_６」の入力に伴って、ノード２０をＶＧＬへ降下させることでシフトレジスタ選択期間が終了する。

すなわち、４段目のシフトレジスタ回路に入力される「ＣＬＫ_２」は、１段目のシフトレジスタ回路の「ＣＬＫ_３」に対応する。また、４段目のシフトレジスタ回路に入力される「ＣＬＫ_３」は、１段目のシフトレジスタ回路の「ＣＬＫ_４」に対応する。また、４段目のシフトレジスタ回路に入力される「ＣＬＫ_４」は、１段目のシフトレジスタ回路の「ＣＬＫ_１」に対応する。

［シフトレジスタ回路１００の動作遷移］
続いて、１段目のシフトレジスタ回路を例にして、すなわち図１のシフトレジスタ回路１００を例にして、動作遷移を説明する。まず、図４を用いてクロック信号の入力状態と、説明対象の期間との関係を説明する。図４は、クロック信号の入力タイミングを説明する図である。

図４に示すように、期間（１）は、シフトレジスタ回路１００に「ＣＬＫ_４」の入力が開始される期間である。期間（２）は、「ＣＬＫ_４」が入力されている状態で、「ＣＬＫ_１」および「ｉｎ」の入力が開始される期間である。この期間（２）では、「ＣＬＫ_４」、「ＣＬＫ_１」、「ｉｎ」が高電位の状態でオーバーラップして入力される期間である。期間（３）は、シフトレジスタ回路１００に入力される「ＣＬＫ_４」の電位が降下し、「ＣＬＫ_１」および「ｉｎ」の電位が高い状態である。

期間（４）は、シフトレジスタ回路１００に入力される「ＣＬＫ_１」および「ｉｎ」の電位が降下し、シフトレジスタ回路１００に「ＣＬＫ_２」が入力される状態で「ＣＬＫ_３」の入力が開始される期間である。期間（５）は、シフトレジスタ回路１００に「ＣＬＫ_４」と「ＣＬＫ_１」とが電位が高い状態でオーバーラップして入力される期間である。期間（６）は、シフトレジスタ回路１００に入力される「ＣＬＫ_１」の電位が降下した後に、「ＣＬＫ_３」の入力が開始される期間である。期間（７）は、期間（２）もしくは期間（５）と同じ「ＣＬＫ_４」と「ＣＬＫ_１」がＶＧＨと電位が高い状態でオーバーラップしている期間である。

なお、図４に示すように、各クロック信号である「ＣＬＫ_１」から「ＣＬＫ_４」は、所定時間ずつ遅延させた信号であり、シフトレジスタ回路１００では、「ＣＬＫ_１」と「ｉｎ」とは同期した信号である。

このような状態において、各期間について図５から図１１を用いて具体的に説明する。図５は、期間（１）の動作状態を説明する図である。図６は、期間（２）の動作状態を説明する図である。図７は、期間（３）の動作状態を説明する図である。図８は、期間（４）の動作状態を説明する図である。図９は、期間（５）の動作状態を説明する図である。図１０は、期間（６）の動作状態を説明する図である。図１１は、期間（７）の動作状態を説明する図である。

期間（１）では、図５に示すように、トランジスタ３のゲートおよびトランジスタ８のゲートに「ＣＬＫ_４」のパルスが入力される。この結果、トランジスタ３がオン状態となり、トランジスタ４のソースとノード２１とを電気的に接続する。また、トランジスタ８がオン状態となることから、ノード２２とトランジスタ８のソースとが電気的に接続され、ノード２２の電位が「ＶＧＬ」へと引き下げられる。

続いて、期間（２）では、図６に示すように、図５の状態から「ＣＬＫ_１」のパルスがトランジスタ４のゲートに入力され、「ｉｎ」のパルスがトランジスタ１１のゲートおよびトランジスタ７のゲートに入力される。この結果、トランジスタ１１がオン状態となり、ノード２０に「ＶＧＨ」が供給され、ノード２０の電位が上昇する。さらに、ノード２０の電位が上昇することで、トランジスタ１およびトランジスタ６がオン状態となる。したがって、トランジスタ１を介して、ノード２１の電位が「ＶＧＬ」へ引き下げられる。また、「ｉｎ」のパルスによってトランジスタ７がオン状態となり、ノード２２に「ＶＧＨ」が供給され、ノード２２の電位が上昇する。ここで、ノード２２には「ＶＧＨ」が供給され「ＶＧＬ」に向かって貫通電流が流れるが、ノード２２はオン状態を維持する。また、トランジスタ３とトランジスタ４がオン状態であるため、ＶＧＨがノード２１に供給されるがトランジスタ１とトランジスタ５によりＶＧＬに向かって貫通電流が流れるため
ノード２１の電圧上昇はそれほど大きくはない。

続いて、期間（３）では、図７に示すように、図６の状態から「ＣＬＫ_４」の電位が「ＶＧＬ」となる。この結果、「ＣＬＫ_４」をゲートに接続するトランジスタ３およびトランジスタ８がオフ状態となる。したがって、トランジスタ３を介したノード２１への「ＶＧＨ」の供給が遮断されるので、ノード２１の電位は、トランジスタ１およびトランジスタ５によって「ＶＧＬ」へ引き下げられる。

続いて、期間（４）では、図８に示すように、図７の状態から「ｉｎ」の電位が降下するので、トランジスタ１１とトランジスタ７がオフ状態となる。一方、ノード２０の電位は「ＶＧＨ」に維持されることから、トランジスタ６がオン状態を維持する。その状態で「ＣＬＫ_３」が入力されるので、「ＣＬＫ_３」が「ＯＵＴ_１」へ出力される。このとき、ノード２０は、自ノードを「ＶＧＬ」へ引き下げるトランジスタ１０およびトランジスタ２がいずれもオフ状態であることから、「ＣＬＫ_３」からのカップリング（ブートストラップ）により「ＶＧＨ」よりも高い電圧（Ｈｉｇｈ電圧）となる。このため、「ＣＬＫ_３」から入力されて「ＯＵＴ_１」から出力されるまでの時間を短縮することができる。また、ノード２０がＨｉｇｈ電圧になることから、トランジスタ１のゲートにもＨｉｇｈ電圧が印加され、ノード２１は「ＶＧＬ」へ引き下げられる。続いて、「ＣＬＫ_４」が入力されることから、トランジスタ８は、オン状態となり、ノード２２に溜まった電位を「ＶＧＬ」へ降下させてトランジスタ５をオフ状態にするが、ノード２１やＯＵＴ１への影響はまったくない。

続いて、期間（５）では、図９に示すように、図８の状態から「ＣＬＫ_４」と「ＣＬＫ_１」とが共に電位が「ＶＧＨ」でオーバーラップして入力されるので、トランジスタ４およびトランジスタ３がオン状態となり、ノード２１に「ＶＧＨ」が供給される。また、次々段の出力がＯＵＴ３へのパルスとしてトランジスタ１０に入力されオンする。しかし、初期はトランジスタ１がまだ十分なオフ状態とならないため「ＶＧＬ」へ引き下げられることから、ノード２１の電位が十分高い電圧とはならない。このため、トランジスタ２も十分なオン状態とはならない。

続いて、期間（６）では、図１０に示すように、図９の状態から次々段の「ＯＵＴ_３」が入力され続けるので、トランジスタ１０がオン状態を保つ。この結果、ノード２０の電位が「ＶＧＨ」から「ＶＧＬ」へ引き下げられる。また、ノード２０の電位が降下することから、トランジスタ１およびトランジスタ６がオフ状態となる。続いて、図１１に示すように、期間（７）においてトランジスタ３とトランジスタ４がオンすることでノード２１の電位が十分高い「ＶＧＨ」に上昇する。したがって、トランジスタ２がオン状態となりノード２０の電位をＶＧＬに維持させるとともに、トランジスタ９もオン状態となり「ＯＵＴ_１」の電位が「ＶＧＬ」に維持される。

上述したように、第１形態に係るシフトレジスタ回路１００は、「ＣＬＫ_３」を「ＯＵＴ_１」から出力するタイミングで、ノード２０の電位を「ＶＧＨ」に保ち、ノード２０の電位を降下させるトランジスタをオフにする。このため、シフトレジスタ回路１００は、「ＣＬＫ_３」のパルスが入力されると、カップリングによってノード２０の電位を「ＶＧＨ」よりも高い電圧とすることができ、トランジスタ６を完全にオン状態にすることができる。さらに、シフトレジスタ回路１００は、ノード２０の電位上昇に伴って、トランジスタ１を完全なオン状態にしてノード２１の電位を「ＶＧＬ」へ確実に引き下げる。その結果、シフトレジスタ回路１００は、トランジスタ２を完全なオフ状態にして、ノード２０の高電位を維持することができるので、「ＯＵＴ_１」の電位の低下を防ぐことができる。

また、シフトレジスタ回路１００は、シフトレジスタ非選択期間の「ＣＬＫ_４」と「ＣＬＫ_１」が高電位でオーバーラップする期間、ノード２１へ「ＶＧＨ」を供給することから安定的にノード２０とＯＵＴ１をＶＧＬに保つことが出来る。

［シフトレジスタ回路１００のタイムチャート］
次に、上述したシフトレジスタ回路１００の動作遷移を時系列で詳細に説明する。ここでは、第１形態に係るシフトレジスタ回路１００が有する各トランジスタの状態について説明した後に、シフトレジスタ回路１００の動作を詳細に説明する。

（電位状態の説明）
シフトレジスタ回路１００の各トランジスタ１〜１１のドレイン、ソース間に流れる電流は、ゲート、ソース間の電位に応じて変化する。このため、各トランジスタ１〜１１は、ゲートの電位が所定の閾値よりも十分に高い場合は、完全なオン状態となるが、所定の閾値よりも十分に高くない場合は、完全なオン状態とはならない。また、各トランジスタ１〜１１は、ゲートの電位が所定の閾値よりも十分に低い場合は、完全なオフ状態となるが、ゲートの電位が所定の閾値よりも十分に低くない場合は、完全なオフ状態とはならない。

例えば、図１２は、トランジスタの電流特性を説明するグラフである。なお、図１２に示すグラフは、横軸を各トランジスタ１〜１１のゲート、ソース間の電位Ｖｇ（V：Volt）とし、縦軸にドレイン、ソース間の電流Ｉｄ（A：Ampere）を対数表示した。図１２に示すように、各トランジスタ１〜１１は、電位Ｖｇが十分に低い場合には、電流Ｉｄをほぼ流さないオフ状態となる。

また、各トランジスタ１〜１１は、電位Ｖｇが十分に低くない場合には、電流Ｉｄが流れるオン（低）状態となる。また、各トランジスタ１〜１１は、電位Ｖｇが十分に高くない場合には、電流Ｉｄが十分に流れないオン（中）状態となる。また、各トランジスタ１〜１１は、電位Ｖｇが十分に高い場合には、電流Ｉｄが飽和し、完全なオン状態であるオン（高）状態となる。

このため、従来のシフトレジスタ回路は、各トランジスタ１〜１１のゲートに印加される電位が所定の閾値よりも十分に高くない場合には、各トランジスタ１〜１１がオン（高）状態とはならず、動作不良を引き起こす場合がある。また、従来のシフトレジスタ回路は、各トランジスタ１〜１１のゲートに印加される電位が所定の閾値よりも十分に低くない場合には、オフ状態とはならず、動作不良を引き起こす場合がある。

一方、第１形態に係るシフトレジスタ回路１００は、「ＣＬＫ_３」を「ＯＵＴ_１」から出力するタイミングで、ノード２０の電位を「ＶＧＨ」に保ち、ノード２０の電位を降下させる各トランジスタをオフにする。このため、シフトレジスタ回路１００は、「ＣＬＫ_３」のパルスが入力されると、カップリングによってノード２０の電位を「ＶＧＨ」よりも高い電圧とすることができ、「ＯＵＴ_１」の電位の低下を防ぐことができる。

（タイムチャート）
続いて、図１３を用いてシフトレジスタ回路１００の動作の流れを説明する。図１３は、第１形態のシフトレジスタ回路の動作を説明する図である。ここで、シフトレジスタ回路１００に入力される信号は、図２と同様とする。すなわち、シフトレジスタ回路１００には、「ｉｎ」として、例えば「ＶＳＴ」が入力されるとともに、「ＣＬＫ_１」、「ＣＬＫ_３」、「ＣＬＫ_４」が入力される。また、図２に示す「ＣＬＫ_２」は、次段のシフトレジスタ回路への入力信号であり、シフトレジスタ回路１００の「ＣＬＫ_１」に対応する。

また、図１３には、各トランジスタ１〜１１がオン（高）状態となる範囲を網かけで示し、オン（中）状態となる範囲を濃い点描で示し、オン（低）状態となる範囲を薄い点描で示す。また、各トランジスタ１〜１１がオフ状態となる範囲は、白抜きで示す。

図１３は、電位が周期的に変化する「ＣＬＫ_１」と同期する「ｉｎ」を入力して「ＯＵＴ_１」を出力し、次々段のシフトレジスタ回路から入力される「ＯＵＴ_３」によって出力を停止する一連の流れを示す。ここでは、図１３中Ｔ１〜Ｔ１７に示した期間におけるトランジスタ１〜１１の状態を用いて、上記一連の流れを具体的に説明する。

（期間Ｔ０）Ｔ０は、一例として、ノード２０の電位が「ＶＧＬ」であり、ノード２１の電位が「ＶＧＨ」である期間とする。また、Ｔ０では、トランジスタ２およびトランジスタ９がオン（高）状態であるものとする。

（期間Ｔ１）Ｔ１は、「ｉｎ」信号が入力されるまでの前段階であり、Ｔ０の状態から「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。Ｔ１では、「ＶＧＨ」の「ＣＬＫ_４」がトランジスタ３のゲートおよびトランジスタ８のゲートに入力される。このため、トランジスタ８は、オン（高）状態となる。一方、トランジスタ３は、ソースに接続されるノード２１の電位が「ＶＧＨ」であり、ドレインの電位が「ＶＧＬ」であることから、オン（低）状態となる。なお、「ｉｎ」のパルスが入力されていないので、ノード２０の電位は、引き続き「ＶＧＬ」である。また、トランジスタ２およびトランジスタ８は、オン（高）状態を維持する。

（期間Ｔ２）Ｔ２は、「ＣＬＫ_１」と同期する「ｉｎ」のパルスが入力される期間である。すなわち、Ｔ２では、「ＣＬＫ_４」の電位が「ＶＧＨ」の状態で、「ＣＬＫ_１」の電位が「ＶＧＨ」となるとともに「ｉｎ」が入力される。つまり、Ｔ２は、「ＣＬＫ_４」と「ＣＬＫ_１」が「ＶＧＨ」の状態でオーバーラップしてＶＧＨがノード２１へ入力されるとともに、「ｉｎ」が入力される状態である。

このＴ２では、トランジスタ７のゲートに「ｉｎ」のパルスが入力されるので、トランジスタ７はオン（高）状態となり、ノード２２へ「ＶＧＨ」が供給される。しかし、「ＣＬＫ_４」の電位が「ＶＧＨ」を維持することから、トランジスタ８は、オン（高）状態を維持する。このため、ノード２２は「ＶＧＬ」へも引き下げられ、ノード２２の電位は、「ＧＮＤ」付近もしくは「ＶＧＨ」よりは小さい電位となる。

また、「ＣＬＫ_４」の電位は「ＶＧＨ」を維持することから、トランジスタ３の状態はオン（低）状態からオン（中）状態となる。また、トランジスタ４は、ゲートの「ＣＬＫ_１」の電位が「ＶＧＨ」であり、ソースに接続されるトランジスタ３がオン（中）状態であることから、オン（中）状態となる。このため、トランジスタ４およびトランジスタ３を介して、ノード２１へ「ＶＧＨ」が供給される。一方で、トランジスタ５は、ゲートに接続されるノード２２の電位が「ＧＮＤ」近辺から「ＶＧＨ」よりは小さい電位となることから、オン（低）状態となる。この結果、ノード２１は、「ＶＧＨ」への上昇が妨げられることから、「ＶＧＨ」より小さく「ＧＮＤ」近辺までの電位となる。

さらに、トランジスタ１１は、ゲートに「ｉｎ」のパルスが入力されるので、オン（高）状態となる。このため、ノード２０へ「ＶＧＨ」が供給される。一方で、ノード２１の電位が「ＧＮＤ」から「ＶＧＨ」であることから、トランジスタ９およびトランジスタ２がオン（中）状態となる。トランジスタ２がオン（中）状態になることから、ノード２０の電位が「ＶＧＬ」へ引き下げられるので、ノード２０は、「ＶＧＨ」を維持できず、「ＧＮＤ」より大きく「ＶＧＨ」よりは小さい電位となる。この影響により、トランジスタ１およびトランジスタ６は、オン（高）状態ではなくオン（中）状態となる。

（期間Ｔ３）Ｔ３は、「ｉｎ」のパルスが入力される状態で、「ＣＬＫ_４」の電位が「ＶＧＬ」となり、「ＣＬＫ_１」の電位が「ＶＧＨ」を維持する期間である。なお、このタイミングで、次段のシフトレジスタ回路に入力される「ＣＬＫ_２」の電位が「ＶＧＨ」となる。

このＴ３では、「ＣＬＫ_１」の電位が「ＶＧＨ」に維持されるので、トランジスタ４も期間Ｔ２に引き続きオン（中）状態を維持する。また、「ＣＬＫ_４」の電位が「ＶＧＬ」となることから、トランジスタ３およびトランジスタ８は、オフ状態となる。また、「ｉｎ」のパルスは入力されているので、トランジスタ７はオン（高）状態を維持する。このため、ノード２２は、トランジスタ８を介して「ＶＧＬ」へ引き下げされることなく、トランジスタ７を介して「ＶＧＨ」が供給される。したがって、ノード２２の電位は「ＶＧＨ」に近い電位となる。

また、ノード２２の電位が「ＶＧＨ」に近い電位に上昇することから、トランジスタ５はオン（中）状態となる。このとき、トランジスタ３は、「ＣＬＫ_４」の電位が「ＶＧＬ」であることから、オフ状態である。このため、ノード２１への「ＶＧＨ」供給が停止し、ノード２１は、「ＶＧＬ」へ引き下げられ、ＧＮＤより小さくＶＧＬより大きい電位となる。このノード２１の電位が降下することで、トランジスタ２およびトランジスタ９の状態は、オン（低）状態となる。

一方で、「ｉｎ」のパルスは入力されているので、トランジスタ１１はオン（高）状態を維持し、ノード２０へは「ＶＧＨ」が供給され続ける。このため、ノード２０の電位は、Ｔ２の期間に比べて上昇し、「ＶＧＨ」により近い値となる。ただし、ノード２０の電位は「ＶＧＨ」ではないことから、トランジスタ１およびトランジスタ６は、完全なオン状態とはならず、Ｔ２の期間に引き続き、オン（中）状態を維持する。

（期間Ｔ４）Ｔ４は、Ｔ３の状態から、「ｉｎ」および「ＣＬＫ_１」の電位が「ＶＧＬ」へ降下した期間である。すなわち、「ｉｎ」の入力が完了する期間である。

Ｔ４では、「ＣＬＫ_１」の電位が「ＶＧＬ」になるので、トランジスタ４がオフ状態になる。また、「ｉｎ」のパルスが入力されないので、トランジスタ７がオフ状態になり、ノード２２への「ＶＧＨ」供給が停止する。しかし、トランジスタ８もオフであることから、ノード２２は、Ｔ３の期間に引き続き、「ＶＧＨ」に近い高電位を維持する。

また、ノード２２が高電位を維持するので、トランジスタ５は、オン（中）状態からオン（高）状態となり、ノード２１もＴ３の期間に引き続き、「ＶＧＬ」に近い低電位を維持する。

また、「ｉｎ」のパルスが入力されないので、トランジスタ１１もオフ状態となるが、ノード２０は、Ｔ３の期間に引き続き、「ＶＧＨ」に近い高電位を維持する。したがって、トランジスタ１およびトランジスタ６も、Ｔ３の期間に引き続き、オン（中）状態を維持する。

（期間Ｔ５）Ｔ５は、Ｔ４の状態から、「ＣＬＫ_３」の電位が「ＶＧＨ」となる期間である。すなわち、「ＣＬＫ_３」が入力されて「ＯＵＴ_１」への出力が開始される期間である。

Ｔ５では、トランジスタ６がオン（中）状態の場合に、「ＣＬＫ_３」の電位が「ＶＧＨ」となるので、ブートストラップ効果が発生し、カップリングによりノード２０の電位が「ＶＧＨ」より高くなる。このため、トランジスタ６は、オン（中）状態からオン（高）状態となり、トランジスタ１もオン（中）状態からオン（高）状態となる。

さらに、ノード２２の電位が「ＶＧＨ」に近い高電位を維持するので、トランジスタ５がオン（高）状態を維持する。このため、ノード２１の電位は、トランジスタ５およびトランジスタ１によって引き下げられて「ＶＧＬ」となる。このように、ノード２１の電位が「ＶＧＬ」となることから、トランジスタ２およびトランジスタ９は、オン（低）状態からオフ状態となる。これに伴って、ノード２０の電位を「ＶＧＬ」へ引き下げることが抑制されるので、ノード２０は、「ＶＧＨ」以上の高電位を維持できる。これらの結果、「ＣＬＫ_３」のパルスが「ＯＵＴ_１」として出力される。

（期間Ｔ６）Ｔ６は、「ＣＬＫ_３」の電位が「ＶＧＨ」である状態で、「ＣＬＫ_４」の電位が「ＶＧＨ」となる期間である。Ｔ６では、Ｔ５と比較すると、「ＣＬＫ_４」の電位が「ＶＧＨ」となる。このため、トランジスタ３およびトランジスタ８の状態がそれぞれオン（高）状態となるので、ノード２２の電位は、トランジスタ８を介して引き下げられて、「ＶＧＬ」となる。なお、ノード２０、ノード２１、トランジスタ３およびトランジスタ８以外のトランジスタについては、Ｔ５から変化しない。

（期間Ｔ７）Ｔ７は、Ｔ６の状態から、「ＣＬＫ_３」の電位が「ＶＧＬ」となる期間である。Ｔ７では、「ＣＬＫ_３」の電位が「ＶＧＬ」となることから、ノード２０へのカップリングが抑制される。このため、ノード２０の電位は、Ｔ５から維持していた「ＶＧＨ」以上の非常に高い電位から、「ＶＧＨ」に近い高電位となる。そして、このＴ７において、「ＯＵＴ_１」の電位も「ＶＧＬ」となる。なお、Ｔ７では、ノード２０へのカップリングが抑制されるだけで、他のトランジスタ等はＴ６から変化はしない。

（期間Ｔ８）Ｔ８は、Ｔ７の状態から、「ＣＬＫ_１」および「ＯＵＴ_３」の電位が「ＶＧＨ」となる期間である。すなわち、「ＯＵＴ_３」が入力される期間である。

Ｔ８では、トランジスタ４は、ゲートに接続される「ＣＬＫ_１」の電位が「ＶＧＨ」となり、ソースに接続されるトランジスタ３がオン（高）状態であることから、オン（高）状態となる。また、トランジスタ８は、ゲートに接続される「ＣＬＫ_４」の電位が「ＶＧＨ」であることから、オン（高）状態となる。したがって、トランジスタ３がオン（高）状態かつトランジスタ５がオフ状態であることから、ノード２１へ「ＶＧＨ」が供給される。

一方で、「ＯＵＴ_３」の電位が「ＶＧＨ」になるので、トランジスタ１０がオン（高）状態となる。このため、ノード２０の電位は「ＶＧＬ」へ引き下げられる。また、ノード２０の電位が「ＶＧＬ」となることから、トランジスタ１がオフ状態となる。トランジスタ１がオフ状態となることから、ノード２１の電位の引き下げが抑制される。

これらの結果、ノード２１の電位は、「ＶＧＬ」から上昇し、ＶＧＬより大きくＧＮＤより小さい電位となる。また、ノード２１の電位上昇に伴って、トランジスタ９およびトランジスタ２はオン（低）状態となる。なお、ノード２２については、Ｔ６以降、「ｉｎ」のパルスが入力されないので、「ＶＧＬ」の電位を維持する。

（期間Ｔ９）Ｔ９は、Ｔ８の状態から、「ＣＬＫ_４」の電位が「ＶＧＬ」になる期間である。Ｔ９では、「ＣＬＫ_４」の電位が「ＶＧＬ」になることから、トランジスタ３およびトランジスタ８がオフ状態となる。また、トランジスタ４は、ゲートに接続される「ＣＬＫ_２」の電位が「ＶＧＨ」であるが、ソースのトランジスタ３がオフ状態であることから、ノード２１へのＶＧＨの供給は停止される。

また、「ＯＵＴ_３」の電位は「ＶＧＨ」を維持するので、トランジスタ１０は、オン（高）状態を維持し、トランジスタ１は、オフ状態を維持する。このため、Ｔ８と同様、ノード２１に対する「ＶＧＬ」への引き下げが抑制される。したがって、ノード２１は、Ｔ８の状態に引き続き、ＶＧＬより大きくＧＮＤより小さい電位を維持する。この結果、トランジスタ２およびトランジスタ９もオン（低）状態を維持する。

（期間Ｔ１０）Ｔ１０は、Ｔ９の状態から、「ＣＬＫ_１」の電位が「ＶＧＬ」になるとともに、「ＣＬＫ_３」の電位が「ＶＧＨ」になる期間である。

Ｔ１０では、「ＣＬＫ_１」の電位が「ＶＧＬ」になるので、トランジスタ４がオフ状態となる。同様に、「ＯＵＴ_３」の電位が「ＶＧＬ」になるので、トランジスタ１０がオフ状態となる。なお、Ｔ１０では、「ｉｎ」や「ＣＬＫ_４」の入力がないので、各ノード状態はＴ９と変化しない。そのため、トランジスタ２およびトランジスタ９もオン（低）状態を維持する。

（期間Ｔ１１）Ｔ１１は、Ｔ１０の状態から「ＣＬＫ_４」の電位が「ＶＧＨ」になる期間である。すなわち、「ＣＬＫ_３」の電位が「ＶＧＨ」のときに、「ＣＬＫ_４」の電位が「ＶＧＨ」になる期間である。

Ｔ１１では、トランジスタ３は、ゲートに接続される「ＣＬＫ_４」の電位が「ＶＧＨ」であることからオン（中）状態であり、ドレインに接続されるトランジスタ４がオフ状態であることから、ノード２１へはＶＧＨの供給を行わないがＴ８期間において供給されたＶＧＨを維持しノード２１は「ＧＮＤ」から「ＶＧＨ」までの電圧を保持している。同様に、トランジスタ８は、ゲートに接続される「ＣＬＫ_１」の電位が「ＶＧＨ」になるため、オン（高）状態となる。なお、Ｔ１１では、「ｉｎ」や「ＣＬＫ_１」の入力がないので、各ノード状態はＴ９から変化しない。そのため、トランジスタ２およびトランジスタ９もオン（低）状態を維持する。

（期間Ｔ１２）Ｔ１２は、Ｔ１１の状態から、「ＣＬＫ_３」の電位が「ＶＧＬ」になるとともに、「ＣＬＫ_１」の電位が「ＶＧＨ」になる期間である。すなわち、「ＣＬＫ_４」の電位が「ＶＧＨ」のときに、「ＣＬＫ_１」の電位が「ＶＧＨ」になる期間である。

Ｔ１２では、トランジスタ４は、ゲートに接続される「ＣＬＫ_１」の電位が「ＶＧＨ」になりオンし、また、ソースに接続されるトランジスタ３もオン（中）状態であることから、ノード２１に「ＶＧＨ」が供給され、ノード２１の電位がＴ１１に比べて上昇する。したがって、ノード２１をゲートに接続するトランジスタ２およびトランジスタ９は、オン（低）状態からオン（中）状態となる。なお、トランジスタ８は、「ＣＬＫ_４」の電位が引き続き「ＶＧＨ」であることから、オン（高）状態を維持する。

（期間Ｔ１３）Ｔ１３は、Ｔ１２の状態から、「ＣＬＫ_４」の電位が「ＶＧＬ」に降下し、「ＣＬＫ_１」のみが電位を「ＶＧＨ」に維持する期間である。

Ｔ１３では、トランジスタ３およびトランジスタ８は、「ＣＬＫ_４」の電位が「ＶＧＬ」になることからオフ状態となる。また、トランジスタ４は、ゲートに接続される「ＣＬＫ_１」の電位が「ＶＧＨ」であることからオンしているが、ドレインに接続されるトランジスタ３がオフ状態であることから、ノード２１へのＶＧＨへの供給は停止する。

なお、Ｔ１３では、「ｉｎ」や「ＣＬＫ_１」の入力がないので、各ノード状態はＴ１２から変化しない。そのため、トランジスタ２およびトランジスタ９もオン（中）状態を維持する。

（期間Ｔ１４）Ｔ１４は、Ｔ１３の状態から、「ＣＬＫ_１」の電位が「ＶＧＬ」に降下し、「ＣＬＫ_３」の電位のみが「ＶＧＨ」になる期間である。

Ｔ１４では、「ＣＬＫ_３」の電位が「ＶＧＨ」になるが、トランジスタ６がオフ状態であることから、「ＣＬＫ_３」は「ＯＵＴ_１」から出力されない。また、トランジスタ４は、「ＣＬＫ_１」の電位が「ＶＧＬ」に降下することから、オフ状態となる。なお、「ｉｎ」や「ＣＬＫ_４」の入力がないので、各ノード状態はＴ１２から変化しない。そのため、トランジスタ２およびトランジスタ９もオン（中）状態を維持する。

（期間Ｔ１５）Ｔ１５は、Ｔ１４の状態から「ＣＬＫ_４」の電位が「ＶＧＨ」になる期間である。すなわち、「ＣＬＫ_３」の電位が「ＶＧＨ」のときに、「ＣＬＫ_４」の電位が「ＶＧＨ」になる期間である。

Ｔ１５では、トランジスタ３は、ゲートに接続される「ＣＬＫ_４」の電位が「ＶＧＨ」であり、ソースに接続されるノード２１の電位が「ＧＮＤ」よりは高い電位であり、ドレインに接続されるトランジスタ４がオフ状態であることから、オン（低）状態となる。同様に、トランジスタ８は、ゲートに接続される「ＣＬＫ_４」の電位が「ＶＧＨ」であり、ドレインに接続されるノード２１の電位が「ＶＧＬ」かつソースに接続される「ＶＧＬ」であることから、オン（高）状態となる。

なお、Ｔ１５では、「ｉｎ」の入力がないので、各ノード状態はＴ１２から変化しない。そのため、トランジスタ２およびトランジスタ９もオン（中）状態を維持する。

（期間Ｔ１６）Ｔ１６は、Ｔ１５の状態から「ＣＬＫ_１」の電位が「ＶＧＨ」になる期間である。すなわち、「ＣＬＫ_４」の電位が「ＶＧＨ」のときに、「ＣＬＫ_１」の電位が「ＶＧＨ」になる期間である。

Ｔ１６では、トランジスタ４は、ゲートに接続される「ＣＬＫ_１」の電位が「ＶＧＨ」になりオンし、ソースに接続されるトランジスタ３もオン（低）状態であることから、ノード２１には「ＶＧＨ」が供給され、ノード２１の電位がＴ１５に比べて上昇し、ＶＧＨ近傍までに到達する。ノード２１の電位が上昇することから、トランジスタ２およびトランジスタ９がオン（高）状態となる。なお、トランジスタ８は、Ｔ１５から引き続き、ゲートに接続される「ＣＬＫ_４」の電位が「ＶＧＨ」であり、ドレインに接続されるノード２１の電位が「ＶＧＬ」かつソースに接続される「ＶＧＬ」であることから、オン（高）状態を維持する。

（期間Ｔ１７）Ｔ１７は、Ｔ１６の状態から「ＣＬＫ_４」の電位が「ＶＧＬ」になる期間である。すなわち、「ＣＬＫ_１」の電位のみが「ＶＧＨ」になる期間である。

Ｔ１７では、「ＣＬＫ_４」の電位が「ＶＧＬ」になることから、トランジスタ３およびトランジスタ８がオフ状態となる。なお、トランジスタ４は、「ＣＬＫ_１」の電位が引き続き「ＶＧＨ」であることから、Ｖ１６から引き続きオン（低）状態を維持する。また、トランジスタ１やトランジスタ５は、引き続きオフ状態であることから、ノード２１の電位は、Ｔ１６の状態を維持する。

［効果］
シフトレジスタ回路１００は、ノード２０の電位を上昇させた状態で、出力対象の信号を入力することで、ノード２０にブートストラップ効果を発生させることができる。このため、シフトレジスタ回路１００は、ノード２０の電位を「ＶＧＨ」以上にすることができるので、「ＯＵＴ_１」の電位の降下を防ぐことができる。

シフトレジスタ回路１００は、「ＶＧＨ」でオーバーラップする２つのクロック信号を用いてノード２１の電位を上昇させるトランジスタ３と４をオンさせることで定期的に「ＶＧＨ」の供給が行え、その結果、ノード２０の「ＶＧＬ」の保持が安定的に行え、トランジスタ６のオフも維持させることができる。

また、シフトレジスタ回路１００は、「ｉｎ」の入力に応じてノード２２の電位を上昇させるトランジスタ７を有する。このため、シフトレジスタ回路１００は、「ｉｎ」が入力された際にノード２２の電位を上げ、ノード２１の電位を下げることができるので、「ＯＵＴ_１」の電位の降下をさらに防ぐことができる。

また、シフトレジスタ回路１００は、「ＣＬＫ_４」の入力に応じてノード２２の電位を降下させるトランジスタ８を有する。このため、シフトレジスタ回路１００は、「ＣＬＫ_４」の入力に応じてノード２２の電位を上昇させることでノード２１にＶＧＬを保持させるトランジスタ５を安定的にオンさせることができる。

また、シフトレジスタ回路１００は、ノード２１の電位が上昇することに応じて「ＯＵＴ_１」の電位を降下させるトランジスタ９を有する。したがって、シフトレジスタ回路１００は、非選択状態の「ＯＵＴ_１」の出力を安定させてＶＧＬを出力させることができる。

また、シフトレジスタ回路１００は、「ＯＵＴ_３」の出力に応じてノード２０の電位を降下させるトランジスタ１０を有する。このため、シフトレジスタ回路１００は、後段（次段）のシフトレジスタ回路が信号を出力した際に、確実に非選択状態に遷移することができる。

また、シフトレジスタ回路１００は、「ｉｎ」の入力に応じてノード２０の電位を上昇させるトランジスタ１１を有する。このため、シフトレジスタ回路１００は、「ＯＵＴ_１」の電位の降下を防ぐことができる。

［第２形態］
第１形態では、トランジスタ５のゲートに、ノード２２が接続される例を説明したが、これに限定されるものではなく、「ｉｎ」の入力端子を接続することもできる。そこで、第２形態では、トランジスタ５のゲートに「ｉｎ」の入力端子を接続する例を説明する。

図１４は、第２形態のシフトレジスタ回路を示す回路図である。図１４に示すように、第１形態と異なる点は、トランジスタ５のゲートに「ｉｎ」の入力端子が接続されている点である。このような構成にすることで、第１形態に比べてノード２１の電位を「ＶＧＬ」へ早く下げることができるので、トランジスタ２をオフする時間の短縮が図れ、また、これによりノード２０の電位を第１形態よりも高くすることができ、「ＣＬＫ_３」から入力された「ＯＵＴ_１」を所望の電位までに到達する時間を短縮することができる。

次に、図１５を用いて、「ＯＵＴ_１」の出力時間をより短縮できることを具体的に説明する。図１５は、第２形態のシフトレジスタ回路の動作を説明する図である。図１５において、図１３と異なる点は、期間Ｔ２からＴ４の期間であるので、ここでは、期間Ｔ２からＴ４について具体的に説明する。なお、各期間の説明等は、第１形態と同様なので、省略する。なお、以下では、第２形態に関する点についてのみ詳細に説明することとする。

Ｔ２では、「ＣＬＫ_４」の電位が「ＶＧＨ」の状態で、「ＣＬＫ_１」の電位が「ＶＧＨ」となるとともに「ｉｎ」が入力される。つまり、Ｔ２は、「ＣＬＫ_４」と「ＣＬＫ_１」が「ＶＧＨ」の状態でオーバーラップして入力されるとともに、「ｉｎ」が入力される状態である。

このＴ２では、トランジスタ５は、ゲートに「ｉｎ」のパルスが入力されることから、オン（高）状態となる。ノード２１は、第１形態に比べて、「ｉｎ」の入力によってオンまたはオフ状態に遷移するトランジスタ５による影響しか受けないので、Ｔ２のタイミングで「ＧＮＤ」まで電位が下がる。

続いて、Ｔ３において、トランジスタ５は、ゲートに「ｉｎ」のパルスが入力され続けるので、オン（高）状態を維持する。このため、ノード２１の電位は、よりＶＧＬへ近づく。一方、ｉｎのパルス入力によりオンしたトランジスタ１１によりノード２０にＶＧＨが供給されるが前述の結果からトランジスタ２がオン（低）している状態ではあるが非常に低い状態であるためノード２０の電位は、実施形態１よりも高くに到達している。

その後、Ｔ４において、トランジスタ５は、ｉｎがＶＧＨからＶＧＬとなるためオフすることからノード２１はトランジスタ５からのＶＧＬへの引き下げはなくなるがノード２０によりオンした状態を維持しているトランジスタ１により引き続きＶＧＬへ引かれ、その後Ｔ５においてはＣＬＫ_３がＯＵＴ_１へ出力されるに伴ってブートストラップ効果により持ち上げられたノード２０によりオン（高）状態となったトランジスタ１により完全に「ＶＧＬ」へ引き下げられる。また、ノード２０はＴ３期間において実施形態１よりも高電位にあるためＴ５期間のブートストラップによる到達電位も実施形態１よりも高電位となるためトランジスタ６のゲート電圧が高くなり、その結果、ＣＬＫ_３がＯＵＴ_１へ出力されるパルスが所望の電圧までの到達する時間が短縮される。

したがって、第１形態と比較して、第２形態では、ノード２１の電位を「ＶＧＬ」へ早く下げることができるので、「ＣＬＫ_３」から入力されて「ＯＵＴ_１」から出力されるまでの時間をより短縮することができる。

［適用範囲］
例えば、上記の実施形態で例示したシフトレジスタ回路１００は、液晶パネルや有機ＥＬ（Electro-Luminescence）パネルを用いた画像表示装置を動作させるドライバ回路に好適に適用される。また、シフトレジスタ回路１００は、上述したドライバ回路以外の回路にも適用することができる。また、シフトレジスタ回路１００は、複数のトランジスタと、各素子を順次駆動するためのドライバ回路とを有するセンサ装置、発光素子アレイ、サーマルヘッド等、任意の装置に適用することができる。

（液晶パネルへの適用）
以下の説明では、シフトレジスタ回路１００の適用例として、液晶パネルを用いた画像表示装置を動作させるドライバ回路にシフトレジスタ回路１００を適用する例について説明する。

図１６は、シフトレジスタ回路の適用例を説明する第１の図である。図１６に示す例では、画像表示装置５０は、制御回路５１とパネル５２とを有する。なお、画像表示装置５０は、バックライト等の光源装置、カラーフィルタ基板、偏光方向が互いに異なる偏光板等を有するが、図１６では、理解を容易にするため、それらの記載を省略した。

制御回路５１は、例えば、パネル５２に配置されるＦＰＣ（Flexible Printed Circuits）上に設けられたり、または、パネル５２の外部回路基板上に設けられており、パネル５２を駆動させるための制御信号を駆動回路５５に出力する。なお、図１６では、ＦＰＣ、または外部回路基板についての図示を省略した。

また、パネル５２には、液晶パネルが用いられており、一対の基板から構成されている。例えば、パネル５２は、アクティブエリア５７に薄膜トランジスタが形成されたアレイ基板とアレイ基板に対向するカラーフィルタ基板とからなる一対のガラス基板で構成されている。また、アクティブエリア５７のアレイ基板の周辺には、周辺部５４が形成されている。周辺部５４には、駆動回路５５および走査線駆動回路５６が設けられており、走査線駆動回路５６はアレイ基板のガラス上に形成されている。また、駆動回路５５と走査線駆動回路５６とは走査線制御線５３で接続されている。

駆動回路５５は、駆動用の半導体素子からなり、アクティブエリア上に延在されたデータ線に画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成されている。なお、駆動回路５５は、アクティブエリア５７の周辺部５４にＣＯＧ（Chip On Glass）方式で実装されている。

また、パネル５２の周辺部５４に設けられた走査線駆動回路５６には、第１形態または第２形態において説明したシフトレジスタ回路１００が適用されている。駆動回路５５は、走査線制御線５３で走査線駆動回路５６と接続されており、走査線制御線５３を介してシフトレジスタ回路１００に制御信号を出力する。なお、シフトレジスタ回路１００は、パネル５２のアレイ基板上の周辺部５４に一体的に形成されている。

アクティブエリア５７は、マトリックス状に配置した画素５８を複数有する。詳細には、アクティブエリア５７には、複数のデータ線が列方向に延在され、複数の走査線が行方向に延在されている。そして、アクティブエリア５７には、データ線と走査線との交差に対応して、それぞれ画素５８が形成されている。

ここで、画素５８は、アクティブ素子として動作する薄膜トランジスタ５９と、画素電極６０とを有する。画像表示装置５０は、アレイ基板に設けられた画素電極６０とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像表示する。ここでは、パネル５２は、アレイ基板に画素電極６０が設けられ、カラーフィルタ基板に共通電極が設けられた縦電界方式で説明しているが、これに限らず、例えば、アレイ基板の画素５８内に画素電極６０および共通電極が設けられた横電界方式であってもよい。

走査線駆動回路５６は、第１形態または第２形態に係わるシフトレジスタ回路１００と同様のシフトレジスタ回路１００、１００ａ〜１００ｃを多段に接続した回路により構成される。なお、走査線駆動回路５６は、シフトレジスタ回路１００、１００ａ〜１００ｃ以外にも複数のシフトレジスタ回路を有するが、図１６では、理解を容易にするため、記載を省略した。

ここで、走査線駆動回路５６は、各シフトレジスタ回路１００、１００ａ〜１００ｃが出力する信号を次段のシフトレジスタ回路に入力するとともに、アクティブエリア５７上に延在する走査線に入力する。このため、走査線駆動回路５６は、駆動回路５５から走査線制御線５３を介して、制御信号が入力された場合には、アクティブエリア５７上の各走査線に対して上方向から順に電圧を印加する。

例えば、シフトレジスタ回路１００は、制御信号を受信すると、シフトレジスタ回路１００ｂにＯＵＴ_１を出力し、１段目の走査線に対して電圧を印加する。次に、シフトレジスタ回路１００ａは、次々段のシフトレジスタ回路にＯＵＴ_２を出力し、２段目の走査線に対して電圧を印加する。このように、走査線駆動回路５６は、アクティブエリア５７上の各走査線に対して、順番に電圧を印加する。

薄膜トランジスタ５９は、画素５８が形成された位置に応じたデータ線とソースとが接続され、画素５８が形成された位置に応じた走査線とゲートとが接続されている。そして、走査線駆動回路５６から対応する走査線に電圧が印加されるとともに、駆動回路５５から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタ５９を介して画素電極６０に印加される。

ここで、走査線駆動回路５６を第１形態または第２形態に係わるシフトレジスタ回路１００で構成した場合には、各シフトレジスタ回路１００が各走査線に印加する電圧の低下を防ぐことができる。この結果、画像表示装置５０は、アクティブエリア５７の大型化や画素５８の細密化により走査線の数が増加した場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。

なお、図１６では、液晶パネルを用いた画像表示装置にシフトレジスタ回路１００を適用する例について説明した。しかしながら、実施の形態はこれに限定されるものではない。例えば、有機ＥＬパネルを用いた画像表示装置にシフトレジスタ回路１００を適用してもよい。例えば、図１７は、シフトレジスタ回路１００の適用例を説明する第２の図である。

（有機ＥＬへの適用）
図１７に示す例では、複数のシフトレジスタ回路１００、１００ａからなる走査線駆動回路５６を有し、有機ＥＬパネルを用いた画像表示装置７０について記載した。また、図１７に示す例では、理解を容易にするため、走査線駆動回路５６がシフトレジスタ回路１００、１００ａを有する例について記載したが、走査線駆動回路５６は、走査線の数だけシフトレジスタ回路を有すればよい。なお、上述の液晶パネルを用いた画像表示装置５０と同様に、シフトレジスタ回路１００は、パネル５２のアレイ基板上の周辺部に一体的に形成されている。

図１７に示す例では、画素５８は、アノードが定電位供給回路７１と電気的に接続された発光素子８０と、発光素子８０のカソードに一方の電極が接続されたトランジスタ８１とを有する。また、画素５８は、ｎ型の薄膜トランジスタによって形成され、ドレインがトランジスタ８２のドレインに接続され、ソースが電源供給回路７２と電気的に接続されたドライバ素子８３とを有する。また、画素５８は、ドライバ素子８３を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するトランジスタ８２と静電容量８４とを有する。

また、図１７に示す例では、各画素５８内に備わる発光素子８０のアノードに対して一定のオン電位を供給する定電位供給回路７１と、制御線を介して、画素５８内に備わるトランジスタ８１の駆動を制御する駆動制御回路７３と、ドライバ素子８３のソースにオン電位または０電位を供給する電源供給回路７２とを有する。

発光素子８０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。

トランジスタ８１は、発光素子８０とドライバ素子８３との間の導通を制御する機能を有し、本実施形態では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレインとソースとがそれぞれ発光素子８０、ドライバ素子８３に接続される一方で、ゲートが駆動制御回路７３と電気的に接続された構成を有し、駆動制御回路７３から供給される電位に基づいて、発光素子８０とドライバ素子８３との間の導通状態を制御している。

ドライバ素子８３は、発光素子８０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子８３は、閾値以上の電位差に応じて発光素子８０に流れる電流を制御する機能を有する。本実施形態では、ドライバ素子８３は、ｎ型の薄膜トランジスタによって形成され、ゲートとソースとの間に印加される電位差に応じて発光素子８０の発光輝度を制御している。

このような画素５８においては、駆動回路５５が信号線に印加した電圧により静電容量８４に電荷が蓄積される。そして、駆動制御回路７３がトランジスタ８１のゲートに電圧を印加している間、静電容量８４に蓄積した電荷に応じた電流が発光素子８０に流れ、発光素子８０が発光する。

このように、各画素５８が発光素子８０を有する場合であっても、走査線駆動回路５６は、シフトレジスタ回路１００と同様のシフトレジスタ回路を走査線ごとに接続し、各シフトレジスタ各画素の出力信号を走査線に出力する。このため、画像表示装置７０は、画素５８が有機ＥＬパネルを有する場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。

１〜１１ トランジスタ
１００ シフトレジスタ回路
２０、２１、２２ ノード

Claims (10)

1. ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、
   ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、
   ゲートが第１のクロック信号の入力端子に接続されて、ソースが前記第２の導電経路に接続された、前記第１のクロック信号に応じてソースの電位を変化させる第３のトランジスタと、
   ゲートが第２のクロック信号の入力端子に接続されて、ドレインが高電位端子に接続されるとともにソースが前記第３のトランジスタのドレインに接続された、前記第２のクロック信号の入力に応じて、前記第３のトランジスタを介して前記第２の導電経路の電位を上昇させる第４のトランジスタと、
   ゲートが第３の導電経路に接続されて、ドレインが前記第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第３の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第５のトランジスタと、
   前記第１の導電経路にゲートが接続され、ドレインに第３のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する出力端子が接続された、前記第３のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記出力端子から出力信号を出力させる第６のトランジスタと
   を有することを特徴とするシフトレジスタ回路。
2. ゲートが入力信号の入力端子に接続され、ドレインが高電位端子に接続されるとともにソースが前記第３の導電経路に接続された、前記入力信号の入力に応じて前記第３の導電経路の電位を上昇させる第７のトランジスタをさらに有することを特徴とする請求項１に記載のシフトレジスタ回路。
3. ゲートが前記第１のクロック信号の入力端子に接続され、ドレインが前記第３の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１のクロック信号の入力に応じて前記第３の導電経路の電位を降下させる第８のトランジスタをさらに有することを特徴とする請求項１または請求項２に記載のシフトレジスタ回路。
4. ゲートが前記第２の導電経路に接続されて、ドレインに前記出力端子を接続するとともにソースに低電位端子が接続された、前記第２の導電経路の電位が上昇することに応じて前記出力信号を出力する端子の電位を降下させる第９のトランジスタをさらに有することを特徴とする請求項１乃至請求項３のいずれか１つに記載のシフトレジスタ回路。
5. ゲートが他の回路が出力する信号の出力端子に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記他の回路が出力した信号の出力に応じて前記第１の導電経路の電位を降下させる第１０のトランジスタを有することを特徴とする請求項１乃至請求項４のいずれか１つに記載のシフトレジスタ回路。
6. ゲートが前記入力信号の入力端子に接続されて、ソースが前記第１の導電経路に接続されるとともにドレインが高電位端子に接続された、前記入力信号の入力に応じて前記第１の導電経路の電位を上昇させる第１１のトランジスタを有することを特徴とする請求項１乃至請求項５のいずれか１つに記載のシフトレジスタ回路。
7. 前記第５のトランジスタは、前記第３の導電経路として入力信号の入力端子が前記ゲートに接続され、前記入力信号の入力に応じて前記第２の導電経路の電位を降下させることを特徴とする請求項１に記載のシフトレジスタ回路。
8. 前記第１のクロック信号は、前記第３のクロック信号とオーバーラップする期間を有する信号であり、前記第２のクロック信号は、次段のシフトレジスタ回路に入力される、次段のシフトレジスタ回路の入力信号と同期した第４のクロック信号とオーバーラップする期間を有する信号であり、前記第３のクロック信号は、前記第２のクロック信号の位相を反転させた信号であることを特徴とする請求項１乃至請求項７のいずれか１つに記載のシフトレジスタ回路。
9. 請求項１乃至請求項８のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
   前記ドライバ回路が出力する信号に従って発光する発光素子を有する、画像を表示する表示パネルと
   を備えたことを特徴とする画像表示装置。
10. 請求項１乃至請求項８のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
    前記ドライバ回路が出力する信号に従って画像を表示する液晶パネルと
    を備えたことを特徴とする画像表示装置。

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