TW202230192A - 積體電路與其形成方法 - Google Patents

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Abstract

揭露一種積體電路，其包含：第一電源軌、第一訊號線、第一電晶體、和第二電晶體。第一電源軌位於基材的背面上並配置以供應第一供應電壓且。第一訊號線位於基材的背面上並第一電源軌分開。第一電晶體具有第一主動區並位於基材的正面中。第一主動區被第一電源軌所重疊並電性耦接至第一電源軌。第二電晶體具有位於基材的正面中的第二主動區。第二主動區與第一主動區分開並被第一訊號線所重疊，且配置以透過第一電晶體該第一主動區接收第一電源軌的第一供應電壓。

Description

積體電路和系統與其形成方法
無
微型化積體電路(IC)的趨勢已造成較小的裝置，其消較少的電量但在較高速度上提供更多的功能。此微型化製成亦造成較嚴格的設計和製造規範以及可靠度的挑戰。各種電子設計自動化(EDA)為積體電路產生、優化和驗證單元佈局設計，同時確保單元佈局設計符合製造規範。
無
以下揭露提供許多不同實施例或例示，以實施所提供之實質內容(Subject Matter)的多個特徵。以下敘述之組件、材料、數值、步驟、排列或其類似者的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。亦思及其他組件、材料、數值、步驟、排列或其類似者。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆參考符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
根據一些實施例，一種積體電路包含：第一電源軌、第一訊號線、第一電晶體和第二電晶體。在一些實施例中，第一電源軌延伸在第一方向中，並配置以供應第一供應電壓且位於基材的背面上。在一些實施例中，第一訊號線延伸在第一方向中並在第二方向中與第一電源軌分開，第二方向不同於第一方向。在一些實施例中，第一電源軌和第一訊號線位於基材的背面上。
在一些實施例中，第一電晶體具有第一主動區。在一些實施例中，第一主動區延伸在第一方向中，並位於基材的正面中，此正面相反於前述之背面。在一些實施例中，第一主動區被第一電源軌所重疊並電性耦接至第一電源軌。
在一些實施例中，第二電晶體具有第二主動區。在一些實施例中，第二主動區位於基材的正面中。在一些實施例中，第二主動區延伸在第一方向中，並在至少第二方向中與第一主動區分開。
在一些實施例中，第二主動區被第一訊號線所覆蓋。在一些實施例中，第二主動區透過第一電晶體的第一主動區電性耦接至第一電源軌。在一些實施例中，藉由透過第一電晶體的第一主動區電性耦接第二主動區至第一電源軌，第二主動區被配置以透過第一電晶體的第一主動區接收第一電源軌的第一供應電壓，儘管第二主動區被第一訊號線所覆蓋造成比其他方式多的介層窗置放點(Via Landing Spots)和繞線資源(Routing Resources)。
在一些實施例中，第二主動區的多個部分被第一訊號線比此連接在一起，而本揭露之積體電路提供更多繞線彈性和更多介層窗置放點，因而相較於其他方式增加繞線資源。
第1A圖為根據一些實施例的積體電路100A的電路圖。
在一些實施例中，積體電路100A為正反器(Flip-Flop)電路。在一些實施例中，積體電路100A為多位元正反器(MBFF)電路。
積體電路100A為正反器電路。積體電路100A係配置以接收至少一資料訊號D或一掃入(Scan in)訊號SI，並配置以輸出一輸出訊號Q。在一些實施例中，資料訊號D為一資料輸入訊號。在一些實施例中，掃入訊號SI為一掃描輸入訊號。在一些實施例中，輸出訊號Q為至少此資料訊號D或掃入訊號SI的儲存狀態。正反器電路係用以繪示說明，其他型式的電路亦在本揭露的範圍中。
積體電路100A包含多工器102a、閂鎖(Latch)104、閂鎖106、輸出電路108、反相器(Inverter)110、反相器112和反相器114。
多工器102a包含第一輸入端、第二輸入端、第三輸入端和第四輸入端，其中第一輸入端配置以接收資料訊號D，第二輸入端配置以接收掃入訊號SI，第三輸入端配置以接收掃描賦能(Scan Enable)訊號SE，第四輸入端配置以接收反向掃描賦能(Inverted Scan Enable)訊號SEB。在一些實施例中，掃描賦能訊號SE為多工器102a之一選擇訊號，而反向掃描賦能訊號SEB為多工器102a之一反向的選擇訊號。多工器102a之輸出端連接至閂鎖104的輸入端。多工器102a係配置以訊號mx1和mx2至閂鎖104。在一些實施例中，多工器102a連接至反相器110，並配置以接收反向掃描賦能訊號SEB。
閂鎖104連接至多工器102a和閂鎖106。閂鎖104的輸入端係配置以自多工器102a接收訊號mx1和mx2。閂鎖104的輸出端連接至閂鎖106的輸入端。閂鎖104係配置以透過輸出端輸出訊號mx_ax至閂鎖106。
在一些實施例中，閂鎖104連接至反相器112，並配置以接收時脈訊號CLKB。在一些實施例中，閂鎖104連接至反相器114，並配置以接收時脈訊號CLKBB。
閂鎖106連接至閂鎖104和輸出電路108。閂鎖106的輸入端係配置以自閂鎖104接收訊號mx_ax。閂鎖106的輸出端連接至輸出電路108的輸入端。閂鎖106係配置以透過輸出端輸出訊號sl_a至輸出電路108。在一些實施例中，閂鎖106連接至反相器112，並配置以接收時脈訊號CLKB。在一些實施例中，閂鎖106連接至反相器114，並配置以接收時脈訊號CLKBB。
輸出電路108連接至閂鎖106。輸出電路108的輸入端係配置以自閂鎖106接收訊號sl_a。輸出電路108的輸出端係配置以輸出輸出訊號Q。
反相器110的輸入端係配置以接收掃描賦能訊號SE。在一些實施例中，反相器110的輸入端連接至多工器102a的第三輸入端。反相器110的輸出端係配置以輸出反向掃描賦能訊號SEB。在一些實施例中，反相器110的輸出端連接至多工器102a的第四輸入端。
反相器112的輸入端係配置以接收時脈訊號CP。反相器112的輸出端係配置以輸出時脈訊號CLKB至至少此反相器114的輸入端。
反相器114的輸入端連接至至少反相器112的輸出端。反相器114的輸出端係配置以輸出時脈訊號CLKBB。
多工器102a包含複數個電晶體T1-T8。在一些實施例中，每一個電晶體T1、T2、T3和T4為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，每一個電晶體T5、T6、T7和T8為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T1的閘極端係配置以接收掃入訊號SI。電晶體T6的閘極端係配置以接收掃入訊號SI。在一些實施例中，電晶體T1的閘極端連接至電晶體T6的閘極端。
電晶體T2的閘極端係配置以接收反向掃描賦能訊號SEB。電晶體T2的源極端連接至電壓供應VDD。電晶體T2的汲極端連接至電晶體T1的源極端。
電晶體T3的閘極端係配置以接收掃描賦能訊號SE。電晶體T3的源極端連接至電晶體T4的汲極端。
電晶體T4的源極端連接至電壓供應VDD。電晶體T4的閘極端係配置以接收資料訊號D。電晶體T7的閘極端係配置以接收資料訊號D。在一些實施例中，電晶體T4的閘極端連接至電晶體T7的閘極端。
電晶體T5的源極端連接至參考電壓供應VSS。電晶體T5的汲極端連接至電晶體T6的源極端。電晶體T5的閘極端係配置以接收掃描賦能訊號SE。在一些實施例中，電晶體T5的閘極端連接至電晶體T3的閘極端。
電晶體T8的閘極端係配置以接收反向掃描賦能訊號SEB。在一些實施例中，電晶體T8的閘極端連接至電晶體T2的閘極端。電晶體T8的源極端連接至電晶體T7的汲極端。
電晶體T7的源極端連接至參考電壓供應VSS。
閂鎖104包含複數個電晶體T9-T14。在一些實施例中，每一個電晶體T9、T11和T12為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，每一個電晶體T10、T13和T14為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T9的源極端、電晶體T1的汲極端和電晶體T3的汲極端其中每一者係彼此連接。訊號mx1係至少電晶體T9的源極端、電晶體T1的汲極端或電晶體T3 的汲極端的訊號。
電晶體T10的源極端、電晶體T6的汲極端和電晶體T8的汲極端其中每一者係彼此連接。訊號mx2係至少電晶體T10的源極端、電晶體T6的汲極端或電晶體T8 的汲極端的訊號。
電晶體T9的閘極端係配置以接收時脈訊號CLKBB。電晶體T10的閘極端係配置以接收時脈訊號CLKB。在一些實施例中，時脈訊號CLKBB為時脈訊號CLKB的反相，反之亦然。在一些實施例中，時脈訊號CLKB為時脈訊號CP的反相，反之亦然。
電晶體T9的汲極端、電晶體T10的汲極端、電晶體T13的汲極端、電晶體T13的汲極端、電晶體T15的閘極端和電晶體T16 的閘極端其中每一者係連接在一起。訊號mx_ax係至少電晶體T9的汲極端、電晶體T10的汲極端、電晶體T13的汲極端、電晶體T13的汲極端、電晶體T15的閘極端或電晶體T16 的閘極端的訊號。
電晶體T11的閘極端和電晶體T14 的閘極端係連接在一起，並更連接至閂鎖106。
電晶體T11的源極端連接至電壓供應VDD。電晶體T11的汲極端連接至電晶體T12 的源極端。
電晶體T12的閘極端係配置以接收時脈訊號CLKB。在一些實施例中，電晶體T12的閘極端連接至至少反相器112的輸出端。
電晶體T13的閘極端係配置以接收時脈訊號CLKBB。在一些實施例中，電晶體T13的閘極端連接至至少反相器114的輸出端。
電晶體T13的源極端連接至電晶體T14的汲極端。電晶體T14的源極端連接至參考電壓供應VSS。
閂鎖106包含複數個電晶體T15-T22。在一些實施例中，每一個電晶體T15、T17、T19和T20為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，每一個電晶體T16、T18、T21和T22為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T15和T16配置為一反相器，此反相器係配置以接收訊號mx_ax並產生訊號ml_b。電晶體T15和T16的閘極端係配置以接收訊號mx_ax。電晶體T15的源極端連接至電壓供應VDD。電晶體T16的源極端連接至參考電壓供應VSS。
電晶體T15的源極端、電晶體T16的源極端、電晶體T17的源極/汲極端、電晶體T18的源極/汲極端、電晶體T11的閘極端和電晶體T14 的閘極端其中每一者係連接在一起。
電晶體T17和T18配置為一輸送閘極(未標示)。電晶體T17的閘極端係配置以接收時脈訊號CLKB。電晶體T18的閘極端係配置以接收時脈訊號CLKBB。
電晶體T17的汲極/源極端、電晶體T18的汲極/源極端、電晶體T23的閘極端、電晶體T24的閘極端、電晶體T20的汲極端和電晶體T21的汲極端其中每一者係連接在一起。訊號sl_a係至少電晶體T17的汲極/源極端、電晶體T18的汲極/源極端、電晶體T23的閘極端、電晶體T24的閘極端、電晶體T20的汲極端和電晶體T21的訊號。
電晶體T19的閘極端、電晶體T22的閘極極端、電晶體T23的汲極端、電晶體T24的汲極端、電晶體T25的閘極端和電晶體T26 的閘極端其中每一者係連接在一起。電晶體T19的閘極端和電晶體T22的閘極極端係配置以自電晶體T23的汲極端和電晶體T24的汲極端接收訊號sl_bx。
電晶體T19的源極端連接至電壓供應VDD。電晶體T19的汲極端連接至電晶體T20的源極端。
電晶體T20的閘極端係配置以接收時脈訊號CLKBB。在一些實施例中，電晶體T20的閘極端連接至至少反相器114的輸出端。
電晶體T21的閘極端係配置以接收時脈訊號CLKB。在一些實施例中，電晶體T21的閘極端連接至至少反相器112的輸出端。
電晶體T21的源極端連接至電晶體T22的汲極端。電晶體T22的源極端連接至參考電壓供應VSS。
輸出電路108包含複數個電晶體T23-T26。在一些實施例中，每一個電晶體T23和T25為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，每一個電晶體T24和T26為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T23和T24配置為一反相器(未標示)，此反相器係配置以接收訊號sl_a並產生訊號sl_bx。電晶體T23和T24的閘極端係配置以接收訊號sl_a。電晶體T23的源極端連接至電壓供應VDD。電晶體T24的源極端連接至參考電壓供應VSS。電晶體T23和T24係配置以輸出訊號sl_bx。
電晶體T25和T26配置為一反相器(未標示)，此反相器係配置以接收訊號sl_bx並產生訊號Q。電晶體T25和T26的閘極端係連接在一起，並配置以接收訊號sl_bx。電晶體T25的源極端連接至電壓供應VDD。電晶體T26的源極端連接至參考電壓供應VSS。電晶體T25和T26的汲極端係連接在一起，並配置以輸出訊號Q。
反相器110包含複數個電晶體T31-T32。在一些實施例中，電晶體T31為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，電晶體T32為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T31和T32的閘極端係配置以接收掃描賦能訊號SE。電晶體T31和T32的閘極端係連接在一起。電晶體T31的源極端連接至電壓供應VDD。電晶體T31的汲極端和T32的汲極端係連接在一起，並配置以輸出反向掃描賦能訊號SEB。電晶體T32的源極端連接至參考電壓供應VSS。
反相器112包含複數個電晶體T27-T28。在一些實施例中，電晶體T27為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，電晶體T28為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T27的閘極端和T28的閘極端係配置以接收時脈訊號CP。電晶體T27和T82的閘極端係連接在一起。電晶體T27的源極端連接至電壓供應VDD。電晶體T27的汲極端和T28的汲極端係連接在一起，並配置以輸出反向時脈訊號CLKB。電晶體T28的源極端連接至參考電壓供應VSS。
反相器114包含複數個電晶體T29-T30。在一些實施例中，電晶體T29為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，電晶體T30為N型金屬氧化物半導體(NMOS)電晶體。
電晶體T27的汲極端、電晶體T28的汲極極端、電晶體T29的閘極端電晶體T30 的閘極端其中每一者係連接在一起。電晶體T29的閘極端和T30的閘極端係配置以接收時脈訊號CLKB。電晶體T29的源極端連接至電壓供應VDD。電晶體T29的汲極端和T30的汲極端係連接在一起，並配置以輸出反向時脈訊號CLKBB。電晶體T30的源極端連接至參考電壓供應VSS。
在一些實施例中，一或多個NMOS電晶體可改變成一或多個PMOS電晶體可改變成，反之亦然。在一些實施例中，一或多個可改變成一或多個PMOS電晶體可改變成汲極或源極可相互翻轉(Flipped)。
積體電路100A中的其他配置、排列或其他電路亦在本揭露的範圍中。
第1B圖為根據一些實施例的積體電路100B的電路圖。
積體電路100B為積體電路100A的一種變異。相較於積體電路100A，第1B圖之多工器102b取代多工器102a，因此省略其類似的詳細描述。例如：相較於積體電路100A的多工器102a，第1B圖之多工器102b中的電晶體T1和T2的位置對調，多工器102b中的電晶體T3和T4的位置對調，多工器102b中的電晶體T5和T6的位置對調，多工器102b中的電晶體T7和T8的位置對調。
電晶體T1的源極端連接至電壓供應VDD。電晶體T1的汲極端連接電晶體T2的源極端。
電晶體T3的源極端連接至電壓供應VDD。電晶體T3的汲極端連接電晶體T4的源極端。
電晶體T6的源極端連接至參考電壓供應VSS。電晶體T6的汲極端連接電晶體T5的源極端。
電晶體T8的源極端連接至參考電壓供應VSS。電晶體T8的汲極端連接電晶體T7的源極端。
電晶體T9的源極端、電晶體T2的汲極端和電晶體T4的汲極端其中每一者係彼此連接。訊號mx1係至少電晶體T9的源極端、電晶體T2的汲極端或電晶體T2的汲極端的訊號。
電晶體T10的源極端、電晶體T5的汲極端和電晶體T7的汲極端其中每一者係彼此連接。訊號mx2係至少電晶體T10的源極端、電晶體T5的汲極端或電晶體T7的汲極端的訊號。
積體電路100B中的其他配置、排列或其他電路亦在本揭露的範圍中。
第2A圖為根據一些實施例的積體電路的平面規劃(Floorplan)200A的示意圖。
在一些實施例中，平面規劃200A係第1A圖之積體電路100A或第1B圖之積體電路100B的平面規劃。在一些實施例中，平面規劃200A對應至第2B圖至第2G圖所示之佈局圖(設計)200。
平面規劃200A包含多工器區P1、閂鎖區P2、閂鎖區P3、輸出區P4、反相器區P5、反相器區P6和反相器區P7。
在一些實施例中，多工區P1對應至多工器102a或102b，閂鎖區P2對應至閂鎖104，閂鎖區P3對應至閂鎖106，輸出區P4對應至輸出電路108，反相器區P5對應至反相器110，反相器區P6對應至反相器112，反相器區P7對應至反相器114，因此省略其類似的詳細描述。
平面規劃200A具有兩列，其在第一方向X第一方向中延伸並在第二方向Y中彼此分開。在一些實施例中，第二方向Y不同於第一方向X。
每一個多工器區P1、閂鎖區P2和反相器區P5位於第一列中。閂鎖區P2係在多工器區P1和反相器區P5之間。
每一個輸出區P4、反相器區P7、閂鎖區P3和反相器區P6位於第二列中。
反相器區P7、閂鎖區P3係在輸出區P4和反相器區P6之間。反相器區P7係在輸出區P4和閂鎖區P3之間。閂鎖區P3係在反相器區P7和反相器區P6之間。反相器區P7係相鄰於每一個輸出區P4和閂鎖區P3。在一些實施例中，相鄰之元件係直接在彼此的隔壁。
第2B圖至第2D圖為佈局設計200之多個對應部分200B-200D的多個對應圖，此佈局設計200被劃分至平面規劃200A之多個區塊並被簡化以易於說明。
佈局設計200被劃分至平面規劃200A之多個區塊。
佈局設計200為第1A圖之積體電路100A的佈局圖。
部分200B包含閘極(POLY)層級(Level)、背面金屬0(BM0)層級和介層窗背面(VB)層級之佈局設計200的一或多個特徵。
部分200C包含主動層級或氧化物擴散(OD)層級、POLY層級、擴散上金屬(Metal Over Diffusion；MD)層級、金屬0(M0)層級、閘極上介層窗(VG)層級和擴散上介層窗(Via Over Diffusion；VD)層級之佈局設計200的一或多個特徵。
部分200D包含POLY層級、金屬1(M1)層級和介層窗0(V0)層級之佈局設計200的一或多個特徵。
第2E圖至第2G圖為佈局設計200之多個對應部分200B-200D的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。
為易於說明，第1A圖至第1B圖、第2A圖至第2G圖、第3A圖至第3F圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6G圖、第7A圖至第7C圖、第8A圖至第8D圖、第9A圖至第9B圖、第10A圖至第10G圖、第11A圖至第11C圖和第12A圖至第12C圖其中一或多者的標示元件係重複使用。
佈局設計200包含BM0層級、VB層級、OD層級、POLY層級、MD層級、M0層級、VG層級、VD層級、M1層級和V0層級之一或多個特徵。在一些實施例中，至少佈局設計200、600或1000包含未繪示於第2A圖至第2G圖、第6A圖至第6G圖或第10A圖至第10G圖的額外元件。
佈局設計200可用以製造第3A圖至第3F圖的積體電路。
佈局設計200具有延伸在第一方向X中的單元邊界201a、單元邊界201b和中間點(未繪示)。中間點係等距至單元邊界201a和單元邊界201b。在一些實施例中，佈局設計200沿著單元邊界201a和201b並沿著在第二方向Y中延伸的單元邊界(未標示)緊靠著其他單元佈局設計。
在一些實施例中，至少佈局設計200、佈局設計600(第6A圖至第6G圖)或佈局設計1000(第10A圖至第10G圖)為標準單元佈局設計。
佈局設計200包含在第一方向X中延伸的一或多個主動區佈局圖案202a、202b、202c或202d(統稱為“一組主動區佈局圖案202”)。
本揭露實施例使用“佈局圖案”的用語，其在此以後在本揭露的其餘部分亦稱為“多個圖案”，以使說明簡要。
此組主動區佈局圖案202的主動區佈局圖案202a、202b、202c或202d在第二方向Y中彼此分開。
此組主動區佈局圖案202可用以製造積體電路300、400、700、800、1100或1200之一對應組主動區302。在一些實施例中，此組主動區302位於積體電路300、400、700、800、1100或1200的正面303a上。在一些實施例中，此組主動區302對應至一或多個鰭式場效電晶體(FinFET)、奈米片電晶體或奈米線電晶體。
在一些實施例中，主動區佈局圖案202a、202b、202c或202d可用以製造積體電路300、400、700、800、1100或1200之此組主動區302的對應主動區302a、302b、302c或302d。
在一些實施例中，此組主動區佈局圖案202被稱為氧化物擴散(OD)區，其定義至少積體電路300、400、700、800、1100或1200或佈局設計200、600或1000的源極或汲極擴散區。
在一些實施例中，主動區佈局圖案202a和 202d可用以製造積體電路300、400、700、800、1100或1200的NMOS電晶體，而主動區佈局圖案202b和 202c可用以製造積體電路300、400、700、800、1100或1200的PMOS電晶體。
在一些實施例中，主動區佈局圖案202a和 202d可用以製造積體電路300、400、700、800、1100或1200的PMOS電晶體，而主動區佈局圖案202b和 202c可用以製造積體電路300、400、700、800、1100或1200的NMOS電晶體。
在一些實施例中，此組主動區佈局圖案202位於第一佈局層級。在一些實施例中，第一佈局層級對應至佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的主動層級或OD層級。在一些實施例中，OD層級係在BM層級的上方。
此組主動區佈局圖案202中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含在第二方向Y中延伸的一或多個閘極圖案204a、204b、204c、204d、204e、204f、204g、204h或204i(統稱為“一組閘極圖案204”)，一或多個閘極圖案205a或205b(統稱為“一組虛設閘極圖案205”)，或一或多個閘極圖案206a、206b、206c、206d、206e、206f、206g、206h或206i(統稱為“一組閘極圖案206”)。
此組虛設閘極圖案205可用以製造積體電路300、400、700、800、1100或1200的一對應組虛設閘極305。此組閘極圖案204可用以製造積體電路300、400、700、800、1100或1200的一對應組閘極304。此組閘極圖案206可用以製造積體電路300、400、700、800、1100或1200的一對應組閘極306。
在一些實施例中，閘極圖案205a、205b可用以製造積體電路300、400、700、800、1100或1200的對應組虛設閘極305a、305b。
在一些實施例中，閘極圖案204a、204b、204c、204d、204e、204f、204g、204h或204i可用以製造積體電路300、400、700、800、1100或1200的對應閘極304a、304b、304c、304d、304e、304f、304g、304h或304i。
在一些實施例中，閘極圖案206a、206b、206c、206d、206e、206f、206g、206h或206i可用以製造積體電路300、400、700、800、1100或1200的對應閘極306a、306b、306c、306d、306e、306f、306g、306h或306i。
在一些實施例中，此些組閘極圖案204和206中的每一個閘極圖案係以標示“T1-T32”繪示在第2B圖至第2G圖中，其辨識被第2B圖至第2G圖中之對應閘極圖案所製造之第1A圖至第1B圖的對應電晶體，並為說明簡潔而被省略。
此組閘極圖案204係位於此組主動區圖案 202、一組導電特徵圖案250和一組導電特徵圖案252的上方。
此組閘極圖案204係安置在與第一階層不同的第二階層上。在一些實施例中，第一階層不同於第二階層。在一些實施例中，第二佈局層級對應至佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的POLY層級。在一些實施例中，POLY層級係在OD層級和BM層級的上方。
此組閘極圖案204中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含在第二方向Y中延伸的一或多個接觸圖案208a、208b、208c、…、208f (統稱為“一組接觸圖案208”)，和一或多個接觸圖案210a、210b、210c、…、210e (統稱為“一組接觸圖案210”)。
此組接觸圖案208之每一個接觸圖案係在至少第一方向X或第二方向Y中與此組接觸圖案208之一相鄰接觸圖案分開。此組接觸圖案210之每一個接觸圖案係在至少第一方向X或第二方向Y中與此組接觸圖案210之一相鄰接觸圖案分開。為易於繪示，未標示此組接觸圖案208之一或多個接觸圖案或此組接觸圖案210之接觸圖案。
此組接觸圖案208對應至單元邊界201b與中點間的接觸圖案。此組接觸圖案210對應至單元邊界201a與中點間的接觸圖案。
此組接觸圖案208可用以製造積體電路300、400、700、800、1100或1200之一對應組接觸308。此組接觸圖案210可用以製造積體電路300、400、700、800、1100或1200之一對應組接觸310。
在一些實施例中，此組接觸圖案208之接觸圖案208a、208b、208b、…、208o可用以製造積體電路300、400、700、800、1100或1200之此組接觸308之接觸308a、308b、308b、…、308o。
在一些實施例中，此組接觸圖案210之接觸圖案210a、210b、210b、…、210u可用以製造積體電路300、400、700、800、1100或1200之此組接觸308之接觸310a、310b、310b、…、310u。在一些實施例中，此組接觸圖案208或210亦被稱為在 擴散(MD)圖案上的一組金屬。
在一些實施例中，此組接觸圖案208之接觸圖案208a、208b、208b、…、208o其中至少一者可用以製造積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之NMOS或PMOS電晶體其中一者的源極或汲極，而此組接觸圖案210之接觸圖案210a、210b、210b、…、210u其中至少一者可用以製造積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之NMOS或PMOS電晶體其中一者的源極或汲極。
在一些實施例中，此些組接觸圖案208和210與此組主動區圖案202重疊。此些組接觸圖案208和210位於第二佈局層級上。在一些實施例中，第二佈局層級對應至佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的接觸層級或MD層級。
此些組接觸圖案208和210中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含在第一方向X中延伸的一或多個導電特徵圖案220a、220b、…、220l (統稱為“一組導電特徵圖案220”)，或一或多個導電特徵圖案222a、222b、…、222k (統稱為“一組導電特徵圖案222”)。
此組導電特徵圖案220可用以製造積體電路300、400、700、800、1100或1200之一對應組導體320。此組導電特徵圖案222可用以製造積體電路300、400、700、800、1100或1200之一對應組導體322。
導電特徵圖案220a、220b、…、220l可用以製造積體電路300、400、700、800、1100或1200之導體320a、320b、…、320l。導電特徵圖案222a、222b、…、222l可用以製造積體電路300、400、700、800、1100或1200之導體322a、322b、…、322l。
在一些實施例中，此組導電特徵圖案220或此組導電特徵圖案222位於第三佈局層級上。在一些實施例中，第三佈局層級不同於第一佈局層級和第二佈局層級。在一些實施例中，第三佈局層級對應至佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的M0層級。在一些實施例中，M0層級位於OD層級、BPR層級、MD層級和POLY層級的上方。
在一些實施例中，此組導電特徵圖案220對應至4個M0繞線軌道(Routing Tracks)，而此組導電特徵圖案222對應至3個M0繞線軌道。其他數目的M0繞線軌道亦在本揭露的範圍中。
此組導電特徵圖案220中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含一或多個介層窗圖案212a、212b、…、212g (統稱為“一組介層窗圖案212”)，和一或多個介層窗圖案214a、214b、…、214e (統稱為“一組介層窗圖案214”)。
此組介層窗圖案212可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗312。此組介層窗圖案214可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗314。
在一些實施例中，此組介層窗圖案212的介層窗圖案212a、212b、…、212g可用以製造積體電路300、400、700、800、1100或1200之此組介層窗312的對應介層窗312a、312b、…、312g。在一些實施例中，此組介層窗圖案214的介層窗圖案214a、214b、…、214g可用以製造積體電路300、400、700、800、1100或1200之此組介層窗312的對應介層窗314a、314b、…、314g。
在一些實施例中，此組介層窗圖案212係在此組主動區圖案202與此組接觸圖案208之間。在一些實施例中，此組介層窗圖案214係在此組主動區圖案202與此組接觸圖案210之間。
此組介層窗圖案212或214係安置在佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的擴散上介層窗(Via Over Diffusion；VD)層級。在一些實施例中，VD層級係在MD層級、OD層級和BPR層級的上方。在一些實施例中，VD層級係在MD層級與M0層級之間。在一些實施例中，VD層級係在第二佈局層級與第三佈局層級之間。其他佈局層級在本揭露範圍中。
此組介層窗圖案212或214中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含一或多個介層窗圖案216a、216b、…、216i (統稱為“一組介層窗圖案216”)，和一或多個介層窗圖案218a、218b、…、218h (統稱為“一組接觸圖案218”)。
此組介層窗圖案216可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗316。此組介層窗圖案218可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗318。
在一些實施例中，此組介層窗圖案216的介層窗圖案216a、216b、…、216i可用以製造積體電路300、400、700、800、1100或1200之此組介層窗316的對應介層窗316a、316b、…、316i。在一些實施例中，此組介層窗圖案214的介層窗圖案218a、218b、…、218h可用以製造積體電路300、400、700、800、1100或1200之此組介層窗318的對應介層窗318a、318b、…、318h。
在一些實施例中，此組介層窗圖案216係在此組閘極圖案204與此組導電特徵圖案220之間。在一些實施例中，此組介層窗圖案218係在此組閘極圖案206與此組導電特徵圖案222之間。
此組介層窗圖案216或218係安置在佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的閘極上介層窗(Via Over Gate；VG)層級。在一些實施例中，VG層級係在OD層級、BPR層級、MD層級和POLY層級的上方。在一些實施例中，VG層級係在POLY層級與M0層級之間。在一些實施例中，VG層級係在第二佈局層級與第三佈局層級之間。其他佈局層級在本揭露範圍中。
此組介層窗圖案216或218中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含在第二方向Y中延伸的一或多個導電特徵圖案240a、240b、…、240k (統稱為“一組導電特徵圖案240”)。
此組導電特徵圖案240可用以製造積體電路300、400、700、800、1100或1200之一對應組導體340。導電特徵圖案240a、240b、…、240k可用以製造積體電路300、400、700、800、1100或1200之導體340a、340b、…、340k。
在一些實施例中，此組導電特徵圖案240與此組導電特徵圖案220重疊。在一些實施例中，此組導電特徵圖案240或此組導電特徵圖案220位於第四佈局層級上。在一些實施例中，第四佈局層級不同於第一佈局層級、第二佈局層級和第三佈局層級。在一些實施例中，第四佈局層級對應至佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的M1層級。在一些實施例中，M1層級位於M0層級、OD層級、BPR層級、MD層級和POLY層級的上方。
此組導電特徵圖案240中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含一或多個介層窗圖案242a、242b、…、242t (統稱為“一組介層窗圖案242”)。
此組介層窗圖案242可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗342。在一些實施例中，此組介層窗圖案242的介層窗圖案242a、242b、…、242t可用以製造積體電路300、400、700、800、1100或1200之此組介層窗342的對應介層窗342a、342b、…、342t。
在一些實施例中，此組介層窗圖案242係在此組導電特徵圖案240與至少此組導電特徵圖案220或此組導電特徵圖案222之間。
此組介層窗圖案242係安置在佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的V0層級。在一些實施例中，V0層級係在M0層級、OD層級、BPR層級、MD層級和POLY層級的上方。在一些實施例中，V0層級係在M0層級與M1層級之間。在一些實施例中，V0層級係在第三佈局層級與第四佈局層級之間。其他佈局層級在本揭露範圍中。
此組介層窗圖案242中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含在至少第二方向Y或第一方向X中延伸的一或多個導電特徵圖案250a、250b、250c 或250d(統稱為“一組導電特徵圖案250”)。
此組導電特徵圖案250之每一個導電特徵圖案250a、250b、250c 和250d係在至少第二方向Y或第一方向X中彼此分開。
在一些實施例中，此組導電特徵圖案250被稱為“一組電源軌圖案250”。在一些實施例中，導電特徵圖案250a、250b、250c 或250d被稱為對應之電源軌圖案250a、250b、250c 或250d。
此組導電特徵圖案250可用以製造積體電路300、400、700、800、1100或1200之一對應組導體350。在一些實施例中，此組導體350被稱為“一組電源軌350”。 在一些實施例中，導電特徵圖案250a、250b、250c 或250d可用以製造積體電路300、400、700、800、1100或1200之導體350a、350b、350c 或350d。在一些實施例中，導體350a、350b、350c 或350d被稱為電源軌350a、350b、350c 或350d。在一些實施例中，此組導體350位於積體電路300的背面303b上。
在一些實施例中，此組導電特徵圖案250與此組閘極圖案204和此組主動區圖案202重疊。在一些實施例中，此組導電特徵圖案250位於第五佈局層級上。在一些實施例中，第五佈局層級不同於第一佈局層級、第二佈局層級、第三佈局層級和第四佈局層級。在一些實施例中，第五佈局層級對應至佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的背面金屬(BM)層級。在一些實施例中，BM層級位於OD層級、POLY層級、MD層級、M0層級、和M1層級的下方。
此組導電特徵圖案250中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含在第一方向X中延伸的一或多個導電特徵圖案252a或250b (統稱為“一組導電特徵圖案252”)。此組導電特徵圖案252之每一個導電特徵圖案252a、252b係在第二方向Y中彼此分開。
在一些實施例中，此組導電特徵圖案252被稱為“一組訊號線圖案252”。在一些實施例中，導電特徵圖案252a或250b被稱為對應之訊號線圖案252a或250b。
此組導電特徵圖案252可用以製造積體電路300、400、700、800、1100或1200之一對應組導體352。在一些實施例中，此組導體352被稱為“一組訊號線352”。 在一些實施例中，導電特徵圖案252a或252b可用以製造積體電路300、400、700、800、1100或1200之訊號線352a或352b。在一些實施例中，導體352a或352b被稱為對應之訊號線352a或352b。在一些實施例中，此組導體352位於積體電路300的背面303b上。
在一些實施例中，此組導電特徵圖案252與此組閘極圖案204或206和此組主動區圖案202重疊。在一些實施例中，此組導電特徵圖案252位於第五佈局層級上。
此組導電特徵圖案252中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200更包含一或多個介層窗圖案254a、254b、…、254j(統稱為“一組介層窗圖案254”)或一或多個介層窗圖案256a、256b、…、256d(統稱為“一組介層窗圖案256”)。
此組介層窗圖案254可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗354。此組介層窗圖案256可用以製造積體電路300、400、700、800、1100或1200之一對應組介層窗356。
在一些實施例中，此組介層窗圖案254的介層窗圖案254a、254b、…、254j可用以製造積體電路300、400、700、800、1100或1200之此組介層窗354的對應介層窗354a、354b、…、354j。
在一些實施例中，此組介層窗圖案256的介層窗圖案256a、256b、…、256d可用以製造積體電路300、400、700、800、1100或1200之此組介層窗356的對應介層窗356a、356b、…、356d。
在一些實施例中，此組介層窗圖案254係在此組主動區圖案202與此組導電特徵圖案250之間。在一些實施例中，此組介層窗圖案256係在此組主動區圖案202與此組導電特徵圖案252之間。
此組介層窗圖案254或256係安置在佈局設計200、600或1000，或積體電路300、400、700、800、1100或1200其中一或多者的介層窗背面(VB)層級。在一些實施例中，VB層級係在MD層級和OD層級的下方，並在BM層級的上方。在一些實施例中，VB層級係在OD層級與BM層級之間。在一些實施例中，VB層級係在第一佈局層級與第五佈局層級之間。其他佈局層級在本揭露範圍中。
此組介層窗圖案254或256中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
佈局設計200中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
第3A圖至第3F圖為根據一些實施例的一積體電路300的多個示意圖。
第3A圖至第3C圖為積體電路300之多個對應部分300A-300C的多個對應圖，其被簡化以易於說明。
部分300A包含POLY層級、BM0層級和VB層級之積體電路300的一或多個特徵。
部分300B包含OD層級、POLY層級、MD層級、M0層級、VG層級和VD層級之積體電路300的一或多個特徵。
部分300C包含POLY層級、M1層級和V0層級之積體電路300的一或多個特徵。
第3D圖至第3F圖為根據一些實施例之積體電路300的對應剖面圖。第3D圖為根據一些實施例之如被平面A-A’所交切之積體電路300的剖面圖300D。第3E圖為根據一些實施例之如被平面B-B’所交切之積體電路300的剖面圖300E。
第3F圖為根據一些實施例之如被平面C-C’所交切之積體電路300的剖面圖300F。與第1A圖至第1B圖、第2A圖至第2G圖、第3A圖至第3F圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6G圖、第7A圖至第7C圖、第8A圖至第8D圖、第9A圖至第9B圖、第10A圖至第10G圖、第11A圖至第11C圖和第12A圖至第12C圖相同或類似的組件被賦予相同的參考符號，因而省略其詳細敘述。
藉由佈局設計200製造積體電路300。積體電路300的結構關係類似於第2A圖至第2G圖之佈局設計200的結構關係、配置和層，故不在至少第3A圖至第3F圖中敘述類似的詳細描述，以使說明簡要，其中積體電路300的結構關係包含對準、長度和寬度。例如：在一些實施例中，佈局設計200的至少一或多個寬度、長度或間距係類似於積體電路300的對應寬度、長度或間距，而省略類似的詳細描述，以使說明簡要。在一些實施例中，佈局設計200的至少單元邊界201a、單元邊界201b或中間點係類似於積體電路300的至少對應單元邊界301a、單元邊界301b或中間點，而省略類似的詳細描述，以使說明簡要。
積體電路300包含至少此組主動區302、此組虛設閘極305、此些組閘極304和306、此組接觸308、此組接觸310、此組導體320、此組導體322、此組介層窗312、此組介層窗314、此組介層窗316、此組介層窗318、此組導體340、此組介層窗342、此組導體350、此組介層窗352、此組介層窗354、此組介層窗356、基材390和絕緣區392。
此組主動區302係埋設在基材390中。基材390具有正面303a和背面303b，背面303b係相反於正面303a。在一些實施例中，至少此組主動區302、此組虛設閘極305、此些組閘極304和306、此組接觸308和此組接觸310係形成在基材390的正面303a中。
在一些實施例中，此組主動區302對應至奈米片電晶體的奈米片結構(未繪示)。在一些實施例中，此組主動區302包含被磊晶成長製程所長成的汲極區和源極區。在一些實施例中，此組主動區302包含與在對應之汲極區和源極區上的磊晶材料一起長成的汲極區和源極區。
其他電晶體型式在本揭露的範圍中。例如：在一些實施例中，此組主動區302對應至奈米線電晶體的奈米線結構(未繪示)。在一些實施例中，此組主動區302對應至平面電晶體的平面結構(未繪示)。在一些實施例中，此組主動區302對應至鰭式場效電晶體的鰭式結構(未繪示)。
在一些實施例中，主動區302a和302d對應至積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之NMOS電晶體的源極或汲極，而主動區302b和302c對應至積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之PMOS電晶體的源極或汲極。
在一些實施例中，主動區302a和302d對應至積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之PMOS電晶體的源極或汲極，而主動區302b和302c對應至積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之NMOS電晶體的源極或汲極。
在一些實施例中，至少主動區302a或302d為N型摻雜S/D區，而至少主動區302c或302d為P型摻雜S/D區，其埋設在基材390的介電材料中。在一些實施例中，至少主動區302a或302d為P型摻雜S/D區，而至少主動區302c或302d為N型摻雜S/D區，其埋設在基材390的介電材料中。
此組主動區302中之其他佈局層級上的其他配置、排列或結構數量亦在本揭露的範圍中。
絕緣區392係配置以將此組主動區302、此組虛設閘極305、此組閘極304或306、此組接觸308、此組接觸310、此組導體320、此組導體322、此組介層窗312、此組介層窗314、此組介層窗316、此組介層窗318、此組導體340、此組介層窗342、此組導體350、此組介層窗352、此組介層窗354、此組介層窗356彼此電性隔離。在一些實施例中，絕緣區392包含多個絕緣區此些絕緣區係在方法130(第13圖)進行期間彼此不同的時間上被沉積。在一些實施例中，絕緣區392係一種介電材料。在一些實施例中，此介電材料包含二氧化矽、氮氧化矽或類似物。
絕緣區392中之其他佈局層級上的其他配置、排列或其他數量的部分亦在本揭露的範圍中。
此些組閘極304和306對應至積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之電晶體T1-T42的一或多個閘極。在一些實施例中，此些組閘極304和306中的每一個閘極係以標示“T1-T32”繪示在第3A圖至第3F圖中，其辨識具有第3A圖至第3F圖之對應閘極之第1A圖至第1B圖的對應電晶體，並為說明簡潔而被省略。
在一些實施例中，閘極304a為電晶體T26和T25的閘極，閘極304b為電晶體T24和T23的閘極，閘極304d為電晶體T32、T31、T3和T5的閘極，閘極304e為電晶體T22和T19的閘極，閘極304f為電晶體T21的閘極，閘極304g為電晶體T18的閘極，閘極304h為電晶體T16和T15的閘極，而閘極304i為電晶體T30和T29的閘極。
在一些實施例中，閘極306a為電晶體T7和T4的閘極，閘極306b為電晶體T8和T2的閘極，閘極306c為電晶體T6和T1的閘極，閘極306f為電晶體T10的閘極，閘極306g為電晶體T13的閘極，閘極306h為電晶體T14和T11的閘極，而閘極306i為電晶體T28和T27的閘極。
在一些實施例中，閘極304c、閘極304j、閘極306d、閘極306e為虛設閘極。在一些實施例中，虛設閘極為非功能性電晶體的閘極。
在一些實施例中，至少閘極305a或305b對應至虛設閘極。在一些實施例中，至少閘極305a或305b對應至連續多晶矽在氧化定義區邊緣(continuous poly on oxide definition edge；CPODE)或多晶矽在氧化定義區邊緣(poly-on-OD-edge；PODE)。
此些組閘極304、305或306中之其他佈局層級上的其他配置、排列或閘極數量亦在本揭露的範圍中。
此組接觸308或310的每一個接觸對應至積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200之電晶體T1-T42的一或多個汲極或源極端。在一些實施例中，此組接觸308或310的一或多個接觸與此組主動區302之一對主動區重疊，藉以電性耦接此組主動區302之一對主動區和對應電晶體的汲極或源極。
在一些實施例中，接觸308a對應至電晶體T29和T30的汲極端，並將電晶體T29和T30的汲極電性耦接在一起。
在一些實施例中，接觸308b對應至電晶體T15和T16的汲極端和電晶體T17和T18的源極端，並將電晶體T15和T16的汲極和電晶體T17和T18的源極電性耦接在一起。
在一些實施例中，接觸308c對應至電晶體T20、T21、T17和T18的汲極端，並將電晶體T20、T21、T17和T18的汲極電性耦接在一起。
在一些實施例中，接觸308d對應至電晶體T31和T32的汲極端，並將電晶體T31和T32的汲極電性耦接在一起。
在一些實施例中，接觸308e對應至電晶體T23和T24的汲極端，並將電晶體T23和T24的汲極電性耦接在一起。
在一些實施例中，接觸308f對應至電晶體T23的源極端。
在一些實施例中，接觸308g對應至電晶體T25和T26的汲極端，並將電晶體T25和T26的汲極電性耦接在一起。
在一些實施例中，接觸310a對應至電晶體T28和T27的汲極端，並將電晶體T27和T28的汲極電性耦接在一起。
在一些實施例中，接觸310b對應至電晶體T9、T10、T12和T13的汲極端，並將電晶體T9、T10、T12和T13的汲極電性耦接在一起。
在一些實施例中，接觸310c對應至電晶體T5的源極端。
在一些實施例中，接觸310d對應至電晶體T3的汲極端。
在一些實施例中，接觸310e對應至電晶體T4的源極端。
此些組導體320和322為M0繞線軌道。在一些實施例中，此些組導體320和322為其他層中的繞線軌道。在一些實施例中，此組導體322對應至3個M0繞線軌道，而此組導體320的導體320a-320j對應至4個M0繞線軌道。在一些實施例中，導體320k和320l為在此些組導體320和322間被共享之M0繞線軌道的一部分。
此些組介層窗312和314配置以藉由此組接觸308或310電性耦接此組主動區302之一對應源極或汲極區至此組導體320或322，反之亦然。此些組介層窗312和314係在此組接觸308或310與此組導體320或322之間。
此些組介層窗316和318配置以電性耦接此組閘極304或306至此組導體320或322，反之亦然。此些組介層窗316和318係在此組閘極304或306與此組導體320或322之間。
此組導體340為M1繞線軌道。在一些實施例中，此組導體340為其他層中的繞線軌道。
在一些實施例中，導體340a為配置以接收時脈訊號CP之一輸入腳，導體340f為配置以接收掃描賦能訊號SE之一輸入腳，導體340h為配置以接收掃入訊號SI之一輸入腳，導體340j為配置以接收資料訊號D之一輸入腳，而導體340k為配置以輸出訊號Q之一輸出腳。
在一些實施例中，導體340b係配置以遞送(Route)訊號ml_B，導體340c係配置以遞送時脈訊號CLKBB，導體340d係配置以遞送訊號mx_ax，導體340e係配置以遞送時脈訊號CLKB，而導體340i係配置以遞送反向掃描賦能訊號SEB。
在一些實施例中，導體340f係配置以遞送參考電壓VSS。
此組介層窗342配置以電性耦接此組導體340至此組導體320或322，反之亦然。此組介層窗342係在此組導體340與此組導體320或322之間。
此組導體350配置以自積體電路300、400、700、800、1100和1200的背面303b提供電源至此組主動區302。
在一些實施例中，此組導體350配置以提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至積體電路300、400、700、800、1100和1200。在一些實施例中，第一供應電壓不同於第二供應電壓。
在一些實施例中，至少導體350a、350c或350d配置以提供參考電壓供應VSS的第二供應電壓至主動區302a和302d，而導體350a、350c或350d配置以提供電壓供應VDD的第一供應電壓至主動區302b和302c。
在一些實施例中，至少導體350a、350c或350d配置以提供電壓供應VDD的第一供應電壓至主動區302a和302d，而導體350a、350c或350d配置以提供參考電壓供應VSS的第二供應電壓至主動區302b和302c。
此組導體350配置以自積體電路300、400、700、800、1100和1200的背面303b提供電源至形成在積體電路300、400、700、800、1100和1200的正面303a上的一或多個裝置。在一些實施例中，當從積體電路300、400、700、800、1100和1200的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體裝置被此組導體350所覆蓋，並藉由至少此組導體340自積體電路300的正面303a傳送電源至一或多個被覆蓋的電晶體。
此組介層窗354配置以電性耦接此組主動區302之一或多個源極或汲極至此組導體350，反之亦然。此組介層窗354係在此組主動區302與此組導體350之間。
此組導體350係藉由此組介層窗354電性耦接至此組主動區302，藉以自積體電路300的背面303b傳送電源至此組主動區302，而釋放出在積體電路300的正面303a上的資源，其導致較其他方式多的繞線彈性和額外的繞線資源。
在一些實施例中，導體350a藉由介層窗354a、354b和354c電性耦接至主動區302d，以提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至對應之主動區302d的源極或汲極。
在一些實施例中，導體350b藉由介層窗354d、354e、354f、354g和354h電性耦接至主動區302c和302b，以提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至對應之主動區302c和302b的源極或汲極。
在一些實施例中，導體350c藉由介層窗354i電性耦接至主動區302a，以提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至對應之主動區302a的源極或汲極。
在一些實施例中，導體350d藉由介層窗354j電性耦接至主動區302a，以提供電壓供應VDD的第一供應電壓或參考電壓供應VSS的第二供應電壓至對應之主動區302a的源極或汲極。
導體350a、350c和350d為VSS電源軌，而導體350b為VDD電源軌。
導體350a電性耦接至並配置以提供電壓VSS至電晶體T24和T26的源極、電晶體T32和T22的源極和電晶體T16和T30的源極。例如：導體350a藉由介層窗354c電性耦接至電晶體T24和T26的源極，導體350a藉由介層窗354b電性耦接至電晶體T32和T22的源極，導體350a藉由介層窗354a電性耦接至電晶體T16和T30的源極。
導體350b電性耦接至並配置以提供電壓VSS至電晶體T11和T17的源極、電晶體T31和T19的源極、電晶體T25和T23的源極和電晶體T4和T2的源極。例如：導體350b藉由介層窗354d電性耦接至電晶體T15和T29的源極，導體350b藉由介層窗354e電性耦接至電晶體T11和T17的源極，導體350b藉由介層窗354f電性耦接至電晶體T31和T19的源極，導體350b藉由介層窗354g電性耦接至電晶體T25和T23的源極。
導體350c電性耦接至並配置以提供電壓VSS至電晶體T14和T28的源極。例如：導體350c藉由介層窗354i電性耦接至電晶體T14和T28的源極。
導體350d電性耦接至並配置以提供電壓VSS至電晶體T7的源極。例如：導體350d藉由介層窗354j電性耦接至電晶體T7的源極。
此組導體350中之其他佈局層級上的其他配置、排列或導體數量亦在本揭露的範圍中。
此組導體352係藉由此組介層窗356電性耦接至少此組主動區302的一源極或汲極至至少此組主動區302的又一源極或汲極。在一些實施例中，此組導體352係配置以遞送(Route)一或多個訊號在此組主動區302中的電晶體之間。在一些實施例中，此組導體352為額外繞線軌道。
此組介層窗356配置以電性耦接此組主動區302之一或多個源極或汲極至此組導體350，反之亦然。此組介層窗356係在此組主動區302與此組導體352之間。
導體352a將電晶體T6和T8的汲極和電晶體T10的源極電性耦接在一起。例如：電晶體T6和T8的汲極係藉由介層窗356b電性耦接至導體352a，而導體352a係藉由介層窗356a電性耦接至電晶體T10的源極。
導體352b將電晶體T1和T3的汲極和電晶體T9的源極電性耦接在一起。例如：電晶體T1和T3的汲極係藉由介層窗356c電性耦接至導體352b，而導體352b係藉由介層窗356d電性耦接至電晶體T9的源極。
在一些實施例中，藉由將此組導體350或353的至少訊號線和電源線積體電路300、400、700、800、1100和1200的正面303a移到積體電路300、400、700、800、1100和1200的背面303b，造成積體電路300、400、700、800、1100和1200的背面303b使用在此組導體320或322或340中之至少一較少的上金屬層軌道，其導致比其他方式具有較小高度、較小面積、較多繞線彈性和額外繞線資源的積體電路。
電晶體T3和T4的汲極(具有訊號mx3)係藉由至少導體322b電性耦接在一起。例如：接觸310e係藉由介層窗314e電性耦接至導體322b，而導體322b係藉由介層窗314e電性耦接至接觸310d。
時脈訊號CLKB係由電晶體T27和T28所產生，並藉由介層窗314a輸出至導體322a，而導體322a更藉由介層窗318d電性耦接至電晶體T12和T17的閘極306j，並藉由介層窗342j電性耦接至導體340e。
導體340e係配置以藉由透過介層窗342i電性耦接至導體322i，來遞送(Route) 時脈訊號CLKB至電晶體T10的閘極306f，而導體322i係藉由介層窗318e連接至閘極306f。
導體340e係配置以藉由透過介層窗342l電性耦接至導體320i，來遞送(Route) 時脈訊號CLKB至電晶體T21的閘極304f，而導體320i係藉由介層窗316d連接至閘極304f。
導體340e係配置以藉由透過介層窗342k電性耦接至導體320a，來遞送(Route) 時脈訊號CLKB至電晶體T29和T30的閘極304i，而導體320a係藉由介層窗316a連接至閘極304i。
時脈訊號CLKBB係由電晶體T29和T30所產生，並藉由介層窗312a輸出至導體320h，而導體320h更藉由介層窗316c電性耦接至電晶體T18的閘極304g，並藉由介層窗342f電性耦接至導體340c。
導體340c係配置以藉由透過介層窗342d電性耦接至導體322h，來遞送(Route)時脈訊號CLKBB至電晶體T13的閘極306g，而導體322h係藉由介層窗318c連接至閘極306g。
導體340c係配置以藉由介層窗342e遞送(Route)時脈訊號CLKBB至導體320k。在一些實施例中，導體320k和320l為部分之M0繞線軌道。在一些實施例中，至少導體320k或320l係配置以攜帶時脈訊號CLKB為部分之M0繞線軌道。導體320k係配置以藉由透過介層窗316h電性耦接至電晶體T9和T20的閘極306j，來遞送(Route)時脈訊號CLKBB至閘極306j。
在一些實施例中，積體電路300包含混合式電源軌結構，其中一或多個電晶體裝置係配置以藉由此組導體350來從積體電路300的背面303b接收電源(VDD和VSS)，而一或多個電晶體裝置係配置以藉由至少此組導體320、此組導體322或此組導體340，來從積體電路300的正面303a接收電源(VDD和VSS)。
在一些實施例中，當從積體電路300的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體裝置被此組導體356所覆蓋，並藉由至少此組導體320、此組導體322或此組導體340自積體電路300的正面303a傳送電源至一或多個被覆蓋的電晶體。例如：當從積體電路300的底部/背面(例如：在正Z方向中)觀之時，電晶體T5被此組導體352所覆蓋，因而藉由至少導體320j或322j或導體340g，來從積體電路300的正面303a傳送電源至電晶體T5。
如第3D圖至第3F圖所示，電晶體T5係配置以從積體電路300的正面303a接收參考電壓VSS的電流I1。電晶體T5的源極302a1係電性耦接至導體350a，因而從導體350a接收供應電壓VSS或電流I1。例如：導體350a藉由介層窗354c電性耦接至電晶體T26和T24的源極302d1。電晶體T26和T24的源極302d1係配置以從導體350a接收電流I1。電晶體T26和T24的源極302d1更電性耦接至在積體電路300的正面303a上的接觸308f。接觸308f藉由介層窗312f電性耦接至導體320j。導體320j藉由介層窗342o電性耦接至導體340g。導體340g藉由介層窗342n電性耦接至導體322j。導體322j藉由介層窗314c電性耦接至接觸310c。接觸310c電性耦接至電晶體T5的源極302a1。因此，電晶體T5的源極302a1配置以從導體322j接收參考電壓VSS的電流I1。
在一些實施例中，藉由使電晶體T5透過電晶體T26或T24的主動區302d1接收來自積體電路300的正面303a的電源，電流I1會因流過電晶體T26或T24的主動區302d1中之一或多個磊晶層，而遭遇增加的電阻。然而，由於電晶體T5不會影響積體電路300的時序，來自電晶體T26或T24的主動區302d1的增加電阻不會影響積體電路300的性能，而積體電路300比其他方式佔據較少的面積。在一些實施例中，藉由使此組導體352在積體電路300的背面303b上，此組導體352提供額外的繞線資源，藉以相較於其他方式減少積體電路300的面積。
在一些實施例中，當積體電路300包含配置以接收來自正面303a之電源(電壓VDD和VSS)的一電晶體，和配置以接收來自背面303b之電源(電壓VDD和VSS)的其他電晶體時，配置以接收來自正面303a之電源(電壓VDD和VSS)的其他數量的電晶體在本揭露的範圍中。
在一些實施例中，使用摻雜或未摻雜的多晶態矽(或多晶矽)來形成此組虛設閘極305或此組閘極304或306的至少一閘極。在一些實施例中，此組虛設閘極305或此組閘極304或306的至少一閘極包含一金屬，如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳矽、鈷矽、其他合適的導電材料或其組合。
在一些實施例中，此組接觸308或此組接觸310其中至少一接觸，或此組導體320、此組導體322、此組導體340、此組導體350、此組導體352其中至少一導體，或此組介層窗312、此組介層窗314、此組介層窗316、此組介層窗318、此組介層窗342、此組介層窗354、此組介層窗356其中至少一介層窗包含一或多層之導電材料、金屬、金屬化合物或摻雜的半導體。在一些實施例中，導電材料包含鎢、鈷、釕、銅或類似物。在一些實施例中，金屬包含至少銅、鈷、鎢、釕、鋁或類似物。在一些實施例中，金屬化合物包含至少鋁銅、鎢-氮化鈦、TiSix、NiSix、氮化鈦或類似物。在一些實施例中，摻雜的半導體包含至少摻雜矽或類似物。
積體電路300的其他配置或排列亦在本揭露的範圍中。
第4A圖至第4C圖為根據一些實施例的一積體電路400的多個示意圖。
積體電路400為第1B圖之積體電路100B的一實施例。
第4A圖至第4C圖為積體電路400之多個對應部分400A-400C的多個對應圖，其被簡化以易於說明。
部分400A包含POLY層級、BM0層級和VB層級之積體電路400的一或多個特徵。部分400A類似於第3A圖至第3C圖的部分300A，故省略類似的詳細敘述。
部分400B包含OD層級、POLY層級、MD層級、M0層級、VG層級和VD層級之積體電路400的一或多個特徵。部分400B類似於第3A圖至第3C圖的部分300B，故省略類似的詳細敘述。
部分400C包含POLY層級、M1層級和V0層級之積體電路400的一或多個特徵。部分400C類似於第3A圖至第3C圖的部分300C，故省略類似的詳細敘述。
藉由類似於積體電路400的對應佈局設計來製造積體電路400。積體電路400為積體電路100B的一實施例，故省略類似的詳細敘述。為使說明簡要，第4A圖至第4C圖係繪示為對應的積體電路400，但在一些實施例中，第4A圖至第4C圖亦對應至類似於佈局設計200的佈局設計。積體電路400的結構元件亦對應至積體電路400之對應佈局設計的結構關係、配置和層，其類似於積體電路300的結構關係、配置和層，在此省略敘述類似的詳細描述，以使說明簡要，其中積體電路400的結構關係包含對準、長度和寬度。
在一些實施例中，藉由類似於佈局設計200的佈局設計來製造積體電路400，在此省略類似的詳細描述，以使說明簡要。
積體電路400為積體電路300(第3A圖至第3F圖)的一種變異。例如：積體電路400敘述一個例子，其中此組導體440之平行導體440a和440b係用以從積體電路400的正面提供電源至至少一或多個電晶體之一主動區。
在一些實施例中，此些組閘極圖案304和306中的每一個閘極圖案係以標示“T1-T32”繪示在第3A圖至第3F圖中，其辨識具有第4A圖至第4C圖中之對應閘極之第1A圖至第1B圖的對應電晶體，並為說明簡潔而被省略。
積體電路400包含至少此組主動區302、此組虛設閘極305、此些組閘極304和306、此組接觸308、此組接觸310、此組導體320、此組導體322、此組介層窗312、此組介層窗314、此組介層窗316、此組介層窗318、此組導體440、此組介層窗442、此組導體450、此組介層窗352、此組介層窗354、此組介層窗356、基材390和絕緣區392。
相較於第3A圖至第3F圖之積體電路300，積體電路400之此組導體440取代此組導體340，積體電路400之此組介層窗442取代此組介層窗342，積體電路400之此組導體450取代此組導體350，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之導體350a、350c和350d，第4A圖至第4C圖之導體450a、450c和450d係配置以遞送參考電壓VDD，因此省略其類似的詳細描述。相較於第3A圖至第3F圖之導體350b，第4A圖至第4C圖之導體450b係配置以遞送參考電壓VSS，因此省略其類似的詳細描述。
此組導體440包含至少導體340a、…、340e、340h、…、340k、440a或440b。相較於第3A圖至第3F圖之積體電路300，導體440a和440b取代導體340g，因此省略其類似的詳細描述。
此組介層窗442包含至少介層窗342a、…、342m、342p、342q、342r、442a、442b、442c或442d。相較於第3A圖至第3F圖之積體電路300，介層窗442a和442b取代介層窗342o，介層窗442c和442d取代介層窗342n，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之積體電路300，接觸408f取代接觸308f，接觸408c取代接觸308c，而第4A圖至第4C圖此組接觸308更包含接觸408a，因此省略其類似的詳細描述。在一些實施例中，接觸408a類似於接觸308f，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之積體電路300，介層窗412f取代介層窗312f，介層窗414c取代介層窗314c，而第4A圖至第4C圖此組介層窗312更包含介層窗412a，因此省略其類似的詳細描述。在一些實施例中，介層窗412a類似於介層窗312f，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之積體電路300，導體420j取代導體320j，而導體422j取代導體322j，因此省略其類似的詳細描述。
在一些實施例中，積體電路400包含混合式電源軌結構，其中一或多個電晶體裝置係配置以藉由此組導體450來從積體電路400的背面303b接收電源(VDD和VSS)，而一或多個電晶體裝置係配置以藉由至少此組導體420、此組導體422或此組導體440，來從積體電路400的正面303a接收電源(VDD和VSS)。
在一些實施例中，當從積體電路400的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體裝置被此組導體356所覆蓋，並藉由至少此組導體420、此組導體422或此組導體440自積體電路400的正面303a傳送電源至一或多個被覆蓋的電晶體。例如：當從積體電路400的底部/背面(例如：在正Z方向中)觀之時，電晶體T3被導體352b所覆蓋，因而避免介層窗置放點在積體電路400的背面303b上，並藉由至少導體420j或422j、或導體440a或440b自積體電路400的正面303a傳送電源至電晶體T3。
如第4A圖至第4C圖所示，電晶體T3係配置以從積體電路300的正面303a接收電壓VDD的電流I2。電晶體T3的源極係電性耦接至導體450a，因而從導體450a接收供應電壓VDD或電流I2。例如：導體450a藉由介層窗354c電性耦接至電晶體T25和T23的源極，導體450a藉由介層窗354b電性耦接至電晶體T31和T22的源極，而導體450a藉由介層窗354a電性耦接至電晶體T27和T11的源極。電晶體T25和T23的源極、和電晶體T31和T22的源極係配置以從導體450a接收電流I2。電晶體T25和T23的源極更電性耦接至在積體電路400的正面303a上的接觸408f。接觸408f藉由介層窗412f電性耦接至導體420j。導體420j係配置以攜帶電流I2。在一些實施例中，電流I2分為電流I2a和I2b。在一些實施例中，電流I2是電流I2a和I2b的和。在一些實施例中，至少導體440a和440b係並聯，並配置為電流分開器。在一些實施例中，導體440a係配置以攜帶電流I2a，而導體440b係配置以攜帶電流I2b。
導體420j藉由介層窗442a電性耦接至導體440a。導體420j藉由介層窗442b電性耦接至導體440b。導體440b藉由介層窗442d電性耦接至導體422j。導體442j配置以接收電流I2a和I2b。當電流I2a和I2b在導體422j被加在一起時，導體422j配置以攜帶電流I2。體422j藉由介層窗414c電性耦接至接觸410c。接觸410c電性耦接至電晶體T3的源極。因此，電晶體T3的源極配置以從導體422j接收參考電壓VSS的電流I1。
在一些實施例中，電晶體T3的主動區和導體420a藉由平行路徑電性耦接在一起，藉以降低來自從積體電路400的正面至至少一或多個電晶體之一主動區之遞送供應電壓的電阻。在一些實施例中，平行路徑包含至少導體440a、440b、420j、422j、介層窗442a、442b、442c、442d、介層窗354a、354b、354c。
在一些實施例中，藉由使電晶體T3透過電晶體T25、T23、T31或T32的主動區接收來自積體電路400的正面303a的電源，來自電晶體T25、T23、T31或T32的一或多個主動區中之一或多個磊晶層的電阻會被在電晶體T3的主動區與導體420a間的一或多個平行路徑所減少，藉以使積體電路400比其他方式具有較佳的性能。在一些實施例中，藉由使此組導體352在積體電路400的背面303b上，此組導體352提供額外的繞線資源，藉以相較於其他方式減少積體電路400的面積。
積體電路400中的其他配置、排列或其他電路亦在本揭露的範圍中。
第5A圖為根據一些實施例的積體電路500A的電路圖。
積體電路500A為積體電路100A的一種變異。相較於積體電路100A，第5A圖之閂鎖504取代閂鎖104，第5A圖之閂鎖506取代閂鎖106，而第5A圖之輸出電路508取代電路108，因此省略其類似的詳細描述。例如：相較於第1A圖之積體電路100A，閂鎖504包含反或(NOR)邏輯電路510，閂鎖506包含反或邏輯電路520。
相較於閂鎖104，閂鎖504更包含反或邏輯電路510，因此省略其類似的詳細描述。
閂鎖504包含電晶體T37、T38、T15和T16。為說明簡潔，省略類似於第1A圖對電晶體T5和T6的詳細描述。在一些實施例中，反或邏輯電路510基於訊號CD加入一清楚的功能至閂鎖504。
電晶體T38的源極端連接至電壓供應VDD。電晶體T38的汲極端連接至電晶體T15的源極端。
電晶體T15的汲極端、電晶體T37的汲極端、電晶體T16的汲極端、電晶體T17的源極/汲極端、電晶體T18的源極/汲極端、電晶體T11的閘極端和電晶體T14 的閘極端其中每一者係連接在一起，並對應至訊號ml_b。
電晶體T16的源極端連接至參考電壓供應VSS。電晶體T37的源極端連接至參考電壓供應VSS。在一些實施例中，電晶體T37的源極端連接至電晶體T16的源極端。
電晶體T38的閘極端和電晶體T37 的閘極端其中每一者配置以接收訊號CD。在一些實施例中，電晶體T38的閘極端連接至電晶體T37 的閘極端。
相較於閂鎖106，閂鎖506不包含電晶體T15和T16(例如：電晶體T15和T16為部分之反或邏輯電路510)，但更包含電晶體T35和T36，因此省略其類似的詳細描述。在一些實施例中，電晶體T19、T22、T35和T36配置為反或邏輯電路520。在一些實施例中，反或邏輯電路520基於訊號CD加入一清楚的功能至閂鎖506。
相較於閂鎖106，電晶體T35位於電晶體T19和T20之間，因此省略其類似的詳細描述。
電晶體T19的汲極端連接至電晶體T35的源極。電晶體T35的汲極端連接至電晶體T20的源極。
電晶體T21的汲極端、電晶體T36的汲極端和電晶體T22 的源極端其中每一者係連接在一起。電晶體T22 的源極端連接至參考電壓供應VSS。在一些實施例中，電晶體T36 的源極端連接至電晶體T22 的源極端。
電晶體T35的閘極端和電晶體T36的閘極端其中每一者配置以接收訊號CD。在一些實施例中，電晶體T35 的閘極端連接至電晶體T36 的閘極端。
相較於輸出電路108，輸出電路108更包含電晶體T33和T34，因此省略其類似的詳細描述。在一些實施例中，電晶體T33為一反相器，其並聯至包含有電晶體T25和T26之又一反相器。
電晶體T33的閘極端、電晶體T34的閘極端、電晶體T19的閘極端、電晶體T22的閘極端、電晶體T23的汲極端、電晶體T24的汲極端、電晶體T25的閘極端和電晶體T26 的閘極端其中每一者係連接在一起。
電晶體T33和電晶體T34係配置為一反相器(未標示)，其係配置以接收訊號sl_bx，並產生訊號Q。電晶體T33和T34的閘極端係配置以接收訊號sl_bx。電晶體T33 的源極端連接至電壓供應VDD。電晶體T34 的源極端連接至參考電壓供應VSS。電晶體T33、T34、T25和T26的汲極端其中每一者係連接在一起，並配置以輸出訊號Q。
積體電路500A中的其他配置、排列或其他電路亦在本揭露的範圍中。
第5B圖為根據一些實施例的積體電路500B的電路圖。
積體電路500B為積體電路100B和積體電路500A的一種變異，因此省略其類似的詳細描述。例如：積體電路500B結合積體電路100B和積體電路500A的特徵。
相較於積體電路500A，第5B圖之多工器102b取代第5A圖之多工器102a，因此省略其類似的詳細描述。
積體電路500B中的其他配置、排列或其他電路亦在本揭露的範圍中。
第6A圖為根據一些實施例的積體電路的平面規劃600A的示意圖。
在一些實施例中，平面規劃600A係第5A圖之積體電路500A或第5B圖之積體電路500B的平面規劃。在一些實施例中，平面規劃600A對應至第6B圖至第6G圖所示之佈局圖600。
平面規劃600A為平面規劃200A的一種變異，因此省略其類似的詳細描述。相較於平面規劃200A，第6A圖之閂鎖區P2A取代閂鎖區P2，第6A圖之閂鎖區P3A取代閂鎖區P3，第6A圖之輸出區P4A取代輸出區P4，因此省略其類似的詳細描述。相較於平面規劃200A，平面規劃600A更包含反或(NOR)區P2AN和反或區P3AN。
平面規劃600A包含多工器區P1、閂鎖區P2A、閂鎖區P3A、輸出區P4A、反或區P2AN、反或區P3AN和反相器區P5-P7。
在一些實施例中，閂鎖區P2A對應至閂鎖504，閂鎖區P3A對應至閂鎖506，輸出區P4A對應至輸出電路108，反或區P2AN對應至反或邏輯電路510，反或區P3AN對應至反或邏輯電路520，因此省略其類似的詳細描述。
每一個多工器區P1、閂鎖區P2A、反相器區P5和反相器區P6位於第一列中。閂鎖區P2A和多工器區P1係在反相器區P5和P6之間。多工器區P1係在反相器區P5和閂鎖區P2A之間。閂鎖區P2A係在多工器區P1和反相器區P6之間。
每一個輸出區P4A、反相器區P7、反或區P3AN、閂鎖區P3A和反或區P2AN位於第二列中。反相器區P7、反或區P3AN和閂鎖區P3A係在輸出區P4A和反或區P2AN之間。反相器區P7係在輸出區P4A和反或區P3AN之間。反或區P3AN係在反相器區P7和閂鎖區P3A之間。閂鎖區P3A係在反或區P3AN和反或區P2AN之間。
第6B圖至第6D圖為佈局設計600之多個對應部分600B-600D的多個對應圖，此佈局設計600被劃分至平面規劃600A之多個區塊並被簡化以易於說明。
此佈局設計600被劃分至平面規劃600A之多個區塊。
佈局設計600為第5A圖之積體電路500A的佈局圖。
部分600B包含POLY層級、BM0層級和VB層級之佈局設計600的一或多個特徵。
部分600C包含主動層級或OD層級、POLY層級、MD層級、M0層級、VG層級和VD層級之佈局設計600的一或多個特徵。
部分600D包含POLY層級、M1層級和V0層級之佈局設計600的一或多個特徵。
第6E圖至第6G圖為佈局設計600之多個對應部分600B-600D的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。
佈局設計600包含BM0層級、VB層級、OD層級、POLY層級、MD層級、M0層級、VG層級、VD層級、M1層級和V0層級之一或多個特徵。
佈局設計600可用以製造第7A圖至第7C圖的積體電路700。
佈局設計600為佈局設計200的一種變異，因此省略其類似的詳細描述。
佈局設計600包含一組主動區佈局圖案(未繪示)、一組閘極圖案604、此組虛設閘極圖案205、一組閘極圖案606、一組接觸圖案608、一組接觸圖案610、一組導電特徵圖案620、一組導電特徵圖案622、一組介層窗圖案612、一組介層窗圖案614、一組介層窗圖案616、一組導電特徵圖案640、一組介層窗圖案642、一組導電特徵圖案650、一組導電特徵圖案652、一組介層窗圖案654、一組介層窗圖案656。
在一些實施例中，佈局設計600的此組主動區佈局圖案(未繪示)類似於佈局設計200的此組主動區佈局圖案202，因此省略其類似的詳細描述。
相較於第2B圖至第2G圖之佈局設計200，此組閘極圖案604取代此組閘極圖案204，此組閘極圖案606取代此組閘極圖案206，此組接觸圖案608取代此組接觸圖案208，而此組接觸圖案610取代此組接觸圖案210，因此省略其類似的詳細描述。
相較於第2B圖至第2G圖之佈局設計200，此些組導電特徵圖案620、622、640、650和652取代此些組導電特徵圖案220、222、240、250和252，因此省略其類似的詳細描述。
相較於第2B圖至第2G圖之佈局設計200，此些組介層窗圖案612、614、616、618、642、654和656取代此些組介層窗圖案212、214、216、218、242、254和256，因此省略其類似的詳細描述。
此組閘極圖案604或606可用以製造積體電路700或800的一對應組閘極圖案704或706。
在一些實施例中，此些組閘極圖案604和606中的每一個閘極圖案係以標示“T1-T38”繪示在第6B圖至第6G圖中，其辨識被第6B圖至第6G圖中之對應閘極圖案所製造之第5A圖至第5B圖的對應電晶體，並為說明簡潔而被省略。
此組接觸圖案608或610可用以製造積體電路700或800的一對應組接觸圖案708或710。
此組導電特徵圖案620、622、640、650和652可用以製造積體電路700或800之一對應組導體720、722、740、750和752。
此組介層窗圖案612、614、616、618、642、654和656可用以製造積體電路700或800之一對應組介層窗712、714、716、718、742、754和756。
在一些實施例中，佈局設計600達成如上在第2A圖至第2G圖、第3A圖至第3F圖和第4A圖至第4C圖中所討論之一或多個好處。
佈局設計600中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
第7A圖至第7C圖為根據一些實施例的積體電路700的電路圖。
積體電路700為第6A圖之平面規劃600A的一實施例。
第7A圖至第7C圖為積體電路700之多個對應部分700A-700C的多個對應圖，其被簡化以易於說明。
部分700A包含POLY層級、BM0層級和VB層級之積體電路700的一或多個特徵。藉由佈局設計600B來製造部分700A。
部分700B包含主動層級或OD層級、POLY層級、MD層級、M0層級、VG層級和VD層級之積體電路700的一或多個特徵。藉由佈局設計600C來製造部分700B。
部分700C包含POLY層級、M1層級和V0層級之積體電路700的一或多個特徵。藉由佈局設計600D來製造部分700C。
藉由佈局設計600製造積體電路700。積體電路700的結構關係類似於第6B圖至第6G圖之佈局設計600的結構關係、配置和層，故不在至少第7A圖至第7C圖中敘述類似的詳細描述，以使說明簡要，其中積體電路700的結構關係包含對準、長度和寬度。例如：在一些實施例中，佈局設計600的至少一或多個寬度、長度或間距係類似於積體電路700的對應寬度、長度或間距，而省略類似的詳細描述，以使說明簡要。
積體電路700包含至少一組主動區(未繪示，但類似於此組主動區302)、此組虛設閘極305、此些組閘極704和706、此組接觸708、此組接觸710、此組導體720、此組導體722、此組介層窗712、此組介層窗714、此組介層窗716、此組介層窗718、此組導體740、此組介層窗742、此組導體750、此組介層窗752、此組介層窗754、此組介層窗756、基材390和絕緣區392。
在一些實施例中，積體電路700的此組主動區類似於此組主動區302，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之積體電路300，此組閘極704取代此組閘極304，此組閘極706取代此組閘極306，此組接觸 708取代此組接觸308，此組接觸 710取代此組接觸310，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之積體電路300，此組導體720、722、740、750和752取代此組導體320、322、340、350和352，因此省略其類似的詳細描述。
相較於第3A圖至第3F圖之積體電路300，此組介層窗712、714、716、718、742、754和756取代此組介層窗312、314、316、318、342、354和356，因此省略其類似的詳細描述。
在一些實施例中，此些組閘極圖案704和706中的每一個閘極圖案係以標示“T1-T38”繪示在第7A圖至第7C圖中，其辨識具有第7A圖至第7C圖中之對應閘極之第5A圖至第5B圖的對應電晶體，並為說明簡潔而被省略。
此組閘極704包含至少閘極704a、…、704n。在一些實施例中，藉由此組閘極圖案604之對應的閘極圖案604a、…、604n來製造閘極704a、…、704n。
此組閘極706包含至少閘極706a、…、706l。在一些實施例中，藉由此組閘極圖案606之對應的閘極圖案606a、…、606l來製造閘極706a、…、706l。
在一些實施例中，閘極704a為電晶體T24和T23的閘極，閘極704b為電晶體T26和T25的閘極，閘極704c為電晶體T33和T34的閘極，閘極704d為電晶體T32和T31的閘極，閘極704f為電晶體T36和T19的閘極，閘極704g為電晶體T35和T22的閘極，閘極704h為電晶體T21和T20的閘極，閘極704j為電晶體T17的閘極，閘極704k為電晶體T16和T15的閘極，而閘極704l為電晶體T37和T38的閘極。
在一些實施例中，閘極706a為電晶體T28和T27的閘極，閘極706c為電晶體T7和T4的閘極，閘極706f為電晶體T8和T2的閘極，閘極706h為電晶體T9的閘極，閘極706j為電晶體T10和T21的閘極，閘極706k為電晶體T12的閘極，閘極706l為電晶體T14和T11的閘極，閘極706m為電晶體T29和T30的閘極，閘極706n為電晶體T13和T18的閘極。
在一些實施例中，閘極704e、704i、706b、706g和706i為虛設閘極。
此些組閘極圖案704、305和706中之其他佈局層級上的其他配置、排列或閘極數量亦在本揭露的範圍中。
此組接觸708或710之每一個接觸對應至積體電路500A-500B或700-800之電晶體T1-T38的一或多個汲極或源極端。
此組接觸708包含至少接觸708a、…、708j。在一些實施例中，藉由此組接觸圖案608之對應的接觸圖案608a、…、608j來製造接觸708a、…、708j。
此組接觸710包含至少接觸710a、…、710g。在一些實施例中，藉由此組接觸圖案610之對應的接觸圖案610a、…、610g來製造接觸710a、…、710g。
在一些實施例中，接觸708a對應至電晶體T23和T24的汲極，並將並將電晶體T23和T24的汲極電性耦接在一起。
在一些實施例中，接觸708b對應至電晶體T25、T26、T33和T34的汲極，並將並將電晶體T25、T26、T33和T34的汲極電性耦接在一起。
在一些實施例中，接觸708c對應至電晶體T31和T32的汲極，並將並將電晶體T31和T32的汲極電性耦接在一起。
在一些實施例中，接觸708g對應至電晶體T20和T21的汲極，並將並將電晶體T20和T21的汲極電性耦接在一起。
在一些實施例中，接觸708h對應至電晶體T17和T18的汲極，並將並將電晶體T17和T18的汲極電性耦接在一起。
此組介層窗712包含至少介層窗712a、…、712d。在一些實施例中，藉由此組介層窗圖案612之對應的介層窗圖案612a、…、612d來製造介層窗712a、…、712d。此組介層窗圖案612包含至少介層窗圖案612a、…、612d和此組介層窗圖案212。
此組介層窗714包含至少介層窗714a、…、714b。在一些實施例中，藉由此組介層窗圖案614之對應的介層窗圖案614a、…、614b來製造介層窗714a、…、714b。此組介層窗圖案614包含至少介層窗圖案614a、…、614b和此組介層窗圖案214。
此組介層窗716包含至少介層窗716a、…、716b。在一些實施例中，藉由此組介層窗圖案616之對應的介層窗圖案616a、…、616b來製造介層窗716a、…、716b。此組介層窗圖案616包含至少介層窗圖案616a、…、616b和此組介層窗圖案216。
此組介層窗718包含至少介層窗718a、…、718b。在一些實施例中，藉由此組介層窗圖案618之對應的介層窗圖案618a、…、618b來製造介層窗718a、…、718b。此組介層窗圖案618包含至少介層窗圖案618a、…、618b和此組介層窗圖案218。
此組導體720包含至少導體720a、…、720n。在一些實施例中，藉由此組導電特徵圖案620之對應的導電特徵圖案620a、…、620n來製造導體720a、…、720n。
此組導體722包含至少導體722a、…、722m。在一些實施例中，藉由此組導電特徵圖案622之對應的導電特徵圖案622a、…、622m來製造導體722a、…、722m。
此組導體740包含至少導體740a、…、740c和此組導體340。在一些實施例中，藉由此組導電特徵圖案640之對應的導電特徵圖案640a、…、640c來製造導體740a、…、740c。此組導電特徵圖案640包含至少導電特徵圖案640a、…、640b和此組導電特徵圖案240。
在一些實施例中，導體740a係配置以遞送(Route)訊號mx_ax，導體740b係配置以遞送訊號CD，導體740c係配置以遞送時脈訊號CLKB。在一些實施例中，導體740b為訊號CD之一輸入腳。
此組介層窗742包含至少介層窗742a、…、742e。在一些實施例中，藉由此組介層窗圖案642之對應的介層窗圖案642a、…、642e來製造介層窗742a、…、742e。此組介層窗圖案642包含至少介層窗圖案642a、…、642e和此組介層窗圖案242。
此組導體750包含至少導體750a、…、750d。在一些實施例中，藉由此組導電特徵圖案650之對應的導電特徵圖案650a、…、650d來製造導體750a、…、750d。
此組導體752包含至少導體752a、…、752b。在一些實施例中，藉由此組導電特徵圖案652之對應的導電特徵圖案652a、…、652b來製造導體752a、…、752b。
此組介層窗754包含至少介層窗754a、…、754n。在一些實施例中，藉由此組介層窗圖案654之對應的介層窗圖案654a、…、654n來製造介層窗754a、…、754n。此組介層窗圖案654包含至少介層窗圖案654a、…、654n。
此組介層窗756包含至少介層窗756a、…、756d。在一些實施例中，藉由此組介層窗圖案656之對應的介層窗圖案656a、…、656d來製造介層窗756a、…、756d。此組介層窗圖案656包含至少介層窗圖案656a、…、656d。
導體750a、750c、750d為VDD電源軌，而導體750b為VSS電源軌。
導體750a藉由介層窗754g電性耦接至並配置以提供電壓VDD至電晶體T23和T25的源極，並藉由介層窗754b至電晶體T33和T31的源極，並藉由介層窗754b至電晶體T19的源極。
導體750c藉由介層窗754e電性耦接至並配置以提供電壓VDD至電晶體T11和T29的源極。
導體750d藉由對應之介層窗754h和754m電性耦接至並配置以提供電壓VDD至電晶體T27和T4的源極。
導體750b藉由介層窗754c電性耦接至並配置以提供電壓VSS至電晶體T24和T26的源極，並藉由介層窗754k至電晶體T34和T32的源極，並藉由介層窗754f至電晶體T34和T22的源極，並藉由介層窗754a至電晶體T16和T37的源極，並藉由介層窗754l至電晶體T7和T5的源極，並藉由介層窗754i至電晶體T14和T30的源極，並藉由介層窗754j至電晶體T28的源極。
在一些實施例中，積體電路700包含混合式電源軌結構，其中一或多個電晶體裝置係配置以藉由此組導體750來從積體電路300的背面303b接收電源(VDD和VSS)，而一或多個電晶體裝置係配置以藉由至少此組導體720、此組導體722或此組導體740，來從積體電路700的正面303a接收電源(VDD和VSS)。
在一些實施例中，當從積體電路700的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體裝置被此組導體752所覆蓋，並藉由至少此組導體720、此組導體722或此組導體740自積體電路700的正面303a傳送電源至一或多個被覆蓋的電晶體。例如：當從積體電路700的底部/背面(例如：在正Z方向中)觀之時，電晶體T2被導體752a所覆蓋，因而藉由至少導體720j或722j或導體722g，來從積體電路700的正面303a傳送電源至電晶體T2。
如第7A圖至第7C圖所示，電晶體T2係配置以從積體電路700的正面303a接收供應電壓VDD的電流I3。電晶體T2的源極係電性耦接至導體750b，因而從導體750b接收供應電壓VDD或電流I3。例如：導體750b藉由介層窗754b電性耦接至電晶體T19的源極。電晶體T19的源極配置以從導體750b接收電流I3。電晶體T19的源極更電性耦接至積體電路700的正面303a上的接觸708d。接觸708d藉由介層窗312f電性耦接至導體720m。導體720m藉由介層窗342o電性耦接至導體340g。導體340g藉由介層窗342n電性耦接至導體722k。導體722k藉由介層窗314c電性耦接至接觸710c。接觸710c電性耦接至電晶體T2的源極。因此，電晶體T2的源極係配置以從導體722k接收供應電壓VDD的電流I3。
在一些實施例中，藉由使電晶體T2透過電晶體T19的主動區接收來自積體電路700的正面303a的電源，電流I3會因流過電晶體T19的主動區中之一或多個磊晶層，而遭遇增加的電阻。然而，由於電晶體T2不會影響積體電路700的時序，來自電晶體T2的主動區的增加電阻不會影響積體電路700的性能，而積體電路700比其他方式佔據較少的面積。在一些實施例中，藉由使此組導體752在積體電路700的背面303b上，此組導體752提供額外的繞線資源，藉以相較於其他方式減少積體電路700的面積。
在一些實施例中，當積體電路700包含配置以接收來自正面303a之電源(電壓VDD和VSS)的一電晶體，和配置以接收來自背面303b之電源(電壓VDD和VSS)的其他電晶體時，配置以接收來自正面303a之電源(電壓VDD和VSS)的其他數量的電晶體在本揭露的範圍中。
積體電路700中的其他配置、排列或其他電路亦在本揭露的範圍中。
第8A圖至第8D圖為根據一些實施例的積體電路800的電路圖。
積體電路800為第5B圖之積體電路500B的一實施例。
第8A圖至第8C圖為積體電路800之多個對應部分800A-800C的多個對應圖，其被簡化以易於說明。第8D圖為根據一些實施例之如被平面D-D’所交切之積體電路800的剖面圖。
部分800A類似於第7A圖至第7C圖的部分700A，故省略類似的詳細敘述。部分800B類似於第7A圖至第7C圖的部分700B，故省略類似的詳細敘述。部分800C類似於第7A圖至第7C圖的部分700C，故省略類似的詳細敘述。
藉由類似於積體電路700的對應佈局設計來製造積體電路800。積體電路800為積體電路500B的一實施例，故省略類似的詳細敘述。為使說明簡要，第8A圖至第8D圖係繪示為對應的積體電路800，但在一些實施例中，第8A圖至第8D圖亦對應至類似於佈局設計600的佈局設計。積體電路800的結構元件亦對應至積體電路800之對應佈局設計的結構關係、配置和層，其類似於積體電路700的結構關係、配置和層，在此省略敘述類似的詳細描述，以使說明簡要，其中積體電路800的結構關係包含對準、長度和寬度。
在一些實施例中，藉由類似於佈局設計600的佈局設計來製造積體電路800，在此省略類似的詳細描述，以使說明簡要。
積體電路800為積體電路300(第3A圖至第3F圖)的一種變異。例如：積體電路800敘述一個例子，其中此組導體440之平行導體440a和440b係用以從積體電路800的正面提供電源至一或多個電晶體之至少一主動區。
在一些實施例中，此些組閘極圖案704和706中的每一個閘極圖案係以標示“T1-T38”繪示在第8A圖至第8D圖中，其辨識具有第8A圖至第8D圖中之對應閘極之第5A圖至第5B圖的對應電晶體，並為說明簡潔而被省略。
積體電路800包含至少此組主動區302、此組虛設閘極305、此些組閘極704和706、此組接觸808、此組接觸810、此組導體820、此組導體822、此組介層窗812、此組介層窗814、此組介層窗716、此組介層窗718、此組導體840、此組介層窗842、此組導體750、此組介層窗752、此組介層窗754、此組介層窗756、基材390和絕緣區392。
相較於第7A圖至第7C圖之積體電路700，此組介層窗754不包含介層窗754m和754l，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，積體電路800之此組導體840取代此組導體740，積體電路800之此組介層窗842取代此組介層窗742，積體電路800之此組導體820取代此組導體720，而積體電路800之此組導體822取代此組導體722，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，積體電路800之此組接觸808取代此組接觸708，積體電路800之此組接觸810取代此組接觸710，積體電路800之此組介層窗812取代此組介層窗712，積體電路800之此組介層窗814取代此組介層窗714，因此省略其類似的詳細描述。
此組導體840包含至少導體840a或840b、第7A圖至第7C圖之此組導體740或第3A圖至第3F圖之此組導體340。相較於第7A圖至第7C圖之積體電路700，此組導體840取代導體340g，因此省略其類似的詳細描述。
此組介層窗842包含至少此組介層窗742、介層窗842a、介層窗842b、介層窗842b或介層窗842d。相較於第7A圖至第7C圖之積體電路700，此組介層窗842不包含介層窗742d，介層窗842a和842b取代介層窗342o，介層窗842c和842d取代介層窗342n，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，此組接觸808包含此組接觸708、接觸808a、接觸808b、接觸808c或接觸808d，因此省略其類似的詳細描述。在一些實施例中，接觸808a、接觸808b、接觸808b或接觸808d類似於接觸708a，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，此組接觸810包含此組接觸710、接觸810a、或接觸810b，因此省略其類似的詳細描述。在一些實施例中，接觸808a或接觸808b類似於接觸710a，因此省略其類似的詳細描述。
此組導體820包含至少導體820a或第7A圖至第7C圖之此組導體720。相較於第7A圖至第7C圖之積體電路700，導體820a取代導體720l，因此省略其類似的詳細描述。
此組導體822包含至少導體820a或第7A圖至第7C圖之此組導體722。相較於第7A圖至第7C圖之積體電路700，導體822a取代導體722j，因此省略其類似的詳細描述。
此組介層窗812包含至少此組介層窗712、介層窗812a、介層窗812b或介層窗812c。在一些實施例中，介層窗812a、介層窗812b或介層窗812c類似於介層窗712a，因此省略其類似的詳細描述。
此組介層窗814包含至少此組介層窗714、介層窗814a或介層窗814b。在一些實施例中，介層窗814a或介層窗814b類似於介層窗714a，因此省略其類似的詳細描述。
在一些實施例中，積體電路800包含混合式電源軌結構，其中一或多個電晶體裝置係配置以藉由此組導體850來從積體電路800的背面303b接收電源(VDD和VSS)，而一或多個電晶體裝置係配置以藉由至少此組接觸808、此組接觸810、此組導體820、此組導體822或此組導體840，來從積體電路800的正面303a接收電源(VDD和VSS)。
在一些實施例中，當從積體電路800的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體裝置被此組導體752所覆蓋，並藉由至少此組接觸808、此組接觸810、此組導體820、822或840自積體電路800的正面303a傳送電源至一或多個被覆蓋的電晶體。
例如：當從積體電路800的底部/背面(例如：在正Z方向中)觀之時，電晶體T28被導體752b所覆蓋，藉以避免介層窗置放點在積體電路800的背面303b上，因而藉由至少接觸808d自積體電路800的正面303a傳送電源至電晶體T28。如第8A圖至第8D圖所示，電晶體T28係配置以從積體電路800的正面303a接收參考電壓VSS的電流I5。電晶體T28的源極802a1係電性耦接至導體750a，因而從導體750a接收參考電壓VSS或電流I5。例如：導體750a藉由介層窗754f電性耦接至電晶體T22的源極802a2。電晶體T22的源極802a2係配置以從導體750a接收電流I5。電晶體T22的源極802a2更電性耦接至在積體電路800的正面303a上的接觸808d。接觸808d電性耦接至電晶體T28的源極802a1。因此，電晶體T28的源極802a1配置以藉由電晶體T22的源極802a2和接觸808d從導體750a接收參考電壓VSS的電流I5。
在一些實施例中，藉由使電晶體T28透過電晶體T22的主動區接收來自積體電路800的正面303a的電源，雖然電晶體T28被導體752a所覆蓋，電源仍能夠被傳送至電晶體T28，因而讓此組導體752提供額外的繞線資源，藉以相較於其他方式減少積體電路800的面積。
在又一例子中，當從積體電路800的底部/背面(例如：在正Z方向中)觀之時，電晶體T3和T27被導體752a所覆蓋，藉以避免介層窗置放點在積體電路800的背面303b上，因而藉由至少導體820a或822a或至少導體840a或840b，來從積體電路800的正面303a傳送電源至電晶體T3和T27。
如第8A圖至第8D圖所示，電晶體T3和T27係配置以從積體電路800的正面303a接收電壓VDD的電流I4。電晶體T3和T27的源極係電性耦接至導體750b，因而從導體750b接收供應電壓VDD或電流I4。例如：導體750b藉由介層窗754g電性耦接至電晶體T25和T23的源極，導體750b藉由介層窗754n電性耦接至電晶體T31和T33的源極，導體750b藉由介層窗754b電性耦接至電晶體T19的源極。電晶體T25和T23的源極、電晶體T31和T33的源極和電晶體T19的源極配置以從導體750b接收電流I4。電晶體T25和T23的源極更電性耦接至積體電路800的正面303a上的接觸808c。接觸808c藉由介層窗812c電性耦接至導體820a。電晶體T31和T33的源極更電性耦接至積體電路800的正面303a上的接觸808b。接觸808b藉由介層窗812b電性耦接至導體820a。電晶體T19的源極更電性耦接至積體電路800的正面303a上的接觸808a。接觸808a藉由介層窗812a電性耦接至導體820a。接觸820a藉由介層窗842a電性耦接至導體840a。導體820a係配置以攜帶電流I4。在一些實施例中，電流I4分為電流I4a和I4b。在一些實施例中，電流I4是電流I4a和I4b的和。在一些實施例中，至少導體840a和840b係並聯，並配置為電流分開器。在一些實施例中，導體840a係配置以攜帶電流I4a，而導體840b係配置以攜帶電流I4b。導體840a藉由介層窗842c電性耦接至導體822a。導體820a藉由介層窗842b電性耦接至導體840b。導體840b藉由介層窗842d電性耦接至導體822a。導體822a配置以接收電流I4a和I4b。當電流I4a和I4b在導體822a被加在一起時，導體822a配置以攜帶電流I4。體822a藉由介層窗814b電性耦接至接觸810b，並藉由介層窗814a電性耦接至接觸810a。接觸810b電性耦接至電晶體T3的源極。接觸810a電性耦接至電晶體T27的源極。因此，電晶體T3和T27的源極配置以從導體822a接收供應電壓VDD的電流I4。
在一些實施例中，電晶體T3和T27的主動區和導體820a藉由平行路徑電性耦接在一起，藉以降低來自從積體電路800的正面至至少一或多個電晶體之一主動區之遞送供應電壓的電阻。在一些實施例中，平行路徑包含至少導體840a、840b、820a、822a、介層窗842a、842b、842c、842d、介層窗754a、754n、754g。
在一些實施例中，藉由使電晶體T3和T27透過電晶體T25、T23、T31、T33或T19的主動區接收來自積體電路800的正面303a的電源，來自電晶體T25、T23、T31、T33或T19的一或多個主動區中之一或多個磊晶層的電阻會被在電晶體T3和T27的主動區與導體750b間的一或多個平行路徑所減少，藉以使積體電路800比其他方式具有較佳的性能。在一些實施例中，藉由使此組導體752在積體電路800的背面303b上，此組導體752提供額外的繞線資源，藉以相較於其他方式減少積體電路800的面積。
積體電路800中的其他配置、排列或其他電路亦在本揭露的範圍中。
第9A圖為根據一些實施例的積體電路900A的電路圖。
積體電路900A為積體電路100A和積體電路500A的一種變異，因此省略其類似的詳細描述。相較於積體電路100A，第9A圖之閂鎖904取代閂鎖104，第9A圖之閂鎖906取代閂鎖106，而第9A圖之輸出電路908取代電路108，因此省略其類似的詳細描述。
例如：相較於積體電路100A，閂鎖904包含反及(NAND)邏輯電路910，閂鎖906包含反及邏輯電路920和反相器930。
相較於閂鎖104，閂鎖904包含反及(NAND)邏輯電路910，因此省略其類似的詳細描述。
反及邏輯電路910包含電晶體T37、T38、T15和T16，為說明簡潔，將不敘述來自第1A圖和第6A圖的詳細描述。在一些實施例中，反及邏輯電路910基於訊號SDN加入一重置(Reset)功能至閂鎖904。
晶體T38的源極端連接至電壓供應VDD。電晶體T38的源極端連接至電晶體T15的源極端。
電晶體T15的汲極端、電晶體T38的汲極端、電晶體T37的汲極端、電晶體T41的閘極端、電晶體T42的閘極端、電晶體T11的閘極端和電晶體T14 的閘極端其中每一者係連接在一起，並對應至訊號ml_b。
電晶體T37的源極端連接至電晶體T16的汲極端。
電晶體T38的閘極端和電晶體T37 的閘極端其中每一者係配置以接收訊號SDN。在一些實施例中，電晶體T38的閘極端連接至電晶體T37 的閘極端。
相較於閂鎖106，閂鎖906不包含電晶體T15和T16(例如：電晶體T15和T16為部分之反及邏輯電路910)，但更包含電晶體T35 、T36、T39和T40、和反相器930，因此省略其類似的詳細描述。在一些實施例中，電晶體T19、T22、T35和T36配置為反及邏輯電路520。在一些實施例中，反及邏輯電路920基於訊號SDN加入一重置功能至閂鎖906。
電晶體T35 的源極端連接至電壓供應VDD。在一些實施例中，電晶體T35 的源極端連接至電晶體T19 的源極端。電晶體T19的汲極端、電晶體T35的汲極端和電晶體T20 的源極端其中每一者係連接在一起。
電晶體T21 的汲極端連接至電晶體T36的汲極端。電晶體T36 的源極端連接至電晶體T 22的汲極端。
電晶體T35的閘極端和電晶體T36的閘極端其中每一者配置以接收訊號SDN。在一些實施例中，電晶體T35 的閘極端連接至電晶體T36 的閘極端。
反相器930包含電晶體T41和T42，並配置以接收訊號ml_b，及產生ml_cx。電晶體T41和T42配置以接收訊號ml_b。電晶體T41 的源極端連接至電壓供應VDD。電晶體T42 的源極端連接至參考電壓供應VSS。電晶體T35 的源極端連接至電晶體T19 的源極端。電晶體T41的汲極端、電晶體T42的汲極端、電晶體T39 的閘極端和電晶體T40 的閘極端其中每一者係連接在一起。
電晶體T39 的源極端連接至電壓供應VDD。電晶體T40 的源極端連接至參考電壓供應VSS。
電晶體T39 的汲極端連接至電晶體T17的源極/汲極端。電晶體T18 的源極/汲極端連接至電晶體T40的汲極端。在一些實施例中，電晶體T17和T18輸出訊號sl_a。
積體電路900A中的其他配置、排列或其他電路亦在本揭露的範圍中。
第9B圖為根據一些實施例的積體電路900B的電路圖。
積體電路900B為積體電路100B和積體電路500A的一種變異，因此省略其類似的詳細描述。例如：積體電路900B結合積體電路100B和積體電路900A的特徵。
相較於積體電路900A，第9B圖之多工器102b取代第9A圖之多工器102a，因此省略其類似的詳細描述。
相較於積體電路900A，訊號mx_3對應至在電晶體T6 的汲極端和電晶體T5的源極連接在一起之處的訊號。
積體電路900B中的其他配置、排列或其他電路亦在本揭露的範圍中。
第10A圖為根據一些實施例的積體電路的平面規劃1000A的示意圖。
在一些實施例中，平面規劃1000A係第9A圖之積體電路900A或第9B圖之積體電路900B的平面規劃。在一些實施例中，平面規劃1000A對應至第10B圖至第10G圖所示之佈局圖1000。
平面規劃1000A為平面規劃200A或600A的一種變異，因此省略其類似的詳細描述。
相較於平面規劃200A，第10A圖之閂鎖區P2B取代閂鎖區P2，第10A圖之閂鎖區P3B取代閂鎖區P3，第10A圖之輸出區P4A取代輸出區P4，因此省略其類似的詳細描述。相較於平面規劃200A，平面規劃1000A更包含反及(NAND)區P2BN、反及區P3BN和反相器區P3BI。
平面規劃1000A包含多工器區P1、閂鎖區P2 B、閂鎖區P3B、輸出區P4A、反及區P2BN、反及區P3BN、反相器區P3BI和反相器區P5-P7。
在一些實施例中，閂鎖區P2B對應至閂鎖904，閂鎖區P3B對應至閂鎖906，輸出區P4A對應至輸出電路508，反及區P2BN對應至反及邏輯電路910，反或區P3BN對應至反及邏輯電路920，反相區P3BI對應至反及邏輯電路930，因此省略其類似的詳細描述。
每一個多工器區P1、閂鎖區P2B、反相器區P5和反及區P2BN位於第一列中。閂鎖區P2B和多工器區P1係在反相器區P5和反及區P2BN之間。多工器區P1係在反相器區P5和閂鎖區P2B之間。閂鎖區P2B係在多工器區P1和反及區P2BN之間。
每一個輸出區P4A、反相器區P7、反及區P3BN、反相器區P6和反相器區P3BI位於第二列中。反相器區P7、反及區P3BN、閂鎖區P3B和反相器區P6係在輸出區P4A和反相器區P3BI之間。反相器區P7係在輸出區P4A和反及區P3BN之間。反及區P3BN係在反相器區P7和閂鎖區P3B之間。閂鎖區P3B係在反及區P3BN和反相器區P6之間。反相器區P7係在閂鎖區P3B和反相器區P3BI之間。
第10B圖至第10D圖為佈局設計1000之多個對應部分1000B-1000D的多個對應圖，此佈局設計1000被劃分至平面規劃1000A之多個區塊並被簡化以易於說明。
此佈局設計1000被劃分至平面規劃1000A之多個區塊。
佈局設計1000為第9A圖之積體電路900A的佈局圖。
部分1000B包含POLY層級、BM0層級和VB層級之佈局設計1000的一或多個特徵。部分1000C包含主動層級或OD層級、POLY層級、MD層級、M0層級、VG層級和VD層級之佈局設計1000的一或多個特徵。部分1000D包含POLY層級、M1層級和V0層級之佈局設計1000的一或多個特徵。
第10E圖至第10G圖為佈局設計1000之多個對應部分1000B-1000D的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。
佈局設計1000包含BM0層級、VB層級、OD層級、POLY層級、MD層級、M0層級、VG層級、VD層級、M1層級和V0層級之一或多個特徵。
佈局設計1000可用以製造第11A圖至第11C圖的積體電路1100。
佈局設計1000為佈局設計200或600的一種變異，因此省略其類似的詳細描述。
佈局設計1000包含一組主動區佈局圖案(未繪示)、一組閘極圖案1004、此組虛設閘極圖案205、一組閘極圖案1006、一組接觸圖案1008、一組接觸圖案1010、一組導電特徵圖案1020、一組導電特徵圖案1022、一組介層窗圖案1012、一組介層窗圖案1014、一組介層窗圖案1016、一組導電特徵圖案1040、一組介層窗圖案1042、一組導電特徵圖案1050、一組導電特徵圖案1052、一組介層窗圖案1054、一組介層窗圖案1056。
在一些實施例中，佈局設計1000的此組主動區佈局圖案(未繪示)類似於佈局設計200的此組主動區佈局圖案202，因此省略其類似的詳細描述。
相較於第2B圖至第2G圖之佈局設計200，此組閘極圖案1004取代此組閘極圖案204，此組閘極圖案1006取代此組閘極圖案206，此組接觸圖案1008取代此組接觸圖案208，而此組接觸圖案1010取代此組接觸圖案210，因此省略其類似的詳細描述。
相較於第2B圖至第2G圖之佈局設計200，此些組導電特徵圖案1020、1022、1040、1050和1052取代此些組導電特徵圖案220、222、240、250和252，因此省略其類似的詳細描述。
相較於第2B圖至第2G圖之佈局設計200，此些組介層窗圖案1012、1014、1016、1018、1042、1054和1056取代此些組介層窗圖案212、214、216、218、242、254和256，因此省略其類似的詳細描述。
此組閘極圖案1004或1006可用以製造積體電路1100或1200的一對應組閘極圖案1004或1006。
在一些實施例中，此些組閘極圖案1004和1006中的每一個閘極圖案係以標示“T1-T42”繪示在第10B圖至第10G圖中，其辨識被第10B圖至第10G圖中之對應閘極圖案所製造之第9A圖至第9B圖的對應電晶體，並為說明簡潔而被省略。
此組接觸圖案1008或1010可用以製造積體電路1100或1200的一對應組接觸圖案1008或1010。
此組導電特徵圖案1020、1022、1040、1050和1052可用以製造積體電路1100或1200之一對應組導體1120、1122、1140、1150和1152。
此組介層窗圖案1012、1014、1016、1018、1042、1054和1056可用以製造積體電路1100或1200之一對應組介層窗1112、1114、1116、1118、1142、1154和1156。
在一些實施例中，佈局設計1000達成如上在第2A圖至第2G圖、第3A圖至第3F圖、第4A圖至第4C圖、第6A圖至第6G圖、第7A圖至第7C圖和第8A圖至第8D圖中所討論之一或多個好處。
佈局設計1000中之其他佈局層級上的其他配置、排列或圖案數量亦在本揭露的範圍中。
第11A圖至第11C圖為積體電路1100之多個對應部分1100A-1100C的多個對應圖，其被簡化以易於說明。
積體電路1100為第6A圖之平面規劃600A的一實施例。
部分1100A包含POLY層級、BM0層級和VB層級之積體電路1100的一或多個特徵。藉由佈局設計1000B來製造部分1100A。
部分1100B包含主動層級或OD層級、POLY層級、MD層級、M0層級、VG層級和VD層級之積體電路1100的一或多個特徵。藉由佈局設計1000C來製造部分1100B。
部分1100C包含POLY層級、M1層級和V0層級之積體電路1100的一或多個特徵。藉由佈局設計1000D來製造部分1100C。
藉由佈局設計1000製造積體電路1100。積體電路1100的結構關係類似於第10B圖至第10G圖之佈局設計1000的結構關係、配置和層，故不在至少第11A圖至第11C圖中敘述類似的詳細描述，以使說明簡要，其中積體電路1100的結構關係包含對準、長度和寬度。例如：在一些實施例中，佈局設計1000的至少一或多個寬度、長度或間距係類似於積體電路1100的對應寬度、長度或間距，而省略類似的詳細描述，以使說明簡要。
積體電路1100包含至少一組主動區(未繪示，但類似於此組主動區302)、此組虛設閘極305、此些組閘極1104和1106、此組接觸1108、此組接觸1110、此組導體1120、此組導體1122、此組介層窗1112、此組介層窗1114、此組介層窗1116、此組介層窗1118、此組導體1140、此組介層窗1142、此組導體750、此組介層窗752、此組介層窗1154、此組介層窗756、基材390和絕緣區392。
在一些實施例中，積體電路1100的此組主動區(未繪示)類似於積體電路300的此組主動區302，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，此組閘極1104取代此組閘極704，此組閘極1106取代此組閘極706，此組接觸 1108取代此組接觸708，此組接觸 1110取代此組接觸710，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，此組導體1120、1122、1140取代此組導體720、722、740，因此省略其類似的詳細描述。
相較於第7A圖至第7C圖之積體電路700，此組介層窗1112、1114、1116、1118、1142和1154取代此組介層窗712、714、716、718、742和754，因此省略其類似的詳細描述。
在一些實施例中，此些組閘極圖案1104和1106中的每一個閘極圖案係以標示“T1-T42”繪示在第11A圖至第11C圖中，其辨識具有第11A圖至第11C圖中之對應閘極之第9A圖至第9B圖的對應電晶體，並為說明簡潔而被省略。
此組閘極1104包含至少閘極1104a和此組閘極704。在一些實施例中，藉由此組閘極圖案1004之對應的閘極圖案1004a來製造閘極1104a。
此組閘極1106包含至少閘極1106a、1106b、1106c和此組閘極706。在一些實施例中，藉由此組閘極圖案1006之對應的閘極圖案1006a、1006b、1006c來製造閘極1106a、1106b、1106c。
在一些實施例中，閘極704a為電晶體T24和T23的閘極，閘極704b為電晶體T26和T25的閘極，閘極704c為電晶體T33和T34的閘極，閘極704d為電晶體T32和T31的閘極，閘極704f為電晶體T22和T19的閘極，閘極704g為電晶體T35和T36的閘極，閘極704h為電晶體T21的閘極，閘極704i為電晶體T18的閘極，閘極704j為電晶體T39和T40的閘極，閘極704k為電晶體T29和T30的閘極，而閘極1104a為電晶體T42和T41的閘極。
在一些實施例中，閘極706a為電晶體T28和T27的閘極，閘極706c為電晶體T7和T4的閘極，閘極706d為電晶體T5和T3的閘極，閘極706e為電晶體T6和T1的閘極，閘極706f為電晶體T8和T2的閘極，閘極706h為電晶體T10的閘極，閘極706j為電晶體T9和T20的閘極，閘極706k為電晶體T13的閘極，閘極706l為電晶體T14和T11的閘極，閘極706m為電晶體T15和T16的閘極，閘極1106a為電晶體T17的閘極，閘極1106b為電晶體T12的閘極，閘極1106c為電晶體T37和T38的閘極。
在一些實施例中，至少閘極704e、704l、706b、706g和706i為虛設閘極。
此些組閘極圖案1104、305和1106中之其他佈局層級上的其他配置、排列或閘極數量亦在本揭露的範圍中。
此組接觸1108或1110之每一個接觸對應至積體電路900A-900B或1100-1200之電晶體T1-T42的一或多個汲極或源極端。
此組接觸1108包含至少接觸1108a、…、1108v。在一些實施例中，藉由此組接觸圖案1008之對應的接觸圖案1008a、…、1008v來製造接觸1108a、…、1108v。
此組接觸1110包含至少接觸1110a、…、1110x。在一些實施例中，藉由此組接觸圖案1010之對應的接觸圖案1010a、…、1010x來製造接觸1110a、…、1110x。
在一些實施例中，接觸1108d對應至電晶體T19、T35和T2的汲極，並將並將電晶體T23和T24的汲極電性耦接至電晶體T2。
此組介層窗1112包含至少介層窗1112a、…、1112h。在一些實施例中，藉由此組介層窗圖案1012之對應的介層窗圖案1012a、…、1012h來製造介層窗1112a、…、1112h。
此組介層窗1114包含至少介層窗1114a、…、1114g。在一些實施例中，藉由此組介層窗圖案1014之對應的介層窗圖案1014a、…、1014g來製造介層窗1114a、…、1114g。
此組介層窗1116包含至少介層窗1116a、…、1116l。在一些實施例中，藉由此組介層窗圖案1016之對應的介層窗圖案1016a、…、1016l來製造介層窗1116a、…、1116l。
此組介層窗1118包含至少介層窗1118a、…、1118l。在一些實施例中，藉由此組介層窗圖案1018之對應的介層窗圖案1018a、…、1018l來製造介層窗1118a、…、1118l。
此組導體1120包含至少導體1120a、…、1120n。在一些實施例中，藉由此組導電特徵圖案1020之對應的導電特徵圖案1020a、…、1020n來製造導體1120a、…、1120n。
此組導體1122包含至少導體1122a、…、1122o。在一些實施例中，藉由此組導電特徵圖案1022之對應的導電特徵圖案1022a、…、1022o來製造導體1122a、…、1122o。
此組導體1140包含至少導體1140a、1140b、740b、740c或導體340a-340k。在一些實施例中，藉由此組導電特徵圖案1040之對應的導電特徵圖案1040a、1040b來製造導體1140a、1140b。此組導電特徵圖案1040包含至少導電特徵圖案1040a、1040b、640a、640c或240a-240k。
此組介層窗1142包含至少介層窗1142a、…、1142i、742d、742e或342a-342t。在一些實施例中，藉由此組介層窗圖案1042之對應的介層窗圖案1042a、…、1042i來製造介層窗1142a、…、1142i。此組介層窗圖案1042包含至少介層窗圖案1042a…、1042i、642d、642e或242a-242t。
此組導體750包含至少導體750a、…、750d。在一些實施例中，藉由此組導電特徵圖案650之對應的導電特徵圖案650a、…、650d來製造導體750a、…、750d。
此組導體752包含至少導體752a、…、752b。在一些實施例中，藉由此組導電特徵圖案652之對應的導電特徵圖案652a、…、652b來製造導體752a、…、752b。
此組介層窗1154包含至少介層窗1154a、…、1154c。在一些實施例中，藉由此組介層窗圖案1054之對應的介層窗圖案1054a、…、1054c來製造介層窗1154a、…、1154c。此組介層窗圖案1054包含至少介層窗圖案1054a、…、1054c和此組介層窗圖案654。
此組介層窗756包含至少介層窗756a、…、756d。在一些實施例中，藉由此組介層窗圖案656之對應的介層窗圖案656a、…、656d來製造介層窗656a、…、656d。
導體750a、750c、750d為VSS電源軌，而導體750b為VDD電源軌。
導體750a藉由介層窗754g電性耦接至並配置以提供電壓VSS至電晶體T24和T26的源極，並藉由介層窗754n至電晶體T34和T33的源極，並藉由介層窗754b至電晶體T22的源極，並藉由介層窗1154b至電晶體T40和T30的源極，並藉由介層窗754d至電晶體T42的源極。
導體750c藉由介層窗754e電性耦接至並配置以提供電壓VSS至電晶體T14和T16的源極。
導體750d藉由對應之介層窗754h電性耦接至並配置以提供電壓VSS至電晶體T28的源極。
導體750b藉由介層窗754c電性耦接至並配置以提供電壓VDD至電晶體T23和T25的源極，並藉由介層窗754k至電晶體T33和T31的源極，並藉由介層窗754f至電晶體T19和T35的源極，並藉由介層窗1154c至電晶體T39和T29的源極，並藉由介層窗754a至電晶體T41的源極，並藉由介層窗754j至電晶體T27的源極，並藉由介層窗754l至電晶體T4的源極，並藉由介層窗1154a至電晶體T38的源極。
在一些實施例中，接觸1106d電性耦接電晶體T23和T24的汲極至電晶體T2的汲極。
在一些實施例中，積體電路1100包含混合式電源軌結構，其中一或多個電晶體裝置係配置以藉由此組導體750來從積體電路1100的背面303b接收電源(VDD和VSS)，而一或多個電晶體裝置係配置以藉由至少此組接觸1110、此組導體1120、此組導體1122或此組導體1140，來從積體電路1100的正面303a接收電源(VDD和VSS)。
在一些實施例中，當從積體電路1100的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體電晶體裝置被此組導體752所覆蓋，而藉由至少此組導體1108、此組導體1110、此組導體1120、1122或1140，來從積體電路800的正面303a傳送電源至一或多個被覆蓋的電晶體。
例如：當從積體電路1100的底部/背面(例如：在正Z方向中)觀之時，電晶體T2被導體752b所覆蓋，藉以避免介層窗置放點在積體電路1100的背面303b上，因而藉由至少導體1108d，來從積體電路1100的正面303a傳送電源至電晶體T2。如第11A圖至第11C圖所示，電晶體T2係配置以從積體電路1100的正面303a接收供應電壓VDD的電流I6。電晶體T2的源極係電性耦接至導體750b，因而從導體750b接收供應電壓VDD或電流I6。例如：導體750b藉由介層窗754f電性耦接至電晶體T19和T35的源極。電晶體T19和T35的源極配置以從導體750b接收電流I6。電晶體T19和T35的源極更電性耦接至積體電路1100的正面303a上的接觸1108d。接觸1108d電性耦接至電晶體T2的源極。因此，電晶體T2的源極係配置以藉由至少電晶體T19和T35的源極和接觸1108d從導體750b接收供應電壓VDD的電流I6。
在一些實施例中，藉由使電晶體T2透過電晶體T19和T35的主動區接收來自積體電路1100的正面303a的電源，雖然電晶體T2被導體752b所覆蓋，電源仍能夠被傳送至電晶體T2，因而讓此組導體752提供額外的繞線資源，藉以相較於其他方式減少積體電路1100的面積。
在一些實施例中，當積體電路1100包含配置以接收來自正面303a之電源(電壓VDD和VSS)的一電晶體，和配置以接收來自背面303b之電源(電壓VDD和VSS)的其他電晶體時，配置以接收來自正面303a之電源(電壓VDD和VSS)的其他數量的電晶體在本揭露的範圍中。
積體電路1100中的其他配置、排列或其他電路亦在本揭露的範圍中。
第12A圖至第12E圖為根據一些實施例的積體電路1200的電路圖。
積體電路1200為第9B圖之積體電路900B的一實施例。
第12A圖至第12C圖為積體電路1200之多個對應部分1200A-1200C的多個對應圖，其被簡化以易於說明。第12D圖為根據一些實施例之如被平面E-E’所交切之積體電路1200的剖面圖。第12E圖為根據一些實施例之如被平面F-F’所交切之積體電路1200的剖面圖。
部分1200A類似於第11A圖至第11C圖的部分1100A，故省略類似的詳細敘述。部分1200B類似於第11A圖至第11C圖的部分1100B，故省略類似的詳細敘述。部分1200C類似於第11A圖至第11C圖的部分1100C，故省略類似的詳細敘述。
藉由類似於積體電路1100的對應佈局設計來製造積體電路1200。積體電路1200為積體電路900B的一實施例，故省略類似的詳細敘述。為使說明簡要，第12A圖至第12E圖係繪示為對應的積體電路1200，但在一些實施例中，第12A圖至第12E圖亦對應至類似於佈局設計1000的佈局設計。積體電路1200的結構元件亦對應至積體電路1200之對應佈局設計的結構關係、配置和層，其類似於積體電路1100的結構關係、配置和層，在此省略敘述類似的詳細描述，以使說明簡要，其中積體電路1200的結構關係包含對準、長度和寬度。
在一些實施例中，藉由類似於佈局設計1000的佈局設計來製造積體電路1200，在此省略類似的詳細描述，以使說明簡要。
積體電路1200為積體電路300(第3A圖至第3F圖)、積體電路700(第7A圖至第7C圖)和積體電路1100(第11A圖至第11C圖)的一種變異。
積體電路1200包含至少一組主動區(未繪示，但類似於此組主動區302)、此組虛設閘極305、此些組閘極1204和1206、此組接觸1208、此組接觸1210、此組導體1220、此組導體1222、此組介層窗1212、此組介層窗1214、此組介層窗1216、此組介層窗1218、此組導體1240、此組介層窗1242、此組導體750、此組介層窗752、此組介層窗1254、此組介層窗756、基材390和絕緣區392。
在一些實施例中，積體電路1200的此組主動區(未繪示)類似於積體電路300的此組主動區302，因此省略其類似的詳細描述。
相較於第11A圖至第11C圖之積體電路1100，此組閘極1204取代此組閘極1104，此組閘極1206取代此組閘極1106，此組接觸 1208取代此組接觸1108，此組接觸 1210取代此組接觸1110，因此省略其類似的詳細描述。
相較於第11A圖至第11C圖之積體電路1100，此組導體1220、1222、1240取代此組導體720、722、740，因此省略其類似的詳細描述。
相較於第11A圖至第11C圖之積體電路1100，此組介層窗1212、1214、1216、1218、1242和1254取代此組介層窗1112、1114、1116、1118、1142和1154，因此省略其類似的詳細描述。
在一些實施例中，此些組閘極圖案1204和1206中的每一個閘極圖案係以標示“T1-T42”繪示在第12A圖至第12E圖中，其辨識具有第12A圖至第12E圖中之對應閘極之第9A圖至第9B圖的對應電晶體，並為說明簡潔而被省略。
此組閘極1204包含至少閘極1204a和此組閘極704。在一些實施例中，藉由此組閘極圖案1004之對應的閘極圖案1004a來製造閘極1204a。
此組閘極1206包含至少閘極1106a、1106b、1106c和至少閘極706a-706c、706e-706l或706m。在一些實施例中，藉由此組閘極圖案1006之對應的閘極圖案1006a、1006b、1006c來製造閘極1106a、1106b、1106c。
在一些實施例中，閘極704a為電晶體T24和T23的閘極，閘極704b為電晶體T33和T34的閘極，閘極704c為電晶體T26和T25的閘極，閘極704d為電晶體T32、T31、T5和T3的閘極，閘極704f為電晶體T22和T19的閘極，閘極704g為電晶體T35和T36的閘極，閘極704h為電晶體T20的閘極，閘極704i為電晶體T17的閘極，閘極704j為電晶體T39和T40的閘極，閘極704k為電晶體T29和T30的閘極，而閘極1104a為電晶體T42和T41的閘極。
在一些實施例中，閘極706a為電晶體T6和T1的閘極，閘極706b為電晶體T8和T2的閘極，閘極706c為電晶體T7和T4的閘極，閘極706d為電晶體T5和T3的閘極，閘極706f為電晶體T28和T27的閘極，閘極706h為電晶體T9的閘極，閘極706j為電晶體T10和T21的閘極，閘極706k為電晶體T12的閘極，閘極706l為電晶體T14和T11的閘極，閘極706m為電晶體T15和T16的閘極，閘極1106a為電晶體T18的閘極，閘極1106b為電晶體T13的閘極，閘極1106c為電晶體T37和T38的閘極。
在一些實施例中，至少閘極704e、704l、706e、706g和706i為虛設閘極。
此些組閘極圖案1204、305和1206中之其他佈局層級上的其他配置、排列或閘極數量亦在本揭露的範圍中。
相較於第11A圖至第11C圖之積體電路1100，積體電路1200之此組接觸 1208取代此組接觸1108，積體電路1200之此組接觸 1210取代此組接觸1110，積體電路1200之此組介層窗1212取代此組介層窗1112，積體電路1200之此組介層窗1214取代此組介層窗1114，因此省略其類似的詳細描述。
此組接觸1208或1210之每一個接觸對應至積體電路900A-900B或1100-1200之電晶體T1-T42的一或多個汲極或源極端。
此組接觸1208包含至少接觸1208a、…、1208v。在一些實施例中，藉由此組接觸圖案1008之對應的接觸圖案1008a、…、1008v來製造接觸1208a、…、1208v。
此組接觸1210包含至少接觸1210a、…、1210x。在一些實施例中，藉由此組接觸圖案1010之對應的接觸圖案1010a、…、1010x來製造接觸1210a、…、1210x。
在一些實施例中，接觸1208d對應至電晶體T22的源極和電晶體T28的源極，在一些實施例中，接觸1208d將電晶體T23和T24的電晶體T22的源極電性耦接至電晶體T28的源極。
在一些實施例中，接觸1208d對應至電晶體T19、T35和T2的汲極，在一些實施例中，接觸1208d將電晶體T23和T24的汲極電性耦接至電晶體T2。
此組介層窗1212包含至少介層窗1212a、…、1212h。在一些實施例中，藉由此組介層窗圖案1012之對應的介層窗圖案1012a、…、1012h來製造介層窗1212a、…、1212h。
此組介層窗1214包含至少介層窗1214a、…、1214i。在一些實施例中，藉由此組介層窗圖案1014之對應的介層窗圖案1014a、…、1014g來製造介層窗1214a、…、1214g。在一些實施例中，藉由此組介層窗圖案1014之對應的介層窗圖案1014a、…、1014g來製造介層窗1214h、1214i。
此組介層窗1216包含至少介層窗1216a、…、1216l。在一些實施例中，藉由此組介層窗圖案1016之對應的介層窗圖案1016a、…、1016l來製造介層窗1216a、…、1216l。
此組介層窗1218包含至少介層窗1218a、…、1218k。在一些實施例中，藉由此組介層窗圖案1018之對應的介層窗圖案1018a、…、1018k來製造介層窗1218a、…、1218k。
此組導體1220包含至少導體1220a、…、1220n。在一些實施例中，藉由此組導電特徵圖案1020之對應的導電特徵圖案1020a、…、1020n來製造導體1120a、…、1120n。
此組導體1222包含至少導體1222a、…、1222n。在一些實施例中，藉由此組導電特徵圖案1022之對應的導電特徵圖案1022a、…、1022n來製造導體1222a、…、1222n。
此組導體1240包含至少導體1240a、1140a、1140c、1140d、340a、340b、340c、340e、340f、340h、340i、340j或340k。在一些實施例中，藉由類似於此組導電特徵圖案1040之導電特徵圖案1040a、1040b其中一者的導電特徵圖案1040a、1040b來製造導體1240a。
此組介層窗1242包含至少介層窗1242a、1242b、1142a、1142b、1142c、1142e、1142f、1142g、1142h、1142i、342a、342b、342c、342d 、342e 、342f、342i 、342k 、342m、342p 、342q 、342r 、342s或342t。在一些實施例中，藉由類似於此組介層窗圖案1042之介層窗圖案1042a、…、1042i其中一者的介層窗圖案來製造介層窗1242a、1242b。
此組導體750包含至少導體750a、…、750d。在一些實施例中，藉由此組導電特徵圖案650之對應的導電特徵圖案650a、…、650d來製造導體750a、…、750d。
此組導體752包含至少導體752a、…、752b。在一些實施例中，藉由此組導電特徵圖案652之對應的導電特徵圖案652a、…、652b來製造導體752a、…、752b。
此組介層窗1254包含至少介層窗1254e、1154、1154c、754a、754b、754c、754d、754e、754f、754g、754h、754i、754j、754k或754n。在一些實施例中，藉由類似於此組介層窗圖案1054之的介層窗圖案1054a、…、1054c其中一者的介層窗圖案來製造介層窗1254e。
此組介層窗756包含至少介層窗756a、…、756d。在一些實施例中，藉由此組介層窗圖案656之對應的介層窗圖案656a、…、656d來製造介層窗756a、…、756d。
導體750b、750c、750d為VDD電源軌，而導體750a為VSS電源軌。
導體750a藉由介層窗754c電性耦接至並配置以提供電壓VSS至電晶體T24和T34的源極，並藉由介層窗754k至電晶體T26和T32的源極，並藉由介層窗754f至電晶體T22的源極，並藉由介層窗1154c至電晶體T40和T30的源極，並藉由介層窗754a至電晶體T42的源極，並藉由介層窗754j至電晶體T6和T8的源極，並藉由介層窗754i至電晶體T14和T16的源極。
導體750b藉由介層窗754g電性耦接至並配置以提供電壓VDD至電晶體T23和T33的源極，並藉由介層窗754n至電晶體T25和T31的源極，並藉由介層窗754b至電晶體T19和T35的源極，並藉由介層窗1154b至電晶體T39和T29的源極，並藉由介層窗754d至電晶體T41的源極。
導體750c藉由介層窗754e電性耦接至並配置以提供電壓VDD至電晶體T11和T15的源極，並藉由介層窗1254e至電晶體T38的源極。
導體750d藉由對應之介層窗754h電性耦接至並配置以提供電壓VDD至電晶體T1的源極。
在一些實施例中，接觸1208d電性耦接電晶體T23和T24的汲極至電晶體T2的汲極。
在一些實施例中，積體電路1200包含混合式電源軌結構，其中一或多個電晶體裝置係配置以藉由此組導體750來從積體電路1200的背面303b接收電源(VDD和VSS)，而一或多個電晶體裝置係配置以藉由至少此組接觸1208、接觸1210、此組導體1220、此組導體1222或此組導體1240，來從積體電路1200的正面303a接收電源(VDD和VSS)。
在一些實施例中，當從積體電路1200的底部/背面(例如：在正Z方向中)觀之時，一或多個電晶體裝置被此組導體752所覆蓋，而藉由至少此組導體1208、此組導體1210、此組導體1220、1222或1240，來從積體電路1200的正面303a傳送電源至一或多個被覆蓋的電晶體。
例如：當從積體電路1200的底部/背面(例如：在正Z方向中)觀之時，電晶體T28被導體752b所覆蓋，藉以避免介層窗置放點在積體電路1200的背面303b上，因而藉由至少導體1208d，來從積體電路1200的正面303a傳送電源至電晶體T28。如第12A圖至第12D圖所示，電晶體T28係配置以從積體電路1200的正面303a接收參考電壓VSS的電流I8。電晶體T28的源極1202al係電性耦接至導體750a，因而從導體750a接收參考電壓VSS或電流I8。例如：導體750a藉由介層窗754f電性耦接至電晶體T22的源極1202a2。電晶體T22的源極1202a2配置以從導體750a接收電流I8。電晶體T22的源極1202a2更電性耦接至積體電路1200的正面303a上的接觸1208d。接觸1208d電性耦接至電晶體T28的源極1202a1。因此，電晶體T28的源極1202a1係配置以藉由至少電晶體T22的源極1202a2和接觸1208d從導體750a接收參考電壓VSS的電流I8。
在一些實施例中，藉由使電晶體T28透過電晶體T22的主動區接收來自積體電路1200的正面303a的電源，雖然電晶體T28被導體752b所覆蓋，電源仍能夠被傳送至電晶體T28，因而讓此組導體752提供額外的繞線資源，藉以相較於其他方式減少積體電路1200的面積。
在又一例子中，當從積體電路1200的底部/背面(例如：在正Z方向中)觀之時，電晶體T3和T27被導體752a所覆蓋，藉以避免介層窗置放點在積體電路1200的背面303b上，因而藉由至少導體1220a或1222a或至少導體1240a，來從積體電路1200的正面303a傳送電源至電晶體T3和T27。
如第12A圖至第12E圖所示，電晶體T3和T27係配置以從積體電路1200的正面303a接收電壓VDD的電流I7。電晶體T3和T27的源極係電性耦接至導體750b，因而從導體750b接收供應電壓VDD或電流I7。例如：導體750b藉由介層窗754g電性耦接至電晶體T23和T33的源極，導體750b藉由介層窗754n電性耦接至電晶體T31和T25的源極，導體750b藉由介層窗754b電性耦接至電晶體T35和T19的源極，導體750b藉由介層窗1154b電性耦接至電晶體T39和T29的源極，導體750b藉由介層窗754d電性耦接至電晶體T41的源極。電晶體T23和T33的源極、電晶體T31和T25的源極、電晶體T35和 T19的源極、電晶體T39和 T29的源極和電晶體T41配置以從導體750b接收電流I7。電晶體T25和T33的源極更電性耦接至積體電路1200的正面303a上的接觸1208c。接觸1208c藉由介層窗1212c電性耦接至導體1220a。電晶體T31和T25的源極更電性耦接至積體電路1200的正面303a上的接觸1208b。接觸1208b藉由介層窗1212b電性耦接至導體1220a。接觸1220a藉由介層窗1242a電性耦接至導體1240a。導體1220a係配置以攜帶電流I7。導體1240a藉由介層窗1242b電性耦接至導體1222a。導體1222a係配置以接收電流I7。導體1222a藉由介層窗1214b電性耦接至導體1210b，並藉由介層窗1214a電性耦接至導體1210a。導體1210b電性耦接至電晶體T3的源極。導體1210a電性耦接至電晶體T27的源極。因此，電晶體T3和T27的源極配置以從導體1222a接收供應電壓VDD的電流I7。
在一些實施例中，藉由使電晶體T3和T27透過電晶體T23、T33、T31、T25、T35、T19、T39、T29或T41的主動區和至少導體1220a、1222a或1240a接收來自積體電路1200的正面303a的電源，雖然電晶體T3和T27被導體752a所覆蓋，電源仍能夠被傳送至電晶體T3和T27，因而讓此組導體752提供額外的繞線資源，藉以相較於其他方式減少積體電路1200的面積。
積體電路1200中的其他配置、排列或其他電路亦在本揭露的範圍中。
第13圖係繪示根據一些實施例之製造積體電路裝置之方法1300的功能性流程圖。可理解的是，可在第13圖所示的方法1300之前、期間和或之後進行額外的操作，且在此僅簡要敘述一些其他製程。
在一些實施例中，方法1300-1500之操作的其他次序在本掲露的範圍中。方法1300-1500包含多個例示操作，但此些操作不一定需要按所示的次序進行。根據所揭示之實施例的精神與範圍，此些操作可適當地被增加、置換、改變次序和/或刪除。在一些實施例中，可不進行方法1300、1400或1500之一或多個操作。
在一些實施例中，方法1300為方法1400之操作1404的一實施例。在一些實施例中，方法1300-1500用以製造或製作至少積體電路300、400、700、800、1100或1200、或具有與至少佈局設計200、600或1000或平面規劃200A、600A或1000A相類似的特徵。
在一些實施例中，方法1300-1500之操作的其他次序在本掲露的範圍中。方法1300-1500包含多個例示操作，但此些操作不一定需要按所示的次序進行。根據所揭示之實施例的精神與範圍，此些操作可適當地被增加、置換、改變次序和/或刪除。
在方法1300的操作1302中，製作第一組電晶體和第二組電晶體在半導體晶圓或基材的正面303a上。在一些實施例中，方法1300之此第一組電晶體或此第二組電晶體包含在此組主動區302中之一或多個電晶體。方法1300之此第一組電晶體或此第二組電晶體包含在此所述之一或多個電晶體。
在一些實施例中，操作1302包含製作此組電晶體的源極和汲極於第一井中。在一些實施例中，第一井包含p型摻質。在一些實施例中，p型摻質包含硼、鋁或其他合適的p型摻質。在一些實施例中，第一井包含成長在基材上磊晶層。在一些實施例中，藉由在磊晶製程期間加入摻質來摻雜此磊晶層。在一些實施例中，藉由在磊晶層形成後的離子植入來摻雜此磊晶層。在一些實施例中，藉由摻雜基材來形成第一井。在一些實施例中，以離子植入進行此摻雜。在一些實施例中，第一井具有在1
Figure 02_image001
10 12原子數/立方公分至1
Figure 02_image001
10 14原子數/立方公分範圍中的摻質濃度。
在一些實施例中，第一井包含n型摻質。在一些實施例中，n型摻質包含磷、砷或其他合適的n型摻質。在一些實施例中，n型摻質係在1
Figure 02_image001
10 1 2原子數/立方公分至1
Figure 02_image001
10 14原子數/立方公分範圍中的摻質濃度。
在一些實施例中，源極和汲極的形成包含去除一部分之基材，以形成多個凹陷在間隙壁的邊緣，再藉由填充基材中的凹陷來進行填充製程。在一些實施例中，在墊氧化層或犧牲氧化層的去除後，蝕刻凹陷，例如濕式或乾式蝕刻。在一些實施例中，進行蝕刻製程，以去除與隔離區(如STI區)相鄰之主動區的頂面部分。在一些實施例中，藉由磊晶或磊晶(epi)的製程來進行填充製程。在一些實施例中，使用一成長製程來填充凹陷，此成長製程與一蝕刻製程同時進行，其中此成長製程的成長速率大於此蝕刻製程的蝕刻速率。在一些實施例中，使用成長製程與蝕刻製程的結合來填充凹陷。例如：成長一層材料在凹陷中，然後此被成長的材料遭受到蝕刻製程，以去除此材料的一部分。接著，進行後續的成長製程在被蝕刻的材料上直到達成此材料之想要的厚度於在凹陷中。在一些實施例中，持續進行此成長製程直到此材料之頂面高於基材之頂面。在一些實施例中，持續進行此成長製程直到此材料之頂面與基材之頂面共平面。在一些實施例中，藉由等向性或非等向性蝕刻製程去除第一井的一部分。此蝕刻製程選擇性地蝕刻第一井而不會蝕刻閘極結構和任何間隙壁。在一些實施例中，使用反應離子蝕刻(RIE)、濕式蝕刻或其他合適技術來進行蝕刻製程。在一些實施例中，沉積半導體材料至凹陷中，以形成源極/汲極。在一些實施例中，進行磊晶(epi)的製程以沉積半導體材料至凹陷中。在一些實施例中，此磊晶(epi)的製程包含選擇性磊晶成長(SEG)製程、化學氣相沉積(CVD)製程、分子束磊晶(MBE)製程、其他合適製程和或其組合。此磊晶(epi)的製程使用氣態和/或液態前驅物，其與基材的組成相互作用。在一些實施例中，源極/汲極特徵包含磊晶成長的矽(epi Si)、碳化矽或矽鍺。在一些例子中，與閘極結構相關聯之積體電路裝置的源極/汲極特徵係在磊晶(epi)的製程期間原位(in-situ)摻雜或不摻雜。在一些例子中，當源極/汲極特徵在磊晶(epi)的製程期間不摻雜時，源極/汲極特徵係在後續製程中被摻雜。此後續製程係藉由離子植入、電漿浸入離子植入、氣體和/或固體源擴散、其他合適製程和/或其組合。在一些實施例中，在形成源極/汲極特徵後和/或後續的摻雜製程後，源極/汲極特徵被暴露至退火製程。
在一些實施例中，操作1302更包含操作1302a(未繪示)。在一些實施例中，操作1302a(未繪示)。在一些實施例中，操作1302a包含形成多個接觸(例如：此第一組電晶體或此第二組電晶體的此些組接觸308、310、408、410、708、710、808、810、1108、1110、1208或1210)。在一些實施例中，操作1302a更包含製作一第一組接觸在基材的正面上，藉以電性耦接此第一組電晶體之一第二電晶體的一第一源極/汲極至此第二組電晶體之一第三電晶體的一第一源極/汲極。在一些實施例中，第二電晶體的第一源極/汲極係配置以透過第三電晶體的第一源極/汲極自此組第一導體之至少一第二導體接收第一供應電壓或第二供應電壓。
在一些實施例中，操作1302更包含形成此第一組電晶體或此第二組電晶體的一閘極區。在一些實施例中，方法1300的閘極區包含此組閘極304、305、306、704、706、1104或1106。
在一些實施例中，閘極區在汲極區與源極區之間。在一些實施例中，閘極區在第一井和基材上。在一些實施例中，製作閘極區包含進行一或多個沉積製程以形成一或多個介電材料層。在一些實施例中，一沉積製程包含化CVD、電漿加強化學氣相沉積(PECVD)、原子層沉積(ALD)或適合沉積一或多個介電材料層的其他製程。在一些實施例中，製作閘極區包含進行一或多個沉積製程以形成一或多個導電材料層。在一些實施例中，製作閘極區包含形成閘極電極或虛設閘極電極。在一些實施例中，製作閘極區包含沉積或成長至少一介電層，例如閘極介電層。在一些實施例中，使用摻雜或未摻雜的多晶態矽(或多晶矽)來形成閘極區。在一些實施例中，此閘極區包含一金屬，如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳矽、鈷矽、其他合適的導電材料或其組合。
在方法1300的操作1304中，對晶圓或基材的背面303b進行薄化。在一些實施例中，操作1304包含在晶圓或基材的背面303b上進行的薄化製程。薄化製程包含研磨操作和拋光操作(如化學機械平坦化(CMP))或其他合適製程。在一些實施例中，在薄化製程後，進行濕式蝕刻操作，以去除形程在晶圓或基材的背面303b上的缺陷。
在方法1300的操作1306中，形成一第一組介層窗在被薄化之晶圓或基材的背面303b上並在第一層級上(例如VB)。在一些實施例中，方法1300的此第一組介層窗包含至少此組介層窗354、356、454、456、754、756、1156、1154、1254或1256。在一些實施例中，操作1306包含形成一第一組自對準接觸(SAC)於晶圓的背面303b上的絕緣層中。在一些實施例中，此第一組介層窗電性耦接至至少此第一組電晶體或此第二組電晶體。
在方法1300的操作1308中，沉積一第一導電材料在被薄化之晶圓或基材的背面303b上並在第一層級上，藉以形成一第一組導體在晶圓或基材的背面303b上並在第一層級上(例如VB)。在一些實施例中，操作1308包含沉積一第一導電區在積體電路的背面上。方法1300的此第一組導體包含至少此組導體350、450、750、850、1150或1254。在一些實施例中，操作1308包含至少形成一組電源軌並形成一組訊號線。
在一些實施例中，此第一組導體藉由此第一組介層窗電性耦接至至少此第一組電晶體。在一些實施例中，此第一組電晶體配置以從背面並從至少此第一組導體的一第一導體接收一第一供應電壓(VDD或VSS)。
在方法1300的操作1310中，製作一第二組介層窗在晶圓或基材的正面303a上。在一些實施例中，方法1300的此第二組介層窗包含至少部分之此組介層窗312、314、316、318、412、414、416、418、712、714、716、718、812、814、816、818、1112、1114、1116、1118、1212、1214、1216或1218其中一或多者。
在方法1300的操作1312中，沉積一第二導電材料在晶圓或基材的正面303a上並在積體電路的第二層級上(例如M0)，藉以形成一第二組導電結構。在一些實施例中，方法1300的此第二組導電結構包含至少部分之此組導體320、322、420、422、720、722、820、822、1120、1122、1220或1222其中一或多者。
在方法1300的操作1314中，製作一第三組介層窗在晶圓或基材的正面303a上。在一些實施例中，方法1300的此第三組介層窗(例如V0)包含至少部分之此組介層窗342、442、742、842、814、1142或1242其中一或多者。
在方法1300的操作1316中，沉積一第三導電材料在晶圓或基材的正面303a上並在積體電路的第三層級上(例如M1)，藉以形成一第三組導電結構。在一些實施例中，方法1300的此第三組導電結構包含至少部分之此組導體340、440、740、840、1140或1240其中一或多者。
在一些實施例中，至少操作1310、1312、1314、1316或1318為部分之操作1309(未繪示)。在一些實施例中，操作1309包含透過至少此第一組電晶體之第一電晶體的一第一源極/汲極並藉由被薄化之晶圓或基材的正面303a，來電性耦接此第二組電晶體至至少此第一組電晶體，藉以配置此第二組電晶體來接收來自被薄化之基材並來自至少此第一組導體的第一導體的第一供應電壓。
在一些實施例中，方法1300之操作1306、1308、1309、1310、1312、1314或1316其中一或多者包含使用光學微影和材料去除製程的組合來形成開口在基材上的絕緣層(未繪示)中。在一些實施例中，光學微影製程包含圖案化一光阻，如正光阻或負光阻。在一些實施例中，光學微影製程包含形成一硬罩幕、一抗反射結構或其他合適的光學微影結構。在一些實施例中，材料去除製程包含濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔製程和其他合適的蝕刻製程。然後，以導電材料填充開口，例如：銅、鋁、鈦、鎳、鎢或其他合適的導電材料。在一些實施例中，使用CVD、物理氣相沉積(PVD)、濺鍍、ALD或其他合適的形成製程來填充開口。
在一些實施例中，以第17圖的系統1700來進行方法1300的一或多個操作。在一些實施例中，藉由至少一製造系統(包含系統1700)進行部分或全部的至少一方法(如上述之方法1300)。藉由IC晶圓廠1740(第17圖)進行方法1300之一或多個操作，以製作積體電路裝置1760。在一些實施例中，藉由製造機台1752進行方法1300之一或多個操作，以製作晶圓1742。
在一些實施例中，導電材料包含銅、鋁、鈦、鎳、鎢或其他合適的導電材料。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他合適的形成製程來填充開口或溝渠。在一些實施例中，當在操作1308、1312或1316其中一或多者沉積導電材料後，平坦化此導電材料以提供一平整的表面給後續的步驟。
在一些實施例中，不進行方法1300、1400、1500之一或多個操作。
以一處理裝置進行方法1400-1500之一或多個操作，此處理裝置配置以執行指令以製造積體電路，如至少積體電路100A-100B、300、400、500A-500B、700、800、900A-900B、1100或1200。在一些實施例中，用以進行方法1400-1500之一或多個操作的處理裝置與用以進行方法1400-1500之一或多個不同操作相同。在一些實施例中，用以進行方法1400-1500之一或多個操作的處理裝置與用以進行方法1400-1500之一或多個不同操作不同。在一些實施例中，方法1300、1400、1500之操作的其他次序在本掲露的範圍中。方法1300、1400、1500包含多個例示操作，但此些操作不一定需要按所示的次序進行。根據所揭示之實施例的精神與範圍，方法1300、1400、1500中的操作可適當地被增加、置換、改變次序和/或刪除。
第14圖係繪示根據一些實施例之形成或製造積體電路之方法1400的流程圖。可理解的是，可在第14圖所示的方法1400之前、期間和或之後進行額外的操作，且在此僅簡要敘述一些其他製程。在一些實施例中，方法1400用以形成積體電路，如至少積體電路300、400、700、800、1100或1200。在一些實施例中，方法1400用以形成多個積體電路，此些積體電路具有與佈局設計200、600或1000或平面規劃200A、600A或1000A其中一或多者相類似之特徵與結構關係。
在方法1400的操作1402中，產生積體電路的佈局設計。以一處理裝置(例如處理器1602(第16圖))進行操作1402，此處理裝置配置以執行指令以產生佈局設計。在一些實施例中，方法1400的佈局設計包含佈局設計200、600或100其中一或多者，或平面規劃200A、600A或1000A其中一或多者，或類似於至少積體電路300、400、700、800、1100或1200之一或多個特徵。在一些實施例中，本應用之佈局設計為圖形資料庫系統(GDSII)檔案格式。
在方法1400的操作1404中，基於佈局設計製造積體電路。在一些實施例中，方法1400的操作1404包含基於佈局設計製造至少一罩幕，並基於此至少一罩幕製造積體電路。在一些實施例中，操作1404對應至第13圖的方法1300。
第15圖係繪示根據一些實施例之產生積體電路之佈局設計的方法。可理解的是，可在第15圖所示的方法1500之前、期間和或之後進行額外的操作，且在此僅簡要敘述一些其他製程。在一些實施例中，方法1400係方法1400之操作1402的一實施例。在一些實施例中，方法1400用以佈局設計200、600或1000、或平面規劃200A、600A或1000A其中一或多者、或與積體電路300、400、700、800、1100或1200相類似之一或多個特徵。
在一些實施例中，方法1500用以產生一或多個佈局圖案，其具有至少佈局設計200、600或1000、或平面規劃200A、600A或1000A、或與積體電路300、400、700、800、1100或1200相類似之一或多個特徵的結構關係、配置和層在此省略敘述類似的詳細描述，以使說明簡要，其中此些結構關係包含對準、長度和寬度。
在方法1500的操作1502中，產生或置放一組主動區圖案在佈局設計上。在一些實施例中，方法1500的此組主動區圖案包含至少此組主動區圖案202之一或多個圖案的多個部分。在一些實施例中，方法1500的此組主動區圖案包含類似於此組主動區圖案202之一或多個區。
在方法1500的操作1504中，產生或置放一組閘極圖案在佈局設計上。在一些實施例中，方法1500的此組閘極圖案包含至少此組閘極圖案203、204、206、604、606、1004或1006之一或多個圖案的多個部分。
在方法1500的操作1506中，產生或置放一組接觸圖案在佈局設計上。在一些實施例中，方法1500的此組接觸圖案包含至少此組接觸圖案208、210、608、610、1008或1010之一或多個圖案的多個部分。在一些實施例中，方法1500的此組接觸圖案包含類似於此組接觸408、410、808、810、1208或1210之一或多個接觸圖案。在一些實施例中，方法1500的此組接觸圖案包含在MD層級中的一或多個圖案或類似接觸。
在方法1500的操作1508中，產生或置放一第一組導電圖案在佈局設計上。在一些實施例中，方法1500的此第一組導電圖案包含至少此組導電圖案220、222、620、622、1020或1022之一或多個圖案的多個部分。在一些實施例中，方法1500的此第一組導電圖案包含類似於至少此組導體420、422、820、822、1220或1222之一或多個導電圖案。在一些實施例中，方法1500的此第一組導電圖案包含在M0層級中的一或多個圖案或類似導體。
在方法1500的操作1510中，產生或置放一第一組介層窗圖案在佈局設計上。在一些實施例中，方法1500的此第一組介層窗圖案包含至少此組介層窗圖案212、214、216、218、612、614、616、618、1012、1014、1016或1018之一或多個圖案的多個部分。
在一些實施例中，方法1500的此第一組介層窗圖案包含類似於至少此組介層窗412、414、416、418、812、814、816、818、1212、1214、1216或1218之一或多個介層窗圖案。在一些實施例中，方法1500的此第一組介層窗圖案包含在VG或VD層級中的一或多個圖案或類似介層窗。
在方法1500的操作1512中，產生或置放一第二組導電圖案在佈局設計上。在一些實施例中，方法1500的此第二組導電圖案包含至少此組導電圖案240、640、或1040之一或多個圖案的多個部分。在一些實施例中，方法1500的此第二組導電圖案包含類似於至少此組導體440、840或1240之一或多個導電圖案。在一些實施例中，方法1500的此第一組導電圖案包含在M1層級中的一或多個圖案或類似導體。
在方法1500的操作1514中，產生或置放一第二組介層窗圖案在佈局設計上。在一些實施例中，方法1500的此第二組介層窗圖案包含至少此組介層窗圖案242、642或1042之一或多個圖案的多個部分。
在一些實施例中，方法1500的此第二組介層窗圖案包含類似於至少此組介層窗442、842或1242之一或多個介層窗圖案。在一些實施例中，方法1500的此第二組介層窗圖案包含在V0層級中的一或多個圖案或類似介層窗。
在方法1500的操作1516中，產生或置放一組電源軌圖案在佈局設計上。在一些實施例中，方法1500的此組電源軌圖案包含至少此組導電圖案250或650之一或多個圖案的多個部分。在一些實施例中，方法1500的此組電源軌圖案包含類似於至少此組導體450或750之一或多個導電圖案。在一些實施例中，方法1500的此組電源軌圖案包含在BM層級中的一或多個圖案或類似導體。
在方法1500的操作1518中，產生或置放一組電源軌圖案在佈局設計上。在一些實施例中，方法1500的此組訊號線圖案包含至少此組導電圖案252或652之一或多個圖案的多個部分。在一些實施例中，方法1500的此組訊號線圖案包含類似於至少此組導體452或752之一或多個導電圖案。在一些實施例中，方法1500的此組訊號線圖案包含在BM層級中的一或多個圖案或類似導體。
在方法1500的操作1520中，產生或置放一第三組介層窗圖案在佈局設計上。在一些實施例中，方法1500的此第三組介層窗圖案包含至少此組介層窗圖案254、654、1054、256、656或1056之一或多個圖案的多個部分。
在一些實施例中，方法1500的此第三組介層窗圖案包含類似於至少此組介層窗354、754、1254、356、756或1256之一或多個介層窗圖案。在一些實施例中，方法1500的此第二組介層窗圖案包含在VB層級中的一或多個圖案或類似介層窗。
第16圖係繪示根據一些實施例用以產生IC佈局設計和製造IC電路的系統1600的示意圖。
在一些實施例中，系統1600產生或置放在此所述之一或多個IC佈局設計。系統1600包括硬體處理器1602和以例如進行儲存之電腦程式碼1606(即一組可執行的電腦指令1606)編碼的非暫時性的電腦可讀儲存媒體1604(記憶體)。電腦可讀儲存媒體1604配置以與製造機台介面連接來產生積體電路。處理器1602透過匯流排1608電性耦接至電腦可讀儲存媒體1604。處理器1602亦藉由匯流排1608電性耦接至輸入/輸出(I/O)介面1610。網路介面1612亦藉由匯流排1608電性耦接至處理器1602。網路介面1612連接至網路1614，以使處理器1602和電腦可讀儲存媒體1604能夠透過網路1614連接至外部元件。處理器1602配置以執行編碼在電腦可讀儲存媒體1604中的電腦程式碼1606，以使系統1600可用以進行如方法1400-1500所述之部分或全部操作。
在一些實施例中，處理器1602為中央處理單元(CPU)、多重處理器、分散式處理系統、專用積體電路(ASIC)、和/或合適的處理單元。
在一或多個實施方式中，電腦可讀取儲存媒體1604是電子、磁性、光學、電磁、紅外及/或半導體系統(或裝置或元件)。舉例而言，電腦可讀取儲存媒體1604包含半導體或固態記憶體、磁帶、可移動電腦軟碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁片、及/或光碟。在使用光碟的一些實施例中，電腦可讀取儲存媒體1604包含光碟唯讀記憶體(CD-ROM)、光碟讀/寫(CD-R/W)、及/或數位多功能光碟(DVD)。
在一些實施例中，儲存媒體1604儲存電腦程式碼1606，電腦程式碼1606配置以使系統1600進行方法1400-1500。在一些實施例中，儲存媒體1604亦儲存進行方法1400-1500所需要的資訊，以及進行方法1400-1500期間所產生的資訊，如佈局設計1616、使用者介面1618和製作單位1620、和/或用以進行方法1400-1500的一組可執行的指令。在一些實施例中，佈局設計1616包含至少佈局設計200、600或1000、或平面規劃200A、600A或1000A其中一或多個佈局圖案、或與積體電路300、400、700、800、1100或1200相類似之一或多個特徵。
在一些實施例中，儲存媒體1604儲存用以與製造機台介面連接的多個指令(例如電腦程式碼1606)。此些指令使處理器1602產生可被製造機台讀取的製造指令，以在製造製程期間有效地實施方法1400-1500。
系統1600包含I/O介面1610。I/O介面1610耦合至外部電路。在一些實施例中，I/O介面1610包含鍵盤、按鍵、滑鼠、軌跡球、觸控板、觸控式螢幕、及/或游標方向鍵，以用於將資訊和命令傳送到處理器1602。
系統1600亦包含連接至處理器1602的網路介面1612。網路介面1612可讓系統1600與網路1614進行通訊，一或多個其他電腦系統連接至網路1614。網路介面1612包含如藍牙、WIFI、WIMAX、GPRS或WCDMA之無線網路介面；或如乙太網、USB或IEEE-1364之有線網路介面。在一些實施例中，在二或更多個系統1600中實施方法1400-1500，並藉由網路1614在不同系統1600間交換如佈局設計和使用者介面之資訊。
系統1600配置以透過I/O介面1610接收關於佈局設計的資訊。此資訊係藉由匯流排1608被傳送至處理器1602，以決定用以生產至少積體電路300、400、700、800、1100或1200的佈局設計。然後，此佈局設計被儲存在儲存媒體1604中為佈局設計1616。系統1600配置以透過I/O介面1610或網路介面1612接收關於使用者介面的資訊。此資訊被儲存在儲存媒體1604中為使用者介面1618。系統1600配置以透過I/O介面1610或網路介面1612接收關於製作單位1620的資訊。此資訊被儲存在儲存媒體1604中為製作單位1620。在一些實施例中，製作單位1620包含被系統1600所利用的製作資訊。在一些實施例中，製作單位1620對應至第17圖之在一些實施例中，光罩製作1734。
在一些實施例中，方法1400-1500被實施為由處理器所執行的標準軟體應用。在一些實施例中，方法1400-1500被實施為附加軟體應用之一部分的軟體應用。在一些實施例中，方法1400-1500被實施為軟體應用的外掛程式。在一些實施例中，方法1400-1500被實施為一EDA工具之一部分的軟體應用。在一些實施例中，方法1400-1500被實施為此EDA工具所使用的軟體應用。在一些實施例中，此EDA工具係用以產生積體電路裝置的佈局。佈局係儲存在非暫態電腦可讀取記錄媒體上。在一些實施例中，使用CADENCE DESIGN SYSTEMS公司提供的VIRTUOSO®工具或另一適合的佈局產生工具來產生佈局。在一些實施例中，佈局係基於網路連線表(netlist)而產生的，而此網路連線表係基於示意的設計而創造。在一些實施例中，方法1400-1500係藉由製造裝置來施行，以使用基於系統1600所產生之一或多個佈局設計所製造的一組罩幕，來製造積體電路。在一些實施例中，系統1600唯一製造裝置，其配置以使用基於本揭露之一或多個佈局設計所製造的一組罩幕，來製造積體電路。在一些實施例中，第16圖之系統1600產生比其他方式小之積體電路的佈局設計。在一些實施例中，第16圖之系統1600產生比其他方式佔據較少面積並提供較佳繞線資源之積體電路的佈局設計。
第17圖係繪示根據一些實施例IC製造系統1700與其相關之IC製造流向的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1700製造以下各項中的至少一者：(A)一或多個半導體罩幕或(B)半導體積體電路層中的至少一個組件。
在第17圖中，製造系統1700(此後稱“系統1700”)包含在與製造IC裝置1760相關的設計、開發和製造週期和/或服務中彼此交互作用的實體，例如設計公司(Design House)1720、光罩廠(Mask House)1730、以及IC製造商/製作商(“晶圓廠”)1740。系統1700中的實體通過通訊網路連接。在一些實施例中，通信網路是單一網路。在一些實施方式中，通訊網路是各種不同的網路，例如內聯網和網際網路。通訊網路包含有線和/或無線通訊通道。每個實體與一個或多個其他實體交互作用，並且向一或多個其他實體提供服務和/或從一或多個其他實體接收服務。在一些實施例中，設計公司1720、光罩廠1730、以及晶圓廠1740其中二或多者係由單一較大的公司擁有。在一些實施例中，設計公司1720、光罩廠1730、以及晶圓廠1740中之二或更多者共存於共同的設施中，並使用共同的資源。
設計公司(或設計團隊)1720產生IC設計佈局1722。IC設計佈局1722包含為IC裝置1760設計的各種幾何圖案。此些幾何圖案對應至構成待製造之IC裝置1760之各種組件的金屬層、氧化層、或半導體層的圖案。各層結合起來形成各種積體電路特徵。舉例而言，一部分的IC設計佈局1722包含各種IC特徵，例如主動區、閘極電極、源極和汲極、層間互連的金屬線或通孔、以及用於接合焊墊的開口，此些IC特徵將形成在半導體基材(例如矽晶圓)中及設置在半導體基材上的各種材料層中。設計公司1720實施適當的設計程序，以形成IC設計佈局1722。設計程序包含邏輯設計、實體設計、或置放和繞線其中之一或多者。IC設計佈局1722在具有幾何圖案資訊的一或多個資料檔案中。舉例而言，IC設計佈局1722可以GDSII檔案格式或DFII檔案格式來表達。
光罩廠1730包含資料準備1732和光罩製作1734。光罩廠1730根據IC設計佈局1722使用IC設計佈局1722來製造一或多個光罩1745，光罩 1745將用於製造IC裝置1760的各種材料層。光罩廠1730進行光罩資料準備1732，其中IC設計佈局1722被翻譯成代表性資料檔案(RDF)。光罩資料準備1732提供RDF給光罩製作1734。光罩製作1734包含光罩刻寫機。光罩刻寫機將RDF轉換成在基材上的影像，如在光罩(倍縮光罩)1745或半導體晶圓1742上。IC設計佈局1722被光罩資料準備1732所操縱，以符合光罩刻寫機的特定特性和/或晶圓廠1740的要求。在第17圖中，光罩資料準備1732和光罩製作1734被繪示為單獨的元件。在一些實施例中，光罩資料製備1732和光罩製作1734可統稱為光罩資料準備。
在一些實施例中，光罩資料準備1732包含光學鄰近校正(OPC)，此光學鄰近校正使用微影增益技術來補償例如由繞射、干涉、其他過程效應、及類似者所引起的影像誤差。OPC調整IC設計佈局1722。在一些實施例中，光罩資料準備1732包含進一步的解析度增益技術(RET)，如離軸照明、次解析度輔助特性、相移光罩、其他合適的技術、及類似者或其組合。在一些實施例中，亦使用反向式微影技術(ILT)，其將OPC視為反向成像問題。
在一些實施例中，光罩資料準備1732包含光幕規則檢查器(MRC)，此光罩規則檢查器以一組光罩創建規則檢查已經歷OPC中之製程的IC設計佈局1722，其中此組光罩創建規則包含某些幾何和/或連線限制，以確保足夠的裕度來負責半導體製造製程中的可變性和其類似特性。在一些實施例中，MRC修改IC設計佈局1722，以補償在光罩製作1734期間的限制，這可以復原OPC所進行之部分修改，以滿足光罩創建規則。
在一些實施例中，光罩資料準備1732包含微影製程檢查(LPC)，其模擬將由晶圓廠1740實施以製造IC裝置1760的處理。LPC基於IC設計佈局1722模擬此處理，以創建被模擬製造的裝置，如IC裝置1760。在LPC模擬中的製程參數可包含與IC製造週期的各種製程相關聯的參數、與用以製造IC的機台相關聯的參數、和/或製造製程的其他態樣。LPC考慮各種因素，例如空間影像對比、焦深(DOF)、光罩誤差增益因子(MEEF)、其他合適的因子、以及類似者或其組合。在一些實施方式中，在LPC創建被模擬製造的裝置後，若被模擬的裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC，以進一步改善IC設計佈局1722。
應理解的是，為了清楚的目的，已簡化了光罩資料準備1732的以上敘述。在一些實施例中，資料準備1732包含例如邏輯操作(LOP)之的附加特徵，以根據製造規則修改IC設計佈局1722。另外，在資料準備1732期間可以各種不同的順序執行應用於IC設計佈局1722的製程。
在光罩資料準備1732之後和光罩製作1734期間，基於修改的IC設計佈局1722製造光罩1745或一組光罩1745。在一些實施例中，光罩製作1734包含基於IC設計佈局1722進行一或多次微影曝光。在一些實施例中，基於經修改之IC設計佈局1722，使用電子束(e-beam)或多重電子束的機構，以形成圖案在光罩(photomask或reticle)1745上。可使用各種技術形成光罩1745。在一些實施例中，使用二元化(binary)技術形成光罩1745。在一些實施例中，光罩圖案包含不透明區和透明區。輻射光束(例如紫外線(UV)光束)被不透明區阻擋並發射穿過透明區域，此輻射光束係用以對塗佈在晶圓上之影像敏感材料層(例如光阻)進行曝光。在一個例子中，光罩1745的二元光罩版本包含透明基材(例如熔融石英)和塗佈在二元光罩之不透明區域中的不透明材料(例如鉻)。在又一例子中，使用相移技術來形成光罩1745。在光罩1745的相移光罩(PSM)版本中，在此光罩上形成之圖案中的各種特徵係配置以具有適當的相位差，以提高解析度和成像品質。在各種例子中，相移光罩可為衰減的PSM或交替的PSM。由光罩製作1734產生之(一或多個)光罩用於各種製程中。舉例而言，使用(這些)光罩在離子植入製程中形成各種摻雜區域在半導體晶圓1742中、在蝕刻製程中形成各種蝕刻區域在半導體晶圓1742中、和/或在其它合適的製程中。
晶圓廠1740係一IC製作實體，其包含用以製造各種不同的IC產品之一或多個製造設施。在一些實施方式中，晶圓廠1740是半導體晶圓代工廠。舉例而言，可有用以複數個IC產品之前端製造(前端製程(FEOL)製造)的製造設施，而第二製造設施可提供IC產品內連接和封裝的後端製造(後端製程(BEOL)製造)，第三製造設施可提供其他服務給晶圓代工廠。
晶圓廠1740包含晶圓製造機台1752(此後稱為“製造機台1752”)，製造機台1752係配置以在半導體晶圓1742上執行各種製造操作，使得IC裝置1760根據(一或多個)光罩(例如光罩1745)被製造。在各種實施例中，製造機台1752包含晶圓步進機、離子植入機、光阻塗佈機、製程腔室(例如CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統其中一或多者、或能夠進行在此所討論之一或多種合適的製造製程的其他製造設備。
晶圓廠1740使用光罩廠1730所製造的(一或多個)光罩1745來製造IC裝置1760。因此，晶圓廠1740至少間接地使用IC設計佈局1722來製造IC裝置1760。在一些實施例中，半導體晶圓1742係被晶圓廠1740使用(一或多個)光罩1745所製造，以形成IC裝置1760。在一些實施例中，IC製作包含至少間接地基於IC設計佈局1722來進行一或多次微影曝光。半導體晶圓1742包含矽基材或其它適當的基材，其上形成有多個材料層。半導體晶圓1742更包含各種摻雜區域、介電特徵、多層內連接、及類似物其中之一或多者(在後續的製造步驟中形成)。
系統1700被繪視為使設計公司1720、光罩廠1730、及晶圓廠1740為分開的組件或實體。然而，可理解的是，設計公司1720、光罩廠1730或晶圓廠1740其中一或多者係為相同組件或實體的部分。
關於積體電路(IC)製造系統(例如第17圖的系統1700)、以及與其相關聯的IC製造流程的詳細資訊在以下專利中找到：例如在2016年2月9日授權的美國專利號9256709、2015年10月1日公開的美國預授權公開號20150278429、2014年2月6日公開的美國預授權公開號20140040838、以及2007年8月21日授權的美國專利號7260442，在此引用此些美國專利前案和美國專利公開案之相關規定(Incorporated by reference)。
本敘述之一態樣係關於一種積體電路。在一些實施例中，此積體電路包含：第一電源軌、第一訊號線、第一電晶體和第二電晶體。在一些實施例中，第一電源軌延伸在第一方向中，並配置以供應第一供應電壓且位於基材的背面上。在一些實施例中，第一訊號線延伸在第一方向中，並在第二方向中與第一電源軌分開且位於基材的背面上，第二方向不同於第一方向。在一些實施例中，第一電晶體具有延伸在第一方向中的第一主動區，並位於基材的正面中，此正面相反於背面，第一主動區被第一電源軌所重疊並電性耦接至第一電源軌。在一些實施例中，第二電晶體具有延伸在第一方向中的第二主動區，並位於基材的正面中，第二主動區在第二方向中與第一主動區分開並被第一訊號線所重疊，並配置以透過第一電晶體的第一主動區接收第一電源軌的第一供應電壓。
本敘述之又一態樣係關於一種積體電路。在一些實施例中，此積體電路包含：第一電源軌、第一主動區、第一訊號線、第二主動區、第一接觸。在一些實施例中，第一電源軌延伸在第一方向中，並配置以供應第一供應電壓且位於基材的背面上。在一些實施例中，第一主動區延伸在第一方向中，並位於基材的正面中，此正面相反於背面，第一主動區被第一電源軌所重疊並電性耦接至第一電源軌。在一些實施例中，第一訊號線延伸在第一方向中，並在第二方向中與第一電源軌分開且位於基材的背面上，第二方向不同於第一方向。在一些實施例中，第二主動區延伸在第一方向中，並位於基材的正面中，第二主動區在第二方向中與第一主動區分開。在一些實施例中，第二主動區包含：被第一電源軌所重疊並電性耦接至第一電源軌的一第一區；以及被第一訊號線所重疊的第二區。在一些實施例中，第一接觸延伸在第二方向中，並位於基材的正面下的第一層級上，第一接觸電性耦接至第一主動區和第二區。在一些實施例中，第二區配置以透過第一接觸和第一主動區接收第一電源軌的第一供應電壓。
本敘述之再一態樣係關於一種製作積體電路的方法。在一些實施例中，此方法包含：製作第一組電晶體和第二組電晶體在基材的正面中；對基材之相反於正面的背面進行薄化；製作第一組介層窗在被薄化的基材的背面上，第一組介層窗電性耦接至至少第一組電晶體或第二組電晶體；沉積第一導電材料在位於第一層級上之被薄化的基材的背面上，藉以形成第一組導體，第一組導體藉由第一組介層窗被電性耦接至至少第一組電晶體，第一組電晶體配置以接收第一供應電壓，第一供應電壓來自至少背面之第一組導體的第一導體；以及藉由被薄化的基材的正面並透過至少第一組電晶體之第一電晶體的第一源極/汲極，電性耦接第二組電晶體至至少第一組導體，藉以設定第二組電晶體來接收第一供應電壓，第一供應電壓來自至少背面之第一組導體的第一導體。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
100A,100B:積體電路 102a,102b:多工器 104:閂鎖 106:閂鎖 108:輸出電路 110:反相器 112:反相器 114:反相器 200:佈局設計 200A:平面規劃 200B,200C,200D:部分 201a,201b:單元邊界 202:主動區佈局圖案 202a,202b,202c,202d:主動區佈局圖案 203:閘極圖案 204:閘極圖案 204a,204b,204c,204d,204e:閘極圖案 204f,204g,204h,204i:閘極圖案 205:虛設閘極圖案 205a,205b:閘極圖案 206:閘極圖案 206a,206b,206c,206d,206e:閘極圖案 206f,206g,206h,206i:閘極圖案 208:接觸圖案 208a,208b,208c,208d,208e,208f:接觸圖案 210:接觸圖案 210a,210b,210c,210d,210e:接觸圖案 210f,210g,210h,210i,210j:接觸圖案 210k,210l,210m,210n,210o:接觸圖案 210p,210q,210r,210s,210t,210u:接觸圖案 212:介層窗圖案 212a,212b,212c,212d:介層窗圖案 212e,212f,212g:介層窗圖案 214:介層窗圖案 214a,214b,214c,214d,214e:介層窗圖案 216:介層窗圖案 216a,216b,216c,216d,216e:介層窗圖案 216f,216g,216h,216i:介層窗圖案 218:介層窗圖案 218a,218b,218c,218d,218e:介層窗圖案 218f,218g,21h:介層窗圖案 220:導電特徵圖案 220a,220b,220c,220d,220e:導電特徵圖案 220f,220g,220h,220i,220j:導電特徵圖案 220k,220l:導電特徵圖案 222:導電特徵圖案 222a,222b,222c,222d,222e:導電特徵圖案 222f,222g,222h,222i,222j:導電特徵圖案 222k:導電特徵圖案 240:導電特徵圖案 240a,240b,240c,240d,240e:導電特徵圖案 240f,240g,240h,240i,240j:導電特徵圖案 240k:導電特徵圖案 242:介層窗圖案 242a,242b,242c,242d,242e:介層窗圖案 242f,242g,242h,242i,242j:介層窗圖案 242k,242l,242m,242n,242o:介層窗圖案 242p,242q,242r,242s,242t:介層窗圖案 250:導電特徵圖案 250a,250b,250c,250d:導電特徵圖案 252:導電特徵圖案 252a,252b:導電特徵圖案 254:介層窗圖案 254a,254b,254c,254d,254e:介層窗圖案 254f,254g,254h,254i,254j:介層窗圖案 256:介層窗圖案 256a,256b,256c,256d:介層窗圖案 300:積體電路 300A,300B,300C:部分 300D,300E,300F:剖面圖 301a,301b:單元邊界 302:主動區佈局圖案 302a,302b,302c,302d:主動區佈局圖案 302d1:源極 303a:正面 303b:背面 304:閘極 304a,304b,304c,304d,304e:閘極 304f,304g,304h,304i:閘極 305:虛設閘極 305a,305b:虛設閘極 306:閘極 306a,306b,306c,306d,306e:閘極 306f,306g,306h,306i:閘極 308:接觸 308a,308b,308c,308d,308e,308f:接觸 308g,308h,308i,308j,308k,308l:接觸 308m,308n,308o:接觸 310:接觸 310a,310b,310c,310d,310e,310f:接觸 310g,310h,310i,310j,310k,310l:接觸 310m,310n,310o,310p,310q:接觸 310r,310s,310t,310u:接觸 312:介層窗 312a,312b,312c,312d:介層窗 312e,310f,312g:介層窗 314:介層窗 314a,314b,314c,314d:介層窗 314e,314f,314g:介層窗 316:介層窗 316a,316b,316c,316d,316e:介層窗 316f,316g,316h,316i:介層窗 318:介層窗 318a,318b,318c,318d,318e:介層窗 318f,318g,318h:介層窗 320:導體 320a,320b,320c,320d,320e:導體 320f,320g,320h,320i,320j:導體 320k,320l:導體 322:導體 322a,322b,322c,322d,322e:導體 322f,322g,322h,322i,322j:導體 322k:導體 340:導體 340a,340b,340c,340d,340e:導體 340f,340g,340h,340i,340j:導電特徵圖案 340k:導體 342:介層窗 342a,342b,342c,342d,342e:介層窗 342f,342g,342h,342i,342j:介層窗 342k,342l,342m,342n,342o:介層窗 342p,342q,342r,342s,342t:介層窗 350:導體 350a,350b,350c,350d:導體 352:導體 352a,352b:導體 354:介層窗 354a,354b,354c,354d,354e:介層窗 354f,354g,354h,354i,354j:介層窗 356:介層窗 356a,356b,356c,356d:介層窗 390:基材 392:絕緣區 400:積體電路 400A,400B,400C:部分 410:接觸 410c:接觸 412:介層窗 412a,412f:介層窗 414:介層窗 414c:介層窗 416:介層窗 418:介層窗 420:導體 420j:導體 422:導體 422j:導體 440:導體 440a,440b:導體 442:介層窗 442a,442b,442c,442d:介層窗 450:導體 450a,450b,450c,450d:導體 452:導體 454:介層窗 456:介層窗 500A,500B:積體電路 504:閂鎖 506:閂鎖 508:輸出電路 510:反或邏輯電路 520:反或邏輯電路 600:佈局設計 600A:平面規劃 600B,600C,600D:部分 604:閘極圖案 604a,604b,604c,604d,604e:閘極圖案 604f,604g,604h,604i,604j:閘極圖案 604k,604l,604m,604n:閘極圖案 606:閘極圖案 606a,606b,606c,606d,606e:閘極圖案 606f,606g,606h,606i,606j:閘極圖案 606k,606l:閘極圖案 608:接觸圖案 608a,608b,608c,608d,608e:接觸圖案 608f,608g,608h,608i,608j:接觸圖案 610:接觸圖案 610a,610b,610c,610d,610e:接觸圖案 610f,610g:接觸圖案 612:介層窗圖案 612a,612b,612c,612d:介層窗圖案 614:介層窗圖案 614a,614b:介層窗圖案 616:介層窗圖案 616a,616b:介層窗圖案 618:介層窗圖案 618a,618b:介層窗圖案 620:導電特徵圖案 620a,620b,620c,620d,620e:導電特徵圖案 620f,620g,620h,620i,620j:導電特徵圖案 620k,620l,620m,620n:導電特徵圖案 622:導電特徵圖案 622a,622b,622c,622d,622e:導電特徵圖案 622f,622g,622h,622i,622j:導電特徵圖案 622k,622l,622m:導電特徵圖案 640:導電特徵圖案 640a,640b,640c:導電特徵圖案 642:介層窗圖案 642a,642b,642c,642d,642e:介層窗圖案 650:導電特徵圖案 650a,650b,650c,650d:導電特徵圖案 652:導電特徵圖案 652a,652b:導電特徵圖案 654:導電特徵圖案 654a,654b,654c,654d,654:導電特徵圖案 654f,654g,654h,654i,654j:導電特徵圖案 654k,654l,654m,654n:導電特徵圖案 656:介層窗圖案 656a,656b,656c,656d:介層窗圖案 700:積體電路 700A,700B,700C:部分 704:閘極 704a,704b,704c,704d,704e:閘極 704f,704g,704h,704i,704j:閘極 704k,704l,704m,704n:閘極 706:閘極 706a,706b,706c,706d,706e:閘極 706f,706g,706h,706i,706j:閘極 706k,706l:閘極 708:接觸 708a,708b,708c,708d,708e:接觸 708f,708g,708h,708i,708j:接觸 710:接觸 710a,710b,710c,710d,710e:接觸 710f,710g:接觸 712:介層窗 712a,712b,712c,712d:介層窗 714:介層窗 714a,714b:介層窗 716:介層窗 716a,716b:介層窗 718:介層窗 718a,718b:介層窗 720:導體 720a,720b,720c,720d,720e:導體 720f,720g,720h,720i,720j:導體 720k,720l,720m,720n:導體 722:導體 722a,722b,722c,722d,722e:導體 722f,722g,722h,722i,722j:導體 722k,722l,722m:導體 740:導體 740a,740b,740c:導體 742:介層窗 742a,742b,742c,742d,742e:介層窗 750:導體 750a,750b,750c,750d:導體 752:導體 752a,752b:導體 754:導體 754a,754b,754c,754d,754:導體 754f,754g,754h,754i,754j:導體 754k,754l,754m,754n:導體 756:介層窗圖案 756a,756b,756c,756d:介層窗圖案 800:積體電路 800A,800B,800C:部分 802a1,802a2:源極 808:接觸 808a,808b,808c,808d:接觸 810:接觸 810a,810b:接觸 812:介層窗 812a,812b,812c:介層窗 814:介層窗 814a,814b:介層窗 816:介層窗 818:介層窗 820:導體 820a:導體 822:導體 822b:導體 840:導體 840b:導體 842:介層窗 842a,842b,842c,842d:介層窗 850:導體 900A,900B:積體電路 904:閂鎖 906:閂鎖 908:輸出電路 910:反及邏輯電路 920:反及邏輯電路 930:反相器 1000:佈局設計 1000A:平面規劃 1000B,1000C,1000D:部分 1004:閘極圖案 1004a:閘極圖案 1006:閘極圖案 1006a,1006b,1006c:閘極圖案 1008:接觸圖案 1008a,1008b,1008c,1008d,1008e:接觸圖案 1008f,1008g,1008h,1008i,1008j:接觸圖案 1008k,1008l,1008m,1008n,1008o:接觸圖案 1008p,1008q,1008r,1008s,1008t:接觸圖案 1008u,1008v:接觸圖案 1010:接觸圖案 1010a,1010b,1010c,1010d,1010e:接觸圖案 1010f,1010g,1010h,1010i,1010j:接觸圖案 1010k,1010l,1010m,1010n,1010o:接觸圖案 1010p,1010q,1010r,1010s,1010t:接觸圖案 1010u,1010v,1010x:接觸圖案 1012:介層窗圖案 1012a,1012b,1012c,1012d,1012e:介層窗圖案 1012f,1012g,1012h:介層窗圖案 1014:介層窗圖案 1014a,1014b,1014c,1014d,1014e:介層窗圖案 1014f,1014g:介層窗圖案 1016:介層窗圖案 1016a,1016b,1016c,1016d,1016e:介層窗圖案 1016f,1016g,1016h,1016i,1016j:介層窗圖案 1016k,1016l:介層窗圖案 1018:介層窗圖案 1018a,1018b,1018c,1018d,1018e:介層窗圖案 1018f,1018g,1018h,1018i,1018j:介層窗圖案 1018k:介層窗圖案 1020:導電特徵圖案 1020a,1020b,1020c,1020d,1020e:導電特徵圖案 1020f,1020g,1020h,1020i,1020j:導電特徵圖案 1020k,1020l,1020m,1020n:導電特徵圖案 1022:導電特徵圖案 1022a,1022b,1022c,1022d,1022e:導電特徵圖案 1022f,1022g,1022h,1022i,1022j:導電特徵圖案 1022k,1022l,1022m,1022n,1022o:導電特徵圖案 1040:導電特徵圖案 1040a,1040b:導電特徵圖案 1042:介層窗圖案 1042a,1042b,1042c,1042d,1042e:介層窗圖案 1042f,1042g,1042h,1042i:介層窗圖案 1050:導電特徵圖案 1052:導電特徵圖案 1054:介層窗圖案 1054a,1054b,1054c:介層窗圖案 1056:介層窗圖案 1100:積體電路 1100A,1100B,1100C:部分 1112:介層窗 1112a,1112b,1112c,1112d,1112e:介層窗 1112f,1112g,1112h:介層窗 1114:介層窗 1114a,1114b,1114c,1114d,1114e:介層窗 1114f,1114g:介層窗 1116:介層窗 1116a,1116b,1116c,1116d,1116e:介層窗 1116f,1116g,1116h,1116i,1116j:介層窗 1116k,1116l:介層窗 1118:介層窗 1118a,1118b,1118c,1118d,1118e:介層窗 1118f,1118g,1118h,1118i,1118j:介層窗 1118k:介層窗 1120:導體 1120a,1120b,1120c,1120d,1120e:導體 1120f,1120g,1120h,1120i,1120j:導體 1120k,1120l,1120m,1120n:導體 1122:導體 1122a,1122b,1122c,1122d,1122e:導體 1122f,1122g,1122h,1122i,1122j:導體 1122k,1122l,1122m,1122n,1122o:導體 1140:導體 1140a,1140b,1140c,1140d:導體 1142:介層窗 1142a,1142b,1142c,1142d,1142e:介層窗 1142f,1142g,1142h,1142i:介層窗 1150:導體 1152:導體 1154:介層窗 1154a,1154b,1154c:介層窗 1156:介層窗 1200:積體電路 1204:閘極 1204a:閘極 1206:閘極 1208:接觸 1208a,1208b,1208c,1208d,1208e:接觸 1208f,1208g,1208h,1208i,1208j:接觸 1208k,1208l,1208m,1208n,1208o:接觸 1208p,1208q,1208r,1208s,1208t:接觸 1208u,1208v:接觸 1210:接觸 1210a,1210b,1210c,1210d,1210e:接觸 1210f,1210g,1210h,1210i,1210j:接觸 1210k,1210l,1210m,1210n,1210o:接觸 1210p,1210q,1210r,1210s,1210t:接觸 1210u,1210v,1210x:接觸 1212:介層窗 1212a,1212b,1212c,1212d,1212e:介層窗 1212f,1212g,1212h:介層窗 1214:介層窗 1214a,1214b,1214c,1214d,1214e:介層窗 1214f,1214g:介層窗 1216:介層窗 1216a,1216b,1216c,1216d,1216e:介層窗 1216f,1216g,1216h,1216i,1216j:介層窗 1216k,1216l:介層窗 1218:介層窗 1218a,1218b,1218c,1218d,1218e:介層窗 1218f,1218g,1218h,1218i,1218j:介層窗 1218k:介層窗 1220:導體 1220a,1220b,1220c,1220d,1220e:導體 1220f,1220g,1220h,1220i,1220j:導體 1220k,1220l,1220m,1220n:導體 1222:導體 1222a,1222b,1222c,1222d,1222e:導體 1222f,1222g,1222h,1222i,1222j:導體 1222k,1222l,1222m,1222n,1222o:導體 1240:導體 1240a:導體 1242:介層窗 1242a:介層窗 1254:介層窗 1254e:介層窗 1300:方法 1302,1304,1306,1308,1310:操作 1312,1314,1316:操作 1400:方法 1402,1404:操作 1500:方法 1502,1504,1506,1508,1510:操作 1512,1514,1516,1518,1520:操作 1600:系統 1602:處理器 1604:電腦可讀儲存媒體 1606:電腦程式碼 1608:匯流排 1610:輸入/輸出介面 1612:網路介面 1614:網路 1616:佈局設計 1618:使用者介面 1620:製作單位 1700:製造系統 1720:設計公司 1722:IC設計佈局 1730:光罩廠 1732:資料準備 1734:光罩製作 1740:晶圓廠 1742:晶圓 1752:製造機台 1760:積體電路裝置 A-A’:剖面 B-B’:剖面 C-C’:剖面 clkb,clkbb,CP:訊號 D:訊號 I1,I2,I3:電流 ml_b,mx1,mx2,mx_ax:訊號 M0:金屬0 M1:金屬1 MD:擴散上金屬 P1:多工器區 P2,P2A,P2B:閂鎖區 P2AN:反或區 P3,P3A,P3B:閂鎖區 P3AN:反或區 P3BI:反相器區 P3BN:反及區 P4,P4A:輸出區 P5,P6,P7:反相器區 POLY:閘極 Q:訊號 SE,SEB,SI,sl_a,sl_bx:訊號 T1-T32:電晶體 V0:介層窗0 VB:介層窗背面 VD:擴散上介層窗 VDD:電壓供應 VG:閘極上介層窗 VSS:參考電壓供應
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。 第1A圖為根據一些實施例的積體電路的電路圖。 第1B圖為根據一些實施例的積體電路的電路圖。 第2A圖為根據一些實施例的積體電路的平面規劃(Floorplan)的示意圖。 第2B圖至第2D圖為佈局設計之多個對應部分的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。 第2E圖至第2G圖為佈局設計之多個對應部分的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。 第3A圖至第3F圖為根據一些實施例的一積體電路的多個示意圖。 第4A圖至第4C圖為根據一些實施例的一積體電路的多個示意圖。 第5A圖為根據一些實施例的積體電路的電路圖。 第5B圖為根據一些實施例的積體電路的電路圖。 第6A圖為根據一些實施例的積體電路的平面規劃圖。 第6B圖至第6D圖為佈局設計之多個對應部分的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。 第6E圖至第6G圖為佈局設計之多個對應部分的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。 第7A圖至第7C圖為根據一些實施例的一積體電路的多個示意圖。 第8A圖至第8D圖為根據一些實施例的一積體電路的多個示意圖。 第9A圖為根據一些實施例的積體電路的電路圖。 第9B圖為根據一些實施例的積體電路的電路圖。 第10A圖為根據一些實施例的積體電路的平面規劃圖。 第10B圖至第10D圖為佈局設計之多個對應部分的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。 第10E圖至第10G圖為佈局設計之多個對應部分的多個對應圖，此佈局設計被劃分至平面規劃之多個區塊並被簡化以易於說明。 第11A圖至第11C圖為根據一些實施例的一積體電路的多個示意圖。 第12A圖至第12E圖為根據一些實施例的一積體電路的多個示意圖。 第13圖係繪示根據一些實施例之形成或製造積體電路之方法的流程圖。 第14圖係繪示根據一些實施例之製造IC裝置之方法的流程圖。 第15圖係繪示根據一些實施例之產生積體電路之佈局設計的方法的流程圖。 第16圖係繪示根據一些實施例用以產生IC佈局設計和製造IC電路的系統的示意圖。 第17圖係繪示根據一些實施例IC製造系統與其相關之IC製造流向的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
300:積體電路
300D:剖面圖
302d1:源極
303a:正面
303b:背面
304a,304b,304c,304d,304e:閘極
308d,308e,308f:接觸
312f:介層窗
320i,320j:導體
340f,340g,340i:導體
342o:介層窗
350a:導體
354b,354c:介層窗
390:基材
BM0:背面金屬0
I1:電流
M0:金屬0
M1:金屬1
MD:擴散上金屬
POLY:閘極
V0:介層窗0
VB:介層窗背面
VD:擴散上介層窗
VSS:參考電壓供應
T24,T26:電晶體

Claims (20)

  1. 一種積體電路，包含： 一第一電源軌，延伸在一第一方向中，並配置以供應一第一供應電壓且位於一基材的一背面上； 一第一訊號線，延伸在該第一方向中，並在一第二方向中與該第一電源軌分開且位於該基材的該背面上，該第二方向不同於該第一方向； 一第一電晶體，具有延伸在該第一方向中的一第一主動區，並位於該基材的一正面中，該正面相反於該背面，該第一主動區被該第一電源軌所重疊並電性耦接至該第一電源軌；以及 一第二電晶體，具有延伸在該第一方向中的一第二主動區，並位於該基材的該正面中，該第二主動區在該第二方向中與該第一主動區分開並被該第一訊號線所重疊，並配置以透過該第一電晶體的該第一主動區接收該第一電源軌的該第一供應電壓。
  2. 如請求項1所述之積體電路，其中該第二電晶體不被該第一電源軌所重疊。
  3. 如請求項2所述之積體電路，更包含： 一第一接觸，延伸在該第二方向中，並位於該基材的該正面下的一第一層級上，該第一接觸連接至該第一主動區的一第一側面；以及 一第一介層窗，一起電性耦接至該第一主動區和該第一電源軌，該第一介層窗位於該第一電源軌和該第一主動區的一第二側面之間，該第一主動區的該第二側面相反於該第一主動區的該第一側面。
  4. 如請求項3所述之積體電路，更包含： 一第一導體，延伸在該第一方向中，並被該第一電源軌和該第一接觸所重疊，該第一導體位於一第二層級上，該第二層級不同於該第一層級；以及 一第二介層窗，位於該第一導體和該第一接觸之間，該第二介層窗一起電性耦接至該第一導體和該第一接觸。
  5. 如請求項4所述之積體電路，更包含： 一第二導體，延伸在該第二方向中，並被至少該第一導體所重疊，該第二導體位於一第三層級上，該第三層級不同於該第一層級和該第二層級；以及 一第三介層窗，位於該第二導體和該第一導體之間，該第三介層窗一起電性耦接至該第二導體和該第一導體。
  6. 如請求項5所述之積體電路，更包含： 一第三導體，延伸在該第一方向中，並被該第一訊號線所重疊，該第三導體在一第二方向中與該第一電源軌分開且位於該基材的該正面的該第二層級上；以及 一第四介層窗，位於該第三導體和該第二導體之間，該第四介層窗一起電性耦接至該第三導體和該第二導體。
  7. 如請求項6所述之積體電路，更包含： 一第二接觸，延伸在該第二方向中，並位於該第一層級上，該第二接觸在至少該第一方向或該第二方向中與該第一接觸分開且連接至該第二主動區的一第一側面；以及 一第五介層窗，位於該第二接觸和該第三導體之間，並一起電性耦接至該第二接觸和該第三導體。
  8. 如請求項6所述之積體電路，更包含： 一第四接觸，延伸在該第二方向中，並被至少該第一導體和該第三導體所重疊，該第四接觸在該第一方向中與該第二導體分開且位於該第三層級上； 一第六介層窗，位於該第四導體和該第一導體之間，並一起電性耦接至該四導體和該第一導體；以及 一第七介層窗，位於該第四導體和該第二導體之間，並一起電性耦接至該第四導體和該第二導體。
  9. 如請求項1所述之積體電路，其中該第一主動區的一源極藉由該第二主動區的一源極被電性耦接至該第一電源軌。
  10. 如請求項1所述之積體電路，其中該第一電晶體和該第二電晶體係一正反器的部分。
  11. 一種積體電路，包含： 一第一電源軌，延伸在一第一方向中，並配置以供應一第一供應電壓且位於一基材的一背面上； 一第一主動區，延伸在該第一方向中，並位於該基材的一正面中，該正面相反於該背面，該第一主動區被該第一電源軌所重疊並電性耦接至該第一電源軌； 一第一訊號線，延伸在該第一方向中，並在一第二方向中與該第一電源軌分開且位於一基材的該背面上，該第二方向不同於該第一方向； 一第二主動區，延伸在該第一方向中，並位於該基材的該正面中，該第二主動區在該第二方向中與該第一主動區分開，該第二主動區包含： 一第一區，被該第一電源軌所重疊並電性耦接至該第一電源軌；以及 一第二區，被該第一訊號線所重疊； 一第一接觸，延伸在該第二方向中，並位於該基材的該正面下的一第一層級上，該第一接觸電性耦接至該第一主動區和該第二區， 其中該第二區配置以透過該第一接觸和該第一主動區接收該第一電源軌的該第一供應電壓。
  12. 如請求項11所述之積體電路，更包含： 一第一介層窗，一起電性耦接至該第一主動區的一第一汲極/源極和該第一電源軌； 其中該第一接觸連接至該第一主動區的該第一汲極/源極的一第一側面；以及 其中該第一電源軌連接至該第一主動區的該第一汲極/源極的一第二側面，該第二側面相反於該第一主動區的該第一汲極/源極的該第一側面。
  13. 如請求項11所述之積體電路，其中該第一訊號線一起電性耦接至該第二區的一第一汲極/源極和該第二區的一第二汲極/源極。
  14. 如請求項11所述之積體電路，更包含： 一第二電源軌，延伸在該第一方向中，並配置以供應一第二供應電壓且位於該基材的該背面上，該第二供應電壓不同於該第一供應電壓； 一第二訊號線，延伸在該第一方向中，並在該第二方向中與該第一訊號線分開，且位於一基材的該背面上，該第二方向不同於該第一方向； 一第三主動區，延伸在該第一方向中，並位於該基材的該正面中，該正面相反於該背面，該第三主動區被該第二電源軌所重疊並電性耦接至該第二電源軌；以及 一第四主動區，延伸在該第一方向中，並位於該基材的該正面中，該第四主動區在該第二方向中與該第三主動區分開並被該第一訊號線所覆蓋，該第四主動區配置以透過該第三主動區的一第一源極/汲極接收該第二電源軌的該第二供應電壓。
  15. 如請求項14所述之積體電路，更包含： 一第二接觸，延伸在該第二方向中，並位於該第一層級上，該第二接觸連接至該第三主動區的該第一源極/汲極的一第一側面； 一第一介層窗，一起電性耦接至該第三主動區的該第一源極/汲極和該第二電源軌，該第一介層窗位於該第三主動區的該第一源極/汲極的一第二側面和該第二電源軌之間，該第三主動區的該第一源極/汲極的該第二側面相反於該第三主動區的該第一側面； 一第一導體，延伸在該第一方向中，並被該第二電源軌和該第二接觸所重疊，該第一導體位於一第二層級上，該第二層級不同於該第一層級；以及 一第二介層窗，位於該第一導體和該第二接觸之間，該第二介層窗一起電性耦接至該第一導體和該第二接觸。
  16. 如請求項15所述之積體電路，更包含： 一第二導體，延伸在該第二方向中，並被至少該第一導體所重疊，該第二導體位於一第三層級上，該第三層級不同於該第一層級和該第二層級； 一第三介層窗，位於該第二導體和該第一導體之間，該第三介層窗一起電性耦接至該第二導體和該第一導體； 一第三導體，延伸在該第一方向中，並被該第­二訊號線所重疊，該第三導體在該第二方向中與該第一導體分開且位於該第二層級上；以及 一第四介層窗，位於該第三導體和該第二導體之間，該第四介層窗一起電性耦接至該第三導體和該第二導體。
  17. 如請求項16所述之積體電路，更包含： 一第三接觸，延伸在該第二方向中，並位於該第一層級上，該第三接觸在至少該第一方向或該第二方向中與該第二接觸分開且連接至該第四主動區的一第一源極/汲極； 一第五介層窗，位於該第三接觸和該第四導體之間，並一起電性耦接至該第三接觸和該第四導體； 一第四接觸，延伸在該第二方向中，並位於該第一層級上，該第四接觸在該第一方向中與該第三接觸分開且連接至該第四主動區的一第二源極/汲極；以及 一第六介層窗，位於該第四接觸和該第三導體之間，並一起電性耦接至該第四接觸和該第三導體。
  18. 如請求項11所述之積體電路，其中該第二區不被該第一電源軌所重疊，該第一區不被該第一訊號線所重疊。
  19. 一種製作積體電路的方法，包含： 製作一第一組電晶體和一第二組電晶體在一基材的一正面中； 對該基材的一背面進行薄化，該背面相反於該正面； 製作一第一組介層窗在被薄化的該基材的該背面上，該第一組介層窗電性耦接至至少該第一組電晶體或該第二組電晶體； 沉積一第一導電材料在位於一第一層級上之被薄化的該基材的該背面上，藉以形成一第一組導體，該第一組導體藉由該第一組介層窗被電性耦接至至少該第一組電晶體，該第一組電晶體配置以接收一第一供應電壓，該第一供應電壓來自至少該背面之該第一組導體的一第一導體；以及 藉由被薄化的該基材的該正面並透過至少該第一組電晶體之一第一電晶體的一第一源極/汲極，電性耦接該第二組電晶體至至少該第一組導體，藉以設定該第二組電晶體來接收該第一供應電壓，該第一供應電壓來自至少該背面之該第一組導體的該第一導體。
  20. 如請求項19所述之製作積體電路方法，其中製作該第一組電晶體和該第二組電晶體在該基材的該正面中包含： 製作一第一組接觸在該基材的該正面中，藉以電性耦接該第一組電晶體之一第二電晶體的一第一源極/汲極和該第二組電晶體之一第三電晶體的一第一源極/汲極，其中該第二電晶體的該第一源極/汲極透過該第三電晶體的該第一源極/汲極接收來自至少該第一組導體的一第二導體的該第一供應電壓或一第二供應電壓。
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