TW202227969A - 記憶體裝置、影像處理晶片與記憶體控制方法 - Google Patents

Abstract

記憶體裝置包含複數個記憶體電路以及記憶體控制器。該記憶體控制器用以自一電路系統接收指令。當該記憶體控制器響應指令控制該些記憶體電路中之一第一電路操作於一致能模式時，該記憶體控制器更用以響應該指令控制該些記憶體電路中之剩餘電路操作於一資料保持模式。

Description

記憶體裝置、影像處理晶片與記憶體控制方法

本案是關於記憶體裝置，尤其是關於具有節能機制的記憶體裝置、影像處理晶片與其記憶體控制方法。

為了達到較高的可攜性，電子裝置可使用電池來做為供電電源。為了能夠延長使用時間，需減少電子裝置的功率消耗。在一些相關技術中，安防監控裝置採用了大量的記憶體來儲存圖像資料。於此些技術中，在安防監控裝置開機後，這些記憶體皆操作於可被存取的操作模式。如此，安防監控裝置的功率消耗會較高，而不適用於電池供電。

於一些實施例中，記憶體裝置包含複數個第一記憶體電路以及一第一記憶體控制器。第一記憶體控制器用以自一第一電路系統接收一第一指令。當該第一記憶體控制器響應該第一指令控制該些第一記憶體電路中之一第一電路操作於一致能模式時，該第一記憶體控制器更用以響應該第一指令控制該些第一記憶體電路中之剩餘電路操作於一資料保持（retention）模式。

於一些實施例中，影像處理晶片包含圖像處理電路、複數個第一記憶體電路以及記憶體控制器。圖像處理電路用以輸出一圖像資料。複數個第一記憶體電路用以儲存資料。記憶體控制器用以自一第一晶片接收一第一指令，並響應該第一指令控制該些第一記憶體電路中之一第一電路操作於一致能模式以存取該第一電路，並響應該第一指令控制該些第一記憶體電路中之剩餘電路操作於一資料保持模式。

於一些實施例中，記憶體控制方法包含下列操作：響應一第一指令控制複數個第一記憶體電路中之一第一電路操作於一致能模式；以及響應該第一指令控制該些第一記憶體電路中之剩餘電路操作於一資料保持模式。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統（circuitry）』可為由至少一電路（circuit）所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。

於一些實施例中，用語『存取』可指對一記憶體電路進行資料寫入的操作，也可指對該記憶體電路進行資料讀取的操作。

圖1為根據本案一些實施例繪製一種記憶體裝置100的示意圖。於一些實施例中，記憶體裝置100耦接至電路系統101，以接收電路系統101發送的指令CMD1與/或資料。

記憶體裝置100包含記憶體控制器110以及多個記憶體電路120[0]～120[n]。於一些實施例中，多個記憶體電路120[0]～120[n]中每一者可為（但不限於）靜態隨機存取記憶體（SRAM）。記憶體控制器110可自電路系統101接收指令CMD1，並自多個記憶體電路120[0]～120[n]接收資訊（例如記憶體位址、資料等等）。記憶體控制器110中記錄多個狀態訊號RD[0]～RD[n]（如圖2所示），其分別指示多個記憶體電路120[0]～120[n]的操作狀態。例如，多個狀態訊號RD[0]～RD[n]中每一者包含二個位元，其可用以指示多個記憶體電路120[0]～120[n]中之對應者是操作於致能模式、禁能模式或資料保持（data retention）模式等等。

記憶體控制器110可響應指令CMD1產生多個晶片致能訊號CEN[0]～CEN[n]、多個資料保持訊號RET[0]～RET[n]以及多個電源閘控（power gating）致能訊號PGEN[0]～PGEN[n]，以分別控制多個記憶體電路120[0]～120[n]。應當理解，如圖1所示，多個記憶體電路120[0]～120[n]中之一對應者基於多個晶片致能訊號CEN[0]～CEN[n]中之一對應者、多個資料保持訊號RET[0]～RET[n]中之一對應者以及多個電源閘控致能訊號PGEN[0]～PGEN[n]中之一對應者被控制。例如，記憶體電路120[0]基於晶片致能訊號CEN[0]、資料保持訊號RET[0]以及電源閘控致能訊號PGEN[0]訊號被控制，以操作於致能模式、禁能模式或資料保持模式中之一者。當記憶體電路120[0]操作於致能模式時，電路系統101可存取記憶體電路120[0]，以進行資料讀寫與/或其他操作。當記憶體電路120操作於禁能模式時，電路系統101無法存取記憶體電路120[0]。當記憶體電路120操作於資料保持模式時，電路系統101無法存取記憶體電路120[0]，且驅動記憶體電路120的電壓（例如為圖3的電壓vddc以及電壓vss）將切換至足以保留所儲存的資料之最小位準。如此，可降低記憶體電路120[0]的功率消耗。

於一些實施例中，當記憶體控制器110響應指令CMD1控制多個記憶體電路120[0]～120[n]中之第一電路（例如為記憶體電路120[0]）操作於致能模式時，記憶體控制器110響應指令CMD1控制多個記憶體電路120[0]～120[n]中之剩餘電路（例如為記憶體電路120[1]～120[n]）操作於資料保持模式。例如，電路系統101為影像處理器電路系統，其輸出指令CMD1以將圖像資料寫入至記憶體裝置100。於此條件下，記憶體控制器110可響應指令CMD1（於此例為資料寫入指令）控制記憶體電路120[0]操作於致能模式時，以寫入該圖像資料至記憶體電路120[0]。於相同期間內，記憶體控制器110可響應指令CMD1控制剩餘的記憶體電路120[1]～120[n]操作於資料保持模式時，以維持已儲存的資料並降低整體功率消耗。

圖2為根據本案一些實施例繪製圖1的記憶體控制器110的示意圖。於一些實施例中，記憶體控制器110包含緩衝器電路210、模式控制電路220以及多個電源閘控電路230[0]～230[n]。緩衝器電路210用以接收指令CMD1，並暫存指令CMD1內的相關資訊（例如包含（但不限於）欲執行的操作、欲讀取的記憶體位址等資訊）。模式控制電路220可存取儲存於緩衝器電路210的相關資訊，以響應指令CMD1以及多個狀態訊號RD[0]～RD[n]產生對應各記憶體電路120[1]～120[n]的多個模式控制訊號MC[0]～ MC[n]。

於一些實施例中，多個電源閘控電路230[0]～230[n]包含多個暫存器電路（未示出），其分別儲存多個狀態訊號RD[0]～RD[n]以及儲存多個參數。該些參數用以產生晶片致能訊號CEN[0]～CEN[n]、資料保持訊號RET[0]～RET[n]以及電源閘控致能訊號PGEN[0]～PGEN[n]，以控制各個記憶體電路120[0]～120[n]的操作模式。多個電源閘控電路230[0]～230[n]可分別響應多個模式控制訊號MC[0]~ MC[n]產生多個晶片致能訊號CEN[0]～CEN[n]、多個資料保持訊號RET[0]～RET[n]以及多個電源閘控致能訊號PGEN[0]～PGEN[n]，以分別控制多個記憶體電路120[0]～120[n]的操作模式。例如，電源閘控電路230[0]可根據模式控制訊號MC[0]產生晶片致能訊號CEN[0]、資料保持訊號RET[0]以及電源閘控致能訊號PGEN[0]，以控制記憶體電路120[0]操作於特定模式。於另一些實施例中，模式控制電路220可包含多個暫存器電路（未示出），其可用於儲存多個狀態訊號RD[0]～RD[n]。換言之，依據不同設置方式，多個狀態訊號RD[0]～RD[n]可以儲存於多個電源閘控電路230[0]～230[n]，或可以儲存於模式控制電路220。

於一些實施例中，緩衝器電路210、模式控制電路220以及多個電源閘控電路230[0]～230[n]可由多個數位電路實施，其中該些數位電路可用以執行如後圖3A所示的有限狀態機（finite state machine）。於一些實施例中，多個電源閘控電路230[0]～230[n]每一者可包含至少一正反器電路與至少一暫存器電路，以暫存並處理對應的電源閘控致能訊號與狀態訊號。

圖3A為根據本案一些實施例繪製圖1或圖2中的記憶體電路120[0]～120[n]的模式切換示意圖。於圖3A的例子中，i為0～n中的任一整數，且n為大於或等於1的正整數。例如，若i為1，記憶體電路120[1]可依據晶片致能訊號CEN[1]、資料保持訊號RET[1]以及電源閘控致能訊號PGEN[1]切換其操作模式。或者，若i為n，記憶體電路120[n]可依據晶片致能訊號CEN[n]、資料保持訊號RET[n]以及電源閘控致能訊號PGEN[n]切換其操作模式。

當晶片致能訊號CEN[i]以及電源閘控致能訊號PGEN[i]皆具有第一邏輯值（例如為邏輯值0）時（可不理會資料保持訊號RET[i]的邏輯值；標示為"X"），記憶體控制器110控制對應的記憶體電路120[i]操作於致能模式。於此條件下，記憶體控制器110可存取該記憶體電路120[i]。當晶片致能訊號CEN[i]具有第二邏輯值（例如為邏輯值1）且電源閘控致能訊號PGEN[i]具有第一邏輯值時（可不理會資料保持訊號RET[i]的邏輯值；標示為"X"），記憶體控制器110控制對應的記憶體電路120[i]操作於禁能模式。於此條件下，記憶體控制器110無法存取該記憶體電路120[i]。當晶片致能訊號CEN[i]與電源閘控致能訊號PGEN[i]皆具有第二邏輯值，且資料保持訊號RET[i]具有第一邏輯值時，記憶體控制器110控制對應的記憶體電路120[i]操作於資料保持模式。於此條件下，記憶體電路120[i]的功率消耗可被降低。

圖3B為根據本案一些實施例繪製圖1中的記憶體電路120[0]～120[n]的模式切換之時序示意圖。如先前所述，於一些實施例中，當記憶體控制器110響應指令CMD1控制記憶體電路120[0]操作於致能模式時，記憶體控制器110響應指令CMD1控制剩餘的多個記憶體電路120[1]～120[n]操作於資料保持模式。在圖3B的例子中，i可為0至n中任一者，以切換記憶體電路120[i]的操作模式。

於期間T1，當記憶體控制器110響應指令CMD1控制記憶體電路120[i]操作於致能模式時，記憶體控制器110輸出具有邏輯值0（即低位準）的晶片致能訊號CEN[i]以及電源閘控致能訊號PGEN[i]。於期間T2，由於晶片致能訊號CEN[i]具有邏輯值1（即高位準），電源閘控致能訊號PGEN[i]具有邏輯值0，對應的記憶體電路120[i]可操作於禁能模式。於期間T3，記憶體控制器110輸出具有邏輯值1的電源閘控致能訊號PGEN[i]，以控制對應的記憶體電路120[i]操作於資料保持模式。在資料保持模式下，可以降低時脈訊號CLK（其可用於設定記憶體電路120[i]之存取操作）的頻率，且可調整驅動記憶體電路120[i]的電壓vddc以及電壓vss之位準，以降低功率消耗。

若電路系統101欲存取此記憶體電路120[i]，記憶體控制器110響應指令CMD1產生具有邏輯值0的電源閘控致能訊號PGEN[i]，以開始切換記憶體電路120[i]至致能模式。於期間T4，響應晶片致能訊號CEN[i]以及電源閘控致能訊號PGEN[i]，對應的記憶體電路120[i]操作於禁能模式。於期間T5，記憶體控制器110產生具有邏輯值0的晶片致能訊號CEN[i]，以控制記憶體電路120[i]操作於致能模式。如此，電路系統101可存取記憶體電路120[i]。

圖3C為根據本案一些實施例繪製當圖1中的記憶體電路120[0]～120[1]的模式切換之時序示意圖。一併參照圖1與圖3C，於一些實施例中，多個記憶體電路120[0]～120[n]的記憶體位址為連續的。例如，如圖1所示，記憶體電路120[0]的記憶體位址為00000000～00001111，且記憶體電路120[1]的記憶體位址為00010000～00011111。依此類推，應可理解多個記憶體電路120[0]～120[n]的多個記憶體位址之間的關係。上述關於多個記憶體位址之數值僅用於示例，且本案並不以此為限。

於一些實施例中，記憶體控制器110更用以在結束存取多個記憶體電路120[0]～120[n]中之第一電路（例如為記憶體電路120[0]）前，開始喚醒多個記憶體電路120[0]～120[n]中之第二電路（例如為記憶體電路120[1]）。於一些實施例中，第一電路與第二電路具有連續的記憶體位址。

舉例而言，電路系統101為影像處理電路系統，其發出指令CMD1以將連續的圖像資料依序寫入多個記憶體電路120[0]～120[n]，其中，連續的圖像資料例如為同一圖框的圖框資料。如圖3C所示，響應指令CMD1，記憶體控制器110控制記憶體電路120[0]操作於致能模式，並控制記憶體電路120[1]操作於資料保持模式。記憶體控制器110可基於指令CMD1可預測所欲寫入的資料大小是否會超過記憶體電路120[0]的可用容量。於一些實施例中，若欲寫入的圖框資料大小超過記憶體電路120[0]的可用容量，即同一圖框的圖框資料部份儲存於記憶體電路120[0]中，部份儲存於記憶體電路120[1]中。記憶體控制器110可於寫入圖框資料至記憶體電路120[0]的一預設記憶體位址時開始喚醒下一個記憶體電路120[1]。例如，前述的預設記憶體位址可為記憶體電路120[0]的倒數前z個記憶體位址（例如，圖1中的記憶體位址00001100），其中z為大於或等於1的正整數，且z的數值可經由軟體或使用者之輸入設定。例如，z可為（但不限於）4。如圖3C所示，在記憶體電路120[0]的致能模式結束前，記憶體控制器110於時間Q1寫入資料至記憶體電路120[0]的記憶體位址00001100，其為記憶體電路120[0]的倒數第4個記憶體位址。因此，記憶體控制器110可於時間Q1產生具有邏輯值0的電源致能控制訊號PGEN[1]，以開始將記憶體電路120[1]自操作於資料保持模式切換至操作於致能模式。由於記憶體電路120[1]提前被喚醒（即開始切換到致能模式），電路系統101在存取記憶體電路120[0]後（即時間Q2），可持續寫入圖像資料至下一個記憶體電路120[1]。如此，可減少切換存取不同記憶體電路120所需的時間，進而提昇電路系統101對記憶體裝置100的存取效率。

圖4為根據本案一實施例繪製一種記憶體裝置400的示意圖。相較於圖1，於此例中，記憶體裝置400更包含記憶體控制器410、記憶體控制器420、記憶體控制器440、多個記憶體電路420[0]～420[n]、多個記憶體電路450[0]～450[n]、仲裁器電路430以及空間映射配置器460。空間映射配置器460依據電路系統101、電路系統401及電路系統402所各自對應的邊界訊號分配記憶體區塊給電路系統101、電路系統401及電路系統402使用，並將接收自各電路系統的指令CMD[i]中的邏輯記憶體地址映射到實體記憶體地址，而輸出指令CMD[i]’。 換言之，空間映射配置器460用以分配各電路系統可使用的儲存空間。於此例中，空間映射配置器460依據電路系統101所對應的邊界訊號分配記憶體電路120[0]～120[n]給電路系統101。空間映射配置器460依據電路系統401所對應的邊界訊號分配記憶體電路420[0]～420[n] 及記憶體電路450[0]～450[n]中的至少一電路給電路系統401。空間映射配置器460更依據電路系統402所對應的邊界訊號分配記憶體電路450[0]～450[n]中的剩餘電路給電路系統402。

實施上，空間映射配置器460可由一查表電路（未示出）、一映射配置表（未示出）及多個暫存器電路（未示出）構成。暫存器電路用以儲存各電路系統401～403所對應的邊界訊號，映射配置表儲存有記憶體地址映射訊息及空間配置訊息，而查表電路係依據各電路系統401～403對應的識別訊號、邊界訊號及指令CMD[i]中的邏輯記憶體地址查詢映射配置表，以輸出包含實體記憶體地址的指令CMD[i]’。 於一實施例中，各電路系統所對應的邊界訊號可藉由軟體或其他控制電路來依據各電路系統401～403的實際需求相應調整，以動態分配記憶體空間，進而有效利用記憶體空間。

於此例中，記憶體控制器110可透過空間映射配置器460自電路系統101接收指令CMD1’ 與/或資料，以存取多個記憶體電路120[0]～120[n]。記憶體控制器410透過空間映射配置器460耦接至電路系統401，以接收指令CMD2’與/或資料。記憶體控制器410響應指令CMD2’產生多個晶片致能訊號（未示出）、多個資料保持訊號（未示出）以及多個電源閘控致能訊號（未示出），以分別控制多個記憶體電路420[0]～420[n]。記憶體控制器440可經由仲裁器電路430接收對應電路系統401的指令CMD2’ 與/或資料，或是接收對應電路系統402的指令CMD3’ 與/或資料，以存取多個記憶體電路450[0]～450[n]。記憶體控制器440響應指令CMD2’或指令CMD3’產生多個晶片致能訊號（未示出）、多個資料保持訊號（未示出）以及多個電源閘控致能訊號（未示出），以分別控制多個記憶體電路450[0]～450[n]。於一些實施例中，記憶體控制器410與記憶體控制器440之設置方式類似於圖2的記憶體控制器110，故於此不再重複贅述。

於此例中，電路系統401及電路系統402係共用記憶體控制器440以存取記憶體電路450[0]～450[n]，仲裁器電路430用以控制電路系統401及電路系統402使用記憶體控制器440的權限。舉例來說，當電路系統401與電路系統402皆要存取記憶體電路450[0]～450[n]時，仲裁器電路430係讓電路系統401與電路系統402輪流使用記憶體控制器440。

由於仲裁器電路會佔據額外的電路面積，增加成本，實施上，僅當兩個電路系統有需要透過同一記憶體控制器共享多個記憶體電路的情況下，才會設置仲裁器電路在電路系統與記憶體控制器之間，如圖4所示的實施例，電路系統101無此需求，故電路系統101與記憶體控制器110之間並無設置仲裁器電路。

圖5為根據本案一些實施例繪製一種影像處理晶片500的示意圖。影像處理晶片500包含記憶體控制器510、記憶體520、動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C、處理器101D以及圖像傳輸介面530。於此例中，記憶體控制器510可包含數個記憶體控制器（例如為圖4的記憶體控制器110、記憶體控制器410以及記憶體控制器420），且記憶體520可包含多個記憶體區塊。每一個記憶體區塊可包含圖1的多個記憶體電路120[0]～120[n]。該些記憶體控制器與該些記憶體區塊之間的內部設置方式可參考圖4，故於此不再重複贅述。

動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C與/或處理器101D中每一者可為視為圖像處理電路。上述的圖像處理電路可用來處理圖像資料，以觀察（或監控）一預定區域。動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C以及處理器101D可經由圖像傳輸介面530自圖像感測器501接收圖像資料，經處理後儲存圖像資料於記憶體520內。於一些實施例中，在晶片佈局中，動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C與處理器101D中每一者與記憶體520之間的一走線長度會大致相同。如此，可降低上述這些電路與記憶體520之間的時序差異。

類似於圖4中的電路系統101、電路系統401或電路系統402，動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C與/或處理器101D可經由記憶體控制器510共享記憶體520的儲存空間。於一實施例中，記憶體控制器510中可包含一空間映射配置器（如圖4中的空間映射配置器460），用以分配動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C與處理器101D各自可使用的記憶體空間。例如，類似於圖4的電路系統101，動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C與/或處理器101D可單獨使用記憶體控制器510中的一個控制器（例如為圖4的記憶體控制器110），以存取記憶體520的一對應記憶體區塊。於一實施例中，記憶體控制器510更包含一或多個仲裁器電路（例如為圖4的仲裁器電路430），類似於圖4的電路系統401以及電路系統402，動態感應電路101A、圖像訊號處理器101B、圖像編碼器101C與/或處理器101D可透過記憶體控制器510中的仲裁器電路連接至記憶體控制器510中的一或多個記憶體控制器，以共享記憶體520的不同記憶體區塊。

於一些實施例中，記憶體控制器510包括記憶體控制器110、記憶體控制器410及記憶體控制器440，記憶體520包括多個記憶體電路120[0]～120[n]、多個記憶體電路420[0]～420[n]及多個記憶體電路450[0]～450[n]，動態感應電路101A可為電路系統101，其可透過記憶體控制器110存取記憶體電路120[0]～120[n]，而圖像編碼器101C可為電路系統401，其透過記憶體控制器410存取記憶體電路420[0]～420[n]，處理器101D可為電路系統402，圖像編碼器101C及處理器101D可透過仲裁器電路430連接記憶體控制器440，以存取記憶體電路450[0]～450[n]。而在動態感應電路101A偵測一個圖框（frame）資料中是否有動態物件的過程中，發送指令CMD1至記憶體控制器110以存取對應的資料，記憶體控制器110可依據所存取的資料切換對應的記憶體區塊之操作模式。詳細而言，當記憶體控制器110自記憶體電路120[0]～120[n]中的一個記憶體電路讀取出該圖框資料時（例如是記憶體電路120[0]），記憶體控制器110可控制該記憶體電路操作於致能模式，並控制記憶體電路120[0]～120[n]中剩餘記憶體電路（例如是記憶體電路120[1]～120[n]）操作於資料保持模式，以降低功率消耗。類似地，在圖像編碼器101C寫入一個圖框資料的過程中，發送指令CMD2至記憶體控制器410以將編碼後的圖框資料寫入至記憶體電路420[0]～420[n]中，記憶體控制器410可依據欲寫入的記憶體位址切換對應的記憶體區塊之操作模式。詳細而言，當記憶體控制器410將經圖像編碼器101C編碼後的圖框資料寫入至記憶體電路420[0]～420[n]中一個記憶體電路時（例如是記憶體電路420[0]），記憶體控制器410可控制該記憶體電路操作於致能模式，並控制記憶體電路420[0]～420[n]中的剩餘記憶體電路（例如是記憶體電路420[1]～420[n]）操作於資料保持模式，以降低功率消耗。實施上，動態感應電路101A與圖像編碼器101C可同時操作，當動態感應電路101A自圖像感測器501接收一圖框資料並進行偵測該圖框資料中是否有動態物件的過程中，圖像感測器501係透過記憶體控制器110自記憶體電路120[0]～120[n]中讀取對應該圖框資料的背景資料或一先前圖框資料，圖像編碼器101C同時可針對同一圖框資料進行編碼處理，並將編碼後的圖框資料寫入至記憶體電路420[0]～420[n]中，在這過程中，各記憶體電路120[0]～120[n]及各記憶體電路420[0]～420[n]的操作模式切換如上所說明，在此不再贅述。

前述實施例中，因應影像處理晶片500不同的操作場景，可藉由軟體來調整分配記憶體520中的記憶體空間給動態感應器電路101A、圖像訊號處理器電路101B、圖像編碼器電路101C以及處理器電路101D，讓記憶體空間做最佳規劃。舉例來說，圖像編碼器101C及處理器101D係透過仲裁器電路430共享記憶體電路450[0]～450[n]，當圖像編碼器101C操作於一第一模式時，編碼後圖像資料為高幀率或高解析度，圖像編碼器101C需要使用較大的記憶體空間，此時可藉由軟體來設定空間映射配置器中對應圖像編碼器101的邊界訊號及對應處理器101D的邊界訊號，以將記憶體電路450[0]～450[511]分配給圖像編碼器101C使用，並將記憶體電路450[512]～450[n] 分配給處理器101D使用。當圖像編碼器101C操作於一第二模式時，編碼後圖像資料為低幀率或低解析度，此時可藉由軟體來設定空間映射配置器中對應圖像編碼器101的邊界訊號及對應處理器101D的邊界訊號，以將記憶體電路450[0]～450[127]分配給圖像編碼器101C使用，並將記憶體電路450[128]～450[n] 分配給處理器101D使用。

圖6為根據本案一些實施例繪製一種記憶體控制方法600的流程圖。於一些實施例中，記憶體控制方法600可由（但不限於）圖1或圖2的記憶體控制器110執行。

於操作S610，響應第一指令控制複數個第一記憶體電路中之第一電路操作於致能模式。於操作S620，響應第一指令控制該些第一記憶體電路中之剩餘電路操作於資料保持模式。

上述操作S610與操作S620之說明可參照前述各個實施例，故不重複贅述。上述記憶體控制方法600的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在記憶體控制方法600下的各種操作當可適當地增加、替換、省略或以不同順序執行。或者，在記憶體控制方法600下的一或多個操作可以是同時或部分同時執行。

綜上所述，本案一些實施例中的記憶體裝置、影像處理晶片以及記憶體控制方法可在處理連續資料（例如為圖像資料）時切換記憶體電路的操作模式，以降低整體的功率消耗。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

00000000~00011111:記憶體位址 100:記憶體裝置 101, 401, 402:電路系統 101A:動態感應電路 101B:圖像訊號處理器 101C:圖像編碼器 101D:處理器 110, 410, 440, 510:記憶體控制器 120[0]~120[n], 420[0]~420[n], 450[0]~450[n]:記憶體電路 210:緩衝器電路 220:模式控制電路 230[0]~230[n]:電源閘控電路 400:記憶體裝置 430:仲裁器電路 460:空間映射配置器 500:影像處理晶片 501:圖像感測器 520:記憶體 530:圖像傳輸介面 600:記憶體控制方法 CEN[0]~CEN[n], CEN[i]:晶片致能訊號 CLK:時脈訊號 CMD1, CMD2, CMD3, CMD1’, CMD2’, CMD3’:指令 PGEN[0]~PGEN[n], PGEN[i]:電源閘控致能訊號 Q1, Q2:時間 RD[0]~RD[n]:狀態訊號 RET[0]~RET[n], RET[i]:資料保持訊號 S610, S620:操作 MC[0]~MC[n]:模式控制訊號 T1~T5:期間 vddc, vss:電壓

［圖1］為根據本案一些實施例繪製一種記憶體裝置的示意圖； ［圖2］為根據本案一些實施例繪製圖1的記憶體控制器的示意圖； ［圖3A］為根據本案一些實施例繪製圖1或圖2中的記憶體電路的模式切換示意圖； ［圖3B］為根據本案一些實施例繪製圖1中的記憶體電路的模式切換之時序示意圖； ［圖3C］為根據本案一些實施例繪製當圖1中的記憶體電路的模式切換之時序示意圖； ［圖4］為根據本案一些實施例繪製一種記憶體裝置的示意圖； ［圖5］為根據本案一些實施例繪製一種影像處理晶片的示意圖；以及 ［圖6］為根據本案一些實施例繪製一種記憶體控制方法的流程圖。

00000000~00011111:記憶體位址

100:記憶體裝置

101:電路系統

110:記憶體控制器

120[0]~120[n]:記憶體電路

CEN[0]~CEN[n]:晶片致能訊號

CMD1:指令

PGEN[0]~PGEN[n]:電源閘控致能訊號

RET[0]~RET[n]:資料保持訊號

Claims (14)

1. 一種記憶體裝置，包含： 複數個第一記憶體電路；以及 一第一記憶體控制器，用以自一第一電路系統接收一第一指令，其中當該第一記憶體控制器響應該第一指令控制該些第一記憶體電路中之一第一電路操作於一致能模式時，該第一記憶體控制器更用以響應該第一指令控制該些第一記憶體電路中之剩餘電路操作於一資料保持（retention）模式。
2. 如請求項1之記憶體裝置，其中該第一記憶體控制器包含： 一緩衝器電路，用以接收並暫存該第一指令； 一模式控制電路，用以響應該第一指令與該些第一記憶體電路的操作狀態產生複數個模式控制訊號；以及 複數個電源閘控電路，用以響應該些模式控制訊號控制該第一電路操作於該致能模式，並控制該些第一記憶體電路中之剩餘電路操作於該資料保持模式。
3. 如請求項1之記憶體裝置，其中該第一記憶體控制器更用以在結束存取該第一電路前開始將該些第一記憶體電路中之一第二電路自操作於該資料保持模式切換至操作於該致能模式。
4. 如請求項3之記憶體裝置，其中該第一電路與該第二電路具有連續的記憶體位址。
5. 如請求項3之記憶體裝置，其中當該第一記憶體控制器存取到該第一電路之一預設記憶體位址時，開始將該第二電路自操作於該資料保持模式切換至操作於該致能模式。
6. 如請求項3之記憶體裝置，其中該第一指令係用以將一圖框資料寫入該些第一記憶體電路中，該圖框資料之一部分係寫入至該第一電路中，該圖框資料之另一部分係寫入至該第二電路中。
7. 如請求項1之記憶體裝置，更包含： 複數個第二記憶體電路； 一第二記憶體控制器，用以控制該些第二記憶體電路；以及 一空間映射配置器，用以依據至少一邊界訊號分配該些第二記憶體電路中的至少一電路給該第一電路系統，並分配該些第二記憶體電路中的剩餘電路給一第二電路系統。
8. 如請求項7之記憶體裝置，更包含： 一仲裁器電路，用以控制該第一電路系統與該第二電路系統使用該第二記憶體控制器的權限。
9. 如請求項1之記憶體裝置，更包含： 複數個第三記憶體電路；以及 一第三記憶體控制器，用以自一第三電路系統接收一第三指令，其中當該第三記憶體控制器響應該第三指令控制該些第三記憶體電路中之一第三電路操作於該致能模式時，該第三記憶體控制器更用以響應該第三指令控制該些第三記憶體電路中之剩餘電路操作於該資料保持模式。
10. 一種影像處理晶片，包含： 一第一圖像處理電路，用以處理一圖像資料； 複數個第一記憶體電路，用以儲存資料；以及 一第一記憶體控制器，用以自該第一圖像處理電路接收一第一指令，並響應該第一指令控制該些第一記憶體電路中之一第一電路操作於一致能模式以存取該第一電路，並響應該第一指令控制該些第一記憶體電路中之剩餘電路操作於一資料保持模式。
11. 如請求項10之影像處理晶片，更包含： 一第二圖像處理電路，用以處理該圖像資料； 複數個第二記憶體電路； 一第二記憶體控制器，用以控制該些第二記憶體電路；以及 一空間映射配置器，用以分配該些第二記憶體電路中的至少一電路給該第一圖像處理電路，並分配該些第二記憶體電路中的剩餘電路給該第二圖像處理電路； 其中，該空間映射配置器係依據一暫存器中所儲存之一邊界訊號分配該些第二記憶體電路中的該至少一電路給該第一圖像處理電路，該邊界訊號係透過一軟體所設定。
12. 如請求項10之影像處理晶片，更包含： 一第三圖像處理電路，用以處理該圖像資料； 複數個第三記憶體電路，用以儲存資料；以及 一第三記憶體控制器，用以自該第三圖像處理電路接收一第三指令，並響應該第三指令控制該些第三記憶體電路中之一第三電路操作於該致能模式以存取該第三電路，並響應該第三指令控制該些第三記憶體電路中之剩餘電路操作於該資料保持模式； 其中，該圖像資料包括一圖框資料，該第一圖像處理電路及該第三圖像處理電路係同時處理該圖框資料。
13. 一種記憶體控制方法，包含： 響應一第一指令控制複數個第一記憶體電路中之一第一電路操作於一致能模式；以及 響應該第一指令控制該些第一記憶體電路中之剩餘電路操作於一資料保持模式。
14. 如請求項13之記憶體控制方法，更包含： 在結束存取該第一電路前開始將該些第一記憶體電路中之一第二電路自操作於該資料保持模式切換至操作於該致能模式。

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