KR20060089936A - 메모리 카드에서의 파워다운모드 제어장치 및 방법 - Google Patents

메모리 카드에서의 파워다운모드 제어장치 및 방법 Download PDF

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Abstract

본 발명의 메모리 카드 컨트롤러는 중앙처리장치, 디엠에이부, 버퍼와 파워다운 디텍터를 포함한다. 중앙처리장치는 호스트로부터의 명령을 수신하며, 디엠에이부는 중앙처리장치의 지시에 따라 호스트에서 요청한 데이터의 블록개수를 저장한다. 버퍼는 디엠에이부를 통하여 외부저장장치에서 읽은 데이터를 저장하며, 파워다운 디텍터는 버퍼의 저장상태와 호스트의 읽기상태를 검출하여 시스템 클럭을 제어하는 제어신호를 출력한다. 이를 통하여 버퍼가 차 있는데도 호스트가 저장된 데이터를 읽지 않을 경우 파워다운모드에 들어감으로써 메모리 카드 컨트롤러에서 소모하는 전력을 줄일 수 있다.

Description

메모리 카드에서의 파워다운모드 제어장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING THE POWER DOWN MODE IN MEMORY CARD}
도 1은 종래기술에 따른 메모리 카드 시스템을 나타낸 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 메모리 카드 시스템을 나타낸 블록도이다.
도 3은 도 2의 메모리 카드 시스템의 파워다운 디텍터를 나타낸 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따른 메모리 카드 시스템의 파워다운모드 방법을 나타낸 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 메모리 카드 시스템 110, 210 : 메모리 카드
120, 220 : 호스트 130, 230 : 메모리 카드 컨트롤러
131, 231 : 호스트 인터페이스 133, 233 : 버퍼
135, 235 : 디엠에이부 236 : 파워다운 디텍터
137, 237 : 시스템 클럭 제어부 139, 239 : 중앙처리장치
140, 240 : 저장장치
본 발명은 카드 컨트롤러에 관한 것으로, 좀 더 구체적으로는 데이터 저장을 위한 대용량 저장장치를 가지고 있는 메모리 카드의 컨트롤러에 관한 것이다.
메모리 카드(Memory cards)는 저장장치와 이를 제어하기 위한 컨트롤러(controller)로 구성되는데 저장장치로는 주로 플래쉬 메모리(flash memory)를 사용하기 때문에 플래쉬 카드로도 불린다. 메모리 카드는 제조회사에 따라 MMC(Multi Media Card), SD(Secure Digital) 카드, 컴팩트 플래쉬(Compact Flash), 메모리 스틱(Memory Stick) 등이 있는데 속도와 사이즈, 보안레벨에 차이가 있다. 메모리 카드는 크기가 작고 수백 메가 바이트(Mega bytes) 이상의 데이터를 저장할 수 있기 때문에 대용량이 필요한 휴대용(portable) 전자제품, 즉 디지털 카메라, 캠코더, 각종 게임기 등에 널리 사용되고 있다.
컨트롤러는 호스트의 요청(request)에 따라 저장장치에 저장된 데이터를 호스트에 공급하는데 휴대용 제품의 특성상 소모되는 전력(power)을 줄이는 것이 매우 중요하기 때문에 대부분의 컨트롤러는 파워다운 모드(power-down mode) 기능을 가지고 있다. 즉, 컨트롤러가 호스트의 요청을 수행할 때는 액티브 모드(active mode)로 동작하다가 호스트의 요청이 없을 경우에는 파워다운 모드로 동작하여 불필요한 전력의 소모를 줄이고 있다.
도 1은 종래기술로서 메모리 카드 시스템(100)를 나타낸 블록도이다.
도 1을 참조하면, 메모리 카드 시스템(100)은 호스트(120)와 호스트에 장착하기 위한 메모리 카드(110)로 구성되어 있다. 메모리 카드(110)는 저장장치(140) 와 저장장치(140)에 저장된 데이터를 사용하여 호스트(120)의 명령을 수행하기 위한 메모리 카드 컨트롤러(130)를 구비한다.
메모리 카드 컨트롤러(130)는 호스트 인터페이스(131), 버퍼(133), 디엠에이부(135), 시스템 클럭 제어부(137), 중앙처리장치(139)를 구비한다. 호스트(120)의 요청이 있으면 중앙처리장치(139)는 요청된 데이터의 블록개수를 디엠에이부(135)에 저장한다. 디엠에이부는 저장장치(140)에서 해당 데이터를 가져와서 버퍼(133)에 저장하고 1 블록을 가져올 때마다 요청블록개수를 감소시킨다. 호스트가 요청한 데이터를 모두 버퍼(133)에 저장했을 경우 디엠에이부(135)의 요청블록개수는 0이 되고 디엠에이부는 제어신호(DONE)를 중앙처리장치(139)에 보낸다. 이에 따라 중앙처리장치(139)는 제어신호(HOLD)를 시스템 클럭 제어부(137)로 보내어 시스템 클럭을 비활성화시킴으로써 메모리 카드 컨트롤러(130)는 파워다운모드에 진입하게 된다.
도 1과 같은 기존의 메모리 카드 컨트롤러는 다중블록(multi-block) 읽기의경우 버퍼(133)의 모든 영역이 풀(full)상태인데도 호스트가 가져가지 않는 경우, 예를 들면, 호스트의 버퍼가 풀(full)상태이거나 호스트가 다른 작업을 수행하고 있는 경우, 에서는 디엠에이부(135)의 요청블록개수가 0이 아니므로 파워다운모드로 진입하지 못해 불필요한 전력이 소모되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 버퍼(133)의 모든 영역이 풀(full)상태인데도 호스트가 가져가지 않는 경우를 검출하여 파워다운모드로 진입함으로써 불필요한 전력소모를 줄일 수 있는 메모리 카드 컨트롤러를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 버퍼(133)의 모든 영역이 풀(full)상태인데도 호스트가 가져가지 않는 경우를 검출하여 파워다운모드로 진입함으로써 불필요한 전력소모를 줄일 수 있는 메모리 카드의 파워다운모드 제어방법을 제공하는 것이다.
상술한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 메모리 카드 컨트롤러는 중앙처리장치, 디엠에이부, 버퍼 및 파워다운 디텍터를 구비한다. 상기 중앙처리장치는 호스트로부터의 요청을 수신한다. 상기 디엠에이부는 상기 중앙처리장치의 지시에 따라 상기 호스트에서 요청한 데이터의 블록개수를 저장한다. 상기 버퍼는 상기 디엠에이부를 통하여 외부저장장치에서 읽은 데이터를 저장한다. 상기 파워다운 디텍터는 상기 버퍼의 저장상태와 상기 호스트의 읽기상태를 검출하여 시스템 클럭을 제어하는 제어신호를 출력한다.
또한, 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 메모리 카드는 저장장치 및 메모리 카드 컨트롤러를 구비한다. 상기 메모리 카드 컨트롤러는 상기 저장장치에 저장된 데이터를 이용하여 호스트의 명령을 처리하며 중앙처리장치, 디엠에이부, 버퍼 및 파워다운 디텍터를 구비한다. 상기 중앙처리장치는 호스트로부터의 요청을 수신한다. 상기 디엠에이부는 상기 중앙처리장치의 지시에 따라 상기 호스트에서 요청한 데이터의 블록개수를 저장한다. 상기 버퍼는 상기 디엠에이부를 통하여 외부저장장치에서 읽은 데이터를 저장한다. 상기 파워다운 디텍터는 상기 버퍼의 저장상태와 상기 호스트의 읽기상태를 검출하여 시스템 클럭을 제어하는 제어신호를 출력한다.
또한, 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 메모리 카드의 파워다운모드 제어방법은 호스트로부터의 요청을 수신하는 단계, 상기 호스트에서 요청한 데이터의 블록개수를 저장하는 단계, 저장장치에서 읽은 데이터를 버퍼에 저장하는 단계, 상기 버퍼의 저장상태와 상기 호스트의 읽기상태를 검출하는 단계; 및 시스템 클럭을 제어하는 제어신호를 출력하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 따른 메모리 카드 시스템(200)을 나타낸 블록도이다.
도 2를 참조하면, 메모리 카드 시스템(200)은 호스트(220)와 호스트에 장착하기 위한 메모리 카드(210)로 구성되어 있다.
호스트(220)는 디지털 카메라, 디지털 캠코더, MP3 플레이어 또는PDA(Personal Digital Assistant)가 될 수 있으며, 메모리 카드(210)는 멀티미디어 카드(Multi Media Card), Secure DigitalTM 카드, Memory StickTM 카드, Compact FlashTM 카드 또는 Smart MediaTM 카드가 될 수 있다.
메모리 카드(210)는 저장장치(240)와 저장장치(240)에 저장된 데이터를 사용하여 호스트(220)의 명령을 수행하기 위한 메모리 카드 컨트롤러(230)를 구비한다.
저장장치(240)로는 불휘발성 메모리, 예를 들면 EEPROM(Electrically Erasable Programmable Read Only Memory), 낸드플래쉬 메모리를 주로 사용한다. 메모리 카드 컨트롤러(230)는 호스트 인터페이스(231), 버퍼(233), 디엠에이부(235), 파워다운 디텍터(236), 시스템 클럭 제어부(237), 중앙처리장치(239)를 구비한다. 호스트(220)의 요청이 있으면 중앙처리장치(239)는 요청된 데이터의 블록개수를 디엠에이부(235)에 저장하는데, 1 블록사이즈는 일반적으로 512B(bytes)이다. 디엠에이부는 시스템 클럭에 응답하여 저장장치(240)로부터 호스트가 요청하는 데이터를 읽어 버퍼(233)에 저장하고 1 블록을 가져올 때마다 요청블록개수를 감소시킨다. 본 발명의 메모리 카드 컨트롤러(230)의 버퍼(233)는 복수개의 블록을 저장할 수 있도록 복수개의 영역(region)으로 구분되어 있으며 1 영역에는 1 블록의 데이터가 저장된다. 또한 버퍼(233)는 일반적으로 저장과 전송을 동시에 할 수 있도록 듀얼포트 에스램(dual port SRAM)을 사용하는데 이에 따라 시스템 클럭이 비활성화되어 디엠에이부(235)가 저장장치의 데이터를 버퍼(233)에 저장하지 못한다 할지라도 호스트는 호스트 클럭에 따라 저장된 버퍼(233)의 데이터를 읽어 원하는 작업을 수행할 수 있다.
호스트가 요청한 데이터를 모두 버퍼(233)에 저장했을 경우, 즉 디엠에이부(235)의 요청블록개수가 0이 될 경우, 디엠에이부는 제어신호(DONE)를 중앙처리장치(239)에 보낸다. 이에 따라 중앙처리장치(239)는 제어신호(HOLD)를 시스템 클럭 제어부(237)로 보내어 시스템 클럭을 비활성화시킴으로써 메모리 카드 컨트롤러(230)는 파워다운모드에 진입하게 된다.
파워다운모드 동안 호스트(220)는 호스트 클럭에 응답하여 버퍼(233)에 저장 된 데이터를 읽어 원하는 작업을 수행한다. 호스트(220)의 새로운 요청이 있을 경우 시스템 클럭 제어부(237)는 호스트 제어신호(WAKE_UP)에 응답하여 비활성화 상태에 있는 시스템 클럭을 활성화 시킴으로써 디엠에이부는 저장장치로부터 호스트가 요청한 데이터를 읽어 버퍼에 저장할 수 있다.
최근 호스트의 데이터 처리 속도가 빨라지면서 메모리 카드의 읽기 속도 또한 중요시되어 기존의 단일블록(single- block) 읽기로는 호스트의 요구를 충족시킬 수 없게 되었다. 이에 따라 호스트에서 한 번의 요청으로 저장장치에서 여러 블록의 데이터를 읽을 수 있는 다중블록(multi-block) 읽기가 일반화되고 있다. 하지만 기존의 메모리 카드 컨트롤러는 호스트가 요청한 모든 블록을 읽기 전에는, 즉 디엠에이부의 요청블록개수가 0이 되기 전에는, 파워다운모드에 진입할 수 없다. 따라서 다중블록(multi-block) 읽기의 경우 버퍼(133)의 모든 영역이 풀(full)상태인데도 호스트가 가져가지 않는 경우, 예를 들면, 호스트의 버퍼가 풀(full)상태이거나 호스트가 다른 작업을 수행하고 있는 경우, 에서는 파워다운모드로 진입하지 못해 불필요한 전력이 소모되는 문제점이 있다.
이러한 문제를 해결하기 위해 본 발명에서는 버퍼(233)의 저장상태와 호스트(220)의 읽기상태를 검출하여 시스템 클럭을 활성화 또는 비활성화 시키는 제어신호를 출력하는 파워다운 디텍터(236)를 구비한다. 본 발명의 파워다운 디텍터(236)는 버퍼(233)의 저장상태를 검출하여 버퍼가 풀(full)상태이고 호스트가 버퍼에 저장된 데이터를 읽어가지 않을 때 중앙처리장치(239)의 개입없이 시스템 클럭을 비활성화 시키기 위한 제어신호를 시스템 클럭 제어부(237)에 출력한다. 이에 따라 메모리 카드 컨트롤러(230)는 저장장치(140)로부터 호스트가 요청한 모든 블록을 읽기전이라도 버퍼가 풀상태이거나 호스트가 다른 작업을 수행하고 있는 등 저장장치(230) 읽기작업이 필요하지 않은 경우 파워다운모드에 진입함으로써 불필요한 전력소모를 줄일 수 있다.
또한 본 발명에서의 시스템 클럭 제어부(237)는 중앙처리장치(239) 뿐만 아니라 파워다운 디텍터(236)의 제어신호에 응답하여 시스템 클럭을 비활성화 시킨다. 이를 통하여 파워다운 디텍터에 의한 파워다운모드 진입시 중앙처리장치의 로드(load)를 감소시켜 데이터 처리를 빠르게 할 수 있다.
도3은 본 발명의 메모리 카드 시스템(200)의 파워다운 디텍터(236)의 회로도이다.
도3을 참조하면, 본 발명의 파워다운 디텍터(236)는 제1 어드레스 비교로직(2361)과 제2 어드레스 비교로직(2362)을 구비한다.
도2와 도3을 참조하면, 디엠에이부(235)는 호스트의 요청에 따라 저장장치(240)의 데이터를 버퍼(233)에 저장할 때 시스템 클럭에 따라 저장장치주소(NAND_FIFO_ADR)를 증가시킨다. 또한 호스트(220)는 버퍼(233)에 저장된 데이터를 읽을 때 호스트 클럭에 따라 호스트주소(MMC_FIFO_ADR)를 증가시킨다. 본 실시예에서는 버퍼의 크기가 512B(bytes) 영역(region) 2개로 구성된 1KB 인 것을 예로 들어 설명하지만 다양한 변형이 가능하다. 또한 본 실시예에서는 디엠에이부(235)가 시스템 클럭마다 1B(bytes)의 데이터를 버퍼(233)에 저장하고 호스트(220)는 호스트 클럭마다 1B(bytes)의 데이터를 버퍼로부터 읽는 것을 예로 들어 설명하지만 다 양한 변형이 가능하다.
호스트(220)가 8개의 블록(512B * 8)을 요청할 경우 중앙처리장치(239)는 디엡에이부(235)의 요청블록개수를 8로 셋팅(setting)한다. 디엠에이부(235)는 시스템 클럭에 따라 저장장치(240)에서 1B(bytes)씩 데이터를 읽어 버퍼(233)에 저장하며 동시에 저장장치주소(NAND_FIFO_ADR)가 증가한다. 1 블록(512B)이 버퍼에 저장되면 요청블록개수는 7로 감소된다. 호스트(220)는 호스트 클럭에 따라 버퍼(233)에 저장된 데이터를 읽기 시작하고 동시에 호스트주소(MMC_FIFO_ADR)가 증가한다. 이러한 작업이 반복되면서 디엠에이부의 요청블록개수가 0이 되어 제어신호(DONE)를 보내면 중앙처리장치(239)는 제어신호(HOLD)를 시스템 클럭 제어부(237)로 보내 호스트로부터 새로운 요청이 있을 때까지 시스템 클럭을 비활성화시킨다.
상술한 바와 같이 다중블록(multi-block)읽기의 경우 호스트의 요청작업이 완료되지 않은 상태(즉, 요청블록개수가 0이 아닌 상태)에서 호스트(220)가 다른 작업을 수행하거나 하는 등의 이유로 버퍼(233)가 풀(full)인데도 호스트(220)가 버퍼에 저장된 데이터를 읽어가지 않는 경우가 빈번히 발생한다. 이러한 경우 시스템 클럭은 계속 활성화되어 있기 때문에 불필요한 전력이 소모된다.
본 발명의 파워다운 디텍터(236)는 상기 버퍼(233)가 풀(full)상태, 즉, 2 블록이 저장된 상태, 에 있고 호스트(220)가 버퍼(233)에 저장된 데이터를 일정시간, 예를 들어 3회의 호스트 클럭주기, 동안 읽어가지 않을 때 중앙처리장치(239)의 개입없이 시스템 클럭을 비활성화 시키기 위한 제어신호를 시스템 클럭 제어부(237)에 출력한다. 즉, 파워다운 디텍터(236)의 제1 어드레스 비교로직(2361)은 저 장장치주소(NAND_FIFO_ADR)와 호스트 주소(MMC_FIFO_ADR)를 비교하여 두 주소의 차이가 버퍼의 크기(1KB)이고 일정시간(예를 들어, 3 호스트 클럭주기)동안 호스트주소(MMC_FIFO_ADR)의 변화가 없을 때 제 1 제어신호(HOLD)를 출력한다.
시스템 클럭제어부(237)는 제 1 제어신호(HOLD)에 응답하여 시스템 클럭을 비활성화 시키는데, 이에 따라 호스트의 요청작업이 완료되지 않았을 지라도 파워다운모드에 진입함으로써 불필요한 전력소모를 방지할 수 있다.
상술한 바와 같이 버퍼(233)는 저장과 전송이 동시에 가능한 메모리, 예를 들어, 듀얼포트 에스램(dual port SRAM), 을 사용하기 때문에 시스템 클럭이 비활성화되더라도 호스트 클럭은 계속 활성화 상태이므로 호스트는 버퍼에 저장된 데이터를 읽어갈 수 있다.
호스트(220)의 작업이 완료되어 다시 버퍼(233)에 저장된 데이터를 읽기 시작할 경우 버퍼(233)의 복수개의 영역중 적어도 한 영역이상이 비게 된 후 호스트의 제어신호(WAKE_UP)에 응답하여 시스템 클럭이 활성화된다. 즉, 파워다운 디텍터의 제2 어드레스 비교로직은 저장장치주소(NAND_FIFO_ADR)와 호스트 주소(MMC_FIFO_ADR)를 비교하여 두 주소의 차이가 버퍼의 1 영역, 예를 들어 512B, 이상일 경우 제 2 제어신호(WAKE_UP)를 출력한다.
이러한 작업이 반복되면서 디엠에이부(235)의 요청블록개수가 0이 되어 제어신호(DONE)를 보내면 중앙처리장치(239)는 제어신호(HOLD)를 시스템 클럭 제어부(237)로 보내 호스트로부터 새로운 요청이 있을 때까지 시스템 클럭을 비활성화시킨다.
도 4는 본 발명의 일실시예에 따른 메모리 카드 시스템의 파워다운모드 방법을 나타낸 흐름도이다.
도 4를 참조하면, 먼저 중앙처리장치(239)는 호스트로부터의 요청을 수신하고(단계 501), 시스템 클럭이 활성화됨으로써 액티브 모드에 진입한다(단계 503).
중앙처리장치(239)는 호스트(220)가 요청한 데이터의 블록개수를 디엠에이부(235)에 저장하고(단계 505), 디엠에이부는 요청한 데이터를 저장장치에서 읽어(단계 507) 버퍼(233)에 저장하고 1 블록을 읽을 때마다 요청블록개수를 감소시킨다(단계 509).
디엠에이부(235)는 저장된 요청블록개수가 0인지 판단하여(단계 511), 판단결과, 요청블록개수가 0이면 중앙처리장치(239)는 시스템 클럭을 비활성화 시키기 위한 제어신호를 발생하여 파워다운모드에 진입하게 된다(단계 513). 이후, 호스트(220)는 버퍼(233)에 저장된 데이터를 읽어(단계 515) 작업을 수행한다.(단계 517) 단계 515와 단계 517은 단계 509에서 버퍼(233)의 1 영역에 데이터가 저장될 때마다, 즉, 1 블록의 데이터가 저장될 때마다, 반복된다.
단계 511의 판단결과, 요청블록개수가 0이 아니면 파워다운 디텍터(236)는 버퍼(233)가 풀(full)이고 호스트(220)가 일정시간동안 데이터를 읽지 않는지를 판단하여(단계 519), 버퍼(233)가 풀(full)이 아니거나 호스트(220)가 데이터를 읽고 있으면 액티브모드를 계속 수행한다(단계 521).
단계 519의 판단결과, 파워다운 디텍터(236)는 버퍼(233)가 풀(full)이고 호스트(220)가 일정시간동안 데이터를 읽지 않는다면 중앙처리장치의 개입없이 시스템 클럭을 비활성화 시키기 위한 제어신호를 발생시켜 파워다운모드에 진입하게 된다(단계 523).
호스트(220)의 작업이 완료되어 버퍼(233)에 저장된 데이터를 읽고(단계 525) 버퍼의 1 영역이상이 비어 있는지 판단하여(단계 527) 판단결과, 1 영역이상이 비어 있지 않으면 계속 파워다운모드 상태로 있고 (단계 529) 판단결과, 1 영역이상이 비어 있으면 시스템 클럭을 활성화 시키기 위한 제어신호를 발생하여 액티브모드 상태로 된다(단계 531).
단계 531 이후에는 상술한 507 이후 단계를 요청블록개수가 0이 될 때까지 반복하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 메모리 카드 컨트롤러에 따르면, 버퍼가 풀(full)상태인데도 호스트가 가져가지 않는 경우를 검출하여 파워다운모드로 진입함으로써 불필요한 전력소모를 줄일 수 있다.
또한 이와 같은 작업을 중앙처리장치의 개입없이 수행함으로써 전체적인 메모리 카드 시스템의 동작속도를 향상시킬 수 있다.

Claims (26)

  1. 호스트로부터의 요청을 수신하는 중앙처리장치;
    상기 중앙처리장치의 지시에 따라 상기 호스트에서 요청한 데이터의 블록개수를 저장하는 디엠에이부;
    상기 디엠에이부를 통하여 외부저장장치에서 읽은 데이터를 저장하기 위한 버퍼; 및
    상기 버퍼의 저장상태와 상기 호스트의 읽기상태를 검출하여 시스템 클럭을 제어하는 제어신호를 출력하는 파워다운 디텍터를 포함하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  2. 제1항에 있어서,
    상기 메모리 카드 컨트롤러는 상기 시스템 클럭을 활성화 또는 비활성화 시키기 위한 시스템 클럭 제어부를 더 포함하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  3. 제2항에 있어서,
    상기 시스템 클럭 제어부는 상기 중앙처리장치 또는 상기 파워다운 디텍터의 제어신호에 응답하여 상기 시스템 클럭을 비활성화시키는 것을 특징으로 하는 메모리 카드 컨트롤러.
  4. 제3항에 있어서,
    상기 버퍼는 복수 개의 영역으로 구분되어 있고 각 영역에는 한 블록의 데이터를 저장하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  5. 제4항에 있어서,
    상기 버퍼는 듀얼포트를 가진 메모리인 것을 특징으로 하는 메모리 카드 컨트롤러.
  6. 제5항에 있어서,
    상기 파워다운 디텍터는 상기 버퍼가 풀상태에 있고 상기 호스트가 상기 버퍼에 저장된 데이터를 읽어가지 않을 때 상기 중앙처리장치의 개입없이 상기 시스템 클럭을 비활성화 시키기 위한 제어신호를 상기 시스템 클럭 제어부에 출력하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  7. 제5항에 있어서,
    상기 디엠에이부는 상기 외부저장장치의 데이터를 상기 버퍼에 저장할 때 상기 시스템 클럭에 따라 저장장치주소를 증가시키며
    상기 호스트는 상기 버퍼에 저장된 데이터를 읽어올 때 호스트 클럭에 따라 호스트주소를 증가시키는 것을 특징으로 하는 메모리 카드 컨트롤러.
  8. 제7항에 있어서,
    상기 파워다운 디텍터는 상기 저장장치주소와 상기 호스트 주소의 차이가 상기 버퍼의 크기이고 상기 호스트주소가 일정시간 동안 변하지 않을 때 상기 중앙처리장치의 개입없이 상기 시스템 클럭을 비활성화 시키기 위한 제어신호를 상기 시스템 클럭 제어부에 출력하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  9. 제5항에 있어서,
    상기 디엠에이부는 상기 외부저장장치에서 읽은 데이터를 상기 버퍼에 저장할 때마다 내부에 저장된 상기 호스트에서 요청한 블록개수를 감소시키는 것을 특징으로 하는 메모리 카드 컨트롤러.
  10. 제9항에 있어서,
    상기 중앙처리장치는 상기 디엠에이부에 저장된 상기 블록개수가 0이 될 경우 상기 시스템 클럭을 비활성화 시키기 위한 제어신호를 상기 시스템 클럭 제어부에 출력하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  11. 제10항에 있어서,
    상기 시스템 클럭 제어부는 상기 호스트의 새로운 요청이 있을 경우 상기 호스트의 제어신호에 응답하여 비활성화 상태에 있는 상기 시스템 클럭을 활성화 시 키는 것을 특징으로 하는 메모리 카드 컨트롤러.
  12. 제6항 또는 제8항에 있어서,
    상기 시스템 클럭 제어부는 상기 호스트가 상기 버퍼에 저장된 데이터를 읽을 경우 상기 버퍼의 복수개의 영역중 적어도 한 영역이상이 비게 된 후 상기 호스트의 제어신호에 응답하여 비활성화 상태에 있는 상기 시스템 클럭을 활성화 시키는 것을 특징으로 하는 메모리 카드 컨트롤러.
  13. 제8항에 있어서, 상기 파워다운 디텍터는
    상기 저장장치주소와 상기 호스트 주소에 응답하여 상기 시스템 클럭을 비활성화 시키기 위한 제 1 제어신호를 출력하는 제 1 어드레스 비교로직; 및
    상기 저장장치주소, 상기 호스트 주소와 상기 제 1 제어신호에 응답하여 상기 시스템 클럭을 활성화 시키기 위한 제 2 제어신호를 출력하는 제 2 어드레스 비교로직을 포함하는 것을 특징으로 하는 메모리 카드 컨트롤러.
  14. 저장장치; 및
    상기 저장장치에 저장된 데이터를 이용하여 호스트의 명령을 처리하기 위한 메모리 카드 컨트롤러를 포함하되;
    상기 메모리 카드 컨트롤러는,
    호스트로부터의 요청을 수신하는 중앙처리장치;
    상기 중앙처리장치의 지시에 따라 상기 호스트에서 요청한 데이터의 블록개수를 저장하는 디엠에이부;
    상기 디엠에이부를 통하여 저장장치에서 읽은 데이터를 저장하기 위한 버퍼; 및
    상기 버퍼의 저장상태와 상기 호스트의 읽기상태를 검출하여 시스템 클럭을 제어하는 제어신호를 출력하는 파워다운 디텍터를 포함하는 것을 특징으로 하는 메모리 카드.
  15. 제14항에 있어서,
    상기 메모리 카드 컨트롤러는 상기 시스템 클럭을 활성화 또는 비활성화 시키기 위한 시스템 클럭 제어부를 더 포함하는 것을 특징으로 하는 메모리 카드.
  16. 제15항에 있어서,
    상기 시스템 클럭 제어부는 상기 중앙처리장치 또는 상기 파워다운 디텍터의 제어신호에 응답하여 상기 시스템 클럭을 비활성화시키는 것을 특징으로 하는 메모리 카드.
  17. 제14항에 있어서,
    상기 저장장치는 낸드 플래쉬 메모리인 것을 특징으로 하는 메모리 카드.
  18. 제14항에 있어서,
    상기 메모리 카드 컨트롤러는 멀티미디어 카드(MMC) 컨트롤러인 것을 특징으로 하는 메모리 카드.
  19. 호스트로부터의 요청을 수신하는 단계;
    상기 호스트에서 요청한 데이터의 블록개수를 저장하는 단계;
    저장장치에서 읽은 데이터를 버퍼에 저장하는 단계;
    상기 버퍼의 저장상태와 상기 호스트의 읽기상태를 검출하는 단계; 및
    시스템 클럭을 제어하는 제어신호를 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  20. 제19항에 있어서,
    상기 버퍼가 풀상태에 있고 상기 호스트가 상기 버퍼에 저장된 데이터를 정해진 시간동안 읽어가지 않을 때 중앙처리장치의 개입없이 상기 시스템 클럭을 비활성화 시키기 위한 제어신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  21. 제19항에 있어서,
    상기 저장장치의 데이터를 상기 버퍼에 저장할 때 저장장치주소를 증가시키며 상기 버퍼에 저장된 데이터를 호스트로 읽어올 때 호스트주소를 증가시키는 단 계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  22. 제21항에 있어서,
    상기 저장장치주소와 상기 호스트주소의 차이가 상기 버퍼의 크기가 될 때 중앙처리장치의 개입없이 상기 시스템 클럭을 비활성화 시키기 위한 제어신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  23. 제19항에 있어서,
    상기 저장장치에서 읽은 데이터를 상기 버퍼에 저장할 때마다 상기 호스트에서 요청한 블록개수를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  24. 제23항에 있어서,
    상기 호스트에서 요청한 블록개수가 0이 될 경우 상기 시스템 클럭을 비활성화 시키기 위한 제어신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  25. 제24항에 있어서,
    상기 호스트의 새로운 요청이 있을 경우 상기 호스트의 제어신호에 응답하여 비활성화 상태에 있는 상기 시스템 클럭을 활성화 시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
  26. 제20항 또는 제22항에 있어서,
    상기 호스트의 새로운 요청이 있을 경우 상기 버퍼의 복수개의 영역 중 적어도 한 영역이상이 비게 된 경우 상기 호스트의 제어신호에 응답하여 비활성화 상태에 있는 상기 시스템 클럭을 활성화 시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 파워다운모드 제어방법.
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