TW202226493A - 半導體封裝方法、半導體元件以及包含其的電子設備 - Google Patents

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Abstract

本申請公開了一種半導體封裝方法、半導體元件以及電子設備，其中半導體封裝方法包括：提供至少一個半導體器件和第一載板，其中半導體器件分別具有形成有連接端子的有源表面和形成有多個第一對準焊接部的無源表面，且第一載板上形成有與第一對準焊接部分別對應的第二對準焊接部；將半導體器件放置在第一載板上，使得第一對準焊接部與第二對準焊接部基本對準；通過對第一對準焊接部和第二對準焊接部進行焊接來形成對準焊點，使得半導體器件精確對準並固定至第一載板；在半導體器件的有源表面上貼附第二載板後移除第一載板；在第二載板上半導體器件所在側進行塑封以形成包覆半導體器件的塑封體；和移除第二載板以使塑封體暴露連接端子。

Description

半導體封裝方法、半導體元件以及包含其的電子設備
本申請實施例涉及半導體製造技術領域，尤其涉及半導體封裝方法、半導體元件以及包含該半導體元件的電子設備。
半導體封裝和系統在設計方面一直追求密、小、輕、薄，同時在功能方面力求實現高集成度和多功能性。目前為滿足上述技術要求而提出多種封裝技術，如扇出（Fan-out）型晶圓級封裝、小晶片封裝（chiplet）、異構集成（heterogeneous integration）、2.5維/三維（2.5D/3D）封裝。這些封裝技術擁有各自不同的優勢和特性，但均存在一些技術挑戰。以現有的扇出型封裝為例，其面臨諸多技術問題，例如翹曲（warpage）、晶片漂移（die shift）、表面平整度（toporgraphy）、晶片與塑封體之間的非共面性（chip-to-mold non-planarity）、封裝可靠性（Reliability）等。儘管業內持續努力通過改進設備、材料、工藝環節來改善這些技術問題，但對於一些技術問題，尤其是對於翹曲、晶片漂移和不同晶片之間的表面共面性問題仍沒有經濟且有效的解決方案。
另外，在各種高端半導體封裝和系統製造過程中，也存在一些共性技術，經常會涉及到對半導體器件進行高精度放置和固定。這一工藝步驟通常由高精度裝片（pick and place或die bonder）設備進行，但是其貼裝速度有限，使得生產速度十分緩慢，而且設備成本昂貴，成為技術發展和普及的一大瓶頸。
本申請旨在解決上述若干核心技術問題。
本申請旨在提出一種全新突破性半導體封裝方法、半導體元件以及包含該半導體元件的電子設備，以至少能夠解決現有技術中存在的上述和其它技術問題。
本申請的一方面提供一種半導體封裝方法，包括：提供至少一個半導體器件和第一載板，其中所述半導體器件分別具有彼此相對的有源表面和無源表面，所述有源表面上形成有連接端子，所述無源表面上形成有多個第一對準焊接部，且所述第一載板上形成有與所述多個第一對準焊接部分別對應的多個第二對準焊接部；將所述至少一個半導體器件放置在所述第一載板上，使得所述多個第一對準焊接部與所述多個第二對準焊接部基本對準；通過對所述多個第一對準焊接部和所述多個第二對準焊接部進行焊接來形成多個對準焊點，使得所述至少一個半導體器件精確對準並固定至所述第一載板；在所述至少一個半導體器件的所述有源表面上貼附第二載板後，移除所述第一載板；在所述第二載板的所述至少一個半導體器件所在側進行塑封以形成包覆所述至少一個半導體器件的塑封體；以及移除所述第二載板以使所述塑封體暴露所述連接端子。。
本申請的另一方面提供一種半導體元件，所述半導體元件是通過上述半導體封裝方法進行封裝的。
本申請的又一方面提供一種電子設備，其包含上述半導體元件。
應當理解，上述說明僅是對本申請的概述，以便能夠更清楚地瞭解本申請的技術方案，從而可依照說明書的內容予以實施。為了讓本申請的上述和其它目的、特徵和優點能夠更明顯易懂，以下詳細說明本申請的具體實施方式。
本申請在以下說明中包含參考附圖的至少一個實施例，其中在這些附圖中，相似數字表示相同或類似組成部分。雖然以下說明主要基於具體實施例，但是本領域普通技術人員應理解，以下說明旨在涵蓋可包括在如由所附請求項及其等同內容所定義且如由以下說明及附圖支持的本申請發明構思及範圍內的替代、變型、及等同的技術手段或方案。在以下說明中，為了提供對本申請的充分理解而給出一些具體細節，諸如具體配置、組成、及工藝等。在其他情況中，為了避免對本申請的非必要的混淆，未說明熟知的工藝及製造技術的具體細節。此外，附圖中所示的各種實施例是示意性圖示且不一定是按比例圖示的。
半導體元件（也可稱為半導體封裝體）是現代電子設備或產品的核心部件。半導體元件可從器件數量和密度方面大致分為：分立式半導體元件，亦即單晶片組件，例如，單顆的數位邏輯處理器、二極體、三極管；多晶片組件，例如影像感測器（CIS）與影像處理器（ASIC)的模組、中央處理器（CPU）與動態儲存裝置器（DRAM）的堆疊；和系統級元件，例如手機中的射頻前端模組（FEM）、手機和智慧手錶中的顯示幕模組。通常，系統級元件所包含的器件較廣較多，除了半導體器件外，還有被動元器件（電阻、電容、電感）和其他器件甚至元件。
本文中的半導體元件可包含有源和無源器件，包括但不限於雙極型電晶體、場效應電晶體、積體電路等有源器件和片式電阻、電容、電感、集成被動元器件（IPD）、微機電系統（MEMS）等無源器件。在各種有源和無源器件之間建立實現各種電氣連接關係，以形成使半導體元件能夠執行高速計算和其他有用功能的電路。
目前，半導體製造通常包含兩個複雜的製造工藝，即前道晶圓製造和後道封裝製造，每個工藝都可能涉及數百個步驟。前道晶圓製造涉及在晶圓的表面上形成多個晶片（die）。每個晶片通常是相同的，並且內部包含通過電連接有源和/或無源單元形成的電路。後道封裝製造涉及從完成的晶圓中分離出單個晶片，並封裝成半導體元件以提供電氣連接、結構支援和環境隔離，同時為後續組裝電子產品提供方便。
半導體製造的一個重要目標是生產更小的半導體器件、封裝和元件。越小的產品，通常集成度越高、消耗功率越少、具有越高的性能且具有越小的面積/體積，這對於最終產品的市場表現十分重要。一方面可以通過改進前道晶圓工藝來製作更小的積體電路，從而縮小晶片、增加密度和提高性能。另一方面後道封裝工藝可以通過改進封裝設計、工藝和封裝材料來使半導體組件進一步減小尺寸、增加密度和提高性能。
目前在後道封裝工藝中，一種較為新穎高效的封裝方式是扇出型封裝。扇出型封裝通常採用模塑化合物包覆來自經切割的晶圓的單個或多個合格晶片（die）並經重佈線層（RDL）將互連跡線從晶片的連接焊盤引出至外部的焊球以實現更高的I/O密度和靈活的集成度的封裝技術。扇出型封裝主要可分為先上晶片（chip-first）型封裝和後上晶片（chip-last）型封裝。chip-first型封裝又可分為有源表面朝下（face-down）型和有源表面朝上（face-up）型。
chip-first/face-down型封裝主流工藝可包括如下主要步驟：從經切割的晶圓拾取晶片並放置在貼有膠膜的載板上以使其有源表面朝向膠膜；用模塑化合物對安裝有晶片的一側進行塑封；移除載板（和膠膜一起）以暴露晶片的有源表面；在晶片的有源表面上形成互連層（包括RDL層和凸點下金屬（UBM））；在互連層上形成焊球，其中晶片的互連焊盤或互連凸點通過互連層與焊球實現電連接；以及進行切割以形成獨立的半導體元件。
chip-first/face-up型封裝工藝與chip-first/face-down型封裝工藝可大致相同，主要區別在於：將晶片拾取並放置在貼有膠膜的載板上時，使其有源表面背對膠膜；在塑封後減薄晶片有源表面一側的模塑化合物以暴露晶片有源表面的互連凸點；以及可在形成互連層和焊球之後移除載板。
在扇出型封裝目前面臨的技術問題中，晶片的高精度放置及位置固定依然缺乏高效經濟的方法。往往是晶片放置精度越高，設備成本就越高，生產效率就越低，而且晶片裝片設備的精度難以突破0.5微米極限。另外，晶片放置在膠膜上後，由膠膜黏接固定位置，但黏性膠膜具有可變形性，在塑封過程中塑封料的流動會對晶片形成推擠，導致晶片在膠膜上的位移和旋轉。塑封工藝中使用的較高溫度更加重了這一問題。晶片位移和旋轉的另外一個來源是塑封體內的內應力。具體到現有的chip-first/face-up型封裝工藝中，塑封過程包括加熱注塑、塑封料在高溫保持中的部分固化和降溫三階段。通常隨後還會有一個恒溫加熱塑封料完全固化步驟。晶片、塑封料、膠膜、載板等的熱膨脹係數存在差異，因此塑封過程中各種材料的熱膨脹係數的失配和塑封料的固化收縮導致塑封體的不均勻的內應力，進一步造成晶片漂移和/或旋轉（如圖1的右下方的晶片排布所示）以及塑封體（晶片和載板由塑封料包覆成型的形態）的翹曲。晶片漂移和/或旋轉進而造成後續形成的重佈線（RDL）跡線和凸點下金屬（UBM）位置失配或未對準（如圖2的右上方的發生晶片漂移和旋轉後的狀態所示），從而可能導致成品率大幅下降。塑封體的翹曲則對後續封裝工藝（包括形成RDL和UBM）造成困難，嚴重時甚至無法繼續後續制程。
本申請旨在提出至少能夠解決上述技術問題的一種全新的突破性的封裝方法。
根據本申請實施例的封裝方法利用半導體器件與第一載板之間的對準焊點（joint）在焊錫熔融或部分熔融狀態時的自對準能力來使半導體器件自動精確對準第一載板上的目標位置並在焊錫凝固後達到對半導體器件的位置固定，其中半導體器件的無源表面（即有源表面的相對面）上和第一載板的一側上分別預先形成有第一對準焊接部和相應的第二對準焊接部（例如，其中一者為對準焊接凸塊，另一者為對準焊盤；或者兩者均為對準焊接凸塊）。該封裝方法在將半導體器件放置在第一載板上的目標位置處以使第一對準焊接部和第二對準焊接部彼此接觸後，使第一對準焊接部和第二對準焊接部中的一者（或兩者）熔融以形成對準焊點，此時若半導體器件未精確對準至第一載板上的目標位置（即第一對準焊接部和第二對準焊接部未對中）時，則熔融或部分熔融狀態（液態或部分液態）的對準焊點基於最小表面能原理會自動地將半導體器件精確地引入至目標位置以達到表面能最小化，且對準焊點在固化後保持半導體器件牢固地固定在目標位置。第一對準焊接部和第二對準焊接部（在包括但不限於體積、幾何形狀、成分、位置、分佈和數量等的方面）優化設計成能夠實現最精確、有效、高效且可靠的自對準能力。由於採用焊接方式取代膠膜黏合方式來將半導體器件固定在第一載板上，不僅改善翹曲問題且通過牢固的焊接方式防止塑封過程中半導體器件可能的漂移和旋轉問題，還能夠鑒於對準焊點的自對準能力而在拾取並放置半導體器件時容許一定程度的放置偏差，從而可顯著降低對半導體器件放置精度（尤其是對裝片機（pick and place或die bonder））的要求，且可顯著提高半導體器件拾取和放置操作的速度，進而提高工藝效率，降低工藝成本。
另外，根據本申請實施例的封裝方法在如上所述借助對準焊點在第一載板上對準固定半導體器件的基礎上，在半導體器件的另一側（即有源表面）貼附第二載板後移除第一載板並執行塑封工藝，從而在執行塑封工藝時通過第二載板實現對該半導體器件的有源表面的獨立固定和密閉保護，因此與現有的chip-first/face-up型封裝過程相比，無需在執行塑封工藝後對塑封體進行減薄（例如，研磨）或鑽孔以使互連凸點或互連焊盤暴露，從而不僅能夠提高塑封工藝的效率，而且還能夠避免減薄（例如，研磨）或鑽孔等過程導致的半導體器件有源表面的意外損壞，進而提高良率。
如本文所使用的術語“半導體器件”可以指在晶片廠（fab）生產出來的晶片（也可以互換地稱為裸片、晶粒、管芯、積體電路），即是經過晶圓切割和測試後尚未封裝的晶片，這種晶片上通常可以只有用於對外連接的互連焊盤（pad）。根據需要，半導體器件也可以是經預處理（至少部分地封裝）的晶片，例如具有形成在互連焊盤上的互連凸點（bump），或半導體器件也可以具有附加結構，例如堆疊的晶片和經過封裝的晶片。
如本文所使用的術語“有源表面”通常指半導體器件的具有電路功能的一側表面，其上具有互連焊盤（或形成在互連焊盤上的互連凸點），也可以互換地稱為正面或功能面。半導體器件的有源表面與不具有電路功能的另一側表面（可以互換地稱為無源表面或背面）彼此相對。
如本文所使用的術語“連接端子”通常指半導體器件的有源表面上的互連焊盤或互連凸點。
如本文所使用的術語“對準焊接部”通常指可通過本領域已知的焊接方法焊接至對應的另一對準焊接部以用於對準的結構。
圖3示出根據本申請一實施方式的封裝方法的流程示意圖。如圖3所示，所述封裝方法包括如下步驟：
S310：提供至少一個半導體器件和第一載板，其中所述半導體器件分別具有彼此相對的有源表面和無源表面，所述有源表面上形成有連接端子，所述無源表面上形成有多個第一對準焊接部，且所述第一載板上形成有與所述多個第一對準焊接部分別對應的多個第二對準焊接部。
在一些實施例中，所述半導體器件為多個。作為示例，所述多個半導體器件在功能、尺寸或形狀上可以至少部分地彼此不同，也可以彼此相同。應當理解，可根據具體工藝條件或實際需求（例如，所述第一載板和所述半導體器件的尺寸形狀、所述半導體器件的放置間距或封裝尺寸形狀、製作工藝規範、半導體元件的功能設計等）適當地選擇所述半導體器件的類型和具體數量，且本申請對此不作特別限定。
在一些實施例中，所述第一載板是玻璃載板、陶瓷載板、金屬載板、有機高分子材料載板或矽晶圓或由上述兩種甚至多種材料的組合製成。
在一些實施例中，所述第一對準焊接部和所述第二對準焊接部中的任一者為對準焊接凸點，且另一者為與所述對準焊接凸點對應的對準焊盤。在另一些實施例中，所述第一對準焊接部和所述第二對準焊接部均為對準焊接凸點且二者熔點可以相同，也可以不同。作為示例，所述對準焊接凸點可採用本領域已知的凸點製作工藝（例如，電鍍法、植球法、範本印刷法、蒸發/濺射法等）預先製作在半導體器件（例如，晶圓）和/或第一載板上。作為示例，所述對準焊盤可採用沉積（例如金屬層）-光刻-蝕刻工藝預先製作在半導體器件（例如，晶圓）和第一載板上。應當理解，所述第一對準焊接部和所述第二對準焊接部只要能夠焊接彼此以用於對準目的，也可以採用任何其他焊接結構或形態。
在一些實施例中，所述第一對準焊接部在體積、尺寸、幾何形狀、成分、分佈、位置和數量等方面與所述第二對準焊接部彼此對應，使得能夠通過焊接彼此來使所述半導體器件在所述第一載板上精確地對準至相應的目標位置。
應當理解，可根據具體工藝條件或實際需求（例如，所述第一載板和所述半導體器件的尺寸形狀、所述半導體器件的放置間距或封裝尺寸形狀等）適當地選擇所述第一對準焊接部和/或所述第二對準焊接部的具體體積、尺寸、幾何形狀、成分、分佈、位置和數量，且本申請對此不作特別限定。例如，對於所有半導體器件，不管功能、尺寸或形狀彼此是否相同，所述第一對準焊接部均可形成為基本相同的體積、尺寸、幾何形狀或成分，且第一載板上的所述第二對準焊接部均可形成為基本相同的體積、尺寸、幾何形狀或成分，以便降低後續工藝複雜度並提高封裝效率。又例如，對於功能、尺寸或形狀不同的半導體器件，所述第一對準焊接部和所述第二對準焊接部可形成為不同的體積、尺寸、幾何形狀或成分，以便可在後續焊接後形成不同的焊點高度，以實現特定功能或滿足特定要求。在一些實施例中，對於多個半導體器件，所述第一對準焊接部和/或所述第二對準焊接部設置成使得在後續形成對準焊點後所述多個半導體器件的有源表面位於平行於所述第一載板的同一平面內。
在一些實施例中，所述連接端子是互連焊盤自身。在替代性實施例中，所述連接端子是互連凸點。作為示例，所述互連凸點可採用本領域已知的凸點製作工藝（例如，電鍍法、植球法、範本印刷法、蒸發/濺射法等）預先製作在半導體器件（例如，晶圓）上的互連焊盤上。例如，所述互連凸點可以是導電柱的形態。
作為示例性實施例，如圖4A所示，提供多個半導體器件和第一載板420。在多個半導體器件當中，至少兩個半導體器件410、410’不相同，例如尺寸和/或功能不同。在各半導體器件410（和/或410’）的有源表面411上分佈形成有互連焊盤412，且在無源表面413上形成有多個對準焊接凸點414。第一載板420的一表面上按與各半導體器件410（和/或410’）上的對準焊接凸點414相同的排布（或相對位置關係）形成有對應的多個對準焊盤424。可選地，除了半導體器件之外，還可以類似的結構提供無源器件。例如，如圖4所示的附圖標記410’可被替代為無源器件。
S320：將所述至少一個半導體器件放置在所述第一載板上，使得所述多個第一對準焊接部與所述多個第二對準焊接部基本對準。
在一些實施例中，所述“基本對準”包括所述第一對準焊接部與所述第二對準焊接部分別彼此接觸，但未在垂直於所述無源表面的方向上精確對中。本文中的“對中”通常表示所述第一對準焊接部與所述第二對準焊接部的中心在垂直於所述無源表面的方向上對齊。需要說明的是，所述第一對準焊接部與所述第二對準焊接部的“基本對準”表示至少存在所述第一對準焊接部與所述第二對準焊接部之間的接觸以致於能夠如下文所述借助於焊接過程中處於熔融或部分熔融狀態的對準焊點的最小表面能原理進行自對準的程度，因此“基本對準”包括未精確對中但至少有物理接觸的狀態，但也可以不排除精確對中的狀態。
應當理解，在步驟S320中將半導體器件放置在第一載板上時，半導體器件的無源表面面向第一載板（即，形成有第一對準焊接部的表面），半導體器件的有源表面背向第一載板。
作為示例性實施例，如圖4B所示，將半導體器件410（和/或410’）放置在第一載板420上，使得對準焊接凸點414與對應的對準焊盤424相接觸。此時，對準焊接凸點414與對準焊盤424未對中，即對準焊接凸點414的垂直中心線L1和對準焊盤424的垂直中心線L2不重合。
S330：通過對所述多個第一對準焊接部和所述多個第二對準焊接部進行焊接來形成多個對準焊點，使得所述至少一個半導體器件精確對準並固定至所述第一載板。
需要說明的是，“精確對準”表示所述半導體器件在所述第一載板上的實際位置與目標位置之間的偏差在本領域的容差範圍內的狀態。應當理解，所述精確對準是利用焊接第一對準焊接部和第二對準焊接部而成的焊點在焊接過程中的熔融或部分熔融狀態下呈現的最小表面能原理來實現的。具體地，當第一對準焊接部和第二對準焊接部彼此接觸但未在垂直於半導體器件的無源表面或第一載板的方向上精確對中時，在焊接過程中，所述第一對準焊接部和所述第二對準焊接部中作為對準焊接凸點的一方熔融或部分熔融並浸潤作為對準焊盤或另一對準焊接凸點的另一方，或所述第一對準焊接部和所述第二對準焊接部均作為對準焊接凸點熔融或部分熔融，由此形成處於熔融或部分熔融狀態的對準焊點，此時基於最小表面能原理，處於熔融或部分熔融狀態的對準焊點會趨於變形移動以使所述第一對準焊接部和所述第二對準焊接部接近對中狀態，從而帶動相對於第一載板較輕的半導體器件以精確對準至第一載板上的目標位置。
應當理解，在焊接所述第一對準焊接部與所述第二對準焊接部之後，由於由此形成的對準焊點本身的高度（在垂直於所述半導體器件的無源表面或所述第一載板的方向上），所述半導體器件的無源表面和所述第一載板相隔開以在它們之間形成一定的空間。
在一些實施例中，所述對準焊接凸點由焊錫製成，且所述焊接可採用本領域已知的各種熔融焊錫的焊接方式，包括但不限於回流焊、鐳射焊、高頻焊接、紅外焊接等。作為示例，可以使用助焊劑或焊糊進行焊接。
作為示例性實施例，如圖4C所示，將對準焊接凸點414和對準焊盤424進行焊接以形成對準焊點416。在焊接過程中，處於熔融態的對準焊接凸點414會浸潤對準焊盤424，並基於自身的最小表面能原理而與對準焊盤424進行自對準（即，對準焊接凸點414的垂直中心線L1和對準焊盤424的垂直中心線L2重合），使得帶動半導體器件410（和/或410’）實現在第一載板420上的精確對準。在完成焊接後，半導體器件410（和/或410’）的無源表面413與第一載板420相隔開以形成空間。
在一些實施例中，在S330後，還包括S331：將所述半導體器件與所述第一載板作為整體進行翻轉，使得所述半導體器件的所述有源表面向下，並再次使所述對準焊點熔融或部分熔融後進行降溫以使所述對準焊點凝固。應當理解，此時再次熔融或部分熔融的所述對準焊點因所述半導體器件的重量而適度拉長，由此可進一步改善自對準精度。需要說明的是，由於對準焊點在熔融狀態或部分熔融狀態下的表面能，半導體器件將不會因自身重量而從第一載板脫落。作為替代性實施例，在S310中，在所述多個第一對準焊接部和/或第二對準焊接部上預先塗有黏性助焊劑，且S330包括S330’：在進行所述焊接之前，將所述半導體器件與所述第一載板作為整體進行翻轉，以使得所述半導體器件的所述有源表面向下。應當理解，此時在翻轉後，焊接過程中熔融或部分熔融的所述對準焊點因所述半導體器件的重量而適度拉長，由此可進一步改善自對準精度。需要說明的是，由於黏性助焊劑將半導體器件與第一載板黏連，半導體器件在翻轉後將不會因自身重量而從第一載板脫落。應當理解，在下文所述的S340之前，還需要將所述半導體器件與所述第一載板作為整體再次進行翻轉。
在一些實施例中，當所述半導體器件為多個時，S330包括S330’’：在所述半導體器件與所述第一載板形成精確對準且所述對準焊點仍處於熔融或部分熔融狀態時，利用壓平板（leveling plate）對所述多個半導體器件的有源表面進行壓平處理，使得所述多個半導體器件的所述有源表面基本位於與所述第一載板平行的同一平面內。作為示例，S330’’包括：在所述多個半導體器件的有源表面上方放置所述壓平板；朝向所述第一載板按壓所述壓平板，使得所述多個半導體器件的所述有源表面基本位於與所述第一載板平行的同一平面內；在保持按壓的同時，進行降溫以使所述對準焊點基本凝固；以及移除所述壓平板。作為替代性實施例，當所述半導體器件為多個時，在S330之後還包括S332：再次使所述對準焊點熔融或部分熔融後，利用壓平板對所述多個半導體器件的有源表面進行壓平處理，使得所述多個半導體器件的所述有源表面基本位於與所述第一載板平行的同一平面內。作為示例，所述S332包括：再次使所述對準焊點熔融或部分熔融；在所述多個半導體器件的有源表面上方放置所述壓平板；朝向所述第一載板按壓所述壓平板，使得所述多個半導體器件的所述有源表面基本位於與所述第一載板平行的同一平面內；在保持按壓的同時，進行降溫以使所述對準焊點基本凝固；以及移除所述壓平板。可以理解，由於保持按壓直至對準焊點基本凝固後才移除壓平板，因此能夠防止熔融態焊點的表面能重新使半導體器件恢復壓平前的原始高度。
作為示例性實施例，如圖4D所示，通過加熱再次使對準焊點416處於熔融或部分熔融狀態後，在多個半導體器件410、410’的有源表面411上放置壓平板P後，按壓（即朝向第一載板420）壓平板P以進行壓平處理，使得多個半導體器件410、410’的有源表面處於與第一載板420平行的同一平面內。隨後，在保持按壓的同時進行降溫以使對準焊點416凝固，然後移除壓平板P。
由此，能夠使得所有半導體器件的有源表面均精確齊平且處於同一高度上。應當理解，需要在壓平板上施加適當壓力，使得處於熔融或部分熔融狀態的對準焊點適當變形且由此導致的壓平板的垂直（相對於半導體器件的有源表面或第一載板）位移適當，以防止半導體器件受損。作為示例，在所述第一載板的第二對準焊接部周邊預先形成有焊錫阱（solder trap），由此能夠在按壓過程中防止多餘熔融焊錫的不受控制的隨意流動。
在一些實施例中，將上述利用壓平板的壓平處理與上述翻轉後的焊接處理或再次熔融處理結合。作為示例，在S330中執行S330’後執行S330’’，或在執行包括S330’的S330後執行S332，或在執行包括S330’’的S330後執行S331，或在執行S331時執行S332。
S340：在所述至少一個半導體器件的所述有源表面上貼附第二載板後，移除所述第一載板。
應當理解，所述第二載板主要用於在移除所述第一載板後仍然保持所述至少一個半導體器件固定在原位不動，以便於進行接下來的塑封。在一些實施例中，利用膠膜來貼附所述第二載板。然而，可以理解的是，只要能夠相對於第二載板保持所述至少一個半導體器件固定，則對於第二載板可以採用任何貼附方式，本申請對此不作特別限定。
在一些實施例中，所述第二載板是由玻璃、陶瓷、金屬、有機高分子材料或矽晶圓或上述兩種甚至多種材料的組合製成。
在一些實施例中，通過剝離、蝕刻、燒蝕、研磨等本領域已知工藝移除所述第一載板。作為示例，在採用剝離工藝時，可對所述第一載板與所述半導體器件之間的焊接（即對所述對準焊點）進行解焊，以便於從所述半導體器件的無源表面剝離所述第一載板。
在一些實施例中，在移除所述第一載板時或在移除所述第一載板後，還移除部分或全部對準焊點。作為示例，可通過解焊、蝕刻、燒蝕或研磨等本領域已知工藝移除部分或全部對準焊點。在一些實施例中，保留部分或全部對準焊點作為最終半導體元件（即封裝成品）的一部分，用於電連接（例如電源和接地）、散熱、機械結構等。
作為示例性實施例，如圖4E所示，在半導體器件410（和/或410’）的有源表面411上貼附第二載板430後，如圖4F所示，通過對對準焊點416進行解焊來從半導體器件410（和/或410’）的無源表面413側移除第一載板420以及對準焊點416。
S350：在所述第二載板的所述至少一個半導體器件所在側進行塑封以形成包覆所述至少一個半導體器件的塑封體。
應當理解，通過所述塑封，所述半導體器件的無源表面和側面被包覆。
在一些實施例中，S340包括：在移除所述第一載板之前，將所述至少一個半導體器件、所述第一載板和所述第二載板作為整體進行翻轉。在一些實施例中，S350包括：在進行塑封之前，將所述至少一個半導體器件和所述第二載板作為整體進行翻轉。
在一些實施例中，採用樹脂類材料（例如，環氧樹脂）的模塑化合物進行塑封。
作為示例性實施例，如圖4G所示，將半導體器件410（和/或410’）和第二載板430作為整體進行翻轉，使得半導體器件410（和/或410’）的無源表面413朝上且第二載板430位於半導體器件410（和/或410’）的下方，然後在第二載板430的上方（即貼附有半導體器件410（和/或410’）的一側）進行塑封，使得塑封體440包覆半導體器件410（和/或410’）的無源表面和側面。
S360：移除所述第二載板以使所述塑封體暴露所述連接端子。
在一些實施例中，在一些實施例中，通過剝離、蝕刻、燒蝕、研磨等本領域已知工藝移除所述第二載板。
作為示例性實施例，如圖4H所示，通過移除第二載板430，塑封體440暴露半導體器件410（和/或410’）的有源表面411，即互連焊盤412。
在一些實施例中，在S360之後還包括S370：在所述塑封體暴露所述連接端子的表面上依次形成互連層和外部端子，使得所述連接端子通過所述互連層電連接至所述外部端子。
在一些實施例中，S360包括：在移除所述第二載板之前，將包覆有至少一個半導體器件的所述塑封體和所述第二載板作為整體進行翻轉。在一些實施例中，S370包括：在形成所述互連層和所述外部端子之前，將包覆有至少一個半導體器件的所述塑封體進行翻轉。
在一些實施例中，所述互連層按遠離所述連接端子的方向依次包括重佈線層（RDL）和凸點下金屬（UBM），從而實現所述連接端子與所述外部端子的導電連接。應當理解，所述互連層還包含用於實現各導電路徑之間電絕緣的絕緣層，而絕緣層的具體數量和材料可根據具體工藝條件或需要適當地選擇，本申請對此不作特別限定。
在一些實施例中，所述外部端子是焊球或焊盤。
作為示例性實施例，如圖4I所示，將包覆有半導體器件410（和/或410’）的塑封體440進行翻轉，使得半導體器件410（和/或410’）的所暴露的有源表面413（也即互連焊盤412）朝上，然後在塑封體440暴露有互連焊盤412的表面上自下而上依次形成重佈線層（RDL）跡線452、UBM 454、焊球460，以形成互連焊盤412到相應焊球460的導電路徑。在此過程中，尤其是在形成RDL跡線452和/或UBM 454時，還形成介電層456以實現導電路徑之間的電絕緣。
在一些實施例中，所述封裝方法還包括：對所述塑封體的包覆所述至少一個半導體器件的無源表面的一側進行減薄（例如研磨、蝕刻或燒蝕等）。作為示例，在S350和S360之間或者在S360後還包括：對所述塑封體的包覆所述至少一個半導體器件的無源表面的一側進行減薄。例如，可在S360和S370之間進行所述減薄。又例如，可在S370之後進行所述減薄。作為示例，可以減薄至所述半導體器件的無源表面，或者所減薄的部分包含所述半導體器件的無源表面一側的一部分。應當理解，通過該減薄過程同樣去除所述第一載板被移除之後所殘留的對準焊點。由此，能夠進一步減小最終的半導體元件的厚度。
在一些實施例中，將無源器件與所述至少半導體器件一起以與上述實施例基本相同的方法封裝。
在一些實施例中，當所述至少一個半導體器件為多個時，在S370之後還包括：進行切割。
應當理解，可根據半導體元件的封裝規格（包括但不限於晶圓級封裝、晶片級封裝、系統級封裝）執行切割工藝以製作獨立的半導體元件，或不執行切割工藝。
顯然，本領域的技術人員可以對本申請的實施例進行各種變更和變型而不脫離本申請的構思和範圍。這樣，倘若本申請的這些變更和變型屬於本申請請求項及其等同技術方案的範圍之內，則本申請的記載內容也意圖包含這些變更和變型在內。
S310:提供至少一個半導體器件和第一載板，其中半導體器件分別具有彼此相對的有源表面和無源表面，有源表面上形成有連接端子，無源表面上形成有多個第一對準焊接部，且第一載板上形成有與多個第一對準焊接部分別對應的多個第二對準焊接部 S320:將至少一個半導體器件放置在第一載板上，使得多個第一對準焊接部與多個第二對準焊接部基本對準 S330:通過對多個第一對準焊接部和多個第二對準焊接部進行焊接來形成多個對準焊點，使得至少一個半導體器件精確對準並固定至第一載板 S340:在至少一個半導體器件的有源表面上貼附第二載板後，移除第一載板 S350:在第二載板的至少一個半導體器件所在側進行塑封以形成包覆至少一個半導體器件的塑封體 S360:移除第二載板以使塑封體暴露連接端子 410、410’:半導體器件 411:有源表面 412:互連焊盤 413:無源表面 414:對準焊接凸點 416:對準焊點 420:第一載板 424:對準焊盤 430:第二載板 440:塑封體 452:跡線 454:UBM 456:介電層 460:焊球 L1、L2:垂直中心線 P:壓平板
[圖1]示出在根據現有技術的先上晶片（chip-first）扇出型封裝過程中因放置定位不准或塑封模流（mold flow）推擠造成的晶片漂移和晶片旋轉現象的示意圖。 [圖2]示出發生如圖1所示的晶片漂移和旋轉後形成的凸點下金屬（UBM）和重佈線層（RDL）跡線位置失配（或未對準）的狀態示意圖。 [圖3]示出根據本申請實施方式的封裝方法的流程圖。 [圖4A至圖4I]示出用於示意性說明根據本申請的示例性實施例的封裝方法的截面圖。
S310:提供至少一個半導體器件和第一載板，其中半導體器件分別具有彼此相對的有源表面和無源表面，有源表面上形成有連接端子，無源表面上形成有多個第一對準焊接部，且第一載板上形成有與多個第一對準焊接部分別對應的多個第二對準焊接部
S320:將至少一個半導體器件放置在第一載板上，使得多個第一對準焊接部與多個第二對準焊接部基本對準
S330:通過對多個第一對準焊接部和多個第二對準焊接部進行焊接來形成多個對準焊點，使得至少一個半導體器件精確對準並固定至第一載板
S340:在至少一個半導體器件的有源表面上貼附第二載板後，移除第一載板
S350:在第二載板的至少一個半導體器件所在側進行塑封以形成包覆至少一個半導體器件的塑封體
S360:移除第二載板以使塑封體暴露連接端子

Claims (18)

  1. 一種半導體封裝方法，包括： S310：提供至少一個半導體器件和第一載板，其中所述半導體器件分別具有彼此相對的有源表面和無源表面，所述有源表面上形成有連接端子，所述無源表面上形成有多個第一對準焊接部，且所述第一載板上形成有與所述多個第一對準焊接部分別對應的多個第二對準焊接部； S320：將所述至少一個半導體器件放置在所述第一載板上，使得所述多個第一對準焊接部與所述多個第二對準焊接部基本對準； S330：通過對所述多個第一對準焊接部和所述多個第二對準焊接部進行焊接來形成多個對準焊點，使得所述至少一個半導體器件精確對準並固定至所述第一載板； S340：在所述至少一個半導體器件的所述有源表面上貼附第二載板後，移除所述第一載板； S350：在所述第二載板的所述至少一個半導體器件所在側進行塑封以形成包覆所述至少一個半導體器件的塑封體；以及 S360：移除所述第二載板以使所述塑封體暴露所述連接端子。
  2. 如請求項1所述的半導體封裝方法，其中當所述至少一個半導體器件為多個半導體器件時，所述S330包括：在所述多個半導體器件與所述第一載板形成精確對準但所述多個對準焊點仍處於熔融或部分熔融狀態時，利用壓平板對所述多個半導體器件的所述有源表面進行壓平處理，使得所述多個半導體器件的所述有源表面基本位於與所述第一載板平行的同一平面內，直至所述對準焊點基本凝固，然後移除所述壓平板。
  3. 如請求項1所述的半導體封裝方法，其中當所述至少一個半導體器件為多個半導體器件時，所述半導體封裝方法在所述S330和所述S340之間還包括：再次使所述對準焊點熔融或部分熔融後，利用壓平板對所述多個半導體器件的所述有源表面進行壓平處理，使得所述多個半導體器件的所述有源表面基本位於與所述第一載板平行的同一平面內，直至所述對準焊點基本凝固，然後移除所述壓平板。
  4. 如請求項1所述的半導體封裝方法，其中所述S340包括：在移除所述第一載板之前，將所述至少一個半導體器件、所述第一載板和所述第二載板作為整體進行翻轉。
  5. 如請求項1所述的半導體封裝方法，其中所述S350包括：在進行塑封之前，將所述至少一個半導體器件和所述第二載板作為整體進行翻轉。
  6. 如請求項1所述的半導體封裝方法，其中所述S360包括：在移除所述第二載板之前，將包覆有至少一個半導體器件的所述塑封體和所述第二載板作為整體進行翻轉。
  7. 如請求項1所述的半導體封裝方法，其中在所述S360之後還包括S370：在所述塑封體暴露所述連接端子的表面上依次形成互連層和外部端子，使得所述連接端子通過所述互連層電連接至所述外部端子。
  8. 如請求項7所述的半導體封裝方法，其中所述S370包括：在形成所述互連層和所述外部端子之前，將包覆有至少一個半導體器件的所述塑封體進行翻轉。
  9. 如請求項1所述的半導體封裝方法，其中所述多個第一對準焊接部和所述多個第二對準焊接部中的任一者具有對準焊接凸點的形態，且另一者具有與所述對準焊接凸點對應的對準焊盤的形態；或者所述多個第一對準焊接部和所述多個第二對準焊接部均具有對準焊接凸點的形態。
  10. 如請求項9所述的半導體封裝方法，其中所述對準焊接凸點由焊錫製成，且所述焊接通過熔融焊錫來進行。
  11. 如請求項10所述的半導體封裝方法，其中在所述S310中，在所述多個第一對準焊接部和/或第二對準焊接部上預先塗有黏性助焊劑，且所述S330包括：在進行所述焊接之前，將包括所述至少一個半導體器件與所述第一載板的整體進行翻轉，以使得所述至少一個半導體器件的所述有源表面向下。
  12. 如請求項10所述的半導體封裝方法，其中在所述S330後，所述半導體封裝方法還包括：將包括所述至少一個半導體器件與所述第一載板的整體進行翻轉，使得所述有源表面朝向下方，且再次使所述多個對準焊點熔融或部分熔融後進行降溫凝固。
  13. 如請求項1所述的半導體封裝方法，還包括：對所述塑封體的包覆所述至少一個半導體器件的無源表面的一側進行減薄。
  14. 如請求項7所述的半導體封裝方法，還包括：在形成所述互連層和所述外部端子後，進行切割。
  15. 如請求項1所述的半導體封裝方法，還包括：在移除所述第一載板時或在移除所述第一載板後，還移除至少部分所述對準焊點。
  16. 如請求項7所述的半導體封裝方法，其中所述互連層按遠離所述連接端子的方向依次包括重佈線層和凸點下金屬層。
  17. 一種半導體元件，所述半導體元件是通過如請求項1至請求項16中的任一項所述的半導體封裝方法進行封裝的。
  18. 一種電子設備，包含如請求項17所述的半導體元件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117198897A (zh) * 2022-06-01 2023-12-08 矽磐微电子(重庆)有限公司 半导体结构的板级封装方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
CN101213661A (zh) * 2005-06-29 2008-07-02 皇家飞利浦电子股份有限公司 组件、子组件和制造它们的方法
TWI345296B (en) * 2007-08-07 2011-07-11 Advanced Semiconductor Eng Package having a self-aligned die and the method for making the same, and a stacked package and the method for making the same
US20130228916A1 (en) * 2012-03-02 2013-09-05 Texas Instruments Incorporated Two-solder method for self-aligning solder bumps in semiconductor assembly
CN105448862B (zh) * 2014-09-29 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US9859244B2 (en) * 2016-03-24 2018-01-02 International Business Machines Corporation Chip alignment utilizing superomniphobic surface treatment of silicon die
US10361140B2 (en) * 2016-06-10 2019-07-23 International Business Machines Corporation Wafer stacking for integrated circuit manufacturing
TWI687986B (zh) * 2018-11-16 2020-03-11 典琦科技股份有限公司 晶片封裝體的製造方法
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法
CN111863635A (zh) * 2019-04-28 2020-10-30 无锡华润安盛科技有限公司 半导体封装方法
CN112018047A (zh) * 2019-05-29 2020-12-01 中芯长电半导体（江阴）有限公司 芯片封装结构及芯片封装方法
CN211102041U (zh) * 2019-12-05 2020-07-28 苏州瀚瓦电子科技有限公司 电路板焊接夹具
CN111554631A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法

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