KR20220093033A - 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스 - Google Patents

반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스 Download PDF

Info

Publication number
KR20220093033A
KR20220093033A KR1020210177218A KR20210177218A KR20220093033A KR 20220093033 A KR20220093033 A KR 20220093033A KR 1020210177218 A KR1020210177218 A KR 1020210177218A KR 20210177218 A KR20210177218 A KR 20210177218A KR 20220093033 A KR20220093033 A KR 20220093033A
Authority
KR
South Korea
Prior art keywords
alignment
semiconductor
carrier substrate
semiconductor device
solder
Prior art date
Application number
KR1020210177218A
Other languages
English (en)
Inventor
리 웨이핑
Original Assignee
상하이 이부 세미컨덕터 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 상하이 이부 세미컨덕터 컴퍼니 리미티드 filed Critical 상하이 이부 세미컨덕터 컴퍼니 리미티드
Publication of KR20220093033A publication Critical patent/KR20220093033A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03005—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for aligning the bonding area, e.g. marks, spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11005—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for aligning the bump connector, e.g. marks, spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 출원은 반도체 패키징 방법, 반도체 어셈블리 및 전자 디바이스를 공개하며, 반도체 패키징 방법은 적어도 하나의 반도체 소자와 제1 캐리어 기판을 제공하는 단계로서, 반도체 소자는 각각 연결단자가 형성된 능동 표면과 복수의 제1 정렬 솔더링부가 형성된 수동 표면을 구비하고, 제1 캐리어 기판에 복수의 제1 정렬 솔더링부와 각각 대응되는 복수의 제2 정렬 솔더링부가 형성되는 단계; 반도체 소자를 제1 캐리어 기판에 배치하여, 제1 정렬 솔더링부를 제2 정렬 솔더링부와 대체로 정렬시키는 단계; 제1 정렬 솔더링부와 제2 정렬 솔더링부를 용접하여 정렬 솔더조인트를 형성함으로써, 반도체 소자를 제1 캐리어 기판에 정확하게 정렬하고 고정시키는 단계; 반도체 소자의 능동 표면에 제2 캐리어 기판을 부착한 후, 제1 캐리어 기판을 제거하는 단계; 제2 캐리어 기판의 반도체 소자가 소재하는 측에 몰딩을 수행하여 반도체 소자를 감싸는 몰딩체를 형성하는 단계; 및 제2 캐리어 기판을 제거하여 몰딩체로부터 연결 단자를 노출시키는 단계를 포함한다.

Description

반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스{A method of packaging semiconductor, semiconductor assembly and an electric device comprising the same}
본 출원의 실시예는 반도체 제조기술 분야에 관한 것으로서, 특히 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스에 관한 것이다.
반도체 패키지 및 시스템은 줄곧 설계 측면에서 밀집화, 소형화, 경량화, 박형화를 추구함과 동시에, 기능 측면에서 고집적도와 다기능성을 추구해오고 있다. 현재 상기 기술 요구를 충족시키기 위하여 다양한 패키징 기술, 예를 들어 팬아웃(Fan-out)형 웨이퍼 레벨 패키징, 칩렛 패키징(chiplet), 이종 집적화(heterogeneous integration), 2.5차원/3차원(2.5D/3D) 패키징 등이 제안되었다. 이러한 패키징 기술은 각자 다른 장점과 특성을 지니고 있으나, 모두 기술적인 문제가 일부 존재한다. 종래의 팬아웃형 패키징을 예로 들면, 비틀림(warpage), 다이 시프트(die shift), 표면 평탄도(toporgraphy), 칩과 몰드 간의 비평면성(chip-to-mold non-planarity), 패키징의 신뢰성(Reliability) 등과 같은 여러 가지 기술문제에 직면해 있다. 업계 내에서 장비, 재료, 공정내용 등의 개진을 통해 이러한 기술문제를 개선하고자 지속적으로 노력하고 있으나, 일부 기술문제의 경우, 특히 비틀림, 다이 시프트 및 각기 다른 칩 간의 표면 공면성 문제는 경제적이면서 효과적인 해결방안이 아직 없다.
또한, 각종 하이엔드 반도체 패키지와 시스템 제조 과정에도 일부 공통 기술이 존재하며, 종종 반도체 소자의 고정밀도 배치 및 고정과 관련된다. 이러한 공정 단계는 일반적으로 고정밀도 칩 마운팅(pick and place 또는 die bonder) 장비에 의해 수행되나, 픽앤플레이스 속도가 제한적이어서 생산 속도가 매우 느릴 뿐만 아니라, 장비의 비용도 높아 기술발전과 보급에 큰 걸림돌이 된다.또한, 각종 하이엔드 반도체 패키지와 시스템 제조 과정에도 일부 공통 기술이 존재하며, 종종 반도체 소자의 고정밀도 배치 및 고정과 관련된다. 이러한 공정 단계는 일반적으로 고정밀도 칩 마운팅(pick and place 또는 die bonder) 장비에 의해 수행되나, 픽앤플레이스 속도가 제한적이어서 생산 속도가 매우 느릴 뿐만 아니라, 장비의 비용도 높아 기술발전과 보급에 큰 걸림돌이 된다.
본 출원은 상기 일부 핵심적인 기술문제를 해결하고자 하는데 목적이 있다.
본 출원은 적어도 종래 기술에 존재하는 상기 및 기타 기술문제를 해결할 수 있는 참신하고 혁신적인 반도체 패키징 방법, 반도체 어셈블리 및 상기 반도체 어셈블리를 포함하는 전자 디바이스를 제공하고자 한다.
본 출원은 일 측면으로 반도체 패키징 방법을 제공하며, 이는 적어도 하나의 반도체 소자와 제1 캐리어 기판을 제공하는 단계로서, 상기 반도체 소자는 각각 서로 대향하는 능동 표면과 수동 표면을 구비하며, 상기 능동 표면에 연결단자가 형성되고, 상기 수동 표면에 복수의 제1 정렬 솔더링부가 형성되며, 상기 제1 캐리어 기판에 상기 복수의 제1 정렬 솔더링부와 각각 대응되는 복수의 제2 정렬 솔더링부가 형성되는 단계; 상기 적어도 하나의 반도체 소자를 상기 제1 캐리어 기판에 배치하여, 상기 복수의 제1 정렬 솔더링부를 상기 복수의 제2 정렬 솔더링부와 대체로 정렬시키는 단계; 상기 복수의 제1 정렬 솔더링부와 상기 복수의 제2 정렬 솔더링부를 용접하여 복수의 정렬 솔더조인트를 형성함으로써, 상기 반도체 소자를 상기 제1 캐리어 기판에 정확하게 정렬하고 고정시키는 단계; 상기 적어도 하나의 반도체 소자의 상기 능동 표면에 제2 캐리어 기판을 부착한 후, 상기 제1 캐리어 기판을 제거하는 단계; 상기 제2 캐리어 기판의 상기 적어도 하나의 반도체 소자가 소재하는 측에 몰딩을 수행하여 상기 적어도 하나의 반도체 소자를 감싸는 몰딩체를 형성하는 단계; 및 상기 제2 캐리어 기판을 제거하여 상기 몰딩체로부터 상기 연결 단자를 노출시키는 단계를 포함한다.
본 출원은 다른 측면으로 반도체 어셈블리를 제공하며, 상기 반도체 어셈블리는 상기 반도체 패키징 방법을 통해 패키징이 수행된다.
본 출원은 또 다른 측면으로 상기 반도체 어셈블리를 포함하는 전자 디바이스를 제공한다.
상기 설명은 단지 본 출원의 기술방안을 보다 명확하게 이해하고 명세서의 내용에 따라 실시할 수 있도록 본 출원에 대해 개략적으로 기술한 것에 불과하다는 점을 이해해야 한다. 본 출원의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 출원의 구체적인 실시방식을 상세히 설명한다.
도 1은 종래 기술에 따른 칩퍼스트(chip-first) 팬아웃 패키징 과정 중 배치 오정렬 또는 몰드 플로우(mold flow) 밀림으로 인한 다이 시프트 및 칩 회전현상을 나타낸 설명도이다.
도 2는 도 1에 도시된 다이 시프트 및 회전 후에 형성되는 언더 범프 금속(UBM) 및 재배선층(RDL) 트레이스의 미스매치(또는 오정렬) 상태 설명도이다.
도 3은 본 출원의 실시방식에 따른 패키징 방법의 흐름도이다.
도 4a 내지 도 4i는 본 출원의 일 예시적 실시예에 따른 패키징 방법을 도식적으로 설명한 단면도이다.
본 출원은 이하의 설명에 참고 도면의 적어도 하나의 실시예를 포함하며, 도면에서 유사한 숫자로 동일하거나 유사한 구성요소를 표시한다. 비록 이하의 설명은 주로 구체적인 실시예에 기초한 것이나, 당업계의 보통의 기술자라면 이하의 설명은 첨부된 청구항 및 등가의 내용에 의해 정의되며, 이하의 설명 및 첨부도면에 의해 지지되는 본 출원의 발명 구상 및 범위 내에 포함되는 대체, 변형, 및 등가의 기술 수단 또는 방안을 포괄하고자 하는데 목적이 있음을 이해하여야 한다. 이하의 설명에서, 본 출원에 대한 충분한 이해를 돕기 위해 구체적인 배치, 조성, 및 공정 등과 같은 일부 구체적인 내용을 제공한다. 기타 상황에서, 본 출원에 대한 불필요한 혼동을 피하기 위하여, 공지된 공정 및 제조기술의 구체적인 세부 내용은 설명하지 않는다. 또한, 첨부도면에 도시된 각종 실시예는 도식적으로 도시한 것이며 반드시 비율대로 도시한 것은 아니다.
반도체 어셈블리(반도체 패키지라고도 칭함)는 현대 전자 디바이스 또는 제품의 핵심 부재이다. 반도체 어셈블리는 소자의 수량 및 밀도 측면에서 대체적으로 디스크리트 반도체 어셈블리, 다시 말해, 단일한 디지털 논리 프로세서, 다이오드, 트리오드와 같은 단일칩 어셈블리; 이미지 센서(CIS)와 이미지 프로세서(ASIC)의 모듈, 중앙처리장치(CPU)와 동적 메모리(DRAM) 스택과 같은 멀티칩 어셈블리; 및 핸드폰 중의 RF 프론트 엔드 모듈(FEM), 핸드폰 및 스마트 워치 중의 디스플레이 스크린 모듈과 같은 시스템 레벨 어셈블리로 분류된다. 통상적으로, 시스템 레벨 패키지에 비교적 광범위하고 많은 소자가 포함되며, 반도체 소자 이외에, 수동 소자(레지스터, 커패시터, 인덕터) 및 기타 소자, 심지어 어셈블리를 더 포함한다.
본문 중의 반도체 어셈블리는 능동 및 수동 소자를 포함할 수 있으며, 바이폴라 트랜지스터, 전계효과 트랜지스터, 집적회로 등의 능동소자 및 칩 레지스터, 커패시터, 인덕터, 집적 수동 디바이스(IPD), 마이크로 전자기계 시스템(MEMS) 등의 수동 소자를 포함하나 이에 한정되지 않는다. 각종 능동 및 수동 소자 사이에 각종 전기적 연결 관계를 구축함으로써, 반도체 어셈블리가 고속 계산과 기타 유용한 기능을 실행할 수 있는 회로를 형성한다.
현재, 반도체 제조는 통상적으로 두 가지 복잡한 제조공정인 웨이퍼를 제조하는 전공정과 패키지를 제조하는 후공정을 포함하며, 각각의 공정은 모두 수백가지의 단계와 관련된다. 웨이퍼를 제조하는 전공정은 웨이퍼의 표면에 복수의 칩(die)을 형성하는 것과 관련되며, 각각의 칩은 통상적으로는 동일하고, 또한 내부에 능동 및/또는 수동 유닛이 전기적으로 연결되어 형성되는 회로를 포함한다. 패키지를 제조하는 후공정은 완성된 웨이퍼로부터 개별 칩을 분리하고, 반도체 어셈블리로 패키징 하여 전기적 연결, 구조적 지지, 환경적 격리를 제공함과 동시에, 전자제품의 후속 조립에 편의를 제공하는 등과 관련된다.
반도체 제조의 중요한 목표는 보다 작은 반도체 소자, 패키지와 어셈블리를 생산하는 것이다. 작은 제품일수록 통상적으로 집적도가 더 높고, 소비 전력은 더 적으며, 더 높은 성능을 구비하면서 면적/부피가 더 작으며, 이는 최종 제품의 시장 성과에 매우 중요하다. 한편으로는 전공정인 웨이퍼 공정의 개선을 통해 보다 작은 집적회로를 제작하여, 칩을 축소시키고, 밀도를 증가시키며 성능을 향상시킬 수 있다. 다른 한편으로는 후공정인 패키징 공정에서 패키지 설계, 공정 및 패키지 소재의 개선을 통해 추가적으로 반도체 어셈블리의 크기를 감소시키고, 밀도를 증가시키며 성능을 향상시킬 수 있다.
현재 후공정인 패키지 공정에서, 비교적 참신하고 효과적인 패키징 방식은 팬아웃 패키징이다. 팬아웃 패키징은 절단된 웨이퍼로부터의 하나 또는 복수의 합격 칩(die)을 몰딩 화합물로 감싸고 재배선층(RDL)을 거쳐 상호 연결된 트레이스를 칩의 상호 연결된 패드로부터 외부의 솔더볼로 인출하여 보다 높은 I/O 밀도와 유연한 집적도를 구현하는 패키징 기술이다. 팬아웃 패키징은 주로 칩 퍼스트(chip-first)형 패키징과 칩 라스트(chip-last)형 패키징으로 구분할 수 있다. chip-first형 패키징은 또한 능동 페이스다운(face-down)형 및 능동 페이스업(face-up)형으로 구분할 수 있다.
chip-first/face-down형 패키징의 메인 스트림 공정은, 절단을 거친 웨이퍼로부터 칩을 픽업하고 접착필름이 부착된 캐리어 기판에 배치하여, 능동 표면이 접착필름을 향하도록 하는 단계; 몰딩 화합물을 사용하여 칩이 장착된 측을 몰딩하는 단계; 캐리어 기판(접착필름과 함께)을 제거하여 칩의 능동 표면을 노출시키는 단계; 칩의 능동 표면에 상호연결층(재배선층(RDL)과 언더 범프 금속(UBM) 포함)을 형성하는 단계; 상호연결층에 솔더볼을 형성하는 단계로서, 칩의 상호연결 패드 또는 상호연결 범프는 상호연결층을 통해 솔더볼과 전기적 연결을 구현하는 단계; 및 절단하여 독립된 반도체 어셈블리를 형성하는 단계와 같은 주요 단계를 포함할 수 있다.
chip-first/face-up형 패키징 공정은 chip-first/face-down형 패키징 공정과 대체로 동일할 수 있으며, 주요 차이점은, 칩을 픽업하여 접착필름이 부착된 캐리어 기판에 배치할 때 능동 표면이 접착필름과 등지도록 하는 단계; 몰딩 후 칩의 능동 표면 측 몰딩 화합물을 박화시켜 칩의 능동 표면의 상호연결 범프를 노출시키는 단계; 및 상호연결층과 솔더볼이 형성된 후 캐리어 기판을 제거하는 단계를 포함한다는데 있다.
팬아웃 패키징이 현재 직면한 기술문제는 칩의 고정밀 배치 및 위치 고정에 있어 효율적이고 경제적인 방법이 여전히 부족하다는 것이다. 종종 칩의 배치 정밀도가 높을수록, 장비의 원가가 높아지고, 생산효율은 낮아질 뿐만 아니라, 칩 픽앤플레이스 장비의 정밀도가 0.5 미크론 한계를 돌파하기 어렵다. 또한, 칩을 접착필름에 배치한 후, 접착필름으로 위치가 접착 고정되나, 점성 접착필름은 변형 가능성이 있어 몰딩 과정에서 몰딩재가 흐르면서 칩이 밀리는 현상을 형성하여, 접착필름 상에서 칩의 이동과 회전을 초래한다. 몰딩 공정에 사용되는 비교적 높은 온도는 이러한 문제를 더욱 가중시킨다. 칩의 이동과 회전의 또 다른 원인은 몰딩체 내의 내부 응력이다. 종래의 chip-first/face-down 패키징 공정으로 구체화하면, 몰딩 과정은 가열 사출하고, 몰딩재를 고온에서 유지하여 부분 경화하며, 냉각하는 3단계를 포함한다. 일반적으로 이후 몰딩재를 항온으로 가열하여 완전 경화시키는 단계가 더 있을 수 있다. 칩, 몰딩재, 접착필름, 캐리어 기판 등은 열팽창계수에 차이가 있기 때문에, 몰딩 과정에서 각종 재료의 열팽창계수의 미스매치 및 몰딩재의 경화 수축으로 인해 몰딩체의 불균일한 내부 응력을 초래하고, 더 나아가 다이 시프트 및/또는 회전(도 1의 우측 하부의 칩 배열)과 몰딩체(칩과 캐리어 기판이 몰딩재로 감싸져 성형된 형태)의 비틀림을 초래한다. 다이 시프트 및/또는 회전은 나아가 후속 형성되는 재배선층(RDL) 트레이스 및 언더 범프 금속(UBM) 위치의 미스매치 또는 오정렬을 초래하며(도 2의 우측 상부의 다이 시프트와 회전이 발생한 후의 상태), 이에 따라 양품률이 대폭 낮아질 수 있다. 몰딩체의 비틀림은 즉 재배선층(RDL)과 언더 범프 금속(UBM)을 포함하는 후속 패키징 공정에 어려움을 초래할 수 있으며, 심할 경우 심지어 제조를 계속할 수 없게 된다.
본 출원의 목적은 적어도 상기 기술문제를 해결할 수 있는 새롭고 혁신적인 패키징 방법을 제공하고자 하는데 있다.
본 출원의 실시예에 따른 패키징 방법은 땜납이 용융 또는 부분 용융 상태일 때 반도체 소자와 캐리어 기판 간의 정렬 솔더조인트(joint)의 자기정렬 능력을 이용하여 반도체 소자를 제1 캐리어 기판 상의 목표 위치에 자동으로 정확하게 정렬시키고, 땜납이 응고된 후 반도체 소자에 대한 위치 고정을 달성할 수 있으며, 여기서 반도체 소자의 수동 표면(즉, 능동표면의 반대면) 및 제1 캐리어 기판의 일측에 각각 제1 정렬 솔더링부와 상응하는 제2 정렬 솔더링부(예를 들어, 그 중 하나는 정렬 솔더범프이고, 다른 하나는 정렬 패드이거나; 또는 둘 모두 정렬 솔더범프이다)를 미리 형성한다. 상기 패키징 방법은 반도체 소자를 제1 캐리어 기판 상의 목표 위치에 배치하여 제1 정렬 솔더링부와 제2 정렬 솔더링부를 서로 접촉시킨 후, 제1 정렬 솔더링부와 제2 정렬 솔더링부 중의 하나(또는 둘)를 용융시켜 정렬 솔더조인트를 형성하며, 이때 반도체 소자가 제1 캐리어 기판 상의 목표 위치에 정확하게 정렬되지 않으면(즉, 제1 정렬 솔더링부와 제2 정렬 솔더링부가 정렬되지 않으면), 용융 또는 부분 용융 상태(액체 상태 또는 부분 액체 상태)인 정렬 솔더조인트가 최소 표면에너지 원리에 따라 자동으로 반도체 소자를 목표 위치로 정확하게 유도하여 표면에너지를 최소화하며, 또한 정렬 솔더조인트가 경화된 후 반도체 소자가 목표 위치에 견고하게 고정된 상태를 유지시킨다. 제1 정렬 솔더링부와 제2 정렬 솔더링부(부피, 기하 형상, 성분, 위치, 분포 및 수량 등 측면을 포함하나 이에 한정되지 않는다)는 가장 정확하고, 효과적이며, 고효율의 신뢰할 수 있는 자기정렬 능력을 구현하도록 설계하는 것이 바람직하다. 용접 방식을 이용하여 접착필름의 접착 방식을 대체함으로써 반도체 소자를 제1 캐리어 기판에 고정시키므로, 비틀림 문제가 개선될 뿐만 아니라, 견고한 용접 방식을 통해 몰딩 과정에서 반도체 소자에 발생할 가능성이 있는 다이 시프트와 회전 문제를 방지할 수 있고, 또한 정렬 솔더조인트의 자기정렬 능력을 감안하여 반도체 소자를 픽업 및 배치할 때 소정의 배치 편차가 허용될 수 있어, 반도체 소자의 배치 정밀도(특히, 칩 마운팅 장치(pick and place 또는 die bonder))에 대한 요구를 현저히 낮출 수 있으며, 또한 반도체 소자의 픽업 및 배치 조작 속도가 현저히 향상되어 공정효율이 높아지고, 공정 원가가 절감된다.
또한, 본 출원의 실시예에 따른 패키징 방법은 상기한 바와 같이 정렬 솔더포인트를 통해 제1 캐리어 기판에 반도체 소자를 정렬시켜 고정하는 것을 기초로, 반도체 소자의 타측(즉 능동 표면)에 제2 캐리어 기판을 부착한 후 제1 캐리어 기판을 제거하고 몰딩 공정을 실행함으로써, 몰딩 공정을 실행할 때 제2 캐리어 기판을 통해 상기 반도체 소자의 능동 표면을 독립적으로 고정시키고 밀폐시켜 보호하므로, 종래의 chip-first/face-up형 패키징 과정과 비교하여, 몰딩 공정을 실행 후, 상호연결 범프 또는 상호연결 패드를 노출시키기 위해 몰딩체에 대해 박화(예를 들어 연마) 또는 천공을 수행할 필요가 없어, 몰딩 공정의 효율이 향상될 뿐만 아니라, 박화(예를 들어 연마) 또는 천공 등 과정으로 인한 반도체 소자의 능동 표면의 의외의 손상을 방지할 수 있어, 수율이 향상된다.
본문에서 사용되는 용어인 "반도체 소자"는 칩 제조공장(fab)에서 생산되는 칩(베어 칩, 다이, 웨이퍼 칩, 집적회로로 호환하여 칭할 수 있다), 즉 웨이퍼 절단 및 테스트를 거친 후 아직 패키징 되지 않은 칩을 의미하며, 이러한 칩에는 통상적으로 외부와 연결하기 위한 상호연결 패드(pad)만 있을 수 있다. 필요에 따라, 반도체 소자는 상호연결 패드에 상호연결 범프(bump)를 형성하는 등의 전처리(최소 부분 패키징)를 거친 칩일 수도 있으며, 반도체 소자는 적층된 칩 및 패키징된 칩 등의 부가적인 구조를 구비할 수도 있다.
본문에서 사용되는 용어인 "능동 표면"이란 일반적으로 반도체 소자의 회로기능을 갖는 측의 표면을 의미하며, 그 위에 상호연결 패드(또는 상호연결 패드에 형성되는 상호연결 범프)가 구비되고, 정면 또는 기능면으로 호환하여 칭할 수도 있다. 반도체 소자의 능동 표면은 회로기능을 갖지 않는 타측 표면(수동 표면 또는 배면으로 호환해서 칭할 수도 있다)과 서로 대향한다.
본문에서 사용되는 용어인 "연결단자"란 일반적으로 반도체 소자의 능동 표면상의 상호연결 패드 또는 상호연결 범프를 의미한다.
본문에서 사용되는 용어인 "정렬 솔더링부"란 일반적으로 당업계의 공지된 용접 방법을 통해 대응되는 다른 정렬 솔더링부에 용접하여 정렬시키기 위한 구조를 의미한다.
도 3은 본 출원의 실시방식에 따른 패키징 방법의 흐름 설명도이다. 도 3에 도시된 바와 같이, 상기 패키징 방법은 이하의 단계를 포함한다:
S310: 적어도 하나의 반도체 소자와 제1 캐리어 기판을 제공하는 단계로서, 상기 반도체 소자는 각각 서로 대향하는 능동 표면과 수동 표면을 구비하며, 상기 능동 표면에 연결단자가 형성되고, 상기 수동 표면에 복수의 제1 정렬 솔더링부가 형성되며, 상기 제1 캐리어 기판에 상기 복수의 제1 정렬 솔더링부와 각각 대응되는 복수의 제2 정렬 솔더링부가 형성된다.
일부 실시예에서, 상기 반도체 소자는 복수개이다. 예시로서, 상기 복수의 반도체 소자는 기능, 치수 또는 형상 면에서 적어도 부분적으로 서로 다를 수도 있고, 서로 같을 수도 있다. 구체적인 공정 조건 또는 실제 필요에 따라(예를 들어, 상기 캐리어 기판과 상기 반도체 소자의 치수 형상, 상기 반도체 소자의 배치 간격 또는 패키지의 치수 형상, 제작 공정 규범, 반도체 어셈블리의 기능 설계 등) 상기 반도체 소자의 유형과 구체적인 수량을 적절히 선택할 수 있음을 이해하여야 하며, 본 출원에서는 이에 대해 특별히 한정하지 않는다.
일부 실시예에서, 상기 캐리어 기판은 유리 캐리어 기판, 세라믹 캐리어 기판, 금속 캐리어 기판, 유기 고분자 소재 캐리어 기판 또는 실리콘 웨이퍼 또는 상기 두 종류, 심지어 두 종류 이상의 캐리어 기판의 조합이다.
일부 실시예에서, 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부 중의 어느 하나는 정렬 솔더범프이고, 다른 하나는 상기 정렬 솔더범프와 대응되는 정렬 패드이다. 다른 일부 실시예에서, 상기 제1 정렬 솔더링부와 상기 제2 솔더링부는 모두 정렬 솔더범프이고 또한 이 둘의 용융점은 같을 수도 있고 다를 수도 있다. 예시로서, 상기 정렬 솔더범프는 당업계의 공지된 범프 제작 공정(예를 들어, 전기도금법, 볼 어태치법, 스텐실 인쇄법, 증발/스퍼터링법 등)을 이용하여 반도체 소자(예를 들어, 웨이퍼) 또는 제1 캐리어 기판에 미리 제작할 수 있다. 예시로서, 상기 정렬 패드는 증착(예를 들어, 금속층)-포토에칭-에칭 공정을 이용하여 반도체 소자(예를 들어, 웨이퍼) 및 제1 캐리어 기판상에 미리 제작할 수 있다. 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부는 정렬 목적을 위해 서로 용접될 수만 있다면, 임의의 다른 용접 구조 또는 형태를 채택해도 된다는 점을 이해하여야 한다.
일부 실시예에서, 상기 제1 정렬 솔더링부는 부피, 크기, 기하 형상, 성분, 분포, 위치 및 수량 등 방면에서 상기 제2 정렬 솔더링부와 서로 대응됨으로써, 서로 용접을 통해 상기 반도체 소자를 상기 제1 캐리어 기판에서 상응하는 목표 위치에 정확하게 정렬시킬 수 있다.
구체적인 공정 조건 또는 실제 수요(예를 들어, 상기 제1 캐리어 기판과 상기 반도체 소자의 크기 형상, 상기 반도체 소자의 배치 간격 또는 패키지 크기 형상 등)에 따라 상기 제1 정렬 솔더링부 및/또는 상기 제2 정렬 솔더링부의 구체적인 부피, 크기, 기하 형상, 성분, 분포, 위치와 수량을 적절하게 선택할 수 있음을 이해하여야 하며, 본 출원은 이에 대해 특별히 한정하지 않는다. 예를 들어, 모든 반도체 소자에 대하여, 기능, 크기 또는 형상이 서로 동일한지 여부에 관계없이, 상기 제1 정렬 솔더링부는 모두 대체로 동일한 부피, 크기, 기하 형상 또는 성분으로 형성될 수 있고, 제1 캐리어 기판 상의 상기 제2 정렬 솔더링부 역시 모두 대체로 동일한 부피, 크기, 기하 형상 또는 성분으로 형성되어, 후속 공정의 복잡도를 낮추고 패키징 효율을 높일 수 있다. 또한 예를 들어, 기능, 크기 또는 형상이 상이한 반도체 소자에 대하여, 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부는 상이한 부피, 크기, 기하 형상 또는 성분으로 형성되어, 후속되는 용접 공정 후 상이한 솔더조인트 높이를 형성함으로써, 특정 기능을 구현하거나 또는 특정 요구를 충족시킬 수 있다. 일부 실시예에서, 복수의 반도체 소자에 대해, 상기 제1 정렬 솔더링부 및/또는 상기 제2 정렬 솔더링부는 후속으로 정렬 솔더조인트를 형성한 후, 상기 복수의 반도체 소자의 능동 표면이 상기 제1 캐리어 기판과 평행한 동일 평면 내에 위치할 수 있도록 설치된다.
일부 실시예에서, 상기 연결단자는 상호연결 패드 자체이다. 대체 실시예에서, 상기 연결단자는 상호연결 범프이다. 예시로서, 상기 상호연결 범프는 당업계의 공지된 범프 제작 공정(예를 들어, 전기도금법, 볼 어태치법, 스텐실 인쇄법, 증발/스퍼터링법 등)을 이용하여 반도체 소자(예를 들어, 웨이퍼) 상의 상호연결 패드에 미리 제작할 수 있다. 예를 들어, 상기 상호연결 범프는 전도성 필러 형태일 수 있다.
예시적인 실시예로서, 도 4a에 도시된 바와 같이, 복수의 반도체 소자와 제1 캐리어 기판(420)을 제공한다. 복수의 반도체 소자 중, 적어도 2개의 반도체 소자(410, 410')는 같지 않으며, 예를 들어 크기 및/또는 기능이 상이하다. 각 반도체 소자(410)(및/또는 410')의 능동 표면(411)에 상호연결 패드(412)를 분포시켜 형성하고, 수동 표면(413)에 복수의 정렬 솔더범프(414)를 형성한다. 제1 캐리어 기판(420)의 일 표면에 각 반도체 소자(410)(및/또는 410')상의 정렬 솔더 범프(414)와 동일한 배열(또는 상대적 위치 관계)에 따라 대응되는 복수의 정렬 패드(424)를 형성한다. 선택적으로, 반도체 소자 이외에, 유사한 구조를 수동 소자에 제공할 수도 있다. 예를 들어 도 4에 도시된 부호 표기 410'은 수동 소자로 대체될 수 있다.
S320: 상기 적어도 하나의 반도체 소자를 상기 제1 캐리어 기판에 배치하여, 상기 복수의 제1 정렬 솔더링부가 상기 복수의 제2 정렬 솔더링부와 대체로 정렬되도록 하는 단계.
일부 실시예에서, 상기 "대체로 정렬된다"는 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부가 각각 서로 접촉되나, 단 상기 수동 표면과 수직인 방향에서는 정확하게 정렬되지 않는 상태를 포함한다. 본문 중의 "정렬"은 일반적으로 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부의 중심이 상기 수동 표면과 수직인 방향에서 정렬되는 것을 의미한다. 설명해 두어야 할 점으로, 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부가 "대체로 정렬된다"는 것은 아래 본문과 같이 용접 과정 중 용융 또는 부분 용융 상태에 처한 정렬 솔더조인트의 최소 표면에너지 원리에 의해 자체적으로 정렬할 수 있는 정도에 이르도록, 적어도 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부 간의 접촉이 존재함을 나타낸다. 따라서 "대체로 정렬된다"는 정확하게 정렬되지는 않았으나 적어도 물리적인 접촉이 있는 상태를 포함하며, 단 정확하게 정렬된 상태 역시 배제하지 않는다.
이해하여야 할 점은, 단계 S320에서 반도체 소자를 제1 캐리어 기판에 배치 시, 반도체 소자의 수동 표면이 제1 캐리어 기판을 향하고(즉, 제1 정렬 솔더링부가 형성된 표면), 반도체 소자의 능동 표면은 제1 캐리어 기판을 등진다.
예시적인 실시예로서, 도 4b에 도시된 바와 같이, 반도체 소자(410)(및/또는 410')를 제1 캐리어 기판(420)에 배치하여, 정렬 솔더 범프(414)를 대응되는 정렬 패드(424)와 접촉시킨다. 이때, 정렬 솔더 범프(414)와 정렬 패드(424)는 정렬되지 않으며, 즉 정렬 솔더 범프(414)의 수직 중심선(L1)과 정렬 패드(424)의 수직 중심선(L2)은 중첩되지 않는다.
S330: 상기 복수의 제1 정렬 솔더링부와 상기 복수의 제2 정렬 솔더링부를 용접하여 복수의 정렬 솔더조인트를 형성함으로써, 상기 적어도 하나의 반도체 소자를 정확하게 정렬시켜 상기 제1 캐리어 기판에 고정시키는 단계.
설명해 두어야 할 점으로, "정확하게 정렬시킨다"는 상기 반도체 소자의 상기 제1 캐리어 기판 상의 실제 위치와 목표 위치 간의 편차가 당업계에서 허용되는 범위 내인 상태를 나타낸다. 상기 정확한 정렬은 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부의 용접으로 형성된 솔더조인트가 용접 과정 중의 용융 또는 부분 용융 상태에서 나타나는 최소 표면에너지 원리를 이용하여 구현되는 것임을 이해하여야 한다. 구체적으로, 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부가 서로 접촉되나 반도체 소자의 수동 표면 또는 제1 캐리어 기판과 수직인 방향에서는 정확하게 정렬되지 않은 경우, 용접 과정에서, 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부 중 정렬 솔더범프로서의 일측이 용융 또는 부분 용융되어 정렬 패드 또는 다른 정렬 솔더범프로서의 타측을 침윤시키거나, 또는 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부가 모두 정렬 솔더범프로서 용융 또는 부분 용융되어, 용융 또는 부분 용융 상태의 정렬 솔더조인트를 형성하며, 이때 최소 표면에너지 원리에 따라, 용융 또는 부분 용융 상태의 정렬 솔더조인트가 상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부가 정렬 상태에 가까워지도록 변형 이동함으로써, 캐리어 기판에 비해 가벼운 반도체 소자를 캐리어 기판 상의 목표 위치에 정확하게 정렬시킬 수 있다.
상기 제1 정렬 솔더링부와 상기 제2 정렬 솔더링부를 용접한 후, 이에 의해 형성된 정렬 솔더조인트 자체의 높이(상기 반도체 소자의 수동 표면 또는 상기 캐리어 기판과 수직인 방향에서)로 인해, 상기 반도체 소자의 수동 표면과 상기 캐리어 기판이 서로 이격되어 이들 사이에 소정의 공간이 형성된다는 점을 이해하여야 한다.
일부 실시예에서, 상기 정렬 솔더범프는 땜납으로 제조되고, 또한 상기 용접은 당업계의 공지된 각종 땜납을 용융시키는 용접 방식을 채택할 수 있으며, 리플로우 솔더링, 레이저 솔더링, 고주파 솔더링, 적외선 솔더링 등을 포함하나 이에 한정되지 않는다. 예시로서, 솔더 플럭스 또는 솔더 페이스트를 사용하여 용접할 수 있다.
예시적인 실시예로서, 도 4c에 도시된 바와 같이, 정렬 솔더 범프(414)와 정렬 패드(424)를 용접하여 정렬 솔더조인트(416)를 형성한다. 용접 과정에서, 용융 상태에 놓인 정렬 솔더 범프(414)가 정렬 패드(424)를 침윤시킬 수 있으며, 자신의 최소 표면에너지 원리에 따라 정렬 패드(424)와 자기정렬을 수행함으로써(즉, 정렬 솔더 범프(414)의 수직 중심선(L1)과 정렬 패드(424)의 수직 중심선(L2)이 중첩된다), 반도체 소자(410)(및/또는 410')가 제1 캐리어 기판(420)에서 정확한 정렬을 구현할 수 있도록 한다. 용접이 완료된 후, 반도체 소자(410)(및/또는 410')의 수동 표면(413)은 제1 캐리어 기판(420)과 서로 이격되어 공간을 형성한다.
일부 실시예에서, 단계 S330 이후, 상기 반도체 소자와 상기 제1 캐리어 기판을 전체적으로 뒤집어, 상기 반도체 소자의 상기 능동 표면이 아래를 향하도록 한 다음, 상기 정렬 솔더조인트를 용융 또는 부분 용융시킨 후 상기 정렬 솔더조인트가 응고되도록 온도를 낮추는 단계 S331를 더 포함한다. 이때 다시 용융 또는 부분 용융된 상기 정렬 솔더조인트는 상기 반도체 소자의 중량으로 인해 적당히 늘어나며, 이에 따라 자기정렬의 정밀도가 추가적으로 개선될 수 있다는 점을 이해하여야 한다. 설명해둘 점으로, 정렬 솔더조인트가 용융 상태 또는 부분 용융 상태일 때의 표면에너지로 인해, 반도체 소자가 자신의 중량으로 인해 제1 캐리어 기판으로부터 탈락되는 일은 발생하지 않는다. 대체 실시예로서, 단계 S310에서, 상기 복수의 제1 정렬 솔더링부 및/또는 제2 정렬 솔더링부에 미리 점성 플럭스를 코팅하며, 또한 단계 S330은상기 용접을 수행하기 전, 상기 반도체 소자와 상기 제1 캐리어 기판을 전체적으로 뒤집어, 상기 반도체 소자의 상기 능동 표면이 아래를 향하도록 하는 단계 S330'을 포함한다. 이때 뒤집힌 후, 용접 과정 중 용융 또는 부분 용융된 상기 정렬 솔더조인트는 상기 반도체 소자의 중량으로 인해 적당히 늘어나며, 이에 따라 자기정렬의 정밀도가 추가적으로 개선될 수 있음을 이해하여야 한다. 설명해 두어야 할 점으로, 점성 플럭스가 반도체 소자를 제1 캐리어 기판에 점착 연결시키므로, 반도체 소자는 뒤집힌 후 자신의 중량으로 인해 제1 캐리어 기판으로부터 탈락할 우려가 없어진다. 아래의 S340 단계 이전에, 상기 반도체 소자와 상기 제1 캐리어 기판을 전체적으로 다시 뒤집는 단계가 더 필요하다는 것을 이해하여야 한다.
일부 실시예에서, 상기 반도체 소자가 복수개인 경우, 단계 S330은 상기 반도체 소자와 상기 제1 캐리어 기판이 정확히 정렬되고 상기 정렬 솔더조인트가 여전히 용융 또는 부분 용융 상태인 경우, 가압판(leveling plate)을 이용하여 상기 복수의 반도체 소자의 능동 표면을 평탄화 처리함으로써, 상기 복수의 반도체 소자의 상기 능동 표면을 상기 제1 캐리어 기판과 대체로 평행한 동일 평면 내에 위치시키는 단계 S330"을 포함한다. 예시로서, S330"은 상기 복수의 반도체 소자의 능동 표면 상부에 상기 가압판을 배치하는 단계; 상기 제1 캐리어 기판을 향해 상기 가압판을 가압하여, 상기 복수의 반도체 소자의 상기 능동 표면을 상기 제1 캐리어 기판과 대체로 평행한 동일 평면 내에 위치시키는 단계; 가압 상태를 유지함과 동시에, 온도를 낮추어 상기 정렬 솔더조인트를 대체로 응고시키는 단계; 및 상기 가압판을 제거하는 단계를 포함한다. 대체 실시예로서, 상기 반도체 소자가 복수인 경우, 단계 S330 이후 다시 상기 정렬 솔더조인트를 용융 또는 부분 용융시킨 후, 가압판을 이용하여 상기 복수의 반도체 소자의 능동 표면을 평탄화 처리함으로써, 상기 복수의 반도체 소자의 상기 능동 표면을 상기 제1 캐리어 기판과 대체로 평행한 동일 평면 내에 위치시키는 단계 S332를 더 포함한다. 예시로서, 상기 S332는 다시 상기 정렬 솔더조인트를 용융 또는 부분 용융시키는 단계; 상기 복수의 반도체 소자의 능동 표면 상부에 상기 가압판을 배치하는 단계; 상기 제1 캐리어 기판을 향해 상기 가압판을 가압하여, 상기 복수의 반도체 소자의 상기 능동 표면을 상기 제1 캐리어 기판과 대체로 평행한 동일 평면 내에 위치시키는 단계; 가압을 유지함과 동시에, 온도를 낮추어 상기 정렬 솔더조인트를 대체로 응고시키는 단계; 및 상기 가압판을 제거하는 단계를 포함한다. 정렬 솔더조인트가 대체로 응고될 때까지 가압 상태를 유지한 다음 가압판을 제거하기 때문에, 용융 상태인 솔더조인트의 표면에너지가 다시 반도체 소자를 가압 전의 원래 높이로 복원시키는 것을 방지할 수 있다는 점을 이해할 수 있을 것이다.
예시적인 실시예로서, 도 4d에 도시된 바와 같이, 가열을 통해 다시 정렬 솔더조인트(416)가 용융 또는 부분 용융 상태에 처하도록 한 후, 복수의 반도체 소자(410)(및/또는 410')의 능동 표면(411)에 가압판(P)을 배치하고, 가압판(P)을 가압하여(즉 제1 캐리어 기판(420)을 향해) 평탄화 처리를 함으로써, 복수의 반도체 소자(410, 410')의 능동 표면을 제1 캐리어 기판(420)과 평행한 동일 평면 내에 위치시킨다. 이후, 가압 상태를 유지함과 동시에, 온도를 낮추어 정렬 솔더조인트(416)를 응고시킨 다음, 가압판(P)을 제거한다.
따라서, 모든 반도체 소자의 능동 표면을 모두 정확하게 정렬시켜 동일한 높이에 오도록 할 수 있다. 가압판에 적당한 압력을 인가하여, 용융 또는 부분 용융 상태인 정렬 솔더조인트를 적당히 변형시키고, 이를 통해 가압판을 수직으로(반도체 소자의 능동 표면 또는 제1 캐리어 기판에 대하여) 적당히 이동시켜 반도체 소자의 손상을 방지할 필요가 있음을 이해하여야 한다. 예시로서, 상기 제1 캐리어 기판의 제2 정렬 솔더링부 주변에 솔더 트랩(solder trap)을 미리 형성함으로써, 가압 과정에서 여분의 용융 땜납이 제어되지 않고 멋대로 유동하는 것을 방지할 수 있다.
일부 실시예에서, 상기 가압판을 이용한 평탄화 처리를 상기 뒤집은 후의 용접 처리 또는 재용융 처리와 결합시킨다. 예시로서, S330에서 S330'을 실행한 후 S330"를 실행하거나, 또는 S330'을 포함하는 S330을 실행한 후 S332를 실행하거나, 또는 S330"을 포함하는 S330을 실행한 후 S331을 실행하거나, 또는 S331을 실행할 때 S332를 실행한다.
S340: 상기 적어도 하나의 반도체 소자의 상기 능동 표면에 제2 캐리어 기판을 부착한 후, 상기 제1 캐리어 기판을 제거하는 단계.
상기 제2 캐리어 기판은 주로 상기 제1 기판을 제거한 후에도 상기 적어도 하나의 반도체 소자가 여전히 제자리에 고정되어 움직이지 않게 함으로써, 이후의 몰딩을 수행하기에 용이하도록 하기 위한 것임을 이해하여야 한다. 일부 실시예에서, 접착필름을 이용하여 상기 제2 캐리어 기판을 부착한다. 그러나, 제2 캐리어 기판에 대해 상기 적어도 하나의 반도체 소자의 고정을 유지시킬 수만 있다면, 어떠한 부착 방식이든 제2 캐리어 기판에 대해 모두 적용될 수 있다는 점을 이해할 수 있을 것이며, 본 출원은 이에 대해 특별히 한정하지 않는다.
일부 실시예에서, 상기 제2 캐리어 기판은 유리, 세라믹, 금속, 유기 고분자 소재 또는 실리콘 웨이퍼 또는 상기 2종 심지어 그 이상의 소재의 조합으로 제작된다.
일부 실시예에서, 박리, 에칭, 어블레이션 또는 연마 등 당업계의 기지의 공정을 통해 상기 제1 캐리어 기판을 제거할 수 있다. 예시로서, 박리 공정을 채택 시, 상기 반도체 소자의 수동 표면으로부터 상기 제1 캐리어 기판을 박리하기 용이하도록, 상기 제1 캐리어 기판과 상기 반도체 소자 사이의 용접 (즉 상기 정렬 솔더조인트에 대한)을 제거(desoldering)할 수 있다.
일부 실시예에서, 상기 제1 캐리어 기판을 제거할 때 또는 상기 제1 캐리어 기판을 제거한 후, 정렬 솔더조인트의 일부 또는 전부를 더 제거한다. 예시로서, 디솔더링, 에칭, 어블레이션 또는 연마 등 당업계의 공지된 공정을 통해 정렬 솔더조인트의 일부 또는 전부를 제거할 수 있다. 일부 실시예에서, 최종 반도체 어셈블리(즉, 패키징 완제품)의 일부분으로서 정렬 솔더조인트의 일부 또는 전부를 남겨, 전기적 연결(예를 들어, 전원 및 접지), 방열, 기계적 구조 등에 사용한다.
예시적 실시예에서, 도 4e에 도시된 바와 같이, 반도체 소자(410, 410')의 능동 표면(411)에 제2 캐리어 기판(430)을 부착한 후, 도 4f에 도시된 바와 같이, 정렬 솔더조인트(416)를 디솔더링함으로써, 반도체 소자(410, 410')의 수동 표면(413) 측으로부터 제1 캐리어 기판(420) 및 정렬 솔더조인트(416)를 제거한다.
S350: 상기 제2 캐리어 기판의 상기 적어도 하나의 반도체 소자가 소재하는 측에 몰딩을 수행하여 상기 적어도 하나의 반도체 소자를 감싸는 몰딩체를 형성하는 단계.
상기 몰딩을 통해, 상기 반도체 소자의 수동 표면과 측면이 감싸진다는 것을 이해하여야 한다.
일부 실시예에서, S340은 상기 제1 캐리어를 제거하기 전, 상기 적어도 하나의 반도체 소자, 상기 제1 캐리어 기판과 상기 제2 캐리어 기판을 전체적으로 뒤집는 단계를 포함한다. 일부 실시예에서, S350은 몰딩을 수행하기 전, 상기 적어도 하나의 반도체 소자와 상기 제2 캐리어 기판을 전체적으로 뒤집는 단계를 포함한다.
일부 실시예에서, 수지류 소재(예를 들어, 에폭시 수지)의 몰딩 화합물을 이용하여 몰딩을 수행한다.
예시적 실시예에서, 도 4g에 도시된 바와 같이, 반도체 소자(410)(및/또는 410')와 제2 캐리어 기판(430)을 전체적으로 뒤집어, 반도체 소자(410)(및/또는 410')의 수동 표면(413)이 위를 향하도록 하고 제2 캐리어 기판(430)은 반도체 소자(410)(및/또는 410')의 하부에 위치하도록 한 다음, 제2 캐리어 기판(430)의 상부(즉 반도체 소자(410)(및/또는 410')가 부착된 측)에 몰딩을 수행함으로써, 몰딩체(440)가 반도체 소자(410)(및/또는 410')의 수동 표면과 측면을 감싸도록 한다.
S360: 상기 제2 캐리어 기판을 제거하여 상기 몰딩체로부터 상기 연결단자를 노출시키는 단계.
일부 실시예에서, 박리, 에칭, 어블레이션 또는 연마 등 당업계의 기지의 공정을 통해 상기 제2 캐리어 기판을 제거할 수 있다.
예시적인 실시예로서, 도 4h에 도시된 바와 같이, 제2 캐리어 기판(430)의 제거를 통해, 몰딩체(440)로부터 반도체 소자(410, 410')의 능동 표면(411), 즉 상호연결 패드(412)를 노출시킨다.
일부 실시예에서, S360 이후, 상기 몰딩체의 상기 연결단자가 노출된 표면에 순차적으로 상호연결층과 외부단자를 형성하여, 상기 연결단자를 상기 상호연결층을 통해 상기 외부단자에 전기적으로 연결시키는 단계 S370을 더 포함한다.
일부 실시예에서, S360은 상기 제2 캐리어 기판을 제거하기 전, 적어도 하나의 반도체 소자를 감싸는 상기 몰딩체와 상기 제2 캐리어 기판을 전체적으로 뒤집는 단계를 포함한다. 일부 실시예에서, S370은 상기 상호연결층과 상기 외부단자를 형성하기 전, 적어도 하나의 반도체 소자를 감싸는 상기 몰딩체를 뒤집는 단계를 포함한다.
일부 실시예에서, 상기 상호연결층은 상기 연결단자에서 멀리 떨어진 방향에 따라 순차적으로 재배선층(RDL)과 언더 범프 금속(UBM)을 포함함으로써, 상기 연결단자와 상기 외부단자의 전도성 연결을 구현한다. 이해해야 할 점으로, 상기 상호연결층은 각종 전도성 경로 사이의 전기적인 절연을 구현하기 위한 절연층을 더 포함하며, 절연층의 구체적인 수량과 소재는 구체적인 공정 조건 또는 필요에 따라 적절히 선택할 수 있으므로, 본 출원은 이에 대해 특별히 한정하지 않는다.
일부 실시예에서, 상기 외부단자는 솔더볼 또는 패드이다.
예시적인 실시예로서, 도 4i에 도시된 바와 같이, 반도체 소자(410)(및/또는 410')를 감싸는 몰딩체(440)를 뒤집어, 반도체 소자(410)(및/또는 410')의 노출된 능동 표면(413)(즉 상호연결 패드(412))가 위를 향하도록 한 다음, 몰딩체(440)의 상호연결 패드(412)가 노출된 표면에 아래에서 위로 순차적으로 재배선층(RDL) 트레이스(452), 언더 범프 금속(UBM)(454), 솔더볼(460)을 형성하여, 상호연결 패드(412)로부터 상응하는 솔더볼(460)까지의 전도성 경로를 형성한다. 이 과정에서, 특히 재배선층(RDL) 트레이스(452) 및/또는 언더 범프 금속(UBM)(454)을 형성 시, 유전층(456)을 더 형성하여 전도성 경로 간의 전기적인 절연을 구현한다.
일부 실시예에서, 상기 패키징 방법은, 상기 몰딩체의 상기 적어도 하나의 반도체 소자의 수동 표면을 감싸는 측을 박화(예를 들어 연마, 에칭 또는 어블레이션 등)시키는 단계를 더 포함한다. 예시로서, S350과 S360 사이 또는 S360 이후, 상기 몰딩체의 상기 적어도 하나의 반도체 소자의 수동 표면을 감싸는 측에 대해 박화를 수행하는 단계를 더 포함한다. 예를 들어, S360과 S370 사이에 상기 박화를 수행할 수 있다. 또한 예를 들어 S370 이후 상기 박화를 수행할 수 있다. 예시로서, 상기 반도체 소자의 수동 표면까지 박화시키거나, 또는 박화된 부분에 상기 반도체 소자의 수동 표면 측의 일부가 포함될 수 있다. 상기 박화 과정을 통해 상기 제1 캐리어 기판이 제거된 후 남아있는 정렬 솔더조인트 역시 마찬가지로 제거된다는 점을 이해하여야 한다. 따라서, 최종적인 반도체 어셈블리의 두께를 추가적으로 감소시킬 수 있다.
일부 실시예에서, 수동 소자를 상기 적어도 하나의 반도체 소자와 함께 상기 실시예와 대체로 동일한 방법으로 패키징한다.
일부 실시예에서, 상기 적어도 하나의 반도체 소자가 복수일 때, S370이후 절단을 수행하는 단계를 더 포함한다.
반도체 어셈블리의 패키징 규격(웨이퍼 레벨 패키지(WLP), 칩 스케일 패키지(CSP), 시스템 인 패키지(SiP)를 포함하되 이에 한정되지 않는다)에 따라 절단 공정을 실행하여 독립적인 반도체 어셈블리를 제작하거나, 또는 절단 공정을 실행하지 않을 수 있음을 이해하여야 한다.
당업자는 본 출원의 구상과 범위를 벗어나지 않고 본 출원의 실시예에 대해 각종 변경 및 변형을 실시할 수 있음은 자명하다. 이와 같이, 본 출원의 이러한 변경과 변형이 본 출원의 청구항 및 등가의 기술방안 범위 내에 속한다면, 본 출원의 기재 내용은 이러한 변경 및 변형도 포함한다.

Claims (18)

  1. 반도체 패키징 방법에 있어서,
    S310: 적어도 하나의 반도체 소자와 제1 캐리어 기판을 제공하는 단계로서, 상기 반도체 소자는 각각 서로 대향하는 능동 표면과 수동 표면을 구비하며, 상기 능동 표면에 연결단자가 형성되고, 상기 수동 표면에 복수의 제1 정렬 솔더링부가 형성되며, 상기 제1 캐리어 기판에 상기 복수의 제1 정렬 솔더링부와 각각 대응되는 복수의 제2 정렬 솔더링부가 형성되는 단계;
    S320: 상기 적어도 하나의 반도체 소자를 상기 제1 캐리어 기판에 배치하여, 상기 복수의 제1 정렬 솔더링부를 상기 복수의 제2 정렬 솔더링부와 대체로 정렬시키는 단계;
    S330: 상기 복수의 제1 정렬 솔더링부와 상기 복수의 제2 정렬 솔더링부를 용접하여 복수의 정렬 솔더조인트를 형성함으로써, 상기 적어도 하나의 반도체 소자를 상기 제1 캐리어 기판에 정확하게 정렬하고 고정시키는 단계;
    S340: 상기 적어도 하나의 반도체 소자의 상기 능동 표면에 제2 캐리어 기판을 부착한 후, 상기 제1 캐리어 기판을 제거하는 단계;
    S350: 상기 제2 캐리어 기판의 상기 적어도 하나의 반도체 소자가 소재하는 측에 몰딩을 수행하여 상기 적어도 하나의 반도체 소자를 감싸는 몰딩체를 형성하는 단계; 및
    S360: 상기 제2 캐리어 기판을 제거하여 상기 몰딩체로부터 상기 연결 단자를 노출시키는 단계를 포함하는, 반도체 패키징 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자가 복수의 반도체 소자인 경우, 상기 S330은, 상기 복수의 반도체 소자와 상기 제1 캐리어 기판에 정확하게 정렬되나 상기 복수의 정렬 솔더조인트가 여전히 용융 또는 부분 용융 상태일 때, 가압판을 이용하여 상기 복수의 반도체 소자의 상기 능동 표면에 대해 평탄화 처리를 수행함으로써, 상기 복수의 반도체 소자의 상기 능동 표면을 상기 정렬 솔더조인트가 대체로 응고될 때까지 상기 제1 캐리어 기판과 대체로 평행한 동일 평면 내에 위치시킨 다음, 상기 가압판을 제거하는 단계를 포함하는, 반도체 패키징 방법.
  3. 제1항에 있어서,
    상기 적어도 하나의 반도체 소자가 복수의 반도체 소자인 경우, 상기 반도체 패키징 방법은 상기 S330과 상기 S340 사이에, 다시 상기 정렬 솔더포인트를 용융 또는 부분 용융시킨 후, 가압판을 이용하여 상기 복수의 반도체 소자의 상기 능동 표면에 대해 평탄화 처리를 수행함으로써, 상기 복수의 반도체 소자의 상기 능동 표면을 상기 정렬 솔더조인트가 대체로 응고될 때까지 상기 제1 캐리어 기판과 대체로 평행한 동일 평면 내에 위치시킨 다음, 상기 가압판을 제거하는 단계를 포함하는, 반도체 패키징 방법.
  4. 제1항에 있어서,
    상기 S340은 상기 제1 캐리어 기판을 제거하기 전, 상기 적어도 하나의 반도체 소자, 상기 제1 캐리어 기판과 상기 제2 캐리어 기판을 전체적으로 뒤집는 단계를 포함하는, 반도체 패키징 방법.
  5. 제1항에 있어서,
    상기 S350은, 몰딩을 수행하기 전, 상기 적어도 하나의 반도체 소자와 상기 제2 캐리어 기판을 전체적으로 뒤집는 단계를 포함하는, 반도체 패키징 방법.
  6. 제1항에 있어서,
    상기 S360은, 상기 제2 캐리어 기판을 제거하기 전, 적어도 하나의 반도체 소자를 감싸는 상기 몰딩체와 상기 제2 캐리어 기판을 전체적으로 뒤집는 단계를 포함하는, 반도체 패키징 방법.
  7. 제1항에 있어서,
    상기 S360 이후, 상기 몰딩체의 상기 연결단자가 노출된 표면에 상호연결층과 외부단자를 순차적으로 형성하여, 상기 연결단자를 상기 상호연결층을 통해 상기 외부단자에 전기적으로 연결시키는 단계 S370을 더 포함하는, 반도체 패키징 방법.
  8. 제7항에 있어서,
    상기 S370은, 상기 상호연결층과 상기 외부단자를 형성하기 전, 적어도 하나의 반도체 소자를 감싸는 상기 몰딩체를 뒤집는 단계를 포함하는, 반도체 패키징 방법.
  9. 제1항에 있어서,
    상기 복수의 제1 정렬 솔더링부와 상기 복수의 제2 솔더링부 중의 어느 하나는 정렬 솔더범프의 형태를 구비하고, 다른 하나는 상기 정렬 솔더범프와 대응되는 정렬 패드의 형태를 구비하거나; 또는 상기 복수의 제1 정렬 솔더링부와 상기 복수의 제2 정렬 솔더링부 모두 정렬 솔더범프의 형태를 구비하는, 반도체 패키징 방법.
  10. 제9항에 있어서,
    상기 정렬 솔더범프는 땜납으로 제조되고, 또한 상기 용접은 땜납을 용융시키는 방식을 통해 수행되는, 반도체 패키징 방법.
  11. 제10항에 있어서,
    상기 S310에서, 상기 복수의 제1 정렬 솔더링부 및/또는 제2 정렬 솔더링부에 미리 점성 플럭스를 코팅하며, 또한 단계 S330은 상기 용접을 수행하기 전, 상기 적어도 하나의 반도체 소자와 상기 제1 캐리어 기판을 전체적으로 뒤집어, 상기 적어도 하나의 반도체 소자의 상기 능동 표면이 아래를 향하도록 하는 단계를 포함하는, 반도체 패키징 방법.
  12. 제10항에 있어서,
    상기 S330 이후, 상기 반도체 패키징 방법은, 상기 적어도 하나의 반도체 소자와 상기 제1 캐리어 기판을 전체적으로 뒤집어, 상기 능동 표면이 아래를 향하도록 한 다음, 다시 상기 복수의 정렬 솔더조인트를 용융 또는 부분 용융시킨 후 온도를 낮추어 응고시키는 단계를 더 포함하는, 반도체 패키징 방법.
  13. 제1항에 있어서,
    상기 몰딩체의 상기 적어도 하나의 반도체 소자의 수동 표면을 감싸는 측에 대해 박화를 수행하는 단계를 더 포함하는, 반도체 패키징 방법.
  14. 제7항에 있어서,
    상기 상호연결층과 상기 외부단자를 형성한 후, 절단을 수행하는 단계를 더 포함하는, 반도체 패키징 방법.
  15. 제1항에 있어서,
    상기 제1 캐리어 기판을 제거 시 또는 상기 제1 캐리어 기판을 제거한 후, 상기 정렬 솔더조인트의 적어도 일부를 더 제거하는 단계를 더 포함하는, 반도체 패키징 방법.
  16. 제7항에 있어서,
    상기 상호연결층은 상기 연결단자에서 먼 방향에 따라 순차적으로 재배선층과 언더 범프 금속층을 포함하는, 반도체 패키징 방법.
  17. 반도체 어셈블리에 있어서,
    제1항 내지 제16항 중의 어느 한 항에 따른 반도체 패키징 방법을 통해 패키징을 수행하는, 반도체 어셈블리.
  18. 전자 디바이스에 있어서,
    제17항에 따른 반도체 어셈블리를 포함하는, 전자 디바이스.
KR1020210177218A 2020-12-25 2021-12-13 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스 KR20220093033A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011573447.X 2020-12-25
CN202011573447.XA CN112786462B (zh) 2020-12-25 2020-12-25 半导体封装方法、半导体组件以及包含其的电子设备

Publications (1)

Publication Number Publication Date
KR20220093033A true KR20220093033A (ko) 2022-07-05

Family

ID=75752804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210177218A KR20220093033A (ko) 2020-12-25 2021-12-13 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스

Country Status (3)

Country Link
KR (1) KR20220093033A (ko)
CN (1) CN112786462B (ko)
TW (1) TWI793933B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117198897A (zh) * 2022-06-01 2023-12-08 矽磐微电子(重庆)有限公司 半导体结构的板级封装方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
CN101213661A (zh) * 2005-06-29 2008-07-02 皇家飞利浦电子股份有限公司 组件、子组件和制造它们的方法
TWI345296B (en) * 2007-08-07 2011-07-11 Advanced Semiconductor Eng Package having a self-aligned die and the method for making the same, and a stacked package and the method for making the same
US20130228916A1 (en) * 2012-03-02 2013-09-05 Texas Instruments Incorporated Two-solder method for self-aligning solder bumps in semiconductor assembly
CN105448862B (zh) * 2014-09-29 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US9859244B2 (en) * 2016-03-24 2018-01-02 International Business Machines Corporation Chip alignment utilizing superomniphobic surface treatment of silicon die
US10361140B2 (en) * 2016-06-10 2019-07-23 International Business Machines Corporation Wafer stacking for integrated circuit manufacturing
TWI687986B (zh) * 2018-11-16 2020-03-11 典琦科技股份有限公司 晶片封裝體的製造方法
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法
CN111863635A (zh) * 2019-04-28 2020-10-30 无锡华润安盛科技有限公司 半导体封装方法
CN112018047A (zh) * 2019-05-29 2020-12-01 中芯长电半导体（江阴）有限公司 芯片封装结构及芯片封装方法
CN211102041U (zh) * 2019-12-05 2020-07-28 苏州瀚瓦电子科技有限公司 电路板焊接夹具
CN111554631A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法

Also Published As

Publication number Publication date
TWI793933B (zh) 2023-02-21
TW202226493A (zh) 2022-07-01
CN112786462B (zh) 2023-08-22
CN112786462A (zh) 2021-05-11

Similar Documents

Publication Publication Date Title
EP3288077B1 (en) Microelectronic package having a bumpless laminated interconnection layer
TWI517274B (zh) 晶圓級半導體封裝件之製法及其晶圓級封裝基板之製法
KR20220093033A (ko) 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
KR20220093032A (ko) 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
KR20220074764A (ko) 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
TWI821899B (zh) 半導體封裝方法、半導體元件以及包含其的電子設備
KR102609815B1 (ko) 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
US12046525B2 (en) Semiconductor packaging method, semiconductor assembly and electronic device comprising semiconductor assembly
US20220208709A1 (en) Semiconductor Packaging Method, Semiconductor Assembly and Electronic Device Comprising Semiconductor Assembly
KR20220112173A (ko) 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
US20220246576A1 (en) Semiconductor Packaging Method, Semiconductor Assembly and Electronic Device Comprising Semiconductor Assembly
US20220271002A1 (en) Semiconductor Packaging Method, Semiconductor Assembly and Electronic Device Comprising Semiconductor Assembly

Legal Events

Date Code Title Description
E902 Notification of reason for refusal