TW202220068A - 半導體元件及製造其的方法 - Google Patents

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Abstract

本發明一實施例提供一種製造半導體元件的方法，方法包含：接收元件基底；在元件基底的正面上形成內連線結構；以及將凹槽蝕刻至元件基底的背面中，直至暴露內連線結構的一部分。凹槽具有凹槽深度，且凹槽的邊緣由元件基底的側壁限定。導電接合墊在凹槽中形成，且第一多個層覆蓋導電接合墊，沿著元件基底的側壁延伸以及覆蓋元件基底的背面。第一多個層共同具有小於凹槽深度的第一總厚度。執行第一化學機械平坦化以移除第一多個層的部分，因此第一多個層的剩餘部分覆蓋導電接合墊。

Description

用於接合改良的接合墊結構
半導體積體電路（integrated circuit；IC）行業已經歷快速成長。IC材料及設計中的技術進步已產生數代IC，其中每一代具有比前一代更小且更複雜的電路。然而，此等進步已增加處理及製造IC的複雜度，且為了實現此等進步，需要IC處理及製造方面的類似發展。在IC演進的過程中，功能密度（亦即，每晶片面積的內連元件的數目）已大體上增加，同時幾何大小（亦即，可使用製造製程產生的最小組件）已減小。
用於各種應用的墊（pads）（諸如探針及/或線接合（在下文大體上被稱為導電接合墊））通常具有與IC的其他特徵不同的要求。舉例而言，歸因於如探測或線接合的此類動作，導電接合墊必須具有足夠的大小及強度以承受實體接觸。通常存在使特徵相對較小（大小及厚度均相對較小）的同步需求。然而，隨著特徵變得更小且更薄，晶圓的變形（諸如彎曲或弓曲）使特徵的製造愈來愈困難。
本揭露內容提供用於實施本揭露內容的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語來描述如圖式中所示出的一個部件或特徵相對於另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞亦可相應地進行解譯。
諸如背面照度（backside illuminated；BSI）IC及正面照度（front-side illuminated；FSI）IC的積體電路（IC）具有接合墊結構（bond pad structures），積體電路藉由接合墊結構耦接至印刷電路板（printed circuit boards）等。本揭露內容的一些態樣在於理解到，先前的接合墊方法可能引起基底弓曲（substrate bowing）、翹曲（warpage）或「凹壓」（cupping），由此在基底一側上形成的層誘發傾向於使晶圓變形的應變或應力。此弓曲使圖案化較小特徵極為困難，例如，難以達到微影工具的聚焦深度及/或解析度以及其他。
因此，本揭露內容是關於相對於先前的方法向基底提供更小的弓曲的改良方法及接合墊結構。
圖1為根據一些實施例的用於製造具有一或多個背面照度感測器（BSI）的半導體結構的方法100的流程圖。方法100開始於步驟102，其中接收包含像素區及接合墊區的元件基底，且在元件基底的正面上形成內連線結構。方法100繼續步驟104，其中將凹槽蝕刻至元件基底的背面中以移除元件基底的接合墊區，直至暴露內連線結構的一部分。凹槽具有凹槽深度，且凹槽的邊緣由元件基底的側壁限定。方法100繼續步驟106，其中在凹槽中形成例如金屬接合墊的導電接合墊。方法100在步驟108處繼續，其中形成第一多個層。第一多個層覆蓋導電接合墊，沿著對應於凹槽的邊緣的元件基底的側壁延伸，以及覆蓋元件基底的背面。第一多個層中的每一者實質上共形，且共同具有小於凹槽深度的第一總厚度，因此，第一多個層僅部分地填充凹槽。第一多個層歸因於拉伸應變或由其形成引起的其他應力而在元件基底中誘發「弓曲」或「彎曲」。方法100在步驟110處繼續，其中執行第一化學機械平坦化（CMP）以自像素區移除第一多個層的部分，而第一多個層的剩餘部分仍覆蓋導電接合墊。此第一CMP切斷第一多個層的上部部分，由此減小歸因於第一多個層的應變/應力。方法100在步驟112處繼續，其中在覆蓋導電接合墊且覆蓋像素區的第一多個層的剩餘部分上方形成第二多個基底弓曲層。方法繼續步驟114，其中執行第二CMP以使第二多個基底弓曲層平坦化，由此提供平坦化表面。儘管第二多個層再次施加可能使基底弓曲的應力/應變，但由於第一多個層已被第一CMP「切斷」且第二多個層「較薄」（且亦具有被第二CMP「切斷」的上部區），因此與其他方法相比，此方法提供減小的弓曲。在方法100之前、期間以及之後可提供額外步驟，且對於方法的其他實施例，可替換或消除所描述的步驟中的一些。以下的論述示出可根據圖1的方法100製造的半導體元件的各種實施例。
圖2至圖12為根據圖1的方法100的在製造的各個階段處作為背面照度（back-side illuminated；BSI）影像感測器元件200的半導體結構的一個實施例的示意性截面側視圖。影像感測器元件200包括像素（感測器（sensors）），其用於感測且記錄朝向影像感測器元件200的背面導引的輻射（諸如光）的強度。影像感測器元件200可包括互補金屬氧化物半導體（complimentary metal oxide semiconductor；CMOS）影像感測器（complimentary metal oxide semiconductor image sensor；CIS）、電荷耦合元件（charge-coupled device；CCD）、主動式像素感測器（active-pixel sensor；APS）或被動式像素感測器。影像感測器元件200更包括額外電路及鄰近感測器設置的輸入/輸出，以用於為感測器提供操作環境且用於支持與感測器的外部通信。應理解，為了較佳地理解本揭露內容的發明構思，圖2至圖12已簡化且可不按比例繪製。
參考圖2，BSI影像感測器元件200包括元件基底210，且可能符合圖1的102的一些實施例。元件基底210具有正面212及背面214。元件基底210為摻雜有諸如硼的p型摻雜物的矽基底（例如p型基底）。可替代地，元件基底210可包括另一合適的半導體材料。舉例而言，元件基底210可為摻雜有諸如磷或砷的n型摻雜物的矽基底（n型基底）。元件基底210可包括其他基本材料，諸如鍺或銦以及其他。元件基底210可視情況包括化合物半導體及/或合金半導體。另外，元件基底210可包括磊晶層（epi層），可應變以用於效能增強，且可包括絕緣層上矽（silicon-on-insulator；SOI）結構。
元件基底210包括接合區216、邏輯區217以及輻射感測區（radiation-sensing region）218。輻射感測區218為將形成輻射感測元件的元件基底210的區。輻射感測區218例如包括（輻射）感測器220。感測器220可操作以感測朝向元件基底210的背面214所投射的輻射，諸如入射光（此後稱為光），因此其稱為背面照度（BSI）感測器。感測器220在本實施例中包括光電二極體（photodiode）。感測器220的其他實例可包括固定層光電二極體、光電閘（photogates）、互補金屬氧化物半導體（CMOS）影像感測器、電荷耦合元件（CCD）感測器、主動式感測器、被動式感測器及/或在半導體基底210中擴散或以其他方式形成的其他類型的元件。因而，感測器220可包括習知的及/或未來開發的影像感測元件。感測器220可另外包括重置電晶體（reset transistors）、源極隨動器電晶體（soucr follower transistors）以及轉移電晶體（transfer transistors）。另外，感測器220可彼此不同以具有不同的接面深度、厚度等。為簡單起見，在圖2中僅示出感測器220，但應理解元件基底210中可實施任何數目的感測器。在實施多於一個感測器的情況下，輻射感測區包括在鄰近感測器之間提供電隔離及光學隔離的隔離結構。邏輯區217為一或多個邏輯元件（諸如電晶體）安置於基底中的區。接合區216為在稍後的處理階段中將形成BSI影像感測器元件200的一或多個金屬接合墊的區，使得可建立BSI影像感測器元件200與外部元件之間的電連接。亦應理解，區216、區217以及區218在元件基底210的上方及下方豎直地延伸。
請繼續參考圖2，內連線結構230在元件基底210的正面的上方形成。內連線結構230包括嵌入介電材料層中的多個導電層。多個導電層提供影像感測器元件200的各種摻雜特徵、電路以及輸入/輸出之間的內連。多個導電層包括在金屬一層、金屬二層等至最頂層中的金屬線。多個導電層更包括用於將摻雜區耦接至金屬一層中的金屬線的接觸件。多個導電層更包括通孔以耦接鄰近的金屬層。在本實施例中，內連線結構230包括層間介電（interlayer dielectric；ILD）層232及多個金屬間介電（intermetal dielectric；IMD）層234、金屬間介電層236、金屬間介電層238以及金屬間介電層240。ILD層232及多個金屬間介電（IMD）層234、金屬間介電層236、金屬間介電層238以及金屬間介電層240層可包括合適的介電材料。舉例而言，在本實施例中，ILD層232及多個金屬間介電（IMD）層234、金屬間介電層236、金屬間介電層238以及金屬間介電層240包括低介電常數（低k）材料，所述材料具有低於熱氧化矽的常數的常數。在其他實施例中，ILD層232及多個金屬間介電（IMD）層234、金屬間介電層236、金屬間介電層238以及金屬間介電層240包括介電材料。介電材料可藉由CVD、HDPCVD、PECVD、其組合或其他合適的製程形成。
IMD層234、IMD層236、IMD層238以及IMD層240中的每一者分別包括接觸件、通孔以及金屬層242、金屬層244、金屬層246以及金屬層248。出於說明的目的，在圖2中僅繪示四個IMD層，應理解，可實施任何數目的IMD層且如所示出的IMD層僅為例示性的，且金屬層及通孔/接觸件的實際定位及組態可取決於設計需要而變化。
內連線結構230可包括藉由包含物理氣相沈積、CVD、HDPCVD、PECVD、其組合或其他合適的製程的製程而形成的導電材料，諸如鋁、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物或其組合。用以形成內連線的其他製造技術可包括微影處理及蝕刻，以圖案化用於豎直連接（例如通孔/接觸件）及水平連接（例如金屬層）的導電材料。替代地，銅多層內連線可用於形成金屬圖案。銅內連線結構可包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或其組合。銅內連線可藉由包含介電沈積、蝕刻、沈積以及研磨的鑲嵌技術來形成。沈積可包括濺鍍、電鍍、CVD或其他合適的製程。
請繼續參考圖2，在本實施例中，鈍化層250在內連線結構230上方形成且與第n個金屬層248直接接觸。鈍化層250可包括任何合適的介電材料。在本實施例中，鈍化層250包括氧化矽、氮化矽、氮氧化矽或其組合。鈍化層250可藉由諸如CVD的合適的技術形成。可使鈍化層250平坦化以藉由化學機械研磨（chemical mechanical polishing；CMP）製程來形成光滑的表面。
參考圖3，載體基底260自正面與元件基底210接合，使得可對元件基底210的背面214執行處理。載體基底260在本實施例中包括矽材料。替代地，載體基底260可包括玻璃基底或另一合適的材料。載體基底260可藉由分子力（已知為直接接合或光學熔融接合的技術）或藉由本領域中已知的其他接合技術（諸如，金屬擴散、共晶接合或陽極接合）接合至元件基底210。鈍化層250提供與載體基底260的電隔離。載體基底260提供對在元件基底210的正面212上形成的各種特徵（諸如感測器220）的保護。載體基底260亦提供機械強度及支撐以用於處理元件基底210的背面214。
在接合之後，可視情況退火元件基底210及載體基底260以增強接合強度。執行薄化製程以使元件基底210自背面214薄化。薄化製程可包括機械磨削製程（mechanical grinding process）及化學薄化製程（chemical thinning process）。在機械磨削製程期間可首先自元件基底210移除大量基底材料。隨後，化學薄化製程可將蝕刻化學品施加至元件基底210的背面214以進一步使元件基底210薄化至厚度262。在一個實例中，元件基底210的厚度262在約6微米至約10微米的範圍內，且在一些實施例中為約6微米。亦應理解，本揭露內容中所揭露的特定厚度僅充當實例，且可取決於影像感測器元件200的應用類型及設計要求而實施其他厚度。
仍參考圖3，一或多個材料層可在元件基底210的背面214上形成。在一個實例中，可包含硬罩幕、抗反射塗層（antireflective coating；ARC）層及/或光阻層的罩幕層263可在元件基底210的背面214上方形成。在一些實施例中，罩幕層263可包含具有比IMD層的低k介電材料更高的結構完整性的氮化物，諸如氮化矽或氮氧化矽。由於此更高的結構完整性，如將在下文更詳細地瞭解，罩幕層263可在製造製程中的某些階段處充當CMP止擋件（stop）。
圖4示出根據本揭露內容的實施例的藉由移除元件基底210的接合墊區216以在元件基底210的背面214中形成凹槽265來圖案化元件基底210。因此，圖4可對應於圖1中的步驟104的一些實施例。在一些實施例中，凹槽265延伸穿過元件基底210的整個厚度，且暴露內連線結構230的一部分。因此，凹槽265具有可能大於或等於元件基底厚度262的凹槽深度266，且凹槽的邊緣由元件基底210的側壁210s限定。元件基底210的圖案化包括微影圖案化製程。例示性微影製程可包括光阻圖案化、蝕刻以及光阻剝離。光阻圖案化可更包括光阻塗佈、軟烘烤（soft baking）、罩幕對準、曝光圖案、曝光後烘烤、顯影光阻以及硬烘烤（hard baking）的處理步驟。微影圖案化亦可由其他適當的方法實施或替換，諸如無罩幕微影（maskless photolithography）、電子束寫入、離子束寫入以及分子壓印（molecular imprint）。替代地，凹槽265可延伸穿過內連線結構230的至少一部分，使得在凹槽265內暴露介電層，諸如ILD層232或IMD層234、IMD層236、IMD層238或IMD層240；或金屬層，諸如金屬一層242、金屬二層244、金屬三層246或頂部金屬層248。
在一個實施例中，藉由將安置於硬罩幕層上方的光阻層的選定區暴露至光，且接著顯影光阻層，以及在顯影的光阻層處於適當位置的情況下蝕刻硬罩幕以建立圖案化罩幕層263'來形成圖案化罩幕層263'。使用圖案化罩幕層263'作為蝕刻罩幕在接合區216中蝕刻元件基底210。蝕刻製程可包括任何合適的蝕刻技術，諸如乾式蝕刻。應理解，在材料的移除之後，藉由濕式剝離或電漿灰化來移除光阻罩幕。
現參考圖5，開口270（或凹陷區）在元件基底210的接合區216中的凹槽265的底部處形成。開口270延伸穿過ILD 232，從而到達內連線結構230的金屬特徵，諸如在接合區216中的內連線結構230的金屬一層中的金屬特徵，使得金屬特徵自背面214暴露。替代地，開口270可延伸穿過內連線結構的至少一部分，使得在開口270內暴露金屬層，諸如金屬二層、金屬三層或頂部金屬層。開口270藉由諸如微影製程及蝕刻製程的蝕刻製程形成。蝕刻製程可包括合適的技術，諸如乾式蝕刻、濕式蝕刻或其組合。蝕刻製程可包括多個蝕刻步驟。舉例而言，蝕刻製程包括用以有效蝕刻氧化矽的第一蝕刻步驟及用以有效蝕刻矽材料的第二蝕刻製程。
參考圖6，金屬接合墊274在接合區216中的元件基底上形成。圖6可對應於圖1的步驟106的一些實施例。特定言之，金屬接合墊274包括藉由沈積及圖案化而形成的金屬層，諸如鋁銅合金或其他合適的金屬。在各個實例中，沈積包括PVD，且圖案化包括微影製程及蝕刻。金屬接合墊274部分填充接合區216中的開口270，使得金屬接合墊274直接接觸內連線結構，諸如內連線結構中的金屬一層242的金屬特徵。金屬接合墊274包含：板部分274p，當自上方看時其通常為矩形或多邊形；及豎直部分274v，其可能表現為將板部分274p耦接至上覆金屬層（例如金屬一層242）的支柱或軸環形突起。
如圖6中所示出，金屬接合墊274與開口270內的金屬一層242的金屬特徵接觸。因此，金屬接合墊274與影像感測器元件220外部的元件之間的電連接可經由金屬接合墊274建立。為簡單起見，僅示出四個金屬層（金屬層242、244、246以及248），但應理解，可在內連線結構230中實施任何數目的金屬層。亦應理解，可延伸金屬接合墊274以接觸內連線結構的任何金屬層，諸如頂部金屬層。
在圖7中，第一多個層275可在金屬接合墊274上方形成。圖7可對應於符合圖1的步驟108的一些實施例。第一多個層275覆蓋金屬接合墊274，沿著對應於凹槽265的邊緣的元件基底的側壁210s延伸，以及覆蓋元件基底210的背面214。第一多個層275歸因於拉伸應變或由其形成引起的其他應變/應力而可在元件基底中誘發「弓曲（bow）」或「彎曲（bend）」。弓曲的程度為第一多個層275的總厚度（及/或第一多個層275的子集的總厚度）的函數，且因此，為了限制此弓曲，第一多個層275共同具有小於凹槽深度（參見圖4，266）的第一總厚度290。舉例而言，第一總厚度可在凹槽深度的30%與75%之間；且在凹槽深度為約6微米的一些情況下，第一總厚度可在約2微米至約5微米的範圍內。
在一些實施例中，形成第一多個層275包含形成基礎氧化物層276（base oxide layer），在基礎氧化物層276上方形成氮化物層277，以及在氮化物層277上方形成第一頂蓋氧化物層278（capping oxide layer）。基礎氧化物層276具有基礎氧化物層厚度，且覆蓋金屬接合墊274，沿著元件基底210的側壁210s延伸，且覆蓋元件基底的背面。氮化物層277具有在一些實施例中小於基礎氧化物層厚度的氮化物層厚度。第一頂蓋氧化物層278具有第一頂蓋氧化物層厚度，使得基礎氧化物層厚度加氮化物層厚度加第一頂蓋氧化物層厚度小於凹槽深度。
在一些實施例中，基礎氧化物層276為未摻雜矽玻璃（undoped silicate glass；USG）層，且氮化物層277為氮化矽層或氮氧化矽層。在基礎氧化物層276為USG層的一些實施例中，基礎氧化物層276可具有約500奈米至約800奈米的厚度。第一頂蓋氧化物層278可包含藉由高密度電漿（high-density plasma；HDP）而形成的第一下部頂蓋氧化物層279及包括USG的第二下部頂蓋氧化物層280。在一些實施例中，第一下部頂蓋氧化物層279可具有約2微米至約4微米的厚度；且第二下部頂蓋氧化物層280可具有約2微米至約3微米的厚度。由於第一下部頂蓋氧化物層279藉由HDP形成，因此第一下部頂蓋氧化物層279可以每單位厚度施加第一應變（strain），其可在元件基底中誘發弓曲，而由USG形成的第二下部頂蓋氧化物層280可以每單位厚度施加第二應變，其可在元件基底中誘發弓曲。第二應變可能小於第一應變。舉例而言，在一些實施例中，第一應變可約為每1微米厚度100兆帕斯卡，而第二應變可約為每1微米厚度60兆帕斯卡；且在一些實施例中，第一下部頂蓋氧化物層279及第二下部頂蓋氧化物層280中的每一者可具有約1微米的厚度。
第一多個層275中的每一者實質上共形（substantially conformal），使得基礎氧化物層276沿著金屬接合墊274的外部側壁向下延伸，由此在基礎氧化物層276的上部表面中提供對應的周邊凹槽281。此周邊凹槽281沿著側壁210s鄰近基礎氧化物層的豎直部分，其中豎直部分自基礎氧化物結構的基礎部分向上延伸。氮化物層277填充周邊凹槽281，且亦可在氮化物層的上部表面中展現其自身的周邊凹槽282；且第一頂蓋氧化物層278可填充氮化物層中的周邊凹槽282且在其上部表面中不含周邊凹槽。
在圖8中，已對圖7的結構執行第一化學機械平坦化（CMP），而圖8繪示在第一CMP之後的完成的結構。圖8可對應於符合圖1的步驟110的一些實施例。第一CMP自像素區218及邏輯區217移除第一多個層275的部分，因此第一多個的剩餘部分覆蓋金屬接合墊區216。在一些實施例中，第一CMP在像素區218上方的氮化物層277的最上部表面277u上停止，使得金屬接合墊274上方的第一多個層275的部分保持完全不變（且保持在背面214下方——參見線285）。另外，第一CMP切斷第一下部頂蓋氧化物層279及第二下部頂蓋氧化物層280的豎直部分，以具有與氮化物層277的上部表面277u平坦化的上部表面279u、上部表面280u（參見平面291）。藉由自像素區218移除第一多個層275的上部部分，第一CMP操作減小第一基底弓曲。
在圖9中，可形成第二多個層284。圖9可對應於符合圖1的步驟112的一些實施例。如同第一多個層，第二多個層可歸因於拉伸應變或由其形成引起的其他應變/應力而可在元件基底中誘發「弓曲」或「彎曲」。在一些實施例中，第二多個層包括具有足夠的厚度以填充凹槽的剩餘部分的第一上部氧化物層285，使得第一上部氧化物層285的上部表面高於罩幕層263的上部表面。在一些實施例中，第一上部氧化物層285包括USG。在一些實施例中，第二多個層284可表現為具有約1微米至約3微米的厚度的USG氧化物層。
在圖10中，執行第二CMP，直至達到預定平面（參見例如圖9中的平面287）。圖10可對應於符合圖1的步驟114的一些實施例。第二CMP使第二多個層平坦化，由此提供平坦化表面。在一些實施例中，執行第二CMP，直至第二CMP達到覆蓋元件基底的背面214的罩幕層263的上部表面，使得第二多個層的平坦化表面與罩幕層263的上部表面平面。儘管在平面287上可能存在一些凹陷，例如在100奈米至200奈米的範圍內，但與其他方法相比，弓曲減小至例如100奈米至200奈米，此歸因於第一多個層275及第二多個層284的使用以及第一CMP操作及第二CMP操作用於共同地限制元件基底上的應力/應變而可能比其他方法好一個數量級。
現參考圖11，圖案化第一及第二多個層，使得金屬接合墊274的至少一部分暴露以用於後續接合製程。特定言之，使用合適的製程蝕刻掉第一多個層及第二多個層的至少一部分，從而限定如圖11中所示出的墊開口288。在一些實施例中，圖案化製程包括微影製程及蝕刻。
儘管未示出，但執行額外處理以完成影像感測器元件200的製造。舉例而言，在輻射感測區218內形成彩色濾光片。可定位彩色濾光片，使得光導引於其上且穿過其中。彩色濾光片可包括用於過濾特定波長帶的光的染料類（或顏料類）聚合物或樹脂，所述特定波長帶的光對應於色譜（例如，紅色、綠色以及藍色）。此後，在彩色濾光片上方形成用於朝向元件基底210中的特定輻射感測區（諸如感測器220）導引且聚焦光的微透鏡。取決於用於微透鏡的材料的折射率及與感測器表面的距離，微透鏡可以各種配置定位且具有各種形狀。亦應理解，在彩色濾光片或微透鏡的形成之前，元件基底210亦可經受可選的雷射退火製程（laser annealing process）。
圖12示出根據一些實施例的半導體元件200的橫截面圖，且圖13示出符合圖12的一些實施例的俯視圖。圖12至圖13的半導體元件200包含具有下部側212（例如正面）及上部側214（例如背面）的半導體基底210。內連線結構230安置於半導體基底的下部側212之下，且載體基底260接合至內連線結構230，使得內連線結構230包夾於載體基底260與半導體基底的下部側212之間。輻射感測器220安置於半導體基底的下部側中。半導體基底210包含與輻射感測器220間隔開的且延伸穿過半導體基底210的接合墊凹槽265。接合墊凹槽265由半導體基底的內部側壁210s限定。基礎氧化物結構276包含沿著接合墊凹槽的下部表面延伸的基礎部分276b（base portion），且包含在基礎部分276b的外部邊緣處的軸環部分276c（collar portion）。基礎氧化物結構的軸環部分276c沿著半導體基底的內部側壁210s向上延伸。氮化物結構277包含沿著基礎氧化物結構276的基礎部分的上部表面延伸的基礎部分277b，且包含在氮化物結構的基礎部分277b的外部邊緣處的軸環部分277c。氮化物結構的軸環部分277c鑲襯基礎氧化物結構的軸環部分276c的內部側壁。頂蓋氧化物結構279、頂蓋氧化物結構280以及頂蓋氧化物結構285安置於氮化物結構的基礎部分的上部表面上方，且鑲襯氮化物結構的軸環部分的內部側壁。基礎氧化物結構的軸環部分的上部表面、氮化物結構的軸環部分的上部表面以及頂蓋氧化物結構的上部表面中的每一者彼此平面。硬罩幕263安置於半導體基底的上部表面上方。硬罩幕263具有與頂蓋氧化物結構的上部表面共面的上部表面（參見平面287）。
在一些實施例中，頂蓋氧化物結構包含下部氧化物層279，所述下部氧化物層279包含安置於氮化物結構上方的基礎部分279b及在下部氧化物結構的基礎部分的外部邊緣處的軸環部分279c。下部氧化物層的軸環部分279c鑲襯氮化物結構的軸環部分的內部側壁。上部頂蓋結構280（upper cap structure）、上部頂蓋結構285安置於下部氧化物層上方。上部頂蓋結構及下部氧化物層的軸環部分各自具有與硬罩幕的上部表面平面的上部表面。
開口288可延伸穿過基礎氧化物結構、氮化物結構以及頂蓋氧化物結構中的每一者，且可在金屬接合墊274的上部表面處終止。接合球295可降落於金屬接合墊274的上部表面上。
因此，如自上文可瞭解，本揭露內容的一些實施例是關於一種製造半導體元件的方法。在方法中，接收包含像素區及接合墊區的元件基底。在元件基底的正面中的像素區中形成輻射感測器。在元件基底的正面上形成內連線結構，內連線結構耦接至輻射感測器。將凹槽蝕刻至元件基底的背面中以移除元件基底的接合墊區，直至暴露內連線結構的一部分。凹槽具有凹槽深度，且凹槽的邊緣由元件基底的側壁限定。在凹槽中形成金屬接合墊。金屬接合墊耦接至內連線結構中的金屬特徵。形成第一多個層，第一多個層覆蓋金屬接合墊，沿著對應於凹槽的邊緣的元件基底的側壁延伸，以及覆蓋元件基底的背面。第一多個層中的每一者實質上共形，且第一多個層共同具有小於凹槽深度的第一總厚度。執行第一化學機械平坦化（CMP）以自像素區移除第一多個層的部分，因此第一多個層的剩餘部分覆蓋金屬接合墊。
其他實施例是關於一種包含半導體基底的半導體結構，所述半導體基底具有下部側及上部側。內連線結構安置於半導體基底的下部側之下。載體基底接合至內連線結構，使得內連線結構包夾於載體基底與半導體基底的下部側之間。輻射感測器安置於半導體基底的下部側中。導電接合墊經由內連線結構中的導電特徵耦接至輻射感測器。基礎氧化物結構包含在導電接合墊上方延伸的基礎部分及在基礎氧化物結構的基礎部分的外部邊緣處的軸環部分。基礎氧化物結構的軸環部分沿著半導體基底的內部側壁向上延伸。氮化物結構包含沿著基礎氧化物結構的基礎部分的上部表面延伸的基礎部分，且包含在氮化物結構的基礎部分的外部邊緣處的軸環部分。氮化物結構的軸環部分鑲襯基礎氧化物結構的軸環部分的內部側壁。頂蓋氧化物結構安置於氮化物結構的基礎部分的上部表面上方，且鑲襯氮化物結構的軸環部分的內部側壁。基礎氧化物結構的軸環部分的上部表面、氮化物結構的軸環部分的上部表面以及頂蓋氧化物結構的上部表面中的每一者彼此平面。
其他實施例仍是關於一種製造半導體元件的方法，其可接收元件基底。在元件基底的正面上形成內連線結構。將凹槽蝕刻至元件基底的背面中，直至暴露內連線結構的一部分。凹槽具有凹槽深度，且凹槽的邊緣由元件基底的內部側壁限定。在凹槽中形成金屬接合墊。形成第一多個層，且第一多個層覆蓋金屬接合墊，沿著元件基底的內部側壁延伸以及覆蓋元件基底的背面。第一多個層共同具有小於凹槽深度的第一總厚度。執行第一化學機械平坦化（CMP）以移除第一多個層中的一些的最上部部分，由此使第一多個層中的一些在凹槽的邊緣上方具有最上部的平坦化表面，且使第一多個層的其他部分在金屬接合墊上方不變。將最上部的平坦化表面切割成與第一多個層中的另一者的上部表面齊平。
前文概述若干實施例的特徵，使得所屬領域具有通常知識者可更佳地理解本揭露內容的態樣。所屬領域具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且所屬領域具有通常知識者可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:方法 102, 104, 106, 108, 110, 112, 114:步驟 200:半導體元件 210:元件基底 210s:側壁 212:正面 214:背面 216:接合區 217:邏輯區 218:像素區 220:輻射感測器 230:內連線結構 232:層間介電層 234, 236, 238, 240:金屬間介電層 242:金屬一層 244:金屬二層 246:金屬三層 248:頂部金屬層 250:鈍化層 260:載體基底 262:厚度 263:硬罩幕 263':圖案化罩幕層 265:接合墊凹槽 266:深度 270:開口 274:金屬接合墊 274p:板部分 274v:豎直部分 275:第一多個層 276:基礎氧化物層 276b, 277b, 279b:基礎部分 276c, 277c, 279c:軸環部分 277:氮化物層 277u, 279u, 280u:上部表面 278:第一頂蓋氧化物層 279:第一下部頂蓋氧化物層 280:第二下部頂蓋氧化物層 281, 282:周邊凹槽 284:第二多個層 285:第一上部氧化物層 287, 291:平面 288:開口 290:第一總厚度 295:接合球
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出用於製造具有正面照度感測器(front-side illuminated sensor)的3DIC的方法的一些實施例的流程圖，所述正面照度感測器具有改良的接合墊結構。 圖2至圖11示出共同地示出符合圖1的方法的一些實施例的實例製造流程的一系列橫截面圖。 圖12示出根據本揭露內容的一些態樣的半導體元件的一些實施例的橫截面圖。 圖13示出符合圖12的一些實施例的俯視圖。
200:半導體元件
210:元件基底
212:正面
214:背面
216:接合區
217:邏輯區
218:像素區
220:輻射感測器
230:內連線結構
232:層間介電層
234,236,238,240:金屬間介電層
242:金屬一層
244:金屬二層
246:金屬三層
248:頂部金屬層
250:鈍化層
260:載體基底
263:硬罩幕
274:金屬接合墊
276:基礎氧化物層
277:氮化物層
279:第一下部頂蓋氧化物層
280:第二下部頂蓋氧化物層
285:第一上部氧化物層
288:開口

Claims (20)

  1. 一種製造半導體元件的方法，包括： 接收包含像素區及接合墊區的元件基底； 在所述元件基底的正面中的所述像素區中形成輻射感測器； 在所述元件基底的所述正面上形成內連線結構，所述內連線結構耦接至所述輻射感測器； 將凹槽蝕刻至所述元件基底的背面中以移除所述元件基底的所述接合墊區，直至暴露所述內連線結構的一部分，其中所述凹槽具有凹槽深度，且所述凹槽的邊緣由所述元件基底的側壁限定； 在所述凹槽中形成導電接合墊，所述導電接合墊耦接至所述內連線結構中的導電特徵； 形成第一多個層，所述第一多個層覆蓋所述導電接合墊，沿著對應於所述凹槽的所述邊緣的所述元件基底的所述側壁延伸，以及覆蓋所述元件基底的所述背面，其中所述第一多個層中的每一者實質上共形，且其中所述第一多個層共同具有小於所述凹槽深度的第一總厚度；以及 執行第一化學機械平坦化（CMP）以自所述像素區移除所述第一多個層的部分，因此所述第一多個層的剩餘部分覆蓋所述導電接合墊。
  2. 如請求項1所述的製造半導體元件的方法，其中所述第一多個層的形成誘發所述元件基底的第一基板弓曲，且執行所述第一CMP以自所述像素區移除所述第一多個層的部分減小所述第一基板弓曲。
  3. 如請求項1所述的製造半導體元件的方法，其中所述第一CMP自所述像素區移除所述第一多個層的第一層且在覆蓋所述像素區的所述第一多個層的第二層上停止，其中所述第一層具有第一結構完整性，且所述第二層具有大於所述第一結構完整性的第二結構完整性。
  4. 如請求項1所述的製造半導體元件的方法，更包括： 在所述第一CMP之後，在覆蓋所述導電接合墊且覆蓋所述像素區的所述第一多個層的所述剩餘部分上方形成第二多個層；以及 執行第二CMP以使所述第二多個層平坦化，由此在所述接合墊區及所述像素區上提供平坦化表面。
  5. 如請求項4所述的製造半導體元件的方法，其中執行所述第二CMP，直至所述第二CMP達到覆蓋所述元件基底的所述正面的第一罩幕，使得所述第二多個層的所述平坦化表面與所述第一罩幕的表面平面。
  6. 如請求項1所述的製造半導體元件的方法，其中形成所述第一多個層包括： 形成基礎氧化物層，所述基礎氧化物層覆蓋所述導電接合墊，沿著所述元件基底的所述側壁延伸，以及覆蓋所述元件基底的所述背面，所述基礎氧化物層具有基礎氧化物層厚度； 在所述基礎氧化物層上方形成氮化物層，所述氮化物層具有氮化物層厚度；以及 在所述氮化物層上方形成第一頂蓋氧化物層，所述第一頂蓋氧化物層具有第一頂蓋氧化物層厚度，其中所述基礎氧化物層厚度加所述氮化物層厚度加所述第一頂蓋氧化物層厚度小於所述凹槽深度。
  7. 如請求項6所述的製造半導體元件的方法，其中所述第一CMP在覆蓋所述像素區的所述氮化物層上停止，使得所述導電接合墊上方的所述基礎氧化物層、氮化物層以及第一頂蓋氧化物層的部分保持完全不變，且所述第一頂蓋氧化物層的豎直部分由所述第一CMP切割成具有與所述氮化物層的最上部表面平坦化的上部表面。
  8. 如請求項7所述的製造半導體元件的方法，更包括： 在所述第一CMP之後，在所述導電接合墊上方的所述第一多個層的所述剩餘部分上方、在所述第一頂蓋氧化物層的所述豎直部分上方以及在所述氮化物層的所述最上部表面上方形成第二多個層；以及 執行第二CMP以使所述第二多個層平坦化。
  9. 如請求項8所述的製造半導體元件的方法，其中執行所述第二CMP，直至所述第二CMP達到所述元件基底的所述正面上的第一罩幕，使得所述第一多個層的最上部表面及所述第二多個層的最上部表面與所述第一罩幕的上部表面平面。
  10. 一種半導體結構，包括： 半導體基底，具有下部側及上部側； 內連線結構，安置於所述半導體基底的所述下部側之下； 載體基底，接合至所述內連線結構，使得所述內連線結構包夾於所述載體基底與所述半導體基底的所述下部側之間； 輻射感測器，安置於所述半導體基底的所述下部側中； 導電接合墊，經由所述內連線結構中的導電特徵耦接至所述輻射感測器； 基礎氧化物結構，包含：在所述導電接合墊上方延伸的基礎部分，及在所述基礎氧化物結構的所述基礎部分的外部邊緣處的軸環部分，所述基礎氧化物結構的所述軸環部分沿著所述半導體基底的內部側壁向上延伸； 氮化物結構，包含沿著所述基礎氧化物結構的所述基礎部分的上部表面延伸的基礎部分，且包含在所述氮化物結構的所述基礎部分的外部邊緣處的軸環部分，所述氮化物結構的所述軸環部分鑲襯所述基礎氧化物結構的所述軸環部分的內部側壁；以及 頂蓋氧化物結構，安置於所述氮化物結構的所述基礎部分的上部表面上方且鑲襯所述氮化物結構的所述軸環部分的內部側壁，其中所述基礎氧化物結構的所述軸環部分的上部表面、所述氮化物結構的所述軸環部分的上部表面以及所述頂蓋氧化物結構的上部表面中的每一者彼此平面。
  11. 如請求項10所述的半導體結構，更包括所述半導體基底的所述上部表面上方的硬罩幕，其中所述硬罩幕具有與所述頂蓋氧化物結構的所述上部表面共面的上部表面。
  12. 如請求項11所述的半導體結構，其中所述頂蓋氧化物結構包括： 下部氧化物層，包含安置於所述氮化物結構上方的基礎部分及在所述下部氧化物層的所述基礎部分的外部邊緣處的軸環部分，所述下部氧化物層的所述軸環部分鑲襯所述氮化物結構的所述軸環部分的內部側壁；以及 上部頂蓋結構，安置於所述下部氧化物層上方，所述上部頂蓋結構及所述下部氧化物層的所述軸環部分各自具有與所述硬罩幕的所述上部表面平面的上部表面。
  13. 如請求項10所述的半導體結構，其中所述基礎氧化物結構沿著所述導電接合墊的外部側壁向下延伸，且其中所述基礎氧化物結構的上部表面包含鄰近所述基礎氧化物結構的所述軸環部分的周邊凹槽，其中所述氮化物結構填充所述周邊凹槽。
  14. 如請求項10所述的半導體結構，更包括： 開口，延伸穿過所述基礎氧化物結構、所述氮化物結構以及所述頂蓋氧化物結構中的每一者且在所述導電接合墊的上部表面處終止。
  15. 如請求項14所述的半導體結構，更包括降落於所述導電接合墊的所述上部表面上的接合球。
  16. 如請求項10所述的半導體結構，其中所述接合墊凹槽的深度為約6微米或更小。
  17. 一種製造半導體元件的方法，包括： 接收元件基底； 在所述元件基底的正面上形成內連線結構； 將凹槽蝕刻至所述元件基底的背面中，直至暴露所述內連線結構的一部分，所述凹槽具有凹槽深度，且所述凹槽的邊緣由所述元件基底的內部側壁限定； 在所述凹槽中形成導電接合墊； 形成第一多個層，所述第一多個層覆蓋所述導電接合墊，沿著所述元件基底的所述內部側壁延伸以及覆蓋所述元件基底的所述背面，其中所述第一多個層共同具有小於所述凹槽深度的第一總厚度；以及 執行第一化學機械平坦化（CMP）以移除所述第一多個層中的一些的最上部部分，由此使所述第一多個層中的一些在所述凹槽的邊緣上方具有最上部的平坦化表面，且使所述第一多個層的其他部分在所述導電接合墊上方不變，其中將所述最上部的平坦化表面切割成與所述第一多個層中的另一者的上部表面齊平。
  18. 如請求項17所述的方法，更包括： 在所述第一CMP的執行之後，在所述第一多個層中的所述一些的所述最上部的平坦化表面上方、在所述第一多個層中的所述另一者上方以及在所述第一多個層的所述其他部分上方形成第二多個層；以及 執行第二CMP以使所述第二多個層平坦化，由此提供平坦化表面。
  19. 如請求項18所述的方法，其中執行所述第二CMP，直至所述第二CMP達到覆蓋所述元件基底的所述背面的第一罩幕，使得由所述第二CMP產生的所述平坦化表面與所述第一罩幕的表面平面。
  20. 如請求項17所述的方法，其中形成所述第一多個層包括： 形成基礎氧化物層，所述基礎氧化物層覆蓋所述導電接合墊，沿著所述元件基底的所述內部側壁延伸以及覆蓋所述元件基底的所述背面，所述基礎氧化物層具有基礎氧化物層厚度； 在所述基礎氧化物層上方形成氮化物層，所述氮化物層具有氮化物層厚度；以及 在所述氮化物層上方形成第一頂蓋氧化物層，所述第一頂蓋氧化物層具有第一頂蓋氧化物層厚度，其中所述基礎氧化物層厚度加所述氮化物層厚度加所述第一頂蓋氧化物層厚度小於所述凹槽深度； 其中所述第一多個層中的所述另一者為所述氮化物層的最上部部分。
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US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
US8435824B2 (en) * 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
US8866250B2 (en) * 2012-09-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
US9230941B2 (en) 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US9281338B2 (en) * 2014-04-25 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor image sensor device having back side illuminated image sensors with embedded color filters
US9553118B2 (en) * 2014-06-18 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of buried color filters in a back side illuminated image sensor using an etching-stop layer
US9704827B2 (en) * 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
US9881884B2 (en) 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10121812B2 (en) * 2015-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked substrate structure with inter-tier interconnection
US9871070B2 (en) 2016-02-05 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Voltage biased metal shielding and deep trench isolation for backside illuminated (BSI) image sensors
US10109666B2 (en) * 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
CN108281494A (zh) 2016-12-30 2018-07-13 Tcl集团股份有限公司 一种量子点光伏器件及制备方法
JP2018186211A (ja) * 2017-04-27 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108281448A (zh) 2018-01-30 2018-07-13 德淮半导体有限公司 背照式图像传感器的制造方法
KR102625567B1 (ko) * 2018-08-20 2024-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

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