TW202211468A - 積體電路裝置的結構 - Google Patents

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Abstract

根據一實施例，積體電路裝置的結構包括了第一組鰭片結構、第二組鰭片結構以及位於第一組鰭片結構與第二組鰭片結構之間的介電質堆疊。介電質堆疊之頂表面與第一及第二組鰭片結構之頂表面實質上處於同水平。介電質堆疊包括了順應介電質堆疊之底部及側壁的第一介電材料、沿著介電質堆疊之頂表面的第二介電材料、以及位於介電質堆疊中間的第三介電材料。積體電路裝置的結構更包括位於第一組鰭片結構、第二組鰭片結構及介電質堆疊上方的閘極結構。

Description

積體電路裝置的結構
本發明實施例是關於半導體結構的改善，特別是關於鰭式場效電晶體（Fin Field-Effect Transistor；FinFET）的節距微縮化。
半導體積體電路（integrated circuit ；IC）產業經歷了指數性的成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，可使用製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會以增加生產效率與降低相關成本來提供助益。而此微縮化同樣增加了積體電路結構（諸如三維電晶體（three-dimensional transistors））和製程的複雜度，且為了實現這些進步，積體電路的加工與製造也需要有近似的發展程度。例如，當裝置尺寸持續縮小，裝置性能（諸如與各種缺陷相關的裝置性能下降）及場效電晶體的生產成本變得更具挑戰。儘管處理此種挑戰的方法大抵上適宜，但它們並非在所有面向上都完全令人滿意。
本發明實施例提供一種積體電路裝置的結構，包括：第一組鰭片結構；第二組鰭片結構；介電質堆疊，位於第一組鰭片結構與第二組鰭片結構之間，介電質堆疊之頂表面與第一及第二組鰭片結構之頂表面實質上處於同水平，介電質堆疊包括：第一介電材料，順應介電質堆疊之底部及側壁；第二介電材料，沿著介電質堆疊之頂表面；第三介電材料，於介電質堆疊中間；以及閘極結構，位於第一組鰭片結構、第二組鰭片結構及介電質堆疊上方。
本發明實施例提供一種積體電路裝置的結構，包括：第一組鰭片結構；第二組鰭片結構；介電質堆疊，位於第一組鰭片結構與第二組鰭片結構之間，介電質堆疊之頂表面與第一及第二組鰭片結構之頂表面實質上處於同水平；閘極結構，位於第一組鰭片結構、第二組鰭片結構及介電質堆疊上方，其中閘極結構包括：第一介電側壁結構於閘極結構下部的側壁上；以及第二介電側壁結構於閘極結構上部的側壁上。
本發明實施例提供一種積體電路裝置結構的製造方法，包括：形成第一組鰭片結構於基板上；形成犧牲材料於第一組鰭片結構中的多個鰭片結構之間；形成具有平坦底表面的虛置閘極於鰭片結構及犧牲材料上方；形成多個側壁結構於虛置閘極上；橫向蝕刻位於此些側壁結構下方的犧牲材料；於犧牲材料被移除處沉積下側壁結構（lower sidewall structure）；移除虛置閘極；移除犧牲材料；以及形成真實閘極於此些鰭片結構上方。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露總體上是關於半導體裝置及其製造，且特別是關於場效電晶體（尤其是鰭式場效電晶體（Fin Field-Effect Transistor；FinFET））的製造方法。鰭式場效電晶體裝置相對平面電晶體能提供改善的裝置性能，因為在鰭式場效電晶體裝置中，閘極環繞著通道的三個側面。常規的鰭式場效電晶體形成方法包括了形成虛置閘極於一組平行走向的多個鰭片結構上方。接著於閘極的側壁上形成側壁間隔物。在側壁間隔物形成後，源極∕汲極區可形成於閘極兩側的鰭片結構上。在源極∕汲極區形成後，形成層間介電層（Interlayer Dielectric Layer；ILD）於源極∕汲極區上方，虛置閘極可以用真實閘極取代，其包含諸如金屬材料的導電材料。然而，當科技節點走向越來越小的節距（pitch）尺寸時，於多個鰭片結構之間的空間（space）適當地形成虛置閘極將變得越來越困難。此外，一般需要重蝕刻（heavy etching）來移除在多個鰭片結構之間的空間的多晶矽殘留物（polysilicon residue）。此類重蝕刻可導致對鰭片結構的損害且因此限制了鰭片結構的節距與尺寸。
根據此處敘述的原理，本揭露將沉積犧牲材料於多個鰭片結構之間的空間，而不是在多個鰭片結構之間形成虛置閘極。接著，虛置閘極將沿著多個鰭片結構的頂部形成為平面結構。在側壁結構形成於此虛置閘極結構上後，位於側壁結構下方的犧牲材料可被橫向蝕刻並用介電材料替換。接著在適當的時間點，當虛置閘極被移除時，位於虛置閘極下方的犧牲材料也同樣被移除。此將暴露鰭片結構之間的空間。接著，真實（諸如金屬）閘極結構可形成於多個鰭片結構之間以及上方。
第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、1M、1N、1O、1P、1Q、1R、1S圖以及第1T圖繪示出形成具有改善節距微縮化之鰭式場效電晶體結構的例示性製程。第1A圖繪示了一組鰭片結構104形成於基板102上。在本發明實施例中，空間103將多個鰭片結構分隔成不同的群集（cluster）101。一般來說，在特定的群集101中多個鰭片結構的節距實質上是一致的且可小於24奈米。鰭片結構之間的空間距離範圍為約5-10奈米。鰭片結構104的高度可大於50奈米或者大於60奈米。此處所描述的使用技術，相較於常規的製程，本揭露實現更大的鰭片高度。更大的鰭片高度有助於改善裝置性能。
半導體基板102可以是矽基板。半導體基板可以是矽晶圓的一部份。其他半導體材料也可考慮。基板102可包含元素的（elementary）（單一元素）半導體，例如矽、鍺及∕或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及∕或其他合適的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及∕或其他合適的材料。基板102可以是具有均勻組成的單一膜層材料。作為替代，基板102可包含具有相似或不同組成且適用於積體電路裝置製造的多個材料膜層。在一個實施例中，基板102可以是將矽層形成於氧化矽層上的絕緣體上覆矽（silicon-on-insulator ；SOI）基板。在其他實施例中，基板102可包含導電層、半導體層、介電層、其他膜層或上述之組合。
鰭片結構104的形成可使用圖案化製程。例如，硬遮罩層106與光阻層（未繪示）可被沉積於基板102上。硬遮罩層106可包括氧化矽（SiO2 ）、氮化矽（SiN）、碳化矽（SiC）、氮氧化矽（SiON）、氮碳氧化矽（SiOCN）、氧化鉿（HfO2 ）、氧化鋁（Al2 O3 ）及氧化鋯（ZrO2 ）中的至少一種。其他材料也可考慮。光阻隨後透過光罩被暴露於光源下。光阻接著被顯影並使部分光阻保留而其他部分被移除。顯影光罩中的圖案則轉移至硬遮罩層106，其再透過蝕刻製程將圖案轉移至基板102。便形成了所繪示的鰭片結構104。鰭片結構包括伸長的鰭片狀結構，其走向彼此互相平行。第1A圖繪示了從鰭片結構104走向之方向垂直剖面的視角。
第1B圖繪示了隔離結構108形成的製程。隔離結構可以是，例如淺溝槽隔離（shallow trench isolation；STI）結構。淺溝槽隔離層108可以是介電材料，其被用來將一個裝置與另一個裝置彼此電性隔離。沉積淺溝槽隔離材料後，應用化學機械拋光（chemical mechanical polishing；CMP）處理以平坦化工作件的頂表面並使硬遮罩層106暴露。化學機械拋光處理包含了在工作件之表面使用漿料（slurry）。漿料包括蝕刻化學品以及固體顆粒（solid particle）。拋光頭跨過工作件的表面移動，且作用在工作件上的化學品及機械力將導致以實質上近似的速度移除工作件的材料，從而產生平坦表面。
第1C圖繪示了淺溝槽隔離層108被凹蝕的製程。淺溝槽隔離層108可被凹蝕至鰭片結構的頂端與底端之間大約一半的位置點。然而，在一些實施例中，淺溝槽隔離層108可沿著鰭片結構104的高度被凹蝕至不同的高度。
第1D圖繪示了形成犧牲材料110於鰭片結構104上以及之間。犧牲材料110可以是，例如氮化矽（SiN）或矽化鍺（SiGe）。此類材料較容易契入（fit）多個鰭片結構之間的空間。在一些實施例中，犧牲材料選擇性沉積於鰭片結構104上方以使多個鰭片結構組之間的空間103暴露。在一些實施例中，然而，犧牲材料110可形成於空間103上方以及隨後利用定向式（directional）蝕刻製程諸如乾式蝕刻製程來移除。此類製程可近似於間隔物（spacer）蝕刻製程。
第1E圖繪示了形成第一介電層112於鰭片結構104以及鰭片結構組101之間的空間103上方。第一介電層112可以是低介電常數（low-k）介電材料例如氮化矽（SiN）、氮氧化矽（SiON）或氮碳氧化矽（SiOCN）。第一介電層112沿著鰭片結構組101之間的空間103的側壁以及沿著淺溝槽隔離層108的底部以順應的方式形成。
第1F圖繪示了形成氧化層114於第一介電層112上方以及進行化學機械拋光處理以平坦化工作件的頂表面。化學機械拋光處理同樣暴露了鰭片結構104與犧牲材料110的頂表面。
第1G圖繪示了氧化層114被凹蝕的製程。此可利用選擇性（selective）蝕刻製程來完成。選擇性蝕刻製程可被設計成在應用時，使其能移除氧化層114並對其他層沒有實質上地影響，其他層指的是例如第一介電層112、鰭片結構104以及犧牲材料110。
第1H圖繪示了形成第二介電層116於氧化層上並在如第1G圖所繪示之蝕刻製程產生之空間的範圍內。第二介電層116也可以是低介電常數介電材料。第二介電層116可以是，例如氮化矽（SiN）、氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）。在一些實施例中，第二介電層116可以是高介電常數（high-k）介電質諸如氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、氧化鋁鉿（HfAlOx）、氧化矽鉿（HfSiOx）或氧化鋁（Al2 O3 ）。如同將在下方更詳細的揭露，第二介電層116將氧化層114與閘極結構隔離。在一些實施例中，於第二介電層116形成後，將進行化學機械拋光處理以平坦化工作件的表面。
第1I圖繪示了虛置閘極層118沿著兩個硬遮罩層120、122的形成。第一硬遮罩層120可以是氮化矽層而第二硬遮罩層122可以是氧化層。虛置閘極層118因此沿著平坦表面形成。換句話說，虛置閘極層118的底表面直接接觸了包含鰭片結構104、犧牲材料110、第一介電層112以及第二介電層116之頂表面的平坦線。虛置閘極層118可以是多晶矽層。因為多晶矽虛置閘極層118沉積於平坦表面上，可減少將多晶矽契入在多個鰭片結構間的空間的問題（諸如多晶矽中的空隙（gap））。
第1J圖繪示了工作件的透視示意圖，其中虛置閘極層118與硬遮罩層120、122已被圖案化為虛置閘極結構。例如，虛置閘極層118與硬遮罩層120、122可用均勻的方式沉積且隨後利用光學微影製程來圖案化。圖案化製程在除了虛置閘極形成的區域（以及真實閘極最終的形成處）暴露了鰭片結構104、犧牲材料110、第一介電層112以及第二介電層116。
第1K圖繪示了形成側壁間隔物124於虛置閘極118之側壁上。側壁間隔物124可以是介電材料。在側壁間隔物124形成後，可應用蝕刻製程以移除鰭片結構104中將要形成源極∕汲極區的部分。此蝕刻製程可按照光學微影製程來完成，以便蝕刻工作件的適當部分。
第1L圖繪示了橫向移除製程例如橫向蝕刻製程，其中犧牲材料110的一部份被移除以在側壁間隔物124下方留下孔洞（void）110a。橫向蝕刻製程可以是單向的（unidirectional）蝕刻製程例如濕式蝕刻製程。濕式蝕刻製程可使用以酸為主的蝕刻劑諸如硫酸（H2 SO4 ）、高氯酸（HClO4 ）、氫碘酸（HI）、氫溴酸（HBr）、硝酸（HNO3 ）、鹽酸（HCl）、醋酸（CH3 COOH）、檸檬酸（C6 H8 O7 ）、高碘酸鉀（KIO4 ）、酒石酸（C4 H6 O6 ）、苯甲酸（C6 H5 COOH）、氟硼酸（HBF4 ）、碳酸（H2 CO3 ）、氰化氫（HCN）、亞硝酸（HNO2 ）、氫氟酸（HF）、或磷酸（H3 PO4 ）。在一些實施例中，可使用以鹼為主的蝕刻劑。此類蝕刻劑包括但不限於氨水（NH4 OH）及氫氧化鉀（KOH）。
在一些實施例中，孔洞110a可具有與側壁間隔物124之厚度實質上匹配的深度。在一些實施例中，孔洞110a的深度可大於側壁間隔物124的厚度。在一些實施例中，孔洞110a的深度可小於側壁間隔物124的厚度。在一些實施例中，孔洞110a的深度範圍為約4-10奈米。在一些實施例中，孔洞110a的深度範圍為約5-15奈米。
第1M圖繪示了下側壁間隔物（lower sidewall spacer）126於孔洞110a中的形成。下側壁間隔物126最終將設置抵靠於鰭片結構104之間的閘極結構。於是，下側壁間隔物126之頂表面對應於鰭片結構104的頂表面且因此與之同水平。下側壁間隔物126可以是低介電常數介電層諸如氮化矽（SiN）、氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）。在一些實施例中，下側壁間隔物126的材料與側壁間隔物124不同。下側壁間隔物126的厚度近似於孔洞110a的厚度。下側壁間隔物126的厚度範圍為約4-10奈米。
為了形成下側壁間隔物126，可沉積間隔物材料於工作件上再進行回蝕刻（etched back）。特別是選擇性蝕刻製程可被設計為使其定向地移除下側壁間隔物材料且實質上並未影響工作件的其他暴露部分。位於側壁間隔物124下方的下側壁間隔物126的部分將因而免受定向蝕刻製程的影響。
第1N圖繪示了位於第1L圖之蝕刻製程所產生的空間中源極∕汲極區128的形成。源極∕汲極區128的形成可使用磊晶生長製程以形成摻雜區，其將作為電晶體裝置的主動區。
第1O圖繪示了形成層間介電層130於工作件上的製程。層間介電層是介電材料，其被用來將積體電路的不同元件彼此隔離。在層間介電層130沉積後，執行化學機械拋光處理以平坦化工作件的頂表面。化學機械拋光處理可被應用來移除硬遮罩層120、122且暴露出虛置閘極層118的頂表面。第1P圖沿著虛置閘極層繪示出執行化學機械拋光處理後的工作件。
第1Q圖繪示出虛置閘極材料被除去的移除製程。儘管未繪示於圖中，當虛置閘極結構118被移除時，側壁間隔物124仍留在原處。虛置閘極結構的移除可使用蝕刻製程。蝕刻製程可以是諸如濕式蝕刻製程的單向製程，其能移除虛置閘極材料118且實質上不影響其他材料。
第1R圖繪示出犧牲材料被除去的移除製程。犧牲材料110也可利用單向蝕刻製程諸如濕式蝕刻製程來移除。濕式蝕刻製程具有選擇性以移除犧牲材料110且能實質上完整地留下鰭片結構104、第一介電材料112及第二介電材料116。藉由移除犧牲材料110，鰭片結構104之間的空間被暴露且因此能允許金屬閘極的沉積。
第1S圖繪示出高介電常數介電層132於多個鰭片結構上方的沉積。在一些實施例中，可在高介電常數介電層沉積之前沉積界面層（未繪示）於鰭片結構104上。高介電常數介電層可包括，例如氧化鋁、氧化鉿、氧化鋯、氧化鋁鉿或矽氧化鉿。也可使用其他材料。例如，其他具有介電常數大於7的材料也可作為使用。
第1T圖繪示出取代虛置閘極的真實閘極134之沉積。真實閘極134可包含例如金屬材料的導電材料。沉積金屬材料以環繞鰭片結構104的側面並因而形成鰭式場效電晶體裝置。在一些實施例中，真實閘極134可包括功函數層（未繪示）。功函數層可以是功函數金屬。此類金屬被設計為使金屬閘極具有要求的特性與理想的功能性。多種p型功函數金屬的示例可包括但不限於氮碳化鎢（WCN）、氮化鉭（TaN）、氮化鈦（TiN）、氮化鋁鈦（TiAlN）、氮硫化鎢（WSN）、鎢（W）、鈷（Co）、鉬（Mo）等。多種n型功函數金屬的示例可包括但不限於鋁（Al）、鋁化鈦（TiAl）、碳化鋁鈦（TiAlC）、碳矽化鋁鈦（TiAlSiC）、碳矽化鋁鉭（TaAlSiC）以及碳化鉿（HfC）。使用此處描述的技術，可得到更高的鰭片結構104及降低的微縮化。
第2圖沿著閘極間隔物繪示出鰭式場效電晶體裝置。使用此處描述的原理，閘極的側壁間隔物具有兩個組成（components）。特別是側壁間隔物包括了上部間隔物（upper portion spacer）124，其位於閘極之上部，及下部間隔物（lower portion spacer）126，其位於閘極之下部。下部間隔物126之頂部對應於鰭片結構104之頂表面。換句話說，鰭片結構104的頂表面與下部間隔物126的頂表面處於共平面。因此，上部間隔物124的底表面同樣與鰭片結構104的頂表面處於共平面。此外，在多個鰭片群集之間的空間，上部間隔物124的底部直接接觸了第二介電層116以及第一介電層112之部分。第一介電層112、氧化層114以及第二介電層116形成了介電質堆疊。
第3圖沿著鰭片結構繪示出例示性鰭式場效電晶體裝置。可以看到閘極裝置134包括了側壁間隔物，其具有上部間隔物124及下部間隔物126。上側壁間隔物124及下側壁間隔物126兩者皆將閘極裝置與源極∕汲極區128隔離。
第4圖繪示出具有改良節距微縮化的鰭式場效電晶體結構之形成的例示性方法400流程圖。根據本發明實施例，方法400包含了形成第一組鰭片結構（如元件符號104）於基板（如元件符號102）上的製程402。半導體基板可以是矽晶圓的一部分。其他半導體材料也可考慮。基板可包含元素的（elementary）（單一元素）半導體，例如矽、鍺及∕或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及∕或其他合適的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及∕或其他合適的材料。鰭片結構的形成可使用圖案化製程。例如，硬遮罩層與光阻層可被沉積於基板上。光阻隨後透過光罩被暴露於光源下。光阻接著被顯影並使部分光阻保留而其他部分被移除。顯影光罩中的圖案則轉移至硬遮罩層，其再透過蝕刻製程將圖案轉移至基板。鰭片結構包括伸長的鰭片狀結構，其走向彼此互相平行。
方法400更包括形成犧牲材料（如元件符號110）於第一組鰭片結構的多個鰭片結構之間的製程404。犧牲材料可以是，例如氮化矽（SiN）或矽化鍺（SiGe）。此類材料較容易契入多個鰭片結構之間的空間。在一些實施例中，犧牲材料選擇性沉積於多個鰭片結構上方從而留下沒有暴露鰭片結構的區域。在一些實施例中，然而，犧牲材料也可形成於前述區域上方並且隨後利用定向式蝕刻製程諸如乾式蝕刻製程來移除。此類製程近似於間隔物蝕刻製程。
方法400更包括形成具有平坦底表面的虛置閘極（如元件符號118）於多個鰭片結構與犧牲材料上方的製程406。虛置閘極層可沿著兩個硬遮罩層（如元件符號120、122）形成。第一硬遮罩層可以是氮化矽層而第二硬遮罩層可以是氧化層。虛置閘極層沿著平坦表面形成。換句話說，虛置閘極層的底表面直接接觸了包含多個鰭片結構及犧牲材料之頂表面的平坦線。虛置閘極層可以是多晶矽層。因為多晶矽虛置閘極層沉積於平坦表面上，可減少將多晶矽契入在多個鰭片結構間的空間的問題（諸如多晶矽中的空隙）。
方法400更包括形成側壁結構（如元件符號124）於虛置閘極上的製程408。側壁結構可以是介電材料。在側壁結構形成後，可應用蝕刻製程以移除多個鰭片結構中將要形成源極∕汲極區的部分。此蝕刻製程可按照光學微影製程來完成，以便蝕刻工作件的適當部分。
方法400更包括橫向蝕刻位於側壁結構下方的犧牲材料的製程410。橫向移除製程除去犧牲材料的一部份以在側壁間隔物下方留下孔洞。橫向蝕刻製程可以是單向的蝕刻製程例如濕式蝕刻製程。在一些實施例中，孔洞的深度可大於側壁結構的厚度。在一些實施例中，孔洞的深度可小於側壁間隔物的厚度。在一些實施例中，孔洞的深度範圍為約4-10奈米。在一些實施例中，孔洞的深度範圍為約5-15奈米。
方法400更包括沉積下側壁結構（如元件符號126）於犧牲材料被移除處的製程412。下側壁間隔物最終將設置抵靠於多個鰭片結構之間的閘極結構。於是，下側壁間隔物之頂表面對應於多個鰭片結構的頂表面且因此與之同水平。下側壁間隔物可以是低介電常數介電層諸如氮化矽（SiN）、氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）。在一些實施例中，下側壁間隔物的材料與側壁間隔物不同。下側壁間隔物的厚度近似於孔洞的厚度。下側壁間隔物的厚度範圍為約4-10奈米。為了形成下側壁間隔物，可沉積間隔物材料於工作件上再進行回蝕刻。特別是選擇性蝕刻製程可被設計為使其定向地移除下側壁間隔物材料且實質上並未影響工作件的其他暴露部分。位於側壁間隔物下方的下側壁間隔物的部分將因而免受定向蝕刻製程的影響。
方法400更包括移除虛置閘極的製程414。當虛置閘極結構被移除時，側壁結構仍留在原處。虛置閘極結構的移除可使用蝕刻製程。蝕刻製程可以是諸如濕式蝕刻製程的單向製程，其能移除虛置閘極材料且實質上不影響其他材料。
方法400更包括移除犧牲材料的製程416。犧牲材料也可利用單向蝕刻製程諸如濕式蝕刻製程來移除。濕式蝕刻製程具有選擇性以移除犧牲材料且能實質上完整地留下多個鰭片結構。藉由移除犧牲材料，鰭片結構之間的空間被暴露且因此能允許金屬閘極的沉積。
方法400更包括形成真實閘極（如元件符號134）於多個鰭片結構上方的製程418。真實閘極的形成可包含形成高介電常數介電層（如元件符號132）。在一些實施例中，可在高介電常數介電層沉積之前沉積界面層於多個鰭片結構上。高介電常數介電層可包括，例如氧化鋁、氧化鉿、氧化鋯、氧化鋁鉿或矽氧化鉿。也可使用其他材料。真實閘極可包含例如金屬材料的導電材料。沉積金屬材料以環繞多個鰭片結構的側面並因而形成鰭式場效電晶體裝置。在一些實施例中，真實閘極可包括功函數層。功函數層可以是功函數金屬。此類金屬被設計為使金屬閘極具有要求的特性與理想的功能性。多種p型功函數金屬的示例可包括但不限於氮碳化鎢（WCN）、氮化鉭（TaN）、氮化鈦（TiN）、氮化鋁鈦（TiAlN）、氮硫化鎢（WSN）、鎢（W）、鈷（Co）、鉬（Mo）等。多種n型功函數金屬的示例可包括但不限於鋁（Al）、鋁化鈦（TiAl）、碳化鋁鈦（TiAlC）、碳矽化鋁鈦（TiAlSiC）、碳矽化鋁鉭（TaAlSiC）以及碳化鉿（HfC）。使用此處描述的技術，可得到更高的鰭片結構104及降低的微縮化。
根據一實施例，提供了一種積體電路裝置的結構，包括：第一組鰭片結構；第二組鰭片結構；介電質堆疊，位於第一組鰭片結構與第二組鰭片結構之間，介電質堆疊之頂表面與第一及第二組鰭片結構之頂表面實質上處於同水平，介電質堆疊包括：第一介電材料，順應介電質堆疊之底部及側壁；第二介電材料，沿著介電質堆疊之頂表面；第三介電材料，於介電質堆疊中間；以及閘極結構，位於第一組鰭片結構、第二組鰭片結構及介電質堆疊上方。
根據一實施例，提供了一種積體電路裝置的結構，包括：第一組鰭片結構；第二組鰭片結構；介電質堆疊，位於第一組鰭片結構與第二組鰭片結構之間，介電質堆疊之頂表面與第一及第二組鰭片結構之頂表面實質上處於同水平；閘極結構，位於第一組鰭片結構、第二組鰭片結構及介電質堆疊上方，其中閘極結構包括：第一介電側壁結構於閘極結構下部的側壁上；以及第二介電側壁結構於閘極結構上部的側壁上。
根據一實施例，提供了一種積體電路裝置結構的製造方法，包括：形成第一組鰭片結構於基板上；形成犧牲材料於第一組鰭片結構中的多個鰭片結構之間；形成具有平坦底表面的虛置閘極於鰭片結構及犧牲材料上方；形成多個側壁結構於虛置閘極上；橫向蝕刻位於此些側壁結構下方的犧牲材料；於犧牲材料被移除處沉積下側壁結構；移除虛置閘極；移除犧牲材料；以及形成真實閘極於此些鰭片結構上方。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
101:鰭片結構組（群集） 102:基板 103:空間 104:鰭片結構 106:硬遮罩層 108:淺溝槽隔離層 110:犧牲材料 110a:孔洞 112:第一介電層 114:氧化層 116:第二介電層 118:虛置閘極層 120:第一硬遮罩層 122:第二硬遮罩層 124:側壁間隔物（上側壁間隔物） 126:下側壁間隔物（下側壁間隔物） 128:源極∕汲極區 130:層間介電層 132:高介電常數介電層 134:真實閘極
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、1M、1N、1O、1P、1Q、1R、1S圖以及第1T圖是根據此處敘述原理的一實施例，繪示出形成具有改善節距微縮化之鰭式場效電晶體結構的例示性製程。 第2圖是根據此處敘述原理的一實施例，沿著閘極間隔物繪示出的鰭式場效電晶體裝置。 第3圖是根據此處敘述原理的一實施例，沿著鰭片結構繪示出的例示性鰭式場效電晶體裝置。 第4圖是根據此處敘述原理的一個實施例，繪示出形成具有改善節距微縮化之鰭式場效電晶體結構的例示性方法流程圖。
101:鰭片結構組(群集)
102:基板
103:空間
104:鰭片結構
108:淺溝槽隔離層
110:犧牲材料
112:第一介電層
114:氧化層
116:第二介電層
132:高介電常數介電層
134:真實閘極

Claims (1)

  1. 一種積體電路裝置的結構，包括： 一第一組鰭片結構； 一第二組鰭片結構； 一介電質堆疊，位於該第一組鰭片結構與該第二組鰭片結構之間，該介電質堆疊之頂表面與該第一及第二組鰭片結構之頂表面實質上處於同水平，該介電質堆疊包括： 一第一介電材料，順應該介電質堆疊之底部及側壁； 一第二介電材料，沿著該介電質堆疊之頂表面； 一第三介電材料，於該介電質堆疊中間；以及 一閘極結構，位於該第一組鰭片結構、該第二組鰭片結構及該介電質堆疊上方。
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