TW202209787A - 共振電路及操作一共振電路之方法 - Google Patents

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Abstract

揭示一種GaN共振電路。該GaN共振電路包括一功率開關，該功率開關經組態以根據一或多個閘極信號選擇性地傳導，且經組態以產生指示流過該功率開關之電流之值之一開關信號。該GaN共振電路還包括經組態以回應於一或多個控制信號而產生該等閘極信號之一功率開關驅動器，其中該功率開關驅動器經組態以回應於該開關信號指示流過該功率開關之該電流的該值已轉變為越過一臨限值而使該功率開關變為不傳導。

Description

共振電路及操作一共振電路之方法
本發明大體上涉及功率轉換電路，且特定而言涉及利用一或多個基於氮化鎵(Gallium Nitride，GaN)之半導體裝置的功率轉換電路。
例如電腦、伺服器及電視等等電子裝置使用一或多個電能轉換電路以將一種形式之電能轉換成另一種形式之電能。一些電能轉換電路使用稱為半橋轉換器之電路拓樸來將高DC電壓轉換成較低DC電壓。因為許多電子裝置對功率轉換電路之大小及效率敏感，所以可能需要新型半橋轉換器電路及元件來滿足新型電子裝置之需要。
一個發明性態樣為一種GaN共振電路。該GaN共振電路包括功率開關，該功率開關經組態以根據一或多個閘極信號選擇性地傳導，且經組態以產生指示流過功率開關中之電流的值之開關信號。該GaN共振電路還包括經組態以回應於一或多個控制信號而產生閘極信號之功率開關驅動器，其中該功率開關驅動器經組態以回應於該開關信號指示流過功率開關之電流的值已轉變成越過臨限值而使功率開關變為不傳導。
另一發明性態樣為一種操作GaN共振電路之方法。該方法包括提供一或多個閘極信號以使功率開關變為選擇性地傳導。該方法還包括以該功率開關產生指示流過該功率開關之電流的值之開關信號。該方法還包括以功率開關驅動器回應於一或多個控制信號而產生閘極信號。該方法還包括以功率開關驅動器回應於開關信號指示流過功率開關之電流的值已轉變成越過臨限值而使功率開關變為不傳導。
交叉相關申請案參考
本專利申請案主張 2018 年 11 月 14 日申請之 標題為 「 基於零電流偵測之共振轉換器控制 (RESONANT CONVERTER CONTROL BASED ON ZERO CURRENT DETECTION) 」 之第 16/190,794 號美國專利申請案 ， 以及 2019 年 4 月 8 日申請之第 16/378,529 號 美國專利申請案的優先權。每一前述公開案之內容的全文據此係以引用的方式併入。
本發明之某些實施例涉及使用一或多個氮化鎵(GaN)裝置之半橋式功率轉換電路。雖然本發明可適用於廣泛多種半橋電路，但本發明之一些實施例尤其適用於被設計成在高頻率及/或高效率下與整合驅動器電路、整合位元準移位元電路、整合自舉電容器充電電路、整合啟動電路及/或使用GaN及矽裝置之混合式解決方案一起操作的半橋電路，如下文較詳細地描述。半橋電路 #1
現參考圖1，在一些實施例中，電路100可包括受經組態以調節遞送給負載之功率的一或多個控制電路控制之一對互補功率電晶體(在本文中亦被稱為開關)。在一些實施例中，高側功率電晶體連同控制電路之一部分安置在高側裝置上，且低側功率電晶體連同控制電路之一部分安置在低側裝置上，如下文較詳細地描述。
圖1中所說明之整合半橋式功率轉換電路100包括低側GaN裝置103、高側GaN裝置105、負載107、自舉電容器110及其他電路元件，如所說明且在下文較詳細地論述。一些實施例還可具有提供至電路100之一或多個輸入以調節電路之操作的外部控制器(圖1中未示)。電路100僅係出於說明性目的，且其他變體及組態處於本發明之範疇內。
在一個實施例中，低側GaN裝置103可具有包括具有低側控制閘極117之低側功率電晶體115的基於GaN之低側電路104。低側電路104可進一步包括具有連接至低側電晶體控制閘極117之輸出123的整合低側電晶體驅動器120。在另一實施例中，高側GaN裝置105可具有包括具有高側控制閘極127之高側功率電晶體125的基於GaN之高側電路106。高側電路106可進一步包括具有連接至高側電晶體控制閘極127之輸出133的整合高側電晶體驅動器130。
電壓源135 (亦被稱為幹線電壓)可連接至高側電晶體125之汲極137，且高側電晶體可用以控制至功率轉換電路100中之功率輸入。高側電晶體125可進一步具有耦接至低側電晶體115之汲極143的源極140，從而形成開關節點145。低側電晶體115可具有連接至接地之源極147。在一個實施例中，低側電晶體115及高側電晶體125可為基於GaN之增強型場效電晶體。在其他實施例中，低側電晶體115及高側電晶體125可為任何其他類型之裝置，包括但不限於基於GaN之耗盡型電晶體、與矽基增強型場效電晶體串聯連接的基於GaN之耗盡型電晶體、基於碳化矽之電晶體或矽基電晶體，該耗盡型電晶體之閘極連接至矽基增強型電晶體之源極。
在一些實施例中，高側裝置105及低側裝置103可由基於GaN之材料製成。在一個實施例中，基於GaN之材料可包括一層矽上之一層GaN。在其他實施例中，基於GaN之材料可包括但不限於一層碳化矽、藍寶石或氮化鋁上之一層GaN。在一個實施例中，基於GaN之層可包括但不限於例如氮化鋁及氮化銦等其他第III族氮化物以及例如AlGaN及InGaN等第III族氮化物合金之複合堆疊。在其他實施例中，基於GaN之低側電路104及基於GaN之高側電路106可安置於單塊基於GaN之裝置上。在其他實施例中，基於GaN之低側電路104可安置於第一基於GaN之裝置上，且基於GaN之高側電路106可安置於第二基於GaN之裝置上。在又另外之實施例中，基於GaN之低側電路104及基於GaN之高側電路106可安置在多於兩個基於GaN之裝置上。在一個實施例中，基於GaN之低側電路104及基於GaN之高側電路106可在任何組態中含有任何數目個主動或被動電路元件配置。低側裝置
低側裝置103可包括用於低側裝置及高側裝置105之控制及操作的多個電路。在一些實施例中，低側裝置103可包括控制低側電晶體115及高側電晶體125之切換連同其他功能的邏輯、控制及位元準移位元電路(低側控制電路) 150，如下文較詳細地論述。低側裝置103還可包括啟動電路155、自舉電容器充電電路157及遮罩電容器160，如亦在下文較詳細地論述。
現參考圖2，在功能上說明低側控制電路150內之電路。在下文論述且在一些狀況下在圖3至圖14中較詳細地示出低側控制電路150內之每個電路。在一個實施例中，低側控制電路150之主要功能可為自控制器接收例如PWM信號等一或多個輸入信號，並控制低側電晶體115及高側電晶體125之操作。
在一個實施例中，第一位準移位元電晶體203及第二位元準移位元電晶體205分別可用以與高側邏輯及控制電路153通信(見圖1)。在一些實施例中，第一位準移位元電晶體203可為高電壓增強型GaN電晶體。在另外之實施例中，第一位準移位元電晶體203可類似於低側電晶體115(見圖1)及高側電晶體125，但其大小可能小得多(例如，第一位準移位元電晶體之閘極寬度可為幾十微米且具有最小通道長度)。
在其他實施例中，只要高側電晶體125(見圖1)接通，第一位準移位元電晶體203就可同時經歷高電壓及高電流(亦即，裝置可在裝置安全工作區之高功率部分處操作)。此類條件可能引起相對高之功率耗散，因此一些實施例可涉及對第一位準移位元電晶體203之設計中的設計及裝置可靠性考量，如下文較詳細地論述。在其他實施例中，可與第一位準移位元電晶體203之源極210串聯地添加第一位準移位電阻器207，以限制閘極213至源極210電壓並因此限制穿過第一位準移位元電晶體之最大電流。其他方法可用以限制穿過第一位準移位元電晶體203之電流，且處於本發明之範疇內。第一位準移位元電晶體203之汲極215可耦接至高側邏輯及控制電路153 (見圖1)，如下文較詳細地論述。
在一個實施例中，第一位準移位元電晶體203可包括反相器電路之一部分，該部分具有第一輸入及第一輸出，且經組態以在第一輸入端子處接收第一輸入邏輯信號，並作為回應而在第一輸出端子處提供第一反相輸出邏輯信號，如下文較詳細地論述。在其他實施例中，第一輸入及第一反相輸出邏輯信號可參考不同電壓電位。在一些實施例中，第一位準移位電阻器207可能夠與參考比第一輸入邏輯信號之參考電壓大13伏的電壓之第一反相輸出邏輯信號一起操作。在其他實施例中，其能夠以能夠與參考比第一輸入邏輯信號之參考電壓高20伏的電壓之第一反相輸出邏輯信號一起操作，但在其他實施例中該電壓可比第一輸入邏輯信號之參考電壓高80至400伏之間。
在其他實施例中，第一位準移位電阻器207可被任何形式之電流吸收器替換。舉例而言，在一個實施例中，第一位準移位元電晶體203之源極210可連接至閘極至源極短路耗盡型裝置。在另一實施例中，可藉由以疊置於場介電層之頂部上的高電壓場板金屬替換增強型閘極堆疊來製造耗盡型裝置。場介電質之厚度及金屬之功函數可用以判定堆疊之夾止電壓。
在其他實施例中，第一位準移位電阻器207可被電流吸收器替換。電流吸收器可使用可由啟動電路155 (圖1中所說明且在下文較詳細地論述)產生之參考電流(Iref)。耗盡型電晶體及電流吸收器實施例兩者可相比於電阻器實施例產生顯著之裝置面積減小(亦即，此係因為相對小之耗盡型電晶體將滿足且Iref已可自啟動電路155獲得)。
第二位元準移位元電晶體205可類似於第一位準移位元電晶體203而設計(例如，在電壓能力、電流處置能力、耐熱性等方面)。第二位元準移位元電晶體205還可內置有主動電流吸收器或電阻器，類似於第一位準移位元電晶體203。在一個實施例中，與第二位元準移位元電晶體205之主要差異可在於其操作。在一些實施例中，第二位元準移位元電晶體205之主要目的可為在低側電晶體115關斷時防止錯誤觸發高側電晶體125 (見圖1)。
在一個實施例中，舉例而言，當低側電晶體115之關斷產生流經高側電晶體125之負載電流，同時在第三象限中操作電晶體，其閘極短路至其源極(亦即，處於同步整流模式下)時，會在升壓操作中發生錯誤觸發。此條件可在開關節點(Vsw) 145處引入dv/dt條件，此係因為開關節點在低側電晶體115接通時處於接近接地之電壓下且接著在相對較短之時間段內轉變成幹線電壓135。所得寄生C*dv/dt電流(亦即，其中C =第一位準移位元電晶體203之Coss加任何其他對地電容)可致使第一位準移位節點305 (見圖3)變得拉低，此將接著接通高側電晶體125。在一些實施例中，此條件可能並非合乎需要的，此係因為可能不存在停滯時間控制，且可自同時處於導電狀態下之高側電晶體125及低側電晶體115發生擊穿。
圖3說明示出第一位準移位元電晶體203可如何電耦接至高側裝置105之一個實施例。說明了位於低側裝置103上之第一位準移位元電晶體203，連同可位於高側裝置105 (見圖1)上之上拉電阻器303。在一些實施例中，第一位準移位元電晶體203可操作為電阻器上拉反相器中之下拉電晶體。
在其他實施例中，當位元準移位元驅動器電路217(見圖2)向第一位準移位元電晶體203供應高閘極信號(L1_DR)時，第一位準移位節點305變得拉低，此將由高側邏輯及控制電路153(見圖1)反相。反相信號呈現為接通高側電晶體137 (見圖1)之高狀態信號，其接著將開關節點(Vsw) 145處之電壓拉至接近幹線電壓135。
相反地，當位元準移位元驅動器電路217(見圖2)向第一位準移位元電晶體203供應低閘極信號時，第一位準移位節點305變得拉動至高邏輯狀態，此由高側邏輯及控制電路153(見圖1)反相。反相信號表現為斷開高側電晶體125之低邏輯狀態信號。此方案可導致至高側電晶體125之非反相閘極信號。在另外之實施例中，第一位準移位元電晶體203可經設計為足夠大而能夠在第一位準移位節點305上下拉，但不會大到使其汲極至源極及汲極至基板(亦即，半導體基板)電容引發高側邏輯及控制電路153之錯誤觸發。
在一些實施例中，上拉電阻器303可替代地為增強型電晶體、耗盡型電晶體或參考電流源元件。在另外之實施例中，上拉電阻器303可耦接於以不同於接地之電壓軌為參考之浮動供應器(例如，在下文較詳細地論述之自舉電容器)之汲極與正端子之間。在又其他實施例中，在第一輸出端子(LS_NODE) 305與開關節點(Vsw) 145 (見圖1)之間可存在第一電容，且在第一輸出端子與接地之間可存在第二電容，其中第一電容大於第二電容。第一電容可設計成使得回應於開關節點(Vsw) 145 (見圖1)處之高dv/dt信號，允許C*dv/dt電流之大部分傳導穿過第一電容，以確保第一輸出端子305處之電壓追蹤開關節點(Vsw)處之電壓。在一些實施例中，遮罩電容器160 (見圖1)可被設計成充當如上文所描述之第一電容器。在其他實施例中，遮罩電容器160 (見圖1)可用以在半橋式功率轉換電路100中在第一輸出端子305與開關節點(Vsw) 145 (見圖1)之間產生電容。在又其他實施例中，遮罩電容器160 (見圖1)還可用以最小化第一輸出端子305與基板(亦即，半導體基板)之間的電容。更具體而言，在一些實施例中，可藉由將導電遮罩層添加至裝置並將層耦接至開關節點(Vsw) 145來產生遮罩電容器160。此結構可有效地產生兩個電容器。一個電容器耦接於輸出端子305與開關節點(Vsw) 145之間，且另一電容器耦接於開關節點與基板之間。由此實際上消除輸出端子305與基板之間的電容。在其他實施例中，遮罩電容器160 (見圖1)可建構於低側晶片103上。
邏輯、控制及位元準移位元電路150 (見圖2)可具有其他功能及電路，例如但不限於位元準移位元驅動器電路217、低側電晶體驅動電路120、消隱脈衝產生器223、自舉電晶體驅動電路225及欠壓鎖定電路227，如下文在單獨之圖中較詳細地解釋。
現參考圖4，較詳細地示出位元準移位元驅動器電路217。在一個實施例中，位元準移位元驅動器電路217可包括依序鏈中之第一反相器405及第二反相器410。在其他實施例中，因為位元準移位元驅動器電路217可驅動小閘極寬度第一位準移位元電晶體203，所以可不需要緩衝器級。
在一個實施例中，位元準移位元驅動器電路217由來自控制器(未示出)之脈寬調變高側信號(PWM_HS)直接驅動。在一些實施例中，(PWM_HS)信號可由外部控制電路供應。在一個實施例中，外部控制電路可為與高側裝置105、低側裝置103、此兩個裝置處於相同封裝中或自行封裝之外部控制器。在另外之實施例中，位元準移位元驅動器電路217還可包括控制位元準移位元驅動器電路何時與第一位準移位元電晶體203 (見圖3)通信之邏輯。在一個實施例中，視情況選用之低側欠壓鎖定信號(LS_UVLO)可由位元準移位元驅動器電路217內之欠壓鎖定電路產生。若低側(Vdd_LS)之(Vcc)或(Vdd)變得低於某一參考電壓或該參考電壓之一部分，則低側欠壓鎖定電路可用以關斷位元準移位元驅動器電路217。
在另外之實施例中，位元準移位元驅動器電路217可為低側電晶體(STP_LS)產生擊穿保護信號，擊穿保護信號用以防止自低側電晶體115及高側電晶體125重疊閘極信號產生之擊穿。(STP_LS)信號之功能可為確保當至高側電晶體125之閘極信號為低時，低側驅動器電路120 (見圖2)僅與低側電晶體115之閘極端子通信。在其他實施例中，第一反相器405之輸出可用以為低側電晶體115產生擊穿保護信號(STP_LS)。
在其他實施例中，可藉由向第一反相器405添加多輸入「反及」閘來實施用於欠壓鎖定(Under Voltage Lock Out，UVLO)及擊穿保護之邏輯，其中至「反及」閘之輸入為(PWM_HS)、(LS_UVLO)及(STP_HS)信號。在又其他實施例中，若(STP_HS)及(LS_UVLO)信號兩者為高，則第一反相器405可僅對(PWM_HS)信號作出回應。在其他實施例中，可自低側閘極驅動器區塊120產生STP_HS信號，如在單獨之圖中較詳細地解釋。
現參考圖5，消隱脈衝產生器223可用以產生對應於低側電晶體115之斷開瞬態之脈衝信號。此脈衝信號可接著在脈衝之持續時間內接通第二位元準移位元電晶體205，此觸發高側裝置105 (見圖1)上之控制電路以防止第一位準移位元節點305電壓的錯誤下拉。
圖5說明消隱脈衝產生器223之一個實施例的示意圖。在一些實施例中，低側電晶體115閘極信號(LS_GATE)作為輸入被饋送至消隱脈衝產生器223。(LS_GATE)信號由第一級反相器505反相，接著藉由RC脈衝產生器510發送以產生正脈衝。在一些實施例中，可能需要反相信號，此係因為脈衝對應於(LS_GATE)信號之下降沿。RC脈衝產生器510電路中之電容器515可用作允許其輸入處之dv/dt跨越電阻器520出現之高通濾波器。一旦dv/dt在至RC脈衝產生器510之輸入處變為零，則電容器515可藉由電阻器520緩慢地充電，從而跨越電阻器產生慢衰減之電壓波形。可接著藉由第二反相器525、第三反相器530及緩衝器535發送脈衝，以產生消隱脈衝(B_PULSE)信號之方形波脈衝。脈衝之持續時間可由RC脈衝產生器510中之電容器515及電阻器520的值判定。在一些實施例中，可使用汲極至源極短路增強型GaN電晶體來建構電容器515。
現參考圖6，對於一個實施例說明消隱脈衝產生器223內之實例波形600。跡線605示出低側閘極脈衝(LS_GATE)之下降沿。跡線610示出第一級反相器505輸出之上升沿。跡線615示出RC脈衝產生器510之輸出，且跡線620示出作為消隱脈衝產生器223之輸出的所得消隱脈衝(B_PULSE)信號。
現參考圖7，較詳細地說明自舉電晶體驅動電路225。自舉電晶體驅動電路225包括反相器730、第一緩衝器735及第二緩衝器745。自舉電晶體驅動電路225可自低側驅動器電路120接收(BOOTFET_DR_IN)信號。(BOOTFET_DR_IN)信號可相對於LS_GATE信號反相。自舉電晶體驅動電路225可經組態以向自舉充電電路157 (見圖1)中之自舉電晶體提供稱為(BOOTFET_DR)之閘極驅動信號，如在下文較詳細地論述。(BOOTFET_DR)閘極驅動信號可經定時以在接通低側電晶體115時接通自舉電晶體。又，因為自舉電晶體驅動電路225由(Vcc)驅動，所以此電路之輸出可具有自低狀態下之0伏變成高狀態下之(Vcc) + 6伏的電壓。在一個實施例中，在接通低側電晶體115之後接通自舉電晶體，且在關斷低側電晶體之前關斷自舉電晶體。
在一些實施例中，可藉由將串聯延遲電阻器705引入至第二緩衝器745之輸入來延遲(BOOTFET_DR)信號的接通瞬態，該第二緩衝器可為最終緩衝器級中之電晶體的閘極。在其他實施例中，可藉由向低側驅動電路120中之最終下拉電晶體之閘極添加串聯電阻器來延遲低側電晶體115 (見圖1)的關斷瞬變。在一個實施例中，一或多個電容器可用於自舉電晶體驅動電路225中，且支援數量級為(Vcc)之電壓，取決於最終使用者要求及電路之設計，電壓例如可為20伏。在一些實施例中，一或多個電容器可製成具有場介電質至GaN電容器而非汲極至源極短路增強型電晶體。
現參考圖8，說明低側電晶體驅動電路120之方塊圖。低側電晶體驅動電路120可具有第一反相器805、緩衝器810、第二反相器815、第二緩衝器820及第三緩衝器825。第三緩衝器825可向低側電晶體115 (見圖1)提供(LS_GATE)信號。在一些實施例中，可使用兩個反相器/緩衝器級，此係因為至低側電晶體115 (見圖1)之閘極的輸入可與(Vin)同步。因此，高狀態下之(Vin)可對應於高狀態下之低側電晶體115的(Vgate)，且反之亦然。
在其他實施例中，低側驅動電路120之某些部分可具有不對稱滯後。一些實施例可包括使用具有電晶體下拉850之電阻分壓器840的不對稱滯後。
其他實施例可具有多個輸入「反及」閘用於(STP_LS)信號(低側電晶體115上之擊穿保護)。在一個實施例中，低側驅動電路120可自位元準移位元驅動器電路217接收擊穿保護信號(STP_LS)。(STP_LS)信號之目的可類似於先前描述之(STP_HS)信號。(STP_LS)信號可確保低側電晶體驅動電路120在位準移位元驅動器電路217輸出處於高狀態下時不與低側電晶體115之閘極117 (見圖1)通信。在其他實施例中，第一反相器級805之輸出可用作用於位元準移位元驅動電路217之(STP_HS)信號及用於自舉電晶體驅動電路225之(BOOTFET_DR_IN)信號。
在一些實施例中，低側電晶體驅動電路120可使用自UVLO電路227 (見圖2)接收到之(LS_UVLO)信號的多個輸入「反及」閘。其他實施例可使用可與最終緩衝器級825中之最終下拉電晶體之閘極串聯的關斷延遲電阻器。延遲電阻器在一些實施例中用以確保在低側電晶體115關斷之前關斷自舉電晶體。
現參考圖9，較詳細地說明啟動電路155。啟動電路155可被設計成具有眾多功能性，如下文較詳細地論述。主要地，啟動電路155可用以提供內部電壓(在此狀況下為START_Vcc)並提供足夠之電流以支援由(Vcc)驅動之電路。此電壓可保持接通以支援該電路，直至(Vcc)充電至自幹線電壓135外部需要之電壓(V+)為止。啟動電路155還可提供可獨立於啟動電壓之參考電壓(Vref)以及參考電流吸收器(Iref)。
在一個實施例中，耗盡型電晶體905可充當電路中之主要電流源。在另外之實施例中，耗盡型電晶體905可由安置在鈍化層上方之金屬層形成。在一些實施例中，耗盡型電晶體905可將高電壓場板(通常為任何高電壓GaN技術固有)用作閘極金屬。在其他實施例中，場介電質可充當閘極絕緣體。所得閘控電晶體可為具有高通道夾止電壓(Vpinch)之耗盡型裝置(亦即，夾止電壓與場介電質厚度成正比)。耗盡型電晶體905可被設計成阻斷其汲極(連接至V+)與其源極之間的相對高電壓。此連接可稱為源極隨耦器連接。耗盡型電晶體905可具有耦接至接地之閘極906、耦接至第一節點911之源極907及耦接至電壓源135之汲極909。
在另外之實施例中，一系列相同二極體連接式增強型低電壓電晶體910可與耗盡型電晶體905串聯。相同二極體連接式增強型低電壓電晶體910之串聯可串聯連接於第一節點911與第二節點912之間。一或多個中間節點913可安置在串聯之相同二極體連接式增強型低電壓電晶體910中之每一者之間。電晶體之寬度與長度比可設定自(V+)汲取之電流以及跨越每個二極體之電壓。為了移除臨限值電壓並處理變化敏感度，串聯之相同二極體連接式增強型低電壓電晶體910可被設計為大通道長度裝置。在一些實施例中，串聯之相同二極體連接式增強型低電壓電晶體910可由一或多個高值電阻器替換。
在另外之實施例中，在串聯之相同二極體連接式增強型低電壓電晶體910之底端處，電流鏡915可由兩個增強型低電壓電晶體構成且用以產生參考電流吸收器(Iref)。第一電流鏡電晶體920可為二極體連接式的，且第二電流鏡電晶體925可具有連接至第一電流鏡電晶體之閘極的閘極。第一電流鏡電晶體920之源極及第二電流鏡電晶體925之源極分別可耦接且系結至接地。第一電流鏡電晶體920之汲極端子可耦接至第二結點912，且第二電流鏡電晶體925之源極端子可用作電流吸收器端子。電流鏡915及串聯之相同二極體連接式增強型低電壓電晶體910之此堆疊可形成稱為至耗盡型電晶體905之「源極隨耦器負載」的裝置。
在其他實施例中，當耗盡型電晶體905之閘極906系結至接地時，耗盡型電晶體之源極907可在電流被供應給「源極隨耦器負載」時採用接近(Vpinch)之電壓。同時，跨越電流鏡915中之二極體連接式電晶體920的壓降可接近電晶體之臨限值電壓(Vth)。此條件暗示跨越串聯之相同二極體連接式增強型低電壓電晶體910中之每一者的壓降可等於(Vpinch - Vth)/n，其中'n'為電流鏡915與耗盡型電晶體905之間的二極體連接式增強型電晶體之數目。
舉例而言，若啟動電晶體930之閘極自底部連接至第三相同二極體連接式增強型低電壓電晶體，則啟動電晶體之閘極電壓可為3*(Vpinch -Vth)/n + Vth。因此，啟動電壓可為3*(Vpinch - Vth)/n + Vth - Vth = 3*(Vpinch -Vth)/n。作為更具體實例，在(Vpinch) = 40伏之一個實施例中，(Vth) = 2伏，其中n = 6且(Vstartup) = 19伏。
在其他實施例中，啟動電路155可產生參考電壓信號(Vref)。在一個實施例中，產生(Vref)之電路可類似於上文所論述之啟動電壓產生電路。參考電壓電晶體955可連接於相同二極體連接式增強型低電壓電晶體910中之兩個串聯之電晶體之間。在一個實施例中，(Vref )= (Vpinch -Vth)/n。
在其他實施例中，停用下拉電晶體935可跨越啟動電晶體930之閘極連接至源極。當停用信號為高時，啟動電晶體930將停用。下拉電阻器940可連接至停用電晶體935之閘極以防止停用電晶體之錯誤接通。在其他實施例中，二極體箝位器945可連接於啟動電晶體930之閘極與源極端之間，以確保在電路操作期間不會違反啟動電晶體之閘極至源極電壓能力(亦即，經組態為閘極過壓保護裝置)。在一些實施例中，二極體箝位器945可製成具有一系列二極體連接式基於GaN之增強型電晶體1050，如圖10中所說明。
現參考圖11，較詳細地說明UVLO電路227。在一些實施例中，UVLO電路227可具有差分比較器1105、向下位準移位器1110及反相器1115。在其他實施例中，UVLO電路227可將由啟動電路155 (見圖9)產生之(Vref)及(Iref)用於差分比較器/向下位準移位元器電路中，以產生饋送至位元準移位元驅動器電路217 (見圖2)及低側電晶體驅動器電路120中之(LS_UVLO)信號。在一些實施例中，UVLO電路227還可被設計成具有不對稱滯後。在另外之實施例中，UVLO電路227之輸出可獨立於臨限值電壓。此可藉由選擇具有相對高增益之差分比較器來實現。在一個實施例中，可藉由增大電流源及差分比較器中之上拉電阻器之值來增大增益。在一些實施例中，電流及電阻器之限度可由(Vref)設定。
在其他實施例中，電壓(VA) 1120及 (VB)1125可分別與(Vcc)或(Vdd_LS)及(Vref)成正比，如由每個輸入上之電阻分壓器比指示。當(VA) 1120 ＞ (VB) 1125時，反相端子之輸出變成低狀態。在一個具體實施例中，低狀態= (Vth)，此係因為電流源產生源極隨耦器組態。類似地，當(VA) 1120 ＜ (VB) 1125時，輸出變成高狀態(Vref)。在一些實施例中，可能需要向下位準移位元元器1110，此係因為低電壓需要按一個臨限值電壓向下移位元，以確保至下一級之低輸入低於(Vth)。向下經移位輸出可由簡單電阻器上拉反相器1115反相。反相器1115之輸出為(LS_UVLO)信號。
現參考圖12，較詳細地說明自舉電容器充電電路157。在一個實施例中，自舉二極體及電晶體電路157可包括高電壓二極體連接式增強型電晶體1205與高電壓自舉電晶體1210之並聯連接。在其他實施例中，高電壓二極體連接式增強型電晶體1205與高電壓自舉電晶體1210可被設計成共用相同汲極指狀物。在一些實施例中，可自自舉電晶體驅動電路225 (見圖2)導出(BOOTFET_DR)信號。如上文所論述，高電壓自舉電晶體1210可與低側電晶體115 (見圖1)之接通重合地接通。
現參考圖13，可替代上文在圖12中論述之自舉二極體及電晶體電路157使用替代性自舉二極體及電晶體電路1300。在圖13中所說明之實施例中，由增強型低電壓GaN裝置1310共源共柵之耗盡型裝置1305可如示意圖1300中所說明而連接。在另一實施例中，耗盡型裝置1305之閘極可連接至接地以減少共源共柵增強型裝置1310上之電壓應力，此取決於耗盡型裝置之夾止電壓。高側裝置
現參考圖14，詳細說明高側邏輯及控制電路153之實施例。在一個實施例中，高側驅動器130自第一位準移位接收器1410及高側UVLO電路1415接收輸入，且向高側電晶體125 (見圖1)發送(HS_GATE)信號。在又其他實施例中，上拉觸發電路1425經組態以接收(LSHIFT_1)信號並控制上拉電晶體1435。在一些實施例中，第二位元準移位元接收電路1420經組態以控制消隱電晶體1440。上拉電晶體1435及消隱電晶體1440兩者可與上拉電阻器1430並聯連接。在下文論述且在一些狀況下在圖16至圖20中較詳細地示出高側邏輯及控制電路153內之每個電路。
現參考圖15，較詳細地說明第一位準移位接收器1410。在一些實施例中，第一位準移位接收器1410可將(L_SHIFT1)信號轉換成可由高側電晶體驅動器130 (見圖14)處理以驅動高側電晶體125 (見圖1)之(LS_HSG)信號。在其他實施例中，第一位準移位接收器1410可具有用於多位準向下移位器中之三個增強型電晶體1505、1510、1515及充當二極體箝位器之多個二極體連接式電晶體1520，如下文較詳細地論述。
在一個實施例中，第一位準移位接收器1410可使(L_SHIFT1)信號向下移位元3*Vth (例如，每個增強型電晶體1505、1510、1515可具有接近Vth之閘極至源極電壓)。在一些實施例中，最後一個源極隨耦器電晶體(例如，在此狀況下電晶體1515)可跨越其閘極至源極具有三二極體連接式電晶體箝位元器1520。在另外之實施例中，可使用此配置，此係因為其源極電壓可僅高達(Vdd_HS) (亦即，此係因為其汲極連接至Vdd_HS)，而其閘極電壓可高達V (L_SHIFT1) - 2*Vth。因此，在一些實施例中，最後一個源極隨耦器電晶體1515上之最大閘極至源極電壓可大於裝置技術之最大額定閘極至源極電壓。最終源極隨耦器電晶體1515之輸出為至高側電晶體驅動130 (見圖1)之輸入(亦即，輸出為LS_HSG信號)。在其他實施例中，可使用多於或少於三個源極隨耦器電晶體。在又其他實施例中，可在箝位器1520中使用多於或少於三個二極體連接式電晶體。
現參考圖16，較詳細地說明第二位準移位接收器1420。在一個實施例中，第二位準移位接收器1420可具有向下位準移位元電路1605及反相器電路1610。在一些實施例中，第二位準移位接收器1420可係以與第一位準移位接收器1410 (見圖15)類似之方式建構，除了第二位準移位接收器可僅具有一個向下位準移位元電路(例如，增強型電晶體1615)及跟隨之反相器電路1610之外。在一個實施例中，向下位準移位元電路1605可自第二位元準移位元電晶體205 (見圖2)接收(L_SHIFT2)信號。在一個實施例中，反相器電路1610可係由(Vboot)信號驅動，且反相器之上拉電晶體之閘極電壓可用作驅動消隱電晶體1440 (見圖14)之(BLANK_FET)信號。在一些實施例中，電壓可自低狀態下之0伏變成高狀態下之(Vboot + 0.5*(Vboot -Vth))。類似於第一位準移位接收器1410，第二位準移位接收器1420可跨越源極隨耦器電晶體1615之閘極至源極具有二極體連接式電晶體箝位元器1620。在其他實施例中，箝位器1620可包括多於或少於三個二極體連接式電晶體。
現參考圖17，較詳細地說明上拉觸發電路1425。在一個實施例中，上拉觸發電路1425可具有第一反相器1705、第二反相器1710、RC脈衝產生器1715，及閘極至源極箝位器1720。在一些實施例中，上拉觸發電路1425可接收(L_SHIFT1)信號作為輸入，且作為回應，一旦(L_SHIFT1)電壓大致轉變成第一反相器1705之輸入臨限值，上拉觸發電路就產生脈衝。所產生脈衝可被用作驅動上拉電晶體1435 (見圖14)之(PULLUP_FET)信號。第二反相器1710可由(Vboot)而非(Vdd_HS)驅動，此係因為上拉電晶體1435閘極電壓可能需要大於(L_SHIFT1)信號電壓。
現參考圖18，較詳細地說明高側UVLO電路1415。在一個實施例中，高側UVLO電路1415可具有向下位準移位器1805、具有不對稱滯後之電阻器上拉反相器1810，及閘極至源極箝位器1815。在其他實施例中，由高側UVLO電路1415產生之(HS_UVLO)信號可有助於藉由在自舉電容器110電壓變得低於某一臨限值時關斷由高側驅動電路130 (見圖14)產生之(HS_GATE)信號來防止電路故障。在一些實施例中，量測自舉電容器110電壓(Vboot) (亦即，浮動供電電壓)，且作為回應，產生邏輯信號且將其與來自第一位準移位接收器1410之輸出信號(LS_HSG)組合，該輸出信號接著用作至高側閘極驅動電路130之輸入。更具體而言，在此實施例中，舉例而言，UVLO電路被設計成在(Vboot)減小至比開關節點(Vsw) 145電壓高小於4*Vth時接合。在其他實施例中，可使用不同臨限值位準。
在其他實施例中，高側UVLO電路1415可在向下位準位移器1805中使(Vboot)向下移位元，並將信號轉移至具有不對稱滯後1810之反相器。具有不對稱滯後之反相器1810的輸出可產生在邏輯上與來自第一位準移位接收器1410的輸出組合以關斷高側電晶體125 (見圖1)的(HS_UVLO)信號。在一些實施例中，滯後可被用以減少高側電晶體125 (見圖1)之可對半橋電路100之總體效能不利之自觸發接通及關斷事件的數目。
現參考圖19，較詳細地說明高側電晶體驅動器130。高側電晶體驅動器130可具有第一反相器級1905，其後跟隨高側驅動級1910。第一反相器級1905可使自位準移位1接收器1410 (見圖15)接收到之經向下移位元(LS_HSG)信號反相。可接著藉由高側驅動級1910發送經向下移位元信號。高側驅動級1910可產生(HS_GATE)信號以驅動高側電晶體125 (見圖1)。在另外之實施例中，第一反相器級1905可含有可確保當(HS_UVLO)處於高狀態下時關斷高側電晶體125 (見圖1)之雙輸入「反或」閘。
現參考圖20，可使用參考電壓產生電路2000以自供應軌產生高側參考電壓。此電路可置放於高側GaN裝置105上來產生參考開關節點電壓145之內部電源供應器。在一些實施例中，電路2000可類似於圖9中之啟動電路155。電路2000中之一個差異可為添加連接於第一節點2011與第二節點2012之間的源極隨耦器電容器2010。在一些實施例中，可能需要源極隨耦器電容器2010以確保在第一節點2011與第二節點2012之間產生良好之穩定電壓，其不會隨開關節點(Vsw) 145處出現之dv/dt而波動。在其他實施例中，參考電壓電容器2015可連接在參考電壓電晶體2055之源極與第二節點2012之間。在一些實施例中，參考電壓電晶體2055之汲極可連接至(Vboot)節點。在一些實施例中，可能需要參考電壓電容器2015以確保(Vref)經良好地調節並且不對開關節點(Vsw) 145 (見圖1)處之高dv/dt條件作出回應。在又其他實施例中，電路2000中之另一差異可為第二節點2012可耦接至不斷變化之電壓，例如開關節點(Vsw) 145 (見圖1)，而非穿過電流吸收器電路915 (見圖9)之接地連接。在又另外實施例中，(Vref)可在半橋電路100中用作(Vdd_HS)。
電路2000中之另一差異可為添加耦接在耗盡型電晶體2005與串聯之相同二極體連接式增強型低電壓電晶體2020之間的高電壓二極體連接式電晶體2025 (亦即，電晶體之閘極耦接至電晶體之源極)。更具體而言，高電壓二極體連接式電晶體2025可具有耦接至耗盡型電晶體2005之源極、耦接至第一節點2011之汲極及耦接至其源極之閘極。高電壓二極體連接式電晶體2025可用以確保源極隨耦器電容器2010不會在源極隨耦器電容器之頂板處的電壓上升高於(V+)時放電。在其他實施例中，源極隨耦器電容器2010可相對小且可整合於半導體基板上或電子封裝內。在圖20中還示出了可在半橋電路外部添加之自舉電容器110。
在一些實施例中，遮罩電容器160 (見圖1)可自第一位準移位節點305 (見圖3)及第二位準移位節點(未示出)連接至開關節點145，以輔助減少上文所論述之錯誤觸發。在一些實施例中，遮罩電容器160之值越大，電路越不會受到接地之寄生電容所導致之錯誤觸發影響。然而，在高側電晶體125關斷期間，遮罩電容器160可藉由連接至第一位準移位節點305之上拉電阻器303 (見圖3)放電。此可顯著地減緩高側電晶體125關斷過程。在一些實施例中，此考量可用以設定遮罩電容器160之值的上限。在其他實施例中，可藉由使用第一位準移位元節點與開關節點145之間的箝位元電路161 (見圖1)來防止第一位準移位節點305 (見圖3)上之過壓條件。在一些實施例中，箝位元電路161可由二極體連接式電晶體構成，其中電晶體之汲極連接至第一位準移位節點305 (見圖3)且閘極及源極連接至開關節點(Vsw) 145 (見圖1)。在其他實施例中，第二遮罩電容器及第二箝位元電路可置放於第二位準移位元節點與開關節點(Vsw) 145 (見圖1)之間。半橋電路 #1 操作
半橋電路100之以下操作序列僅僅為實例，且可在不脫離本發明之情況下使用其他序列。現在將同時參考圖1、圖2及圖14。
在一個實施例中，當來自控制器之(PWM_LS)信號為高時，低側邏輯、控制及位元準移位元電路150向低側電晶體驅動器120發送高信號。低側電晶體驅動器120接著藉由(LS_GATE)信號與低側電晶體115通信以將其接通。此將開關節點電壓(Vsw) 145設定成接近0伏。當低側電晶體115接通時，其提供使自舉電容器110藉由連接於(Vcc)與(Vboot)之間的充電電路157變得充電之路徑。充電路徑具有高電壓自舉二極體1205 (見圖12)與電晶體1210之並聯組合。(BOOTFET_DR)信號向自舉電晶體1210 (見圖12)提供能提供用於為自舉電容器110充電之低電阻路徑的驅動信號。
自舉二極體1205 (見圖12)可用以確保存在用於當不存在低側電晶體115閘極驅動信號(LS_GATE)時在啟動期間為自舉電容器110充電之路徑。在此時間期間，(PWM_HS)信號應為低的。若(PWM_HS)信號在此時間期間無意中接通(亦即，處於高狀態下)，則自低側電晶體驅動器120產生之(STP_HS)信號將防止高側電晶體125接通。若在(PWM_HS)信號接通時接通(PWM_LS)信號，則自位元準移位元驅動器電路217產生之(STP_LS)信號將防止低側電晶體115接通。又，在一些實施例中，(LS_UVLO)信號可防止低側電晶體115及高側電晶體125在(Vcc)或(Vdd_LS)變得低於預設臨限值電壓位元準時接通。
在其他實施例中，當(PWM_LS)信號為低時，至低側電晶體115之低側閘極信號(LS_GATE)亦為低的。在(PWM_LS)信號低狀態至(PWM_HS)高狀態轉變之間的停滯時間期間，電感負載將迫使高側電晶體125或低側電晶體115在同步整流器模式下接通，此取決於功率流之方向。若高側電晶體125在停滯時間期間(例如，在升壓模式操作期間)接通，則開關節點(Vsw) 145電壓可上升至接近於(V+)135(幹線電壓)。
在一些實施例中，由於電容耦合至接地，開關節點145 (Vsw)上之dv/dt條件可傾向於相對於開關節點(Vsw) 145將第一位準移位節點(LSHIFT_1) 305(見圖3)拉至低狀態。此可接通高側閘極驅動電路130，從而造成高側電晶體125之非意欲觸發。在一個實施例中，此不會產生在擊穿條件下可能損害半橋電路100之停滯時間。在其他實施例中，為了防止此條件發生，消隱脈衝產生器223可感測低側電晶體115之關斷瞬變並發送脈衝以接通第二位元準移位元電晶體205。此可將(L_SHIFT2)信號電壓拉動至接著與第二位準移位接收器1420通信以產生消隱脈衝信號(B_PULSE)來驅動消隱電晶體1440之低狀態。消隱電晶體1440可接著充當上拉以防止第一位準移位節點(LSHIFT_1) 305 (見圖3)相對於交換節點(Vsw) 145變成低狀態。
在其他實施例中，在停滯時間之後，當(PWM_HS)信號變成高狀態時，位元準移位元驅動器電路217可向第一位準移位元電晶體203之閘極發送高信號(藉由來自位元準移位元驅動器電路217之L1_DR信號)。高信號將相對於開關節點(Vsw) 145將第一位準移位節點(LSHIFT_1) 305 (見圖3)拉低，此將在高側電晶體125之輸入處產生高信號，從而接通高側電晶體125。開關節點電壓(Vsw) 145將保持接近(V+) 135。在一個實施例中，在此時間期間，自舉電容器110可藉由第一位準移位元電晶體203 (其在此時間期間處於接通狀態)放電。
若高側電晶體125在相對長之時間(亦即，大工作週期)內保持接通，則自舉電容器110電壓將降低至低電壓，其足夠低使得其將防止高側電晶體125在(PWM_HS)信號變低時關斷。在一些實施例中，此情況可能發生，因為(L_SHIFT1)信號可達到之最大電壓為可能過低而無法關斷高側電晶體125之(Vboot)。在一些實施例中，可藉由高側UVLO電路1415防止此情形，該高側UVLO電路藉由在(Vboot)變得低於特定位準時向高側閘極驅動電路130發送高輸入來強制性地關斷高側電晶體125。
在又其他實施例中，當(PWM_HS)信號變低時，第一位準移位元電晶體203將亦關斷(藉由來自位元準移位元驅動器電路217之L1_DR信號)。此會將第一位準移位節點(LSHIFT_1) 305 (見圖3)拉至高狀態。然而，在一些實施例中，此過程可為相對慢的，此係因為高值上拉電阻器303 (見圖3) (在一些實施例中用以降低功耗)需要為附接至第一位準移位節點(L_SHIFT1) 305 (見圖3)之電容充電，包括第一位準移位元電晶體213及遮罩電容器160之輸出電容(Coss)。此可增加高側電晶體125之關斷延遲。為了減少高側電晶體125關斷延遲，上拉觸發電路1425可用以感測第一位準移位節點(L_SHIFT1) 305 (見圖3)何時變得高於(Vth)。此條件可產生被施加至與上拉電阻器1430並聯地起作用之上拉電晶體1435的(PULLUP_FET)信號，可顯著地加速第一位準移位元元節點(L_SHIFT1) 305 (見圖3)電壓之上拉，從而促進關斷過程。半橋電路 #2
現參考圖21，揭示半橋電路2100之第二實施例。半橋電路2100可具有與圖1中所說明之電路100相同的方塊圖，然而，電路2100中之位元準移位元電晶體可以脈衝輸入而非連續信號操作，如下文較詳細地描述。在一些實施例中，脈衝輸入可產生較低之功率、位元準移位元電晶體上之減小之應力及減少之轉換時間，如下文較詳細地論述。
繼續參考圖21，一個實施例包含使用低側GaN裝置2103、高側GaN裝置2105、負載2107、自舉電容器2110及其他電路元件之整合半橋式功率轉換電路2100，如下文較詳細地論述。一些實施例還可具有提供至電路2100之一或多個輸入以調節電路之操作的外部控制器(在圖21中未示出)。電路2100僅係出於說明性目的，且其他變體及組態處於本發明之範疇內。
如在圖21中進一步說明，在一個實施例中，整合半橋式功率轉換電路2100可包含安置於低側GaN裝置2103上之低側電路，該低側GaN裝置2103包含具有低側控制閘極2117之低側電晶體2115。低側電路可進一步包括具有連接至低側電晶體控制閘極2117之輸出2123的整合低側電晶體驅動器2120。在另一實施例中，可存在安置在包括具有高側控制閘極2127之高側電晶體2125的高側GaN裝置2105上之高側電路。高側電路可進一步包括具有連接至高側電晶體控制閘極2127之輸出2133的整合高側電晶體驅動器2130。
高側電晶體2125可用以控制至功率轉換電路2100中之功率輸入並具有連接至高側電晶體之汲極2137的電壓源(V+) 2135 (有時稱為幹線電壓)。高側電晶體2125可進一步具有耦接至低側電晶體2115之汲極2143的源極2140，從而形成開關節點(Vsw) 2145。低側電晶體2115可具有連接至接地之源極2147。在一個實施例中，低側電晶體2115及高側電晶體2125可為增強型場效電晶體。在其他實施例中，低側電晶體2115及高側電晶體2125可為任何其他類型之裝置，包括但不限於基於GaN之耗盡型電晶體、與矽基增強型場效電晶體串聯連接的基於GaN之耗盡型電晶體、基於碳化矽之電晶體或矽基電晶體，該耗盡型電晶體之閘極連接至矽基增強型電晶體之源極。
在一些實施例中，高側裝置2105及低側裝置2103可由基於GaN之材料製成。在一個實施例中，基於GaN之材料可包括一層矽上之一層GaN。在其他實施例中，基於GaN之材料可包括但不限於一層碳化矽、藍寶石或氮化鋁上之一層GaN。在一個實施例中，基於GaN之層可包括但不限於例如氮化鋁及氮化銦等其他第III族氮化物以及例如AlGaN及InGaN等第III族氮化物合金之複合堆疊。低側裝置
低側裝置2103可具有用於低側裝置及高側裝置2105之控制及操作的多個電路。在一些實施例中，低側裝置2103可包括控制低側電晶體2115及高側電晶體2125之切換連同其他功能的邏輯、控制及位元準移位元電路(低側控制電路) 2150，如下文較詳細地論述。低側裝置2103還可包括啟動電路2155、自舉電容器充電電路2157及遮罩電容器2160，如亦在下文較詳細地論述。
現參考圖22，在功能上說明低側控制電路2150內之電路。在下文論述且在一些狀況下在圖23至圖28中較詳細地示出低側控制電路2150內之每個電路。在一個實施例中，低側控制電路2150之主要功能可為自控制器接收例如PWM信號等一或多個輸入信號，並控制低側電晶體2115及高側電晶體2125之操作。
第一位準移位元電晶體2203可為「接通」脈衝位元準移位元電晶體，而第二位元準移位元電晶體2215可為「關斷」脈衝位元準移位元電晶體。在一個實施例中，來自控制器(未示出)之脈寬調變高側(PWM_HS)信號可由反相器/緩衝器2250處理並發送至接通脈衝產生器2260及關斷脈衝產生器2270上。接通脈衝產生器2260可產生對應於(PWM_HS)信號之低狀態至高狀態瞬態的脈衝，因此在脈衝之持續時間期間接通第一位準移位元電晶體2203。關斷脈衝產生器2270可類似地產生對應於(PWM_HS)信號之高狀態至低狀態轉變的脈衝，因此在關斷脈衝之持續時間期間接通第二位元準移位元電晶體2205。
第一位準移位元電晶體2203及第二位元準移位元電晶體2205分別可用作電阻器上拉反相器電路中之下拉電晶體。更具體而言，接通可意謂各別位元準移位元節點電壓相對於開關節點(Vsw) 2145被拉低，且關斷可致使各別位準移位節點採用(Vboot)電壓。因為第一位準移位元電晶體2203及第二位元準移位元電晶體2215分別僅在脈衝之持續時間內「接通」，所以此兩個裝置上之功率耗散及應力水準可小於圖1中所說明之半橋電路100。
第一電阻器2207及第二電阻器2208分別可與第一位準移位元電晶體2203及第二位元準移位元電晶體2215之源極串聯地添加，以分別將閘極限於源電壓並因此限制穿過電晶體之最大電流。第一電阻器2207及第二電阻器2208分別可小於圖1中所說明之半橋電路100中的源極隨耦器電阻器，此可有助於較快地進行第一位準移位元電晶體2203及第二位元準移位元電晶體2215之下拉動作，從而降低至高側電晶體2125之傳播延遲。
在其他實施例中，第一電阻器2207及第二電阻器2208分別可被任何形式之電流吸收器替換。一個實施例可將第一位準移位元電晶體2203及第二位元準移位元電晶體2205之源極分別連接至閘極至源極短路之耗盡型裝置。在高電壓GaN技術中形成之耗盡型電晶體之一個實施例可為以疊置於場介電層之頂部上的高電壓場板金屬中之一者替換增強型閘極堆疊。場介電質之厚度及金屬之功函數可控制堆疊之夾止電壓。
在其他實施例中，第一電阻器2207及第二電阻器2208分別可被電流吸收器替換。在一個實施例中，可使用由啟動電路2155 (見圖21)產生之參考電流(Iref)。耗盡型電晶體及電流吸收器實施例兩者可相比於電阻器選項產生顯著之晶粒面積減小(亦即，此係因為小型耗盡電晶體將滿足且Iref已可用)。
自舉電晶體驅動電路2225可類似於上文圖2中所說明之自舉電晶體驅動電路225。自舉電晶體驅動電路2225可自低側驅動電路2220 (見圖22)接收輸入，並將稱為(BOOTFET_DR)之閘極驅動信號提供給自舉電容器充電電路2157 (見圖21)中之自舉電晶體，如在上文較詳細地論述。
現參考圖23，說明第一位準移位元電晶體2203連同可定位於高側裝置2105中之上拉電阻器2303。在一些實施例中，第一位準移位元電晶體2203可操作為電阻器上拉反相器中之下拉電晶體，類似於圖3中所說明之第一位準移位元電晶體203。如上文所論述，拉高電阻器2303可安置在高側裝置2105 (見圖21)中。第二位元準移位元電晶體2215可具有類似組態。在一些實施例中，在第一輸出端子(LS_NODE) 2305與開關節點(Vsw) 2145(見圖21)之間可存在第一電容，且在第一輸出端子2305與接地之間可存在第二電容，其中第一電容大於第二電容。第一電容可設計成使得回應於開關節點(Vsw) 2145(見圖21)處之高dv/dt信號，允許C*dv/dt電流之大部分傳導穿過第一電容，以確保第一輸出端子2305處之電壓追蹤開關節點(Vsw)處之電壓。遮罩電容器2160 (見圖21)可經組態以充當如上文所描述之第一電容器。在其他實施例中，遮罩電容器2160 (見圖21)可用以在半橋式功率轉換電路2100中在第一輸出端2305與開關節點(Vsw) 2145 (見圖21)之間產生電容。遮罩電容器2160還可用以最小化第一輸出端子2305與半導體裝置之基板之間的電容。在其他實施例中，遮罩電容器2160可建構於低側GaN裝置2103上。
現參考圖24，較詳細地說明反相器/緩衝器電路2250。在一個實施例中，反相器/緩衝器電路2250可具有第一反相器級2405及第一緩衝器級2410。在其他實施例中，反相器/緩衝器電路2250可由來自控制器(未示出)之(PWM_HS)信號直接驅動。第一反相器級2405之輸出可為至接通脈衝產生器2260 (見圖22)之輸入信號(PULSE_ON)，而第一緩衝器級2410之輸出可為至關斷脈衝產生器2270之輸入信號(PULSE_OFF)。
在一些實施例中，可藉由將由UVLO電路2227 (見圖22)產生之信號發送至安置在第一反相器級2405中之「反及」閘中來產生可選(LS_UVLO)信號。若(Vcc)或(Vdd_LS)變得低於某一參考電壓(或參考電壓之一部分)，則此電路可用以關斷位元準移位操作。在其他實施例中，反相器/緩衝器電路2250可為低側電晶體2115 (見圖21)產生可施加至低側電晶體閘極驅動電路2120之擊穿保護信號(STP_LS1)。當(PWM_HS)信號為高時，此可關斷低側電晶體閘極驅動電路2120 (見圖21)，從而防止擊穿。
現參考圖25，較詳細地說明接通脈衝產生器2260。在一個實施例中，接通脈衝產生器2260可具有第一反相器級2505、第一緩衝器級2510、RC脈衝產生器2515、第二反相器級2520、第三反相器級2525及第三緩衝器級2530。在另外之實施例中，來自反相器/緩衝器電路2250 (見圖22)之(PULSE_ON)信號輸入可首先反相，並接著由RC脈衝產生器2515及方波產生器變換成接通脈衝。此操作之結果為被傳輸至第一位準移位元電晶體2203 (見圖22)之閘極驅動信號(LI_DR)。
在其他實施例中，接通脈衝產生器2260可包括一或多個邏輯功能，例如二進位元或組合性功能。在一個實施例中，接通脈衝產生器2260可具有(STP_HS)信號之多輸入「反或」閘。(STP_HS)信號可具有與(LS_GATE)信號相同之極性。因此，若(STP_HS)信號為高(對應於LS_GATE信號為高)，則可不產生接通脈衝，此係因為圖25中之第一反相器電路2505將拉低，此將會去啟動脈衝產生器2515。
在其他實施例中，RC脈衝產生器2515可包含箝位二極體(未示出)。可添加箝位二極體以確保RC脈衝產生器2515在(PWM_LS)信號之極小工作週期工作。在一些實施例中，接通脈衝產生器2260可經組態以接收介於2奈秒至20微秒範圍內之輸入脈衝並傳輸該範圍內之大體上恆定之持續時間的脈衝。在一個實施例中，若跨越箝位元二極體之電壓變得大於(Vth)，則箝位二極體可接通並使RC脈衝產生器2515中之電阻器短路(同時提供極小之電容器放電時間)。此可顯著地改良脈衝產生器電路2260之最大操作工作週期(相對於PWM_HS信號)。
現參考圖26，較詳細地說明關斷脈衝產生器2270。在一個實施例中，關斷脈衝產生器2270可具有RC脈衝產生器2603、第一反相器級2605、第二反相器級2610及第一緩衝器級2615。在其他實施例中，關斷脈衝產生器2270可自反相器/緩衝器電路2250 (見圖22)接收可隨後傳達至RC脈衝產生器2603之輸入信號(PULSE_OFF)。
在另外之實施例中，藉由第一反相器級2605、第二反相器級2610及緩衝器級2615發送來自RC脈衝產生器2603之脈衝。脈衝可接著作為(L2_DR)信號發送至第二位元準移位元電晶體2215 (見圖22)。箝位二極體還可包括在關斷脈衝產生器2270中。在一些實施例中，工作原理可類似於上文關於接通脈衝產生器2260 (見圖25)所論述之工作原理。此類工作原理可確保關斷脈衝產生器2270在高側電晶體2125(見圖21)之極低接通時間中操作(亦即電路將在相對小之工作回圈中操作)。在一些實施例中，關斷脈衝產生器2270可經組態以接收介於2奈秒至20微秒範圍內之輸入脈衝並傳輸該範圍內之大體上恆定之持續時間的脈衝。在另外之實施例中，關斷位準移位脈衝可由接通輸入脈衝縮短以實現接通高側電晶體2125之小於50奈秒之關斷時間。
在一些實施例中，RC脈衝產生器2603可包括與電阻分壓器網路連接之電容器。來自電阻器之輸出可為發送至反相器2275 (見圖22)之信號(INV)，該反相器2275產生傳輸至低側驅動器電路2220之擊穿保護信號(STP_LS2)。在其他實施例中，關斷脈衝產生器2270可包含一或多個邏輯功能，例如二進位元或組合性功能。在一個實施例中，類似於(STP_LS1)信號，(STP_LS2)信號發送至低側驅動器電路2220內之NAND邏輯電路。在一些實施例中，此等信號可用以確保在關斷脈衝信號(PULSE_OFF)之持續時間期間，低側電晶體2115 (見圖21)不接通(亦即，此係因為高側電晶體2125在關斷脈衝期間關斷)。在一些實施例中，此方法可適用於補償關斷傳播延遲(亦即，PULSE_OFF信號可實現擊穿保護)，從而確保低側電晶體2115將僅在高側電晶體2125閘極完全關斷之後才接通。
在其他實施例中，可使用第二位元準移位元電晶體2215來使消隱脈衝位準移位元至高側裝置2105。為了實現這一點，可將消隱脈衝發送至至第一反相器級2605中之「或非」輸入中。消隱脈衝可用以阻止由於開關節點Vsw 2145 (見圖20)處之高dv/dt條件的錯誤觸發。在一些實施例中，消隱脈衝不可用以對dv/dt引發或其他非期望位準移位輸出脈衝進行濾波。
現參考圖27，較詳細地說明消隱脈衝產生器2223。在一個實施例中，消隱脈衝產生器2223可為比圖1中所說明之半橋電路100中使用較簡單之設計，此係因為方形波脈衝產生器已經為關斷脈衝產生器2270之部分。在一個實施例中，(LS_GATE)信號自低側閘極驅動電路2220 (見圖22)作為輸入饋入至消隱脈衝產生器2223。此信號可經反相且接著藉由RC脈衝產生器發送以產生正向脈衝。在一些實施例中，可使用反相信號，此係因為脈衝需要對應於(LS_GATE)信號之下降沿。此輸出可用作至關斷脈衝產生器2270之消隱脈衝輸入(B_PULSE)。
現參考圖28，較詳細地說明低側電晶體驅動電路2220。在一個實施例中，低側電晶體驅動電路2220可具有第一反相器級2805、第一緩衝器級2810、第二反相器級2815、第二緩衝器級2820及第三緩衝器級2825。在一些實施例中，可使用兩個反相器/緩衝器級，此係因為至低側電晶體2115之閘極的輸入與(PWM_LS)信號同步。因此，在一些實施例中，(PWM_LS)高狀態可對應於(LS_GATE)高狀態，且反之亦然。
在其他實施例中 ， 低側電晶體驅動電路 2220 還 可包含不對稱滯後 ， 該不對稱滯後使用具有類似於 120 中 描述之方案 ( 見圖 8) 的電晶體下拉之電阻分壓器 。 在一個實施例中 ， 低側電晶體驅動電路 2220 包括用於 (STP_LS1) 及 (STP_LS2) ( 低側電晶體 2115 上之 擊穿預防 ) 信號之多個輸入 「反及」閘 。 (STP_LS1) 及 (STP_LS2) 信號可確保低側電晶體驅動電路 2220 ( 見圖 22) 在 高側電晶體 2125 接通 時 不與低側電晶體 2115 ( 見圖 21) 通信。此技術可用以避免擊穿之可能性。其他實施例可包括 (LS_UVLO) 信號之 「反及」閘 ( 類似於上文在圖 28 中所使用之 「反及」閘 ) 。一個實施例可包括與最終下拉電晶體之閘極串聯之關斷延遲電阻器。此可用以確保在低側電晶體 2115 關斷之前關斷自舉電晶體。
在其他實施例中，低側裝置2103 (見圖21)還可包括可分別類似於如上文所論述之啟動電路155、自舉電容器充電電路157、遮罩電容器160及UVLO電路227之啟動電路2155、自舉電容器充電電路2157、遮罩電容器2160及UVLO電路2227。高側裝置
現參考圖29，較詳細地說明高側邏輯及控制電路2153及其與高側電晶體驅動器2130交互之方式。在一些實施例中，高側邏輯及控制電路2153可以與上文在圖15中所論述之高側邏輯及控制電路153類似之方式操作。在其他實施例中，高側邏輯及控制電路2153可以不同方式操作，如下文較詳細地論述。
在一個實施例中，位準移位元1接收器電路2910自第一位準移位元電晶體2203(見圖22)接收(L_SHIFT1)信號，該第一位準移位元電晶體2203在(PWM_HS)信號之低狀態至高狀態轉變時接收接通脈衝，如上文所論述。作為回應，位元準移位元1接收器電路2910驅動上拉電晶體2960(例如，在一些實施例中，低電壓增強型GaN電晶體)之閘極。在其他實施例中，上拉電晶體2960可接著將狀態儲存電容器2955電壓上拉至接近關於開關節點(Vsw)2145電壓之(Vdd_HS)的值。狀態儲存電容器2955上之電壓可接著傳送至高側電晶體驅動器2130並傳送至高側電晶體閘極2127(見圖21)之閘極上以接通高側電晶體2125。在一些實施例中，狀態儲存電容器2955可為經組態以回應於第一脈衝輸入信號而改變狀態並回應於第二脈衝輸入信號而改變狀態之鎖存儲存邏輯電路。在另外之實施例中，狀態儲存電容器2955可被任何類型之鎖存電路替換，例如但不限於RS正反器。
在另外之實施例中，在此時間期間，位準移位元2接收器電路2920可將下拉電晶體2965(例如，在一些實施例中，低電壓增強型GaN電晶體)維持在斷開狀態。此可切斷狀態儲存電容器2955之任何放電路徑。因此，在一些實施例中，狀態儲存電容器2955可具有相對小之充電時間常數及相對大之放電時間常數。
類似地，位準移位2接收器2920可自第二位元準移位元電晶體2215(見圖22)接收(L_SHIFT2)信號，該第二位元準移位元電晶體2215在(PWM_HS)信號之高狀態至低狀態轉變時接收關斷脈衝，如上文所論述。作為回應，位元準移位元2接收器電路2920驅動下拉電晶體2965(例如，在一些實施例中，低電壓增強型GaN電晶體)之閘極。在另外之實施例中，下拉電晶體2965可接著將狀態儲存電容器2955電壓下拉(亦即，放電)至接近開關節點(Vsw)2145之值，該開關節點(Vsw)2145可因此藉由高側電晶體驅動器2130關斷高側電晶體2125。
繼續參考圖29，第一遮罩電容器2970及第二遮罩電容器2975分別可自(L_SHIFT1)及(L_SHIFT2)節點連接，以幫助阻止開關節點(Vsw)2145(見圖21)處之高dv/dt條件期間之錯誤觸發。在其他實施例中，在(L_SHIFT1)及(L_SHIFT2)節點與開關節點(Vsw)2145(見圖21)之間還可存在箝位二極體。此可確保開關節點(Vsw)2145(見圖21)與(L_SHIFT1)及(L_SHIFT2)節點之間的電位差決不會變得高於(Vth)。此可用以產生高側電晶體2125(見圖21)之相對快速的接通及關斷。
現參考圖30，較詳細地說明位準移位1接收器2910。在一個實施例中，位準移位1接收器2910可包括向下位準移位器3005、第一反相器3010、第二反相器3015、第一緩衝器3020、第三反相器3025、第二緩衝器3030及第三緩衝器3135。在一些實施例中，位準移位1接收器2910使(L_SHIFT1)信號向下移位元(亦即，調變)3*Vth之電壓(例如，使用三個增強型電晶體，其中每個增強型電晶體可具有接近Vth之閘極至源極電壓)。在其他實施例中，可使用較少或較多向下移位元電晶體。
在另外之實施例中，最後一個源極隨耦器電晶體可跨越其閘極至其源極具有三二極體連接式電晶體箝位元器。在一些實施例中，可使用此組態，此係因為其源極電壓可僅高達(Vdd_HS)(亦即，此係因為其汲極連接至Vdd_HS)，而其閘極電壓可高達V(L_SHIFT1) - 2*Vth。因此，在一些實施例中，最終源極隨耦器電晶體上之最大閘極至源極電壓可大於技術之最大額定閘極至源極電壓。
在其他實施例中，第一反相器3010還可具有用於高側欠壓鎖定的使用由高側UVLO電路2915產生之(UV_LS1)信號之「反或」閘。在一個實施例中，位準移位1接收器2910(見圖29)之輸出可為被傳送至上拉電晶體2960(見圖29)之閘極的(PU_FET)信號。此信號之電壓可自低狀態中之0伏變成高狀態中之(Vdd_HS)+(Vdd_HS-Vth)。此電壓可在接通脈衝之持續時間內保持接通。
現參考圖31，較詳細地說明位準移位2接收器2920。在一個實施例中，位準移位2接收器2920可類似於上文所論述之位準移位1接收器2910。在另外之實施例中，位準移位2接收器2920可包括消隱脈衝產生器3105、向下位準移位器3110、第一反相器3115、第二反相器3120、第一緩衝器3125、第三反相器3130、第二緩衝器3135及第三緩衝器3140。在一個實施例中，除了3*Vth向下位準移位器3110及多個反相器/緩衝器級以外，還可使用消隱脈衝產生器3105。
在其他實施例中，可使用不同組態。在一些實施例中，當位準移位2接收器2920兼用作高側電晶體2125(見圖21)關斷以及消隱電晶體2940(見圖29)驅動以得到較好dv/dt抗擾性時，此特定組態可為適用的。在一些實施例中，消隱脈衝產生器3105可與圖17中所說明之位準移位2接收器1520相同。在一個實施例中，位準移位2接收器2920(見圖29)可接收(L_SHIFT2)及(UV_LS2)信號，並作為回應而向下拉電晶體2965傳輸(PD_FET)信號。在另外之實施例中，第一反相器3115可具有用於來自高側UVLO電路2915(見圖29)之(UV_LS2)信號的雙輸入「反及」閘。
現參考圖32，較詳細地說明高側UVLO電路2915。在一個實施例中，高側UVLO電路2915可包括向下位準移位器3205及電阻器上拉反相器級3210。在一些實施例中，高側UVLO電路2915可經組態以藉由在自舉電容器2110電壓變得低於某一臨限值時關斷至高側電晶體2125(見圖21)之(HS_GATE)信號來防止電路故障。在一個實例實施例中，高側UVLO電路2915被設計成在(Vboot)減小至比開關節點(Vsw)2145電壓低小於4*Vth之值時接合。在另一實施例中，向下位準移位器3205之輸出可為傳輸至第二位準移位接收器2920之(UV_LS2)信號，且電阻器上拉反相器級3210之輸出可為傳輸至第一位準移位接收器2910之(UV_LS1)信號。
如下文所論述，在一些實施例中，高側UVLO電路2915可不同於上文分別在圖14及圖18中所論述之半橋電路100的高側UVLO電路1415。在一個實施例中，(Vboot)信號可向下移位元3*Vth並傳送至電阻器上拉反相器級3210。在另外之實施例中，因為位準移位元2接收器電路2920(見圖29)基於高側電晶體2125(見圖21)而控制關斷過程，所以在位準移位元2接收器電路2920之輸入處直接施加至「反及」閘之3*Vth向下移位輸出將接合欠壓鎖定。
然而，在一些實施例中，因為引傳導壓可能過低，所以此還可保持上拉電晶體2960(見圖29)接通。在一些實施例中，此情況可能產生衝突。當位元準移位元2接收器電路2920(見圖29)嘗試保持高側電晶體2125(見圖21)關斷時，位準移位元1接收器電路2910可嘗試接通高側電晶體。為了避免此情形，一些實施例可使來自高側UVLO電路2915(見圖29)之3*Vth向下移位元信號之輸出反相，並將其發送至位準移位元1接收器電路2910上之「或非」輸入。此可確保位元準移位元1接收器電路2910不會干擾UVLO引發之關斷過程。
現參考圖33，較詳細地說明高側電晶體驅動器2130。在一個實施例中，高側電晶體驅動器2130可包括第一反相器3305、第一緩衝器3310、第二反相器3315、第二緩衝器3320及第三緩衝器3325。在一些實施例中，高側電晶體驅動器2130可為比圖1中所說明之半橋電路100中使用的高側電晶體驅動器130更基本之設計。在一個實施例中，高側電晶體驅動器2130自狀態儲存電容器2955(見圖29)接收(S_CAP)信號，並將對應之驅動(HS_GATE)信號遞送至高側電晶體2125(見圖21)。更具體而言，當(S_CAP)信號處於高狀態時，(HS_GATE)信號處於高狀態，且反之亦然。半橋電路 #2 操作
半橋電路2100(見圖21)之以下操作序列僅僅為實例，且可在不脫離本發明之情況下使用其他序列。現在將同時參考圖21、圖22及圖29。
在一個實施例中，當(PWM_LS)信號處於高狀態時，低側邏輯、控制及位元準移位元電路2150可向低側電晶體驅動器2120發送高信號，該低側電晶體驅動器接著將該信號傳送至低側電晶體2115以將其接通。此可將開關節點(Vsw)2145電壓設定成接近0伏。在另外之實施例中，當低側電晶體2115接通時，其可為自舉電容器2110提供用以充電之路徑。充電路徑可具有高電壓自舉二極體與電晶體之並聯組合。
在一些實施例中，自舉電晶體驅動電路2225可向提供用於為自舉電容器2110充電之低電阻路徑之自舉電晶體提供驅動信號(BOOTFET_DR)。在一個實施例中，自舉二極體可確保當不存在低側閘極驅動信號(LS_GATE)時在啟動期間存在用於為自舉電容器2110充電之路徑。在此時間期間，(PWM_HS)信號應處於低狀態。若(PWM_HS)信號在此時間期間無意中接通，則自低側驅動器電路2220產生之(STP_HS)信號將防止高側電晶體2125接通。若在(PWM_HS)信號接通時接通(PWM_LS)信號，則自反相器/緩衝器2250及反相器2275產生之(STP_LS1)及(STP_LS2)信號分別將防止低側電晶體2115接通。另外，在一些實施例中，(LS_UVLO)信號可防止低側閘極2117及高側閘極2127在(Vcc)或(Vdd_LS)變得低於預定電壓位元準時接通。
相反地，在一些實施例中，當(PWM_LS)信號處於低狀態時，至低側電晶體2115之(LS_GATE)信號亦可處於低狀態。在一些實施例中，在(PWM_LS)低信號與(PWM_HS)高信號轉變之間的停滯時間期間，電感負載可迫使高側電晶體2125或低側電晶體2115在同步整流器模式下接通，此取決於功率流之方向。若高側電晶體2125在停滯時間期間(例如，在升壓模式中)接通，則開關節點(Vsw)2145電壓可升高為接近(V+)2135(亦即，幹線電壓)。開關節點(Vsw)2145上之此dv/dt條件可傾向於相對於開關節點(亦即，由於電容耦合至接地)將(L_SHIFT1)節點拉動至低狀態，此可接通高側電晶體驅動器2130，從而引起高側電晶體2125之非意欲傳導。此條件可抵消停滯時間，從而引起擊穿。
在一些實施例中，此條件可藉由使用消隱脈衝產生器2223感測低側電晶體2115之關斷瞬變並發送脈衝以接通第二位元準移位元電晶體2205來阻止。此可將(L_SHIFT2)信號拉至低狀態，(L_SHIFT2)信號可接著與位元準移位元2接收器電路2920通信以產生驅動消隱電晶體2940之消隱脈衝。在一個實施例中，消隱電晶體2940可充當阻止(L_SHIFT1)信號相對於開關節點(Vsw)2145變成低狀態之上拉。
在另外之實施例中，在停滯時間之後，當(PWM_HS)信號自低狀態轉變至高狀態時，接通脈衝產生器2260可產生接通脈衝。此可在短暫之時間段內將(L_SHIFT1)節點電壓拉低。在另外之實施例中，此信號可由位元準移位元1接收器電路2910反相，且短暫高信號將被發送至將使狀態儲存電容器2955充電至高狀態之上拉電晶體2960。此可在高側電晶體驅動器2130之輸入處產生將接通高側電晶體2125之對應高信號。開關節點(Vsw)2145電壓可保持接近(V+)2135(亦即，幹線電壓)。狀態儲存電容器2955電壓可在此時間期間保持在高狀態，此係因為不存在放電路徑。
在另外其他實施例中，在接通脈衝期間，自舉電容器2110可藉由第一位準移位元電晶體2203放電。然而，因為該時間段相對較短，所以自舉電容器2110可能不像其將在第一位準移位元電晶體2203在(PWM_HS)信號之整個持續時間期間接通之情況下同等多地放電(圖1中之半橋電路100中狀況亦係如此)。更具體而言，在一些實施例中，此可使UVLO接合之開關頻率為比在圖1中之半橋電路100中的值相對較低之值。
在一些實施例中，當(PWM_HS)信號自高狀態轉變至低狀態時，關斷脈衝產生器2270可產生關斷脈衝。此可在短暫之時間段內將(L_SHIFT2)節點電壓拉低。此信號可由位元準移位元2接收器電路2920反相，且短暫高狀態信號可被發送至將使狀態儲存電容器2955放電至低狀態之下拉電晶體2965。此將在高側電晶體驅動器2130之輸入處產生將關斷高側電晶體2125之低信號。在其他實施例中，狀態儲存電容器2955電壓可在此時間期間保持在低狀態，此係因為其不具有放電路徑。
在一個實施例中，因為電路2100中之關斷過程不涉及藉由高值上拉電阻器為位準移位節點電容器充電，所以關斷時間可比在圖1之半橋電路100中相對較短。在另外之實施例中，高側電晶體2125接通及關斷過程可受大體上類似之位元準移位元電晶體2203、2205之接通控制，因此接通及關斷傳播延遲可大體上類似。此可產生不需要如在圖1中之半橋電路100中使用的上拉觸發電路及/或上拉電晶體兩者之實施例。ESD 電路
現參考圖34，在一些實施例中，一或多個接腳(亦即，自電子封裝內之半導體裝置至電子封裝上之外部端子之連接)可採用靜電放電(electro-static discharge，ESD)箝位元電路來保護電路。以下實施例說明可在本文中所揭示之一或多個實施例以及可能需要ESD保護之其他實施例中之一或多個接腳上使用的ESD箝位元電路。在其他實施例中，本文中所揭示之ESD箝位元電路可在基於GaN之裝置上採用。
說明靜電放電(ESD)箝位元電路3400之一個實施例。ESD箝位元電路3400可具有採用由增強型電晶體製成之一或多個源極隨耦器級3405的組態。每一源極隨耦器級3405可具有連接至鄰近源極隨耦器級之源極3407的閘極3406。在圖34中所說明之實施例中，採用四個源極隨耦器級3405，然而在其他實施例中，可使用較少或較多源極隨耦器級。電阻器3410耦接至源極隨耦器級3405之源極3407。
ESD電晶體3415耦接至一或多個源極隨耦器級3405，並可經組態以在曝露於過壓脈衝時傳導大於500 mA之電流，如下文所論述。電阻器3410安置在ESD電晶體3415之源極3420與源極隨耦器級3405之每個源極3407之間。源極隨耦器級3405之汲極3408連接至ESD電晶體3415之汲極3425。最後一個源極隨耦器級之源極3407耦接至ESD電晶體3415之閘極3430。
在一個實施例中，ESD箝位元電路3400之接通電壓可由源極隨耦器級3405之總數目設定。然而，因為最後一個源極隨耦器級為具有特定之汲極3408至源極3407電壓及閘極3406至源極電壓之電晶體，所以穿過最末電阻器3410之電流可為相對大的，且可產生跨越ESD電晶體3415之較大閘極3430至源極3420電壓。此條件可產生相對大之ESD電流容量，且在一些實施例中，相比於其他ESD電路組態，此條件可產生改良之洩漏效能。
在另外之實施例中，ESD箝位元電路3400可關於電晶體大小及電阻器值具有多個自由度。在一些實施例中，ESD箝位元電路3400能夠製成為小於其他ESD電路組態。在其他實施例中，可藉由在源極隨耦器級3405較接近ESD電晶體3415時遞增地增大源極隨耦器級之大小來提高ESD箝位元電路3400之效能。在另外之實施例中，電阻器3410可例如被耗盡型電晶體、參考電流吸收器或參考電流源替換。
現參考圖35，說明類似於圖34中之ESD箝位元電路3400的實施例，然而，ESD箝位元電路3500可具有呈不同組態之電阻器，如下文較詳細地論述。ESD箝位元電路3500可具有採用由一或多個增強型電晶體製成之一或多個源極隨耦器級3505的組態。每一源極隨耦器級3505可具有經連接至鄰近源極隨耦器級之源極3507的閘極3506。在圖35中所說明之實施例中，採用四個源極隨耦器級3505，然而在其他實施例中，可使用較少或較多源極隨耦器級。電阻器3510經耦接於鄰近源極隨耦器級3505的源極3507之間。ESD電晶體3515係藉由經安置於ESD電晶體3515之源極3520與源極隨耦器級3505之源極3507之間的電阻器3510耦接至源極隨耦器級3505。源極隨耦器級3505之汲極3508可被耦接在一起，且被耦接至ESD電晶體3515之汲極3525。電子封裝
現參考圖36及圖37，在一些實施例中，一或多個半導體裝置可被安置於一或多個電子封裝中。電子封裝之多種封裝組態及類型可用，且處於本發明之範疇內。圖36說明稱為在內部具有兩個半導體裝置之方形扁平無引腳電子封裝的一個實例。
電子封裝3600可具有封裝基底3610，其具有由一或多個端子3620包圍之一或多個晶粒墊3615。在一些實施例中，封裝基底3610可包含引線框，而在其他實施例中，其可包含有機印刷電路板、陶瓷電路，或另一種材料。
在圖36中所描繪之實施例中，第一裝置3620被安裝至第一晶粒墊3615，且第二裝置3625被安裝至第二晶粒墊3627。在另一實施例中，第一裝置3620及第二裝置3625中之一或多者可分別被安裝於經安裝至封裝基底3610之絕緣體(未圖示)上。在一個實施例中，絕緣體可為陶瓷或其他非傳導材料。第一裝置3620及第二裝置3625分別係藉由線接合3630或任何其他類型之電互連件電耦接至端子3640，電互連件(例如)為可用於覆晶應用中之覆晶凸塊或柱。線接合3630可在裝置接合墊3635與端子3640之間延伸，且在一些狀況下延伸至晶粒墊3615、3627，且在其他狀況下延伸至鄰近裝置上之裝置接合墊3635。
現參考圖37，示出電子封裝3600之等距視圖。端子3640以及晶粒附接墊3615及3627可安置在外表面上且經組態以附接至印刷電路板或其他裝置。在另外之實施例中，端子3640以及晶粒附接墊3615及3627可僅可在電子封裝3600內部接達，且其他連接件可安置在電子封裝之外部。更具體而言，一些實施例可具有內部電氣路線，且在內部與外部連接件之間可能不存在一對一相關性。
在另外之實施例中，第一裝置3620及第二裝置3625(見圖36)以及封裝基底3610之頂部表面可分別由例如模製化合物等非傳導材料囊封。可使用多種其他電子封裝，例如但不限於小輸出線積體電路封裝(Small Outline Intergratd Circuts，SOIC)、雙列直插封裝（Dual In-line Packages，DIPS）、多晶片模組（Multiple Chip Modules，MCM）等等。此外，在一些實施例中，每個裝置可在單獨之電子封裝中，而其他實施例可具有單個封裝內之兩個或更多個電子裝置。其他實施例可具有一或多個電子封裝內之一或多個被動裝置。
圖38為根據本發明之實施例的降壓半橋式功率轉換電路3800之說明。半橋式功率轉換電路3800連接至負載電容器3870及負載3880，且可包括與圖1中說明之半橋式功率轉換電路100的對應特徵及態樣類似或相同之特徵及態樣。
半橋式功率轉換電路3800包括控制電路3810、高側驅動器3820、高側電流偵測功率FET 3830、低側驅動器3840、低側電流偵測功率FET 3850及電感器3860。
本文中描述半橋式功率轉換電路3800之特定操作性態樣。未描述半橋式功率轉換電路3800之特定操作性態樣，因為其為此項技術之技術人員已知的。此外，在一些實施例中，控制電路3810致使半橋式功率轉換電路3800之其他元件以與本文所論述之特定實例不同的方式運作。一般熟習此項技術者自所描述態樣之論述可理解此類其他未描述之功能性。
控制電路3810經組態以在節點HSC及LSC處產生控制信號以便在輸出節點OUT處產生特定電壓。在一些實施例中，控制電路3810可用特定電壓之值來程式化。此外，在一些實施例中，控制電路3810接收指示輸出節點OUT處之實際電壓的回饋信號(未圖示)，且控制電路3810經組態以修改節點HSC及LSC處之控制信號以便減小輸出節點OUT處之實際電壓及經程式化特定電壓之間的差。
高側驅動器3820經組態以接收節點HSC及HDET處之信號，且基於所接收信號在節點HSG處產生閘極電壓。節點HSG處之閘極電壓選擇性地控制高側電流偵測功率FET 3830之傳導狀態。
高側電流偵測功率FET 3830接收節點HSG處之閘極電壓，且根據所接收閘極電壓選擇性地傳導。在傳導時，高側電流偵測功率FET 3830提供功率節點V+與開關節點VSW之間的低電阻電流路徑。在不傳導時，高側電流偵測功率FET 3830呈現功率節點V+與開關節點VSW之間的高電阻電流路徑，且額外呈現功率節點V+與開關節點VSW之間的耦合電容。
低側驅動器3840經組態以接收節點LSC及LDET處之信號，且基於所接收信號在節點LSG處產生閘極電壓。節點LSG處之閘極電壓選擇性地控制低側電流偵測功率FET 3850之傳導狀態。
低側電流偵測功率FET 3850接收節點LSG處之閘極電壓，且根據所接收閘極電壓選擇性地傳導。在傳導時，低側電流偵測功率FET 3850提供接地節點與開關節點VSW之間的低電阻電流路徑。當不傳導時，低側電流偵測功率FET 3850呈現接地節點與開關節點VSW之間的高電阻電流路徑，且額外呈現接地節點與開關節點VSW之間的耦合電容。
控制電路3810經組態以在節點HSC及LSC處產生控制信號以便致使高側電流偵測功率FET 3830及低側電流偵測功率FET 3850協作地向電感器3860提供電流，使得在輸出節點OUT處產生經程式化特定電壓。
圖39為說明圖38之半橋式功率轉換電路3800的操作之波形圖。說明節點HSC及LSC處之控制信號的電壓、節點HSG及LSG處之閘極電壓，以及開關節點VSW處之電壓。此外，還說明電感器電流IL、低側電流偵測FET 3850之IDS電流IDSLFET、與低側電流偵測FET 3850之電流IDSLFET對應的電壓，以及節點LI處之電壓。應注意，水準時間標度、豎直電壓或電流標度、信號斜率以及信號形狀並非實際操作之準確說明。實際上，如此繪製係為了實際上說明半橋式功率轉換電路3800之功能性的某些態樣及特徵。
在時間週期T-1期間，節點HSC處之控制信號為高，且節點HSC處之控制信號為高致使高側驅動器3820在節點HSG處產生高閘極電壓。節點HSG處之高閘極電壓致使高側電流偵測FET 3830傳導。
在時間週期T-1期間，節點LSC處之控制信號為低，且節點LSC處之控制信號為低致使低側驅動器3840在節點LSG處產生低閘極電壓。節點LSG處之低閘極電壓致使低側電流偵測FET 3850不傳導。
因為高側電流偵測FET 3830係傳導的且低側電流偵測FET 3850係不傳導的，所以高側電流偵測FET 3830及低側電流偵測FET 3850共同地致使開關節點VSW處之電壓等於功率節點V+之電壓。
同樣在時間週期T-1期間，因為開關節點VSW處之電壓等於功率節點V+之大體上固定之電壓，且輸出節點OUT處之電壓等於大體上固定之輸出電壓，所以通過電感器3860之電流IL大體上線性地增加。此外，在時間週期T-1期間，通過電感器3860之電流由高側電流偵測FET 3830供應。
在時間週期T-1期間，大體上不存在通過低側電流偵測FET 3850之電流IDSLFET。
在時間週期T-2期間，節點HSC處之控制信號為低，且節點HSC處之控制信號為低致使高側驅動器3820在節點HSG處產生低閘極電壓。節點HSG處之低閘極電壓致使高側電流偵測FET 3830不傳導。
在時間週期T-2期間，節點LSC處之控制信號為低，且節點LSC處之控制信號為低致使低側驅動器3840在節點LSG處產生低閘極電壓。節點LSG處之低閘極電壓致使低側電流偵測FET 3850不傳導。
回應於高側電流偵測FET 3830及低側電流偵測FET 3850不傳導，電感器3860中之電流IL致使開關節點VSW處之電壓減小直至其鉗位元在大體上接地電壓處。電感器3860中之電流IL由低側電流偵測FET 3850提供，其在圖39中說明為IDSLFET。如所指示，在時間週期T-2期間，電感器3860中之電流IL為正且低側電流偵測FET 3850中之電流為負。
使用此項技術之技術人員所瞭解的技術中之一者，在開關節點VSW處之電壓達到或接近接地電壓之後，控制電路3810致使節點LSC處之控制信號變高。因此，低側驅動器3840致使節點LSG處之閘極電壓變高，且低側電流偵測FET 3850變得傳導。因此，開關節點VSW處之電壓等於或大體上等於接地電壓，此時電感器3860中之電流IL朝向零繼續減小，且低側電流偵測FET 3850中之電流IDSLFET朝向零增加。
在時間週期T-3開始時，低側電流偵測FET 3850中之電流IDSLFET跨過零或變為正。因此，節點LDET處之電壓變為正，且節點LI處之電壓變高。回應於節點LDET處之電壓變為正，低側驅動器3840致使節點LSG處之閘極電壓變低。此外，回應於節點LI處之電壓變高，控制電路3810致使節點LSC處之控制信號變低。在一些實施例中，節點LDET處之電壓不會致使低側驅動器3840將節點LSG處之閘極電壓驅動為低。在此類實施例中，回應於節點LSC處之控制信號由於節點LI處之電壓變高而變低，低側驅動器3840致使節點LSG處之閘極電壓變低。
在時間週期T-3期間，高側電流偵測FET 3830及低側電流偵測FET 3850不傳導。因此，電路根據電路之電感、電容及電阻而共振，如此項技術之技術人員所瞭解。相應地，通過電感器3860之電流IL、開關節點VSW處之電壓及低側電流偵測FET 3850中之電流IDSLFET展現阻尼震盪回應。
如圖39中所示出，節點LI處之電壓提供節點LDET處之電壓的極性之指示，其與低側電流偵測FET 3850之電流IDSLFET的極性對應。如所說明，節點LI處之電壓中之正轉變指示電流IDSLFET中之正轉變，且對應地指示開關節點VSW處之電壓中的電壓最小值。類似地，節點LI處之電壓中之負轉變指示電流IDSLFET中之負轉變，且對應地指示開關節點VSW處之電壓中的電壓最大值。
回應於節點LI處之電壓中之轉變中之一者，控制電路3810致使節點HSC處之電壓在持續時間T-4開始時變高。
在一些實施例中，控制電路3810經組態以回應於節點LI處之電壓中之第N轉變致使節點HSC處之電壓變高。舉例而言，如所說明，在一些實施例中，控制電路3810經組態以回應於節點LI處之電壓中之第四轉變致使節點HSC處之電壓變高。在此類實施例中，控制電路3810可經組態以藉由調整節點HSC處之控制信號之高時間的持續時間來影響半橋式功率轉換電路3800之輸出節點OUT處的電壓。
在一些實施例中，控制電路3810經組態以回應於節點LI處之電壓中之選定轉變致使節點HSC處之電壓變高。在此類實施例中，控制電路3810可經組態以選擇轉變以便影響半橋式功率轉換電路3800之輸出節點OUT處的電壓。
在一些實施例中，控制電路3810經組態以選擇與開關節點VSW處之電壓中的最大值中之一者對應之轉變。在替代實施例中，控制電路3810經組態以選擇與開關節點VSW處之電壓中的最小值中之一者對應之轉變。
回應於持續時間T-4期間節點HSC處之電壓變高，高側驅動器3820致使節點HSG處之電壓變高，從而致使高側電流偵測FET 3830變得傳導。回應於高側電流偵測FET 3830變得傳導，開關節點VSW處之電壓增加至功率節點V+之電壓，且電感器3860中之電流IL大體上線性地增加。
時間週期T-4期間半橋式功率轉換電路3800之功能性等同於其在時間週期T-1期間之功能性。
圖40為電流偵測FET 4000之示意性說明。電流偵測FET 4000可例如用作圖38之半橋式功率轉換電路3800中的高側電流偵測FET 3830及/或低側電流偵測FET 3850。
電流偵測FET 4000包括主FET 4010、偵測FET 4020及感測電阻器4030。
主FET 4010及偵測FET 4020根據閘極G及源極S處之電壓之間的差而傳導或不傳導，其中閘極G處之電壓比源極S處之電壓大至少某一臨限值致使主FET 4010及偵測FET 4020傳導，如此項技術之技術人員所瞭解。當傳導時，主FET 4010提供汲極D與源極S之間的低電阻電流路徑。當不傳導時，主FET 4010提供汲極D與源極S之間的高電阻電流路徑，且額外呈現汲極D與源極S之間的耦合電容。當傳導時，偵測FET 4020提供汲極D與電阻器4030之間的低電阻電流路徑。當不傳導時，偵測FET 4020提供汲極D與電阻器4030之間的高電阻電流路徑，且額外呈現汲極D與電阻器4030之間的耦合電容。
電阻器4030之電阻值足夠低，使得當主FET 4010及偵測FET 4020均傳導時，通過主FET 4010之電流與通過偵測FET 4020之電流的比率大體上等於主FET 4010之寬度除以長度與偵測FET 4020之寬度除以長度的比率。此外，電阻器4030之電阻值足夠高，使得通過偵測FET 4020之電流致使輸出節點DET處之電壓具有足夠的量值，使得低側驅動器3840之比較器產生有效之輸出信號，如在下文進一步詳細論述。
在一些實施例中，主FET 4010之寬度除以長度為偵測FET 4020之寬度除以長度的約5、約10、約25、約50、約100、約200、約300、約400、約500、約600、約700、約800、約900，或約1000倍。
圖41為電流偵測FET 4100之實施例的佈局圖。電流偵測FET 4100可具有與圖40中說明之電流偵測FET 4000的態樣及特徵類似或相同之態樣及特徵。
電流偵測FET 4100包括主FET 4110、偵測FET 4120及感測電阻器4130。
主FET 4110由佈局結構4110D、4110FP、4110G及4110S形成，其中結構4110D共同地形成主FET 4110之汲極，結構4110FP共同地形成主FET 4110之場板，結構4110G共同地形成主FET 4110之閘極，且結構4110S共同地形成主FET 4110之源極。
偵測FET 4120由標記為4120D、4120FP、4120G及4120S之佈局結構形成，其中結構4120D共同地形成偵測FET 4120之汲極，結構4120FP共同地形成偵測FET 4120之場板，結構4120G共同地形成偵測FET 4120之閘極，且結構4120S共同地形成偵測FET 4120之源極。
電阻器4130由結構4130形成。
佈局結構4110D及4120D例如使用此項技術中已知之接觸件及金屬化結構而電連接。類似地，佈局結構4110G及4120G亦例如使用此項技術中已知之接觸件及金屬化結構而電連接。此外，電阻器4130之第一端子使用例如此項技術中已知之接觸件及金屬化結構電連接至偵測FET 4120之源極(由佈局結構4120S形成)。此外，電阻器4130之第二端子使用例如此項技術中已知之接觸件及金屬化結構電連接至主FET 4110之源極(由佈局結構4110S形成)。
在一些實施例中，偵測FET 4120之場板結構4120FP使用例如此項技術中已知之接觸件及金屬化結構電連接至主FET 4110之場板結構4110FP。在一些實施例中，偵測FET 4120之場板結構4120FP使用例如此項技術中已知之接觸件及金屬化結構電連接至偵測FET 4120之源極結構4120S。
圖42為根據一實施例之驅動器電路4200之示意圖。驅動器電路4200可例如用作如圖38中所說明之半橋式功率轉換電路3800的高側驅動器3820及/或低側驅動器3840。
在所說明之實施例中，偵測FET 4120由兩個單獨區段形成，如圖41中所說明。在替代實施例中，偵測FET 4120由單個區段形成。在一些實施例中，偵測FET 4120由例如三個、四個、五個或更多個區段等大於兩個的數目之區段形成。
在一些實施例中，由單個區段形成之偵測FET 4120置放成處於主FET 4110中心之區域中。替代地，在一些實施例中，由單個區段形成之偵測FET 4120置放成處於主FET 4110之周邊的區域中。
在一些實施例中，由第一及第二區段形成之偵測FET 4120置放成使得第一區段置放於主FET 4110之第一半的中心之區域中，且第二區段置放於主FET 4110之第二半的中心之區域中。
在一些實施例中，由第一、第二、第三及第四區段形成之偵測FET 4120置放成使得第一區段置放於主FET 4110之第一象限的中心之區域中，第二區段置放於主FET 4110之第二象限的中心之區域中，第三區段置放於主FET 4110之第三象限的中心之區域中，且第四區段置放於主FET 4110之第四象限的中心之區域中。
驅動器電路4200包括比較器4210、鎖存器4220以及輸出驅動器4230及4240。輸入信號C及ID向鎖存器4220產生由輸出驅動器4230緩衝之兩個輸出信號。此外，比較器4210之輸出由輸出驅動器4240緩衝。
圖43說明表示驅動器電路4200之操作之波形圖。參考圖42及圖43，輸入信號C為高致使鎖存器4220輸出高信號。鎖存器4220之高輸出信號致使輸出驅動器4230用高信號驅動輸出OUT。
當輸入信號ID小於接地電壓時，比較器4210之輸出R大體上等於接地。此外，當輸入信號ID大於接地電壓時，比較器4210之輸出R為高。
相應地，當輸入信號ID自小於接地電壓轉變為大於接地電壓時，比較器4210之輸出R自低轉變為高。回應於比較器4210之輸出R之高轉變，鎖存器4220重設，使得其輸出自高轉變為低。因此，輸出OUT處之輸出信號亦自高轉變至低。
在一些實施例中，比較器4210之負輸入端子連接至除接地電壓以外之電壓。在此類實施例中，比較器4210之輸出R回應於由輸入信號ID表示之電流跨過除零以外的值而轉變。
在替代操作模式中，高側電流偵測功率FET 3830、高側驅動器3820及控制電路3810以與低側電流偵測功率FET 3850、低側驅動器3840及控制電路3810之功能性類似、等同或對稱之方式協作地運作，如所描述。
圖44為根據本發明之實施例的降壓半橋式功率轉換電路4400之說明。半橋式功率轉換電路4400連接至負載電容器4470及負載4480，且可包括與圖1中說明之半橋式功率轉換電路100的對應特徵及態樣類似或相同之特徵及態樣。
半橋式功率轉換電路4400包括控制電路4410、高側驅動器4420、高側電流偵測功率FET 4430、低側驅動器4440、低側電流偵測功率FET 4450及電感器4460。
高側電流偵測功率FET 4430及低側電流偵測功率FET 4450可具有與圖38之半橋式功率轉換電路3800的高側電流偵測功率FET 3830及低側電流偵測功率FET 3850類似或相同之特徵。
高側驅動器4420及低側驅動器4440可具有與圖38之半橋式功率轉換電路3800的高側驅動器3820及低側驅動器3840類似或相同之特徵。
本文中描述半橋式功率轉換電路4400之特定操作性態樣。未描述半橋式功率轉換電路4400之特定操作性態樣，因為其為此項技術之技術人員已知的。此外，在一些實施例中，控制電路4410致使半橋式功率轉換電路4400之其他元件以與本文所論述之特定實例不同的方式運作。一般熟習此項技術者自所描述態樣之論述可推斷此類其他未描述之功能性。
控制電路4410經組態以在節點HSC及LSC處產生控制信號以便在輸出節點OUT處產生特定電壓。在一些實施例中，控制電路4410可用特定電壓之值來程式化。此外，在一些實施例中，控制電路4410接收指示輸出節點OUT處之實際電壓的回饋信號(未示出)，且控制電路4410經組態以修改節點HSC及LSC處之控制信號以便減小輸出節點OUT處之實際電壓及經程式化特定電壓之間的差。
高側驅動器4420經組態以接收節點HSC及HDET處之信號，且基於所接收信號在節點HSG處產生閘極電壓。節點HSG處之閘極電壓選擇性地控制高側電流偵測功率FET 4430之傳導狀態。
高側電流偵測功率FET 4430接收節點HSG處之閘極電壓，且根據所接收閘極電壓選擇性地傳導。在傳導時，高側電流偵測功率FET 4430提供輸出節點OUT與開關節點VSW之間的低電阻電流路徑。在不傳導時，高側電流偵測功率FET 4430呈現輸出節點OUT與開關節點VSW之間的高電阻電流路徑，且額外呈現輸出節點OUT與開關節點VSW之間的耦合電容。
低側驅動器4440經組態以接收節點LSC及LDET處之信號，且基於所接收信號在節點LSG處產生閘極電壓。節點LSG處之閘極電壓選擇性地控制低側電流偵測功率FET 4450之傳導狀態。
低側電流偵測功率FET 4450接收節點LSG處之閘極電壓，且根據所接收閘極電壓選擇性地傳導。在傳導時，低側電流偵測功率FET 4450提供接地節點與開關節點VSW之間的低電阻電流路徑。當不傳導時，低側電流偵測功率FET 4450呈現接地節點與開關節點VSW之間的高電阻電流路徑，且額外呈現接地節點與開關節點VSW之間的耦合電容。
控制電路4410經組態以在節點HSC及LSC處產生控制信號以便致使高側電流偵測功率FET 4430及低側電流偵測功率FET 4450協作地將電流自電感器4460提供至輸出節點OUT，使得在輸出節點OUT處產生經程式化特定電壓。
圖45為說明圖44之半橋式功率轉換電路4400之操作的波形圖。說明節點HSC及LSC處之控制信號的電壓、節點HSG及LSG處之閘極電壓，以及開關節點VSW處之電壓。此外，還說明電感器電流IL、高側電流偵測FET 4430之IDS電流IDSHFET、與高側電流偵測FET 4430之電流對應的電壓，以及節點HI處之電壓。應注意，水準時間標度、豎直電壓或電流標度、信號斜率以及信號形狀並非實際操作之準確說明。實際上，如此繪製係為了實際上說明半橋式功率轉換電路4400之功能性的某些態樣及特徵。
在時間週期T-1期間，節點LSC處之控制信號為高，且節點LSC處之控制信號為高致使低側驅動器4440在節點LSG處產生高閘極電壓。節點LSG處之高閘極電壓致使低側電流偵測FET 4450傳導。
在時間週期T-1期間，節點HSC處之控制信號為低，且節點HSC處之控制信號為低致使高側驅動器4420在節點HSG處產生低閘極電壓。節點HSG處之低閘極電壓致使高側電流偵測FET 4430不傳導。
因為低側電流偵測FET 4450傳導且高側電流偵測FET 4430不傳導，所以高側電流偵測FET 4430及低側電流偵測FET 4450共同地致使開關節點VSW處之電壓等於接地電壓。
同樣在時間週期T-1期間，因為開關節點VSW處之電壓等於大體上固定之接地電壓，且輸出節點OUT處之電壓等於大體上固定之輸出電壓，所以通過電感器4460之電流IL大體上線性地增加。此外，在時間週期T-1期間，通過電感器4460之電流由低側電流偵測FET 4430吸收。
在時間週期T-1期間，大體上沒有電流IDSHFET通過高側電流偵測FET 4430。
在時間週期T-2期間，節點LSC處之控制信號為低，且節點LSC處之控制信號為低致使低側驅動器4440在節點LSG處產生低閘極電壓。節點LSG處之低閘極電壓致使低側電流偵測FET 4450不傳導。
在時間週期T-2開始時，節點HSC處之控制信號為低，且節點HSC處之控制信號為低致使高側驅動器4420在節點HSG處產生低閘極電壓。節點HSG處之低閘極電壓致使高側電流偵測FET 4430不傳導。
回應於高側電流偵測FET 4430及低側電流偵測FET 4450不傳導，電感器4460中之電流IL致使開關節點VSW處之電壓增加直至其大體上鉗位在輸出OUT處之輸出電壓處。電感器4460中之電流IL經由高側電流偵測FET 4430自開關節點VSW傳導至輸出OUT，其在圖45中說明為IDSHFET。如所指示，在時間週期T-2期間，電感器4460中之電流IL為正且高側電流偵測FET 4430中之電流為負。
使用此項技術之技術人員所瞭解的技術中之一者，在開關節點VSW處之電壓達到或接近輸出OUT處之電壓之後，控制電路4410致使節點HSC處之控制信號變高。因此，高側驅動器4440致使節點HSG處之閘極電壓變高，且高側電流偵測FET 4430變得傳導。因此，開關節點VSW處之電壓等於或大體上等於輸出OUT處之電壓，此時電感器4460中之電流IL朝向零繼續減小，且高側電流偵測FET 4430中之電流IDSHFET朝向零增加。
在時間週期T-3開始時，高側電流偵測FET 4430中之電流IDSLFET跨過零或變為正。因此，節點HDET處之電壓變為正，且節點HI處之電壓變高。回應於節點HDET處之電壓變為正，高側驅動器4420致使節點HSG處之閘極電壓變低。此外，回應於節點HI處之電壓變高，控制電路4410致使節點HSC處之控制信號變低。在一些實施例中，節點HDET處之電壓不會致使高側驅動器4420將節點HSG處之閘極電壓驅動為低。在此類實施例中，回應於節點HSC處之控制信號由於節點HI處之電壓變高而變低，高側驅動器4420致使節點HSG處之閘極電壓變低。
在時間週期T-3期間，高側電流偵測FET 4430及低側電流偵測FET 4450不傳導。因此，電路根據電路之電感、電容及電阻而共振，如此項技術之技術人員所瞭解。相應地，通過電感器4460之電流IL、開關節點VSW處之電壓及高側電流偵測FET 4430中之電流IDSHFET展現阻尼震盪回應。
如圖45中所說明，節點HI處之電壓提供節點HDET處之電壓的極性之指示，其與高側電流偵測FET 4430之電流IDSHFET的極性對應。如所說明，節點HI處之電壓中之正轉變指示電流IDSHFET中之正轉變，且對應地指示開關節點VSW處之電壓中的電壓最小值。類似地，節點HI處之電壓中之負轉變指示電流IDSHFET中之負轉變，且對應地指示開關節點VSW處之電壓中的電壓最大值。
回應於節點HI處之電壓中之轉變中之一者，控制電路4410致使節點LSC處之電壓在持續時間T-4開始時變高。
在一些實施例中，控制電路4410經組態以回應於節點HI處之電壓中之第N轉變致使節點LSC處之電壓變高。舉例而言，如所說明，在一些實施例中，控制電路4410經組態以回應於節點HI處之電壓中之第四轉變致使節點LSC處之電壓變高。在此類實施例中，控制電路4410可經組態以藉由調整節點LSC處之控制信號之高時間的持續時間來影響半橋式功率轉換電路4400之輸出節點OUT處的電壓。
在一些實施例中，控制電路4410經組態以回應於節點HI處之電壓中之選定轉變致使節點LSC處之電壓變高。在此類實施例中，控制電路4410可經組態以選擇轉變以便影響半橋式功率轉換電路4400之輸出節點OUT處的電壓。
在一些實施例中，控制電路4410經組態以選擇與開關節點VSW處之電壓中的最大值中之一者對應之轉變。在替代實施例中，控制電路4410經組態以選擇與開關節點VSW處之電壓中的最小值中之一者對應之轉變。
回應於節點LSC處之電壓在持續時間T-4期間變高，低側驅動器4440致使節點LSG處之電壓變高，從而致使低側電流偵測FET 4450變得傳導。回應於低側電流偵測FET 4450變得傳導，開關節點VSW處之電壓變為等於或大體上等於接地電壓，且電感器4460中之電流IL大體上線性地增加。
時間週期T-4期間半橋式功率轉換電路4400之功能性等同於其在時間週期T-1期間之功能性。
在替代操作模式中，高側電流偵測功率FET 4430、高側驅動器4420及控制電路4410以與低側電流偵測功率FET 4450、低側驅動器4440及控制電路4410之功能性類似、等同或對稱之方式協作地運作，如所描述。
圖46為電路4600之示意性說明，其可例如在例如圖38之降壓半橋式功率轉換電路3800或圖44之升壓半橋式功率轉換電路4400等開關轉換器中使用，如此項技術之技術人員所瞭解。在電路4600之實施例中，電流偵測FET 4620之電阻器處之電壓輸出用作過流保護電路的一部分。
電路4600包括驅動器4610、電流偵測FET 4620、運算跨導放大器4630、電阻器4640及控制器4650。
圖47說明表示圖46之驅動器電路4600的操作之波形圖。
參考圖46及圖47，在時間週期T-1期間，控制器4650致使節點C處之信號為低。因此，節點G處之閘極電壓為低，電流偵測FET 4620不傳導，且節點VI及AVI處之電壓亦為低。
在時間週期T-2期間，根據其轉換器控制方案，控制器4650致使節點C處之信號為高。因此，節點G處之閘極電壓為高，電流偵測FET 4620變得傳導，且電流流經FET及電流偵測FET 4620之電阻器兩者。因此，節點VI處之電壓根據流經電流偵測FET 4620之電阻器的電流而增加。
由於節點VI處之電壓增加，由OTA 4630產生之電流對應地增加。此外，由OTA 4630產生之電流傳導經過電阻器4640，且節點AVI處之電壓亦增加。
在時間週期T-3開始時，節點AVI處之電壓已增加至臨限值以上，且控制器4650致使節點C處之信號變低。由於節點C處之信號為低，所以驅動器4610致使節點G處之閘極電壓減小，使得電流偵測FET 4620變得不傳導。因此，電流不再流動穿過電流偵測FET 4620之電阻器，且節點VI及AVI處之電壓下降。
相應地，如圖47中所說明，正由電流偵測FET 4620傳導之電流大於臨限值，電路4600致使電流偵測FET 4620關斷。
圖48為電路4800之示意性說明，其可例如在例如圖38之降壓半橋式功率轉換電路3800或圖44之升壓半橋式功率轉換電路4400等開關轉換器中使用，如此項技術之技術人員所瞭解。在電路4800之實施例中，電流偵測FET 4620之電阻器處的電壓輸出用作過流保護電路之一部分。
電路4800包括驅動器4810、電流偵測FET 4820、運算跨導放大器(OTA)4830、電阻器4840、控制器4850、鎖存器4860以及「及」閘4870。
圖49說明表示圖48之驅動器電路4800的操作之波形圖。
參考圖48及圖49，在時間週期T-1期間，控制器4850致使節點C2處之信號為高。因此，鎖存器4860致使「及」閘4870之輸入節點OC中之一者處的信號為高。
此外，在時間週期T-1期間，控制器4850致使節點C1處之信號為低。因此，節點G處之閘極電壓為低，電流偵測FET 4820不傳導，且節點VI及AVI處之電壓亦為低。
在時間週期T-2期間，控制器4850致使節點C2處之信號為低。儘管如此，鎖存器4860繼續致使節點OC處之信號為高。
在時間週期T-3期間，根據其轉換器控制方案，控制器4850致使節點C1處之信號為高。因此，節點G處之閘極電壓由驅動器4810驅動為高，電流偵測FET 4820變得傳導，且電流流經FET及電流偵測FET 4820之電阻器兩者。因此，節點VI處之電壓根據流經電流偵測FET 4820之電阻器的電流而增加。
由於節點VI處之電壓增加，由OTA 4830產生之電流對應地增加。此外，由OTA 4830產生之電流傳導經過電阻器4840，且節點AVI處之電壓亦增加。
在時間週期T-4開始時，節點AVI處之電壓增加至臨限值以上，且鎖存器4860致使節點OC處之信號變低。由於節點OC處之信號為低，所以驅動器4810致使節點G處之閘極電壓下降。此外，回應於節點AVI處之電壓增加至臨限值以上，控制器4850致使節點C1處之信號變低。由於節點C1或OC處之信號為低，所以驅動器4810致使節點G處之閘極電壓為低，使得電流偵測FET 4820變得不傳導。因此，電流不再流動穿過電流偵測FET 4820之電阻器，且節點VI及AVI處之電壓下降。
在時間週期T-5期間，根據其轉換器控制方案，控制器4850致使節點C2處之信號為高，且鎖存器4860致使節點OC處之信號為高，如上文參考週期T-1所描述。
相應地，如圖49中所說明，正由電流偵測FET 4820傳導之電流大於臨限值，電路4800致使電流偵測FET 4820關斷。
在前文說明書中，本發明之實施例已經參考可針對不同實施變化之許多特定細節進行描述。因此，說明書及圖式應在說明性意義上而非限制性意義上看待。本發明範疇之單一及排他性指示及由申請人預期為本發明範疇之內容係以產生請求項集合(包括任何後續修正)之特定形式產生於本申請之此類請求項的字面且等效範疇。
100:整合半橋式功率轉換電路 103:低側GaN裝置/低側晶片 104:基於GaN之低側電路 105:高側GaN裝置 106:基於GaN之高側電路 107:負載 110:自舉電容器 115:低側功率電晶體 117:低側電晶體控制閘極 120:整合低側電晶體驅動器 123:輸出 125:高側功率電晶體 127:高側電晶體控制閘極 130:整合高側電晶體驅動器 133:輸出 135:電壓源/幹線電壓 137:汲極 140:源極 143:汲極 145:開關節點(Vsw) 147:源極 150:邏輯、控制及位元準移位元電路/低側控制電路 153:高側邏輯及控制電路 155:啟動電路 157:自舉電容器充電電路 160:遮罩電容器 161:箝位元電路 203:第一位準移位元電晶體 205:第二位元準移位元電晶體 207:第一位準移位電阻器 210:源極 213:閘極 215:汲極 217:位元準移位元驅動器電路 223:消隱脈衝產生器 225:自舉電晶體驅動電路 227:欠壓鎖定(UVLO)電路 303:上拉電阻器 305:第一位準移位節點/第一輸出端子(LS_NODE) 405:第一反相器 410:第二反相器 505:第一級反相器 510:RC脈衝產生器 515:電容器 520:電阻器 525:第二反相器 530:第三反相器 535:緩衝器 600:實例波形 605:跡線 610:跡線 615:跡線 620:跡線 705:串聯延遲電阻器 730:反相器 735:第一緩衝器 745:第二緩衝器 805:第一反相器級 810:緩衝器 815:第二反相器 820:第二緩衝器 825:第三緩衝器/最終緩衝器級 840:電阻分壓器 850:電晶體下拉 905:耗盡型電晶體 906:閘極 907:源極 909:汲極 910:相同二極體連接式增強型低電壓電晶體 911:第一節點 912:第二節點 913:中間節點 915:電流鏡/電流吸收器電路 920:第一電流鏡電晶體 925:第二電流鏡電晶體 930:啟動電晶體 935:停用下拉電晶體 940:下拉電阻器 945:二極體箝位器 955:參考電壓電晶體 1050:二極體連接式基於GaN之增強型電晶體 1105:差分比較器 1110:向下位準移位器 1115:反相器 1120:電壓(VA) 1125:電壓(VB) 1205:高電壓二極體連接式增強型電晶體 1210:高電壓自舉電晶體 1300:替代性自舉二極體及電晶體電路/示意圖 1305:耗盡型裝置 1310:共源共柵增強型裝置 1410:第一位準移位接收器 1415:高側UVLO電路 1420:第二位元準移位元接收電路 1425:上拉觸發電路 1430:上拉電阻器 1435:上拉電晶體 1440:消隱電晶體 1505:增強型電晶體 1510:增強型電晶體 1515:增強型電晶體/源極隨耦器電晶體 1520:二極體連接式電晶體箝位元器 1605:向下位準移位元電路 1610:反相器電路 1615:增強型電晶體 1620:二極體連接式電晶體箝位元器 1705:第一反相器 1710:第二反相器 1715:RC脈衝產生器 1720:閘極至源極箝位器 1805:向下位準移位器 1810:電阻器上拉反相器 1815:閘極至源極箝位器 1905:第一反相器級 1910:高側驅動級 2000:參考電壓產生電路 2005:耗盡型電晶體 2010:源極隨耦器電容器 2011:第一節點 2012:第二節點 2015:參考電壓電容器 2020:相同二極體連接式增強型低電壓電晶體 2025:高電壓二極體連接式電晶體 2055:參考電壓電晶體 2100:半橋電路 2103:低側GaN裝置 2105:高側GaN裝置 2107:負載 2110:自舉電容器 2115:低側電晶體 2117:低側電晶體控制閘極 2120:整合低側電晶體驅動器 2123:輸出 2125:高側電晶體 2127:高側電晶體控制閘極 2130:整合高側電晶體驅動器 2133:輸出 2135:電壓源(V+) 2137:汲極 2140:源極 2143:汲極 2145:開關節點(Vsw) 2147:源極 2150:邏輯、控制及位元準移位元電路/低側控制電路 2153:高側邏輯及控制電路 2155:啟動電路 2157:自舉電容器充電電路 2160:遮罩電容器 2203:第一位準移位元電晶體 2205:第二位元準移位元電晶體 2207:第一電阻器 2208:第二電阻器 2215:第二位元準移位元電晶體 2220:低側驅動電路 2223:消隱脈衝產生器 2225:自舉電晶體驅動電路 2227:UVLO電路 2250:反相器/緩衝器 2260:接通脈衝產生器 2270:關斷脈衝產生器 2275:反相器 2303:上拉電阻器 2305:第一輸出端子(LS_NODE) 2405:第一反相器級 2410:第一緩衝器級 2505:第一反相器級 2510:第一緩衝器級 2515:RC脈衝產生器 2520:第二反相器級 2525:第三反相器級 2530:第三緩衝器級 2603:RC脈衝產生器 2605:第一反相器級 2610:第二反相器級 2615:第一緩衝器級 2805:第一反相器級 2810:第一緩衝器級 2815:第二反相器級 2820:第二緩衝器級 2825:第三緩衝器級 2910:位元準移位元1接收器電路 2915:高側UVLO電路 2920:位元準移位元2接收器電路 2940:消隱電晶體 2955:狀態儲存電容器 2960:上拉電晶體 2965:下拉電晶體 2970:第一遮罩電容器 2975:第二遮罩電容器 3005:向下位準移位器 3010:第一反相器 3015:第二反相器 3020:第一緩衝器 3025:第三反相器 3030:第二緩衝器 3035:第三緩衝器 3105:消隱脈衝產生器 3110:向下位準移位器 3115:第一反相器 3120:第二反相器 3125:第一緩衝器 3130:第三反相器 3135:第二緩衝器 3140:第三緩衝器 3205:向下位準移位器 3210:電阻器上拉反相器級 3305:第一反相器 3310:第一緩衝器 3315:第二反相器 3320:第二緩衝器 3325:第三緩衝器 3400:靜電放電(ESD)箝位元電路 3405:源極隨耦器級 3406:閘極 3407:源極 3408:汲極 3410:電阻器 3415:ESD電晶體 3420:源極 3425:汲極 3430:閘極 3500:ESD箝位元電路 3505:源極隨耦器級 3506:閘極 3507:源極 3508:汲極 3510:電阻器 3515:ESD電晶體 3520:源極 3525:汲極 3600:電子封裝 3610:封裝基底 3615:晶粒墊 3620:端子/第一裝置 3625:第二裝置 3627:第二晶粒墊 3630:線接合 3635:裝置接合墊 3640:端子 3800:降壓半橋式功率轉換電路 3810:控制電路 3820:高側驅動器 3830:高側電流偵測功率FET 3840:低側驅動器 3850:低側電流偵測功率FET 3860:電感器 3870:負載電容器 3880:負載 4000:電流偵測FET 4010:主FET 4020:偵測FET 4030:感測電阻器 4100:電流偵測FET 4110:主FET 4110D:佈局結構 4110FP:佈局結構/場板結構 4110G:佈局結構 4110S:佈局結構 4120:偵測FET 4120D:佈局結構 4120FP:佈局結構/場板結構 4120G:佈局結構 4120S:佈局結構/源極結構 4130:感測電阻器/結構 4200:驅動器電路 4210:比較器 4220:鎖存器 4230:輸出驅動器 4240:輸出驅動器 4400:降壓半橋式功率轉換電路 4410:控制電路 4420:高側驅動器 4430:高側電流偵測功率FET 4440:低側驅動器 4450:低側電流偵測功率FET 4460:電感器 4470:負載電容器 4480:負載 4600:電路 4610:驅動器 4620:電流偵測FET 4630:運算跨導放大器(OTA) 4640:電阻器 4650:控制器 4800:電路 4810:驅動器 4820:電流偵測FET 4830:運算跨導放大器(OTA) 4840:電阻器 4850:控制器 4860:鎖存器 4870:「及」閘 AVI:節點 B_PULSE:消隱脈衝信號 BLANK_FET:信號 BOOTFET_DR:閘極驅動信號 BOOTFET_DR_IN:信號 C:輸入信號/節點 C1:節點 C2:節點 Coss:輸出電容 D:汲極 DET:輸出節點 G:閘極/節點 HDET:節點 HI:節點 HSC:節點 HS_GATE:信號 HS_UVLO:信號 HSG:節點 ID:輸入信號 IDSHFET:電流 IDSLFET:電流 IL:電感器電流 INV:信號 Iref:參考電流吸收器 LDET:節點 LI:節點 LSC:節點 LSG:節點 L_SHIFT1:信號 L_SHIFT2:信號 L1_DR:高閘極信號 L2_DR:信號 LS_GATE:閘極信號 LS_HSG:信號 LS_UVLO:低側欠壓鎖定信號 LSHIFT_1:信號 LSHIFT_2:信號 OC:輸入節點 OUT:輸出節點 PD_FET:信號 PU_FET:信號 PULLUP_FET:信號 PULSE_ON:輸入信號 PULSE_OFF:輸入信號 PWM_HS:脈寬調變高側信號 PWM_LS:信號 R:輸出 S:源極 S_CAP:信號 START_Vcc:內部電壓 STP_HS:信號 STP_LS:擊穿保護信號 T-1:時間週期 T-2:時間週期 T-3:時間週期 T-4:時間週期 UV_LS1:信號 UV_LS2:信號 V+:電壓 Vboot:信號 Vdd_LS:低側 VI:節點 Vpinch:夾止電壓 Vref:參考電壓 Vth:臨限值電壓
圖1為根據本發明之實施例的半橋式功率轉換電路之簡化示意圖；
圖2為圖1中所說明之低側控制電路內之電路的簡化示意圖；
圖3為圖1中所說明之第一位準移位元電晶體之示意圖；
圖4為圖1中所說明之位元準移位元驅動電路之示意圖；
圖5為圖1中所說明之消隱脈衝產生器電路之示意圖；
圖6為圖5中說明之消隱脈衝產生器內的波形之實例；
圖7為圖1中所說明之自舉電晶體驅動電路之示意圖；
圖8為圖1中所說明之低側電晶體驅動電路之方塊圖
圖9為圖1中所說明之啟動電路之示意圖；
圖10為可用作圖9之示意圖中的二極體箝位器的一系列二極體連接式基於GaN之增強型電晶體；
圖11為圖1中所說明之UVLO電路之示意圖；
圖12為圖1中所說明之自舉電容器充電電路之示意圖；
圖13為相比於圖12中所說明之電路的替代自舉電容器充電電路之示意圖；
圖14為圖1中所說明之高側邏輯及控制電路之示意圖；
圖15為圖14中所說明之第一位準移位元接收器電路之示意圖；
圖16為圖14中所說明之第二位準移位元接收器電路之示意圖；
圖17為圖14中說明之上拉觸發電路之示意圖；
圖18為圖14中所說明之高側UVLO電路之示意圖；
圖19為圖14中所說明之高側電晶體驅動器電路之示意圖；
圖20為圖14中說明之高側參考電壓產生電路之示意圖；
圖21為根據本發明之另一實施例的半橋式功率轉換電路之簡化示意圖；
圖22為圖21中所說明之低側控制電路內的電路之簡化示意圖；
圖23為圖22中所說明之第一位準移位元電晶體之示意圖；
圖24為圖22中所說明之反相器/緩衝器電路之示意圖；
圖25為圖22中所說明之接通脈衝產生器電路之示意圖；
圖26為圖22中所說明之關斷脈衝產生器電路之示意圖；
圖27為圖22中所說明之消隱脈衝產生器電路之示意圖；
圖28為圖22中所說明之低側電晶體驅動電路之示意圖；
圖29為圖21中所說明之高側控制電路內的電路之簡化示意圖；
圖30為圖29中所說明之位準移位元1接收器電路之示意圖；
圖31為圖29中所說明之位準移位元2接收器電路之示意圖；
圖32為圖29中所說明之高側UVLO電路之示意圖；
圖33為圖29中所說明之高側電晶體驅動器電路之示意圖；
圖34為根據本發明之實施例的靜電放電(ESD)箝位元電路之示意圖；
圖35為根據本發明之實施例的靜電放電(ESD)箝位元電路之示意圖；
圖36為根據本發明之實施例的電子封裝之一部分的圖示；
圖37為圖36之電子封裝之圖示；
圖38為根據本發明之實施例的半橋式功率轉換電路之說明。 圖39為說明圖38之半橋式功率轉換電路之操作的波形圖。 圖40為電流偵測FET之示意性說明。 圖41為電流偵測FET之實施例的佈局圖。 圖42為驅動器電路之示意圖。 圖43說明表示圖42之驅動器電路的操作之波形圖。 圖44為降壓半橋式功率轉換電路之說明。 圖45為說明圖44之半橋式功率轉換電路的操作之波形圖。 圖46為可在開關轉換器中使用之電路的示意性說明。 圖47說明表示圖46之驅動器電路的操作之波形圖。 圖48為可在開關轉換器中使用之電路的示意性說明。 圖49說明表示圖48之驅動器電路的操作之波形圖。
4000:電流偵測FET
4010:主FET
4020:偵測FET
4030:感測電阻器
D:汲極
DET:輸出節點
G:閘極/節點
S:源極

Claims (20)

  1. 一種電流感測電路，其包含： 一基板，其包含氮化鎵(GaN)； 一第一基於GaN的開關，其位於該基板上，其中該第一基於GaN的開關包含一第一閘極及一第一源極，其中該第一基於GaN的開關經組態以根據一施加在該第一閘極上的一驅動信號而被選擇性地導通； 一第二基於GaN的開關，其位於該基板上，其中該第二基於GaN的開關包含一第二閘極及一第二源極，其中該第二基於GaN的開關經組態以產生一電流信號，該電流信號指示流過該第一基於GaN的開關的一電流量：及 一電阻元件，其中該第二源極係藉由該電阻元件而連接到該第一源極。
  2. 如請求項1之電路，其中該第二基於GaN的開關經組態以根據施加在該第二閘極上的該驅動信號而被選擇性地導通。
  3. 如請求項1之電路，其中該第一基於GaN的開關進一步包含一第一場板，其中該第二基於GaN的開關進一步包含一第二場板，及其中該第一場板係電連接至該第二場板。
  4. 如請求項3之電路，其中該第一場板及該第二場板係電連接至該第二源極。
  5. 如請求項1之電路，進一步包含一控制器，其經組態以根據該電流信號來使得該驅動信號處於一第一狀態或一第二狀態，其中在該第一狀態中，該驅動信號使得該第一基於GaN的開關及該第二基於GaN的開關是導通的，其中在該第二狀態中，該驅動信號使得該第一基於GaN的開關及該第二基於GaN的開關是非導通的。
  6. 如請求項5之電路，進一步包含一開關驅動器，其經組態以產生該驅動信號以回應來自該控制器的一控制信號。
  7. 如請求項6之電路，其中該開關驅動器經進一步組態以產生該驅動信號以回應該電流信號。
  8. 如請求項7之電路，其中該開關驅動器經進一步組態以改變該驅動信號的狀態成為處於該第二狀態以回應該電流信號指示流過該第一基於GaN的開關的一電流量是大於一臨限值。
  9. 如請求項6之電路，進一步包含一放大器，其經組態以接收該電流信號，而且基於該電流信號產生一放大的信號，其中該控制器經組態以基於該放大的信號使得該驅動信號處於該第一狀態或該第二狀態。
  10. 如請求項9之電路，其中該放大器包含： 一運算跨導放大器（OTA），其中該OTA經組態以接收該電流信號而且基於該接收的電流信號產生一電流；及 一放大器電阻元件，其經組態以接收由該OTA所產生的該電流而且基於該接收的電流產生該放大的信號。
  11. 如請求項10之電路，其中該控制器經組態以接收該放大的信號。
  12. 如請求項10之電路，其中該放大的信號增加以回應在該電流信號中的一增加。
  13. 如請求項1之電路，其中該第一基於GaN的開關具有一長度除以一寬度，該第一基於GaN的開關的該長度除以該寬度是大於該第二基於GaN的開關的長度除以一長度。
  14. 如請求項1之電路，其中流過該第一基於GaN的開關的一電流相對於流過該第二基於GaN的開關的一電流的一比率是實質上等於該第一基於GaN的開關的該長度除以該寬度相對於該第二基於GaN的開關的長度除以該長度的一比率。
  15. 一種使用一電流感測電路來感測電流之方法，其中該電流感測電路包含：一基板，其包含氮化鎵(GaN)；一第一基於GaN的開關，其包含一第一閘極及一第一源極；一第二基於GaN的開關，其包含一第二閘極及一第二源極；及一電阻元件，其將該第一源極連接到該第二源極；該方法包含： 施加一驅動信號至該第一閘極以選擇性地使得該第一基於GaN的開關成為導通的；及 藉由該第二基於GaN的開關，產生一電流信號，該電流信號指示流過該第一基於GaN的開關的一電流量。
  16. 如請求項15之方法，其中該電流感測電路進一步包含一控制器，其中該方法進一步包含： 藉由該控制器，根據該電流信號使得該驅動信號處於一第一狀態或一第二狀態，其中在該第一狀態中，該驅動信號使得該第一基於GaN的開關及該第二基於GaN的開關是導通的，其中在該第二狀態中，該驅動信號使得該第一基於GaN的開關及該第二基於GaN的開關是非導通的。
  17. 如請求項16之方法，其中該電流感測電路進一步包含一放大器，其中該方法進一步包含：藉由該開關驅動器，產生該驅動信號以回應來自該控制器的一控制信號。
  18. 如請求項16之方法，其中該電流感測電路進一步包含一放大器，其中該方法進一步包含： 藉由該放大器，接收該電流信號； 藉由該放大器，基於該電流信號產生一放大的信號；及 藉由該控制器，基於該放大的信號使得該驅動信號處於該第一狀態或該第二狀態。
  19. 如請求項18之方法，其中該放大器包含： 一運算跨導放大器（OTA），其中該OTA經組態以接收該電流信號而且基於該接收的電流信號產生一電流；及 一放大器電阻元件，其經組態以接收由該OTA所產生的該電流而且基於該接收的電流產生該放大的信號。
  20. 如請求項15之方法，其中該第一基於GaN的開關進一步包含一第一場板，其中該第二基於GaN的開關進一步包含一第二場板，及其中該第一場板係電連接至該第二場板。
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