TW202209606A - 在相鄰特徵間形成導電管之方法及在相鄰特徵之間具有導電管之整合總成 - Google Patents

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Abstract

一些實施例包括一種整合總成，其具有藉由一介入空間彼此隔開之一對實質上平行特徵。一導電管在該等特徵之間且實質上平行於該等特徵。該導電管可形成於一管路內。該管路可藉由以一如下方式在該等特徵之間沈積絕緣材料而產生：夾斷該絕緣材料之一頂部區，以使該管作為該經夾斷頂部區下方之一空隙區。

Description

在相鄰特徵間形成導電管之方法及在相鄰特徵之間具有導電管之整合總成
整合總成及形成整合總成之方法。在相鄰特徵之間形成導電管之方法。在相鄰特徵之間具有導電管之整合總成。
經圖案化特徵通常用於整合總成中。在一些實例應用中，經圖案化特徵可為用作互連件及/或用以將合適電壓(例如，VDD、VSS等)引入至積體電路的導電特徵。由於可用於經圖案化特徵的緊密間距，在提高整合程度的情況下製造經圖案化特徵變得愈加困難。將需要開發用於形成經圖案化特徵及開發利用經圖案化特徵之新架構的新方法。
根據本申請案之一個實施例，提供一種整合總成，其包含：一對實質上平行特徵，其藉由一介入空間彼此隔開；一導電管，其在該等特徵之間且實質上平行於該等特徵；一第一介電材料，其在該介入空間內、在該導電管下方且沿著該等特徵之側壁；以及一第二介電材料，其在該介入空間內且在該第一介電材料上方；該第二介電材料在該導電管上方及下方。
根據本申請案之另一實施例，提供整合電路，其包含：第一軌道、第二軌道、第三軌道及第四軌道，其沿著一第一方向延伸且藉由介入空間彼此隔開；該等軌道與介入空間沿著實質上正交於該第一方向之一第二方向彼此交替；該等軌道與該等介入空間在一間距上；一第一含半導體特徵，其沿著該第一軌道；一第二含半導體特徵，其沿著該第四軌道；一第一閘控結構，其沿著該第二方向延伸，且與該第一軌道、該第二軌道、該第三軌道及該第四軌道交叉；一第二閘控結構，其沿著該第二方向延伸，且與該第一軌道、該第二軌道、該第三軌道及該第四軌道交叉；第一源極/汲極區、第二源極/汲極區及第三源極/汲極區，其在該第一含半導體特徵內；該第一源極/汲極區與該第二源極/汲極區相對於彼此在該第二閘控結構的對置側上，且該第二源極/汲極區與該第三源極/汲極區相對於彼此在該第一閘控結構的對置側上；第四源極/汲極區、第五源極/汲極區及第六源極/汲極區，其在該第二含半導體特徵內；該第四源極/汲極區與該第五源極/汲極區相對於彼此在該第二閘控結構的對置側上，且該第五源極/汲極區與該第六源極/汲極區相對於彼此在該第一閘控結構的對置側上；一第一導電管，其鄰近於該第一含半導體特徵，且在該第一含半導體特徵之與該第二軌道相對之一側上；該第一導電管實質上平行於該第一含半導體特徵，且與該第一含半導體特徵隔開小於該間距之約二分之一的一第一距離；一第二導電管，其鄰近於該第二含半導體特徵，且在該第二含半導體特徵之與該第三軌道相對之一側上，該第二導電管實質上平行於該第二含半導體特徵，且與該第二含半導體特徵隔開小於該間距之約二分之一的一第二距離；一第一電連接，其自該第一源極/汲極區延伸至該第一導電管；一第二電連接，其自該第三源極/汲極區延伸至該第一導電管；以及一第三電連接，其自該第六源極/汲極區延伸至該第二導電管。
根據本申請案之另一實施例，提供一種形成一整合總成之方法，其包含：形成藉由一介入空間彼此隔開的第一特徵及第二特徵；該第一特徵與該第二特徵實質上彼此平行；在該介入空間內形成一介電材料，該介電材料在該介入空間之一頂部處夾斷以形成實質上平行於該第一特徵及該第二特徵延伸的一管路；以及在該管路內形成導電材料，以藉此在該管路內圖案化一導電管；該導電管實質上平行於該第一特徵及該第二特徵。
一些實施例包括在整合總成的特徵之間形成導電管(線性結構)之方法。一些實施例包括包含導電管之整合總成。一些實施例包括邏輯電路(例如，2NFET、2PFET電路；其中NFET係指具有n型源極/汲極區之場效電晶體，且PFET係指具有p型源極/汲極區之場效電晶體)。參考圖1至圖25描述實例實施例。
參考圖1-1B，整合總成10包括一對特徵12及14。該等特徵展示為線性結構，其中此類線性結構沿著對應於所說明之x軸方向的第一方向延伸。該等線性特徵可為筆直的(如所展示)、波浪狀、彎曲的等等，且實質上彼此平行。術語「實質上平行」意謂在合理的製造及量測容差內平行。
特徵12及14可藉由底層半導體基底(未展示)支撐。基底可包含半導體材料；且可例如包含單晶矽、基本上由單晶矽組成或由單晶矽組成。基底可稱為半導體基板。術語「半導體基板」意謂包含半導體材料之任何構造，包括但不限於塊體半導體材料，諸如半導體晶圓(單獨或在包含其他材料之組件中)及半導體材料層(單獨或在包含其他材料之組件中)。術語「基板」係指任何支撐結構，包括但不限於上文所描述之半導體基板。在一些應用中，基底可對應於含有與積體電路製造相關聯之一或多種材料的半導體基板。此類材料可包括例如耐火金屬材料、障壁材料、擴散材料、絕緣體材料等中之一或多者。
特徵12與14藉由介入空間16而彼此隔開。在所說明之實施例中，空間16沿著所說明y軸具有與特徵12及14大約相同的寬度W。因此，特徵12及14可被視為沿著間距P (在間距P上)形成，其中空間16之寬度為約1/2 P。
特徵12及14包含材料18。材料18可包含任何適合之組合物。儘管材料18展示為均質的，但在其他實施例中，材料18可為異質的，且可包含兩種或更多種離散組合物。此外，儘管特徵12及14展示為包含彼此相同的材料18，但在其他實施例中，特徵可包含相對於彼此不同的組合物。
材料18可為導電、絕緣、半導電的等。若材料18包括兩種或更多種離散組合物，則此類組合物可具有相對於彼此不同之電導率。舉例而言，在一些實施例中，組合物中之一者可為導電的，而另一者為絕緣的等。
導電管(結構、特徵、線等) 20在空間16內。導電管20在圖1中以虛線(幻線)圖展示，以指示其在其他材料下方。
導電管包含導電材料22。導電材料22可包含任何合適的導電性組合物，諸如以下各者中之一或多者：各種金屬(例如，鈦、鎢、鉭、鈷、鉬、鎳、鉑、釕、銅、鋁、鈀、銀、金等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或以導電方式摻雜之半導體材料(例如，以導電方式摻雜之矽、以導電方式摻雜之鍺，等)。在一些實施例中，導電材料22可包含以下各者中之一或多者、主要由以下各者中之一或多者組成或由以下各者中之一或多者組成：金屬氮化物、金屬碳化物、金屬矽化物及金屬硼化物。在一些實施例中，導電材料22可包含由包含氮化鈦之層橫向包圍的鎢核心。
導電管20實質上平行於特徵12及14，且在所展示實施例中在介入空間16內在特徵12與14之間的約一半。
第一導電柱(區塊、結構等) 24沿著管20之一側，且第二導電柱(區塊、結構等) 26沿著管20之對置第二側。柱20及24包含與管20相同之組合物22。
第一介電材料28在介入空間16內、在導電管20下且沿著特徵12及14之側壁。第一介電材料28可包含任何合適之組合物，且在一些實施例中可包含以下各者中之一或多者、基本上由以下各者中之一或多者組成或由以下各者中之一或多者組成：氮化矽、二氧化矽、氧化鋁、氧化鉿、氧化鉭等。
第二介電材料30在介入空間16內，且在第一介電材料28上方。第二介電材料30在導電管20上方及下方，且在所展示實施例中亦沿著導電管20的側壁。第二介電材料30可比第一介電材料28密度小。第二介電材料30可包含任何合適的組合物，且在一些實施例中，可包含以下各者中之一或多者、基本上由以下各者中之一或多者組成或由以下各者中之一或多者組成：氮化矽、二氧化矽、多孔二氧化矽、經碳摻雜之氧化矽、經硼摻雜之二氧化矽、氮氧化矽等。
在一些實施例中，第一介電材料28以及第二介電材料30兩者皆可包含氮化矽，其中第二介電材料30的密度小於第一介電材料。在一些實施例中，第一介電材料28及第二介電材料30兩者皆可包含二氧化矽，其中第二介電材料的密度小於第一介電材料。在一些實施例中，第一介電材料28可包含氮化矽，且第二介電材料30可包含二氧化矽。在一些實施例中，第一介電材料28可包含氮化矽，且第二介電材料30可包含氮氧化矽。
第三介電材料32在第二介電材料30上方。第三介電材料的密度可大於第二介電材料30，且可包含上文描述為適用於第一介電材料28的組合物中之任一者。第一介電材料28與第三介電材料32可包含彼此相同的組合物，或可包含相對於彼此不同的組合物。
在所展示實施例中，平坦化表面33延伸跨越第二介電材料30及第三介電材料32。平坦化表面33藉由至少第二介電材料30與特徵12及14之上表面17隔開，且在所展示實施例中藉由第二介電材料30及第一介電材料28兩者與此等表面隔開。
圖1-1B的組態的優點為特徵12及14可形成於非常緊密的間距P (例如，對應於可藉由製造製程達成的最小間距的間距)上，且管20可形成於此等特徵之間的空間內。因此，導電管20可封裝於整合總成的緊密空間中，且可在此類緊密空間內提供導電互連件。
圖1-1B之組件可藉由任何合適處理形成。參考圖2至圖5描述實例處理。
參考圖2及圖2A，組件10展示為包含特徵12及14作為自材料18之柱34向上延伸的鰭片。在一些實施例中，圖2及圖2A之材料18可為半導體材料。半導體材料可包含任何合適的組合物；且在一些實施例中可包含以下各者中之一或多者、基本上由以下各自中之一或多者組成或由以下各者中之一或多者組成：矽、鍺、III/V族半導體材料(例如，磷化鎵)、半導體氧化物等；其中術語III/V族半導體材料係指包含選自元素週期表之III族及V族之元素之半導體材料(其中III族及V族為舊命名法，且現稱為第13族及第15族)。在一些實施例中，圖2及圖2A之半導體材料18可包含矽、基本上由矽組成或由矽組成。矽可呈任何合適的結晶形式(例如單晶、多晶、非晶形等)。
鰭片12及鰭片14可分別稱為第一鰭片及第二鰭片。在材料18為半導體材料的實施例中，鰭片可具有為任何合適的導電性類型的區。舉例而言，在一些實施例中，鰭片12及鰭片14可包含為p型的區(例如，可包含具有以導電方式摻雜有硼的矽的區)，及/或可包含為n型的區(例如，可包含具有以導電方式摻雜有磷及砷中的一者或兩者的矽的區)。在一些實施例中，鰭片12可包括具有第一導電性類型的第一區，且鰭片14可包含具有第二導電性類型的第二區，其中第二導電性類型不同於第一導電性類型(例如，第一導電性類型及第二導電性類型中的一者可為p型，而另一者為n型)。
鰭片12與鰭片14 (亦即，第一特徵12及第二特徵14)藉由介入空間16彼此隔開，且沿著所說明之x軸方向實質上彼此平行地延伸。
參考圖3及圖3A，介電材料28形成於介入空間16內。在所說明之實施例中，介電材料28沿著特徵12及14之外表面共形地延伸，且使介入空間16變窄。介電材料28可稱為第一介電材料。
第二介電材料30形成於第一介電材料28上方，且在由第一介電材料變窄之空間16內。第二介電材料30相較於第一介電材料28可具有較低密度，且因此，空隙36可在材料30的沈積期間產生於材料30內。特定言之，第二材料30之頂部區37可在介入空間16之頂部處夾斷以阻止材料30完全填充該空間，且藉此產生空隙36。
在所說明之實施例中，空隙36對應於管路(如相對於圖3的俯視圖所展示)，其中此類管路實質上平行於第一特徵12及第二特徵14而延伸。管路36以及特徵12及14在圖3中以虛線視圖展示，以指示管路及該等特徵在其他材料下方。
管路36具有第一末端39及對置的第二末端41。
第三介電材料32形成於第二介電材料30上方。第三介電材料32的密度可大於第二介電材料30。在一些實施例中，第三介電材料32可經定製以有效地密封第二介電材料30內之空隙。舉例而言，第三介電材料32可經提供以具有高保形性，使得其可有效地將第二介電材料30中的空隙32密封至需要或期望額外密封的程度。
在一些實施例中，介電材料28、30以及32可全部包含相同組合物(例如，二氧化矽或氮化矽)，但沈積條件可變化，以使得中間介電材料30具有比上部介電材料28及下部介電材料32低的密度。在一些實施例中，中間介電材料30可包含與上部介電材料28及下部介電材料32不同的組合物。舉例而言，上部介電材料28及下部介電材料32兩者皆可包含氮化矽，而中間介電材料包含二氧化矽。或者，上部介電材料28及下部介電材料32兩者皆可包含二氧化矽，而中間介電材料包含氮化矽。作為另一實例，上部介電材料28及下部介電材料32兩者皆可包含氮化矽，而中間介電材料30包含氮氧化矽。
在一些實施例中，中間介電材料30的密度可受將一或多種摻雜劑(及/或其他添加劑)併入至材料中的影響。舉例而言，中間介電材料30可包含經碳摻雜之二氧化矽、經硼摻雜之二氧化矽等。
上部介電材料28及下部介電材料32可包含彼此相同的組合物，或可包含相對於彼此不同的組合物。
介電材料28、30及32可藉由任何合適之處理形成，包括例如原子層沈積(ALD)及/或化學氣相沈積(CVD)等。
在一些實施例中，可省略介電材料28及介電材料32中的一者或兩者。
圖3A展示延伸跨越第三介電材料32之平坦化表面33。在其他實施例中，平坦化表面33可經形成以延伸跨越第三介電材料32及第二介電材料30兩者的區，如圖1A中所示。
參考圖4及圖4A，開口38沿管路36之末端39及41形成。開口可用以允許接取管路36之末端39及41。儘管開口展示為沿著管路36之對置末端39及41兩者形成，但在其他實施例中，開口僅沿著管路之末端中之一者形成。
參考圖5及圖5A，導電材料22形成於開口38內，且經由此類開口流動至管路36中。在所說明之實施例中，導電材料22填充管路36以形成上文參考圖1-1B所述之導電管20。材料22可包含上文參考圖1-1B所述之組合物中之任一者。材料22可藉由任何合適處理形成，包括例如ALD、CVD及物理氣相沈積(PVD)中之一或多者。
在一些實施例中，材料22可包含一或多種金屬及/或含金屬組合物。舉例而言，在一些實施例中，材料22可包含內襯管路36之金屬氮化物(例如，氮化鈦、氮化鎢等)之襯墊，且可包含在經內襯管路內之金屬核心材料。金屬核心材料可例如包含鎢、鈦等、基本上由鎢、鈦等組成或由鎢、鈦等組成。
在一些實施例中，在管路36內形成導電材料22可視為用於在特徵12與14之間的區16內圖案化導電管20的方法。所說明之導電管20實質上平行於第一特徵12及第二特徵14。
儘管介電材料28、30及32在圖1至圖5之實施例中展示為包含均質組合物，但在其他實施例中，此類其他材料中之一或多者可包含兩種或更多種組合物之層壓體。舉例而言，圖6展示在其中介電材料28及介電材料30各自包含兩種或更多種組合物的層壓體的實例實施例中，在類似於圖5A之處理階段的處理階段處在特徵12與14之間的空間16之放大視圖。特定言之，介電材料28包含組合物28a、28b及28c之層壓體，且介電材料30包含組合物30a及30b之層壓體。層壓體可包含相鄰組合物之間的突變邊界，及/或可包含相鄰組合物之間的梯度。
利用層壓體組態用於介電材料中之一或多者的優點可為，此可使得能夠針對特定應用定製介電材料。舉例而言，介電材料30之層壓體組態可使得能夠針對特定應用定製空隙36之橫截面形狀。
組合物28a-c可包含上文描述為適合於介電材料28之任何物質，且組合物30a及30b可包含上文描述為適合於介電材料30之任何物質。
在一些實施例中，一或多種蝕刻劑可流過開口38 (圖4)，且進入管路36以在此類管路內形成導電材料22 (圖5)之前加寬該管路。舉例而言，圖7展示在圖4及圖4A之處理階段處的特徵12與14之間的空間16之放大視圖。圖8展示在圖7之處理階段之後的處理階段，且展示管路36藉由經由開口38 (圖4)流動至管路中的一或多種蝕刻劑加寬。若介電材料30包含二氧化矽，則蝕刻劑可包括鹽酸。若介電材料30包含氮化矽，則蝕刻劑可包括磷酸。
管路36之原始位置在圖8中以虛線43展示，以使得讀者可容易地理解，管路36已在圖8之處理階段處相對於圖7的處理階段加寬。
參考圖9，導電材料22形成於經加寬管路36內以形成上文參考圖5所描述之類型的導電管20。
圖2至圖5的實施例展示沿著特徵12與14之間的空間16之整個長度形成的介電材料28、30及32。在其他實施例中，介電材料可僅沿著此類空間之若干區段形成，以使得所得管路36僅沿著該空間之若干區段延伸，而非延伸該空間之全長。參考圖10至圖13描述此等其他實施例的實例。
參考圖10-10B，組件10在類似於圖3及圖3A之處理階段的處理階段處展示，惟特徵12與14之間的空間16在三個區段44、46及48當中細分除外。區段44及48包含上文參考圖3及圖3A所述之介電材料28、30及32。
區段46包含介電材料40及42。介電材料40及42可包含任何合適的組合物。在一些實施例中，介電材料40可與介電材料28相同，且介電材料42可與介電材料32相同。在一些實施例中，介電材料40及42可由單一介電材料替換。
自區段46密度較小(軟)的材料30，且因此並不沿著區段46形成空隙36。圖10的組態可被視為具有對應於介入空間16之第一區50的區段44及48，且具有對應於介入空間之第二區52的區段46。管路36延伸跨越介入空間16之第一區50，且不延伸跨越介入空間之第二區52。在一些項目中，介入空間16的片段44內的管路36可稱為第一管路51，且第三區段48內的管路可稱為第二管路53。
參考圖11-11B，藉由類似於上文參考圖4及圖4A所描述之處理的處理形成開口38。
參考圖12-12B，藉由類似於上文參考圖5及圖5A所描述之處理的處理在開口38以及管路51及53內形成導電材料22。
管路51內之導電材料22形成第一導電管20a，且管路53內之導電材料22形成第二導電管20b。
開口38內之導電材料22形成上文參考圖1所述之類型的區塊(柱) 24及26。
在一些實施例中，特徵12及14可被視為沿著x軸方向延伸第一距離D1 ，且管20a及20b可各自被視為沿著x軸方向延伸第二距離D2 ；其中第二距離小於第一距離。在所說明之實施例中，第二距離D2 小於第一距離D2 的一半。在所示實施例中，管20a及20b彼此延伸約相同的距離(亦即，彼此長度約相同)。在其他實施例中，管20a可為不同於管20b之長度。
在所說明之實施例中，第一導電管20a與第二導電管20b藉由對應於區段46之介入間隙彼此隔開。介入間隙46可被視為第一導電管20a與第二導電管20b之間的絕緣區46。管20a可視為具有在絕緣區46之一側上的第一終接端55a，且管20b可視為具有在絕緣區域46之相對第二側上的第二終接端55b。
在一些實施例中，導電互連件可經形成以向下延伸至終接端55a及55b中之一者或兩者。舉例而言，圖13及圖13A展示向下延伸穿過絕緣材料28、30及32以與導電管20a及20b之終接端55a及55b電耦接的電互連件54。
電互連件54可包含任何合適的導電性組合物，諸如以下各者中之一或多者：各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或以導電方式摻雜之半導體材料(例如，以導電方式摻雜之矽、以導電方式摻雜之鍺等)。在一些實施例中，電互連件54可包含導電材料22 (亦即，與區塊24及26中所利用者及與管20a及20b中所利用者相同之導電材料)。
電互連件54可與其他電路(未展示)耦接。此類其他電路可處於任何合適的高度層級，且在一些實施例中可處於高於特徵12及14之高度層級。
在一些實施例中，特徵12及14可包含藉由介入間隙隔開之區段，且可能需要形成跨越此類介入間隙連續之導電結構。圖14至圖20中描述之方法可用以製造此類導電結構。
參考圖14，構造10包含其中特徵12包含一對區段12a及12b且其中特徵14包含一對區段14a及14b之組態。區段12a及14a藉由介入間隙56與區段12b及14b隔開。
參考圖15，導電管20a及20b藉由類似於上文參考圖2至圖5所述之處理的處理形成於特徵12與14之間。特定言之，導電管20a形成於特徵12a與14a之間，且導電管20b形成於特徵12b與14b之間。絕緣材料32展示為延伸跨越特徵12a、12b、14a及14b，且以類似於圖5及圖5A之組態的組態延伸跨越管20a及20b。管20a與20b藉由介入間隙56彼此隔開。
參考16，導電材料58形成於介入間隙56內，且經圖案化以將第一導電管20a以導電方式耦接至第二導電管20b。在一些實施例中，導電材料58可視為經圖案化為跨越間隙56橋接以將第一導電管20a及第二導電管20b彼此電耦接的特徵(結構) 59。
導電材料58可包含任何合適的導電性組合物，諸如以下各者中之一或多者：各種金屬(例如鈦、鎢、鈷、鎳、鉑、釕等)、含金屬組合物(例如金屬矽化物、金屬氮化物、金屬碳化物等)及/或以導電方式摻雜之半導體材料(例如，以導電方式摻雜之矽、以導電方式摻雜之鍺等)。在一些實施例中，導電材料58可包含與導電材料22相同的組合物，且在其他實施例中，導電材料58可包含與導電材料22不同的組合物。
參考圖17，在類似於圖2之處理階段的處理階段處展示組件10，其中特徵12及14沿著x軸方向延伸。
參考圖18，藉由類似於上文參考圖3及圖3A所述的處理的處理形成管路36。
參考圖19，經圖案化切斷將特徵12細分成第一結構12a及第二結構12b，將特徵14細分成第一結構14a及第二結構14b，且將管路36細分成第一結構36a及第二結構36b。介入間隙56因此形成為在第一結構(12a、14a及36a)與第二結構(12b、14b及36b)之間延伸。
參考圖20，橋接結構59形成為延伸跨越介入間隙56，且將第一管路36a與第二管路36b耦接。橋接結構59包含導電材料58，且此類導電材料可流入管路36a及36b中以形成自橋接結構59向外延伸之管20a及20b。在一些實施例中，導電材料58包含金屬氮化物(例如，氮化鈦、氮化鎢等)及相對純的金屬(例如，鎢)兩者。金屬氮化物可流動至管路36a及36b中以內襯該等管路，且接著相對純的金屬可流動至經內襯之管路中以形成由金屬氮化物襯墊包圍之金屬核心。
在一些實施例中，上文所描述之結構可併入至如參考圖21至圖21B所描述之積體電路中。
圖21至圖21B之組件10包括經組態為半導體材料18之鰭片的特徵12及14，其中此類鰭片自半導體材料之柱34向上延伸。斑點提供於半導體材料18內以輔助讀者識別半導體材料。
半導體材料18可包含任何合適的組合物；且在一些實施例中可包含以下各者中之一或多者、基本上由以下各自中之一或多者組成或由以下各者中之一或多者組成：矽、鍺、III/V族半導體材料(例如，磷化鎵)、半導體氧化物等；其中術語III/V族半導體材料係指包含選自元素週期表之III族及V族之元素之半導體材料(其中III族及V族為舊命名法，且現稱為第13族及第15族)。舉例而言，在一些實施例中，半導體材料18可包含矽、主要由矽組成或由矽組成。矽可呈任何合適的結晶形式，且在一些實施例中可對應於單晶矽。
鰭片12展示為包括p型源極/汲極區S/D。鰭片12的p型區可包含摻雜有硼至至少約1020 個原子/立方公分的濃度的矽。
鰭片14展示為包括n型源極/汲極區S/D。鰭片14的n型區可包含摻雜有磷以及砷中的一者或兩者至至少約1020 個原子/立方公分的總濃度的矽。
沿著第一鰭片12的源極/汲極區S/D可稱為第一源極/汲極區，且沿第二鰭片14的源極/汲極區S/D可稱為第二源極/汲極區。
閘控結構60a及60b延伸跨越鰭片12及14，其中閘控結構沿著所說明y軸方向延伸。閘控結構60a及60b中之一者可稱為第一閘控結構，且另一者可稱為第二閘控結構。
閘控結構包含導電閘控材料62a-c。閘控材料62a-c可包含任何合適的導電性組合物；諸如以下各者中之一或多者：各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕，等)、含金屬組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或以導電方式摻雜之半導體材料(例如，以導電方式摻雜之矽、以導電方式摻雜之鍺，等)。在一些實施例中，閘控材料62a-c中的兩者或更多者可在組成上彼此相同，且在其他實施例中，閘控材料中的兩者或更多者可在組成上彼此不同。
絕緣材料(閘極介電材料) 62沿著鰭片12及14之外表面。絕緣材料62可包含任何合適的組合物，且在一些實施例中，可包含二氧化矽、氧化鋁、氧化鉿、氧化鋯、氧化鉿等中之一或多者。
鰭片12包括沿著此類鰭片在所說明的源極/汲極區S/D之間的通道區64a及64b，且鰭片14包括沿著此類鰭片在所說明的源極/汲極區S/D之間的通道區66a及66b。通道區64a及66a操作性地接近閘控結構60a，且通道區64b及66b操作性地接近閘控結構60b。術語「操作性地接近」係指閘控結構適當地接近於通道區，使得可藉由閘控結構的電啟動/撤銷啟動而在通道區上選擇性地誘發電場。通道區上之電場的選擇性誘發可用以達成通道區之對置側上之源極/汲極S/D的受控耦接/解耦。
通道區64及66可經適當摻雜以達成所要臨限電壓。
類似於圖21至圖21B的電路的電路可用於邏輯裝置中。
圖22A及圖22B說明實例先前技術邏輯裝置，其包含兩個NFET裝置68a及68b (標記為電晶體T1及T2)以及兩個PFET裝置70a及70b (標記為電晶體T3及T4)。所說明之裝置亦包括電容器69。
圖22B為先前技術裝置之示意性說明，且圖22A為包含該裝置之半導體組件72之區的圖解說明。
圖22A之圖解說明展示該組件可被視為包含六個軌道(標記為軌道1至6)。該等軌道係在間距P1 上，其可為製造過程之最小微影間距。外部軌道(軌道1及軌道6)包含將VDD及VSS提供至裝置的導電結構(電力線、線路) 74及76 (亦即，其與VDD及VSS處的參考節點耦接)。
在一些實施例中，可利用根據圖1至圖21之實施例中之一或多者的處理而形成類似於圖22A及圖22B之邏輯裝置的邏輯裝置，以達成與圖22A之先前技術裝置相比更高的整合程度。
圖23A展示組件10，其包含具有兩個NFET電晶體68a及68b以及兩個PFET電晶體70a及70b之實例邏輯單元78。邏輯單元78可稱為雙NFET雙PFET裝置。
圖23B示意性地說明雙NFET雙PFET邏輯單元78。圖23B之示意性說明與圖22B之示意性說明相同。
上文相對於圖22A所描述之六個軌道(軌道1至6)展示為沿著圖23A之邏輯單元78之右側。然而，邏輯單元主要利用此等六個軌道中之僅四個。因此，四個軌道77沿圖23A中之左側展示，其中此等四個軌道識別為第一軌道、第二軌道、第三軌道及第四軌道。四個軌道77沿著對應於所說明之x軸方向之第一方向延伸。四個軌道77藉由介入空間79彼此隔開。軌道(77)與空間(79)沿著第二方向(所說明的y軸方向)彼此交替。第二方向(y軸方向)展示為正交於第一方向(x軸方向)。在一些實施例中，第二方向可實質上正交於第一方向，其中術語「實質上正交」意謂在合理的製造及量測容差內正交。
軌道77及介入空間79在間距P1 上。此間距可為製造過程之最小微影間距。
第一含半導體特徵80沿著第一軌道，且第二含半導體特徵82沿著第四軌道。第一含半導體特徵80與鄰近的含半導體特徵81配對，且第二含半導體特徵82與鄰近的含半導體特徵83配對。特徵80至83可對應於類似於圖21的鰭片12及14的半導體鰭片。在所說明之實施例中，鰭片80與81彼此配對，且導電管20a形成於此類鰭片之間。又，鰭片82與83彼此配對，且導電管20b形成於此類鰭片之間。導電管20a及20b可藉由類似於上文參考圖2至圖5所述之處理的處理形成。
鰭片80與81可視為藉由第一間隙16a彼此隔開，且鰭片82與83可視為藉由第二間隙16b彼此隔開。導電管20a及20b分別在第一間隙及第二間隙內。導電管20a實質上平行於鰭片80及81，且導電管20b實質上平行於鰭片82及83。
在所說明的實施例中，鰭片80至83全部形成於間距P1 上，且導電管20a及20b不在此間距上。實情為，導電管20a與鰭片80隔開小於或等於間距P1 之約二分之一的第一距離D1 ，且導電管20b與鰭片82隔開亦小於或等於間距P1 之約二分之一的第二距離D2 。
在一些實施例中，距離D1 與D2 可彼此相同，且在其他實施例中，此類距離可彼此不同。在一些實施例中，第一距離D1 及第二距離D2 可小於或等於間距P1 之約四分之一。
在所說明之實施例中，導電管20a在第一含半導體特徵80之與第二軌道相對的側上，且導電管20b在含半導體特徵82之與第三軌道相對的側上。因此，邏輯單元78之一對外部邊緣由導電管20a及20b定界。
導電管20a展示為與VDD耦接(亦即，與VDD處的參考電壓節點耦接)，且導電管20b展示為與VSS耦接(亦即，與VSS處的參考電壓節點耦接)。在其他實施例中，導電管可與其他合適的供應電壓耦接。
含半導體特徵80展示為包含三個p型源極/汲極區(S/D-1、S/D-2及S/D-3)，且含半導體特徵82展示為包含三個n型源極/汲極區(S/D-4、S/D-5及S/D-6)。區S/D-1、S/D-2以及S/D-3可稱為第一源極/汲極區、第二源極/汲極區及第三源極/汲極區，且區S/D-4、S/D-5以及S/D-6可稱為第四源極/汲極區、第五源極/汲極區及第六源極/汲極區。
第一閘控結構60a及第二閘控結構60b沿著第二方向(y軸方向)延伸，且與軌道77交叉。
第一源極/汲極區S/D-1與第二源極/汲極區S/D-2相對於彼此在第二閘控結構60b之對置側上，且第二源極/汲極區S/D-2與第三源極/汲極區S/D-3相對於彼此在第一閘控結構60a之對置側上。第四源極/汲極區S/D-4與第五源極/汲極區S/D-5相對於彼此在第二閘控結構60b之對置側上，且第五源極/汲極區S/D-5與第六源極/汲極區S/D-6相對於彼此在第一閘控結構60a之對置側上。
第一電連接84自第一源極/汲極區S/D-1延伸至第一導電管20a，且第二電連接86自第三源極/汲極區S/D-3延伸至第一導電管20a。第三電連接88自第六源極/汲極區S/D-6延伸至第二導電管20b。第四電連接90自第二源極/汲極區S/D-2延伸至第四源極/汲極區S/D-4。
輸入/輸出(I/O)相對於邏輯單元78提供。在所展示實施例中，第一輸入/輸出(I/O-1)具有沿著第三軌道延伸且經由互連件91a與第一閘控結構60a電耦接的區(互連件)。
第二輸入/輸出(I/O-2)具有沿著第二軌道延伸且經由互連件91b與第二閘控結構60b電耦接的區(互連件)。
第三輸入/輸出(I/O-3)具有沿著第三軌道延伸的區(互連件)。第五電連接92自第四源極/汲極區(S/D-4)延伸至與I/O-3相關聯的互連件。
術語「第一」、「第二」及「第三」輸入/輸出為任意的。舉例而言，輸入/輸出I/O-1及I/O-2中之任一者可稱為「第一」及「第二」輸入/輸出。
電連接84、86、88、90及92可包含任何合適的材料，且可形成於任何合適的高度層級處。在一些實施例中，閘控結構60a及60b可處於第一高度層級，且連接90及92可處於高於第一層級之第二層級。電連接84、86及88可與閘控結構60a及60b處於相同高度層位，或可相對於此類閘控結構處於不同高度層位。電連接84、86、88、90及92可包含任何合適的導電材料，且可包含任何合適的結構組態。
電容器69展示為沿著連接92電耦接，且因此與第四源極/汲極區(S/D-4)電耦接。電容器69可形成於任何合適的位置處，且可或可不形成於所說明的位置處。電容器69的電極中的一者展示為與接地電壓(GND)耦接，或換言之，與處於接地電壓下的電節點耦接。在其他實施例中，電極可與任何其他合適電壓耦接。
本文中所描述之導電管20可設置於任何合適的位置中，且可用於任何合適的應用。舉例而言，圖24展示其中導電性特徵12沿著第一間距P1 形成且其中導電管20設置於特徵之間且用以減小間距的應用。特定言之，特徵12及管20可為彼此交替的導電結構，其一起沿著小於第一間距P1 的第二間距形成。習知製程利用多種技術來減小間距。此類技術通常稱為間距倍增技術，其中實例間距倍增技術為間距加倍技術。間距加倍技術有效地將特徵之間的間距減少約一半(亦即，在半導體基板之經界定區域內形成多達兩倍特徵)。參考圖24所描述之方法可視為在間距倍增技術中利用管20之實例。圖24的結構可在積體電路內的任何合適層級處利用。舉例而言，該結構可用於記憶體陣列、電匯流排等中。
圖25展示根據本文中所描述之實施例形成之導電管20之另一應用。所說明實施例具有形成於一對特徵12與14之間的導電管20。區100a-c在特徵12及14下方，且在導電管20下方。區100a-c可對應於例如跨越記憶體陣列之作用區(亦即，可包含半導體材料102)。所說明的導電管20經由導電區塊24及26耦接至外部區100a及100c，但延伸橫跨內部區100b而不耦接至此區域。特定言之，導電管20可在高度上高於區100b。因此，管20可用作自區100a延伸至區100c且越過區100b而不電耦接至此區域的電互連件。在一些實施例中，區100a及100c可稱為第一作用區及第二作用區，且區100b可稱為第三作用區。
上文所論述之組件及結構可用於積體電路內(其中術語「積體電路」意謂由半導體基板支撐之電子電路)；且可併入電子系統中。此類電子系統可用於例如記憶體模組、裝置驅動器、電力模組、通訊數據機、處理器模組及特殊應用模組中，且可包含多層、多晶片模組。電子系統可為廣泛範圍之系統中之任一者，諸如攝影機、無線裝置、顯示器、晶片集、機上盒、遊戲、照明器、車輛、時鐘、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛行器等。
除非另外規定，否則本文中所描述之各種材料、物質、組合物等可藉由現為已知或尚待開發的任何合適方法形成，包含例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。
術語「介電」及「絕緣」可用以描述具有絕緣電學特性之材料。該等術語在在本發明中視為同義的。在一些情況下利用術語「介電」，且在其他情況下利用術語「絕緣」(或「電絕緣」)可在本發明內提供語言變化以簡化隨後的申請專利範圍內的前提基礎，且並不用以指示任何顯著化學或電學差異。
可在本發明中利用術語「電連接」及「電耦接」兩者。該等術語視為同義的。在一些情況下利用一種術語，且在其他情況下利用其他術語可在本發明內提供語言變化以簡化隨後的申請專利範圍內的前提基礎。
圖式中各種實施例之特定定向僅出於說明目的，且在一些應用中，實施例可相對於所展示之定向旋轉。本文中所提供之描述及隨後的申請專利範圍涉及具有各種部件之間的所描述關係的任何結構，而不管該等結構在圖式是否呈特定定向抑或是否相對於此定向旋轉。
除非另外指示，否則隨附圖示之橫截面視圖僅展示橫截面之平面內之部件，而不展示橫截面之平面後之材料，以便簡化圖式。
當結構在上文提及為「在...上」、「鄰近於」或「抵靠」另一結構時，其可直接處於另一結構之上或亦可存在介入結構。相比之下，當結構提及為「於…正上方」、「直接鄰近於」或「直接抵靠」另一結構時，不存在介入結構。術語「於…正下方」、「於…正上方」等並不指示直接實體接觸(除非另外明確說明)，而是替代性地指示直立對齊。
結構(例如，層、材料等)可稱為「豎直地延伸」，以指示結構大體上自底層基底(例如，基板)朝上延伸。豎直延伸之結構可或可不相對於基底之上表面實質上正交地延伸。
一些實施例包括一種整合總成，其具有藉由一介入空間彼此隔開之一對實質上平行特徵。一導電管在該等特徵之間且實質上平行於該等特徵。一第一介電材料在該介入空間內、在該導電管下方且沿著該等特徵之側壁。一第二介電材料在該介入空間內且在該第一介電材料上方。該第二介電材料在該導電管上方及下方。
一些實施例包括積體電路，該積體電路具有沿著一第一方向延伸且藉由介入空間彼此隔開的第一軌道、第二軌道、第三軌道及第四軌道。該等軌道與介入空間沿著實質上正交於該第一方向之一第二方向彼此交替。該等軌道與該等介入空間在一間距上。一第一含半導體特徵沿著該第一軌道。一第二含半導體特徵沿著該第四軌道。一第一閘控結構沿著該第二方向延伸，且與該第一軌道、該第二軌道、該第三軌道及該第四軌道交叉。一第二閘控結構沿著該第二方向延伸，且與該第一軌道、該第二軌道、該第三軌道及該第四軌道交叉。第一源極/汲極區、第二源極/汲極區及第三源極/汲極區在該第一含半導體特徵內。該第一源極/汲極區與該第二源極/汲極區相對於彼此在該第二閘控結構的對置側上，且該第二源極/汲極區與該第三源極/汲極區相對於彼此在該第一閘控結構的對置側上。第四源極/汲極區、第五源極/汲極區及第六源極/汲極區在該第二含半導體特徵內。該第四源極/汲極區與該第五源極/汲極區相對於彼此在該第二閘控結構的對置側上，且該第五源極/汲極區與該第六源極/汲極區相對於彼此在該第一閘控結構的對置側上。一第一導電管鄰近於該第一含半導體特徵，且在該第一含半導體特徵之與該第二軌道相對之一側上。該第一導電管實質上平行於該第一含半導體特徵，且與該第一含半導體特徵隔開小於該間距之約二分之一的一第一距離。一第二導電管鄰近於該第二含半導體特徵，且在該第二含半導體特徵之與該第三軌道相對之一側上。該第二導電管實質上平行於該第二含半導體特徵，且與該第二含半導體特徵隔開小於該間距之約二分之一的一第二距離。一第一電連接自該第一源極/汲極區延伸至該第一導電管。一第二電連接自該第三源極/汲極區延伸至該第一導電管。一第三電連接自該第六源極/汲極區延伸至該第二導電管。
一些實施例包括一種形成一整合總成之方法。形成第一特徵及第二特徵以使其藉由一介入空間彼此隔開。該第一特徵與該第二特徵實質上彼此平行。在該介入空間內形成一介電材料。該介電材料在該介入空間之一頂部處夾斷，以形成實質上平行於該第一特徵及該第二特徵延伸之一管路。在該管路內形成導電材料，以藉此在該管路內圖案化一導電管。該導電管實質上平行於該第一特徵及該第二特徵。
按照規定，已用或多或少特定針對結構或方法特徵之語言描述所揭示之標的物。然而，應理解，申請專利範圍不限於所展示及描述之特定部件，因為本文中所揭示之構件包含實例實施例。因此，申請專利範圍應給予字面上之完整範疇，且根據等同原則適當地解釋。
10:整合總成 12:特徵/鰭片 12a:區段/第一結構 12b:區段/第二結構 14:特徵/鰭片 14a:區段/第一結構 14b:區段/第二結構 16:介入空間 16a:第一間隙 17:上表面 18:材料 20:導電管 20a:第一導電管 20b:第二導電管 22:導電材料/組合物 24:第一導電柱 26:第二導電柱 28:第一介電材料 28a:組合物 28b:組合物 28c:組合物 30:第二介電材料 30a:組合物 30b:組合物 32:第三介電材料 33:平坦化表面 34:柱 36:空隙/管路 36a:第一結構/第一管路 36b:第二結構/第二管路 37:頂部區 38:開口 39:第一末端 40:介電材料 41:第二末端 42:介電材料 43:虛線 44:區段 46:區段/介入間隙/絕緣區 48:區段 50:第一區 51:第一管路 52:第二區 53:第二管路 54:電互連件 55a:第一終接端 55b:第二終接端 56:介入間隙 58:導電材料 59:特徵/橋接結構 60a:閘控結構 60b:閘控結構 62:絕緣材料 62a:導電閘控材料 62b:導電閘控材料 62c:導電閘控材料 64a:通道區 64b:通道區 66a:通道區 66b:通道區 68a:NFET裝置 68b:NFET裝置 69:電容器 70a:PFET裝置 70b:PFET裝置 72:半導體組件 74:導電結構 76:導電結構 77:軌道 78:邏輯單元 79:介入空間 80:第一含半導體特徵/鰭片 81:含半導體特徵/鰭片 82:第二含半導體特徵/鰭片 83:含半導體特徵/鰭片 84:第一電連接 86:第二電連接 88:第三電連接 90:第四電連接 91a:互連件 91b:互連件 92:第五電連接 100a:區 100b:區 100c:區 102:半導體材料 D1 :第一距離 D2 :第二距離 I/O-1:第一輸入/輸出 I/O-2:第二輸入/輸出 I/O-3:第三輸入/輸出 P:間距 P1 :間距 S/D:源極/汲極區 S/D-1:第一源極/汲極區 S/D-2:第二源極/汲極區 S/D-3:第三源極/汲極區 S/D-4:第四源極/汲極區 S/D-5:第五源極/汲極區 S/D-6:第六源極/汲極區 T1:電晶體 T2:電晶體 T3:電晶體 T4:電晶體 W:寬度
圖1-1B為實例整合總成之一區的視圖。圖1為沿著圖1A及圖1B之橫截面1-1之圖解俯視圖。圖1A及圖1B分別為沿著圖1之線A-A及B-B之圖解橫截面側視圖。
圖2至圖5為實例整合總成之一區在實例方法之依序處理階段處的視圖。圖2至圖5為圖解俯視圖。圖2A至圖5A分別為沿著圖2至圖5之線A-A之圖解橫截面側視圖。
圖6為實例整合總成之一區的圖解橫截面側視圖。
圖7至圖9為實例整合總成之一區在實例方法之依序處理階段處的圖解橫截面側視圖。
圖10至圖13為實例整合總成之一區在實例方法之依序處理階段的視圖。圖10至圖13為圖解俯視圖。圖10A至圖13A分別為沿著圖10至圖13之線A-A之圖解橫截面側視圖。圖10B至圖12B分別為沿著圖10至圖12之線B-B之圖解橫截面側視圖。
圖14至圖16為實例整合總成之一區在實例方法之依序處理階段的圖解俯視圖。
圖17至圖20為實例整合總成之一區在實例方法之依序處理階段的圖解俯視圖。
圖21-21B為實例整合總成之一區的視圖。圖21為沿著圖21A及圖21B之線C-C的圖解橫截面俯視圖。圖21A及圖21B分別為沿著圖21之線A-A及B-B之圖解橫截面側視圖。
圖22A為實例先前技術積體電路之一區的圖解俯視圖。
圖22B為圖22A之實例先前技術積體電路之示意圖。
圖23A為可包含圖22B之先前技術配置的實例實施例積體電路之一區的圖解俯視圖。
圖23B為圖22B之示意圖的重複。
圖24為實例整合總成之圖解橫截面俯視圖。
圖25為實例整合總成之圖解橫截面俯視圖。
10:整合總成
12:特徵/鰭片
14:特徵/鰭片
16:介入空間
18:材料
20:導電管
22:導電材料/組合物
24:第一導電柱
26:第二導電柱
28:第一介電材料
30:第二介電材料
P:間距
W:寬度

Claims (17)

  1. 一種整合總成，其包含： 一對實質上平行特徵，其藉由一介入空間彼此隔開； 一導電管，其在該等特徵之間且實質上平行於該等特徵； 一第一介電材料，其在該介入空間內、在該導電管下方且沿著該等特徵之側壁；以及 一第二介電材料，其在該介入空間內且在該第一介電材料上方；該第二介電材料在該導電管上方及下方。
  2. 如請求項1之整合總成，其中該第二介電材料沿著該導電管之側壁。
  3. 如請求項1之整合總成，其包含在該第二介電材料上方之一第三介電材料。
  4. 如請求項3之整合總成，其中該第二介電材料在該等特徵上方；且該整合總成包含延伸跨越該第二介電材料及該第三介電材料之一平坦化表面，其中該平坦化表面藉由至少該第二介電材料與該等特徵之上表面隔開。
  5. 如請求項1之整合總成，其中該等特徵包含半導體材料之鰭片，該等鰭片為一第一鰭片及一第二鰭片；該對特徵中之一者對應於該第一鰭片，且該對特徵中之另一者對應於該第二鰭片。
  6. 如請求項5之整合總成，其中該第一鰭片及該第二鰭片自該半導體材料之一柱向上延伸。
  7. 如請求項5之整合總成，其中該第一鰭片及該第二鰭片分別包含第一源極/汲極區及第二源極/汲極區；且其中該第一源極/汲極區與該第二源極/汲極區的導電性類型彼此相同。
  8. 如請求項7之整合總成，其中該第一源極/汲極區及該第二源極/汲極區為p型。
  9. 如請求項7之整合總成，其中該第一源極/汲極區及該第二源極/汲極區為n型。
  10. 如請求項5之整合總成，其中該等第一源極/汲極區相對於該等第二源極/汲極區為一不同的導電性類型。
  11. 如請求項5之整合總成，其中該半導體材料包含矽。
  12. 如請求項5之整合總成，其中該半導體材料包含單晶矽。
  13. 如請求項1之整合總成，其中該等特徵延伸一第一距離，且其中該導電管延伸小於該第一距離之一第二距離。
  14. 如請求項1之整合總成，其中該等特徵延伸一第一距離，其中該導電管為在該等特徵之間且各自延伸小於該第一距離之一第二距離的兩個導電管中之一者；該兩個導電管為一第一導電管及一第二導電管；該第一導電管與該第二導電管藉由一介入間隙隔開。
  15. 如請求項14之整合總成，其包含一導電材料，該導電材料在該介入間隙內且將該第一導電管以導電方式耦接至該第二導電管。
  16. 如請求項14之整合總成，其包含在該介入間隙內的一絕緣區；該第一導電管具有在該絕緣區之一側上的一第一終接端，且該第二導電管具有在該絕緣區的一對置第二側上的一第二終接端。
  17. 如請求項16之整合總成，其包含至少一個電互連件，該至少一個電互連件向下延伸以與該第一終接端及該第二終接端中之至少一者耦接。
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