TW202203636A - 用於數位像素感測器的系統、方法、設備和資料結構 - Google Patents

Abstract

一些實施例涉及的有源像素在具有完全圖元內電荷轉移功能的數位圖元感測器（DPS）成像系統中使用。該有源像素包括：第一光電二極體、分別可操作地耦合至第一光電二極體的第一傳輸柵極以及第二傳輸柵極。第一傳輸柵極和第二傳輸柵極位於第一光電二極體的相對側。第一光電二極體內的電子漂移電流引起第一光電二極體的電荷到第一傳輸柵極和第二傳輸柵極的兩個方向的電荷傳輸。

Description

用於數位像素感測器的系統、方法、設備和資料結構

一種用於數位圖元感測器的系統、方法、設備和資料結構。

用於圖像感測應用的數位像素感測器（DPS）是已知的。還已知利用互補金屬氧化物半導體（Complementary Metal-Oxide Semiconductors，CMOS）光電二極體的圖像感測器系統，CMOS光電二極體在具有多個傳輸柵極的像素區域的有源像素結構中使用。然而，當縮放像素尺寸時，這些已知的DPS系統不能從像素區域實現完全的電荷轉移。缺乏完全電荷轉移會負面地影響雜訊、填充因數、滯後和DPS的其他屬性。

包括用於信號處理的光轉換部分和專用積體電路（Application Specific Integrated Circuit，ASIC）部分的DPS系統也是已知的。然而，由於這些DPS系統實現與模數轉換器（Analog-to-Digital Converter，ADC）資料位元分離的標誌位元，因而出現了這些DPS系統因在寫入控制和讀取時需要用於標誌位元的獨立讀取控制信號而必須使用複雜的讀取過程的問題。由此產生的這些DPS系統的另一個技術問題是：複雜的讀取過程導致有待用於DPS系統的導線的數量增加，這可能干擾具有小像素尺寸的DPS系統。

本公開的一個或多個方面涉及圖像感測器系統。該圖像感測器系統包括一個或多個有源像素，每個有源像素耦合到模數轉換（analog-to-digital conversion，ADC）電路。在一些實施例中，該ADC包括比較器、耦合到資料匯流排的記憶體以及寫入控制電路。一些方面涉及一種用於DPS成像系統的固態器件。在一些實施例中，所述固態器件包括被配置用於雙向電荷轉移的至少一個像素區域。所述固態器件包括：具有第一多晶矽層和第一電荷阱層的第一傳輸柵極及第二傳輸柵極，該第一傳輸柵極及該第二傳輸柵極被配置為引起從像素區域的第一側到像素區域的第二側的電子漂移電流，從而提供基於該第一和第二傳輸柵極的操作的雙向傳輸。

本公開的另一方面涉及一種用於包括像素電路的DPS圖像感測器中的設備。在一些實施例中，所述像素電路包括至少兩個傳輸柵極、光電二極體區域和浮動擴散區域。在一些實施例中，所述像素電路被配置為通過第一傳輸門和第二傳輸門的感應電場優化從光電二極體區域到浮動擴散區域的電荷移動。

本公開的另一方面涉及一種形成DPS半導體器件的方法。在一些實施例中，該方法包括提供基底層和在該基底層上形成具有第一導電特性的第一注入層。在一些實施方式中，所述方法包括：在所述第一層的至少一部分上形成具有第二導電特性的第二注入層；以及在所述第二注入層上形成至少第一傳輸柵極和第二傳輸柵極。在一些實施例中，第一和第二傳輸門的操作引起從第一注入層到第二注入層的電子漂移電流。在一些實施例中，電子漂移電流對應於從基底層到第一注入層以及從第一注入層到第一柵極或第二柵極的雙向電荷轉移。

本公開的又一方面涉及用於間接飛行時間測量的DPS裝置。在一些實施例中，該DPS器件包括光電二極體、第一浮動擴散、第二浮動擴散、第一傳輸門和第二傳輸門。在一些實施例中，該DPS裝置被配置成實現一種用於確定到接近該DPS裝置的物體的物理距離的方法。在一些實施例中，該方法包括通過切換第一傳輸門或第二傳輸門來將由光電二極體收集的電荷傳輸到第一浮動擴散或第二浮動擴散，並且基於第一或第二浮動擴散中的電荷來確定接收到的脈衝中的延遲。在一些實施例中，確定到物理物件的距離是基於該延遲的。

本公開的一些方面涉及一種用於圖像感測器系統中的資料結構，該圖像感測器系統具有至少一個ADC、寫入控制電路、狀態鎖存器和ADC記憶體。在一些實施例中，資料結構包括標誌位元和ADC位元。在一些實施例中，其中標誌位元被配置用於狀態控制，該狀態控制用於至少一個ADC，其利用寫入控制電路和資料鎖存器來傳送資料結構。

本公開的這些及其他目的、特徵和特性，以及相關結構元件的操作方法和功能，以及部件的組合和製造的經濟性，當參考附圖考慮以下描述和所附權利要求時，將變得更加明顯，所有這些形成本說明書的一部分，其中相同的標號指代不同附圖中的相應部分。然而，應明確理解，附圖僅用於說明和描述的目的，且並不意在作為本公開的範圍的定義。

[相關申請的交叉引用]

本申請要求於2010年5月22日提交的名稱為“System, Method, Device and Data Structure for Digital Pixel Sensors”的美國臨時專利申請的權益，其申請號為63029057，其公開內容特此通過引用全文併入本文。

現將參照附圖詳細描述本申請，這些附圖被提供作為本發明的說明例以使得本領域技術人員能夠實現本發明。值得注意的是，以下附圖和例子不旨在將本發明的範圍限制於單個實施例，但其他實施例可通過交換所描述或所說明的元件中的一些或所有元件來實現。

此外，在可以使用已知元件部分地或完全地實現本發明的某些元件的情況下，將僅描述這樣的已知元件對於理解本申請所必需的那些部分，並將省略這樣的已知元件的其他部分的詳細描述使得不模糊本發明。如本文所使用的單數形式“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。如在此使用的，兩個或更多個部分或部件“耦合”的表述應指這些部分直接或間接地（即，通過一個或多個中間部分或部件，只要發生連接）接合在一起或操作在一起。

描述為以硬體實現的實施例不應限於此，而是可以包括以軟體或者軟體和硬體的組合實現的實施例，反之亦然，除非本文另有說明，否則這對本領域技術人員來說是顯而易見的。在本文所描述的示例性實施方式中，示出單個部件的實施方式不應被視為限制性的；相反，除非本文另外明確說明，否則還包括包含多個相同部件的其他實施例，反之亦然。此外，除非明確說明，否則本說明書或權利要求中沒有任何術語被視為不常見的或特殊的含義。此外，本申請涵蓋在此通過說明的方式提及的已知部件的當前和未來已知等效物。

如在此使用的，“直接耦合”是指兩個元件彼此直接接觸。如在此使用的，“固定地耦合”或“固定”是指兩個部件被耦合以作為一個部件移動，同時相對于彼此維持恒定的取向。如在此使用的，“可操作地耦合”是指兩個元件以這兩個元件一起作用的方式耦合。應理解的是，“可操作地耦合”的兩個元件在它們之間不需要直接連接或永久連接。

如在此所使用的，詞語“單一”是指部件被創建為單件或單個單元。即，包括被單獨創建且其後作為一個單元耦合在一起的多個件的部件不是“單一”部件或主體。如在此使用的，兩個或更多個部分或部件“銜接”彼此的陳述應指這些部分直接地或通過一個或多個中間部分或部件對彼此施加力。如在此所使用的，術語“數字”應指一個或大於一的整數（即，多個）。本文使用的方向性詞語，例如但不限於頂、底、左、右、上、下、前、後及其衍生詞涉及附圖中所示的元件的取向且不限制權利要求，除非其中明確敘述。

如下文進一步詳細論述，本公開中所描述的實施例的方法、系統、裝置和設備可包含有源圖元感測器（例如，互補金屬氧化物半導體（CMOS）感測器），其配置為通過產生電場在光電二極體中完成電荷轉移。下文進一步詳細論述，可通過兩個傳輸柵極的操作來促進所產生的電場。兩個傳輸柵極的操作可以在兩個方向上感應漂移電流，由此提供從光電二極體到浮動擴散區的雙向和完全電荷傳輸。因此，可以達到減小延遲的技術效果。

圖1A是根據一個或多個實施例的示例DPS圖像感測系統100A的示意圖。DPS圖像感測系統100A可以包括可操作地耦合到後端ADC存儲電路115的感測前端電路112。後端ADC存儲電路在本文中可互換地指代為後端ADC存儲電路。在一些實施例中，感測前端電路112可經由耦合電容器Cc操作性地耦合至後端ADC存儲電路115。在一些實施例中，感測前端電路112可以包括有源像素110。如在此所描述的術語“有源像素”可以與術語“像素器件”可互換地指代。在一些實施例中，後端ADC存儲電路115包括比較器120、寫入控制電路130、狀態鎖存器140和ADC記憶體150的一個或多個實例、耦合電容器Cc、或其他部件。如在此所描述的，術語“像素感測器”、“像素”、“數位像素”和“像素部分”是指一個或多個光電檢測器、光電二極體、光伏器件、固態電晶體器件或其他圖像感測部件的一個或多個實例，並且在此可互換地使用。另外，如在此所描述的，術語“光電二極體”和“光電檢測器”是指具有光敏特性的雙端光電固態半導體器件，並且可以在此可互換地使用。

在一些實施例中，DPS圖像感測系統100A可以用在有源像素的2D陣列中，每個有源像素具有耦合到讀/寫資料匯流排160的專用信號處理電路（例如，比較器120、寫入控制電路130、ADC記憶體150）。時間碼可從時間碼生成器（未示出）提供到讀取/寫入資料匯流排160。如本領域普通技術人員所理解的，時間碼是計數值。時間碼對應於ADC碼，這將在下面進一步描述。在一些實施例中，具有專用信號處理電路的有源像素的2D陣列可以被封裝為晶片上DPS。晶片上DPS封裝可以包括接合元件、保護玻璃和/或其他元件。例如，晶片上DPS封裝可包括用於將晶片上DPS可操作地耦合到印刷電路板（PCB）的接觸焊盤。

比較器120可包括耦合到鎖存器（例如，狀態鎖存器140）的1-bit比較器。在一些實施例中，比較器120可以通過將輸入電壓（例如，V_sig ）轉換成相應的數位值（例如，圖1A的入口107中所示的VRAMP的中點值）來提供ADC功能。在一些實施例中，後端ADC存儲電路115的狀態鎖存器140和寫入控制電路130可以與ADC記憶體150通信。在一些實施例中，狀態鎖存器140的輸出用於控制ADC操作。例如，ADC操作可使用1位元布林控制信號來控制，所述1位元布林控制信號可鎖存於狀態鎖存器140處且從狀態鎖存器140輸出。ADC操作可以包括一種或多種不同的模式。例如，ADC操作可包括時間戳記ADC操作、高轉換增益ADC（HCG ADS）、低轉換增益ADC（LCG ADC）。

以下參照圖17可以找到與狀態鎖存器140及其功能相關的附加細節。

ADC記憶體150可被配置為存儲資料位元，該與保持在狀態鎖存器140中的狀態資料（例如，STATE_DATA142）對應。在一些實施例中，ADC記憶體150可以包括格雷碼計數器。在一些實施例中，ADC記憶體150包括可以利用以下進一步詳細描述的DPS資料結構的標誌位元和資料位元。

寫入控制電路130包括正回饋電路131和初始化電路132。在一些實施例中，正回饋電路131是多輸入邏輯門，其被配置為將來自比較器120的輸出作為第一輸入，並將來自正回饋電路131的輸出作為第二輸入。例如，邏輯門可以是反或閘。正回饋電路131還可以包括反相器，該反相器被配置成用於將邏輯門（例如，反或閘）的輸出作為輸入。在一些實施例中，初始化電路132包括被配置為用於充當反及閘的一對電晶體。例如，電晶體對可以是pMOS電晶體對，其參照圖15更詳細地描述。在一些實施例中，當來自正回饋電路131的信號（FB）為FB=1時，正回饋電路131被鎖定。初始化電路132用於使用從狀態鎖存器140接收的控制信號將正回饋電路131從鎖定中釋放。

圖1B是根據一個或多個實施例的另一示例DPS圖像感測系統100B的示意圖。在一些實施例中，有源像素110形成在第一基板111中，並且包括在後端ADC存儲電路115（例如，比較器120、寫入控制電路130、狀態鎖存器140、ADC記憶體150）中的每個元件可以形成在第二基板106中。術語“有源像素”在本文中可互換地稱為“光電轉換讀取部分”。DPS圖像感測系統100B的有源像素110可以包括光電二極體（光電轉換元件）和像素內放大器。更具體地，有源像素110可包括例如作為光電轉換元件的光電二極體PD1。對於光電二極體PD1，提供一個轉移電晶體TG1-Tr用作轉移元件，一個重置電晶體RST1-Tr用作重置元件，一個源極跟隨器電晶體SF1-Tr用作源極跟隨器元件，一個電流電晶體IC1-Tr用作電流源元件，一個存儲電晶體CG1-Tr，一個存儲電容CS1用作存儲電容元件，一個浮動擴散FD1用作輸出節點ND1，以及一個讀取節點ND2。如上所述，有源像素110可包括五個電晶體（5Tr），即，轉移電晶體TG1-Tr、重置電晶體RST1-Tr、源極跟隨器電晶體SF1-Tr、電流電晶體1C1-Tr以及存儲電晶體CG1-Tr。

在一些實施例中，源極跟隨器電晶體SF1-Tr、電流電晶體TC1-Tr以及讀取節點ND2一起構成輸出緩衝器部分103。在一些實施例中，用作存儲電容元件的存儲電晶體CG1-Tr和存儲電容器CS1共通構成電荷存儲部分102。

在一些實施例中，有源像素110的輸出緩衝器部分103的讀取節點ND2連接至後端ADC存儲電路115的輸入部分。在一些實施例中，有源像素110可將用作輸出節點的浮動擴散FD1中的電荷轉換成與電荷的量相對應的電平的電壓信號，並將電壓信號V_sig 輸出至後端ADC存儲電路115。

在後端ADC存儲電路115的第一比較操作時段中，有源像素110輸出與從光電二極體PD1溢出的溢出電荷相對應的電壓信號V_sig ，其中光電二極體PD1為光電轉換元件，輸出到存儲時段中作為輸出節點的浮動擴散FD1。

在一些實施方式中，在後端ADC存儲電路115的第二比較操作時段中，有源像素110輸出與存儲在光電二極體PD1中的電荷對應的電壓信號Vsig，該電荷在存儲時段之後的傳輸時段中傳輸至用作輸出節點的浮動擴散FD1。在第二比較操作時段中，有源像素110將讀取重置信號（信號電壓）和讀取信號（信號電壓）作為像素信號輸出至後端ADC存儲電路115。

再者，在後端ADC存儲電路115的第三比較操作時段中，有源像素110輸出電壓信號Vsig，電壓信號Vsig對應於存儲在電荷存儲部分102中的電荷以及存儲在光電二極體PD1中的電荷之和（合計），存儲在光電二極體PD1中的電荷在存儲時段之後的傳輸時段中被傳送至用作輸出節點的浮動擴散FD1。在第三比較操作時段中，有源像素110將讀取重置信號（信號電壓）和讀取信號（信號電壓）作為像素信號輸出至後端ADC存儲電路115。

在一些實施例中，有源像素110可以在第一重置時段中執行第一轉換增益重置讀取操作，以從輸出緩衝部分103讀取第一讀取重置信號，第一讀取重置信號獲取自第一轉換增益（例如，高轉換增益：HCG），第一轉換增益由在作為輸出節點ND1的浮動擴散FD1處的第一電荷量確定。有源像素110可在第一重置時段後的傳輸時段之後的讀取時段中執行第一轉換增益信號讀取操作，以從輸出緩衝部分103讀取第一讀取信號，第一讀取信號通過第一轉換增益（HCG）的轉換而獲得，第一轉換增益（HCG）由作為輸出節點ND1的浮動擴散FD1處的第一電荷量確定。

隨後，有源像素110可執行第二轉換增益信號讀取操作，以從輸出緩衝部分103讀取第二讀取信號，第二讀取信號通過第二轉換增益（例如，低轉換增益：LCG）的轉換獲得，第二轉換增益由等於存儲電容器CS1處的電荷與作為輸出節點ND1的浮動擴散FD1處的電荷的總和的第二電荷量確定。 在此之後，有源像素110在第二重置時段中執行第二轉換增益重置讀取操作，以從輸出緩衝部分103讀取第二讀取重置信號，第二讀取重置信號通過利用由第二電荷量確定的第二轉換增益（LCG）的轉換而獲得。

如上所述，在一些實施例中，DPS圖像感測系統100B可以是固態成像裝置，其在後端ADC存儲電路115的第一比較操作時段中以時間戳記（TS）模式進行操作，在所述第二比較操作時段中在HCG（第一轉換增益）模式下操作，且在第三比較操作時段中在LCG（第二轉換增益）模式下操作。

光電二極體PD1以由入射光的量確定的量產生信號電荷（電子），並存儲相同量的信號電荷（電子）。下面將給出信號電荷為電子且每個電晶體是n型電晶體的情況的說明。然而，信號電荷也可以是空穴，或者每個電晶體也可以是p型電晶體。進一步，在一些實施例中，多個光電二極體和轉移電晶體共用電晶體。

在一些實施例中，每個有源像素110中的光電二極體（PD）可以是釘紮光電二極體（pinned photodiode,PPD）。在用於形成光電二極體（PD）的基底表面上，由於懸空鍵或其他缺陷可能存在表面電平，因此，因熱能產生大量電荷（暗電流），使得信號不能被正確地讀取。在釘紮光電二極體（PPD）中，光電二極體（PD）的電荷存儲部分的表面可以被釘紮以減少暗電流混合到信號中。

有源像素110的傳輸電晶體TG1-Tr可連接在光電二極體PD1與浮動擴散FD1之間，並且由經控制線施加至其柵極的控制信號TG控制。在控制信號TG處於高（H）電平的轉移時段期間，轉移電晶體TG1-Tr可以保持被選擇並且處於導通狀態，以將通過光電轉換產生並且然後存儲在光電二極體PD1中的電荷（電子）轉移到浮動擴散FD1。在光電二極體PD1和浮動擴散FD1被重置為預定重置電位之後，傳輸電晶體TG1-Tr可進入非導通狀態，其中，控制信號TG被設置為低（L）電平，且光電二極體PD1進入存儲時段。在這些情況下，如果入射光的強度非常高（例如，入射光量非常大），則超過飽和電荷的量的電荷可溢出到浮動擴散FD1中，因為通過溢出的溢出電荷可在轉移電晶體TG1-Tr下方通過。如果入射光具有非常高的照度，例如，浮動擴散FD1處的飽和電荷量以上的電荷可能溢出到存儲電容CS1，因為通過溢出的溢出電荷在存儲電晶體CG1-Tr下方通過。

重置電晶體RST1-Tr連接在供電電壓VAAPIX的供電線Vaapix與浮動擴散FD1之間，並由經控制線施加至其柵極的控制信號RST控制。在控制信號RST處於H電平的重置時段期間，重置電晶體RST1-Tr保持選擇狀態並處於導通狀態，以將浮動擴散FD1重置為供電電壓VAAPIX的供電線Vaapix的電位。

存儲電晶體CG1-Tr連接在浮動擴散FD1與重置電晶體RST1-Tr之間，存儲電容器CS1連接在（i）浮動擴散FD1與重置電晶體RST1-Tr之間的連接節點ND3與（ii）參考電位VSS之間。存儲電晶體CG1-Tr由經控制線施加於其柵極的控制信號DCG控制。存儲電晶體CG1-Tr在控制信號DCG處於H電平的重定時段期間保持選擇狀態並且處於導通狀態，以便連接浮動擴散FD1和存儲電容CS1。在此，DPS圖像感測系統100B還可以被配置為使得有源像素110根據信號的照度選擇性地連接（耦合）用作輸出節點的浮動擴散FD1和存儲電容器CS1。

用作源極跟隨器元件的源極跟隨器電晶體SF1-Tr在其源極處連接至讀取節點ND2，在其漏極處連接至供電線Vaapix，且在其柵極處連接至浮動擴散FD1。用作電流源元件的電流電晶體TC1-Tr的漏極和源極連接在讀取節點ND2與參考電位VSS（例如，GND）之間。電流電晶體IC1-Tr的柵極連接至控制信號VBNPIX的饋線。讀取節點ND2與後端ADC存儲電路115的輸入部分之間的信號線LSGN1由用作電流源元件的源極跟隨器電晶體SF1-Tr和/或電流電晶體IC1-Tr驅動。

圖2A~圖2B分別是根據一個或多個實施例的示例有源像素210和260的示意圖。圖2A描繪了有源像素210的俯視圖200的示意圖。圖2A描繪了有源像素260的俯視圖250的示意圖。在一些實施例中，有源像素210可以與圖1A的有源像素110相同或相似。或者，通過適當修改，例如，包含單個傳輸柵極而非兩個傳輸柵極，有源像素210可與圖1B的有源像素110相同或類似。在一些實施例中，有源像素210對應於包括雙向電荷轉移光電二極體（PD）212的非共用浮動擴散結構。在一些實施例中，有源像素210充當背面照明的固定光電二極體。詞語“非共用”是指浮動擴散節點224和226被配置成用於接收從PD212的單個實例轉移的電荷。在一些實施例中，圖1A的DPS圖像感測系統100A或圖1B的DPS圖像感測系統100B從共用浮動擴散節點接收信號，這在下面進一步詳細討論。

有源像素210可包括可操作地耦合到傳輸柵極214和216的PD212，傳輸柵極214和216在本文中也可互換地稱為TD214和216。在一些實施例中，傳輸柵極214和216不對稱地駐留在PD212的相對側上。例如，傳輸柵極214可以駐留在PD212的右上角，而傳輸柵極216可以駐留在PD212的右下角。傳輸柵極214和216可以分別包括浮動擴散節點224和226。在一些實施例中，傳輸柵極214和216可以包括與多晶矽層相交的有源層和被配置為浮動擴散層的電荷阱層。圖2B是除了傳輸柵極216將電荷輸出至漏極227而不是浮動擴散節點226之外，類似於圖2A的有源像素210的有源像素260的示意圖。

在一些實施例中，傳輸柵極214和216可通過使得生成電子漂移電流來促進PD212內的完全像素內電荷傳輸。在圖2A和2B中，描繪了對應於電子漂移電流的電子流219。電子流219可以從PD 212的第一側218被引導到PD212區域的第二側220（例如，從點X到點X’）。在這種情況下，漂移電流從PD212的第二側220被引導到PD212區域的第一側218（例如，從點X到點X’）。電子漂移電流219由漂移電場引起。施加到有源像素210的電場使PD212中的電子基於所施加的電場在特定方向上移動。在一些實施例中，電場由PD212的雜質濃度梯度生成，這在下面進一步詳細討論。而且，通過在PD212中形成電場（例如，經由實現PD212的雜質濃度梯度），以及通過兩個（2）傳輸柵極（例如，傳輸柵極214和216）的操作，可以實現PD212的電子的雙向電荷傳輸。如在此所描述的，“雙向電荷轉移”是指電荷轉移方向的數目是二（2）。雙向電荷轉移功能以及有源像素210的完全像素內電荷轉移功能可用于多種應用。可實現雙向電荷轉移功能和完全像素內電荷轉移功能的應用的一些示例包括但不限於（這不表示其他列表是限制性的）高動態範圍讀出和飛行時間（ToF）讀出，這在下面進一步詳細描述。

在一些實施例中，傳輸柵極214和216可被配置成使對應漂移電流的電子流219在從PD212的第一側218到PD212的第二側220的方向上（例如，從點X到點X’）生成。因此，電子流219可產生雙向電荷轉移221。在一些實施例中，由施加到有源像素210的電場形成的電子漂移電流（例如對應於電子流219的電子漂移電流）可增加包圍PD212的第一側218的區域和包圍PD212的第二側220的區域中的電導率。例如，增加的電導率可誘導帶電粒子（例如，電子）從PD212的第一側218的點X到PD212的第二側220的點X’的電荷轉移。產生電子流219的電場可吸引來自PD212的第二側220的電子。當傳輸柵極214和216的操作調節傳輸柵極214和216附近的電場時，電子可分別從傳輸柵極214和216傳輸到浮動擴散節點224或浮動擴散節點226。然而，在有源像素260中，電子可以分別從傳輸柵極214和216傳輸到浮動擴散節點224或漏極227。

圖3A~圖3B是根據一個或多個實施例的圖2A~圖2B的示例有源像素的電路圖。圖3A包括有源像素310，與圖2A的有源像素210相同或相似。圖3B包括與圖2B的有源像素260相同或相似的有源像素360。有源像素210包括與浮動擴散節點224和226可操作地耦合的PD212。圖3B與圖3A的不同之處在於傳輸柵極216可操作地耦合至漏極227。在一些實施例中，PD212利用背照（Backside Illumination，BSI）釘紮光電二極體或前照（Front Illumination，FSI）釘紮光電二極體。

在一些實施例中，由PD212收集的電荷被轉移到浮動擴散節點224。浮動擴散節點224的電壓電位可由有源像素310的源極跟隨器（SF）225監視。浮動擴散節點224和226可以在電荷轉移之前由電晶體重定信號（RST）或混合電晶體（BIN）復位或混合（例如，分別從有源像素310或360的區域到傳輸柵極214和216然後到浮動擴散節點224和226；或者從傳輸柵極214到浮動擴散節點224，從傳輸柵極216到漏極227）。在一些實施例中，有源像素310或360的像素混合可由BIN實施，作為用於組合由若干相鄰像素收集的電荷的計時方案的部分。這可以具有降低雜訊並且提高DPS圖像感測系統100B的信噪比和畫面播放速率的技術效果。在一些實施例中，行選擇電晶體（SEL）229可以包含在有源像素310和360中。行選擇電晶體229可通過V_sig 利用讀/寫資料匯流排可操作地耦接到源極跟隨器225。

圖4A~圖4B分別是根據一個或多個實施例的示例有源像素410和460的示意圖。圖5A~圖5B分別是圖4A~圖4B的有源像素410和460的示例性電路圖。具體地，圖4A是有源像素410的示例的俯視圖400。在一些實施例中，有源像素410可以包括在圖1A的DPS圖像感測系統100A內（例如，替代有源像素110或在有源像素110的基礎上使用）。或者，通過適當修改，例如，包含單個傳輸柵極而非兩個傳輸柵極，有源像素410可與圖1B的有源像素110相同或類似。圖4B包括有源像素460的示例的俯視圖450，該有源像素460可以可替代地或附加地用作圖1A或圖1B的DPS圖像感測系統100A100B中的有源像素（例如，有源像素110）。

在一些實施例中，有源像素410可以包括兩個（2）光電二極體（PD）412A和412B。PD412A可以可操作地耦合到傳輸柵極414A和416A，且PD412B可操作地耦合到傳輸柵極414B和416B。傳輸柵極414A和416A可駐留在PD412A的不對稱相對側上，且傳輸柵極414B和416B可駐留在PD412B的不對稱相對側上。在一些實施例中，傳輸柵極414A、414B、416A和416B包括與多晶矽層相交的有源層和被配置為浮動擴散層的電荷阱層。傳輸柵極414A和416A分別包括浮動擴散節點424和426。傳輸柵極414B和416B還分別包括浮動擴散節點424和426。因此，浮動擴散節點424可由傳輸柵極414A和414B“共用”，且浮動擴散節點426可以由傳輸柵極416A和416B“共用”。傳輸柵極414A、414B、416A和416B可以向浮動擴散節點424和426提供電荷傳輸。圖4B是除了傳輸柵極416A和416B將電荷輸出至漏極427而不是浮動擴散節點（例如，浮動擴散節點426），類似於圖4A的有源像素410的有源像素460的示意圖。

在一些實施例中，有源像素410和460可通過具有由PD412A和PD412B產生或以其他方式施加到PD412A和412B的電場來實現在PD412A和PD412B內的雙向電荷轉移和完全像素內電荷轉移。施加電場可導致分別在PD412A和PD412B內產生電子漂移電流。在圖4A和4B中，描繪了對應於在PD412A內生成的電子漂移電流的電子流419A和對應於在PD412B內生成的電子漂移電流的電子流419B。例如，可回應於將電場施加到PD412A以在PD412A中生成電子流419A。電子流419A可從PD412A的第一側418A引導到PD412A的第二側420A（例如，從點XA到點X1）。類似地，可響應於將電場施加到PD412B而在PD412B中產生電子流419B。電子流419B可從PD412B的第一側418B引導到PD412B的第二側420B（例如，從點XB到點X2）。在一些實施例中，相同的電場可施加到PD412A和412B兩者，然而在其他實施例中，不同的電場可施加到PD412A和412B。所施加的電場可以產生指向性不同的電子流419A和419B。例如，對應於電子漂移電流的電子流419A和419B可以具有相等的大小但相反的方向。電子流419A和419B可由施加到有源像素410（或有源像素460）的電場引起，這導致PD412A和PD412B中的電子基於所施加的電場在特定方向上移動。在一些實施例中，電場由PD412A和PD412B的雜質濃度梯度產生，這在下面進一步詳細討論。此外，在PD412A和PD412B中形成電場（例如，經由實現PD212的雜質濃度梯度），以及通過兩個（2）傳輸柵極（例如，傳輸柵極414A和416A以及傳輸柵極414B和416B）的操作，可實現PD412A和412B中的每一個的電子的雙向電荷轉移。雙向電荷轉移功能以及有源像素410和460的完全像素內電荷轉移功能可用于多種應用。可實現雙向電荷轉移功能和完全像素內電荷轉移功能的應用的一些示例包括但不限於（這不表示其他列表是限制性的）高動態範圍讀出和飛行時間（ToF）讀出，這在下面進一步詳細描述。

在一些實施例中，電子流419A和電子流419B可以分別產生雙向電荷轉移421A和421B。在一些實施例中，諸如電子流419A和419B的電子漂移電流，其通過施加到有源像素410或有源像素460的電場形成，可增加包圍PD412A的第一側418A的區域和包圍PD412A的第二側420A的區域中的電導率，以及增加包圍PD412B的第一側418B的區域和包圍PD412B的第二側420B的區域中的電導率。例如，增加的電導率可誘導帶電粒子（例如，電子）從PD412A的第一側418A的點XA到PD412A的第二側420A的點X1的電荷轉移（且對於PD412B類似）。導致生成電子流419A和419B的漂移電場可分別從PD412A的第二側420A和PD412B的第二側420B吸引電子。當傳輸柵極414A、414B、416A和416B的操作調節傳輸柵極414A、414B、416A和416B附近的電場時，電子可從傳輸柵極414A和414B傳輸到浮動擴散節點424，且電子可從傳輸柵極416A和416B轉移到浮動擴散節點426。然而，在有源像素460中，電子可以從傳輸柵極414A和414B傳輸到浮動擴散節點424，並從傳輸柵極416A和416B傳輸到漏極427。

圖5A~圖5B是根據一個或多個實施例的圖4A和圖4B的有源像素410和460的電路圖。圖5A包括有源像素510，與圖4A的有源像素410相同或相似。圖5B包括與圖4B的有源像素460相同或相似的有源像素560。有源像素510可包含與浮動擴散節點424和426可操作地耦合的PD412A和412B。圖5B與圖5A的不同之處在於，傳輸柵極416A和416B可操作地耦接至漏極427。在一些實施例中，PD412A和PD412B利用背照（BSI）釘紮光電二極體或前照（FSI）釘紮光電二極體。

在一些實施例中，由PD412A和/或412B收集的電荷轉移到浮動擴散節點424和426。浮動擴散節點424和426的電壓電勢可由有源像素510的源極跟隨器（SF）425監視。浮動擴散節點424和426可在電荷轉移之前由電晶體重定信號（RST）或混合電晶體（BIN）復位或混合（例如，分別從PD412A或PD412B的區域到傳輸柵極414A、414B、416A和416B，然後到浮動擴散節點424和426）。或者，如圖5B所示，電荷可從PD412A或412B的區域轉移到傳輸柵極414A和414B，然後轉移到浮動擴散節點424，並從傳輸柵極416A和416B轉移到漏極427。在一些實施例中，有源像素510或560的像素混合可由BIN實施，作為用於組合由若干相鄰像素收集的電荷的計時方案的部分。這可以具有降低雜訊並且提高DPS圖像感測系統100A或100B的信噪比和幀率的技術效果（例如，當在DPS圖像感測系統100內使用有源像素510或560時）。

在一些實施例中，行選擇電晶體（SEL）429可以包含在有源像素510和560中。行選擇電晶體429可通過V_sig 利用讀/寫資料匯流排可操作地耦接到源極跟隨器425。

圖6A~圖6B是根據一個或多個實施例的示例有源像素610和660的示意圖。圖7A~圖7B是根據一個或多個實施例的圖6A~圖6B的示例有源像素的電路圖。如圖6A~圖6B所示，有源像素610和660包括實現光電二極體的雙向和完全電荷轉移的四個（4）PD/FD共用結構，其類似于或等同於如上所述的有源像素210、260、410和460的雙向電荷轉移和漂移電流生成。在一些實施例中，圖6A的有源像素610可以包括在圖1A的DPS圖像感測系統100A內（例如，替代有源像素110或在有源像素110的基礎上使用）。或者，通過適當修改，例如，包含單個傳輸柵極而非兩個傳輸柵極，有源像素610可與圖1B的有源像素110相同或類似。圖6B的有源像素660可替代地或附加地用作圖1B的DPS圖像感測系統100B中的有源像素（例如，有源像素110）。

在一些實施例中，有源像素610可以包括4（2）個光電二極體（PD）612A~612D。為了簡單起見，在圖6A中僅包括有源像素610的單個實例，然而，有源像素610的附加實例可以可操作地耦合在一起。在一些實施例中，PD612A可以可操作地耦合到傳輸柵極614A和616A，PD612B可以可操作地耦合到傳輸柵極614B和616B，PD612C可以可操作地耦合到傳輸柵極614C和616C，並且PD612D可以可操作地耦合到傳輸柵極614D和616D。傳輸柵極614A和616A可駐留在PD612A的不對稱相對側上，傳輸柵極614B和616B可駐留在PD612B的不對稱相對側上，傳輸柵極614C和616C可駐留在PD612C的不對稱相對側上，且傳輸柵極614D和616D可駐留在PD612D的不對稱相對側上。在一些實施例中，傳輸柵極614A~614D和傳輸柵極616A~614D各自可包括與多晶矽層相交的有源層和被配置為浮動擴散層的電荷阱層。

在一些實施例中，如圖6B所示，PD612A的傳輸柵極614A和616A和PD612C的傳輸柵極614C和616C可分別包括浮動擴散節點624和626，PD612B的傳輸柵極614B和616B以及圖612D的傳輸柵極614D和616D可以分別包括浮動擴散節點626和628。因此，浮動擴散節點624可以由傳輸柵極614A和614C“共用”；浮動擴散節點626可以由傳輸柵極616A和616C以及傳輸柵極614B和614D“共用”；並且浮動擴散節點628可以由傳輸柵極616B和616D共用。傳輸柵極614A~614D和616A~616D可以向浮動擴散節點624、626和628提供電荷轉移。圖6A是除了傳輸柵極614A~614D將電荷輸出到漏極627而不是浮動擴散節點（例如，浮動擴散節點624）之外，類似於圖6B的有源像素660的有源像素610的示意圖。

在一些實施例中，有源像素610和660可通過具有由PD612A~612D產生或以其他方式施加到PD612A~612D的電場來實現雙向電荷轉移，並完成PD612A~612D內的像素內電荷轉移。施加電場可導致分別在PD612A~612D內產生電子漂移電流。在圖6A和6B中，描繪了對應於在PD612A、PD612B、PD612C和PD612D內生成的電子漂移電流的電子流619A、619B、619C和619D。例如，可響應於將電場施加到PD612A以在PD612A中產生電子流619A。可將電子流619A從PD612A的第一側引導到PD612A的第二側，且對於PD612B~612D中的每一個都可發生類似效應。在一些實施例中，相同的電場可被施加到PD612A~612D中的每一個，然而在其他實施例中，不同的電場可被施加到PD612A~612D。例如，施加到PD612A的電場可不同於施加到PD612C的電場。所施加的電場可產生指向性不同於電子流619C和619D的電子流619A和619B。例如，電子流619A和619C可具有相等的大小但相反的方向。電子流619A~619D可由施加到有源像素610（或有源像素660）的電場引起，這導致PD612A~612D中的電子基於所施加的電場在特定方向上移動。在一些實施例中，電場由PD612A~612D的雜質濃度梯度生成，這在下面更詳細地討論。此外，在PD612A~612D中形成電場（例如，經由實現PD612A~612D的雜質濃度梯度），以及通過兩個（2）傳輸柵極（例如，傳輸柵極614A、616A；傳輸柵極614B、616B；傳輸柵極614C、616C；和傳輸柵極614D、616D）的操作，可實現PD612A~612D中的每一個的電子的雙向電荷轉移。雙向電荷轉移功能以及有源像素610和660的完全像素內電荷轉移功能可用于多種應用。可實現雙向電荷轉移功能和完全像素內電荷轉移功能的應用的一些示例包括但不限於（這不表示其他列表是限制性的）高動態範圍讀出和飛行時間（ToF）讀出，這在下面進一步詳細描述。

在一些實施例中，電子流619A~619D可以分別產生雙向電荷轉移621A~621D。在一些實施例中，諸如電子流619A~619D的電子漂移電流，其通過施加到有源像素610或有源像素660的電場形成，可增加包圍PD612A~612D的每一個的第一側的區域和包圍PD612A~612D的第二側的區域中的電導率，以及增加包圍PD612A~612D的第一側的區域和包圍PD612A~612D的第二側的區域中的電導率。例如，增加的電導率可誘導帶電粒子（例如，電子）從PD612A的一側到PD612A的另一側的電荷轉移。導致生成電子流619A~619D的電場可從PD612A~612D中的每一個的第二側吸引電子。當傳輸柵極614A~614D和616A~616D的操作調節傳輸柵極614A~614D和616A~616D附近的電場時，電子可以從傳輸柵極614A和614C轉移到浮動擴散節點624，電子可以從傳輸柵極616A、616C、614B和614D轉移到浮動擴散節點626，並且電子可以從傳輸柵極616B和616D轉移到浮動擴散節點628。然而，在有源像素610中，電子可以從傳輸柵極614A、614C、616A、616C、614B和614D轉移到漏極627。

在一些實施例中，PD612A~612D對應於單個有源像素（例如，有源像素610）。如圖6A~圖6B所示，每個PD610A~PD610D將電荷轉移到至少一個共用浮動擴散節點（例如，FD624）。在一些實施例中，有源像素610和/或有源像素660可操作地耦合到與有源像素610和/或660相同或相似的多個相鄰有源像素以形成像素陣列。

圖7A~圖7B是根據一個或多個實施例的圖6A和圖6B的有源像素610和660的電路圖。圖7A包括有源像素710，與圖6A的有源像素610相同或相似。圖7B包括與圖6B的有源像素660相同或相似的有源像素760。有源像素760包括與浮動擴散節點624和626可操作地耦合的PD612A‑612D 。圖7B與圖7A的不同之處在於，傳輸柵極616A~616D可操作地耦接至漏極627。在一些實施例中，PD612A‑612D利用背照（Backside Illumination，BSI）釘紮光電二極體或前照（Front Illumination，FSI）釘紮光電二極體。

在一些實施例中，由PD612A‑612D收集的電荷轉移到浮動擴散節點624和626。浮動擴散節點624和626的電壓電勢可由有源像素710和有源像素760的源極跟隨器（SF）625監視。浮動擴散節點624和626可在電荷轉移之前由電晶體重定信號（RST）或混合電晶體（BIN）復位或混合（例如，從PD612A的區域到傳輸柵極614A和616B，然後到浮動擴散節點624和626）。可替代地，如圖7A所示，電荷可從PD612A~612D的區域轉移至傳輸柵極616A~616D並至漏極627。在一些實施例中，有源像素710或760的像素混合可由BIN實施，作為用於組合由若干相鄰像素收集的電荷的計時方案的部分。這可以具有降低雜訊並且提高DPS圖像感測系統100A或DPS圖像感測系統100B的信噪比和幀率的技術效果（例如，當在DPS圖像感測系統100A或DPS圖像感測系統100B內使用有源像素710或760時）。

在一些實施例中，行選擇電晶體（SEL）629可以包含在有源像素710和760中。行選擇電晶體629可通過V_sig 利用讀/寫資料匯流排可操作地耦接到源極跟隨器625。

圖8A~圖8B是根據一個或多個實施例的示例有源像素810的俯視圖800和側視圖850的示意圖。具體地，圖8B的側視圖850包括有源像素810的半導體基板813。在一些實施例中，有源像素810可以與圖2A和圖2B的有源像素210或260相同或相似。在一些實施例中，半導體基板813可以包含雜質濃度的變化梯度。

有源像素810可包含半導體基板813。半導體基板813可針對光電二極體（PD）812的n層注入區域的每次反覆運算使用交錯的注入濃度。以此方式，可實現説明向傳輸柵極814和816，以及向浮動擴散節點或漏極的完全像素內電荷傳輸。在一些實施例中，與先前的層相比，可以增加半導體基板813的各個n層的注入濃度，如圖8B所示。這可增加半導體基板813的n層中的每個附加層的導電性，具有通過傳輸柵極814和816的操作提供來自PD812的完全像素內電荷傳輸的技術效果。

在一些實施例中，半導體基板813包括基板基底811，N1層818和N1+N2層820。如本領域技術人員已知的，層818和820可以包括被配置為將入射光轉換成電荷的光電材料。例如，N1層818和N1+N2層820可以包括諸如矽、鎵、砷化物或其他材料的材料。PD812包括具有N1注入濃度的第一電子轉移區（例如，N1層818）和具有N1+N2注入濃度的第二電荷轉移區（例如，N1+N2層820）。如本文所述，注入濃度是指在基板中使用的摻雜劑的量和類型。

在一些實施例中，注入濃度梯度指變化的摻雜材料和變化的摻雜濃度。例如，N1層818包括N型摻雜劑，如P、As和/或Sb，它們在適當濃度具有低電離能。在一些實施例中，N2可以包括用於N1的更高濃度的相同摻雜劑。在一些實施例中，N2可以是相同濃度的不同摻雜劑。例如，N1可以摻雜有第一濃度的第一摻雜劑，而N2可以包括具有與第一濃度相同濃度的第二摻雜劑。在一些實施例中，相對於Si，N1可對應於濃度約1×10^16~17 [per cm³ ] 的As，且相對於Si，N2可對應於濃度約 1×10^16~17 [per cm³ ] 的As。近似意味著上述差值是可忽略的。在一些實施例中，相對於Si，N1可對應於濃度在2.5~3.5×10¹⁷ [per cm³ ]之間的As，且相對於Si，N2可對應於濃度約0.5~1.5×10¹⁷ [per cm³ ]的As。

在一些實施例中，有源像素810可以使用用於直接在半導體基板813上形成電晶體的前段制程（front-end-of-line，FEOL）處理。半導體基板813可包括例如利用外延工藝通過生長純矽層來製造的晶圓。在一些實施例中，可以在有源像素810的一個或多個層（例如，N1層818、N1+N2層820）中沉積矽變體。在一些實施例中，在外延之前，可以實施進一步的處理以便提高在半導體基板813上使用的電晶體的性能。

在一些實施例中，FEOL處理可以包括應變步驟，籍此在半導體基板813中沉積矽變體以便改進基板基底811的電子遷移率。在一些實施例中，雜質濃度和/或材料可被修改以進一步改善電子遷移率。在一些實施例中，FEOL處理可以包括柵介質（例如，圖2A和圖2B的傳輸柵極214和216）的生長。例如，這可以包括對柵極的圖案化、對源極區和漏極區的圖案化以及對摻雜的後續實現或擴散以獲得期望的互補電特性。例如，在一些實施方式中，由於N型摻雜劑的電離能（20-300keV）、低擴散率和在Si中合適的固體溶解度，因而使用諸如P、As和/或Sb的N型摻雜劑。

圖9A~圖9B是根據一個或多個實施例的示例有源像素910的俯視圖900和側視圖950的示意圖。在一些實施例中，有源像素910被配置成用於DPS圖像感測系統100A，或者通過適當的改造用於DPS圖像感測系統100B中。在一些實施例中，有源像素910是圖2A和圖2B的有源像素210的示例性實施例。如下面進一步詳細描述的，可以利用實施濃度梯度和反覆運算n注入層方法的製造方法來形成有源像素910，以用於在有源像素910的光電二極體（PD）912的各個層中產生變化的雜質濃度梯度效應。

在一些實施例中，有源像素910的變化的雜質濃度梯度效應功能提供PD912中增加的電荷電導率。傳輸柵極914和916的操作可生成電場，該電場誘導從PD912的第一側到PD912的第二側的電子漂移電流。例如，電子漂移電流可以從點X引導到點X’。包括兩個（2）傳輸柵極914和916提供了電場，該電場引起電子從N1層918到N1+N2層920並進入浮動擴散節點或漏極的完全像素內電荷傳輸。

有源像素910包括半導體基板913。半導體基板913可針對912的n層注入區域的每次重複利用交錯的注入濃度。以此方式，可實現説明向傳輸柵極914和916，以及向浮動擴散節點或漏極的完全像素內電荷傳輸。在一些實施例中，如圖9B所示,與先前的層相比，可以增加半導體基板913的各個n層的注入濃度。這可增加半導體基板913的n層中的每一額外層的導電性，這可具有通過傳輸柵極914和916的操作提供來自PD912的完整像素內電荷傳輸的技術效果。

在一些實施例中，半導體基板913包括基板基底911，N1層918和N1+N2層920。如本領域技術人員已知的，層918和920可以包括被配置為將入射光轉換成電荷的光電材料。例如，N1層918和N1+N2層920可以包括諸如矽、鎵、砷化物或其他材料的材料。PD912包括具有N1注入濃度的第一電子轉移區（例如，N1層918）和具有N1+N2注入濃度的第二電荷轉移區（例如，N1+N2層920）。如本文所述，注入濃度是指在基板中使用的摻雜劑的量和類型。

圖9A和圖9B的PD912可以與圖8A和圖8B的PD812的不同之處在於，用於區分N1層918和N1+N2層920的圖案與N1層818和N1+N2層820相比不同。例如，雖然當從俯視圖800觀察時N1層818和N1+N2層820可以圍成矩形形狀，但是N1層918可以在從點X到點X’的軸線上近似線性地增加尺寸。類似地，當從俯視圖900觀看時，N1+N2層920在從點X’到點X的軸線上近似線性地減小。在一些實施例中，N1+N2層920可以駐留在N1層918的一部分上，該N1層可以延伸跨過半導體基板913的襯底基底911的表面。

在一些實施例中，圖9A和圖9B的PD912的材料組成和配置可以與圖8A和圖8B的PD812的材料組成和配置相同或相似。例如，N1層918還可以包括摻雜有鋁的ArGe，且N2可以包括用於N1的更高濃度的同種摻雜劑。作為另一個實例，N2可以是相同濃度的不同摻雜劑。

在一些實施例中，有源像素910可以使用用於直接在半導體基板913上形成電晶體的前段制程（front-end-of-line，FEOL）處理。半導體基板913可包括例如利用外延工藝通過生長純矽層來製造的晶圓。在一些實施例中，可以在有源像素910的一個或多個層（例如，N1層918、N1+N2層920）中沉積矽變體。在一些實施例中，在外延之前，可以實施進一步的處理以便提高在半導體基板913上使用的電晶體的性能。另外，類似於有源像素810，FEOL處理可以包括應變步驟，由此在半導體基板913中沉積矽變體以便改進基板基底911的電子遷移率。在一些實施例中，雜質濃度和/或材料可被修改以進一步改善電子遷移率。在一些實施例中，FEOL處理可以包括柵介質（例如，圖2A和圖2B的傳輸柵極214和216）的生長。例如，這可以包括對柵極的圖案化、對源極區和漏極區的圖案化以及對摻雜的後續實現或擴散以獲得期望的互補電特性。例如，在一些實施方式中，由於N型摻雜劑的電離能（20-300keV）、低擴散率和在Si中合適的固體溶解度，因而使用諸如P、As和/或Sb的N型摻雜劑。

圖10A~圖10B是根據一個或多個實施例的描繪示例有源像素的類比結果的電荷電勢圖。具體地，圖10A~圖10B示出了能夠實現到經由模擬確認的浮動擴散節點的完全像素內電荷轉移的有源像素（例如圖8A~圖8B的有源像素810和圖9A~圖9B的有源像素910）的電荷電點陣圖。圖10A包括表格1000，其描繪了圖8A至圖8B的有源像素810和圖9A至圖9B的有源像素910的操作與參考有源像素1010（如圖10B所示）相比較的模擬結果。參考有源像素1010包括具有均勻注入成分的均質光電二極體區域1001。相比之下，有源像素810包括兩個n層注入區域，N1層818和N1+N2層820，並且有源像素910包括兩個n層注入區域，N1層918和N1+N2層920，其中有源像素910的N2被配置成用於利用漸縮的n層注入來使溝道效應變窄，如圖10B所示。

在第一操作中，每個有源像素810、910和1010的第一傳輸柵極TG1導通，每個有源像素810、910和1010的第二傳輸柵極TG2截止。在圖10A~圖10B中，第一傳輸柵極TG1是指有源像素810的傳輸柵極814、有源像素910的傳輸柵極914和參考有源像素1010的傳輸柵極1014，第二傳輸柵極TG2是指有源像素810的傳輸柵極816、有源像素910的傳輸柵極916以及參考有源像素1010的傳輸柵極1016。在第二操作中，第一傳輸柵極TG1截止，而第二傳輸柵極TG2導通。如圖10A所示，對於第一和第二操作，在參考有源像素1010的光電二極體區域中仍存在強電勢凹部。參考有源像素1010中的電勢凹部由傳輸柵極TG2或TG1附近的（三條）粗線來證實，這取決於傳輸柵極TG1或傳輸柵極TG2是否導通，並表示在參考有源像素1010的光電二極體區域中的電荷累積。

如上所述，有源像素810和910利用不同的注入材料和摻雜濃度，促進了向那些有源像素的浮動擴散節點的完全像素內電荷轉移。具有完全電荷轉移賦予了在處理圖像時減少圖像滯後的技術效果，從而改善成像系統的處理時間。使用位於有源像素的同一側的兩個傳輸柵極TG1、TG2，通過向有源像素的光電二極體區域施加強電場來實現完全像素內電荷轉移。

如表1000中所示，在傳輸柵極TG1和TG2的兩個操作條件下，與參考有源像素1010相比，有源像素810實現顯著更多的來自光電二極體區域的電荷轉移。此外，有源像素910，實施用於實現電子漂移電流的變化的注入材料（例如，變化的雜質濃度梯度），如以上所討論地，當與參考有源像素1010和有源像素810相比時，有源像素910甚至表現出光電二極體區域的更完全的電荷轉移。這由靠近有源傳輸柵極的單條粗線示出。以此方式，有源像素810和910實現了到浮動擴散節點的完全電荷轉移，而在有源像素的光電二極體區域中沒有電勢凹部。

圖11A~圖11C是根據一個或多個實施例的示例有源像素的俯視圖1100、1150和側視圖1160的示意圖。如圖11A和11B所示，在一些實施例中，額外的N層注入可用於有源像素以實現強電場。例如，有源像素1110A可以包括四（4）個N層區域，如圖11A所示。作為另一實例，有源像素1110B還可使用4個N層區域，其通過4個N層實現變化的雜質濃度梯度效應。與圖8A~圖8B的有源像素810和圖9A~圖9B的有源像素910相比，在DPS圖像感測系統100A或DPS圖像感測系統100B內使用有源像素1110A和1110B因在有源像素1110A和1110B內使用額外的N層植入區域而導致形成更強的電場。

圖11B的有源像素1110B包括光電二極體（PD）1190，光電二極體1190可併入包括四個N層區域的變化的雜質濃度梯度效應結構。例如，N1層1118對應於包括注入分佈N1的第一變化雜質濃度梯度區域；N1+N2層1119對應於包括注入分佈N1+N2的第二變化雜質濃度梯度區域；N1+N2+N3層1120對應於包括注入分佈N1+N2+N3的第三變化雜質濃度梯度區域；並且N1+N2+N3+N4層1121對應於包括注入分佈N1+N2+N3+N4的第四變化雜質濃度梯度區域。

在一些實施例中，有源像素1110A的PD1180和有源像素1110B的PD1190可包含額外N層區，例如，五（5）個N層區、六（6）個N層區、七（7）個N層區或更多。在一些實施例中，每個連續的N層可以具有相同的寬度，或者可具有不同程度的寬度。改變每個區域的形狀有助於降低製造成本，因為當不僅使用矩形形狀掩模時，可以減少光掩模的數量。在一些實施例中，窄場效應方法論中由每個N層形成的入射角度從一個連續的字母到下一個字母可以不同。例如，如圖11A的俯視圖1100所示，有源像素1110A的PD1180具有四個N層，這四個N層的雜質濃度從在點X處最不集中增加到在點X’處最集中。此外，有源像素1110A的PD1180的四個N層分佈在沿著X-X’軸的大致垂直塊中。作為另一個示例，如從圖11B的俯視圖1150所見，有源像素1110B的PD1190還包括具有增加的雜質濃度的四個N層，然而，這些層沿著從X-X’軸向有源像素1110B的PD1190的邊緣的大致45度角延伸。

在一些實施例中，有源像素1110A和1110B包括傳輸柵極1114和1116，傳輸柵極1114和1116可分別位於PD1180和1190的不對稱相對側上。有源像素1110A的傳送柵極1114和1116的操作可產生電場，該電場誘導從PD1180的第一側到PD1180的第二側的電子漂移電流。有源像素1110B的傳輸柵極1114和1116的操作可產生電場，該電場誘導從PD1190的第一側到PD1190的第二側的電子漂移電流。例如，電子漂移電流可以從點X引導到點X’。包括兩個（2）傳輸柵極1114和1116提供電場，該電場引起電子從N1層1118到N1+N2層1119、到N1+N2+N3層1120、到N1+N2+N3+N4層1121（等等）以及到浮動擴散節點或漏極的完全像素內電荷傳輸。

如圖11C所示，側視圖1160描繪了有源像素1110，其可分別與圖11A和圖11B的有源像素1110A或1110B相同或相似。有源像素1110包括半導體基板1113。半導體基板1113可以針對n層注入區域的每次重複使用交錯的注入濃度。以此方式，可實現説明向傳輸柵極1114和1116，以及向浮動擴散節點或漏極的完全像素內電荷傳輸。在一些實施例中，與先前的層相比，可增加半導體基板1113的各個n層的注入濃度。這可以增加半導體基板1113的n層中的每個附加層的導電性，具有通過傳輸柵極1114和1116的操作提供完全像素內電荷傳輸的技術效果。

在一些實施例中，半導體基板1113包括基板基底1111、N1層1118、N1+N2層1119、N1+N2+N3層1120、以及N1+N2+N3+N4層1121。如本領域技術人員已知的，層1118-1121中的每一層可包括被配置為將入射光轉換成電荷的光電材料。例如，有源像素1110的層可以包括諸如矽、鎵、砷化物或其他材料的材料。有源像素1110可包括具有N1注入濃度的第一電子轉移區（例如，N1層1118），具有N1+N2注入濃度的第二電荷轉移區（例如，N1+N2層1119），具有N1+N2+N3注入濃度的第三電荷轉移區（例如，N1+N2+N3層1120），以及具有N1+N2+N3+N4注入濃度的第四電荷轉移區域（例如，N1+N2+N3+N4層1121）。如本文所述，注入濃度是指在基板中使用的摻雜劑的量和類型。

在一些實施例中，有源像素1110B的有源像素1110A的PD1180和PD1190的材料組成和配置可與有源像素910的PD912和有源像素810的PD812的材料組成和配置相同或類似。例如，N1層1118還可以包括第一濃度的諸如P、As和/或Sb的N型摻雜劑，N1+N2層1119可包括用於N1層1118的較高濃度的相同摻雜劑，N1+N2+N3層1120可包括更高濃度的用於N1層1118和N1+N2層1119的相同摻雜劑，並且N1+N2+N3+N4層1121還可以包括更高濃度的用於N1層1118、N1+N2層1119和N1+N2+N3層1120的相同摻雜劑。作為另一個實例，N1+N2層1119、N1+N2+N3層1120和/或N1+N2+N3+N4層1121可以具有與N1層1118相同濃度的不同摻雜劑。

在一些實施例中，有源像素1110可以使用用於直接在半導體基板1113上形成電晶體的前段制程（front-end-of-line，FEOL）處理。半導體基板1113可包括例如利用外延工藝通過生長純矽層來製造的晶圓。在一些實施例中，可以在有源像素1110的一個或多個層（例如，N1層1118、N1+N2層1119、N1+N2+N3層1120、N1+N2+N3+N4層1121）中沉積矽變體。在一些實施例中，在外延之前，可以實施進一步的處理以便提高在半導體基板1113上使用的電晶體的性能。此外，類似於有源像素810和910，，FEOL處理可以包括應變步驟，由此在半導體基板1113中沉積矽變體以便改進基板基底1111的電子遷移率。在一些實施例中，雜質濃度和/或材料可被修改以進一步改善電子遷移率。在一些實施例中，FEOL處理可以包括柵介質（例如，圖2A和圖2B的傳輸柵極214和216）的生長。例如，這可以包括對柵極的圖案化、對源極區和漏極區的圖案化以及對摻雜的後續實現或擴散以獲得期望的互補電特性。例如，在一些實施方式中，由於N型摻雜劑的電離能（例如，在20-300keV之間）、低擴散率和在Si中合適的固體溶解度，因而使用諸如P、As和/或Sb的N型摻雜劑。

圖12A~圖12B是根據一個或多個實施例的示例非共用有源像素系統1200和示例共用有源像素系統1250的示意圖。圖12A和圖12B描繪了用於提供高動態範圍讀取的示例性實施方式。高動態範圍讀出可由包括第一有源像素1210A的非共用有源像素系統1200或包括第一有源像素1210A和第二有源像素1210B的共用有源像素系統1250實現。在一些實施例中，包括第一有源像素1210A的非共用有源像素系統1200可用於代替或在圖2A和2B的有源像素210的基礎上使用。包括第一有源像素1210A和第二有源像素1210B的共用有源像素系統1250可以代替或在圖4A和4B的有源像素410的基礎上使用。

在一些實施例中，非共用有源像素系統1200包括第一有源像素1210A，如圖12A所示。第一有源像素1210A包括並且可操作地耦接至第一傳輸柵極1214A和第二傳輸柵極1216A。傳輸柵極1214A和1216A分別可操作地耦合至浮動擴散節點1224和1226。在一些實施例中，向第一有源像素1210A施加電場可導致在PD1212A內生成電子漂移電流1219A。在圖12A和12B中，描繪了對應於在PD1212A內生成的電子漂移電流的電子流1219A和對應於在PD1212B內生成的電子漂移電流的電子流1219B。在一些實施例中，傳輸柵極1214A和1216A可被配置成使電子流1219A在從PD1212A的第一側到PD1212A的第二側的方向上生成。因此，電子流1219A可產生雙向電荷轉移1221A。在一些實施例中，由施加到第一有源像素1210A的電場形成的電子漂移電流（例如電子漂移電流1219A）能夠增加PD212的電導率。例如，增加的電導率可誘導帶電粒子（例如，電子）從PD1212A的一側到PD1212A的另一側的電荷轉移。當傳輸柵極1214A和1216A的操作調節傳輸柵極1214A和1216A附近的電場時，電子可分別從傳輸柵極1214A和1216A傳輸到浮動擴散節點1224或浮動擴散節點1226。在一些實施例中，電子也可從轉移柵極1214A和/或1216A並轉移到漏極。

在一些實施例中，共用有源像素系統1250包括第一有源像素1210A和第二有源像素1210B，如圖12B所示。第一有源像素1210A可以包括並且操作性地耦合至第一傳輸柵極1214A和第二傳輸柵極1216A。第二有源像素1210B可以包括並可操作地耦合到第一傳輸柵極1214B和第二傳輸柵極1216B。傳輸柵極1214A和1214B可操作地耦合到浮動擴散節點1224，傳輸柵極1216A和1216B可以可操作地耦合到浮動擴散節點1226。在一些實施例中，向第一有源像素1210A和第二有源像素1210B施加電場可使得在PD1212A內生成電子流1219A，並在PD1212B內生成電子流1219B。在一些實施例中，轉移柵極1214A、1214B、1216A和1216B可被配置成導致在從PD1212A的第一側到PD1212A的第二側以及從PD1212B的第一側到PD1212B的第二側的方向上生成電子流1219A和1219B。在一些實施例中，電子流1219A和電子流1219B可以具有相等的大小但相反的方向。在一些實施例中，相同的電場可被施加到PD1212A和1212B兩者，使得電子流1219A和1219B分別在PD1212A和1212B生成。在一些實施例中，可以向PD1212A和PD1212B中的每一個施加不同的電場。因此，電子流1219A可以產生雙向電荷轉移1221A，電子流1219B可以產生雙向電荷轉移1221B。在一些實施例中，由施加到第一有源像素1210A和第二有源像素1210B的電場形成的電子漂移電流（例如電子流1219A和/或電子流1219B）可增加PD1212A和1212B中的電導率。例如，增加的電導率可誘導帶電粒子（例如，電子）從PD1212A的一側到PD1212A的另一側的電荷轉移以及從PD1212B的一側到PD1212B的另一側的電荷轉移。當傳輸柵極1214A和1216A的操作調節傳輸柵極1214A和1216A附近的電場時，電子可分別從傳輸柵極1214A和1216A傳輸到浮動擴散節點1224或浮動擴散節點1226。類似地，當傳輸柵極1214B和1216B的操作調節傳輸柵極1214B和1216B附近的電場時，電子可分別從傳輸柵極1214B和1216B傳輸到浮動擴散節點1224或浮動擴散節點1226。在一些實施例中，電子可以可替代地從傳輸柵極1214A、1214B、1216A和/或1216B轉移到漏極。

非共用有源像素系統1200的第一有源像素1210A可包括用於高轉換增益（HCG）信號的第一傳輸柵極1214A和浮動擴散節點1224以及用於低轉換增益（LSG）信號的第二傳輸柵極1216A和浮動擴散節點1226。高動態範圍讀出可通過利用到達浮動擴散節點1224的第一轉移和到達浮動擴散節點1226的第二轉移來起作用。共用有源像素系統1250可包括：用於高轉換增益（HCG）信號的第一有源像素1210A以及第二有源像素1210B，第一有源像素1210A包括第一傳輸柵極1214A和浮動擴散節點1224，第二有源像素1210B包括第一傳輸柵極1214B和浮動擴散節點1224（由傳輸柵極1214A和1214B共用）；以及用於低轉換增益（LSG）信號的第一有源像素1210A以及第二有源像素1210B，第一有源像素1210A包括第二傳輸柵極1216A和浮動擴散節點1226，第二有源像素1210B包括第二傳輸柵極1216B和浮動擴散節點1226（由傳輸柵極1216A和1216B共用）。高動態範圍讀出可通過利用到達浮動擴散節點1224的第一轉移和到達浮動擴散節點1226的第二轉移來起作用。

在一些實施例中，在入射光的低亮度水準下，在浮動擴散節點1224中存在一些電荷，且在浮動擴散節點1226中無電荷或僅有小於閾值量的電荷。在一些實施例中，單個浮動擴散節點用於高增益讀出，然而，也可以是兩個浮動擴散節點可用于高增益讀出。在入射光的高亮度水準下，在浮動擴散節點1224和浮動擴散節點1226兩者中均存在一些電荷。在一些實施例中，為了使用浮動擴散節點1224和1226兩者用於低增益讀出，需要用於浮動擴散節點1224和1226的電荷相加處理技術。如本文中所描述，電荷相加指在數位域中組合浮動擴散節點1224和1226的數位混合操作。以此方式，實現了單個曝光高動態範圍信號。例如，浮動擴散節點1226可以經由連接線1230耦合至電容器1240。電容器1240可包括金屬氧化物半導體（MOS）電容器、金屬-絕緣體-金屬（MIM）電容器、金屬-氧化物-金屬（MOM）電容器或其他類型的電容器或其他感測器。

圖13是根據一個或多個實施例的示例共用有源像素系統1300的示意圖。共用有源像素系統1300可以用於實現高動態範圍讀出，用於高增益/高解析度讀出以及用於高全阱容量（FWC）和低解析度讀出。如在此使用的，“高動態範圍讀出”可以包括用於高解析度讀出的高增益和用於低解析度讀出的高FWC。在一些實施例中，共用有源像素系統1300包括第一有源像素1310A和第二有源像素1310B。第一有源像素1310A和第二有源像素1310B基本上類似於圖4A和4B的有源像素410，並且可應用先前的描述。

在一些實施例中，共用有源像素系統1300被配置成用於在溢出操作期間通過使用溢出路徑進行高增益/高解析度和高FWC/低解析度讀出，如以下進一步詳細討論的。第一有源像素1310A可以包括光電二極體（PD）1312A，並且第二有源像素1310B可以包括光電二極體（PD）1312B。PD1312A和PD1312B可以共用浮動擴散節點1324兩者，浮動擴散節點1324被配置為分別從傳輸柵極1314A和1314B接收傳輸電子以用於高轉換增益（HCG）信號。PD1312A和PD1312B可以共用浮動擴散節點1326，浮動擴散節點1326可以被配置為分別從傳輸柵極1316A和1316B接收傳輸電子以用於低轉換增益（LCG）信號。施加電場可導致分別在PD1312A和PD1312B內產生電子漂移電流。在圖13中，描繪了對應於在PD1312A內生成的電子漂移電流的電子流1319A和對應於在PD1312B內生成的電子漂移電流的電子流1319B。因此，電子流1319A可以產生雙向電荷轉移1321A，電子流1319B可以產生雙向電荷轉移1321B。在一些實施例中，由施加到第一有源像素1310A和第二有源像素1310B的由電場形成的電子漂移電流（例如電子流1319A和1319B）可增加第一有源像素1310A和第二有源像素1310B中的電導率。在一些實施例中，第一有源像素1310A和第二有源像素1310B可以經由連接線1330耦合到電容器1340以用於電荷添加處理。電容器1340可以與圖12B的電容器1240相同或相似，並且可以應用先前的描述。

在一些實施例中，高增益/高解析度操作可以包括從第一有源像素1310A的PD1312A和第二有源像素1310B的PD1312B到浮動擴散節點1324的電荷的第一轉移。在低亮度環境的操作期間，在浮動擴散節點1324中存在一些電荷，且在浮動擴散節點1326中無電荷或僅有小於閾值量的電荷。在高亮度環境的操作期間，由於溢出操作，在浮動擴散節點1324中可能存在一些電荷且在浮動擴散節點1326中可能存在一些電荷。在溢出操作期間，浮動擴散節點1324可從高亮度條件產生過量電子。可以在傳輸柵極（例如，傳輸柵極1316A和/或傳輸柵極1316B）下方創建溢出路徑，並且過量電荷可以轉移到浮動擴散節點1326中，由此提供溢出操作。在一些實施例中，浮動擴散節點1324和1326兩者可以用於高全阱電容（ full well capacity，FWC）/低解析度讀出。可能需要浮動擴散節點1324和1326的電荷相加處理以實現高FWC和低解析度讀出。

圖14是根據一個或多個實施例的對應於圖12A~圖12B及圖13的有源像素系統的示例時序圖1400。在一些實施例中，分別圖12A和圖12B的非共用有源像素系統1200和共用有源像素系統1250，或圖13的共用有源像素系統1300，可以應用于利用間接飛行時間方法的飛行時間（ToF）讀出。在一些實施例中，可使用非共用有源像素系統1200的第一有源像素1210A來實現間接ToF操作。在一些實施例中，ToF操作可以利用共用有源像素系統1250的第一有源像素1210A和第二有源像素1210B和/或共用有源像素系統1300的第一有源像素1310A和第二有源像素1310B來實現。

時序圖1400可描述用於實現間接飛行時間測量的非共用有源像素系統1200的第一有源像素1210A、共用有源像素系統1250的第一有源像素1210A和第二有源像素1210B、和/或共用有源像素系統1300的第一有源像素1310A和第二有源像素1310B的操作。根據本文描述的一個或多個實施例，飛行時間方法啟動從一個或多個光電二極體到浮動擴散節點的電子電荷的第一轉移（例如，PD1212A到浮動擴散節點1224、PD1212A和PD1212B到浮動擴散節點1224、PD1312A和PD1312B到浮動擴散節點1324），並且可發生從一個或多個光電二極體到另一個浮動擴散節點的電子電荷的第二轉移（例如，PD1212A到浮動擴散節點1226，PD1212A和PD1212B到浮動擴散節點1226，PD1312A和PD1312B到浮動擴散節點1326）。例如，在時間T1，電荷可被檢測為從光電二極體轉移到第一傳輸柵極，而在時間T3，電荷可被檢測為從光電二極體轉移到第二傳輸柵極。一些電荷（例如，電子）可轉移到一個浮動擴散節點（例如，浮動擴散節點1224、浮動擴散節點1324），而其他電荷可轉移到另一個浮動擴散節點（例如，浮動擴散節點1226、浮動擴散節點1326）。轉移到浮動擴散節點的電荷量對應於反射時間。反射時間可用於確定從LED脈衝感測器到物體的距離。例如，時間差T_Delay ，如時序圖1400中所說明，可指示在從源（例如，時間T1）發射信號時與由有源像素（例如，時間T2）接收（例如，檢測）信號之間的時間量。飛行時間系統具有許多實際應用，包括粒子物理測量系統、信號處理、影像處理等。

只要對DPS圖像感測系統100A或100B的電路進行適當改造，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素就可以如本領域普通技術人員所理解的那樣，分別被實現為圖1A的有源像素110或圖1B的有源像素110。

圖15是根據一個或多個實施例的示例後端ADC存儲電路1500的示意圖。後端ADC存儲電路1500可以表示圖1的後端ADC存儲電路115的電晶體級電路圖。多個ADC方案對於寬動態範圍的操作是有效的。在一些實施例中，後端ADC存儲電路1500在具有小區域的DPS器件中提供關於多個ADC操作的寫入控制方案和電路。此外，後端ADC存儲電路1500可以有效地利用記憶體。

對於數文書處理系統（例如，圖1A的DPS圖像感測系統100A或圖1B的DPS圖像感測系統100B）中的每個像素，需要後端ADC存儲電路和數位記憶體。在一些實施例中，後端ADC存儲電路1500可操作地耦合至有源像素1510。後端ADC存儲電路1500包括比較器1520和寫入控制電路1530。在一些實施例中，有源像素1510、比較器1520和寫入控制電路1530基本上類似於圖1A的有源像素110、比較器120和寫入控制電路130，且可適用先前的描述。在一些實施例中，後端ADC存儲電路1500還可以包括狀態鎖存器1540。狀態鎖存器1540可能有效地用於多個ADC操作，將在下面進一步詳細描述。狀態鎖存器1540與圖1的狀態鎖存器140相同或相似，且可適用先前的描述。在一些實施例中，後端ADC存儲電路1500表示DPS圖像感測系統100A的後端ADC存儲電路115或DPS圖像感測系統100B的類似部件的實例。寫入控制電路1530包括在寫入控制電路1530的輸出級處的正回饋電路1531，以及初始化電路1532。在一些實施例中，正回饋電路1531和初始化電路1532分別與圖1的正回饋電路131和初始化電路132相同或類似，並且適用前面的描述。

回應於比較器1520的輸出（例如，“OutA”）從特定邏輯值（例如，邏輯0）翻轉到相反邏輯值（例如，邏輯1），正回饋電路1531的正回饋輸出FB變為FB=1。保持FB=1（例如，正回饋電路1531被“鎖定”）而無視比較器1520的輸出（例如，“OutA”），直到使用COMP_SET_n=0執行初始化操作。在一些實施例中，COMP_SET_n=0用於初始化操作，其需要設置OutB=1且FB=0。在一些實施例中，比較器1520的初始化操作用於啟動ADC轉換。如參考圖1更詳細地示出的，使用最低VRAMP電壓和初始化電路1532的輸出的開關來執行初始化操作，其中，最低VRAMP電壓使OutA變為OutA=0，初始化電路1532用於連接至節點“Init”。初始化操作還可應用COMP_SET_n=0。在State=0的使用情況下，寫入控制電路1530中的正回饋電路1531的輸出為FB=0且OutB=1。應注意，不同於圖1，正回饋電路1531和初始化電路1532使用COMP_SET_n和State來代替圖1中使用的COMP_SET和State_n。COMP_SET_n通過反轉COMP_SET來獲得，且State通過反轉State_n來獲得。

接下來，利用這些狀態（即，COMP_SET_n=0並且State=0）初始化比較器1520和正回饋電路1531。一旦比較器1520和正回饋電路1531被初始化，ADC操作可以以COMP_SET_n=1啟動，從而使得能夠對ADC記憶體1550執行寫入操作。在State=1的使用情況下，即使使用最低VRAMP電壓且即使在COMP_SET_n=0處OutA=0，FB=1（OutB=0）也被保持。 在翻轉COMP_SET_n=1之後，由於WL=0，因而不寫入記憶體。以此方式，狀態鎖存器1540可以輸出“State”以控制後端ADC存儲電路1500的啟動。在一些實施例中，當State=0時，可以使用比較器1520將資料寫入記憶體（例如，ADC記憶體1550）。

在一些實施例中，比較器1520可被配置為促進以下操作： 通過在VRAMP等於重定電平的情況下設置 COMP_RST_n=0 來執行自動歸零操作。 通過使用COMP_SET=1將正回饋電路1531從鎖定狀態（例如，FB=1）轉變到解鎖狀態（例如，FB=0）來初始化比較器1520。在State_n=0的情況下，正回饋電路1531變為解鎖（例如，FB=0），然而，在State_n=1的情況下，正回饋電路1531保持鎖定（例如，FB=1）。在後一種場景中，由於WL=0，因而資料不被寫入到記憶體（例如，ADC記憶體1550）。 使用VRAMP信號執行斜升操作。ADC資料可以存儲在比較器1520處，僅在FB=1時翻轉。在一些實施方式中，‘WL_SEL=0’用於ADC記憶體1550的讀取操作。WL_SEL=0還可以用於在多個ADC操作場景中的第一ADC操作之前初始化State=0。

如圖15所示，寫入控制電路1530包括正回饋電路1531和與比較器第2級的恒定電流反相器組合的初始化電路1532。在一些實施例中，對於pMOS柵極，COMP_SET_n和State分別具有圖1中的COMP_SET和State_n的相反極性。在圖1中，對於圖1中的COMP_SET開關，比較器120的OutA是OutA=0，但是在一些實施例中可以被移除。在一些實施例中，對於比較器1520，可以在沒有開關的自動歸零操作之後使用適當的VRAMP電壓執行初始化操作，將OutA=0設置成接地（GND）。

在一些實施例中，STATE_DATA通過nMOS電晶體對連接至狀態鎖存器1540電路。當比較器1520使得字線選擇從WL=1切換到WL=0時，狀態鎖存器1540可以在翻轉時間被固定為狀態=STATE_DATA。ADC記憶體1550可同時存儲位元線資料。可以有意地針對後端ADC存儲電路1500的每個操作的任何合適的ADC範圍給出STATE_DATA=1。

只要如本領域普通技術人員所理解的那樣對DPS圖像感測系統1500的電路進行適當改造，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素就可以被實現為圖15的有源像素1510。

圖16是根據一個或多個實施例的示例後端ADC存儲電路1600的示意圖。後端ADC存儲電路1600可以與圖15的後端ADC存儲電路1500相同或相似，且適用先前的描述。例如，後端ADC存儲電路1600包括比較器1620和寫入控制電路1630，與圖15的比較器1520和寫入控制電路1530相同或相似。寫入控制電路1630包括正回饋電路1631和初始化電路1632。後端ADC存儲電路1600與後端ADC存儲電路1500的不同之處在於，nMOS電晶體對1633被添加到正回饋電路1631中，以分別實現COMP_SET_n和正回饋電路1631的輸出信號兩者的CMOS結構。以此方式，可以使用nMOS電晶體對1633來加速正回饋電路FB的翻轉速度。另外有利地，寫入控制電路1630可在翻轉期間減小直通電流。而且，後端ADC存儲電路1600的比較器1620包含COMP_SET的nMOS開關1621以用於實現額外的裝置性能，例如，在CL較大的情況下防止初始化的較大延遲。在一些實施例中，nMOS開關1621實現為一對電晶體（例如，nMOS電晶體）。以此方式，nMOS開關1621對於ADC操作的更快的初始化操作為有效的。

如本領域普通技術人員所理解的那樣，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素可以被實現為後端ADC存儲電路1600的有源像素。

圖17是根據一個或多個實施例的示例後端ADC存儲電路的示例性操作的時序圖1700。時序圖1700可應用於圖1、15或16中所示的電路中的每一者，注意對於如圖15和16中所示的電路，COMP_SET_n替代COMP_SET且State替代State_n。COMP_SET_n通過反轉COMP_SET來獲得，且State通過反轉State_n來獲得。

時序圖1700可描繪重疊3Q操作的實例。在一些實施例中，WL_SEL可以被設置為1（WL_SEL=1），使得WL在ADC操作中具有與OutB相同的值。在一些實施例中，當WL從邏輯1反轉到邏輯0時，將時間碼（即，ADC碼）寫入到記憶體（例如，ADC記憶體150、1550、1650）。在一些實施例中，寫入並存儲在記憶體中的時間碼表示WL被反轉的時間（即，諸如比較器120、1520、1620的比較器被翻轉的時間）。即，存儲在記憶體中的時間碼是數位化的光強度值。當WL從邏輯1反轉到邏輯0時，在將時間碼寫入到記憶體的基礎上，STATE_DATA被寫入到狀態鎖存器（例如，狀態鎖存器140、1540、1640）。

在一些實施例中，在每個ADC操作之前執行自動歸零操作。為了執行自動歸零操作，COMP_RST可以被設置為1（例如，COMP_RST=1）。在一些實施例中，比較器（例如，比較器電路120）可執行將COMP_SET設定為1（例如，COMP_SET=1）的初始化操作，其可在每一自動歸零操作之後將正回饋電路（例如，正回饋電路131,1531,1631）從鎖定狀態釋放。在一些實施例中，比較器（例如，比較器120、1520、1620）可以執行將COMP_SET_n設置為0（例如，COMP_SET_n=0）的初始化操作。在STATE_DATA被設置為邏輯1的時間段內，當比較器被翻轉時，時間碼（即，ADC碼）被寫入到記憶體並保留到一個ADC迴圈期間的剩餘時間。STATE_DATA的波形根據時間範圍來設計，在該時間範圍內，期望將寫入記憶體的時間碼保留到一個ADC迴圈期間的剩餘時間。將STATE_DATA設置為邏輯0的時間段不限於給定ADC操作的週期中的特定時間段。

時序圖1700示出了三種情況：

情況1-輸出OutB翻轉一次；

情況2–輸出OutB翻轉兩次；以及

情況3-輸出OutB翻轉三次。

如在時序圖1700中所示，當輸出OutB（WL）從邏輯1反轉到邏輯0時，狀態被保持在與STATE DATA相同的值（即，STATE=STATE_DATA）。如圖17所示，在時刻t1啟動的電流ADC操作迴圈中，如果在時間戳記ADC期間，OutB（WL）從邏輯1反轉為邏輯0，例如在時刻t2，當如情況1所示STATE DATA=1時，在時刻t2的時間碼（即，ADC碼）被寫入記憶體（例如，ADC記憶體150、1550、1650），且State被設置為邏輯1（即，State=1）。在一些情況下，將狀態設置為邏輯1使得比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）變為鎖定狀態。由於State在ADC操作的當前週期的剩餘時間內保持在邏輯1（即，State=1），即使當COMP_SET在進入HCG ADC或LCG ADC之前變為邏輯1時，存儲在記憶體中的ADC碼也被保持直到ADC操作的當前週期在時刻t9結束。

如果在時間戳記ADC期間當STATE DATA=0時，OutB（WL）從邏輯1反轉為邏輯0，例如，在時刻t4如情況2和情況3所示，則時刻t4的時間碼（即，ADC碼）被寫入記憶體（例如，ADC記憶體150、1550、1650），並且由於STATE DATA=0，狀態被設置為邏輯0（即，State=0）。由此，在情況2或情況3中，當COMP_SET在HCG ADC開始之前的時刻t5被設置為邏輯1（或COMP_SET_n被設置為邏輯0）時，初始化電路（例如，初始化電路132、1532、1632）將比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）變為解鎖狀態，且HCG ADC已經開始。

在情況2中，在HCG ADC期間，OutB（WL）從邏輯1反轉為邏輯0。例如，在時刻t6，當STATE DATA=1時，時刻t6的時間碼（即，ADC碼）可被寫入記憶體（例如，ADC記憶體150、1550、1650），並且狀態被設置為邏輯1（即，State=1），這使得比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）再次變為鎖定狀態。在情況2中，由於在ADC操作的當前週期的剩餘時間內State被保持為邏輯1（即，State=1），即使在COMP_SET在進入LCG ADC之前變為邏輯1時，在HCG ADC期間存儲在記憶體中的ADC碼也被保持直到ADC操作的當前週期在時刻t9結束。

在情況3中，OutB（WL）在LCG ADC期間從邏輯1反轉到邏輯0，例如，在時刻t8，當STATE DATA=1時，時刻t8的時間碼（即，ADC碼）被寫入記憶體（例如，ADC記憶體150、1550、1650），且State被設置為邏輯1（即，State=1），這使得比較器和正回饋電路進而再次變為鎖定狀態。在情況3中，由於在ADC操作的當前週期的剩餘時間內State被保持為邏輯1（即，State=1），在LCG ADC期間存儲在記憶體中的ADC碼也被保持直到ADC操作的當前週期在時刻t9結束。因此，OutB（WL）在STATE DATE=1期間從邏輯1反轉為邏輯0，OutB（WL）反轉時的時間碼（即，ADC碼）被寫入記憶體（例如，ADC記憶體150、1550、1650），且狀態鎖存器（例如，狀態鎖存器140、1540、1640）保持State=1。這可保持比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）鎖定當前ADC操作週期的剩餘時間。在一些實施例中，STATE_DATA在時戳ADC、HCG ADC和LCG ADC中的每一個僅被設置為邏輯1一次，如圖17所示。在一些實施例中，STATE_DATA可在邏輯1和邏輯0之間交替以實現複雜的ADC操作。

圖18A~圖18B是根據一個或多個實施例的示例資料結構1800和1820的示意圖。在一些實施例中，ADC記憶體150的資料可以用作狀態鎖存器(例如，狀態鎖存器140, 1540, 1640)。在使用ADC記憶體150而不是狀態鎖存器的State（或State_n）的一些實施例中，如下所述，將其存儲在ADC記憶體150中。ADC記憶體150的資料可以配置有標誌位元和資料位元，如圖1所示。在此描述的標誌位元排列非常適合於實施上述實施例，然而本領域技術人員將認識到，可以另外地或替代地使用其他標誌位元排列。

如圖18A所示，資料結構1800可適用於ADC操作，諸如包括時間戳記ADC操作（ADC1）、HCG ADC操作（ADC2）和LCG ADC（ADC3）操作的三階段ADC操作。在一些實施例中，資料結構1800可以包括資料串1802-1806，每個資料串包括標誌位元和ADC位元。例如，第一資料串1802是包括標誌位元1808和資料位元（ADC位元）1810的6位串。第一資料串1802可對應於在第一ADC操作期間的給定時間（例如，圖19中的時間戳記ADC）寫入記憶體（例如，ADC記憶體150、1550、1650）的時間碼。如上所述，時間碼可從時間碼產生器（未示出）提供到讀取/寫入資料匯流排160，且可寫入到記憶體（例如，ADC記憶體150、1550、1650）。第一資料串1802的標誌位元1808包括時間碼（或ADC碼）的最高有效位（MSB），該時間碼（或ADC碼）可在時間戳記ADC期間的某一時刻被寫入記憶體（例如，ADC記憶體150、1550、1650）。第一資料串1802的MSB被指定為邏輯1，使得記憶體響應於比較器（例如，比較器120、1520、1620）的輸出從特定邏輯值（例如，邏輯0）翻轉到相反邏輯值（例如，邏輯1）而保持ADC碼。如圖19所示，第一資料串1802在時間戳記ADC期間從“100000”開始並且遞增至“101111”。在圖19中，第一資料串1802的低5位被稱為ADC碼＜4:0＞。

第二資料串1804也是包括標誌位元1812和資料位元（ADC位元）1814的6位元數據串。第二資料串1804可對應於在第二ADC操作（例如，圖19中的HCG ADC）期間的給定時間寫入記憶體（例如，ADC記憶體150、1550、1650）的時間碼。第二資料串1804的標誌位元1812可包括時間碼（或ADC碼）的最高有效位（MSB），其可在HCG ADC期間的時間被寫入記憶體（例如，ADC記憶體150、1550、1650）。第二資料串1804的MSB可以被指定為邏輯1，使得記憶體可以響應於比較器（例如，比較器120、1520、1620）的輸出從特定邏輯值（例如，邏輯0）翻轉到相反邏輯值（例如，邏輯1）而保持ADC碼。如圖19所示，第二資料串1804在HCG ADC期間從“110000”開始並且遞增至“111111”。

第三資料串1806也是包括標誌位元1816和資料位元（ADC位元）1818的6位元數據串。第三資料串1806可對應於在第三ADC操作（例如，圖19中的LCG ADC）期間的給定時間寫入記憶體（例如，ADC記憶體150、1550、1650）的時間碼。第三資料串1806的標誌位元1816可包括時間碼（或ADC碼）的最高有效位（MSB），其可在LCG ADC期間的時間被寫入記憶體（例如，ADC記憶體150、1550、1650）。第三資料串1806的MSB可以被指定為邏輯0。因而，第三資料串1806的MSB不通過將正回饋電路（例如，正回饋電路131、1531、1631）保持在鎖定狀態來保持ADC碼。在一些實施例中，LCG ADC是如圖19所示的一個ADC週期中的最終ADC操作，且一旦被寫入到記憶體（例如，ADC記憶體150、1550、1650）的ADC碼將不被覆寫，而在週期中靠後的ADC操作時，回應於比較器（例如，比較器120、1520、1620）的輸出，該比較器從特定邏輯值（例如，邏輯0）翻轉到相反的邏輯值（例如，邏輯1）。第三資料串1806在LCG ADC期間從“000000”開始並且遞增到“011111”。

在如圖18B中所示的包括四階段的ADC操作的一個週期的一些實施例中，資料結構1820包括資料串1822‑1828，所述資料串中的每一個包括標誌位元和ADC位元。最後一個ADC（ADC4）的最高有效位元（MSB）資料串1828可被指定為邏輯0。對應於資料串1822-1826的較早的ADC（例如，ADC1、ADC2、ADC3）的每一個的最高有效位（MSB）可被指定為邏輯1。例如，第一資料串1822包括標誌位元1830和資料位元（ADC位元）1832。第二資料串1824包括標誌位元1834和資料位元（ADC位元）1836。第三資料串1826包括標誌位元1838和資料位元（ADC位元）1840。第四資料串1828可以包括標誌位元1842和資料位元（ADC位元）1844。

圖18C是根據一個或多個實施例的示例記憶體陣列1850的示意圖。如圖18C所示，記憶體陣列1850可以使用來自資料結構的記憶體的MSB來實現以下進一步詳細討論的已知記憶體佈局排列的範圍之外的優點。

記憶體陣列1850描繪了2像素配置中的記憶體排列1854的和後端ADC存儲電路的剩餘元件（例如，後端ADC存儲電路115）的兩個實例。在一些實施例中，如圖18C所示，記憶體陣列1850包括例如比較器和寫入控制電路1852（例如，比較器120和寫入控制電路130包括正回饋電路131）的兩個實例。在一些實施例中，每個像素具有比較器和寫入控制電路1852的例子，以及6位記憶體排列1854，其具有與位線B0-B5通信的D0-D5。在一些實施例中，MSB、D5被配置為使得其直接耦合或間接耦合到對應例的寫入控制電路。以此方式，在具有CMOS電平輸出的記憶體的情況下，State的通信和配線在不修改與記憶體排列1854的對準的情況下從記憶體陣列1850引出是相對高效的。這可實現具有DPS成像系統的技術效果，該DPS成像系統具有更低的功耗、快速運算且還允許在一些類型的記憶體設備中使用小的像素尺寸。

圖19是根據一個或多個實施例的後端ADC存儲電路的示例性操作的時序圖。時序圖可應用於與圖1、15或16中所示的電路類似的電路中的每一個。在一些實施例中，應用該時序圖的電路與圖1、15或16中所示的電路中的任一者相同，除了這樣的電路不需要具有狀態鎖存器（例如，狀態鎖存器140、1540、1640），而使用ADC碼的最高有效位（MSB）作為State（或State_n）。此外，時序圖1900適用於圖18A的資料結構1800和1820以及圖18C的記憶體陣列1850。

時序圖1900示出了將狀態控制應用於記憶體陣列1850的資料結構的重疊3Q操作的示例。例如，時間碼的MSB（例如，標誌位元1808、1812、1816的MSB）可被用作State來控制初始化操作。另一個標誌位元對於狀態控制可能不是必需的，但是可用於區分ADC1、ADC2和ADC3的彼此。圖19的時序圖1900中所示的操作和時序與圖17的時序圖1700的不同之處在於，圖19中的STATE_DATA（或ADC碼＜5＞）貫穿LCG ADC被設置為邏輯0，時間碼（或ADC碼＜5＞）的MSB被用作STATE_DATA。STATE_DATA=0保持在最終ADC操作（即，LCG ADC）中。在圖19中，LCG ADC中的狀態資料被設置為邏輯0。

在一些實施例中，在每個ADC操作之前執行自動歸零操作。為了執行自動歸零操作，COMP_RST可以被設置為1（例如，COMP_RST=1）。在一些實施例中，比較器（例如，比較器120、1520、1620）執行將COMP_SET設定為1（例如，COMP_SET=1）的初始化操作，該初始化操作在每一自動歸零操作之後將正回饋電路（例如正回饋電路131, 1531, 1631）從鎖定狀態釋放。在一些實施例中，比較器（例如，比較器120、1520、1620）可執行將COMP_SET_n設定為0（例如，COMP_SET_n=0）的初始化操作。在STATE_DATA被設置為邏輯1的時間段內，當比較器被翻轉時，時間碼（即，ADC碼）被寫入到記憶體並保留到一個ADC迴圈期間的剩餘時間。STATE_DATA（ADC碼＜5＞）被設置為邏輯1，而ADC代碼＜4:0＞ 從“100000”增加到“101111”從鎖定狀態釋放的比較器初始化操作和ADC操作可以類似於以上關於圖17的時序圖1700所描述的來執行。

時序圖1900示出了三種情況：

情況1-輸出OutB翻轉一次；

情況2–輸出OutB翻轉兩次；以及

情況3-輸出OutB翻轉三次。

如在時序圖1900中所示，對於情況1，在時刻t2，當輸出OutB（WL）從邏輯1反轉到邏輯0時，狀態被保持在與ADC碼＜5＞相同的值（即，當OutB反轉時的時間碼的MSB）。如圖19所示，在時刻t1啟動的電流ADC操作週期中，如果在時間戳記ADC期間OutB（WL）從邏輯1反轉為邏輯0，例如，在時刻t2，當如情況1所示ADC碼＜5＞=1（即，MSB=1）時，在時刻t2的時間碼（即，ADC碼）被寫入到記憶體（例如，ADC記憶體150、1550、1650），並且在時刻t2被寫到記憶體的時間碼的MSB作為State從記憶體輸出，State被設置為邏輯1（即，狀態=1）。在一些情況下，將狀態設置為邏輯1使得比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）變為鎖定狀態。由於State在ADC操作的當前週期的剩餘時間內保持在邏輯1（即，State=1），即使當COMP_SET在進入HCG ADC或LCG ADC之前變為邏輯1時，存儲在記憶體中的ADC碼也被保持直到ADC操作的當前週期在時刻t9結束。

對於情況2和3，如果在時間戳記ADC期間OutB（WL）從邏輯1反轉為邏輯0而ADC碼＜5＞=0時，例如，如情況2所示在時刻t3，或者如情況3所示在時刻t4，然後，時刻t3或時刻t4處的時間碼（即，ADC碼）被寫入記憶體（例如，ADC記憶體150、1550、1650），並且由於ADC碼＜5＞=0，State被設置為邏輯0（即，State=0）。由此，在情況2或情況3中，當COMP_SET在HCG ADC開始之前的時刻t5被設置為邏輯1（或COMP_SET_n被設置為邏輯0）時，初始化電路（例如，初始化電路132、1532、1632）將比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）變為解鎖狀態，且HCG ADC已經開始。

在情況2中，在HCG ADC期間，OutB（WL）從邏輯1反轉為邏輯0。例如，在時刻t7，當ADC碼＜5＞=1時，時刻t7的時間碼（即，ADC代碼）被寫入記憶體（例如，ADC記憶體150、1550、1650），並且State被設置為邏輯1（即，State=1），這使得比較器（例如，比較器120、1520、1620）和正回饋電路（例如，正回饋電路131、1531、1631）再次變為鎖定狀態。在情況2中，由於在ADC操作的當前週期的剩餘時間內State被保持為邏輯1（即，State=1），即使在COMP_SET在進入LCG ADC之前變為邏輯1時，在HCG ADC期間存儲在記憶體中的ADC碼也被保持直到ADC操作的當前週期在時刻t9結束。

在情況3中，OutB（WL）在LCG ADC期間（例如在時刻t9）從邏輯1反轉到邏輯0。在時刻t9，STATE DATA=0，因此資料被寫入記憶體（例如，ADC記憶體150、1550、1650），且State被設置為邏輯0（即，State=0）。

圖20是根據一個或多個實施例的示例DPS圖像感測系統2000的示意圖。如上所述，任何有源像素及其元件可以結合到DPS圖像感測系統2000中。在一些實施例中，DPS圖像感測系統2000包括與圖1A的DPS圖像感測系統100A的特徵和部件類似的特徵和部件，且可適用先前的描述。在一些實施例中，DPS圖像感測系統2000可被改造為包括與圖1B的DPS圖像感測系統100B的特徵和部件類似的特徵和部件，且可適用先前的描述。DPS圖像感測系統2000包含具有高密度記憶體的小區域，這可以提高效率且可以容易地排列。在一些實施例中，即使當應用許多ADC反覆運算時，也可以用一個鎖存器電路執行寫入控制。以此方式，DPS圖像感測系統2000可以提供具有獨立排列的比較器和記憶體區域的簡單而穩健的排列，從而提供使用小佔用面積的記憶體的有效使用。另外，如以下進一步詳細討論的，標誌位元和ADC資料的靈活組合可以有效地分配記憶體。

在一些實施例中，DPS圖像感測系統2000包括有源像素2010、比較器2020、包含狀態鎖存器2040的寫入控制電路2030以及可操作地耦合到讀/寫資料匯流排2060的ADC記憶體2050。在一些實施例中，有源像素2010包括像素內橫向溢出集成電容器（lateral overflow integration capacitor，LOFIC）。在一些實施例中，有源像素2010可以與圖2A和圖2B的有源像素210類似地起作用，且可適用先前的描述。如以上所討論，有源像素2010可以被配置成用於借助於感應電子漂移電流的雙向電荷轉移和完全電荷轉移。在一些實施例中，有源像素2010包括光電二極體（PD）、傳輸柵極（TG）、浮動擴散節點（FD）、以及一個或多個控制電晶體（例如，RST、DCG、Vbn_sf）。有源像素2010在本文中可互換地稱為第一層晶片上感測器（SOC）像素、第一層SOC有源像素和/或SOC有源像素。

在一些實施例中，比較器2020、寫入控制電路2030、狀態鎖存器2040和ADC記憶體2050可以形成第二層專用積體電路（ASIC）有源像素。第二層ASIC有源像素在本文中可互換地稱為第二層有源像素和/或第二層ASIC像素。

在一些實施例中，寫入控制電路2030和/或狀態鎖存器2040可以促進ADC記憶體2050的狀態控制。如以下進一步詳細討論的，DPS圖像感測系統2000可實現在寫入控制電路2030上實現的新穎的寫入控制方案，用於在具有有效的記憶體使用的小像素區域的DPS中進行多個ADC操作。例如，在一些實施例中，狀態鎖存器2040獨立於n位ADC記憶體2050和控制比較器2020操作地工作。標誌位元2052可實施為ADC ID。在一些實施例中，標誌位元2052可作為與ADC資料位元2054組合的n位元ADC記憶體2050的一部分被寫入。

在一些實施例中，可以根據以下方法應用經由寫入控制電路2030實現的用於多個ADC操作的寫入控制： 在第一種情況下，其中，從狀態鎖存器2040輸出狀態=0，可以啟動寫入記憶體（例如，ADC記憶體2050）的寫入操作，且可經由比較器2020翻轉來寫入資料。 在第二種情況下，其中，從狀態鎖存器2040輸出狀態=1，可以禁用寫入操作。

在一些實施例中，狀態鎖存器2040可根據以下寫入方案進行操作： 將狀態初始化為狀態=0； 提供控制信號COMP_CHECK作為每個ADC操作的視窗期； 基於在視窗期輸出的比較器（例如，比較器2020）確定狀態=0還是狀態=1； 一旦狀態轉變為狀態=1，記憶體（例如，ADC記憶體2050）不能被寫入且記憶體保持最後的ADC資料；以及 ADC ID的標誌位元與用於每個ADC操作的ADC資料組合。

如本文中所描述，僅使用1個鎖存電路（例如，狀態鎖存器2040）來控制ADC操作的多次反覆運算，且該鎖存電路在使用上比ADC操作的多次反覆運算更有效。在一些實施例中，標誌位元2052可以靈活地與ADC記憶體2050中的ADC資料位元2054組合以獲得最有效的記憶體使用。此外，控制信號COMP_CHECK在此還可互換地稱為“COMP_CHECK”和/或比較器檢查信號。

ADC記憶體2050可以包括字線（WL）和N位線（BL）（例如，位線m到位線N-m），且該N位線可以作為讀/寫資料匯流排2060操作。字線和位元線的結構取決於由DPS圖像感測系統2000實現的記憶體的類型。例如，ADC記憶體2050可實現SRAM記憶體結構，使得位元線是差分線對。在一些實施例中，ADC記憶體2050可以利用快閃記憶體結構、DRAM記憶體結構、非易失性記憶體設備、易失性記憶體、其他類型的固態記憶體設備和/或磁片驅動記憶體設備。

在一些實施例中，ADC操作可作為ADC記憶體2050上的寫入操作來執行。寫入控制電路2030可以基於比較器2020的輸出（例如，輸出COMP_OUT）控制字線WL。讀/寫資料匯流排2060可以提供與斜坡波形VRAMP同步的計數器資料。輸出COMP_OUT的翻轉時的計數器資料存儲在ADC記憶體2050中。寫入的記憶體資料可以被讀取並且由信號WL_READ控制。

在一些實施例中，數位像素感測器針對小像素大小需要物理區域（例如，晶片上空間）的有效使用。對於有源像素具有不同靈敏度的多個ADC操作可有效地用於高動態範圍。為了節省記憶體區域，ADC資料可以被存儲在記憶體（例如，ADC記憶體2050）中，其中，標誌位元2052被用作識別字以區分每個ADC操作。在一些實施例中，可以應用1位元狀態鎖存器（例如，狀態鎖存器2040）以用於有效的記憶體使用。狀態鎖存器2040被獨立地安排在DPS圖像感測系統2000中作為寫入控制電路2030的一部分。這樣做可以提供穩健的架構並改進已知的記憶體寫入方案，已知方案的標誌位元記憶體與資料位元記憶體分離，並且還能夠用作寫入控制電路2030的一部分。

只要對DPS圖像感測系統2000的電路進行適當改造，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素就可以如本領域普通技術人員所理解的那樣，分別被實現為的有源像素110或的有源像素110。

圖21是根據一個或多個實施例的包括寫入控制電路2130和資料記憶體的示例DPS圖像感測系統2100的示意圖。DPS圖像感測系統2100是圖20的DPS圖像感測系統2000的示例性實施例，且可適用先前的描述。在一些實施例中，寫入控制電路2130可以包括狀態鎖存器2140和一個或多個寫控制電晶體2142。寫入控制電路2130通過設置STATE_RST=1並且通過使字線（WL）連接到WL_WRITE、來自COMP_OUT的信號來初始化為零狀態（例如，狀態=0）。在一些實施例中，COMP_CHECK可以被設置為1（例如，COMP_CHECK=1）並且被應用以確定在每個ADC操作期間的適當時間COMP_OUT已翻轉（例如，COMP_OUT= 1）或未翻轉（例如，COMP_OUT= 0），這在下面進一步詳細討論。

只要對DPS圖像感測系統2100的電路進行適當改造，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素就可以如本領域普通技術人員所理解的那樣，被實現為圖21的DPS圖像感測系統2100的有源像素。

圖22是根據一個或多個實施例的ADC的示例性操作的時序圖2200。時序圖2200可以描述2Q ADC操作。例如，5位記憶體可以被分配為1個標誌位元和4個ADC資料位元。在一些實施例中，2Q操作可以與時間戳記ADC和線性ADC組合。這實現了使讀取操作和電路不那麼複雜的技術效果，因為不需要狀態鎖存器資料來執行讀取。另外，一個組合標誌位元和ADC資料位元的存儲庫被讀取。這有利於在像素尺寸受線數限制時改善小像素的附加技術特徵。記憶體陣列通常是高度密集的，並且因此簡化佈線方案導致即使需要額外的狀態鎖存器的像素尺寸也更小。

在時序圖2200中，對於情況1，可應用COMP_CHECK=1，包括結束於ADC週期的時間戳記ADC部分的時刻。當比較器2120在時間戳記ADC的第一ADC期間翻轉時，在時刻t2，比較器2120的輸出在第一ADC結束時變為COMP_OUT=1，並且狀態值也變為State=1。如情況1所示，任何時間都可用於COMP_CHECK直到並包括第一ADC結束時，即在時刻t3的COMP_CHECK=1 。State=1的狀態表明字線WL連接到WL_READ。這意味著記憶體在狀態=1之後不被過度寫入。在時刻t4，比較器2120從邏輯1狀態翻轉到邏輯0狀態，然而，State仍保持在邏輯1狀態。在時刻t5，比較器2120在ADC操作的線性ADC部分期間再次翻轉到邏輯1狀態（例如，COMP_OUT=1）。然而，在情況1中，State通過線性ADC部分保持固定在State=1，直到在時刻t8處ADC操作結束。

在時序圖2200中，對於情況2，當比較器2120在時間戳記ADC的第一ADC期間未翻轉時，寫入控制電路2130將狀態保持在狀態=0，並且字線WL仍可以連接至WL_WRITE。在時刻t7，在線性ADC部分期間，比較器2120從邏輯0翻轉到邏輯1（例如，COMP_OUT=1），且狀態也翻轉到State=1。在一些情況下，記憶體可接著在下一（例如，後續）線性ADC期間寫入。

圖23A~圖23C是根據一個或多個實施例的示例性資料結構2300、2320和2340的示意圖。資料結構2300、2320和2340可表示具有標記位元和ADC資料位元的組合的ADC資料結構。一些實施例包括四次ADC例，如由圖23B和圖23C的資料結構2320和2340分別展示的。在一些實施例中，三次ADC具有比四次ADC例更少的優點。

圖23A的資料結構2300對應於三個ADC例。在圖23A中，如果標誌位元被獨立安排，則資料結構2300可以包括2個標誌位元。ADC的ADC資料位元可變成資料結構2300中的N-2位元。在一些實施例中，數位像素感測器系統可以使能1.5標誌位元使用，如資料結構2300所示。每個標誌位元可以針對ADC1被指定為“0 0”，針對ADC2被指定為“0 1”，並且針對ADC3被指定為“1”。因此，可以為ADC3指定N-1位。因此，更高的解析度可用於相同的存儲位元，用於寫入控制的一個狀態鎖存器可以是有效的系統的給定物理區域。更進一步，使用一個狀態鎖存器的寫入控制提高了像素結構的穩健性和簡單性，這進而在增加ADC操作的數量時提供了顯著的技術優勢。

圖23B和圖23C的資料結構2320和2340分別示出了包括四個ADC的使用例的實例。在資料結構2320中，兩（2）個標誌位元被均等地分配給四個ADC操作中的每個，並且每個解析度是N-2位。在資料結構2340中，採用不同的標誌位元和解析度方案。例如，對於更高解析度的ADC操作（例如，ADC4），N-1 ADC資料位元可用1個標誌位元。作為ADC4，在資料結構2340的示例中，包括N1 ADC資料位元和1個標誌位元，較低解析度的ADC操作（例如，ADC1和ADC2）可以是N3 ADC資料位元加上3個標誌位元作為折中。這可使資料結構2340甚至在使用一個ADC時仍實現更高的解析度，這對於數位像素感測器（例如，感測前端電路112）的多個ADC操作是有利的。資料結構2320和2340的靈活標誌位元排列可賦予提高記憶體使用效率的技術效果。

圖24是根據一個或多個實施例的ADC的示例性操作的時序圖2400。在一些實施例中，時序圖2400描述了利用寫入控制電路（如圖21的寫入控制電路2130）的三個ADC量化操作。在時序圖2400中，ADC狀態包括時間戳記ADC操作和兩個線性ADC操作。在一些實施例中，兩個線性ADC操作中的一個可配置用於低轉換增益（LCG），兩個線性ADC操作中的一個可配置用於高轉換增益（HCG）。可以在一個曝光時段（例如，DPS圖像感測系統2100的像素暴露於入射光的時間段）期間執行三個ADC操作。在一些實施例中，如時序圖2400中的ADC代碼所示，用標記位元實現5位元記憶體情況。

時序圖2400包括展示了比較器2120的三種不同行為的三種使用情況。在第一種情況下，“情況1”，存在大的信號電平。在情況1中，在第一ADC操作（例如，時間戳記ADC操作）期間，比較器（例如，比較器2120）在時刻t3處從邏輯0翻轉到邏輯1（例如，COMP_OUT=1）。隨後，狀態從State=0翻轉到State=1。在狀態變為State=1之後，記憶體不被寫入ADC記憶體2150，且保持第一ADC資料位元。

在第二種情況下，“情況2”，存在中等水準的信號電平。在情況2中，在第二ADC操作（例如，時間戳記ADC操作）期間，比較器（例如，比較器2120）在時刻t5處從邏輯0翻轉到邏輯1（例如，COMP_OUT=1）。隨後，狀態從State=0翻轉到State=1。另外，在第二ADC操作（例如，LCG ADC操作）期間，當COMP_CHECK=1時，存儲第二ADC資料位元。

在第三種情況下，“情況3”，存在低信號電平。在情況3中，在第二ADC操作期間，比較器（例如，比較器2120）在時刻t7處從邏輯0翻轉到邏輯1（例如，COMP_OUT=1）。然而，在情況3中，因為當比較器翻轉時COMP_CHECK=0，所以狀態可保持為State=0。可為LCG ADC操作中的非常小的信號項指定COMP_CHECK=0。可以在第三ADC操作（例如，HCG ADC操作）期間重寫記憶體（例如，ADC記憶體2150）。

圖25是根據一個或多個實施例的包括比較器2520、寫入控制電路2530和狀態鎖存器2540的DPS圖像感測系統2500的示意圖。在一些實施例中，DPS圖像感測系統2500的一個或多個元件可被包含在DPS圖像感測系統2000內。寫入控制電路2530包括正回饋電路2531，其輸出回饋信號FB。在正回饋電路2531將FB從0翻轉到1之後，不管比較器2520的輸出‘OutA’的值如何，都可以保持FB=1。然後，COMP_SET被設置為1（例如，COMP_SET=1）用於初始化操作，以將寫入控制電路2530的OutB設置為1（例如，OutB=1），並將FB設置為0（例如，FB=0）。

在一些實施例中，初始化操作通過設置State=0開始。當COMP_SET_n也被設置為1（例如，COMP_SET_n=0）時，隨著OutB變為1（例如，OutB=1），初始化完成。狀態鎖存器2540可以輸出“State”以控制初始化操作，並且比較器2520僅針對被設置為0的狀態（例如，State=0）工作。

在一些實施例中，比較器2520的操作可以是： 使用復位電平VRAMP和COMP_RST=1進行自動歸零操作； 在COMP_RST變為COMP_RST=0之後，利用COMP_SET_n=0並且利用處於起始電平的VRAMP完成初始化操作。另外，當State=0時,OutB變為OutB=1或者當State=1時OutB=0; 在前一種情況下執行VRAMP的斜升操作，當比較器2520翻轉時，ADC資料可被寫入ADC記憶體。另外，OutB保持在OutB=0，且因為字線WL=0，因而資料不被寫入到記憶體。

在一些實施例中，由COMP_SET_n控制的在OutA與GND之間的開關可被移除，因為在自動歸零操作之後可用合適的VRAMP電壓設置OutA=0（例如，GND）。由於COMP_SET_n=0，OutB變為OutB=1，且State=0被添加適當的VRAMP電壓。在一些實施例中，STATE_DATA可連接到狀態鎖存器2540並且可使用開關通過nMOS電晶體對與兩個反相器組合，如圖25中所示。在這種情況下，當比較器2520使字線WL從1變為0（例如，從WL=1至WL= 0）時，在比較器2520的翻轉中，狀態節點被固定為State=STATE_DATA。ADC記憶體（例如，ADC記憶體2050）還可同時存儲位元線資料。有意地控制STATE_DATA以設置為適當的狀態。

只要對DPS圖像感測系統2500的電路進行適當改造，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素就可以如本領域普通技術人員所理解的那樣，被實現為圖25的DPS圖像感測系統2500的有源像素。

圖26是包括比較器2620、寫入控制電路2630和狀態鎖存器2640的示例DPS圖像感測系統2600的示意圖。在一些實施例中，與圖25的寫入控制電路2530相比，nMOS電晶體2634可以被添加到寫入控制電路2630，以作為COMP_SET_n信號和FB信號兩者的CMOS結構。在一些實施例中，可以用nMOS電晶體2634加速寫入控制電路2630的正回饋電路的翻轉。還可以在比較器2620的OutA與接地（GND）之間向寫入控制電路2630添加nMOS開關。這可防止在對電容器CL的較大值執行DPS圖像感測系統2600的初始化時的大延遲。

只要對DPS圖像感測系統2600的電路進行適當改造，由圖2A‑圖14的實施例所描述的任何一個或多個有源像素就可以如本領域普通技術人員所理解的那樣，被實現為圖26的DPS圖像感測系統2600。

圖27是根據一個或多個實施例的ADC的示例性操作的時序圖2700。在一些實施例中，時序圖2700描述三次量化操作的重疊，其可以使用圖26的比較器2620。在一些實施例中，時序圖2700所描述的三個量化操作與圖24的時序圖2400中所描述的三個量化操作相同或相似，但是，HCG ADC操作和LCG ADC操作的順序相反。

如在時序圖2700中所示，在HCG ADC操作期間，期望將用於高VRAMP電壓下翻轉的暗信號存儲為HCG ADC資料，並且期望將用於低VRAMP電壓下翻轉的亮信號電平被LCGADC資料覆寫。在時序圖2700中，呈現了三種使用情況：情況1、情況2和情況3。在情況1中，輸出OutB從邏輯0翻轉到邏輯1一次。在情況2中，輸出OutB從邏輯0翻轉到邏輯1兩次。在情況3中，輸出OutB從邏輯0翻轉到邏輯1三次。當OutB從1翻轉到0（例如，OutB=1到OutB=0）時，如果STATE_DATA=1，則狀態可以從0變為1（例如，狀態=0到狀態=1）。

在一些實施例中，可以多次應用如圖25~圖26中所示的正回饋電路和狀態鎖存器結構（例如，狀態鎖存器2640）的組合。例如，圖21的比較器2120不能執行上述操作，因為當COMP_CHECK=1時，狀態鎖存器2140回應於檢測到OutA=0而將狀態轉變為1（例如，狀態=1）。存儲在HCG ADC操作中的資料可被預翻轉，而不是使用LCG ADC操作來重寫資料，然而翻轉時間被反轉。因此，DPS圖像感測系統2100採用在此具體使用情況下可能有問題的控制方案。另一方面，DPS圖像感測系統2500可以更適合於這種特定情況，因為當比較器2520翻轉時，狀態鎖存器2540的狀態信號是STATE_DATA，使得DPS圖像感測系統2500比DPS圖像感測系統2100更靈活以用於上述使用情況。

圖28A~圖28C是根據一個或多個實施例的示例性資料結構的示意圖。是根據一個或多個實施例的示例性資料結構2800、2820和2840的示意圖。在此另外描述的是一個或多個實施例涉及一種用於使用資料結構2800、2820和/或2840為數位像素感測器系統中的多個ADC操作提供有效的記憶體使用的方法。資料結構2800、2820和2840被配置成用於具有像素結構的系統中，該像素結構包括：有源像素，所述有源像素具有光電二極體、比較器、n位元記憶體、用於狀態控制的狀態鎖存器或其他部件。例如，資料結構2800、2820和2840可以與DPS成像感測系統（如DPS圖像感測系統2000）一起使用。在一些實施例中，資料結構2800、2820和2840可以被配置用於在寫入控制電路中使用，如圖1的寫入控制電路130、圖20的寫入控制電路2030以及在此描述的其他寫入控制電路。如上文所論述，狀態鎖存器的電路可獨立於記憶體和控制比較器操作而工作。在一些實施例中，記憶體中可以用作ADC識別字的標誌位元，作為n位元記憶體的一部分被寫入並且與ADC資料（例如，ADC資料位元）組合。

圖28A的資料結構2800可被配置成用於執行三次ADC操作的情況。資料結構2820和2840各自被配置用於在執行四個ADC操作的情況。對於許多DPS系統，無論實現的是哪種類型的記憶體（例如，SRAM、DRAM等），大部分區域由記憶體部分消耗。這在執行多個ADC操作的情況下尤其可能出現，因為每個ADC操作至少需要第N位元記憶體。

在一些實施例中，用於多個ADC操作的寫入控制電路（例如，寫入控制電路2030）可利用資料結構2800、2820和/或2840。在一些實施例中，資料結構2800、2820和2840可組合標誌位元和ADC資料位元。資料結構2800、2820和2840通過展現各種解析度分配的靈活性，來提供記憶體的有效使用。使用不同長度的標誌位元和ADC資料位元的組合，對每個ADC操作應用不同的ADC解析度，賦予提供標誌位元和ADC資料位元的靈活通信的技術效果，可以以高效的方式被分配給記憶體。不管執行了多少ADC操作，都將較高解析度分配給N-1 ADC數據位元。另外，使用最高有效位元（MSB）用於狀態控制可節省所使用的記憶體位元的數目。

在一些實施例中，資料結構2800使得能夠使用1.5個標誌位元。對於資料結構2800，與第一ADC操作（例如，ADC1）相關聯的標誌位元可以被指定值“0 0”，“與第二ADC操作（例如，ADC2）相關聯的標誌位元可以被指定值“0 1”，以及與第三ADC操作（例如，ADC3）相關聯的標誌位元可以被指定值“1”。資料結構2800使得能夠為最後的ADC操作（例如，ADC3）指定N-1個位，從而使在相同記憶體位上可獲得更高的解析度。在一些實施例中，可包括一個狀態鎖存器用於寫入控制，同時也是區域有效的。一些實施例可包括兩個標誌位元和用於一個寫入控制信號的邏輯電路。在一些實施例中，具有一個狀態鎖存器的寫入控制電路使得簡化的像素結構變得簡單，對於增加的ADC操作量具有改進的效率。

在一些實施例中，資料結構2820包括四個ADC操作。對於資料結構2820，與第一ADC操作（例如，ADC1）相關聯的標誌位元可以被指定值“0 0 0”，“與第二ADC操作（例如，ADC2）相關聯的標誌位元可以被指定值“0 0 1”，“與第三ADC操作（例如，ADC3）相關聯的標誌位元可以被指定值“0 1”，且與第四ADC操作（例如，ADC4）相關聯的標誌位元可以被指定值“1。”  資料結構2820包括用於第一和第二ADC操作的3位元標誌位元、用於第三ADC操作的2位元標誌位元、以及用於第四ADC操作的1位元標誌位元。另外，ADC資料位元對於第一和第二ADC操作可以是N-3位，對於第三和第四ADC操作可以是N-2位。

在一些實施例中，資料結構2840包括四個ADC操作，且每個解析度（例如，每個ADC操作的解析度）可以是N-2位。對於資料結構2840，與第一ADC操作（例如，ADC1）相關聯的標誌位元可以被指定值“0 0”，“與第二ADC操作（例如，ADC2）相關聯的標誌位元可以被指定值“0 1”，“與第三ADC操作（例如，ADC3）相關聯的標誌位元可以被指定值“1 0”，與第四ADC操作（例如，ADC4）相關聯的標誌位元可以被指定值“1 1。”

如果標誌位元被指定，如在資料結構2820和2840中，最高有效位元可用作狀態信號。例如，由資料結構2820存儲的最後的ADC操作的最高有效位是“1”。由資料結構2820存儲的其他ADC操作中的每個操作的最高有效位是“0”。資料結構2820和2840使得標誌位元排列靈活，這賦予了改善數位像素感測系統的記憶體使用效率的技術效果。

在權利要求中，置於括弧之間的任何參考符號不應被解釋為限制權利要求。詞語“包含（comprising）”或“包括（including）”不排除除了權利要求中列出的元件或步驟之外的存在。在列舉若干裝置的裝置權利要求中，這些裝置中的若干個可由硬體的其中一個以及同一物件體現。元件前面的詞語“一”或“一個”不排除存在多個這樣的元件。在列舉若干裝置的任意裝置權利要求中，這些裝置中的若干個可由硬體的其中一個以及同一物件體現。在相互不同的從屬權利要求中敘述了某些元件的唯一事實並不意味著這些元件不能組合使用。

儘管以上提供的描述提供了基於目前被認為是最實用和優選的實施例的說明的目的細節，應當理解，這樣的細節僅用於該目的，本公開不限於明確公開的實施例，但相反，旨在覆蓋在所附權利要求的精神和範圍內的修改和等效排列。例如，應當理解，本公開預期，在可能的程度上，任何實施例的一個或多個特徵可以與任何其他實施例的一個或多個特徵組合。

參考以下列舉的實施例提供附加的舉例實施例：

A1.一種後端模數轉換（ADC）存儲電路，所述後端ADC存儲電路包括：比較器，其操作性地耦合至有源像素並被配置成用於接收所述有源像素的輸出；寫入控制電路；ADC記憶體，其可操作地耦合到所述寫入控制電路；以及狀態鎖存器，其可操作地耦合到所述寫入控制電路，所述狀態鎖存器被配置為控制對所述ADC記憶體的寫入是啟用還是停用。

A2.如實施例A1所述的後端ADC存儲電路，其中，使用所述狀態鎖存器來控制ADC操作。

A3.如實施例A2所述的後端ADC存儲電路，其中，所述狀態鎖存器被配置成用於輸出1位元布林控制信號以控制所述ADC操作。

A4.根據實施例A1-A3中任一實施例所述的後端ADC存儲電路，其中所述ADC操作包括時間戳記ADC操作、高轉換增益ADC操作或低轉換增益ADC操作中的至少一者。

A5.根據實施例A1-A4中的任一實施例所述的後端ADC存儲電路，其中從所述狀態鎖存器輸出的控制信號通過翻轉可操作地耦合到所述ADC記憶體的字線控制對所述ADC記憶體的寫入是啟用還是停用。

A6.根據實施例A1-A5中任一實施例所述的後端ADC存儲電路，其中，所述寫入控制電路包括：正回饋電路，其被配置成用於接收來自所述比較器的輸出作為第一輸入並接收所述正回饋電路的輸出作為第二輸入。

A7.根據實施例A6所述的後端ADC存儲電路，其中，所述正回饋電路包括反相器。

A8.根據實施例A1-A7中任一實施例所述的後端ADC存儲電路，其中所述寫入控制電路包括：初始化電路，其包括一對電晶體，該對電晶體被配置用作反及閘。

A9.根據實施例A7-A8中任一實施例所述的後端ADC存儲電路，其中，當所述正回饋電路的輸出是第一值時，所述正回饋電路處於鎖定狀態。

A10.根據實施例A9所述的後端ADC存儲電路，其中，所述第一值包括邏輯0或邏輯1。

A11.根據實施例A8-A10所述的後端ADC存儲電路，其中，所述初始化電路被配置為使用從所述狀態鎖存器輸出的控制信號來釋放所述正回饋電路的所述鎖定狀態。

A12.根據實施例A1A10中任一實施例所述的後端ADC存儲電路，其中所述寫入控制電路包括：正回饋電路，其包括與所述比較器的輸出相關聯的第一電晶體以及與所述正回饋電路的輸出相關聯的第二電晶體；以及初始化電路,其包括由第三電晶體和第四電晶體形成的電晶體對。

A13.根據實施例A12所述的後端ADC存儲電路，其中，對於所述第一電晶體的柵極的邏輯狀態或所述第二電晶體的柵極的邏輯狀態為高，所述寫入控制電路的輸出為第一值；對於所述第三電晶體的柵極的邏輯狀態和所述第四電晶體的柵極的邏輯狀態均為低，所述寫入控制電路的輸出為第二值。

A14.根據實施例A12-A13中任一實施例所述的後端ADC存儲電路，其中，對於所述第三電晶體的柵極的邏輯狀態或所述第四電晶體的柵極的邏輯狀態為高，所述寫入控制電路的輸出為第一值；或者，對於所述第三電晶體的柵極的邏輯狀態和所述第四電晶體的柵極的邏輯狀態均為低，所述寫入控制電路的輸出為第二值。

A15.根據實施例A13-A14中任一實施例所述的後端ADC存儲電路，其中所述第一值包括邏輯1且所述第二值包括邏輯0；或者所述第一值包括邏輯0且所述第二值包括邏輯1。

A16.如實施例A1-A15中任一項所述的後端ADC存儲電路，其中，所述寫入控制電路包括被配置為執行讀取操作的讀/寫控制電路。

A17.一種成像系統，包括：所述有源像素；以及實施例A1-A16中任一實施例所述的後端ADC存儲電路。

A18.如實施例A17所述的成像系統，其中，所述比較器操作地耦合到所述有源像素。

B1.一種成像系統，包括：有源像素；比較器，操作性地耦合至所述有源像素並被配置為接收所述有源像素的輸出；以及可操作地耦合到所述有源像素的後端模數轉換（analog-to-digital conversion ，ADC）存儲電路，所述後端ADC存儲電路包括：讀/寫控制電路；ADC記憶體，操作性地耦合到讀/寫資料匯流排和所述讀/寫控制電路；以及可操作地耦合到所述讀/寫控制電路和所述ADC記憶體的狀態鎖存器。

B2.根據實施例B1所述的成像系統，其中所述讀/寫控制電路包括：反及閘，其可操作地耦合到所述狀態鎖存器；反或閘，其可操作地耦合到所述比較器；以及開關，其配置為耦合所述反及閘和所述反或閘，其中：該反及閘將從狀態鎖存器輸出的第一信號和用於設置讀/寫控制電路的第二信號作為輸入，所述反或閘將比較器輸出的比較器輸出信號和反及閘輸出的與非輸出信號作為輸入。

B3.根據實施例B2所述的成像系統，進一步包括：反相器件，所述反相器件操作性地耦合至所述反或閘和所述ADC記憶體，從而使得所述反相器件使所述反或閘的輸出的值反相。

B4.根據實施例B3所述的成像系統，其中，為了開始模數轉換過程，所述第二信號被設置為第一值，使得所述開關將所述反及閘與所述反或閘耦合，並且所述比較器輸出的信號輸出具有輸出值。

B5.根據實施例B3-B4中任一項所述的成像系統，其中，回應於所述第一信號被設置為第二值：所述反及閘的輸出具有值0並且所述反或閘的輸出具有值1，且所述比較器（i）由所述反相器件的輸出端處的具有值0的節點初始化，並且（ii）使所述第二信號具有值0。

B6.根據實施例B4所述的成像系統，其中，所述第一值是邏輯1或邏輯0，所述第二值是邏輯0或邏輯1，且所述輸出值為0。

B7.根據實施例B3~B6中任一項所述的成像系統，其中回應於所述第一信號被設置為值0，在所述第二信號被設置為具有值0之後，所述反相器件的輸出端處的節點被保持在值1。

B8.根據實施例B3~B7中任一項所述的成像系統，其中，回應於所述第一信號被設置為值1，通過所述比較器將資料寫入ADC記憶體。

B9.如實施例B3~B8中任一項所述的成像系統，其中通過將所述比較器重定信號設置成具有值1來對所述比較器執行自動歸零操作，其中比較器將（i）比較器重定信號或有源像素的輸出、以及（ii）在復位電平處設置的斜坡電壓作為輸入。

B10.根據實施例B9所述的成像系統，其中通過將所述比較器靜止信號設置為具有值1來在每個ADC操作之前執行所述自動歸零操作。

B11.如實施例B9~B10中任一項所述的成像系統，其中，在所述自動歸零操作之後對所述比較器執行初始化操作，其中，所述初始化操作包括在所述反相器件的輸出端處的節點轉向，回應於所述第二信號被設置為從值1到值0的值。

B12.如實施例B11所述的成像系統，其中對於從所述狀態鎖存器輸出的所述第一信號被設置為值1，所述反相器件的輸出處的節點具有值0，以及對於從狀態鎖存器輸出的第一信號被設置為值0，所述反相器件的輸出處的節點保持在值1。

B13.如實施例B3~B12中任一項所述的成像系統，進一步包括：一對nMOS電晶體，其可操作地耦合到所述狀態鎖存器。

B14.如實施例B3~B13中任一項所述的成像系統，其中，所述讀/寫控制電路進一步包括nMOS電晶體，其中，所述nMOS電晶體增大所述反相器件的輸出端處的節點的值切換的速度。

B15.如實施例B1~B14中任一項所述的成像系統，其中，用於在所述ADC記憶體中存儲資料的資料結構包括被配置用於所述後端ADC存儲電路的狀態控制的標誌位元。

C1.一種後端模數轉換（ADC）電路，包括：讀/寫控制電路；ADC記憶體，操作性地耦合到讀/寫資料匯流排和所述讀/寫控制電路；以及可操作地耦合到所述讀/寫控制電路和所述ADC記憶體的狀態鎖存器，其中，所述後端ADC存儲電路可操作地耦合至比較器，所述比較器被配置為接收有源像素的輸出，其中所述讀/寫控制電路包括：反及閘，其可操作地耦合到所述狀態鎖存器；反或閘，其可操作地耦合到所述比較器；開關，其配置為耦合所述反及閘和所述反或閘，其中：該反及閘將從狀態鎖存器輸出的第一信號和用於設置讀/寫控制電路的第二信號作為輸入，所述反或閘將比較器輸出的比較器輸出信號和反及閘輸出的與非輸出信號作為輸入；以及反相器件，所述反相器件操作性地耦合至所述反或閘和所述ADC記憶體，從而使得所述反相器件使所述反或閘的輸出的值反相。

C2.如實施例C1所述的後端ADC存儲電路，其中，為了開始模數轉換過程，所述第二信號被設置為值1，使得所述開關將所述反及閘與所述反或閘耦合，並且所述比較器輸出的信號輸出具有值0。

C3.如實施例C1~C2中任一項所述的後端ADC存儲電路，其中：回應於所述第一信號被設置為值1：所述反及閘的輸出具有值0並且所述反或閘的輸出具有值1，且所述比較器（i）由所述反相器件的輸出端處的具有值0的節點初始化，並且（ii）使所述第二信號具有值0。

C4.如實施例C1~C3中任一項所述的後端ADC存儲電路，其中響應於所述第一信號被設置為值0，在所述第二信號被設置為具有值0之後，所述反相器件的輸出端處的節點被保持在值1。

C5.如實施例C1~C4中任一項所述的後端ADC存儲電路，其中通過將所述比較器重定信號設置成具有值1來對所述比較器執行自動歸零操作，其中比較器將（i）比較器重定信號或有源像素的輸出，（ii）在復位電平處設置的斜坡電壓作為輸入；以及通過將所述比較器重定信號設置為具有值1以在每個ADC操作之前執行所述自動歸零操作。

C6.如實施例C1~C5中任一項所述的後端ADC存儲電路，其中對於從所述狀態鎖存器輸出的所述第一信號被設置為值1，所述反相器件的輸出處的節點具有值0，以及對於從狀態鎖存器輸出的第一信號被設置為值0，所述反相器的輸出處的節點保持在值1。

D1.一種有源像素，其在具有完全像素內電荷轉移功能的數位像素感測器（DPS）成像系統中使用，所述有源像素包括：第一光電二極體；第一傳輸柵極，操作性地耦合至所述第一光電二極體；以及第二傳輸柵極，操作性地耦合至所述第一光電二極體，其中，所述第一傳輸柵極和所述第二傳輸柵極位於所述第一光電二極體的相對側，其中：所述第一光電二極體內的電子漂移電流引起所述第一光電二極體的電荷到所述第一傳輸柵極和所述第二傳輸柵極的兩個方向的電荷傳輸。

D2.根據實施例D1所述的有源像素，其中：對應於所述電子漂移電流的電子流從所述第一光電二極體的第一側被引導到所述第一光電二極體的第二側；第一傳輸柵極和第二傳輸柵極位於第一光電二極體的第二側。

D3.根據實施例D1-D2中的任一項所述的有源像素，其中所述第一傳輸柵極以及所述第二傳輸柵極包括與多晶矽層相交的有源層和被配置為浮動擴散層的電荷阱層。

D4.根據實施例D1-D3中的任一項所述的有源像素，還包括：第一浮動擴散節點，其操作地耦合到所述第一傳輸柵極；以及第二浮動擴散節點，其可操作地耦合到所述第二傳輸柵極。

D5.根據實施例D1-D3中的任一項所述的有源像素，還包括：浮動擴散節點，其可操作地耦合到所述第一傳輸柵極；以及漏極，所述漏極可操作地耦合至所述第二傳輸柵極並被配置成用於接收由所述第二傳輸柵極輸出的電荷。

D6.根據實施例D1-D5中任一項所述的有源像素，其中回應於施加到所述有源像素的電場而產生所述電子漂移電流,該電場基於所述第一光電二極體的雜質濃度梯度。

D7.根據實施方式D1-D3以及D6中任一項所述的有源像素，還包括：第二光電二極體；可操作地耦合到所述第二光電二極體的第三傳輸柵極；以及可操作地耦合到所述第二光電二極體的第四傳輸柵極，其中，所述第三傳輸柵極和所述第四傳輸柵極位於所述第二光電二極體的相對側，其中：所述第二光電二極體內的電子漂移電流引起所述第二光電二極體的電荷到所述第三傳輸柵極和所述第四傳輸柵極的兩個方向的電荷傳輸。

D8.根據實施例D7所述的有源像素，其中：所述電子漂移電流從所述第二光電二極體的第一側被引導到所述第二光電二極體的第二側；所述第一光電二極體內的電子漂移電流的方向與所述第二光電二極體內的電子漂移電流的方向相反，所述第三傳輸柵極和所述第四傳輸柵極位於所述第二光電二極體的所述第二側。

D9.根據實施例D7-D8中任一項所述的有源像素，其中所述第三傳輸柵極和所述第四傳輸柵極位於所述第二光電二極體的不對稱相對側。

D10.根據實施例D8-D9所述的有源像素，還包括：第一浮動擴散節點，其可操作地耦合到所述第一傳輸柵極和所述第三傳輸柵極；以及第二浮動擴散節點，其可操作地耦合到所述第二傳輸柵極和所述第四傳輸柵極。

D11.根據實施例D8-D9所述的有源像素，還包括：第一浮動擴散節點，其可操作地耦合到所述第一傳輸柵極和所述第三傳輸柵極；以及漏極，其可操作地耦合到所述第二傳輸柵極和所述第四傳輸柵極。

D12. 根據實施方式D7-D8所述的有源像素，還包括：第三光電二極體；第四光電二極體；第五傳輸柵極，可操作地耦接至所述第三光電二極體；第六傳輸柵極，可操作地耦合到所述第三光電二極體；第七傳輸柵極，可操作地耦合到所述第四光電二極體；以及第八傳輸柵極，可操作地耦合到所述第四光電二極體，其中，所述第五傳輸柵極和所述第六傳輸柵極設置在所述第三光電二極體的相對側，且所述第七傳輸柵極和所述第八傳輸柵極設置在所述第四光電二極體的相對側。

D13.根據實施例D12所述的有源像素，其中所述第五傳輸柵極和所述第六傳輸柵極位於所述第三光電二極體的不對稱相對側。

D14.根據實施例D12-D13中任一實施例所述的有源像素，其中所述第七傳輸柵極和所述第八傳輸柵極設置在所述第四光電二極體的非對稱相對側。

D15.根據實施例D11-D14中任一項所述的有源像素，其中對應於所述第三光電二極體內的所述電子漂移電流的電子流引起所述第三光電二極體的電荷到所述第五傳輸柵極和所述第六傳輸柵極的兩個方向的電荷傳輸，且所述第四光電二極體內的電子漂移電流引起所述第四光電二極體的電荷到所述第七傳輸柵極和所述第八傳輸柵極的兩個方向的電荷傳輸。

D16. 根據實施例D11-D15中任一項所述的有源像素，進一步包括：第一漏極，所述第一漏極可操作地耦合至所述第一光電二極體的所述第一傳輸柵極和所述第二光電二極體的所述第三傳輸柵極；第二漏極，可操作地耦合至所述第三光電二極體的所述第六傳輸柵極和所述第四光電二極體的所述第八傳輸柵極；以及浮動擴散節點，可操作地耦合到所述第一光電二極體的所述第二傳輸柵極、所述第二光電二極體的所述第四傳輸柵極、所述第三光電二極體的所述第五傳輸柵極以及所述第四光電二極體的所述第七傳輸柵極。

D17.根據實施例D11-D15中任一項所述的有源像素，進一步包括：第一浮動擴散節點，所述第一浮動擴散節點操作性地耦合至所述第一光電二極體的所述第一傳輸柵極和所述第二光電二極體的所述第三傳輸柵極；第二浮動擴散節點，所述第二浮動擴散節點操作性地耦合至所述第一光電二極體的所述第二傳輸柵極、所述第二光電二極體的所述第四傳輸柵極、所述第三光電二極體的所述第五傳輸柵極、以及所述第四光電二極體的所述第七傳輸柵極；以及第三浮動擴散節點，操作性地耦合到所述第三光電二極體的所述第六傳輸柵極和所述第四光電二極體的所述第八傳輸柵極。

D18.根據實施例D1-D17中任一項所述的有源像素，其中：所述電子漂移電流引起所述第一光電二極體的電荷到所述第一傳輸柵極和所述第二傳輸柵極的所述雙向電荷傳輸；以及回應於在所述第一光電二極體內產生的電場來形成所述電子漂移電流。

D19.根據實施例D15所述的有源像素，其中所述第一光電二極體包括第一層和第二層，且基於所述第一光電二極體具有由所述第一層和所述第二層各自具有不同的雜質濃度而產生的雜質濃度梯度，在所述第一光電二極體內生成所述電場。

D20.根據實施方式D19所述的有源像素，其中：所述第一光電二極體包括至少一個附加層，所述附加層具有與所述第一層和所述第二層不同的雜質濃度；並且基於所述第一光電二極體所包含的層數來調整電場的大小和方向。

D21.  根據實施例D1-D20中任一實施例所述的有源像素，其中所述第一光電二極體是雙向電荷轉移光電二極體。

D22.根據實施例D1-D21中任一實施例所述的有源像素，其中所述有源像素實現背側照明和釘紮光電二極體。

D23.根據實施例D1-D20中任一實施例所述的有源像素，其中飛行時間(ToF)測量是通過使用有源像素確定的。

D24.根據實施例D1-D23中任一項所述的有源像素，其中所述第一傳輸柵極和所述第二傳輸柵極位於所述第一光電二極體的不對稱相對側。

D25.一種用於完全像素內電荷轉移功能的數位像素感測器（DPS）成像系統，所述DPS成像系統包括一個或多個有源像素，其中，該一個或多個有源像素中的每一個包括如實施例D1-D24中任一項所述的有源像素。

D26.根據實施例D25所述的DPS成像系統，進一步包括：電容，其可操作地耦合至所述第二浮動擴散節點或所述漏極。

E1.一種專用積體電路（ASIC）有源像素，包括：比較器，被配置為接收所述SOC有源像素的所述光電二極體的輸出；讀/寫控制電路，可操作地耦合到所述比較器和狀態鎖存器，所述讀/寫控制電路被配置為：從所述比較器接收輸出，並基於來自所述比較器的輸出和所述狀態鎖存器的狀態來確定將執行讀取操作還是寫入操作；以及模數轉換（ADC）記憶體，可操作地耦合到所述讀/寫控制電路和讀/寫資料匯流排。

E2.根據實施方式E1所述的ASIC有源像素，其中：ADC記憶體包括字線和多條位線；並且所述讀/寫控制電路被配置為基於來自所述比較器的輸出來控制所述字線。

E3.根據實施例E1-E2中的任一項所述的ASIC有源像素，其中，在所述ASIC有源像素的初始化期間：重置信號用於將狀態鎖存器的狀態初始化為0；字線被配置以將所述ADC記憶體耦合到字線寫入連接，所述字線寫入連接具有基於來自所述比較器的輸出的值。

E4.根據實施例E1-E3中的任一項所述的ASIC有源像素，其中，在每個模數轉換（ADC）操作期間，比較器檢查信號被施加到所述比較器的輸出以確定所述比較器是從值1翻轉到值0還是從值0翻轉到值1。

E5.如實施例E1-E4中任一項所述的ASIC有源像素，其中，對於在第一模數轉換（ADC）操作期間的比較器翻轉：在第一ADC操作結束時將具有值1的比較器檢查信號施加至所述讀/寫控制電路，所述狀態鎖存器的狀態的值為1；所述ADC記憶體的字線連接到字線讀取連接，使得在所述ADC記憶體中資料不被覆寫。

E6.根據實施例E1-E5中任一項所述的ASIC有源像素，其中，所述比較器在第一模數轉換（ADC）操作期間不翻轉，所述狀態鎖存器的狀態的值保持在0；所述ADC記憶體的字線連接到字線寫入連接，使得在第二ADC操作期間將資料寫入到所述ADC記憶體。

E7.根據實施例E1-E6中任一項所述的ASIC有源像素，其中所述ADC記憶體包括具有一個標記位元和四位元ADC資料的五位元記憶體。

E8.如實施例E1-E7中任一項所述的ASIC有源像素，其中，對於三個ADC操作，所述ADC記憶體包括1.5個標誌位元。

E9.根據實施例E8所述的ASIC有源像素，其中，用於所述三個ADC操作中的第一ADC操作的標誌位元被指定為值00；用於所述三個ADC操作中的第二ADC操作的標誌位元被指定為值01；用於所述三個ADC操作中的第三ADC操作的標誌位元被指定為值1；所述ADC記憶體包括：N-2位元ADC資料，其用於所述第一ADC操作和所述第二ADC操作；所述ADC記憶體包括N-1位元ADC資料，其用於所述第三ADC操作。

E10.如實施例E1-E7中任一項所述的ASIC有源像素，其中，對於四個ADC操作，所述ADC記憶體包括用於所述四個ADC操作中的每個操作的2個標誌位元和N-2位元ADC資料。

E11.如實施例E1‑E7中任一項所述的ASIC有源像素，其中，對於四個ADC操作，所述ADC記憶體包括：用於第一ADC操作和第二ADC操作的ADC資料的3個標記位元和N-3個位；用於第三ADC操作的ADC資料的2個標誌位元和N-2個位；以及用於第四ADC操作的ADC資料的1個標誌位元和N-1位元。

E12.根據實施例E1-E11中任一項所述的ASIC有源像素，其中，由所述讀/寫資料匯流排提供的資料與斜坡函數的波形同步，所述斜坡函數被提供給所述比較器作為輸入；以基於所述比較器翻轉的輸出將所述資料存儲在所述ADC記憶體中。

E13.根據實施方式E1-E12中任一項所述的ASIC有源像素，其中，ADC資料存儲在ADC記憶體中，ADC資料包括一個或多個標記位元，其被配置為用作所執行的每個ADC操作的識別字。

E14.根據實施例E1-E13中任一項所述的ASIC有源像素，其中所述ASIC有源像素可操作地耦接到包括一個或多個光電二極體的晶片上系統（SOC）有源像素。

E15.一種成像系統，包括根據實施例E1-E14中任一項所述的ASIC有源像素。

E16.一種模數轉換（ADC）電路，其包括根據實施例E1-E14中任一項所述的ASIC有源像素。

E17.一種數位像素感測（DPS）成像系統，包括如實施例E1-E14中任一項所述的ASIC有源像素。

F1.一種成像系統，包括：有源像素，其包括光電二極體和多個電晶體；比較器，其可操作地耦合到所述有源像素且被配置以接收所述有源像素的輸出；寫入控制電路，其可操作地耦合到所述比較器且被配置以接收來自所述比較器的輸出；以及模數轉換（ADC）記憶體，其可操作地耦合到所述寫入控制電路，其中，資料結構被存儲在所述ADC記憶體中，所述資料結構被配置為存儲至少第一資料串，其中，所述第一資料串包括用於識別所執行的每個ADC操作的一組標記位元和一組ADC資料位元。

F2.根據實施方式F1所述的成像系統，其中：基於所述第一資料串的最高有效位元，啟動將資料寫入所述ADC記憶體的寫入操作；回應於所述比較器翻轉的輸出，將資料寫入到ADC記憶體。

F3.根據實施例F2所述的成像系統，其中，所述第一資料串的所述最高有效位被指定為第一值，所述ADC記憶體被配置為回應於所述比較器翻轉的輸出以保持ADC碼。

F4.根據實施例F2-F3中任一項所述的成像系統，其中，寫入所述ADC記憶體的資料包括在ADC操作期間寫入所述ADC記憶體的時間碼。

F5.根據實施方式F1F4中的任一項所述的成像系統，其中：所述資料結構進一步被配置為存儲與在ADC操作期間寫入記憶體的時間碼對應的第二資料串；所述第二資料串包括用於識別所執行的每個ADC操作的一組標記位元和一組ADC資料位元；所述第二資料串的所述一組標記位元中的標記位元包括要寫入所述ADC記憶體的時間碼的最高有效位。

F6.根據實施例F5所述的成像系統，其中，所述寫入控制電路包括：正回饋電路，通過將所述正回饋電路保持在鎖定狀態下，ADC碼不被所述第二資料串保持。

F7.根據實施例F6所述的成像系統，其中，所述ADC操作包括ADC週期的最終ADC操作，回應於所述比較器翻轉，寫入到所述ADC記憶體的所述ADC碼不被重寫。

F8.如實施例F1-F7中任一項所述的成像系統，其中，所述ADC記憶體包括記憶體陣列，所述記憶體陣列包括具有耦合至所述寫入控制電路的最高有效位元的記憶體排列。

F9.根據實施例F1-F8中任一項所述的成像系統，其中，所述資料結構包括第一資料串和至少一個第二資料串；所述第一資料串對應於第一ADC操作，且所述第二資料串對應於在所述第一ADC操作之後執行的第二ADC操作；所述第二資料串包括附加的一組標記位元和附加的一組ADC資料位元；所述第二資料串的ADC資料位元的附加組中包含的ADC資料位元的數量大於所述第一資料串的一組所述ADC資料位元中包含的ADC資料位元的數量。

F10.根據實施方式F1-F9中任一項所述的成像系統，其中，所述一組標記位元和所述一組ADC資料位元被靈活地佈置，使得不同數量的標記位元和ADC資料位元能夠由所述資料結構存儲。

F11.根據實施例F1‑F10中任一項所述的成像系統，其中：所述標誌位元的組中的最高有效位元被用作狀態信號；相對於具有第一值的最終ADC操作的最高有效位，其他每個ADC操作的最高有效位具有第二值。

F12.根據實施例F11所述的成像系統，其中所述第一值包括邏輯1且所述第二值包括邏輯0；或者所述第一值包括邏輯0且所述第二值包括邏輯1。

F13.根據實施方式F1-F12中任一項所述的成像系統，其中，所述寫入控制電路進一步被配置為：基於在最終ADC操作期間寫入記憶體的ADC碼的最高有效位確定寫入是啟用還是停用。

G1.一種後端模數轉換（ADC）存儲電路，包括：比較器，其可操作地耦合到所述有源像素且被配置以接收所述有源像素的輸出；寫入控制電路，其可操作地耦合到所述比較器和狀態鎖存器，且被配置以接收來自所述比較器的輸出；以及模數轉換（ADC）記憶體，其可操作地耦合到所述寫入控制電路，其中，資料結構被存儲在所述ADC記憶體中，所述資料結構被配置為存儲至少第一資料串，其中，所述第一資料串包括用於識別所執行的每個ADC操作的一組標記位元和一組ADC資料位元。

G2.根據實施方式G1所述的後端ADC存儲電路，其中：基於所述第一資料串的最高有效位元，啟動將資料寫入所述ADC記憶體的寫入操作；回應於所述比較器翻轉的輸出，將資料寫入到ADC記憶體。

G3.根據實施例G2所述的後端ADC存儲電路，所述第一資料串的所述最高有效位被指定為第一值，所述ADC記憶體被配置為回應於所述比較器翻轉的輸出以保持ADC碼。

G4.如實施例G2-G3中任一實施例所述的後端ADC存儲電路，其中，寫入所述ADC記憶體的資料包括在ADC操作期間寫入所述ADC記憶體的時間碼。

G5.根據實施例G1-G4中任一實施例所述的後端ADC存儲電路，其中：所述資料結構還被配置為存儲與在ADC操作期間寫入記憶體的時間碼相對應的第二資料串；所述第二資料串包括用於識別所執行的每個ADC操作的一組標記位元和一組ADC資料位元；並且所述第二資料串的所述一組標記位元中的標記位元包括要寫入所述ADC記憶體的時間碼的最高有效位。

G6.     如實施例G5所述的後端ADC存儲電路，其中，所述寫入控制電路進一步包括：正回饋電路，通過將所述正回饋電路保持在鎖定狀態下，ADC代碼不被所述第二資料串保持。

G7.如實施例G6所述的後端ADC存儲電路，其中，所述ADC操作包括ADC週期的最終ADC操作，回應於所述比較器翻轉，寫入到所述ADC記憶體的所述ADC代碼不被重寫。

G8.根據實施例G1-G7中任一實施例所述的後端ADC存儲電路，其中所述ADC記憶體包括記憶體陣列，所述記憶體陣列包括具有耦合到所述寫入控制電路的最高有效位元的記憶體佈置。

G9.     根據實施例G1-G8中任一實施例所述的後端ADC存儲電路，其中：所述資料結構包括第一資料串和至少第二資料串；所述第一資料串對應於第一ADC操作，並且所述第二資料串對應於在所述第一ADC操作之後執行的第二ADC操作；所述第二資料串包括附加的一組標記位元和附加的一組ADC資料位元；並且所述第二資料串的所述另外的ADC資料位元集合中包括的ADC資料位元的數量大於所述第一資料串的所述ADC資料位元集合中包括的ADC資料位元的數量。

G10.根據實施例G1-G9中任一實施例所述的後端ADC存儲電路，其中，所述一組標記位元和所述一組ADC資料位元被靈活地佈置，使得不同數量的標記位元和ADC資料位元能夠由所述資料結構存儲。

G11.根據實施例G1-G10中任一實施例所述的後端ADC存儲電路，其中：所述一組標記位元中的最高有效位元被用作所述狀態鎖存器的狀態信號；並且對於具有第一值的最後一個ADC操作的最高有效位，每個其他ADC操作的最高有效位具有第二值。

G12.根據實施例G11中任一實施例所述的後端ADC存儲電路，其中所述第一值包括邏輯1且所述第二值包括邏輯0；或者所述第一值包括邏輯0且所述第二值包括邏輯1。

G13.根據實施方式G1-G12中任一實施例所述的後端ADC存儲電路，其中，所述寫入控制電路進一步被配置為：基於在最終ADC操作期間寫入記憶體的ADC碼的最高有效位確定寫入啟用或停用。

G14.一種成像系統包括：所述有源像素；以及實施例G1-G13中任一實施例所述的後端ADC存儲電路。

G15. 根據實施方式G14所述的成像系統，進一步包括：所述有源像素，其中，所述有源像素包括光電二極體。

G16.根據實施例G14~G15中任一實施例所述的成像系統，進一步包括：一對電晶體。

100A:DPS圖像感測系統 100B:DPS圖像感測系統 102:電荷存儲部分 103:輸出緩衝器部分 106:第二基板 107:入口 110:有源圖元 111:第一基板 115:後端ADC存儲電路 120:比較器 130:寫入控制電路 131:正回饋電路 132:初始化電路 140:狀態鎖存器 150:ADC記憶體 160:讀/寫資料匯流排 200:俯視圖 210:有源圖元 214:傳輸柵極 216:傳輸柵極 218:第一側 219:電子流 220:第二側 227:漏極 229:行選擇電晶體（SEL） 260:有源圖元 310:有源圖元 400:俯視圖 410:有源圖元 414A:傳輸柵極 414B:傳輸柵極 416A:傳輸柵極 416B:傳輸柵極 418A:第一側 419A:電子流 419B:電子流 420A:第二側 425:源極跟隨器 427:漏極 429:行選擇電晶體 450:俯視圖 460:有源圖元 510:有源圖元 560:有源圖元 610:有源圖元 614A:傳輸柵極 614B:傳輸柵極 614C:傳輸柵極 614D:傳輸柵極 616A:傳輸柵極 616B:傳輸柵極 616C:傳輸柵極 616D:傳輸柵極 619A:電子流 619B:電子流 619C:電子流 619D:電子流 625:源極跟隨器（SF） 627:漏極 629:行選擇電晶體 660:有源圖元 710:有源圖元 760:有源圖元 800:俯視圖 810:有源圖元 811:基板基底 813:半導體基板 814:傳輸柵極 816:傳輸柵極 818:N1層 820:N1+N2層 850:側視圖 900:俯視圖 910:有源圖元 911:基板基底 914:傳輸柵極 916:傳輸柵極 913:半導體基板 918:N1層 920:N1+N2層 950:側視圖 1010:有源圖元 1016:傳輸柵極 1110A:有源圖元 1110B:有源圖元 1100:俯視圖 1113:半導體基板 1114:傳輸柵極 1116:傳輸柵極 1118:N1層 1119:N1+N2層 1120:N1+N2+N3層 1121:N1+N2+N3+N4層 1150:俯視圖 1160:側視圖 1200:非共用有源圖元系統 1210A:第一有源圖元 1210B:第一有源圖元 1214A:傳輸柵極 1214B:傳輸柵極 1216A:傳輸柵極 1216B:傳輸柵極 1219A:電子流 1219B:電子流 1221A:雙向電荷轉移 1221B:雙向電荷轉移 1230:連接線 1240:電容器 1250:共用有源圖元系統 1300:共用有源圖元系統 1310A:第一有源圖元 1310B:第二有源圖元 1316A:傳輸柵極 1316B:傳輸柵極 1319A:電子流 1319B:電子流 1321A:雙向電荷轉移 1321B:雙向電荷轉移 1330:連接線 1340:電容器 1400:時序圖 1500:後端ADC存儲電路 1510:有源圖元 1520:比較器 1530:寫入控制電路 1531:正回饋電路 1532:初始化電路 1540:狀態鎖存器 1550:ADC記憶體 1600:後端ADC存儲電路 1620:比較器 1621:開關 1630:寫入控制電路 1631:正回饋電路 1632:初始化電路 1640:狀態鎖存器 1650:ADC記憶體 1700:時序圖 1800:資料結構 1802:第一資料串 1804:第二資料串 1806:第三資料串 1808:標誌位元 1810:資料位元（ADC位元） 1812:標誌位元 1816:標誌位元 1820:資料結構 1822:第一資料串 1824:第二資料串 1826:第三資料串 1828:第四資料串 1830:標誌位元 1832:資料位元（ADC位元） 1834:標誌位元 1836:資料位元（ADC位元） 1838:標誌位元 1840:資料位元（ADC位元） 1842:標誌位元 1844:資料位元（ADC位元） 1850:記憶體陣列 1852:寫入控制電路 1854:記憶體排列 1900:時序圖 2000:DPS圖像感測系統 2010:有源圖元 2020:比較器 2030:寫入控制電路 2040:狀態鎖存器 2050:ADC記憶體 2052:標誌位元 2054:ADC資料位元 2060:讀/寫資料匯流排 2100:DPS圖像感測系統 2120:比較器 2130:寫入控制電路 2140:狀態鎖存器 2142:寫控制電晶體 2200:時序圖 2300:資料結構 2320:資料結構 2340:資料結構 2400:時序圖 2500:DPS圖像感測系統 2520:比較器 2530:寫入控制電路 2531:正回饋電路 2540:狀態鎖存器 2600:DPS圖像感測系統 2620:比較器 2630:寫入控制電路 2640:狀態鎖存器 2700:時序圖 2800:資料結構 2820:資料結構 2840:資料結構 PD1:光電二極體 PD212:光電二極體 PD412A:光電二極體 PD412B:光電二極體 PD612A:光電二極體 PD612B:光電二極體 PD612C:光電二極體 PD612D:光電二極體 PD812光電二極體 PD912:光電二極體 PD1180:光電二極體 PD1190:光電二極體 PD1212A:光電二極體 PD1212B:光電二極體 PD1312A:光電二極體 PD1312B:光電二極體 ND1:節點 ND2:節點 ND3:節點 224:浮動擴散節點224 226:浮動擴散節點226 424:浮動擴散節點424 426:浮動擴散節點426 624:浮動擴散節點624 626:浮動擴散節點626 628:浮動擴散節點628 1224:浮動擴散節點1224 1226:浮動擴散節點1226 1324:浮動擴散節點1324 1326:浮動擴散節點1326 FD1:浮動擴散 FD624:共用浮動擴散節點 TG1:第一傳輸柵極 TG2:第一傳輸柵極 T1:時間 T2:時間 T3:時間 t1:時刻 t2:時刻 t4:時刻 t5:時刻 t6:時刻 t7:時刻 t8:時刻 t9:時刻 FB:輸出回饋信號

圖1A是根據一個或多個實施例的示例DPS圖像感測系統的示意圖。 圖1B是根據一個或多個實施例的另一示例DPS圖像感測系統的示意圖。 圖2A~圖2B是根據一個或多個實施例的示例有源像素的示意圖。 圖3A~圖3B是根據一個或多個實施例的圖2A~圖2B的示例有源像素的電路圖。 圖4A~圖4B是根據一個或多個實施例的示例有源像素的示意圖。 圖5A~圖5B是根據一個或多個實施例的圖4A~圖4B的示例有源像素的電路圖。 圖6A~圖6B是根據一個或多個實施例的示例有源像素的示意圖。 圖7A~圖7B是根據一個或多個實施例的圖6A~圖6B的示例有源像素的電路圖。 圖8A~圖8B是根據一個或多個實施例的示例有源像素的俯視圖和側視圖的示意圖。 圖9A~圖9B是根據一個或多個實施例的示例有源像素的俯視圖和側視圖的示意圖。 圖10A~圖10B是根據一個或多個實施例的描繪示例有源像素的類比結果的電荷電勢圖。 圖11A~圖11C是根據一個或多個實施例的示例有源像素的俯視圖和側視圖的示意圖。 圖12A~圖12B是根據一個或多個實施例的示例非共用有源像素系統和示例共用有源像素系統的示意圖。 圖13是根據一個或多個實施例的示例共用有源像素系統的示意圖。 圖14是根據一個或多個實施例的對應於圖12A~圖12B及圖13的有源像素系統的示例時序圖。 圖15是根據一個或多個實施例的示例後端ADC存儲電路的示意圖。 圖16是根據一個或多個實施例的示例後端ADC存儲電路的示意圖。 圖17是根據一個或多個實施例的示例後端ADC存儲電路的示例性操作的時序圖。 圖18A~18B是根據一個或多個實施例的示例資料結構的示意圖。 圖18C是根據一個或多個實施例的示例記憶體陣列的示意圖。 圖19是根據一個或多個實施例的後端ADC存儲電路的示例性操作的時序圖。 圖20是根據一個或多個實施例的示例DPS圖像感測系統的示意圖。 圖21是根據一個或多個實施例的包括讀/寫控制電路和資料記憶體的示例系統的示意圖。 圖22是根據一個或多個實施例的ADC的示例性操作的時序圖。 圖23A-圖23C是根據一個或多個實施例的示例性資料結構的示意圖。 圖24是根據一個或多個實施例的ADC的示例性操作的時序圖。 圖25是根據一個或多個實施例的包括讀/寫控制電路和狀態鎖的示例系統的示意圖。 圖26是根據一個或多個實施例的包括讀/寫控制電路和狀態鎖的示例系統的示意圖。 圖27是根據一個或多個實施例的ADC的示例性操作的時序圖。 圖28A~圖28C是根據一個或多個實施例的示例性資料結構的示意圖。

100A:DPS圖像感測系統100A

107:入口

110:有源圖元

112:感測前端電路

115:後端ADC存儲電路

120:比較器

130:寫入控制電路

131:正回饋電路

132:初始化電路

140:狀態鎖存器

142:STATE_DATA

150:ADC記憶體

160:讀/寫資料匯流排

FB:輸出回饋信號

Claims (20)

1. 一種有源像素，其在具有完全像素內電荷轉移功能的數位像素感測器（DPS）成像系統中使用，所述有源像素包括： 第一光電二極體； 第一傳輸柵極，操作性地耦合至所述第一光電二極體；以及 第二傳輸柵極，操作性地耦合至所述第一光電二極體，所述第一傳輸柵極和所述第二傳輸柵極位於所述第一光電二極體的相對側，其中： 所述第一光電二極體內的電子漂移電流引起所述第一光電二極體的電荷到所述第一傳輸柵極和所述第二傳輸柵極的兩個方向的電荷傳輸。
2. 如請求項1所述的有源像素，其中，對應於所述電子漂移電流的電子流從所述第一光電二極體的第一側被引導到所述第一光電二極體的第二側；第一傳輸柵極和第二傳輸柵極位於所述第一光電二極體的第二側。
3. 如請求項1所述的有源像素，其中，所述第一傳輸柵極以及所述第二傳輸柵極包括與多晶矽層相交的有源層和被配置為浮動擴散層的電荷阱層。
4. 如請求項1所述的有源像素，其中，還包括： 第一浮動擴散節點，其操作地耦合到所述第一傳輸柵極；以及 第二浮動擴散節點，其可操作地耦合到所述第二傳輸柵極。
5. 如請求項1所述的有源像素，其中，還包括： 浮動擴散節點，其可操作地耦合到所述第一傳輸柵極；以及 漏極，所述漏極可操作地耦合至所述第二傳輸柵極並被配置成用於接收由所述第二傳輸柵極輸出的電荷。
6. 如請求項1所述的有源像素，其中，響應於施加到所述有源像素的電場而產生所述電子漂移電流,該電場基於所述第一光電二極體的雜質濃度梯度。
7. 如請求項1所述的有源像素，其中，還包括： 第二光電二極體；可操作地耦合到所述第二光電二極體的第三傳輸柵極；以及可操作地耦合到所述第二光電二極體的第四傳輸柵極，所述第三傳輸柵極和所述第四傳輸柵極位於所述第二光電二極體的相對側，其中： 所述第二光電二極體內的電子漂移電流引起所述第二光電二極體的電荷到所述第三傳輸柵極和所述第四傳輸柵極的兩個方向的電荷傳輸。
8. 如請求項7所述的有源像素，其中，對應於所述電子漂移電流的電子流從所述第二光電二極體的第一側被引導到所述第二光電二極體的第二側；所述第一光電二極體內的電子漂移電流的方向與所述第二光電二極體內的電子漂移電流的方向相反，所述第三傳輸柵極和所述第四傳輸柵極位於所述第二光電二極體的所述第二側。
9. 如請求項8所述的有源像素，其中，還包括： 第一浮動擴散節點，其可操作地耦合到所述第一傳輸柵極和所述第三傳輸柵極；以及 第二浮動擴散節點，其可操作地耦合到所述第二傳輸柵極和所述第四傳輸柵極。
10. 如請求項8所述的有源像素，其中，還包括： 第一浮動擴散節點，其可操作地耦合到所述第一傳輸柵極和所述第三傳輸柵極；以及 漏極，其可操作地耦合到所述第二傳輸柵極和所述第四傳輸柵極。
11. 如請求項1所述的有源像素，其中，所述電子漂移電流引起所述第一光電二極體的電荷到所述第一傳輸柵極和所述第二傳輸柵極的所述雙向電荷傳輸；以及 響應於在所述第一光電二極體內產生的電場來形成所述電子漂移電流。
12. 如請求項11所述的有源像素，其中，所述第一光電二極體包括第一層和第二層，且基於所述第一光電二極體具有由所述第一層和所述第二層各自具有不同的雜質濃度而產生的雜質濃度梯度，在所述第一光電二極體內生成所述電場。
13. 如請求項12所述的有源像素，其中，所述第一光電二極體包括至少一個附加層，所述附加層具有與所述第一層和所述第二層不同的雜質濃度；並且 基於所述第一光電二極體所包含的層數來調整電場的大小和方向。
14. 如請求項1所述的有源像素，其中，所述第一光電二極體是雙向電荷轉移光電二極體。
15. 如請求項1所述的有源像素，其中，所述有源像素實施背側釘紮光電二極體或前照釘紮光電二極體。
16. 一種數位像素感測器DPS成像系統，其用於完全像素內電荷轉移功能，其特徵在於， 所述DPS成像系統包括一個或多個有源像素，所述一個或多個有源像素包括： 第一光電二極體； 第一傳輸柵極，操作性地耦合至所述第一光電二極體；以及 第二傳輸柵極，操作性地耦合至所述第一光電二極體，所述第一傳輸柵極和所述第二傳輸柵極位於所述第一光電二極體的相對側，其中： 所述第一光電二極體內的電子漂移電流引起所述第一光電二極體的電荷到所述第一傳輸柵極和所述第二傳輸柵極的兩個方向的電荷傳輸。
17. 如請求項16所述的DPS成像系統，其中，還包括： 第一浮動擴散節點，其操作地耦合到所述第一傳輸柵極；以及 第二浮動擴散節點，其可操作地耦合到所述第二傳輸柵極。
18. 如請求項17所述的DPS成像系統，其中，還包括：電容，其可操作地耦合至所述第二浮動擴散節點或所述漏極。
19. 如請求項16所述的DPS成像系統，其中，對應於所述電子漂移電流的電子流從所述一個或多個有源像素的第一側被引導到所述一個或多個有源像素的第二側； 第一傳輸柵極和第二傳輸柵極位於對應的有源像素的同一側。
20. 如請求項16所述的DPS成像系統，其中，飛行時間ToF測量是通過使用所述一個或多個有源像素確定的。

Images