TW202203337A - 半導體裝置結構和其形成方法 - Google Patents

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Abstract

一種半導體裝置結構和其形成方法，其結構包括有一或多個裝置形成於其上的基板、設置在基板上的一或多個接合墊，及設置在一或多個接合墊上的第一鈍化層。第一鈍化層包括具有第一介電材料的第一鈍化子層、設置在第一鈍化子層上的第二鈍化子層，並且第二鈍化子層具有不同於第一介電材料的第二介電材料。第一鈍化層進一步包括設置在第二鈍化子層上的第三鈍化子層，並且第三鈍化子層具有不同於第二介電材料的第三介電材料。第一、第二及第三鈍化子層中的至少兩者各自包括氮化物。

Description

半導體裝置結構和其形成方法
無
在積體電路的形成中，諸如電晶體的裝置形成在半導體基板上。隨後在積體電路裝置上形成互連結構。在互連結構上形成再分佈層(redistribution layer，RDL)。再分佈層至少包括導電特徵及鈍化層，並且導電特徵電性連接到互連結構。鈍化層則形成在導電特徵上。
然而，再分佈層的不同材料可能具有不同的熱膨脹係數。再分佈層的熱膨脹係數的不匹配(mismatch)導致形成從再分佈層延伸到互連結構的裂紋(crack)，如此可能導致裝置失效。因此，需要解決上述問題。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
第1圖是根據一些實施例的半導體裝置結構100的截面圖。第2圖是根據一些實施例的製造半導體裝置結構100的方法200的流程圖。參照第1圖及第2圖，一同描述半導體裝置結構100及製造半導體裝置結構100的方法200。半導體裝置結構100可為具有複數個積體電路(integrated circuit，IC)裝置的積體電路結構，例如電晶體、二極體、感測器、記憶體單元或其組合。
半導體裝置結構100包括基板102。基板102可為半導體基板，例如塊狀矽基板。在一些實施例中，基板102可為元素半導體，例如晶體結構的矽或鍺、化合物半導體(例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、其他適合的材料或上述各者的組合。可能的基板102亦包括絕緣體上矽(silicon-on-insulator，SOI)基板。使用藉由佈植氧分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法來製造SOI基板。
基板102亦包括各種隔離特徵，例如形成在基板102上並在基板102上界定各種主動區106的隔離特徵104。隔離特徵104利用諸如淺溝槽隔離(shallow trench isolation，STI)的隔離技術來界定及電性絕緣各種主動區106。隔離特徵104可由氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合製成。隔離特徵104由任何合適的製程形成。做為一個示例，形成淺溝槽隔離特徵包括微影製程以曝露基板102的一部分，在基板102的曝露部分中蝕刻溝槽(例如，藉由使用乾式蝕刻及/或濕式蝕刻)，用一或更多種介電材料填充溝槽(例如，藉由使用化學氣相沉積製程)，及藉由研磨製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程)平坦化基板102並移除介電材料的多餘部分。在一些實施例中，填充的溝槽可具有多層結構，例如熱氧化襯墊層及氧化矽填充層。
主動區106是具有各種特徵的區域，此些特徵可做為一或多個裝置110的一部分，例如電晶體、二極體、影像感測器、電阻器、電容器、電感器、記憶體單元、上述各者的組合及/或其他合適的裝置。主動區106可包括類似於基板102的塊狀半導體材料的半導體材料(諸如矽)或不同的半導體材料，諸如矽鍺、碳化矽或藉由磊晶生長形成在基板102上的多個半導體材料層(例如替代的矽及矽鍺層)，以增強效能(諸如應變效應以增加載流子遷移率)。在一些實施例中，主動區106是三維的，並且主動區106中的裝置110可為三維裝置，例如鰭式場效應電晶體(field-effect transistor，FinFET)、奈米片電晶體或其他合適的三維裝置。
基板102可包括各種摻雜特徵，例如n型摻雜阱、p型摻雜阱、源極及汲極、其他摻雜特徵或其組合，其配置成形成各種裝置110或裝置110的元件。
半導體裝置結構100進一步包括在基板102上形成的互連結構120，諸如在主動區106及隔離特徵104上。互連結構120包括各種導電特徵，諸如第一組複數個導電特徵124及第二組複數個導電特徵126，及用於分離及隔離各種導電特徵124、導電特徵126的層間介電質(interlayer dielectric，ILD) 122。在一些實施例中，第一組複數個導電特徵124是導電通孔，而第二組複數個導電特徵126是導線。互連結構120包括多層級的導電特徵126，並且導電特徵126佈置在每一層級中，以向設置在下方的各種裝置110提供電路徑。導電特徵124提供從基板102到導電特徵126及導電特徵126之間的垂直電路。導電特徵124及導電特徵126可由一或更多種導電材料製成，諸如金屬、金屬合金、金屬氮化物或矽化物。例如，導電特徵124及導電特徵126由銅、鋁、鋁銅合金、鈦、氮化鈦、鉭、氮化鉭、氮矽化鈦、鋯、金、銀、鈷、鎳、鎢、氮化鎢、氮矽化鎢、鉑、鉻、鉬、鉿、其他合適的導電材料或其組合製成。導電接觸件(未示出)可形成在裝置110與導電特徵124之間，且導電接觸件可由鎢、矽化物、鎳、鈷、銅、其他合適的導電材料或其組合製成。
層間介電質122包括一或多個介電材料，以向各種裝置部件(例如閘極)及各種導電特徵(例如導線、通孔及接觸件)提供絕緣功能。層間介電質122可包括嵌入多層級的導電特徵124、導電特徵126的多個介電層。層間介電質122由介電材料製成，諸如氧化矽、低介電常數介電材料、其他合適的介電材料或其組合。在一些實施例中，低介電常數介電材料包括氟化石英玻璃、摻雜碳的氧化矽、乾凝膠(xerogel)、氣凝膠、非晶氟化碳、聚對二甲苯、雙苯并環丁烯、聚醯亞胺及/或具有介電常數基本小於熱氧化矽的其他合適的介電材料。在一些實施例中，層間介電質122包括氧化矽、碳氧化矽、一或更多種多孔低介電常數介電材料、硼磷矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽、氮氧化矽、氮碳氧化矽、藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)製程或其他合適製程形成的高密度電漿氧化物、旋塗玻璃、聚醯亞胺、其他合適材料或其組合。例如，層間介電質122的形成包括沉積及化學機械研磨製程。沉積可包括旋塗、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、高密度電漿化學氣相沉積、其他合適的沉積技術或其組合。層間介電質122可包括多個層，並且以適當的製程(例如鑲嵌(damascene)製程)和各種導電特徵共同形成。
在一些實施例中，互連結構120或其一部分藉由沉積及圖案化形成。例如，藉由物理氣相沉積(physical vapor deposition，PVD)來沉積諸如鋁銅的導電材料，然後藉由微影及蝕刻製程來圖案化。隨後藉由沉積製程(諸如化學氣相沉積或電漿增強化學氣相沉積)在鋁銅上形成層間介電質122。在一些實施例中，導電特徵124、導電特徵126藉由鑲嵌製程形成。可執行雙鑲嵌製程以形成一個層級的導電特徵126及在導電特徵126下方的導電特徵124。
半導體裝置結構100進一步包括設置在互連結構120上以重新分佈接合墊的再分佈層(redistribution layer，RDL) 140。再分佈層140有助於佈置接合墊，諸如從用於覆晶(flip chip)接合或其他合適封裝技術的積體電路晶片的邊緣到中心，以將積體電路晶片整合到板(例如，印刷電路板)。
再分佈層140包括一或多個鈍化層及形成在一或多個鈍化層中的導電特徵。在一些實施例中，再分佈層140包括第一鈍化層144及設置在第一鈍化層144上的第二鈍化層146。第一鈍化層144可為單層介電材料，諸如氧化矽、碳氧化矽、一或多個多孔低介電常數介電材料、未摻雜的氧化矽玻璃、硼磷矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽、氮氧化矽、氮碳氧化矽、藉由高密度電漿化學氣相沉積製程或其他合適製程形成的高密度電漿氧化物、旋塗玻璃、聚醯亞胺、其他合適材料或其組合。在一些實施例中，第一鈍化層144包括介電材料的多層堆疊。例如，第一鈍化層144可包括氮化矽層及設置在氮化矽層上的未摻雜的氧化矽玻璃層。第一鈍化層144的其他配置在本公開的範疇內。第二鈍化層146包括介電材料的多層堆疊，且第二鈍化層146在下文進一步詳細描述。
再分佈層140包括導電特徵150及導電特徵152。導電特徵150可為導電通孔，而導電特徵152可為接合墊。在一些實施例中，如第1圖所示，一或多個導電特徵150可設置在第一鈍化層144中，且導電特徵150可與位於互連結構120頂部的相應的導電特徵126對準並接觸。一或多個導電特徵152可設置在位於第一鈍化層144中的相應導電特徵150上。第二鈍化層146可設置在導電特徵152上及第一鈍化層144上。
一或多個凸塊下金屬(under bump metallurgy，UBM)層154設置在第二鈍化層146中，並與相應的導電特徵152接觸。導電結構156形成在每個凸塊下金屬層154上。凸塊下金屬層154由導電材料製成，諸如銅、鋁、鎢、鈦、鉭、其他合適的導電材料、其合金或其組合。凸塊下金屬層154可包含黏合層及/或潤濕層(wetting layer)。在一些實施例中，凸塊下金屬層154進一步包括種晶層(seed layer)。導電結構156可為球狀凸塊或柱狀物。導電結構156由導電材料製成，例如錫、銅、金、銀、上述各者的合金、其他合適的材料或上述各者的組合。
第2圖是根據一些實施例的製造半導體裝置結構100的方法200的流程圖。上文提供了一些製造細節，在此不再重複。方法200開始於步驟202，在基板102上形成複數個裝置110。隔離特徵104可能已經形成在基板102上。在步驟204中，在複數個裝置110上形成互連結構120。在步驟206中，在互連結構120上形成再分佈層140。再分佈層140包括第二鈍化層146，可減少第二鈍化層146中裂紋(crack)的形成及/或將裂紋限制在第二鈍化層146內。方法200可在上述步驟之前、期間或之後包括其他步驟。下文詳細描述形成再分佈層140的方法。
第3A圖是根據一些實施例，在第1圖的半導體裝置結構100的製造期間的一個階段的再分佈層140的截面圖。如第3A圖所示，在一些實施例中，再分佈層140包括第一鈍化層144，第一鈍化層144具有第一鈍化子層144A及設置在第一鈍化子層144A上的第二鈍化子層144B。第一鈍化子層144A由介電材料製成，諸如氧化矽、碳氧化矽、一或多個多孔低介電常數介電材料、未摻雜的氧化矽玻璃、硼磷矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽、氮氧化矽、氮碳氧化矽、藉由高密度電漿化學氣相沉積製程或其他合適製程形成的高密度電漿氧化物、旋塗玻璃、聚醯亞胺、其他合適材料或其組合。第二鈍化子層144B由介電材料製成，例如氧化矽、碳氧化矽、一或更多種多孔低介電常數介電材料、未摻雜的氧化矽玻璃、硼磷矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽、氮氧化矽、氮碳氧化矽、藉由高密度電漿化學氣相沉積製程或其他合適製程形成的高密度電漿氧化物、旋塗玻璃或聚醯亞胺。第二鈍化子層144B的介電材料不同於第一鈍化子層144A的介電材料。在一個實施例中，第一鈍化子層144A是氮化矽，第二鈍化子層144B是未摻雜的氧化矽玻璃。第一鈍化層144的其他配置在本公開的範疇內。第一鈍化子層144A具有約50奈米至約100奈米範圍內的厚度T1。第二鈍化子層144B具有約500奈米至約1000奈米範圍內的厚度T2。
導電特徵150設置在第一鈍化子層144A及第二鈍化子層144B中。導電特徵150延伸穿過第一鈍化子層144A及第二鈍化子層144B。導電特徵152設置在相應的導電特徵150上。第二鈍化層146設置在第一鈍化層144及導電特徵152上。由於導電特徵152與再分佈層140中的介電材料之間的熱膨脹係數不匹配(mismatch)，在導電特徵152中誘發拉伸應力。導電特徵152中誘發的拉伸應力導致導電特徵152翹曲以形成凹形，此又導致再分佈層140中形成一或多個裂紋。裂紋會傳播到互連結構120中，導致裝置故障。為了解決此問題，使用了具有多層堆疊的第二鈍化層146。在一些實施例中，第二鈍化層146包括厚度為第二鈍化層146總厚度的至少40%(例如約40%至約80%)的氮化物層。在一些實施例中，第二鈍化層146包括兩個氮化物層。下文詳細描述第二鈍化層146。
第二鈍化層146是多層堆疊，以減少再分佈層140中裂紋的形成，將裂紋限制在第二鈍化層146內或是兩者功能皆有。如第3A圖所示，在一些實施例中，第二鈍化層146包括設置在第一鈍化層144及導電特徵152上的第一鈍化子層146A、設置在第一鈍化子層146A上的第二鈍化子層146B及設置在第二鈍化子層146B上的第三鈍化子層146C。第一鈍化子層146A、第二鈍化子層146B、第三鈍化子層146C中的一或更多者可藉由共形沉積製程共形形成，例如原子層沉積(atomic layer deposition，ALD)。第一鈍化子層146A、第二鈍化子層146B及第三鈍化子層146C中的每一者都由介電材料製成，例如氧化矽、碳氧化矽、一或更多種多孔低介電常數介電材料、未摻雜的氧化矽玻璃、硼磷矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽、氮氧化矽、氮碳氧化矽、藉由高密度電漿化學氣相沉積製程或其他合適的製程形成的高密度電漿氧化物、旋塗玻璃、聚醯亞胺、其他合適的材料或其組合。相鄰的鈍化子層由不同的介電材料製成。第一鈍化子層146A、第二鈍化子層146B及第三鈍化子層146C中的至少一者由氮化物製成，例如氮化矽、氮化鋁、氮化鈦或氮化鉭。基於氮化物的鈍化子層具有一或更多種下列特性，包括大於150 Gpa的楊氏模數(Young’s modulus)(諸如從約150 GPa到約350 Gpa)、大於3 MPa·m1/2 的斷裂韌性(諸如從約3 MPa·m1/2 到約7 MPa·m1/2 )或大於-1E9達因/平方釐米的壓縮應力(例如從約-1E9達因/平方釐米到約-3.5E10達因/平方釐米)。此些特性在本公開中稱為裂紋減少特性。在一個實施例中，第一鈍化子層146A、第二鈍化子層146B及第三鈍化子層146C中的一者由氮化矽製成，其具有上述所有裂紋減少特性。
在一些實施例中，第一鈍化子層146A、第二鈍化子層146B及第三鈍化子層146C中的一者由氮化物製成，並且基於氮化物的鈍化子層具有第二鈍化層146的總厚度的至少40%(例如約40%至約80%)的厚度。基於氮化物的鈍化子層具有至少一種裂紋減少特性，並且厚度範圍為第二鈍化層146總厚度的約40%至約80%，此鈍化子層可藉由降低導電特徵152的拉伸應力來減少第二鈍化層146中裂紋的形成及/或將裂紋限制在第二鈍化層146內。在一個態樣中，基於氮化物的鈍化子層具有大於或等於1000奈米的厚度，例如從約1000奈米到約2000奈米。在一些實施例中，第一鈍化子層146A由未摻雜的氧化矽玻璃製成，並且具有範圍從約100奈米到約500奈米的厚度T3，第二鈍化子層146B由高密度電漿氧化物製成，並且具有範圍從約1000奈米到約2000奈米的厚度T4，第三鈍化子層146C由氮化矽製成，並且具有大於或等於1000奈米(例如從約1000奈米到約2000奈米)的厚度T5。在一個實施例中，第二鈍化層146的總厚度約為2300奈米，而第三鈍化子層146C的厚度約為1000奈米，約為第二鈍化層146總厚度的43%。在一些實施例中，第三鈍化子層146C由氮化矽製成，並且具有第二鈍化層146的總厚度的至少40%的厚度，據此已觀察到，與習用鈍化層相比，設置在第二鈍化層146下方的導電特徵152中的拉伸應力降低了15%至25%，且裝置故障率從13%降低至5%。
在一些實施例中，第一鈍化子層146A、第二鈍化子層146B及第三鈍化子層146C中的兩者由具有至少一種裂紋減少特性的氮化物製成。兩個基於氮化物的鈍化子層可由相同的氮化物材料或不同的氮化物材料製成。在一些實施例中，一或多個鈍化子層分開兩個基於氮化物的鈍化子層。例如，第一鈍化子層146A由氮化矽製成並具有約300奈米至約1000奈米的厚度T3，第二鈍化子層146B由未摻雜的氧化矽玻璃製成並具有約100奈米至約500奈米的厚度T4，而第三鈍化子層146C由氮化矽製成並具有約300奈米至約1000奈米的厚度T5。在一個實施例中，第三鈍化子層146C的厚度T5大於第一鈍化子層146A的厚度T3。
第3B圖是根據一些實施例，在製造第1圖的半導體裝置結構100期間的一個階段的再分佈層140的截面圖。如第3B圖所示，在一些實施例中，再分佈層140包括具有第一鈍化子層144A及第二鈍化子層144B的第一鈍化層144、導電特徵150、導電特徵152及第二鈍化層146。在一些實施例中，第二鈍化層146包括第一鈍化子層146A、第二鈍化子層146B、第三鈍化子層146C、設置在第三鈍化子層146C上的第四鈍化子層146D及設置在第四鈍化子層146D上的第五鈍化子層146E。第四鈍化子層146D和第五鈍化子層146E中的一或兩者可藉由共形沉積製程(例如原子層沉積)共形地形成。第四鈍化子層146D至第五鈍化子層146E中的每一者都由介電材料製成，例如氧化矽、碳氧化矽、一或更多種多孔低介電常數介電材料、未摻雜的氧化矽玻璃、硼磷矽酸鹽玻璃、磷矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽、氮氧化矽、氮碳氧化矽、藉由高密度電漿化學氣相沉積製程或其他合適製程形成的高密度電漿氧化物、旋塗玻璃或聚醯亞胺、其他合適的材料或其組合。第二鈍化層146的至少一個鈍化子層由具有至少一種裂紋減少特性的氮化物製成，且基於氮化物的鈍化子層的厚度為第二鈍化層146總厚度的至少40%。相鄰的鈍化子層由不同的介電材料製成。例如，第一鈍化子層146A由不同於第二鈍化子層146B的材料製成，第三鈍化子層146C由不同於第二鈍化子層146B的材料製成，第四鈍化子層146D由不同於第三鈍化子層146C的材料製成，第五鈍化子層146E由不同於第四鈍化子層146D的材料製成。在一些態樣中，彼此不相鄰的鈍化子層可由相同的材料製成。
在一些實施例中，第一鈍化子層146A、第二鈍化子層146B、第三鈍化子層146C、第四鈍化子層146D和第五鈍化子層146E中的一者由具有至少一種裂紋減少特性的氮化物製成，且基於氮化物的鈍化子層的厚度為第二鈍化層146總厚度的至少40%，例如約40%至約80%。在另一個實施例中，第一鈍化子層146A、第二鈍化子層146B、第三鈍化子層146C、第四鈍化子層146D和第五鈍化子層146E中的至少兩者由具有至少一種裂紋減少特性的氮化物製成。至少兩個基於氮化物的鈍化子層可由相同的氮化物材料或不同的氮化物材料製成。在一些實施例中，至少兩個基於氮化物的鈍化子層各自具有約300奈米至約1000奈米的厚度。利用兩個基於氮化物且各自具有至少一種裂紋減少特性的鈍化子層，並且厚度範圍從約300奈米到約1000奈米，第二鈍化層146可藉由減少導電特徵152的拉伸應力來減少第二鈍化層146中裂紋的形成及/或將裂紋限制在第二鈍化層146內。在一個態樣中，一或多個鈍化子層隔開兩個基於氮化物的鈍化子層。例如，第一鈍化子層146A由未摻雜的氧化矽玻璃製成並具有約100奈米至約500奈米的厚度T3，第二鈍化子層146B由高密度電漿氧化物製成並具有約1000奈米至約2000奈米的厚度T4，第三鈍化子層146C由氮化矽製成並具有約300奈米至約1000奈米的厚度T5，第四鈍化子層146D由未摻雜的氧化矽玻璃製成並具有小於約100奈米(諸如約50奈米至約100奈米)的厚度T6，第五鈍化子層146E由氮化矽製成並具有約300奈米至約1000奈米的厚度T7。在一個態樣中，第五鈍化子層146E的厚度T7大於第三鈍化子層146C的厚度T5。在一些實施例中，第三鈍化子層146C及第五鈍化子層146E由氮化矽製成，並且每一者都具有約300奈米至約1000奈米的厚度，因此與習用鈍化層相比，設置在第二鈍化層146下方的導電特徵152中的拉伸應力降低了15%至60%，且裝置故障率從13%降低至0%。
具有第一鈍化子層146A至第三鈍化子層146C的第二鈍化層146(例如，第3A圖所示的實施例)或第一鈍化子層146A至第五鈍化子層146E(例如，第3B圖所示的實施例)減少了在第二鈍化層146中形成的裂紋及/或將裂紋限制在第二鈍化層146內。如本文所述，第二鈍化層146可用於再分佈層140中。第二鈍化層146可用於由於熱膨脹係數的不匹配而形成裂紋並傳播的其他結構中。
第4圖是根據一些實施例的用於製造第1圖的半導體裝置結構100的再分佈層140的方法400的流程圖。第5A圖至第5I圖繪示了根據一些實施例，在第4圖的方法400的各個製造階段期間的再分佈層140的截面圖。參考第4圖及第5A圖至第5I圖共同描述了再分佈層140及製造再分佈層140之方法400。如第4圖及第5A圖中所示，方法400開始於步驟402，以在基板500上形成第一介電層504。基板500可為如第1圖所示的基板102且其上設置有互連結構120。基板500包括介電材料502及一或多個導電特徵501。介電材料502可為如第1圖所示的層間介電質122，導電特徵501可為如第1圖所示的導電特徵126。每個導電特徵501具有導電表面503，每個介電材料502具有介電表面505。第一介電層504可形成在導電表面503及介電表面505上。第一介電層504可藉由任何合適的沉積方法沉積，諸如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第一介電層504可為如第3B圖所示的第一鈍化層144的第一鈍化子層144A。
在步驟404處，如第5B圖所示，在第一介電層504上形成第二介電層506。第二介電層506可藉由任何合適的沉積方法沉積，例如原子層沉積、化學氣相沉積、電漿化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第二介電層506可為如第3B圖所示的第一鈍化層144的第二鈍化子層144B。接下來，在步驟406中，圖案化第一介電層504及第二介電層506，並且形成開口507在第一介電層504及第二介電層506中，如第5C圖所示。第一介電層504及第二介電層506的圖案化可包括在第二介電層506上形成遮罩，並移除位於導電特徵501上方的部分遮罩。開口507可藉由任何合適的移除製程形成，例如乾式蝕刻。導電表面503藉由開口507曝露，第一介電層504及第二介電層506仍覆蓋介電表面505。
在步驟408中，如第5D圖所示，在開口507中形成第一組複數個導電特徵508。導電特徵508可為第3B圖所示的導電特徵150。導電特徵508可藉由任何合適的沉積方法形成，諸如物理氣相沉積或電化學電鍍(electro-chemical plating，ECP)。在形成導電特徵508之後，可執行化學機械研磨製程，以移除在第二介電層506上形成的任何導電材料。接下來，在步驟410中，在導電特徵508上形成第二組複數個導電特徵510，如第5D圖所示。每個導電特徵510可形成在相應的導電特徵508上。導電特徵510可為第3B圖所示的導電特徵152。導電特徵510可藉由任何合適的沉積方法形成，諸如物理氣相沉積或電化學電鍍。在一些實施例中，導電特徵508、導電特徵510藉由單一沉積製程形成。例如，可執行沉積製程以用導電材料填充開口507，並在第二介電層506上形成導電材料層，隨後圖案化導電材料層並移除部分導電材料以形成導電特徵510。
在步驟412中，如第5E圖所示，在導電特徵510及第二介電層506上形成第三介電層512。第三介電層512可共形地形成。第三介電層512可藉由任何合適的沉積方法沉積，諸如原子層沉積、化學氣相沉積、電漿化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第三介電層512可為如第3B圖所示的第二鈍化層146的第一鈍化子層146A。接下來，在步驟414中，在第三介電層512上形成第四介電層514，如第5F圖所示。第四介電層514可共形地形成。第四介電層514可藉由任何合適的沉積方法沉積，諸如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第四介電層514可為如第3B圖所示的第二鈍化層146的第二鈍化子層146B。
在步驟416中，如第5G圖所示，在第四介電層514上形成第五介電層516。第五介電層516可共形地形成。第五介電層516可藉由任何合適的沉積方法沉積，諸如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第五介電層516可為如第3B圖所示的第二鈍化層146的第三鈍化子層146C。在一些實施例中，第五介電層516可由氮化物製成。例如，第五介電層516由氮化矽製成，並藉由電漿增強化學氣相沉積製程沉積。示例性的電漿增強化學氣相沉積製程可包括將前驅氣體及額外氣體流入製程腔室。前驅物氣體可為含矽氣體及含氮氣體。含矽氣體可包括矽烷、乙矽烷、三甲基甲矽烷基(trimethylsilyl，TMS)、三(二甲氨基)矽烷(tris(dimethylamino)silane，TDMAS)、雙(叔丁基氨基)矽烷(bis(tertiary-butylamino)silane，BTBAS)、二氯矽烷(dichlorosilane，DCS)或其組合。含氮氣體可包括氮氣、氨氣或其組合。額外氣體可包括載氣及可調節氮化矽層之特性的氣體。載氣可為惰性氣體，例如氬氣。可調節氮化矽層之特性的氣體可包括氫氣，氫氣可增加氮化矽層的壓縮應力。含矽氣體的流動速率範圍為約10標準立方釐米每分鐘(standard cubic centimeter per minute，sccm)至約200 sccm，含氮氣體的流動速率範圍為約50 sccm至約500 sccm，載氣的流動速率範圍為約100 sccm至約5000 sccm。射頻(radio frequency)電源可在約0.3兆赫至約14兆赫的頻率範圍內，例如約13.56兆赫，且射頻功率可在約10瓦至約5000瓦的範圍內。腔室壓力可在約10毫托至約15托的範圍內，基板溫度可在約攝氏200度至約攝氏700度的範圍內。
在一些實施例中，第三介電層512是如第3A圖所示的第一鈍化子層146A，第四介電層514是第二鈍化子層146B，第五介電層516是第三鈍化子層146C，而第五介電層516的厚度至少是第三介電層512、第四介電層514、及第五介電層516總厚度的40%。後續製程包括圖案化及移除部分的第三介電層512、第四介電層514、及第五介電層516以曝露導電特徵510，並在導電特徵510上形成凸塊下金屬層154(如第1圖所示)。在一些實施例中，第五介電層516具有範圍從約300奈米到約1000奈米的厚度，並且額外的介電層形成在第五介電層516上。
接下來，在步驟418中，在第五介電層516上形成第六介電層518，如第5H圖中所示。第六介電層518可共形地形成。第六介電層518可藉由任何合適的沉積方法沉積，諸如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第六介電層518可為如第3B圖所示的第二鈍化層146的第四鈍化子層146D。
在步驟420中，如第5I圖所示，在第六介電層518上形成第七介電層520。第七介電層520可共形地形成。第七介電層520可藉由任何合適的沉積方法沉積，諸如原子層沉積、化學氣相沉積、電漿增強化學氣相沉積、高密度電漿化學氣相沉積或旋塗。第七介電層520可為如第3B圖所示的第二鈍化層146的第五鈍化子層146E。在一些實施例中，第七介電層520可由氮化物製成。在一個實施例中，第七介電層520由氮化矽製成，並藉由上述電漿增強化學氣相沉積製程沉積。第七介電層520的厚度範圍為約300奈米至約1000奈米。在一些實施例中，第五介電層516及第七介電層520由諸如氮化矽的氮化物製成，並且第七介電層520比第五介電層516厚。
因為第二鈍化層146可減少裂紋的形成及/或將裂紋限制在第二鈍化層146內，所以擴大了對習用導電特徵的尺寸及佈置的限制。第6A圖是根據一些實施例的複數個導電特徵上的第二鈍化層146的截面圖。如第6A圖中所示，導電特徵包括第一層級的導電特徵602A、導電特徵602B、導電特徵602C、導電特徵602D。導電特徵602A、導電特徵602B、導電特徵602C、導電特徵602D可為如第1圖中所示的設置在互連結構120中的導電特徵126。導電特徵602A具有第一寬度W1，並且導電特徵602B、導電特徵602C、導電特徵602D各自具有第二寬度W2。在一些實施例中，第一寬度W1大於第二寬度W2。在一些實施例中，導電特徵602B、導電特徵602C、導電特徵602D具有彼此不同的寬度。可藉由形成導電層、圖案化導電層及移除導電層的部分來形成導電特徵602A、導電特徵602B、導電特徵602C、導電特徵602D。在一些實施例中，導電特徵602A、導電特徵602B、導電特徵602C、導電特徵602D具有相同的厚度T8。
第二層級的導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D設置在導電特徵602A、導電特徵602B、導電特徵602C、導電特徵602D上方。導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D可為如第1圖所示的設置在互連結構120頂部的導電特徵126。導電特徵602A至導電特徵602D及導電特徵604A至導電特徵604D的兩個層級都可嵌入層間介電質122中。在一個實施例中，導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D與相應的導電特徵602A、導電特徵602B、導電特徵602C、導電特徵602D對準。為了清楚起見，省略了連接兩個層級導電特徵602A至導電特徵602D及導電特徵604A至導電特徵604D的導電通孔。導電特徵604A可具有與導電特徵602A的第一寬度W1相同或不同的寬度。導電特徵604B、導電特徵604C、導電特徵604D可具有彼此相同或不同的寬度。在一些實施例中，導電特徵604B、導電特徵604C、導電特徵604D各自具有第二寬度W2。可藉由形成導電層、圖案化導電層及移除導電層的部分來形成導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D。在一個實施例中，導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D具有相同的厚度T9，並且厚度T9大於厚度T8。
如第6A圖所示，第一鈍化層144設置在第二層級的導電特徵604A至導電特徵604D及層間介電質122上。第三層級的導電特徵606A、導電特徵606B、導電特徵606C、導電特徵606D設置在第一鈍化層144上並在導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D上方。導電特徵606A、導電特徵606B、導電特徵606C、導電特徵606D可為如第1圖所示的設置在再分佈層140中的導電特徵152。在一些實施例中，導電特徵606A、導電特徵606B、導電特徵606C、導電特徵606D與相應的導電特徵604A、導電特徵604B、導電特徵604C、導電特徵604D對準。導電特徵606A可具有與導電特徵602A的第一寬度W1相同或不同的寬度。導電特徵606B、導電特徵606C、導電特徵606D可具有彼此相同或不同的寬度。在一些實施例中，導電特徵606B、導電特徵606C、導電特徵606D各自具有第二寬度W2。可藉由形成導電層、圖案化導電層及移除導電層的部分來形成導電特徵606A、導電特徵606B、導電特徵606C、導電特徵606D。在一個實施例中，導電特徵606A、導電特徵606B、導電特徵606C、導電特徵606D具有相同的厚度T10，並且厚度T10大於厚度T9。
第6B圖是根據一些實施例的第6A圖的複數個導電特徵606A至導電特徵606D的俯視圖。在一些實施例中，導電特徵606A是接合墊，並且導電特徵606B、導電特徵606C、導電特徵606D是導線。如第6B圖所示，導電特徵606A具有多邊形形狀。在一個實施例中，導電特徵606A是矩形的並且具有固定的寬度。在另一個實施例中，導電特徵606A是八邊形的，並且具有變化的寬度，如第6B圖所示。導電特徵606B鄰近導電特徵606A，並且具有多邊形形狀，諸如矩形。在一個實施例中，導電特徵606A及導電特徵606B之間的距離是固定的。在另一個實施例中，導電特徵606A及導電特徵606B之間的距離是變化的。例如，導電特徵606A的中心部分距導電特徵606B的距離為D1，導電特徵606A的邊緣部分距導電特徵606B的距離為D2。取決於導電特徵606A的形狀及/或導電特徵606B的形狀，距離D1可大於或小於距離D2。
在一些實施例中，導電特徵606C鄰近導電特徵606B，並且具有多邊形形狀，例如矩形。在導電特徵606C與導電特徵606B之間具有距離D3。在一些實施例中，距離D3小於距離D1，例如約一半的距離D1。導電特徵606D鄰近導電特徵606C，並且具有多邊形形狀，諸如矩形。導電特徵606C及導電特徵606D可相隔距離D3。
本公開的各種實施例提供了半導體裝置結構100的第二鈍化層146及製造第二鈍化層146的方法。第二鈍化層146設置在導電特徵及介電材料上。在一個實施例中，第二鈍化層146包括複數個介電層，並且複數個介電層中的至少一層由氮化物製成，並且具有以下性質中的至少一種，包括大於150 GPa的楊氏模數(諸如從約150 GPa到約350 GPa)、大於3 MPa·m1/2 的斷裂韌性(諸如從約3 MPa·m1/2 到約7 MPa·m1/2 )或者壓縮應力大於-1E9達因/平方釐米(諸如從約-1E9達因/平方釐米到約-3.5達因/平方釐米)。第二鈍化層146中基於氮化物的介電層的厚度為第二鈍化層146總厚度的至少40%，例如約40%至約80%。在另一個實施例中，第二鈍化層146的至少兩個介電層由具有至少一種上述特性的氮化物製成。一些實施例可實現優勢。例如，第二鈍化層146藉由減少設置在其下方的導電特徵152(例如接合墊)的拉伸應力，減少了第二鈍化層146中裂紋的形成及/或將裂紋限制在第二鈍化層146內。
一個實施例是一種半導體裝置結構。此結構包括其上具有一或多個裝置的基板、設置在基板上的一或多個接合墊以及設置在一或多個接合墊上的第一鈍化層。第一鈍化層包括具有第一介電材料的第一鈍化子層、設置在第一鈍化子層上的第二鈍化子層，並且第二鈍化子層具有不同於第一介電材料的第二介電材料。第一鈍化層進一步包括設置在第二鈍化子層上的第三鈍化子層，並且第三鈍化子層具有不同於第二介電材料的第三介電材料。第一鈍化子層、第二鈍化子層及第三鈍化子層中的至少兩者各自包括氮化物。
另一個實施例是一種半導體裝置結構。此結構包括其上具有一或多個裝置的基板、設置在基板上的互連結構、設置在互連結構上的一或多個接合墊，及設置在一或多個接合墊上的第一鈍化層。第一鈍化層包括具有第一介電材料的第一鈍化子層、設置在第一鈍化子層上的第二鈍化子層，並且第二鈍化子層具有不同於第一介電材料的第二介電材料。第一鈍化層進一步包括設置在第二鈍化子層上的第三鈍化子層，並且第三鈍化子層具有不同於第二介電材料的第三介電材料。第一鈍化子層、第二鈍化子層及第三鈍化子層中的至少一者是氮化物層，其厚度至少為第一鈍化層總厚度的40%。
又一個實施例是一種方法。此方法包括在基板上形成一或多個裝置，在一或多個裝置上形成第一介電層，在第一介電層中形成開口，在開口中形成第一導電特徵，在第一導電特徵上形成接合墊，及在接合墊及第一介電層上形成第二介電層。形成第二介電層包括在接合墊及第一介電層上形成第一子層。第一子層包括第一材料。形成第二介電層亦包括在第一子層上形成第二子層，並且第二子層包括不同於第一材料的第二材料。形成第二介電層亦包括在第二子層上形成第三子層，第三子層包括不同於第二材料的第三材料。第一子層、第二子層及第三子層中的至少兩者各自包括氮化物。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
100:半導體裝置結構 102:基板 104:隔離特徵 106:主動區 110:裝置 120:互連結構 122:層間介電質 124,126:導電特徵 140:再分佈層 144:第一鈍化層 144A:第一鈍化子層 144B:第二鈍化子層 146:第二鈍化層 146A:第一鈍化子層 146B:第二鈍化子層 146C:第三鈍化子層 146D:第四鈍化子層 146E:第五鈍化子層 150:導電特徵 152:導電特徵 154:凸塊下金屬層 156:導電結構 200:方法 202,204,206:步驟 400:方法 402,404,406,408,410,412,414,416,418,420:步驟 500:基板 501:導電特徵 502:介電材料 503:導電表面 504:第一介電層 505:介電表面 506:第二介電層 507:開口 508:導電特徵 510:導電特徵 512:第三介電層 514:第四介電層 516:第五介電層 518:第六介電層 520:第七介電層 602A,602B,602C,602D:導電特徵 604A,604B,604C,604D:導電特徵 606A,606B,606C,606D:導電特徵 T1,T2,T3,T4,T5,T6,T7,T8,T9,T10:厚度 W1:第一寬度 W2:第二寬度 D1,D2,D3:距離
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。 第1圖是根據一些實施例的半導體裝置結構的截面圖。 第2圖是根據一些實施例的製造半導體裝置結構的方法流程圖。 第3A圖及第3B圖是根據一些實施例，在第1圖的半導體裝置結構的製造期間中一個階段的再分佈層的截面圖。 第4圖是根據一些實施例的製造第1圖的半導體裝置結構的再分佈層的方法流程圖。 第5A圖至第5I圖根據一些實施例，繪示在第4圖的方法的各個製造階段期間的再分佈層的截面圖。 第6A圖是根據一些實施例的設置在複數個導電特徵上的鈍化層的截面圖。 第6B圖是根據一些實施例的第6A圖的複數個導電特徵的俯視圖。
140:再分佈層
144:第一鈍化層
144A:第一鈍化子層
144B:第二鈍化子層
146:第二鈍化層
146A:第一鈍化子層
146B:第二鈍化子層
146C:第三鈍化子層
150:導電特徵
152:導電特徵
T1,T2,T3,T4,T5:厚度

Claims (20)

  1. 一種半導體裝置結構，包括： 一基板，包括在該基板上形成的一或多個裝置； 一或多個接合墊，設置在該基板上；及 一第一鈍化層，設置在該一或多個接合墊上，其中該第一鈍化層包括： 一第一鈍化子層，包括一第一介電材料； 一第二鈍化子層，設置在該第一鈍化子層上，該第二鈍化子層包括不同於該第一介電材料的一第二介電材料；及 一第三鈍化子層，設置在該第二鈍化子層上，該第三鈍化子層包括不同於該第二介電材料的一第三介電材料，其中該第一鈍化子層、該第二鈍化子層及該第三鈍化子層中的至少兩者各自包括一氮化物。
  2. 如請求項1所述之半導體裝置結構，其中該氮化物包括氮化矽、氮化鋁、氮化鈦或氮化鉭。
  3. 如請求項2所述之半導體裝置結構，其中該氮化物是氮化矽。
  4. 如請求項1所述之半導體裝置結構，其中該第一鈍化層進一步包括： 一第四鈍化子層，包括一第四介電材料；及 一第五鈍化子層，設置在該第四鈍化子層上，該第五鈍化子層包括不同於該第四介電材料的一第五介電材料，其中該第一鈍化子層設置在該第五鈍化子層上。
  5. 如請求項4所述之半導體裝置結構，進一步包括設置在該基板上的一第二鈍化層，其中該第二鈍化層包括： 一第六鈍化子層；及 一第七鈍化子層，設置在該第六鈍化子層上，其中該第一鈍化層設置在該第七鈍化子層上。
  6. 如請求項4所述之半導體裝置結構，其中該第二鈍化子層、該第四鈍化子層及該第五鈍化子層各自包括一氧化物，並且該第一鈍化子層及該第三鈍化子層各自包括該氮化物。
  7. 如請求項6所述之半導體裝置結構，其中該第二鈍化子層及該第四鈍化子層各自包括未摻雜的氧化矽玻璃，該第五鈍化子層包括高密度電漿氧化物，並且該第一鈍化子層及該第三鈍化子層各自包括氮化矽。
  8. 如請求項1所述之半導體裝置結構，進一步包括設置在該基板上的一互連結構，並且該一或多個接合墊設置在該互連結構上，其中該互連結構包括： 一第一層級導電特徵，包括一第一導線、與該第一導線相鄰的一第二導線及與該第二導線相鄰的一第三導線；及 設置在該第一層級導線上的一第二層級導線，其中該第二層級導線包括一第四導線、與該第四導線相鄰的一第五導線及與該第五導線相鄰的一第六導線，其中該一或多個接合墊中的一接合墊設置在該第二層級導線的該第四導線上並與該第四導線對齊。
  9. 如請求項8所述之半導體裝置結構，其中該第一層級導線的該第一導線、該第二導線、該第三導線具有一第一厚度，該第二層級導線的該第四導線、該第五導線、該第六導線具有一第二厚度，並且該接合墊具有一第三厚度，其中該第二厚度大於該第一厚度，並且該第三厚度大於該第二厚度。
  10. 如請求項9所述之半導體裝置結構，其中該第一導線及該第四導線中的每一者具有一第一寬度，該第二導線及該第五導線中的每一者具有一第二寬度，該第三導線及該第六導線中的每一者具有一第三寬度，並且該接合墊具有該第一寬度，其中該第一寬度大於該第二寬度及該第三寬度。
  11. 如請求項10所述之半導體裝置結構，其中該第一導線及該第四導線分別和該第二導線及該第五導線相隔一第一距離，該第二導線及該第五導線分別和該第三導線及該第六導線相隔一第二距離，並且該第二距離小於該第一距離。
  12. 如請求項11所述之半導體裝置結構，進一步包括鄰近該接合墊的一導電特徵，其中該接合墊和鄰近的該導電特徵相隔該第一距離。
  13. 如請求項11所述之半導體裝置結構，進一步包括鄰近該接合墊的一導電特徵，其中該接合墊具有中心部分和鄰近的該導電特徵相隔一第三距離，並且該接合墊具有邊緣部分和鄰近的該導電特徵相隔一第四距離，其中該第四距離大於該第三距離。
  14. 一種半導體裝置結構，包括： 一基板，包括在該基板上形成的一或多個裝置； 一互連結構，設置在該基板上； 一或多個接合墊，設置在該互連結構上；及 一第一鈍化層，設置在該一或多個接合墊上，其中該第一鈍化層包括： 一第一鈍化子層，包括一第一介電材料； 一第二鈍化子層，設置在該第一鈍化子層上，該第二鈍化子層包括不同於該第一介電材料的一第二介電材料；及 一第三鈍化子層，設置在該第二鈍化子層上，該第三鈍化子層包括不同於該第二介電材料的一第三介電材料，其中該第一鈍化子層、該第二鈍化子層及該第三鈍化子層中的至少一者是一氮化物層，其厚度至少為該第一鈍化層的一總厚度的40%。
  15. 如請求項14所述之半導體裝置結構，其中該第三鈍化子層是一厚度大於或等於1000奈米的氮化矽。
  16. 如請求項14所述之半導體裝置結構，進一步包括一第二鈍化層，其中該第一鈍化層設置在該第二鈍化層上。
  17. 如請求項16所述之半導體裝置結構，其中該第二鈍化層包括： 一第四鈍化子層，設置在該互連結構上；及 一第五鈍化子層，設置在該第四鈍化子層上。
  18. 一種形成半導體裝置結構的方法，包括： 在一基板上形成一或多個裝置； 在一或多個裝置上形成一第一介電層； 在該第一介電層中形成一開口； 在該開口中形成一第一導電特徵； 在該第一導電特徵上方形成一接合墊；及 在該接合墊及該第一介電層上形成一第二介電層，其中形成該第二介電層包括： 在該接合墊及該第一介電層上方形成一第一子層，其中該第一子層包括一第一材料； 在該第一子層上形成一第二子層，其中該第二子層包括不同於該第一材料的一第二材料；及 在該第二子層上形成一第三子層，其中該第三子層包括不同於該第二材料的一第三材料，並且該第一子層、該第二子層及該第三子層中的至少兩者各自包括一氮化物。
  19. 如請求項18所述之方法，其中該第三子層包括氮化矽，並且該第三子層藉由一電漿增強化學氣相沉積製程形成。
  20. 如請求項19所述之方法，其中形成該第二介電層進一步包括： 在該接合墊及該第一介電層上的該第一子層上形成一第四子層；及 在該第四子層上形成一第五子層，其中該第一子層形成在該第五子層上，並且該第一子層包括氮化矽。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230378115A1 (en) * 2020-06-30 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220021615A (ko) * 2020-08-14 2022-02-22 삼성전자주식회사 반도체 패키지

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920006736B1 (ko) * 1989-11-08 1992-08-17 삼성전자 주식회사 반도체장치 및 그 제조방법
US5851603A (en) 1997-07-14 1998-12-22 Vanguard International Semiconductor Corporation Method for making a plasma-enhanced chemical vapor deposited SiO2 Si3 N4 multilayer passivation layer for semiconductor applications
US20020163062A1 (en) * 2001-02-26 2002-11-07 International Business Machines Corporation Multiple material stacks with a stress relief layer between a metal structure and a passivation layer
TWI251284B (en) 2004-11-12 2006-03-11 Advanced Semiconductor Eng Redistribution layer and circuit structure thereof
DE102005007540A1 (de) * 2005-02-18 2006-08-31 Robert Bosch Gmbh Mikromechanischer Membransensor mit Doppelmembran
SG166110A1 (en) * 2007-04-04 2010-11-29 Globalfoundries Sg Pte Ltd Planarized passivation layer for semiconductor devices
US8189642B1 (en) * 2007-08-08 2012-05-29 Emcore Corporation VCSEL semiconductor device
US8098351B2 (en) * 2007-11-20 2012-01-17 Newport Fab, Llc Self-planarized passivation dielectric for liquid crystal on silicon structure and related method
DE102009035437B4 (de) 2009-07-31 2012-09-27 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
US8610283B2 (en) * 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US8884400B2 (en) * 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425155B2 (en) * 2014-02-25 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding process and structure
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9397045B2 (en) * 2014-10-16 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of damascene structure
CN107210269B (zh) 2015-03-11 2020-07-28 英特尔公司 利用应变重分布层的可拉伸电子器件制造方法
US9589969B1 (en) * 2016-01-15 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method of the same
JP6540651B2 (ja) * 2016-10-19 2019-07-10 株式会社村田製作所 半導体装置およびその製造方法
US10658315B2 (en) * 2018-03-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer metallic structure and method
US10755995B2 (en) * 2018-06-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Warpage control of semiconductor die
US11145564B2 (en) * 2018-06-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer passivation structure and method
US11469194B2 (en) * 2018-08-08 2022-10-11 Stmicroelectronics S.R.L. Method of manufacturing a redistribution layer, redistribution layer and integrated circuit including the redistribution layer
US11373971B2 (en) * 2020-06-30 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US11264281B2 (en) * 2020-07-09 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced loading effect
US11715756B2 (en) * 2021-04-09 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Device structure and methods of forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230378115A1 (en) * 2020-06-30 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US12068271B2 (en) * 2020-06-30 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

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