TW202145360A - 半導體裝置與其製造方法 - Google Patents

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陳豪育
程冠倫
王志豪
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Abstract

一種半導體裝置包含閘極結構、源極/汲極磊晶結構、前側互連結構、背側通孔件、隔離材料及側壁間隔物。源極/汲極磊晶結構在閘極結構的一側上。前側互連結構在源極/汲極磊晶結構的前側上。背側通孔件連接至源極/汲極磊晶結構的背側。隔離材料在背側通孔件的一側上且接觸閘極結構。側壁間隔物在背側通孔件與隔離材料之間。隔離材料的高度大於側壁間隔物的高度。

Description

半導體裝置與其製造方法
無
半導體積體電路(integrated circuit；IC)產業已經歷指數式增長。IC材料及設計上的技術進步已產生多代IC，其中每一代具有比前一代小且複雜的電路。在IC演化的過程中，功能密度(即，每晶片面積的互連裝置的數目)已大體上增大，而幾何形狀大小(即，使用製造製程能夠產生的最小組件(或線))已減小。此縮小製程通常藉由提高生產效率及降低相關聯成本來提供益處。
無
以下揭示內容提供用於實施提供的標的的不同特徵的許多不同實施方式或實例。組件及配置的特徵實例將在下文描述以簡化本揭露。當然，此等各者僅為實例且不欲為限制性的。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方或上可包含第一特徵及第二特徵係直接接觸地形成的實施方式，且亦可包含額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施方式。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的且本身並不規定論述的各種實施方式及/或組態之間的關係。
此外，為了方便用於描述如諸圖中所圖示的一個元件或特徵與另一元件或特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似術語。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的元件在使用或操作時的不同定向。裝置可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
如本文中所使用，「大約」、「約」、「近似」或「實質上」應大體上意味著在給定值或範圍的20%內或10%或5%內。本文中給出的數值數量係近似值，此意味著術語「大約」、「約」、「近似」或「實質上」可以在未明確說明的情況下進行推斷。
環繞式閘極(gate all around；GAA)電晶體結構可藉由任何合適方法來圖案化。舉例而言，這些結構可使用包含雙圖案化或多圖案化製程的一或多種光微影製程來圖案化。一般地，雙圖案化或多圖案化製程組合光微影製程與自對準製程，從而產生間距例如小於使用單一的直接光微影製程另外可獲得的間距的圖案。舉例而言，在一個實施方式中，在一基板上方形成一犧牲層且使用光微影製程來圖案化該犧牲層。使用自對準製程與該經圖案化的犧牲層並排形成間隔物。接著移除該犧牲層，且剩餘間隔物因而可用以圖案化GAA結構。
本揭露係關於半導體裝置及其形成方法。更特別地，本揭露的一些實施方式係關於包含放大的背側通孔件的GAA裝置，這些放大的背側通孔件用於改良背側通孔件的電效能。本文中提供的GAA裝置包含p型GAA裝置或n型GAA裝置。此外，GAA裝置可具有與單一的連續閘極結構或多個閘極結構相關聯的一或多個通道區域(例如，奈米線)。一般技術者可辨識可自本揭露的態樣獲益的半導體裝置的其他實例。舉例而言，如本文中所描述的一些實施方式亦可應用於鰭式電晶體(FinFET)裝置、亞米茄閘極(Ω-閘極)裝置及/或派閘極(π-閘極)裝置。
第1圖至第20E圖說明根據本揭露的一些實施方式的處於各種階段的製造半導體裝置的方法。在一些實施方式中，第1圖至第20E圖中所示的半導體裝置可為在處理積體電路(integrated circuit；IC)或其部分期間製造的中間裝置，IC可包含靜態隨機存取記憶體(static random access memory；SRAM)、邏輯電路、被動組件(諸如電阻器、電容器及感應器)及/或主動組件(諸如p型場效電晶體(p-type field effect transistor；PFET)、n型FET (n-type FET；NFET)、多閘極FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻率電晶體、其他記憶細胞及其組合。
參考第1圖。提供基板110，此基板可為晶圓的一部分。基板110具有前側110a及與前側110a相反的背側110b。在一些實施方式中，基板110可包含矽(Si)。替代地，基板110可包含鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)或其他適當半導體材料。在一些實施方式中，基板110可包含絕緣體上半導體(semiconductor-on-insulator；SOI)結構，諸如埋入式介電層。亦替代地，基板110可包含諸如藉由被稱為氧植入分離(separation by implantation of oxygen；SIMOX)技術的方法、晶圓結合、SEG或另一啟動方法形成的埋入式介電層，諸如埋入式氧化物(buried oxide；BOX)層。在各種實施方式中，基板110可包含多種基板結構及材料中的任一者。
形成第一犧牲層108在基板110的前側110a上。第一犧牲層108可在基板110上磊晶生長，使得第一犧牲層108形成結晶層。第一犧牲層108及基板110具有不同或相同的材料及/或成分。在一些實施方式中，第一犧牲層108由矽鍺(SiGe)或矽製成。在一些實施方式中，省略第一犧牲層108。
半導體堆疊120經由磊晶在第一犧牲層108上形成，使得半導體堆疊120形成結晶層。半導體堆疊120包含交替堆疊的第一半導體層122及第二半導體層124。第一半導體層122及第二半導體層124由具有不同晶格常數的材料製成，且可包含一或多層Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些實施方式中，第一半導體層122及第二半導體層124由矽、矽化合物、矽鍺、鍺或鍺化合物製成。在第1圖中，安置三層第一半導體層122及三層第二半導體層124。然而，這些層的數目不限於三，且可低至1 (每一層)且在一些實施方式中，形成2層或4至10層的第一半導體及第二半導體層中的每一者。藉由調整堆疊的層的數目，能夠調整GAA FET裝置的驅動電流。
在一些實施方式中，第一半導體層122可為具有大於零的鍺原子百分比的SiGe層。在一些實施方式中，第一半導體層122的鍺百分比在處於約15百分比與約100百分比之間的範圍內。在一些實施方式中，第一半導體層122的厚度在處於約3 nm與約20 nm之間的範圍內。
在一些實施方式中，第二半導體層124可為不含鍺的純矽層。第二半導體層124亦可為例如具有低於約1百分比的鍺原子百分比的實質上純粹的矽層。此外，第二半導體層124可為本質的(intrinsic)，這些第二半導體層不摻雜p型及n型雜質。在一些實施方式中，第二半導體層124的厚度在介於約3 nm與約60 nm之間的範圍內。
形成經圖案化的硬遮罩105在半導體堆疊120上方。在一些實施方式中，經圖案化的硬遮罩105由氮化矽、氧氮化矽、碳化矽、碳氮化矽或類似物形成。經圖案化的硬遮罩105覆蓋半導體堆疊120的一部分，同時留下半導體堆疊120的另一部分未被覆蓋。
參考第2圖。第1圖的半導體堆疊120、第一犧牲層108及基板110係使用經圖案化的硬遮罩105作為遮罩來圖案化以形成溝槽102。相應地，形成複數個半導體條帶104。溝槽102延伸至基板110中，且具有實質上彼此平行的縱向方向。溝槽102在基板110中形成基底部分112，其中基底部分112突出於基板110，且半導體條帶104分別在基板110的基底部分112之上形成。替代地，半導體堆疊120及犧牲層108的剩餘部分因此被稱為半導體條帶104。
可為淺溝槽隔離(shallow trench isolation；STI)區域的隔離結構130在溝槽102中形成。該形成可包含例如使用可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)用介電層填充溝槽102及執行化學機械拋光(chemical mechanical polish；CMP)以使介電材料的頂表面與硬遮罩105的頂表面齊平。接著使隔離結構130凹陷。所得隔離結構130的頂表面可與第一犧牲層108的底表面齊平，或可處於第一犧牲層108的頂表面與底表面之間的中間位準。
參考第3圖。第二犧牲層140在隔離結構130之上形成且分別覆蓋半導體條帶104。在一些實施方式中，第二犧牲層140由諸如矽鍺或其他合適材料的半導體材料製成。在一些其他實施方式中，第二犧牲層140可為介電材料。第二犧牲層140彼此分離，使得溝槽142形成於該些第二犧牲層之間。
複數個虛設鰭結構150分別形成於溝槽142中。在一些實施方式中，一介電層在第二犧牲層140之上共形地形成，且一填充材料填充於溝槽142中。接著執行平坦化(例如，CMP)製程以移除該介電層及該填充材料的多餘部分以分別在溝槽142中形成虛設鰭結構150。因而，每一虛設鰭結構150包含介電層152及在介電層152之上的虛設鰭154。在一些實施方式中，利用ALD製程或其他合適製程來沉積介電層152。在一些實施方式中，介電層152及虛設鰭154包含氮化矽、氧化矽、氧氮化矽、SiCN、SiCON、SiOC或其他合適材料。舉例而言，介電層152包含氮化矽，且虛設鰭154包含二氧化矽。
隨後，使虛設鰭結構150凹陷以在該些虛設鰭結構上形成凹部158。在一些實施方式中，執行多個蝕刻製程以使虛設鰭結構150凹陷。這些蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程或其組合。遮罩層160接著分別形成於凹部158中。在一些實施方式中，遮罩層160由氮化矽、氧氮化矽、碳化矽、碳氮化矽或類似物形成。舉例而言，遮罩材料在第二犧牲層140及虛設鰭結構150上形成，且執行平坦化(例如，CMP)製程以移除遮罩材料的多餘部分以形成遮罩層160。
參考第4圖。移除第二犧牲層140及經圖案化的硬遮罩105，且共形地形成犧牲閘極介電層170在遮罩層160、虛設鰭結構150及第一及第二半導體層122及124上。在一些實施方式中，犧牲閘極介電層170包含二氧化矽、氮化矽、高κ介電材料或其他合適材料。在各種實例中，藉由以下各者來沉積犧牲閘極介電層170：ALD製程、CVD製程、次大氣壓化學氣相沉積(subatmospheric CVD；SACVD)製程、可流動CVD製程、PVD製程或其他合適製程。舉例說明，犧牲閘極介電層170可用以防止後續處理(例如，虛設閘極結構的後續形成)損害第一及第二半導體層122及124。
隨後，形成虛設閘極結構180在犧牲閘極介電層170上。每一虛設閘極結構180包含虛設閘極層182、形成於虛設閘極層182上方的襯墊層184及形成於襯墊層184上方的遮罩層186。在一些實施方式中，可在犧牲閘極介電層170上方形成虛設閘極材料(未示出)，且在虛設閘極材料上方形成襯墊層184及遮罩層186。接著使用襯墊層184及遮罩層186作為遮罩來圖案化虛設閘極材料以形成虛設閘極層182。因而，虛設閘極層182、襯墊層184及遮罩層186被稱為虛設閘極結構180。在一些實施方式中，虛設閘極層182可由多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)或其他合適材料製成。襯墊層184可由氮化矽或其他合適材料製成，且遮罩層186可由二氧化矽或其他合適材料製成。
參考第5圖。閘極間隔物190分別在虛設閘極結構180的側壁上形成。閘極間隔物190可包含密封間隔物及主間隔物(未示出)。閘極間隔物190包含一或多種介電材料，諸如氧化矽、氮化矽、氧氮化矽、SiCN、SiCxOyNz或其組合。密封間隔物在虛設閘極結構180的側壁上形成且主間隔物在密封間隔物上形成。閘極間隔物190能夠使用諸如以下各者的沉積方法形成：電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition)或類似沉積方法。閘極間隔物190的形成可包含毯覆形成間隔物層，及接著執行蝕刻操作以移除該些間隔物層的水平部分。閘極間隔物層的剩餘垂直部分形成閘極間隔物190。
隨後，使用虛設閘極結構180及閘極間隔物190作為遮罩來更圖案化第一及第二半導體層122及124及第一犧牲層108，使得基板110的基底部分112的部分暴露。在此蝕刻製程期間，遮罩層160可在未被虛設閘極結構180或閘極間隔物190覆蓋的區域處凹陷。在一些實施方式中，圖案化製程係利用非等向性乾式蝕刻製程來執行。在一些實施方式中，乾式蝕刻製程蝕刻第一及第二半導體層122及124及第一犧牲層108 (例如，Si及SiGe)比蝕刻遮罩層160 (例如，金屬氧化物、SiON及SiOCN)快得多。歸因於此蝕刻選擇性，乾式蝕刻製程垂直地圖案化第一及第二半導體層122及124及第一犧牲層108而不全部蝕刻遮罩層160。在第5圖中，遮罩層160的被虛設閘極結構180或閘極間隔物190覆蓋的部分具有大於遮罩層160的凹陷部分的高度的高度。
參考第6圖。第一半導體層122經水平地凹陷(蝕刻)，因此第一半導體層122的邊緣實質上位於閘極間隔物190下方且形成凹部123。第一半導體層122的蝕刻包含濕式蝕刻及/或乾式蝕刻。
參考第7圖。內部間隔物210分別形成於第一半導體層122的凹部123 (參見第6圖)中。舉例而言，在第6圖的結構上方形成介電材料層，且執行一或多個蝕刻操作以形成該些內部間隔物210。在一些實施方式中，內部間隔物210包含基於氮化矽的材料(諸如SiN、SiON、SiOCN或SiCN及其組合)且不同於閘極間隔物190的材料。在一些實施方式中，內部間隔物210為氮化矽。內部間隔物210可完全填充凹部123，如第7圖所示。介電材料層可使用CVD (包含LPCVD及PECVD)、PVD、ALD或其他合適製程形成。蝕刻操作包含一或多個濕式及/或乾式蝕刻操作。在一些實施方式中，蝕刻在一些實施方式中為等向性蝕刻。
參考第8A圖及第8B圖，其中第8B圖為沿著第8A圖中的線B-B截取的橫截面圖。在第7圖的結構上方形成遮罩層205。為了清楚起見，遮罩層205用虛線來圖示。遮罩層205形成以覆蓋基底部分112的汲極區域D而不覆蓋基底部分112的至少一個源極區域S，接著凹陷基底部分112的源極區域S，從而在基底部分112中產生至少一個源極區域凹部112r。在一些實施方式中，遮罩層205可為藉由合適光微影製程形成的光阻劑遮罩。舉例而言，光微影製程可包含在如第7圖中圖示的結構上方旋塗一光阻劑層、執行曝光後烘烤製程及顯影該光阻劑層以形成遮罩層205。在一些實施方式中，圖案化抗蝕劑以形成經圖案化的遮罩元件可使用電子束(e-beam)微影製程或極紫外光(extreme ultraviolet；EUV)微影製程來執行。
一旦遮罩層205形成，源極區域凹部112r即能夠使用例如非等向性蝕刻製程在源極區域S中形成。在一些實施方式中，非等向性蝕刻可藉由利用電漿源及反應氣體的乾式化學蝕刻來執行。舉例說明而非限制，電漿源可為感應耦合電漿(inductively coupled plasma；ICR)源、變壓器耦合電漿(TCP)源、電子迴旋共振(electron cyclotron resonance；ECR)源或類似者，且反應氣體可為基於氟的氣體(諸如SF6 、CH2 F2 、CH3 F、CHF3 或類似物)、基於氯的其他(例如，Cl2 )、溴化氫氣體(HBr)、氧氣(O2 )、類似物或其組合。
參考第9A圖至第9C圖，其中第9B圖為沿著第9A圖中的線B-B截取的橫截面圖，且第9C圖為沿著第9A圖中的線C-C截取的橫截面圖。執行磊晶生長製程以在源極區域凹部112r中生長磊晶材料，直至磊晶材料堆積填充源極區域凹部112r的犧牲磊晶插塞220。磊晶材料具有不同於基板110的組成，因此導致犧牲磊晶插塞220與基板110之間的不同蝕刻選擇性。舉例而言，基板110為矽且犧牲磊晶插塞220為矽鍺。在一些實施方式中，犧牲磊晶插塞220為不含p型摻雜劑(例如，硼)及n型摻雜劑(例如，磷)的矽鍺，此係因為犧牲磊晶插塞220將在後續製程中移除且不充當最終IC產品的電晶體的源極端子。
參考第10圖。分別在基板110的基底部分112及犧牲磊晶插塞220上形成底部磊晶結構230。在一些實施方式中，半導體材料沉積在基底部分112及犧牲磊晶插塞220上以形成底部磊晶結構230。這些半導體材料包含諸如鍺(Ge)或矽(Si)的單元素半導體材料、諸如砷化鎵(GaAs)或砷化鋁鎵(AlGaAs)的化合物半導體材料或諸如矽鍺(SiGe)或磷化砷鎵(GaAsP)的半導體合金。底部磊晶結構230具有合適的結晶取向(例如，(100)、(110)或(111)結晶取向)。磊晶製程包含CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD (ultra-high vacuum CVD；UHV-CVD))、分子束磊晶及/或其他合適製程。在一些實施方式中，底部磊晶結構230為本質的(intrinsic)。亦即，底部磊晶結構230係未摻雜的。未摻雜的底部磊晶結構230有益於減小自頂部磊晶結構240至基板110的漏電流。底部磊晶結構230的頂表面可處於最底部內部間隔物210的底表面與頂表面之間的中間位準處。
頂部磊晶結構240分別在底部磊晶結構230上形成。在一些實施方式中，半導體材料沉積在底部磊晶結構230上以形成頂部磊晶結構240。該些半導體材料包含諸如鍺(Ge)或矽(Si)的單元素半導體材料、諸如砷化鎵(GaAs)或砷化鋁鎵(AlGaAs)的化合物半導體材料或諸如矽鍺(SiGe)或磷化砷鎵(GaAsP)的半導體合金。頂部磊晶結構240具有合適的結晶取向(例如，(100)、(110)或(111)結晶取向)。在一些實施方式中，頂部磊晶結構240包含源極/汲極磊晶結構。在一些實施方式中，在需要N型裝置的情況下，頂部磊晶結構240可包含磊晶生長的磷化矽(SiP)或碳化矽(SiC)。在一些實施方式中，在需要P型裝置的情況下，頂部磊晶結構240可包含磊晶生長的矽鍺(SiGe)。磊晶製程包含CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD (ultra-high vacuum CVD；UHV-CVD))、分子束磊晶及/或其他合適製程。所要p型或n型雜質在磊晶製程時可以或不可經摻雜。摻雜可藉由離子植入製程、電漿浸沒離子植入(plasma immersion ion implantation；PIII)製程及/或固體源極擴散製程、其他合適製程或其組合來達成。
虛設鰭結構150用以限制用於磊晶生長頂部磊晶結構240的間隔物。結果，頂部磊晶結構240限定在虛設鰭結構150之間。此可用以生產任何所要大小之頂部磊晶結構240，特別地生產小頂部磊晶結構240以用於減小寄生電容。舉例而言，頂部磊晶結構240之寬度(即，鄰近兩個虛設鰭結構150之間的空間)在約3 nm至約100 nm之範圍內。此外，氣隙235可在頂部磊晶結構240下形成。舉例而言，氣隙235由頂部磊晶結構240、底部磊晶結構230、虛設鰭結構150及隔離結構130界定。在一些實施方式中，頂部磊晶結構240接觸虛設鰭結構150，且底部磊晶結構230與虛設鰭結構150間隔分開。
共形地形成前側接觸蝕刻終止層(contact etch stop layer；CESL) 250在虛設鰭結構150及頂部磊晶結構240上方。在一些實施方式中，前側接觸蝕刻終止層250可為一或多個受力層。在一些實施方式中，前側接觸蝕刻終止層250具有拉伸應力且由氮化矽(Si3 N4 )形成。在一些其他實施方式中，前側接觸蝕刻終止層250包含諸如氧氮化物的材料。在又一些其他實施方式中，前側接觸蝕刻終止層250可具有包含複數個層的複合結構，諸如上覆於氧化矽層的氮化矽層。前側接觸蝕刻終止層250可使用電漿增強CVD (plasma enhanced CVD；PECVD)形成，然而，亦可使用其他合適的方法，諸如低壓CVD (low pressure CVD；LPCVD)、原子層沈積(atomic layer deposition；ALD)及類似方法。
接著在前側接觸蝕刻終止層 250上形成前側層間介電質(interlayer dielectric；ILD)255。前側層間介電質 255可藉由化學氣相沉積(chemical vapor deposition；CVD)、高密度電漿CVD、旋塗、濺射或其他合適方法形成。在一些實施方式中，前側層間介電質 255包含氧化矽。在一些其他實施方式中，前側層間介電質 255可包含氮氧化矽、氮化矽、包含矽、氧、碳及/或,氫的化合物(例如，氧化矽、SiCOH及SiOC)、低k材料或有機材料(例如，聚合物)。在前側層間介電質 255形成之後，執行諸如CMP之平坦化操作，使得襯墊層184及遮罩層186 (參見第9A圖)被移除且暴露虛設閘極層182及遮罩層160。
參考第11A圖至第11D圖，其中第11B圖為沿著第11A圖中的線B-B截取的橫截面圖，第11C圖為沿著第11A圖中的線C-C截取的橫截面圖，且第11D圖為沿著第11A圖中的線D-D截取的橫截面圖。接著移除虛設閘極層182及犧牲閘極介電層170 (參見第10圖)，由此暴露第二半導體層124。前側層間介電質255在虛設閘極層182之移除期間保護頂部磊晶結構240。虛設閘極層182可使用電漿乾式蝕刻及/或濕式蝕刻移除。當虛設閘極層182為多晶矽且前側層間介電質255為氧化矽時，諸如氫氧化四甲基銨溶液(TMAH)溶液的濕蝕刻劑可用以選擇性地移除虛設閘極層182。此後使用電漿乾式蝕刻及/或濕式蝕刻移除虛設閘極層182。隨後，犧牲閘極介電層170亦被移除。因而，最上層半導體層124暴露。
在虛設閘極層182(參見第10圖)被移除之後，移除剩餘第一半導體層122(參見第9A圖)，由此形成第二半導體層124之片狀物(或線或棒或柱)。第一半導體層122可使用能夠選擇性地蝕刻第一半導體層122的蝕刻劑來移除或蝕刻。
在一些實施方式中，界面層266視情況形成以圍繞第二半導體層124的暴露表面及基板110的基底部分112的暴露表面。在各種實施方式中，界面層266可包含諸如氧化矽(SiO2 )或氧氮化矽(SiON)的介電材料，且可藉由化學氧化、熱氧化、原子層沈積(atomic layer deposition；ALD)、化學氣相沈積(chemical vapor deposition；CVD)及/或其他合適方法形成。
在閘極間隔物190或內部間隔物210之間形成及/或填充閘極結構260。亦即，閘極結構260環繞(包裹)半導體層124。閘極間隔物190安置在閘極結構260的相對側上。每一閘極結構26包含閘極介電層262及閘極電極264。閘極電極264包含一或多個功函數金屬層及一填充金屬。閘極介電層262係共形地形成。第二半導體層124被稱為半導體裝置的通道。閘極介電層262圍繞第二半導體層124，且第二半導體層124之間的空間在閘極介電層262沉積之後仍保留。在一些實施方式中，閘極介電層262包含高k材料(k大於7)，諸如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鑭(La2 O3 )、氧化鉿鋁(HfAlO2 )、氧化鉿矽(HfSiO2 )、氧化鋁(Al2 O3 )或其他合適材料。在一些實施方式中，閘極介電層262可藉由執行ALD製程或其他合適製程形成。
閘極電極264的功函數金屬層在閘極介電層262上共形地形成，且功函數金屬層在一些實施方式中圍繞第二半導體層124。功函數金屬層可包含諸如TiN、TaN、TiAlSi、TiSiN、TiAl、TaAl或其他合適材料的材料。在一些實施方式中，功函數金屬層可藉由執行ALD製程或其他合適製程形成。
閘極電極264的填充金屬填充閘極間隔物190之間及內部間隔物210之間的剩餘空間。亦即，功函數金屬層接觸閘極介電層262及填充金屬且在閘極介電層262與填充金屬之間。填充金屬可包含諸如鎢或鋁的材料。在閘極介電層262及閘極電極264沉積之後，接著可執行諸如CMP製程的平坦化製程以移除閘極介電層262及閘極電極264的多餘部分以形成閘極結構260。
參考第12圖。前側層間介電質 255經圖案化以在閘極結構260的相對側上形成溝槽257，接著圖案化前側接觸蝕刻終止層 250以暴露頂部磊晶結構240。在一些實施方式中，執行多個蝕刻製程以圖案化前側層間介電質 255及前側接觸蝕刻終止層 250。這些蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程或其組合。
在溝槽257中形成觸點280。因而，觸點280分別接觸頂部磊晶結構240。在一些實施方式中，一些觸點280互連鄰近的頂部磊晶結構240。在一些實施方式中，觸點280可由諸如W、Co、Ru、Al、Cu或其他合適材料的金屬製成。在觸點280沉積之後，接著可執行平坦化製程，諸如化學機械平坦化(chemical mechanical planarization；CMP)製程。因而，觸點280的頂表面及前側層間介電質 255的頂表面實質上共面。在一些實施方式中，可在觸點280與頂部磊晶結構240之間形成前側金屬合金層(諸如矽化物) 270。此外，可在觸點280形成之前且在前側金屬合金層270之後在溝槽257中形成阻障層。阻障層可由TiN、TaN或其組合製成。
參考第13圖。在基板110上方形成包含金屬層及金屬間介電質(inter-metal dielectric；IMD)的前側多層互連結構(multilayer interconnection；MLI)290以電性連接半導體裝置的各種特徵或結構(例如，觸點280及/或閘極結構260)。前側多層互連結構 290包含諸如通孔件或觸點292的垂直互連件，及諸如金屬線294 (參見第20B圖)的水平互連件。各種互連特徵可實施包含銅、鎢及矽化物的各種導電材料。在一些實例中，使用鑲嵌製程以形成銅多層互連結構。
隨後，在前側多層互連結構 290之上形成載體基板410。舉例而言，載體基板410結合至前側多層互連結構 290。載體基板410可為矽(摻雜或未摻雜的)，或可包含諸如鍺的其他半導體材料；化合物半導體；或其組合。載體基板410可在對半導體裝置的背側的後續處理期間提供結構支撐且在一些實施方式中可保留在最終產品中。在一些其他實施方式中，載體基板410可在對半導體裝置的背側的後續處理完成之後移除。在一些實施方式中，載體基板410係藉由例如熔融結合而結合至多層互連結構290的最上層介電層。
參考第14A圖至第14D圖，其中第14B圖為沿著第14A圖中的線B-B截取的橫截面圖，第14C圖為沿著第14A圖中的線C-C截取的橫截面圖，且第14D圖為沿著第14A圖中的線D-D截取的橫截面圖。第13圖的結構上下「翻轉」，且移除基板110及第一犧牲層108 (參見第11D圖及第13圖)。因而，暴露犧牲磊晶插塞220及不接觸犧牲磊晶插塞220的其他底部磊晶結構230。在一些實施方式中，移除製程包含自基板110的背側薄化基板110，直至犧牲磊晶插塞220暴露。接著藉由使用選擇性蝕刻製程來移除基板110，此選擇性蝕刻製程以比其蝕刻犧牲磊晶插塞220(例如，矽鍺)及隔離結構130(例如，介電材料)快的蝕刻速率蝕刻基板110及第一犧牲層108 (例如，矽)。在一些實施方式中，用於選擇性地移除基板110的選擇性蝕刻製程可為濕式蝕刻製程，此濕式蝕刻製程使用諸如四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化鉀(KOH)、NH4 OH、類似物或其組合的濕式蝕刻溶液。
參考第15A圖至第15D圖，其中第15B圖為沿著第15A圖中的線B-B截取的橫截面圖，第15C圖為沿著第15A圖中的線C-C截取的橫截面圖，且第15D圖為沿著第15A圖中的線D-D截取的橫截面圖。側壁間隔物的絕緣材料的毯覆層310’係藉由使用CVD或其他合適方法共形地形成。毯覆層310’係以共形方式沉積，使得此毯覆層形成以在諸如側壁的垂直表面、水平表面及犧牲閘極結構的頂部上具有實質上相等的厚度。如第15A圖至第15D圖所示，毯覆層310’形成以覆蓋隔離結構130、閘極結構260的背側表面、內部間隔物210的背側表面及犧牲磊晶插塞220。在一些實施方式中，毯覆層310’沉積至在約2 nm至約10 nm範圍內的厚度T1。在一些實施方式中，毯覆層310’的絕緣材料為低於κ材料。在一些實施方式中，毯覆層310’為基於氮化物的材料，諸如SiN、SiON、SiOCN或SiCN及其組合。
參考第圖16A至第16D圖，其中第16B圖為沿著第16A圖中的線B-B截取的橫截面圖，第16C圖為沿著第16A圖中的線C-C截取的橫截面圖，且第16D圖為沿著第16A圖中的線D-D截取的橫截面圖。接著使用非等向性製程來蝕刻毯覆層310’ (參見第15A圖至第15D圖)以在犧牲磊晶插塞220的基底部分的相反側上形成側壁間隔物310，使得犧牲磊晶插塞220的另一部分由側壁間隔物310暴露。對毯覆層310’執行的非等向性蝕刻可為例如反應離子蝕刻(reactive ion etching；RIE)。在非等向性蝕刻製程期間，自水平表面移除大部分的絕緣材料，從而在垂直表面(諸如犧牲磊晶插塞220的側壁)上留下介電間隔物層。在一些實施方式中，可執行回蝕製程以減小側壁間隔物310的高度，使得側壁間隔物310直接接觸犧牲磊晶插塞220的基底部分，同時暴露犧牲磊晶插塞220的另一部分。此外，閘極結構260的部分及隔離結構130的側壁的部分接觸側壁間隔物310，如第16D圖所示。如第16C圖所示，一些不接觸犧牲磊晶插塞220的底部磊晶結構230接觸一些側壁間隔物310。在一些實施方式中，側壁間隔物310的高度H1小於約40 nm，例如，約0 nm至約40 nm。
參考第17A圖至第17D圖，其中第17B圖為沿著第17A圖中的線B-B截取的橫截面圖，第17C圖為沿著第17A圖中的線C-C截取的橫截面圖，且第17D圖為沿著第17A圖中的線D-D截取的橫截面圖。藉由執行例如選擇性生長製程，在未被側壁間隔物310覆蓋的犧牲磊晶插塞220的部分上形成犧牲磊晶結構320。舉例而言，形成另一遮罩層以覆蓋第16A圖的結構，且圖案化該遮罩層以暴露犧牲磊晶插塞220，且在犧牲磊晶插塞220上形成犧牲磊晶結構320。遮罩層可在犧牲磊晶結構320形成之後移除。在一些實施方式中，犧牲磊晶結構320為不含p型摻雜劑(例如，硼)及n型摻雜劑(例如，磷)的，此係因為犧牲磊晶結構320將在後續製程中移除且不充當最終IC產品的電晶體的源極端子。犧牲磊晶結構320與犧牲磊晶插塞220的組合結構在橫截面圖中可為錘形狀的，且因此被稱為犧牲錘形通孔件，此犧牲錘形通孔件在後續處理中將用錘形背側通孔件替換。舉例說明而非限制，犧牲磊晶結構320中的鍺原子百分比在約10%至約50%的範圍內。在一些實施方式中，犧牲磊晶結構320及犧牲磊晶插塞220具有相同或實質上相同的材料。替代地，犧牲磊晶結構320及犧牲磊晶插塞220具有相同或類似的蝕刻選擇性。
歸因於犧牲磊晶插塞220的不同表面的不同晶體平面上的不同生長速率，犧牲磊晶結構320的生長包含橫向生長及垂直生長。刻面(facets)因此形成為犧牲磊晶結構320的表面。舉例說明而非限制，在第17B圖的橫截面圖中，犧牲磊晶結構320具有合適的結晶取向(例如，(110)及(111)結晶取向)，使得犧牲磊晶結構320具有六邊形橫截面。舉例而言，犧牲磊晶結構320的底部表面326為(111)刻面(即，底部表面326為面向閘極結構260的面朝下刻面)，且犧牲磊晶結構320的側壁324為(110)刻面(側壁刻面)。磊晶製程包含CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD (ultra-high vacuum CVD；UHV-CVD))、分子束磊晶及/或其他合適製程。在一些實施方式中，角θ1形成於犧牲磊晶結構320的底部表面326與側壁324之間，且角θ1在約140度至約180度(例如，約144.7度至約180度)的範圍內，該範圍係由犧牲磊晶結構320的材料及/或結晶取向判定。
在一些實施方式中，犧牲磊晶結構320能夠藉由磊晶沉積/部分蝕刻製程生長，生長重複磊晶沉積/部分蝕刻製程至少一次以擴展犧牲磊晶結構的橫向寬度。此重複沉積/部分蝕刻製程亦被稱作循環沉積蝕刻(cyclic deposition-etch；CDE)製程。在一些實施方式中，犧牲磊晶結構320係藉由選擇性磊晶生長(selective epitaxial growth；SEG)生長。舉例而言，犧牲磊晶結構320係使用反應氣體(諸如作為蝕刻氣體的HCl、作為Ge前驅體氣體的GeH4 、二氯矽烷(dichlorosilane, DCS)及/或作為Si前驅體氣體的SiH4 、H2 及/或作為載體氣體的N2 )以磊晶方式生長。在一些實施方式中，蝕刻氣體可為其他含氯氣體或含溴氣體，諸如Cl2 、BCl3 、BiCl3 、BiBr3 或類似物。如上文論述的CDE製程僅為用於解釋如何在犧牲磊晶插塞220上形成犧牲磊晶結構320的一個實例，且其他合適技術亦可用於形成犧牲磊晶結構320。
參考第18A圖至第18D圖，其中第18B圖為沿著第18A圖中的線B-B截取的橫截面圖，第18C圖為沿著第18A圖中的線C-C截取的橫截面圖，且第18D圖為沿著第18A圖中的線D-D截取的橫截面圖。形成隔離材料330以填充隔離結構130之間的其餘空間。由於犧牲磊晶插塞220被犧牲磊晶結構320及側壁間隔物310覆蓋，因此隔離材料330與犧牲磊晶插塞220間隔分開。在一些實施方式中，隔離材料330可藉由合適方法(諸如自旋、化學氣相沉積(chemical vapor deposition；CVD))及電漿增強CVD (plasma-enhanced CVD；PECVD))由例如低κ介電材料(具有比二氧化矽低的介電常數的材料)形成，低κ介電材料諸如：氧氮化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟矽玻璃(fluorinated silicate glass；FSG)、SiOx Cy 、SiOx Cy Hz 、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymer)、碳化矽材料、其化合物、其複合物、其組合或類似材料。亦可使用其他材料，諸如超低κ材料(例如，具有小於約2.9的介電常數)，諸如κ=2.5至2.6。替代地，隔離材料330及隔離結構130具有實質上相同的材料，例如，氧化物材料。此等材料及製程係作為實例提供且可使用其他材料及製程。
隨後，用背側通孔件360替換犧牲磊晶結構320及犧牲磊晶插塞220(參見第19A圖至第19D圖)。確切地說，移除犧牲磊晶結構320及犧牲磊晶插塞220，使得開口332形成於隔離材料330之間及隔離結構130之間。使用例如CMP、氫氟酸/硝酸/乙酸(HF/ Nitric/ Acetic, HNA)及/或TMAH蝕刻來執行犧牲磊晶結構320及犧牲磊晶插塞220的移除。犧牲磊晶結構320及犧牲磊晶插塞220的移除為選擇性蝕刻製程，選擇性蝕刻製程以比用於蝕刻隔離結構130及隔離材料330的蝕刻速率高得多的蝕刻速率移除犧牲磊晶結構320及犧牲磊晶插塞220。然而，隔離結構130的部分可被無意地移除，如第18C圖所示。
在一些實施方式中，部分地移除恰在犧牲磊晶插塞220下面的底部磊晶結構230。在另外一些實施方式中，亦移除恰在經移除的底部磊晶結構230下面的頂部磊晶結構240的一部分。此外，部分地移除內部間隔物210，使得凹部334可鄰近內部間隔物210形成。
參考第19A圖至第19D圖，其中第19B圖為沿著第19A圖中的線B-B截取的橫截面圖，第19C圖為沿著第19A圖中的線C-C截取的橫截面圖，且第19D圖為沿著第19A圖中的線D-D截取的橫截面圖。背側接觸蝕刻終止層 340在開口332及凹部334 (參見第18B圖)中共形地形成。在一些實施方式中，背側接觸蝕刻終止層 340由Si3 N4 形成。在一些其他實施方式中，背側接觸蝕刻終止層 340包含諸如氧氮化物的材料。在又一些其他實施方式中，背側接觸蝕刻終止層 340可具有包含複數個層的複合結構，諸如上覆於氧化矽層的氮化矽層。背側接觸蝕刻終止層 340可使用電漿增強CVD (plasma enhanced CVD；PECVD)形成，然而，亦可使用其他合適的方法，諸如低壓CVD (low pressure CVD；LPCVD)、原子層沈積(atomic layer deposition；ALD)及類似方法。
隨後，移除背側接觸蝕刻終止層 340的水平部分以暴露經蝕刻的頂部磊晶結構240，此經蝕刻的頂部磊晶結構充當半導體裝置的源極。同時，充當半導體裝置的汲極的其他磊晶結構240被隔離材料330覆蓋。
在經蝕刻的頂部磊晶結構240之上形成至少一個背側金屬合金層350。可為矽化物層的背側金屬合金層350係藉由自對準矽化物(矽化物(salicide))製程在開口332中(參見第18B圖)且在暴露的頂部磊晶結構240上方形成。在一些實施方式中，背側金屬合金層350可包含選自以下各者的材料：矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鎳鉑、矽化鉺、矽化鈀、其組合或其他合適材料。在一些實施方式中，背側金屬合金層350可包含鍺。
接著在開口332中(參見第18B圖)且在背側金屬合金層350之上形成背側通孔件360。因而，背側通孔件360電性連接至經蝕刻的頂部磊晶結構240。在一些實施方式中，背側通孔件360可由諸如W、Co、Ru、Al、Cu或其他合適材料的金屬製成。在背側通孔件360沉積之後，接著可執行平坦化製程，諸如化學機械平坦化(chemical mechanical planarization；CMP)製程。在一些實施方式中，可在背側通孔件360形成之前形成阻障層於開口322中。阻障層可由TiN、TaN或其組合製成。
參考第20A圖至第20D圖，其中第20B圖為沿著第20A圖中的線B-B截取的橫截面圖，第20C圖為沿著第20A圖中的線C-C截取的橫截面圖，且第20D圖為沿著第20A圖中的線D-D截取的橫截面圖。在隔離結構130及隔離材料330上方形成包含金屬層及金屬間介電質(inter-metal dielectric；IMD)的背側多層互連(multilayer interconnection；多層互連結構) 370以電連接半導體裝置的各種特徵或結構(例如，一或多個背側通孔件360)。背側多層互連結構 370包含諸如通孔件或觸點372的垂直連接件及諸如金屬線374的水平連接件。各種互連特徵可實施包含銅、鎢及矽化物的各種導電材料。在一些實例中，使用鑲嵌製程以形成銅多層互連結構。
接著自前側多層互連結構 290移除載體基板410 (參見第19A圖至第19D圖)，且結構再次上下「翻轉」。因而，半導體裝置形成。確切地說，半導體裝置包含作為半導體裝置的通道層的第二半導體層124。第二半導體層124以一間隔分開的方式一個配置在另一個之上。閘極結構260圍繞或包裹第二半導體層124中的每一者。在一些實施方式中，第二半導體層124的通道長度L在約5 nm至約150 nm的範圍內。半導體裝置更包含作為半導體裝置的源極及/或汲極的S/D磊晶結構(例如，頂部磊晶結構240及/或底部磊晶結構230)。S/D磊晶結構電連接至第二半導體層124且在閘極結構260的相反側上。S/D磊晶結構能夠經由觸點280自半導體裝置的前側連接至外部電路。S/D磊晶結構中的一些(例如，連接至背側通孔件360的頂部磊晶結構240)能夠經由背側通孔件360自半導體裝置的背側更連接至外部電路。閘極結構260及S/D磊晶結構中的每一者具有面向上的前側及面向下的背側。前側多層互連結構 290在閘極結構260及S/D磊晶結構的前側上方，且背側通孔件360連接至S/D磊晶結構中的一者的背側。
第20E圖為第20B圖中的區域A的放大圖。參考第20B圖及第20E圖，背側通孔件360包含第一部分362、第二部分364及介於第一部分362與第二部分364之間的第三部分366。第一部分362比第二部分364更接近頂部磊晶結構240。第一部分362具有實質上恆定的寬度，第二部分364具有實質上恆定的寬度，且第三部分366具有漸縮側壁366s。亦即，第三部分366具有大於第一部分362的寬度變化及第二部分364的寬度變化的寬度變化。第一部分362的寬度W1小於第二部分364的寬度W2，使得第三部分366自第二部分364朝向第一部分362漸縮。在一些實施方式中，第一部分362的寬度W1在約5 nm至約25 nm的範圍內。在一些實施方式中，第二部分364的寬度W2在約10 nm至約45 nm的範圍內。此外，背側通孔件360的高度H2在約15 nm至約50 nm的範圍內。
在一些實施方式中，角θ1在第三部分366的側壁366s與第一部分362的側壁362s之間形成，且角θ2大於約140度且小於約180度，例如，約144.7度至約179度。角θ2由犧牲磊晶結構320 (參見第17B圖)的形狀判定。在一些實施方式中，角θ2在第三部分366的側壁366s與第二部分364的側壁364s之間形成，且角θ1大於約140度且小於約180度，例如，約144.7度至約179度。角θ2由犧牲磊晶結構320 (參見第17B圖)的形狀判定。在一些實施方式中，角θ3在第二部分364的側壁364s與背側多層互連結構 370與背側通孔件360之間的界面375之間形成，且角θ3在約54.7度至約90度的範圍內，例如，約90度。
在一些實施方式中，半導體裝置更包含側壁間隔物310，這些側壁間隔物在背側通孔件360的第一部分362的相對側上。側壁間隔物310與背側通孔件360的第二部分364偏移且與背側通孔件360的第一部分362對準。如第20A圖所示，側壁間隔物310更接觸底部磊晶結構230。側壁間隔物310的高度H1小於約40 nm。若高度大於約40 nm，則犧牲磊晶插塞220 (參見第17B圖)可能不具有用於生長犧牲磊晶結構320的足夠表面區域(參見第17B圖)。背側通孔件360的高度H2大於側壁間隔物310的高度H1，使得第二部分364的寬度W2大於第一部分362的寬度W1。在一些實施方式中，側壁間隔物310中的每一者具有厚度T1，該厚度小於約15 nm。若厚度T1大於約15 nm，側壁間隔物310不能共形地形成且在隔離結構130之間合併。此外，側壁間隔物310與虛設鰭結構150間隔分開。側壁間隔物310的最上層表面314比閘極結構260的最底部表面261高。此外，側壁間隔物310與虛設鰭結構150間隔分開。
在一些實施方式中，半導體裝置更包含隔離材料330，這些隔離材料在背側通孔件360的相對側上。如第20B圖及第20E圖所示，隔離材料330包含接觸側壁間隔物310的背側表面312的一部分。此外，如第20B圖及第20D圖所示，隔離材料330接觸閘極結構260的閘極介電層262、內部間隔物210中的一些、底部磊晶結構230中的一些、側壁間隔物310及隔離結構130。此外，在一些實施方式中，側壁間隔物310夾在隔離材料330與隔離結構130之間及隔離材料與背側通孔件360之間。側壁間隔物310具有不同於隔離材料330及/或隔離結構130的材料。舉例而言，側壁間隔物310為氮化物層且隔離材料330及/或隔離結構130為氧化物層。隔離材料330的高度H3大於側壁間隔物310的高度H1。
在一些實施方式中，半導體裝置更包含背側接觸蝕刻終止層 340，該背側接觸蝕刻終止層橫向地圍繞背側通孔件360。背側接觸蝕刻終止層 340與背側通孔件360的側壁共形。背側接觸蝕刻終止層 340接觸隔離材料330及側壁間隔物310。在一些實施方式中，歸因於凹部334 (參見第18B圖)的形成，背側接觸蝕刻終止層 340包含接觸內部間隔物210的具有較大寬度的一部分。
如第20B圖及第20E圖所示，背側通孔件340的大小由於犧牲磊晶結構320 (參見第17B圖)的形成而擴大。因而，背側通孔件340與背側多層互連結構 370的通孔件372之間的接觸面積增大。此組態減小包含背側通孔件340本身及背側通孔件340與背側多層互連結構 370的通孔件372之間的界面的總(寄生)電阻且更提高裝置效能。此外，側壁間隔物310的高度H1能夠調諧犧牲磊晶結構320的形狀(參見第17B圖)，且能夠獲得背側通孔件340的所要形狀。
第21A圖為根據本揭露的一些實施方式的半導體裝置的透視圖，第21B圖為沿著第21A圖中的線B-B截取的橫截面圖，第21C圖為沿著第21A圖中的線C-C截取的橫截面圖，且第21D圖為沿著第21A圖中的線D-D截取的橫截面圖。第21A圖至第21D圖中的半導體裝置與第20A圖至第20E圖中的半導體裝置之間的區別在於側壁間隔物310的存在。在第21A圖至第21D圖中，省略該些側壁間隔物310 (參見第20A圖至第20E圖)。第21A圖至第21D圖中的半導體裝置的其他相關結構細節與第20A圖至第20E圖中的半導體裝置類似或實質上相同，且因此，在下文將不重複此方面的描述。
根據一些實施方式，一種半導體裝置包含閘極結構、源極/汲極磊晶結構、前側互連結構、背側通孔件、隔離材料及側壁間隔物。源極/汲極磊晶結構在閘極結構的一側上。前側互連結構在源極/汲極磊晶結構的一前側上。背側通孔件連接至源極/汲極磊晶結構的背側。隔離材料在背側通孔件的一側上且接觸閘極結構。側壁間隔物在背側通孔件與隔離材料之間。隔離材料的高度大於側壁間隔物的高度。
根據一些實施方式，半導體裝置更包含背側接觸蝕刻終止層，與背側通孔件的側壁共形。根據一些實施方式，背側接觸蝕刻終止層接觸隔離材料及側壁間隔物。根據一些實施方式，背側通孔件包含第一部分及第二部分。第二部分比第一部分寬。第一部分介於第二部分與源極/汲極磊晶結構之間。根據一些實施方式，半導體裝置更包含金屬合金層，接觸背側通孔件的第一部分及源極/汲極磊晶結構。根據一些實施方式，側壁間隔物偏移背側通孔件的第二部分且對準背側通孔件的第一部分。根據一些實施方式，半導體裝置更包含內部間隔物，在閘極結構與背側通孔件之間。根據一些實施方式，側壁間隔物接觸內部間隔物。根據一些實施方式，隔離材料接觸內部間隔物。
根據一些實施方式，一種半導體裝置包含複數個通道層、閘極結構、第一源極/汲極磊晶結構、內部間隔物、背側通孔件、側壁間隔物及隔離材料。通道層以一間隔分開的方式一個配置在另一個上。閘極結構圍繞每一通道層。第一源極/汲極磊晶結構在閘極結構的一側上且連接至通道層。內部間隔物介於閘極結構與第一源極/汲極磊晶結構之間。背側通孔件連接至第一源極/汲極磊晶結構的背側。側壁間隔物接觸閘極結構且在背側通孔件的一側上。隔離材料在背側通孔件的該側上且接觸閘極結構及側壁間隔物。
根據一些實施方式，側壁間隔物更接觸內部間隔物。根據一些實施方式，半導體裝置更包含第二源極/汲極磊晶結構，在閘極結構的另一側上且連接至通道層，且側壁間隔物更接觸第二源極/汲極磊晶結構。根據一些實施方式，半導體裝置更包含一第二源極/汲極磊晶結構，在閘極結構的另一側上且連接至通道層，且隔離材料更接觸第二源極/汲極磊晶結構。根據一些實施方式，側壁間隔物的最上層表面比閘極結構的最底部表面高。根據一些實施方式，半導體裝置更包含虛設鰭結構，鄰近於閘極結構及第一源極/汲極磊晶結構且與側壁間隔物間隔分開。
根據一些實施方式，一種製造半導體裝置的方法包含在基板中蝕刻凹部。在基板中的凹部中形成犧牲磊晶插塞。在犧牲磊晶插塞上方形成源極/汲極磊晶結構。在源極/汲極磊晶結構的一側上形成閘極結構。移除基板，使得犧牲磊晶插塞突出於源極/汲極磊晶結構的一背側。在犧牲磊晶插塞的一側上形成側壁間隔物，使得犧牲磊晶插塞的一部分由側壁間隔物暴露。在由側壁間隔物暴露的犧牲磊晶插塞的部分上形成犧牲磊晶結構。在犧牲磊晶結構的一側及側壁間隔物上形成隔離材料。用背側通孔件替換犧牲磊晶插塞及犧牲磊晶結構。
根據一些實施方式，上述之方法更包含在蝕刻基板中的凹部之前，形成隔離結構在基板中。根據一些實施方式，形成側壁間隔物使得側壁間隔物接觸隔離結構。根據一些實施方式，形成側壁間隔物包含形成毯覆介電層在犧牲磊晶插塞的側壁上方且與犧牲磊晶插塞的側壁共形。回蝕毯覆介電層以形成側壁間隔物。根據一些實施方式，形成隔離材料使得隔離材料與犧牲磊晶插塞間隔分開。
前述內容概述幾個實施方式的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，該些技術者可容易將本揭露用作為設計或修改用於實現與本文中介紹的實施方式的相同目的及/或達成與本文中介紹的實施方式的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不背離本揭露的精神及範疇，且該些技術者可在不離本揭露的精神及範疇的情況下作出本文中的各種改變、取代及改動。
105:硬遮罩 102:溝槽 104:半導體條帶 108:第一犧牲層 110:基板 110a:前側 110b:背側 112:基底部分 112r:源極區域凹部 120:半導體堆疊 122:第一半導體層 123:凹部 124:第二半導體層 130:隔離結構 140:第二犧牲層 142:溝槽 150:虛設鰭結構 152:介電層 154:虛設鰭 158:凹部 160:遮罩層 170:犧牲閘極介電層 180:虛設閘極結構 182:虛設閘極層 184:襯墊層 186:遮罩層 190:閘極間隔物 205:遮罩層 210:內部間隔物 220:犧牲磊晶插塞 230:底部磊晶結構 235:氣隙 240:頂部磊晶結構 250:前側接觸蝕刻終止層 255:前側層間介電質 257:溝槽 260:閘極結構 261:最底部表面 262:閘極介電層 264:閘極電極 266:界面層 270:前側金屬合金層 280:觸點 290:前側多層互連 292:介層孔或觸點 294:金屬線 310:側壁間隔物 310’:毯覆層 312:背側表面 314:最上層表面 320:犧牲磊晶結構 324:側壁 326:底部表面 330:隔離材料 332:開口 334:凹部 340:背側接觸蝕刻終止層 350:背側金屬合金層 360:背側通孔件 362:第一部分 362s:側壁 364:第二部分 364s:側壁 366:第三部分 366s:側壁 370:背側多層互連 372:通孔件或觸點 374:金屬線 375:界面 410:載體基板 A:區域 B-B:線 C-C:線 D-D:線 D:汲極區域 H1:高度 H2:高度 H3:高度 L:通道長度 S:源極區域 T1:厚度 W1:寬度 W2:寬度 θ1:角 θ2:角 θ3:角
本揭露的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。請注意，根據產業中的標準方法，各種特徵未按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可以任意地增大或減小。 第1圖至第20E圖說明根據本揭露的一些實施方式的處於各種階段的製造半導體裝置的方法。 第21A圖為根據本揭露的一些實施方式的半導體裝置的透視圖。 第21B圖為沿著第21A圖中的線B-B截取的橫截面圖。 第21C圖為沿著第21A圖中的線C-C截取的橫截面圖。 第21D圖為沿著第21A圖中的線D-D截取的橫截面圖。
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124:第二半導體層
190:閘極間隔物
210:內部間隔物
230:底部磊晶結構
240:頂部磊晶結構
250:前側接觸蝕刻終止層
260:閘極結構
262:閘極介電層
264:閘極電極
266:界面層
270:前側金屬合金層
280:觸點
290:前側多層互連
292:介層孔或觸點
294:金屬線
310:側壁間隔物
330:隔離材料
340:背側接觸蝕刻終止層
350:背側金屬合金層
360:背側通孔件
370:背側多層互連
372:通孔件或觸點
374:金屬線
A:區域
D:汲極區域
L:通道長度
S:源極區域

Claims (20)

  1. 一種半導體裝置，包含： 一閘極結構； 一源極/汲極磊晶結構，在該閘極結構的一側上； 一前側互連結構，在該源極/汲極磊晶結構的一前側上； 一背側通孔件，連接至該源極/汲極磊晶結構的一背側； 一隔離材料，在該背側通孔件的一側上且接觸該閘極結構；以及 一側壁間隔物，在該背側通孔件與該隔離材料之間，其中該隔離材料的一高度大於該側壁間隔物的一高度。
  2. 如請求項1所述之半導體裝置，更包含一背側接觸蝕刻終止層，與該背側通孔件的一側壁共形。
  3. 如請求項2所述之半導體裝置，其中背側接觸蝕刻終止層接觸該隔離材料及該側壁間隔物。
  4. 如請求項1所述之半導體裝置，其中該背側通孔件包含： 一第一部分；以及 一第二部分，比該第一部分寬，其中該第一部分介於該第二部分與該源極/汲極磊晶結構之間。
  5. 如請求項4所述之半導體裝置，更包含一金屬合金層，接觸該背側通孔件的該第一部分及該源極/汲極磊晶結構。
  6. 如請求項4所述之半導體裝置，其中該側壁間隔物偏移該背側通孔件的該第二部分且對準該背側通孔件的該第一部分。
  7. 如請求項1所述之半導體裝置，更包含一內部間隔物，在該閘極結構與該背側通孔件之間。
  8. 如請求項7所述之半導體裝置，其中該側壁間隔物接觸該內部間隔物。
  9. 如請求項8所述之半導體裝置，其中該隔離材料接觸該內部間隔物。
  10. 一種半導體裝置，包含： 複數個通道層，以一間隔分開的方式一個配置在另一個上； 一閘極結構，圍繞每一該些通道層； 一第一源極/汲極磊晶結構，在該閘極結構的一側上且連接至該些通道層； 一內部間隔物，在該閘極結構與該第一源極/汲極磊晶結構之間； 一背側通孔件，連接至該第一源極/汲極磊晶結構的一背側； 一側壁間隔物，接觸該閘極結構且在該背側通孔件的一側上；及 一隔離材料，在該背側通孔件的該側上且接觸該閘極結構及該側壁間隔物。
  11. 如請求項10所述之半導體裝置，其中該側壁間隔物更接觸該內部間隔物。
  12. 如請求項10所述之半導體裝置，更包含一第二源極/汲極磊晶結構，在該閘極結構的另一側上且連接至該些通道層，且該側壁間隔物更接觸該第二源極/汲極磊晶結構。
  13. 如請求項10所述之半導體裝置，更包含一第二源極/汲極磊晶結構，在該閘極結構的另一側上且連接至該些通道層，且該隔離材料更接觸該第二源極/汲極磊晶結構。
  14. 如請求項10所述之半導體裝置，其中該側壁間隔物的一最上層表面比該閘極結構的一最底部表面高。
  15. 如請求項10所述之半導體裝置，更包含一虛設鰭結構，鄰近於該閘極結構及該第一源極/汲極磊晶結構且與該側壁間隔物間隔分開。
  16. 一種製造半導體裝置的方法，包含： 蝕刻一凹部在一基板中； 形成一犧牲磊晶插塞在該基板中的該凹部中； 形成一源極/汲極磊晶結構在該犧牲磊晶插塞上方； 形成一閘極結構在該源極/汲極磊晶結構的一側上； 移除該基板，使得該犧牲磊晶插塞突出於該源極/汲極磊晶結構的一背側； 形成一側壁間隔物在該犧牲磊晶插塞的一側上，使得該犧牲磊晶插塞的一部分被該側壁間隔物暴露； 形成一犧牲磊晶結構在被該側壁間隔物暴露的該犧牲磊晶插塞的該部分上； 形成一隔離材料在該犧牲磊晶結構的一側及該側壁間隔物上；及 用一背側通孔件替換該犧牲磊晶插塞及該犧牲磊晶結構。
  17. 如請求項16所述之方法，更包含在蝕刻該基板中的該凹部之前，形成一隔離結構在該基板中。
  18. 如請求項17所述之方法，其中形成該側壁間隔物使得該側壁間隔物接觸該隔離結構。
  19. 如請求項16所述之方法，其中形成該側壁間隔物包含： 形成一毯覆介電層在該犧牲磊晶插塞的側壁上方且與該犧牲磊晶插塞的複數個側壁共形；及 回蝕該毯覆介電層以形成該側壁間隔物。
  20. 如請求項16所述之方法，其中形成該隔離材料使得該隔離材料與該犧牲磊晶插塞間隔分開。
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