TW202141634A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202141634A
TW202141634A TW110102669A TW110102669A TW202141634A TW 202141634 A TW202141634 A TW 202141634A TW 110102669 A TW110102669 A TW 110102669A TW 110102669 A TW110102669 A TW 110102669A TW 202141634 A TW202141634 A TW 202141634A
Authority
TW
Taiwan
Prior art keywords
source
semiconductor device
layer
drain
features
Prior art date
Application number
TW110102669A
Other languages
English (en)
Other versions
TWI783354B (zh
Inventor
朱峯慶
李威養
林家彬
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/887,273 external-priority patent/US11515211B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202141634A publication Critical patent/TW202141634A/zh
Application granted granted Critical
Publication of TWI783354B publication Critical patent/TWI783354B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導體裝置之形成方法包括在基板上方蝕刻兩個源極/汲極區，以形成兩個源極/汲極溝槽；在兩個源極/汲極溝槽中個別磊晶成長兩個源極/汲極特徵；對兩個源極/汲極特徵執行切割製程；以及在切割製程之後，在兩個源極/汲極特徵上方沉積接點蝕刻停止層(CESL)。

Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，特別是切割源極/汲極磊晶特徵的半導體裝置。
半導體積體電路(integrated circuit；IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸(例如：最小部件(或線路))會下降，而功能密度(例如:每一晶片區域的相連元件數量)通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC製程及製造的複雜性。
舉例來說，隨著功能密度的增加，磊晶成長的源極/汲極(source/drain；S/D)特徵變得更具挑戰性。另一方面，通常需要具有大磊晶S/D特徵以減小S/D接點電阻。另一方面，具有大磊晶S/D特徵也增加了裝置之間的間隔要求，從而不期望地降低了裝置整合度。如果S/D特徵之間的間隔不足，則S/D這徵可能會合併並導致短路缺陷。本揭露之目的旨在解決這個問題。
本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括在基板上方蝕刻兩個源極/汲極區，以形成兩個源極/汲極溝槽；在兩個源極/汲極溝槽中個別磊晶成長兩個源極/汲極特徵；對兩個源極/汲極特徵執行切割製程；以及在切割製程之後，在兩個源極/汲極特徵上方沉積接點蝕刻停止層(CESL)。
本揭露提供一種本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括提供結構，結構具有基板、在基板上方的隔離結構、從基板延伸並且在隔離結構上方延伸的兩個鰭片、以及在隔離結構上方並且與鰭片接合的複數犧牲閘極；在複數源極/汲極區中蝕刻兩個鰭片，以形成並排的兩個源極/汲極溝槽；在兩個源極/汲極溝槽中磊晶成長兩個源極/汲極特徵；對兩個源極/汲極特徵執行切割製程；在切割製程之後，在兩個源極/汲極特徵上方沉積接點蝕刻停止層(CESL)；在接點蝕刻停止層上方沉積層間介電(ILD)層；以及使用複數高k金屬閘極代替犧牲閘極。
本揭露提供一種半導體裝置。半導體裝置包括基板、隔離結構、兩個鰭片、兩個源極/汲極特徵、接點蝕刻停止層(CESL)、以及複數接點特徵。隔離結構在基板上方。兩個鰭片從基板延伸，並且在隔離結構上方延伸。兩個源極/汲極特徵個別在兩個鰭片上方，並且沿著第一方向並排，第一方向在俯視下垂直於兩個鰭片的縱向方向，兩個源極/汲極特徵之每一者具有接近垂直側面，兩個接近垂直側面沿著第一方向彼此面對。接點蝕刻停止層設置在兩個源極/汲極特徵之每一者的接近垂直側面的至少一下部上。複數接點特徵設置在兩個源極/汲極特徵上方和接點蝕刻停止層上方。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。此外，本技術領域中具有通常知識者根據此處揭露的具體技術，當數字或數字範圍以“約”、“近似”等描述時，除非另有說明，該術語旨在包括所描述的數字在某些變化內的數字(例如在+/-15％內或本技術領域中具有通常知識者理解的其他值。舉例來說，術語“約8nm”包括6.8nm至9.2nm的尺寸範圍。
本揭露涉及一種半導體製造製程及其結構，並且更具體地涉及在磊晶(epitaxial；EPI)成長之後並且在源極/汲極(source/drain；S/D)磊晶(EPI)特徵上沉積接點蝕刻停止層之前切割源極/汲極(S/D)磊晶(EPI)特徵的製程。隨著裝置不斷微縮，EPI合併缺陷變得越來越有問題。在S/D EPI工程中，出於電性效能的考慮，通常期望較大的EPI。然而，大的EPI容易出現EPI合併缺陷，其中無關的EPI會意外地合併或彼此接觸。本揭露的通常目的包括將切割的EPI(或切割EPI(cut-EPI))應用於S/D EPI以防止它們合併。利用所揭露的製程，可以將鰭片設計得更接近(或更密集)，並且可以將S/D EPI成長得更大。接著，應用切割EPI製程將應在最終裝置中分開的S/D EPI分開。所揭露的製程改善了良率窗口(yield window)，特別是用於先進製程節點。
第1A圖和第1B圖是根據本揭露實施例之用於製造半導體裝置的方法10的流程圖。下面簡要描述方法10。在操作12中，方法10提供或被提供結構，結構包括基板、從基板突出的鰭片、在基底上方並且在鰭片之間的隔離結構、以及在隔離結構和鰭片上方的犧牲閘極。在操作14中，方法10蝕刻鰭片以形成S/D溝槽。在操作16中，方法10在S/D溝槽中磊晶成長S/D特徵(或S/D EPI)。一些S/D特徵可能會合併。在操作18中，方法10對S/D特徵執行切割製程(切割EPI製程)。在第1C圖中顯示了操作18的實施例。切割EPI製程移除部分S/D特徵。它可以將在操作16中已經合併的S/D特徵分開及/或增加相鄰S/D特徵之間的間隔，而不管它們是否已經合併。另外，切割EPI製程對具有蝕刻選擇性調整的S/D特徵執行幾乎垂直的蝕刻(約85至90度)，以最小化隔離結構和犧牲閘極上的硬罩幕的損耗。在操作20中，方法10在隔離結構和S/D特徵的表面上形成接點蝕刻停止層(contact etch stop layer；CESL)。在操作22中，方法10在CESL上形成層間介電(inter-level dielectric；ILD)層。在操作24中，方法10使用高k金屬閘極代替犧牲閘極。在操作26中，方法10蝕刻S/D接點孔(contact hole)以暴露S/D特徵。在操作28中，方法10在S/D特徵的暴露部分上形成矽化物特徵。在操作30中，方法10在矽化物特徵上方形成S/D接點。方法10可以在操作32中執行進一步的步驟以完成製程。本揭露考慮了額外製程。可以在方法10之前、之間和之後提供額外操作，並且對於方法10的其他實施例，可以移動、替換或消除所述的一些操作。
方法10的實施例可以應用於靜態隨機存取記憶體(static random access memory；SRAM)裝置、邏輯裝置和其他裝置，特別是在考慮EPI合併缺陷情況下。切割EPI製程可以應用於將P型S/D EPI彼此分開及/或將N型S/D EPI彼此分開。方法10的實施例可以容易地整合到現有的製造流程以改善S/D EPI品質和製程穩固性(process robustness)。
根據一些實施例，下面結合第2A圖至第13圖進一步描述方法10，第2A圖至第13圖顯示了根據方法10的製程的各種步驟中的半導體裝置100的各種俯視圖、示意圖和剖面圖。在一些實施例中，裝置100是IC晶片的一部分、系統單晶片(system on chip；SoC)或其一部分，其包括被動和主動微電子裝置，例如電阻、電容、電感、二極體、P型場效電晶體(p-type field effect transistor；PFET)、N型場效電晶體(n-type field effect transistor；NFET)、鰭式場效電晶體(fin field effect transistor；FinFET)、奈米片FET、奈米線FET、其他類型的多閘極FET、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體(bipolar junction transistor；BJT)、橫向擴散MOS(laterally diffused MOS；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適部件或其組合。在一些實施例中，裝置100包括在非揮發性記憶體中，例如非揮發性隨機存取記憶體(non-volatile random access memory；NVRAM)、快閃記憶體、電子可抹除可規劃唯讀記憶體(electrically erasable programmable read only memory；EEPROM)、可抹除可規劃唯讀記憶體(electrically programmable read-only memory；EPROM)、其他合適記憶體類型或其組合。為了清楚起見，已經簡化了第2A圖至第13圖，以更好地理解本揭露。可以在裝置100中加入額外特徵，並且在裝置100的其他實施例中可以替換、修改或消除以下描述的一些特徵。
在操作12中，方法10(第1A圖)提供了裝置100的結構，其實施例在第2A圖、第2B圖、第2C圖和第2D圖中顯示。具體來說，第2A圖和第2B圖個別顯示了根據一個實施例的裝置100的一部分的俯視圖和示意圖；第2C圖顯示了根據一個實施例的沿著第2A圖和第2B圖中的A-A線的裝置100的一部分的截剖面圖；以及第2D圖顯示了根據一個實施例的沿著第2A圖和第2B圖中的B-B線的裝置100的一部分的剖面圖。第2C-1圖顯示了根據另一實施例的沿著第2A圖和第2B圖中的A-A線的裝置100的一部分的剖面圖。
參照第2A圖，裝置100包括沿著“x”方向縱向定向的主動區103和沿著大抵垂直於“x”方向的“y”方向縱向定向的閘極堆疊(或閘極結構)106。在本實施例中，主動區103是半導體鰭片。在下文中，主動區103也稱為半導體鰭片103或鰭片103。此外，在本實施例中，閘極堆疊106是犧牲(或冗餘)閘極堆疊，其在方法100的後續操作期間將以功能閘極堆疊代替。在本實施例中，鰭片103和代替閘極堆疊106的功能閘極堆疊中的一些形成SRAM單元(或位元)的一部分。舉例來說，第2A圖顯示了兩個SRAM單元101和101’。 SRAM單元101和101’中的每一者具有10個電晶體，包括兩個上拉(pullup；PU)電晶體(上拉電晶體PU-1和上拉電晶體PU-2)、四個下拉(pulldown；PD)電晶體(兩個下拉電晶體PD-1和兩個下拉電晶體PD-2)以及四個通過閘(pass gate；PG)電晶體(兩個通過閘電晶體PG-1和兩個通過閘電晶體PG-2)。如第2A-1圖所示，上拉電晶體PU-1和下拉電晶體PD-1耦接以形成反相器(第2A-2圖中的反相器Inverter-1)，並且上拉電晶體PU-2和下拉電晶體PD-2耦接以形另一個反相器(第2A-2圖中的反相器Inverter-2)。反相器Inverter-1和Inverter-2交叉耦合以形成SRAM單元101的儲存單元。第2A-2圖進一步顯示了用於存取SRAM單元101的儲存單元的字元線(word line；WL)、位元線(bit line；BL)和互補位元線(bit line bar；
Figure 02_image001
)。WL、BL和
Figure 02_image001
在第2A圖中未顯示。對IC中更多SRAM單元的需求一直很高，並且已經努力增加SRAM單元密度，例如藉由減小鰭片103及/或閘極堆疊106的間距。然而，在密集堆積的鰭片103的源極/汲極磊晶成長中出現問題。另一方面，通常需要有大的磊晶S/D特徵以提高裝置效能。另一方面，大的S/D特徵可能會合併並導致短路缺陷。此問題對於SRAM電路特別明顯，但也存在在其他電路中。本揭露的實施例意圖解決此問題。本揭露的實施例可以應用於SRAM電路、邏輯電路和其他類型的電路。此外，本揭露的實施例可以應用於如第2A圖所示的10-T SRAM單元，以及其他類型的SRAM單元，例如6-T SRAM、8-T SRAM、單一埠口SRAM、雙埠口SRAM單元以及其他記憶體配置。
共同參照第2A圖至第2D圖，裝置100包括基板102、在其上方形成的鰭片103和犧牲閘極堆疊106。裝置100包括用於隔離鰭片103的隔離結構104。鰭片103從基板102延伸並且在隔離結構104上方延伸。犧牲閘極堆疊106設置在隔離結構104上方並且在每一個鰭片103的三個側面上。每一個犧牲閘極堆疊106包括犧牲閘極介電層120、在犧牲閘極介電層120上方的犧牲電極層122、以及在犧牲電極層122上方的硬罩幕層126。裝置100更包括在犧牲閘極堆疊106的側壁上和鰭片103的一些側壁上的閘極間隔物124。在如第2C-1圖所示的一些實施例中，裝置100更包括鰭片側壁間隔物124’，其設置在鰭片103的側壁上並且在隔離結構104上方。鰭片側壁間隔物124’可以包括與閘極間隔物124相同的材料。裝置100的各種特徵(或部件)在下面進一步描述。
在本實施例中，基板102是矽(Si)基板，例如矽晶圓。在替代實施例中，基板102包括其他元素半導體，例如鍺(Ge)；化合物半導體，例如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)以及磷化銦（InP）；或合金半導體，例如矽鍺(SiGe)、碳化矽鍺(SiGeC)、磷砷化鎵(GaAsP)以及磷化鎵銦(GaInP)。在實施例中，基板102可以包括絕緣體上矽(silicon on insulator；SOI)基板，其被應變(strain)化及/或應力化以提高效能，包括磊晶區、摻雜區及/或包括其他合適特徵和層。
鰭片103可以包括一或多層半導體材料，例如矽或矽鍺。鰭片103可以藉由任何合適方法來圖案化。舉例來說，可以使用一或多種微影製程來圖案化鰭片103，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程結合，從而允許創建具有間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程圖案化犧牲層。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移去除犧牲層，並且接著可以將剩餘的間隔物或心軸用作用於圖案化鰭片103的罩幕元件。舉例來說，罩幕元件可以用於將凹陷蝕刻到基板102上方的半導體層中或蝕刻到基板中，從而在基板102上留下鰭片103。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適製程。舉例來說，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如：四氟化碳(CF4 )、六氟化硫(SF6 )、二氟甲烷(CH2 F2 )、三氟甲烷(CHF3 )及/或六氟乙烷(C2 F6 ))、含氯氣體(例如：氯氣(Cl2 )、氯仿(CHCl3 )、四氯化碳(CCl4 )及/或三氯化硼(BCl3 ))、含溴氣體(例如：溴化氫(HBr)及/或三溴甲烷(CHBr3 ))、含碘氣體、其他合適氣體及/或電漿及/或其組合。舉例來說，濕式蝕刻製程可以包括在稀釋氫氟酸(DHF)；氫氧化鉀(KOH)溶液；氨；含氫氟酸(HF)、硝酸(HNO3 )及/或乙酸(CH3 COOH)的溶液；或其他合適濕式蝕刻劑中蝕刻。形成鰭片103的方法的許多其他實施例可以是合適的。在裝置100包括環繞式閘極電晶體(例如奈米片裝置或奈米線裝置)的一些實施例中，鰭片103包括垂直且交替地(沿著“z”方向)堆疊的多層半導體材料，例如具有交替地堆疊的矽層和矽鍺層。
隔離結構104可以包括氧化矽(SiO2 )、氮化矽(Si3 N4 )、氮氧化矽(SiON)、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低k介電材料及/或其他合適絕緣材料。在一個實施例中，藉由蝕刻基板102中或基板102上方的溝槽(例如：作為形成鰭片103的製程的一部分)、使用絕緣材料填充溝槽、以及對絕緣材料執行化學機械平坦化(CMP)製程及/或回蝕製程留下作為隔離結構104的剩餘絕緣材料，來形成隔離結構104。其他類型的隔離結構也可以是合適的，例如場氧化物(field oxide)和矽的局部氧化(LOCal Oxidation of Silicon；LOCOS)。隔離結構104可以包括多層結構，例如具有在基板102和鰭片103的表面上的一或多層襯墊層(例如：氮化矽)以及在一或多個襯墊層上方的主隔離層(例如：二氧化矽)。
犧牲閘極介電層120可以包括介電材料，例如氧化矽(例如：SiO2 )或氮氧化矽(例如：SiON)，並且可以藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他合適方法來形成。犧牲閘極電極層122可以包括多晶矽(poly-Si)或其他材料，並且可以藉由合適沉積製程來形成，例如低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)和電漿輔助CVD(plasma-enhanced CVD；PECVD)。硬罩幕層126可以包括一或多層介電材料，例如氧化矽及/或氮化矽，並且可以藉由CVD或其他合適方法形成。可以通過微影和蝕刻製程來圖案化各種犧牲閘極介電層120、犧牲閘極電極層122和硬罩幕層126。閘極間隔物124(和可選的鰭片側壁間隔物124’)可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或其組合，並且可以包括一或多層的材料。可以藉由在隔離結構104、鰭片103和犧牲閘極堆疊106上方沉積作為覆蓋層(blanket)的間隔物材料來形成閘極間隔物124。接著藉由非等向性蝕刻製程來蝕刻間隔物材料，以暴露隔離結構104、硬罩幕層126和鰭片103的頂表面。犧牲閘極堆疊106的側壁上的間隔物材料的一部分成為閘極間隔物124。相鄰的閘極間隔物124提供了開口107，開口107暴露了裝置100的S/D區域中的鰭片103的部分。
在操作14中，方法10(第1A圖)蝕刻鰭片103以形成S/D溝槽105，如第3圖所示。操作14可以包括一或多種微影製程和蝕刻製程。舉例來說，微影製程可以形成罩幕元件，罩幕元件覆蓋裝置100的將不被蝕刻的區域。罩幕元件提供了開口，鰭片103透過開口被蝕刻。在一個實施例中，蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(RIE)及/或其他合適製程，如先前所討論的。此外，蝕刻製程被調節對鰭片103的材料具有選擇性，並且沒有(或最少)蝕刻閘極間隔物124、硬罩幕層126和隔離結構104。在第3圖所示的實施例中，蝕刻製程使鰭片103凹陷，直到鰭片103的頂表面降到隔離結構104的頂表面下方。在蝕刻製程之後，可以執行清潔製程，清潔製程使用清潔化學物質清洗S/D溝槽105，以使其中的各個表面準備用於後續的磊晶成長製程。清潔化學物質可以是氫氟酸(HF)溶液、稀釋的氫氟酸(HF)溶液或其他合適清潔溶液。
在操作16中，方法10(第1A圖)在S/D溝槽105中磊晶成長S/D特徵108，如第4圖所示。磊晶S/D特徵108填充個別S/D溝槽105，並且進一步成長超出S/D溝槽105。在裝置100包括鰭片側壁間隔物124’的實施例中，鰭片側壁間隔物124’的高度可用於在任何橫向成長之前將S/D特徵108的成長促進至期望的高度。一旦成長超出S/D溝槽105(或超出鰭片側壁間隔物124’)中生長出來，由於不同晶體刻面(crystalline facet)的不同成長速率，S/D特徵108垂直和橫向擴展。舉例來說，沿著不同的晶體方向(例如：矽晶體的[100]、[111]和[110]方向)的晶體矽的成長速率是不同的。矽鍺晶體的成長速率沿著不同的晶體方向也不同。磊晶成長製程可以是具有基於矽的前驅物的LPCVD製程、選擇性磊晶成長(selective epitaxial growth；SEG)製程或循環沉積和蝕刻(cyclic deposition and etching；CDE)製程。舉例來說，可以使用二氯矽(SiH2 Cl2 )作為前驅物以LPCVD成長矽晶體。舉另一例來說，可以使用氯化氫(HCl)作為蝕刻氣體並且使用甲鍺烷(GeH4 )和氫氣(H2 )的氣體混合物(氫氣(H2 )可以包含約1％至約10％的甲鍺烷(GeH4 ))作為沉積氣體以CDE製程來形成矽鍺晶體。S/D特徵108包括適合用於形成凸起的S/D特徵的半導體材料。在一個實施例中，S/D特徵108包括摻雜有一或多種P型摻雜物(例如硼或銦)的矽鍺(SiGe)。在另一實施例中，S/D特徵108包括摻雜有一或多種N型摻雜物(例如磷或砷)的矽。摻雜可以用磊晶成長原位(in-situ)或異位(ex-situ)執行。此外，S/D特徵108可以用具有不同摻雜物濃度的多個層成長。在本實施例中，S/D特徵108包括三個材料層108a、108b和108c。材料層108a(外層)在材料層108b(內層)上方，並且材料層108c(頂層)在材料層108a和材料108b兩者上方。在一個實施例中，內層108b摻雜有比外層108a和頂層108c更高的摻雜物濃度。頂層108c可以提供用於S/D接點的負載區域(loading area)。在用於P型S/D特徵108的實施例中，內層108b比外層108a和頂層108c包含更高的Ge含量(原子％)和更高的摻雜物濃度。
通常期望將S/D特徵108成長到具有大體積。舉例來說，這可以增加S/D電極的電導率並增加S/D接點面積。然而隨著裝制持續微縮並且相鄰鰭片103之間的間隔縮小，在不將相鄰S/D特徵108接觸的情況下，成長大的S/D特徵108變得越來越困難。舉例來說，在第4圖所示的實施例中，兩個S/D特徵108足夠大以在磊晶成長期間彼此接觸(或合併)。在一些情況下，這種合併是有意和有益的，例如兩個電晶體的源極(或汲極)電極在裝置100中是共享的源極(或汲極)。在這些情況下，兩個S/D特徵108可以在後續的製程步驟中保持合併。然而，在一些其他情況下，這種合併是意外的，並且在最終結構中留下合併的S/D特徵108將導致短路缺陷。方法10的實施例包括切割EPI製程，以那些應該在裝置100的最終結構中保持分開的合併的S/D特徵108分開，如下面進一步的討論。切割EPI製程還部分地移除了那些接近但未合併的S/D特徵108，從而增加了它們之間的間隔。這可能會增加形成S/D接點的製程窗口及/或增加裝置的長期可靠性。此外，藉由應用切割EPI製程，鰭片103可以比不使用切割EPI製程的設計更密集地放置。如前面所述，鰭片103的密集堆積會導致更高的電路密度，這對於當今的IC設計者和製造商來說是非常需要的。
在操作18中，方法10(第1A圖)對S/D特徵108執行切割EPI製程。切割EPI製程可以包括各種製程，例如沉積、微影和蝕刻。第1C圖中顯示了切割EPI製程的實施例，其包括子操作18a、18b、18c和18d。可以在第1C圖所示的操作之前、之間和之後提供額外子操作，並且對於操作18的其他實施例，可以移動、替換或消除所描述的一些子操作。
參照第1C圖，子操作18a在裝置100上方形成抗反射塗佈(anti-reflective coating；ARC)層110，如第5A圖所示。ARC層110填充隔離結構104和S/D特徵108上方的各種溝槽，並且提供平坦的頂表面。子操作18a還在ARC層110上方形成中間層111，例如富含矽(Si)的硬罩幕層。子操作18b藉由旋塗在中間層111上方形成光阻層112；以及可以進一步對光阻層112執行曝光前烘烤製程。
子操作18c(第1C圖)使用罩幕對光阻層112執行曝光製程，接著進行曝光後烘烤製程和顯影製程。在曝光製程期間，光阻層112暴露於輻射能(例如：紫外光(Ultraviolet；UV)、深紫外光(Deep Ultraviolet；DUV)或極紫外光(Extreme Ultraviolet；EUV))，其中罩幕取決於罩幕的罩幕圖案及/或罩幕類型(例如：二元罩幕(binary mask)、相位移罩幕或EUV罩幕)阻擋、透射及/或反射輻射到光阻層112，使得對應罩幕圖案的影像投影到光阻層112上。由於光阻層112對輻射能敏感，因此光阻層112的暴露部分發生化學變化，並且取決於光阻層112的特性和在顯影製程中使用的顯影液的特性，光阻層112的曝光(或未曝光)部分在顯影製程期間溶解。在顯影之後，圖案化的光阻層112包括與罩幕對應的光阻圖案(稱為光阻圖案112)。
第5B圖和第5B-1圖個別顯示了根據一個實施例的具有ARC層110、中間層111和光阻圖案112的裝置100的剖面圖和俯視圖。如第5B-1圖所示，光阻圖案112包括開口113，開口113在兩個鰭片103之間並且在俯視下與兩個鰭片103平行。如第5B圖和第5B-1圖所示，開口113對應合併的S/D特徵108正上方的區域。光阻圖案112的罩幕部分覆蓋未被操作18蝕刻的裝置100的區域。在本實施例中，開口113被設計以切割用於在SRAM單元中的上拉電晶體PU-1和上拉電晶體PU-2的磊晶S/D特徵(關於SRAM單元實施例的討論，參照第2A圖、第2A-1圖和2A-2圖)。換句話說，開口113被設計以將P型磊晶S/D特徵分開。可以同時成長相同類型(P型或N型)的S/D特徵，以提高製程效率。舉例來說，可以同時成長用於P型電晶體(例如上拉電晶體PU-1和上拉電晶體PU-2)的S/D特徵，並且可以同時成長用於n型晶體管(例如下拉電晶體PD-1、下拉電晶體PD-2、通過閘電晶體PG-1和通過閘電晶體PG-2)的S/D特徵。因此，在磊晶成長製程中，相同類型的S/D特徵可能遭到合併。對於所示實施例中的N型電晶體，S/D特徵的合併不是問題，而是對於增加裝置效能是需要的。舉例來說，SRAM單元101(或SRAM單元101’)中的兩個上拉電晶體PG-1可以具有合併的S/D特徵。對於每一個SRAM單元101和101’中的兩個通過閘電晶體PG-1、兩個下拉電晶體PD-1和兩個下拉電晶體PD-2而言，情況相同。對於所示實施例中的P型的上拉電晶體PU-1和PU-2，其S/D特徵的合併將引起缺陷。因此，本實施例應用切割EP製程藝來將上拉電晶體PU-1和上拉電晶體PU-2上的S/D特徵分開。
在一些實施例中，開口113的寬度w1(沿著“y”方向)小於或等於兩個相鄰鰭片103之間的間隔。如果寬度w1大於兩個相鄰鰭片103之間的間隔，則切割EPI製程可能會移除過多的S/D特徵。在一些實施例中，當寬度w1小於兩個相鄰鰭片103之間的間隔時，開口113被放置為與兩個相鄰的鰭片103盡可能接近等距，使得上拉電晶體PU-1和上拉電晶體PU-2上的S/D特徵可以提供匹配的效能。在一些實施例中，開口113的邊緣到用於上拉電晶體PU-1的鰭片103的邊緣之間的距離d1-1和開口113的邊緣到用於上拉電晶體PU-2的鰭片103的邊緣之間的距離d1-2可以約相同，例如彼此在+/- 10％的差異內。在要剪切的S/D特徵之間的匹配效能為不需要的設計中，距離d1-1和d1-2之間可能具有較大的差異。在一些實施例中，距離d1-1和d1-2中的每一者都設計為大於約5nm至約8nm以允許用於蝕刻製程的足夠餘量，寬度w1設計為大於約20nm以允許用於微影的足夠餘量，並且距離d1-1、距離d1-2和寬度w1的總和等於兩個相鄰鰭片103之間的間隔。本揭露考量了光阻圖案112除了開口113之外具有其他開口或具有代替開口113的其他開口。此外，可以藉由其他方法來實施或代替曝光製程，例如無罩幕微影、電子束寫入、離子束寫入或其組合。
子操作18d(第1C圖)透過光阻圖案112中的(複數)開口113蝕刻中間層111、ARC層110和S/D特徵108。第5C圖顯示了實施例中的所得結構。在本實施例中，蝕刻製程沿著“z”方向是非等向性的(垂直或接近垂直)。在本揭露中，“接近垂直”方向是與“z”方向(即基板202的頂表面的法線)+/- 10度內(例如+/- 5度以內)的方向。使用非等向性蝕刻有助於保留S/D特徵108的體積。在一個實施例中，蝕刻製程是非等向性乾式蝕刻製程。。舉例來說，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如：四氟化碳(CF4 )、六氟化硫(SF6 )、二氟甲烷(CH2 F2 )、三氟甲烷(CHF3 )及/或六氟乙烷(C2 F6 ))、含氯氣體(例如：氯氣(Cl2 )、氯仿(CHCl3 )、四氯化碳(CCl4 )及/或三氯化硼(BCl3 ))、含溴氣體(例如：溴化氫(HBr)及/或三溴甲烷(CHBr3 ))、含碘氣體、其他合適氣體及/或電漿及/或其組合。蝕刻製程被調節對S/D特徵108、ARC層110和中間層111的材料具有選擇性，並且沒有(或最少)蝕刻閘極間隔物124、硬罩幕層126和隔離結構104。在一些實施例中，子操作18d使用不同的蝕刻化學物質來蝕刻ARC層110和S/D特徵108。舉例來說，它可以首先使用對ARC層110的材料具有選擇性的蝕刻劑來蝕刻ARC層110，以暴露開口113中的S/D特徵108。後續，它使用對S/D特徵108的材料具有選擇性的另一種蝕刻劑，以透過開口113蝕刻S/D特徵108。作為非等向性蝕刻的結果，已經被切割的每一個S/D特徵108被提供有垂直或接近垂直的表面(或側面)114(第5C圖)。如先前所揭露的，““接近垂直”方向是與“z”方向(即基板202的頂表面的法線)+/- 10度內(例如+/- 5度以內)的方向。因此，接近垂直的表面114是垂直於基板102的頂表面的表面，或者是相對於垂直於基板102的頂表面的平面形成+/- 5度以內的角度的表面。具體來說，兩個相鄰的S/D特徵108上的表面114沿著“y”方向彼此面對(或相對)。如第5C圖所示，S/D特徵108的其他表面115通常是傾斜的並且不是垂直的或接近垂直的。因此，表面115(其形成為EPI材料的自然成長刻面）具有與表面114(期藉由切割EPI製程形成)不同的輪廓。
在一些實施例中，子操作18d還可以輕微蝕刻到隔離結構104中，如第5C-1圖所示。參照第5C-1圖，兩個S/D部特徵108之間的隔離結構104的區域也被蝕刻以產生凹陷(dip)104a。在此剖面圖中，凹陷104a可以呈現為U形或彎曲形狀。凹陷104a沿著“z”方向延伸到隔離結構104中達深度h2。在一些實施例中，深度h2在約5nm至約20nm的範圍內。具有凹陷104a表示充分切割了S/D特徵108。同樣如第5C-1圖所示，S/D特徵108具有沿著“z”方向的高度h1。在一些實施例中，高度h1在約45nm至約65nm的範圍內。
在蝕刻完成之後，子操作18d使用光阻剝離、灰化或其他合適製程(其對光阻圖案112、中間層111和ARC層110具有選擇性)從裝置100移除光阻圖案112、中間層111和ARC層110。第5D圖顯示了根據一個實施例的在操作18完成之後的裝置100的剖視圖。如第5D圖所示，兩個S/D特徵108中的每一者被切割(並部分移除)，並且被提供有垂直或接近垂直的表面114。每一個S/D特徵108更包括其他表面115，其比表面114更平緩地傾斜。表面115也被稱為傾斜表面115。傾斜表面115和表面114中的一些在鰭片103的兩側上，其中個別的源極/汲極特徵108已成長。此外，表面114透過表面115連接到S/D特徵108的頂點和底表面。兩個S/D特徵108上的兩個表面114沿著“y”方向彼此面對，並且藉由約等於上面參照第5B-1圖討論的開口113的寬度w1的距離分開。表面114和鰭片103的最近邊緣之間的距離d2約等於上面參照第5B-1圖討論的距離d1-1或d1-2。此外，在表面114和鰭片103的中心線之間存在距離d3。在各種實施例中，距離d2與距離d3的比率在約1/2至約3/4的範圍內，例如從約5/7至約2/3。較大的比例表示切口距離鰭片103的邊緣更遠。如果比率太小(例如：小於1/2)，太多的磊晶特徵108被不必要地移除，並且剩餘的S/D特徵108可能無法提供良好的效能。如果比例太大(例如：大於3/4)，則切割可能不足，並且磊晶合併缺陷可能仍存在。在一些實施例中，w1和2xd3的總和等於鰭片103的中心線到中心線的間距p1。在一些實施例中，鰭片的寬度w2與間距p1的比率在約4至約6的範圍內。由於切割EPI製程，寬度w2與間距p1之比率大於不使用切割EPI製程的設計的其他設計。換句話說，在本實施例中，使用切割EPI製程增加了鰭片密度。
如第5D圖中所示，並且如先前參照第4圖所討論的，本實施例中的S/D特徵108由在內層108b上方的外層108a和在外層108a和內層108b兩者上方的頂層108c形成，並且可以包括未具體顯示的其他層。內層108b包括比外層108a更高的摻雜物濃度。頂層108c在S/D特徵108的頂部(沿著“z”方向)具有厚度t1。外層108a在S/D特徵108的傾斜側壁115(沿著y-z平面的45°方向)具有厚度t2，並且在S/D特徵108的最寬部分具有厚度t3。在一個實施例中，厚度t1、t2和t3中的每一者可以在約2nm至約4nm的範圍內。此外，在一些實施例中，厚度t2可以大於厚度t1和t3兩者。內層108b沿著與鰭片103的中心線對準的“z”方向具有高度h3。在一些實施例中，高度h3可以在約30nm至約40nm的範圍內。此外，在一些實施例中，厚度t1和厚度h3的比率在約1/15至約1/10的範圍內。如果比率太小(即頂層108c太薄)，則當形成S/D接點時，頂層108c可能沒有足夠的體積來承受後續蝕刻製程。如果該比率太大，則總體的S/D電阻在一些情況下可能太大，因為當S/D特徵為P型時，頂層108c比內層108b具有較低的摻雜物濃度，並且也比內層108b包含較低的鍺(Ge)濃度。內層108b水平延伸至距鰭片103的中心線的距離d4，並且外層108a水平延伸至距鰭片103的中心線的距離d5。在一個實施例中，由於切割EPI製程，距離d4和距離d5兩者大於距離d3。此外，距離d4和d5中的每一者可以大於鰭片間距p1的一半，以實現整體上大的磊晶特徵。由於切割EPI製程，沒有引起磊晶合併缺陷的風險。
在操作20中，方法10(第1A圖)在隔離結構104、S/D特徵108、閘極間隔物124和犧牲閘極堆疊106的各個表面上方形成接點蝕刻停止層(CESL)116。如第6圖所示(為簡單起見，未顯示S/D特徵108的各個層)，CESL 116形成在隔離結構104的頂表面上方和S/D特徵108的表面114和115上方。在其中切割EPI工藝導致隔離結構104的頂表面中的凹陷104a的替代的施例中(如第5C-1圖所示)，CESL 116也沉積在凹陷104a的頂表面上方(如第6-1圖所示)。CESL 116可包括氮化矽、氮氧化矽、具有氧(O)或碳©元素的氮化矽及/或其他材料；以及可以藉由CVD、PVD、ALD或其他合適方法形成。在一個實施例中，沿著上述各種表面將CESL 116沉積到大抵均勻的厚度。
在操作22中，根據一個實施例，方法10(第1A圖)在CESL 116上方形成層間介電(ILD)層118，如第7圖所示。ILD層118可以包括四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟化物摻雜的矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)及/或其他合適介電材料。ILD層118可以藉由PECVD(電漿輔助CVD)、FCVD(流動式CVD(flowable CVD))或其他合適方法形成。ILD層118填充犧牲閘極堆疊106之間和S/D特徵108之間的各種溝槽。
在操作24中，方法10(第1A圖)用功能閘極堆疊130代替了犧牲閘極堆疊106。這被稱為閘極替換製程(或替換閘極製程)。在第8A圖、第8B圖和第8C圖中顯示了閘極替換製程的實施例，其沿著第2A圖和第2B圖的B-B線顯示了裝置100。在一個實施例中，操作24對裝置100執行CMP製程，以暴露硬罩幕層126的頂表面，如第8A圖所示。接著，操作24執行一或多個蝕刻製程以移除硬罩幕層126、犧牲閘極電極層122和犧牲閘極介電層120。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻、其組合或其他合適蝕刻製程。蝕刻製程被調節對硬罩幕層126、犧牲閘極電極層122和犧牲閘極介電層120的材料具有選擇性，並且沒有(或最少)蝕刻ILD層118、CESL 116和鰭片103。如第8B圖所示，蝕刻製程會在兩個相對的閘極間隔物124之間形成閘極溝槽125。閘極溝槽125暴露鰭片103的通道區。在裝置100包括環繞式閘極裝置(例如奈米片裝置或奈米線裝置)的實施例中，操作24可以進一步在閘極溝槽125內執行通道釋放製程，其中移除鰭片103的一些層，留下懸置在S/D特徵108之間並連接到S/D特徵108的半導體通道。在形成閘極溝槽125(並且可選地，釋放半導體通道層)之後，操作24在每一個閘極溝槽125內沉積功能閘極堆疊130，如第8C圖所示。在一個實施例中，功能閘極堆疊130包括閘極介電層131和在閘極介電層131上方的閘極電極層132。閘極介電層131可以包括高k介電材料，例如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔和鈦酸鍶。閘極介電層131可以藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適方法來形成。在一些實施例中，功能閘極堆疊130更包括在閘極介電層131和鰭片103之間的界面層。界面層可以包括二氧化矽、氮氧化矽或其他合適材料。在一些實施例中，閘極電極層132包括N型或P型功函數層和金屬填充層。舉例來說，N型功函數層可以包括具有足夠低的有效功函數的金屬，例如鈦、鋁、碳化鉭、氮碳化鉭、氮化鉭矽或其組合。舉例來說，P型功函數層可以包括具有足夠大的有效功函數的金屬，例如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或其組合。舉例來說，金屬填充層可以包括鋁、鎢、鈷、銅及/或其他合適材料。閘極電極層132可以藉由CVD、PVD、電鍍及/或其他合適製程來形成。由於功能閘極堆疊130包括高k介電層和(複數)金屬層，它也被稱為高k金屬閘極。
在操作26中，方法10(第1B圖)蝕刻ILD層118和CESL 116以形成S/D的接點孔140，如第9圖所示。參照圖9，接點孔140暴露S/D特徵108的一部分。操作26可以包括各種製程，例如微影製程和蝕刻製程。舉例來說，操作26可以使用微影製程在裝置100上方形成圖案化罩幕。圖案化罩幕提供對應要蝕刻的裝置100的區域的開口。接著，操作26透過圖案化罩幕的開口執行一或多個蝕刻製程以形成接點孔140。一或多個蝕刻製程被調節對ILD層118和CESL 116的材料具有選擇性，並且沒有(或很少)蝕刻S/D特徵108。作為操作26的結果，S/D特徵108的一部分暴露在接點孔140中。具體來說，接點孔140中的至少一些暴露S/D特徵108的垂直或接近垂直的表面114以及一些傾斜表面115。在第9圖所示的實施例中，左側的接點孔140暴露表面114的一部分和表面115的一些部分，並且CESL 116設置在表面114的下部和表面115的剩餘部分上。此外，由於S/D特徵108的不對稱形狀，接點孔140沿著表面114被蝕刻得比落在傾斜表面115上的相對側上更深。較深的接點孔暴露用於製造S/D接點的S/D特徵108的更多表面，從而減小了S/D接觸電阻。右側的接點孔140不會暴露仍被CESL 116完全覆蓋的表面114。本揭露考量在各種實施例中，接點孔140可以暴露或可以不暴露表面114，或者可以暴露表面114的一部分或整個表面114。
在操作28中，方法10(第1B圖)在S/D特徵108的暴露表面上形成矽化物特徵142，如第10圖所示。參照第10圖，在暴露在接點孔140中的S/D特徵108的表面上形成矽化物特徵142。具體來說，一些矽化物特徵142形成在垂直或接近垂直的表面114上，例如在表面114的頂部上。在一個實施例中，操作28包括將一或多種金屬沉積到接點孔140中、對裝置100執行退火製程以引起一或多種金屬與S/D特徵108之間的反應來產生矽化物特徵142、以及移除一或多種金屬的未反應部分，留下暴露在接點孔140中的矽化物特徵142。一或多種金屬可以包括鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、鉺(Er)、鈷(Co)或其組合(例如：兩種或多種金屬的合金)，並且可以使用CVD、PVD、ALD或其他合適方法來沉積。矽化物特徵142可以包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適化合物。
在操作30中，方法10(第1B圖)在矽化物特徵142上方形成S/D接點144，如第11圖所示。在一個實施例中，S/D接點144可以包括在接點孔140的底部和側壁上的導電阻擋層以及在導電阻擋層上方的金屬填充層。導電阻擋層有防止金屬填充層的金屬材料擴散到ILD層118中的功能。導電阻擋層可以包括導電氮化物，例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或其組合，並且可以藉由CVD、PVD、ALD及/或其他合適製程來形成。金屬填充層可以包括鎢(W)、鈷(Co)、銅(Cu)或其他金屬，並且可以藉由CVD、PVD、ALD、電鍍或其他合適製程來形成。如第11圖所示，S/D接點144的一些部分可以橫向地(沿著“y”方向)設置在垂直或接近垂直的表面114和ILD層118的側壁之間。
第12圖顯示了操作30之後的裝置100的另一實施例，其中隔離結構104包括凹陷104a(見第5C-1圖和第6-1圖)。CESL 116形成在凹陷104a的表面上方，並且ILD層118填充凹陷104a的剩餘空間。第13圖顯示了在操作30之後的裝置100的又一實施例，其中裝置100包括鰭片側壁間隔物124’(見第2C-1圖)。S/D特徵108從鰭片103延伸並穿過兩個相對的鰭片側壁間隔物124’之間的空間。CESL 116設置在鰭片側壁間隔物124’的各個表面上方。
在操作32中，方法10(第1B圖)執行其他步驟以完成裝置100的製造。舉例來說，它可以執行各種製程以形成電性耦接到功能閘極堆疊130的閘極接點，並且形成將S/D接點144連接到裝置100的其他部分的金屬互連，以形成完整的IC。此外，儘管第2A圖至第13圖所示的實施例包括鰭片103(因此適用於FinFET)，但是本揭露不限於此，並且所揭露的技術可以應用於平面電晶體或其他類型的多閘極電晶體以改善S/D EPI製程。
儘管不旨在限制，但是本揭露的實施例提供以下一或多個優點。首先，用於鰭片定義的設計窗口放寬了，即可以在不考慮EPI合併缺陷的情況下設計更緊密的鰭片。這樣能夠進一步微縮。其次，消除了EPI合併缺陷，從而提高了製造良率。第三，S/D EPI具有不對稱的輪廓，其中一個側面形成為接近垂直(near-vertical)。這種側面可以比在接點蝕刻期間具有較緩斜坡的其他側面被暴露得更深。這通常會增大源極/汲極接點面積，並且降低源極/汲極接觸電阻。
在一個實施例中，本揭露提供一種半導體裝置之形成方法，其包括在基板上方蝕刻兩個源極/汲極區，以形成兩個源極/汲極溝槽；在兩個源極/汲極溝槽中個別磊晶成長兩個源極/汲極特徵；對兩個源極/汲極特徵執行切割製程；以及在切割製程之後，在兩個源極/汲極特徵上方沉積接點蝕刻停止層(CESL)。
在一些實施例中，半導體裝置之形成方法更包括在接點蝕刻停止層上方沉積層間介電(ILD)層；蝕刻穿過層間介電層和接點蝕刻停止層的複數接點孔，以暴露兩個源極/汲極特徵；以及在接點孔中形成接點。在另一實施例中，在沉積層間介電層之後的操作並且在蝕刻接點孔的操作之前，半導體裝置之形成方法更包括使用高k金屬閘極代替與兩個源極/汲極特徵之至少一者相鄰的犧牲閘極。
在半導體裝置之形成方法的實施例中，兩個源極/汲極溝槽個別形成在兩個鰭片的頂部上。在半導體裝置之形成方法的另一實施例中，兩個源極/汲極特徵在執行剪切製程之前合併，並且藉由切割製程分開。在半導體裝置之形成方法的實施例中，執行切割製程的操作包括施加非等向性蝕刻，非等向性蝕刻對兩個源極/汲極特徵的材料具有選擇性。
在半導體裝置之形成方法的實施例中，其中兩個源極/汲極特徵個別形成在兩個鰭片的頂部上，兩個鰭片在俯視下彼此平行，並且執行切割製程的操作包括形成具有開口的圖案化罩幕，開口在兩個鰭片之間並且在俯視下與兩個鰭片平行。
在半導體裝置之形成方法的一些實施例中，切割製程還在基板上方蝕刻隔離結構，導致在隔離結構中並在兩個源極/汲極特徵之間的凹陷。在另一個實施例中，接點蝕刻停止層沉積在凹陷的表面上。
在一個實施例中，本揭露提供一種半導體裝置之形成方法，其包括提供結構，結構具有基板、在基板上方的隔離結構、從基板延伸並且在隔離結構上方延伸的兩個鰭片、以及在隔離結構上方並且與鰭片接合的複數犧牲閘極。半導體裝置之形成方法更包括在複數源極/汲極區中蝕刻兩個鰭片，以形成並排的兩個源極/汲極溝槽；在兩個源極/汲極溝槽中磊晶成長兩個源極/汲極特徵；對兩個源極/汲極特徵執行切割製程；在切割製程之後，在兩個源極/汲極特徵上方沉積接點蝕刻停止層(CESL)；在接點蝕刻停止層上方沉積層間介電(ILD)層；以及使用複數高k金屬閘極代替犧牲閘極。
在一個實施例中，在替換犧牲閘極的操作之後，半導體裝置之形成方法更包括蝕刻穿過層間介電層和接點蝕刻停止層並且暴露兩個源極/汲極特徵的複數接點孔，以及在接點中形成複數接點。在另一實施例中，在形成接點孔的操作之前，半導體裝置之形成方法更包括在暴露在接點孔中的兩個源極/汲極特徵上方形成複數矽化物特徵。
在一個實施例中，執行切割製程的操作包括在基板上方形成抗反射塗佈層(ARC)；在抗反射塗佈層上方形成光阻層；圖案化光阻層，以形成開口，開口在兩個鰭片之間並且在俯視下與兩個鰭片平行；以及透過開口蝕刻兩個源極/汲極特徵。
在一個實施例中，執行切割製程的操作包括對兩個源極/汲極特徵施加非等向性蝕刻製程。在一個實施例中，執行切割製程的操作將在磊晶成長期間合併的兩個源極/汲極特徵分開。
在又一個實施例中，本揭露提供一種半導體裝置，其包括基板；隔離結構，在基板上方；兩個鰭片，從基板延伸，並且在隔離結構上方延伸；兩個源極/汲極特徵，個別在兩個鰭片上方，並且沿著第一方向並排，第一方向在俯視下垂直於兩個鰭片的縱向方向，兩個源極/汲極特徵之每一者具有接近垂直側面，兩個接近垂直側面沿著第一方向彼此面對；接點蝕刻停止層(CESL)，設置在兩個源極/汲極特徵之每一者的接近垂直側面的至少一下部上；以及複數接點特徵，設置在兩個源極/汲極特徵上方和接點蝕刻停止層上方。
在半導體裝置的一些實施例中，隔離結構包括在兩個源極/汲極特徵之間的凹陷，並且接點蝕刻停止層也設置在凹陷的表面上。在半導體裝置的一些實施例中，兩個源極/汲極特徵之每一者更包括複數傾斜側面，其中傾斜側面和接近垂直側面在成長個別源極/汲極特徵的鰭片的兩側上。在半導體裝置的一些實施例中，接點蝕刻停止層也設置在兩個源極/汲極特徵的傾斜側面上。
在一個實施例中，半導體裝置更包括複數矽化物特徵，設置在兩個源極/汲極特徵之每一者的接近垂直側面的至少一上部上，其中接點特徵設置在矽化物特徵上。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10:方法 12-24:操作 18a,18b,18c,18d:子操作 100:半導體裝置 101:靜態隨機存取記憶體單元 101’:靜態隨機存取記憶體單元 103:主動區/半導體鰭片/鰭片 106:閘極堆疊/犧牲閘極堆疊 PU-1:上拉電晶體 PU-2:上拉電晶體 PD-1:下拉電晶體 PD-2:下拉電晶體 PG-1:通過閘電晶體 PG-2:通過閘電晶體 Inverter-1:反相器 Inverter-2:反相器 102:基板 104:隔離結構 107:開口 120:犧牲閘極介電層 122:犧牲電極層/犧牲閘極電極層 124:閘極間隔物 126:硬罩幕層 124’:鰭片側壁間隔物 105:源極/汲極溝槽 108:源極/汲極特徵 108a:材料層/外層 108b:材料層/內層 108c:材料層/頂層 110:抗反射塗佈層 111:中間層 112:光阻層/光阻圖案 113:開口 w1:寬度 d1-1:距離 d1-2:距離 114:表面 115:表面/傾斜表面 104a:凹陷 h1:高度 h2:深度 d2:距離 d3:距離 d4:距離 d5:距離 w2:寬度 h3:高度 t1:厚度 t2:厚度 t3:厚度 p1:間距 116:接點蝕刻停止層 118:層間介電層 125:閘極溝槽 130:功能閘極堆疊 131:閘極介電層 132:閘極電極層 140:接點孔 142:矽化物特徵 144:源極/汲極接點
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A圖、第1B圖以及第1C圖根據本揭露實施例顯示了形成半導體裝置的方法的流程圖。 第2A圖和第2B圖根據第1圖的方法的實施例顯示了在製程的中間步驟中的半導體裝置的一部分的俯視圖和示意圖。第2A-1圖和第2A-2圖根據本揭露實施例顯示了第2A圖的裝置的示意圖。 第2C圖根據本揭露實施例顯示了沿著第2A圖和第2B圖中的A-A線的半導體裝置的一部分的剖面圖。第2C-1圖根據本揭露實施例顯示了沿著第2A圖和第2B圖中的A-A線的半導體裝置的一部分的剖面圖。 第2D圖根據本揭露實施例顯示了沿著第2A圖和第2B圖中的B-B線的半導體裝置的一部分的剖面圖。 第3圖、第4圖、第5A圖、第5B圖、第5C圖、第5C-1圖、第5D圖、第6圖、第6-1圖、第7圖、第8A圖、第8B圖、第8C圖、第9圖、第10圖、第11圖、第12圖以及第13圖根據本揭露實施例顯示了根據第1A圖至第1C圖的方法形成半導體裝置的剖面圖。 第5B-1圖根據本揭露實施例顯示了根據第1A圖至第1C圖的方法形成半導體裝置的俯視圖。
無
100:半導體裝置
102:基板
103:主動區/半導體鰭片/鰭片
104:隔離結構
108:源極/汲極特徵
114:表面
116:接點蝕刻停止層
118:層間介電層
142:矽化物特徵
144:源極/汲極接點

Claims (20)

  1. 一種半導體裝置之形成方法，包括： 在一基板上方蝕刻兩個源極/汲極區，以形成兩個源極/汲極溝槽； 在上述兩個源極/汲極溝槽中個別磊晶成長兩個源極/汲極特徵； 對上述兩個源極/汲極特徵執行一切割製程；以及 在上述切割製程之後，在上述兩個源極/汲極特徵上方沉積一接點蝕刻停止層(CESL)。
  2. 如請求項1之半導體裝置之形成方法，更包括： 在上述接點蝕刻停止層上方沉積一層間介電(ILD)層； 蝕刻穿過上述層間介電層和上述接點蝕刻停止層的複數接點孔，以暴露上述兩個源極/汲極特徵；以及 在上述接點孔中形成接點。
  3. 如請求項2之半導體裝置之形成方法，在上述沉積上述層間介電層之後的操作並且在上述蝕刻上述接點孔的操作之前，更包括： 使用一高k金屬閘極代替與上述兩個源極/汲極特徵之至少一者相鄰的一犧牲閘極。
  4. 如請求項1之半導體裝置之形成方法，其中上述兩個源極/汲極溝槽個別形成在兩個鰭片的頂部上。
  5. 如請求項1之半導體裝置之形成方法，其中上述兩個源極/汲極特徵在執行上述剪切製程之前合併，並且藉由上述切割製程分開。
  6. 如請求項1之半導體裝置之形成方法，其中上述執行上述切割製程的操作包括施加一非等向性蝕刻，上述非等向性蝕刻對上述兩個源極/汲極特徵的材料具有選擇性。
  7. 如請求項1之半導體裝置之形成方法，其中上述兩個源極/汲極特徵個別形成在兩個鰭片的頂部上，上述兩個鰭片在俯視下彼此平行，並且上述執行上述切割製程的操作包括形成具有一開口的一圖案化罩幕，上述開口在上述兩個鰭片之間並且在俯視下與上述兩個鰭片平行。
  8. 如請求項1之半導體裝置之形成方法，其中上述切割製程還在上述基板上方蝕刻一隔離結構，導致在上述隔離結構中並在上述兩個源極/汲極特徵之間的一凹陷。
  9. 如請求項8之半導體裝置之形成方法，其中上述接點蝕刻停止層沉積在上述凹陷的一表面上。
  10. 一種半導體裝置之形成方法，包括： 提供一結構，上述結構具有一基板、在上述基板上方的一隔離結構、從上述基板延伸並且在上述隔離結構上方延伸的兩個鰭片、以及在上述隔離結構上方並且與上述鰭片接合的複數犧牲閘極； 在複數源極/汲極區中蝕刻上述兩個鰭片，以形成並排的兩個源極/汲極溝槽； 在上述兩個源極/汲極溝槽中磊晶成長兩個源極/汲極特徵； 對上述兩個源極/汲極特徵執行一切割製程； 在上述切割製程之後，在上述兩個源極/汲極特徵上方沉積一接點蝕刻停止層(CESL)； 在上述接點蝕刻停止層上方沉積一層間介電(ILD)層；以及 使用複數高k金屬閘極代替上述犧牲閘極。
  11. 如請求項10之半導體裝置之形成方法，在上述替換上述犧牲閘極的操作之後，更包括： 蝕刻穿過上述層間介電層和上述接點蝕刻停止層並且暴露上述兩個源極/汲極特徵的複數接點孔；以及 在上述接點中形成複數接點。
  12. 如請求項11之半導體裝置之形成方法，在上述形成上述接點孔的操作之前，更包括： 在暴露在上述接點孔中的上述兩個源極/汲極特徵上方形成複數矽化物特徵。
  13. 如請求項10之半導體裝置之形成方法，其中上述執行上述切割製程的操作包括： 在上述基板上方形成抗反射塗佈層(ARC)； 在上述抗反射塗佈層上方形成一光阻層； 圖案化上述光阻層，以形成一開口，上述開口在上述兩個鰭片之間並且在俯視下與上述兩個鰭片平行；以及 透過上述開口蝕刻上述兩個源極/汲極特徵。
  14. 如請求項10之半導體裝置之形成方法，其中上述執行上述切割製程的操作包括對上述兩個源極/汲極特徵施加一非等向性蝕刻製程。
  15. 如請求項10之半導體裝置之形成方法，其中上述執行上述切割製程的操作將在磊晶成長期間合併的上述兩個源極/汲極特徵分開。
  16. 一種半導體裝置，包括： 一基板； 一隔離結構，在上述基板上方； 兩個鰭片，從上述基板延伸，並且在上述隔離結構上方延伸； 兩個源極/汲極特徵，個別在上述兩個鰭片上方，並且沿著一第一方向並排，上述第一方向在俯視下垂直於上述兩個鰭片的一縱向方向，上述兩個源極/汲極特徵之每一者具有一接近垂直側面，上述兩個接近垂直側面沿著上述第一方向彼此面對； 一接點蝕刻停止層(CESL)，設置在上述兩個源極/汲極特徵之每一者的上述接近垂直側面的至少一下部上；以及 複數接點特徵，設置在上述兩個源極/汲極特徵上方和上述接點蝕刻停止層上方。
  17. 如請求項16之半導體裝置，其中上述隔離結構包括在上述兩個源極/汲極特徵之間的一凹陷，並且上述接點蝕刻停止層也設置在上述凹陷的一表面上。
  18. 如請求項16之半導體裝置，其中上述兩個源極/汲極特徵之每一者更包括複數傾斜側面，其中上述傾斜側面和上述接近垂直側面在成長個別上述源極/汲極特徵的上述鰭片的兩側上。
  19. 如請求項18之半導體裝置，其中上述接點蝕刻停止層也設置在上述兩個源極/汲極特徵的上述傾斜側面上。
  20. 如請求項16之半導體裝置，更包括： 複數矽化物特徵，設置在上述兩個源極/汲極特徵之每一者的上述接近垂直側面的至少一上部上，其中上述接點特徵設置在上述矽化物特徵上。
TW110102669A 2020-02-27 2021-01-25 半導體裝置及其形成方法 TWI783354B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062982412P 2020-02-27 2020-02-27
US62/982,412 2020-02-27
US16/887,273 2020-05-29
US16/887,273 US11515211B2 (en) 2020-02-27 2020-05-29 Cut EPI process and structures

Publications (2)

Publication Number Publication Date
TW202141634A true TW202141634A (zh) 2021-11-01
TWI783354B TWI783354B (zh) 2022-11-11

Family

ID=77270916

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102669A TWI783354B (zh) 2020-02-27 2021-01-25 半導體裝置及其形成方法

Country Status (3)

Country Link
US (1) US20220367277A1 (zh)
DE (1) DE102020115553A1 (zh)
TW (1) TWI783354B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886268B2 (en) * 2016-11-29 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with separated merged source/drain structure
US10319581B1 (en) * 2017-11-30 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate process for reducing transistor spacing
US10872892B2 (en) 2018-06-29 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20220367277A1 (en) 2022-11-17
DE102020115553A1 (de) 2021-09-02
TWI783354B (zh) 2022-11-11

Similar Documents

Publication Publication Date Title
TWI698938B (zh) 半導體結構及其製造方法
US20220359537A1 (en) Fin-Based Strap Cell Structure for Improving Memory Performance
CN110176443B (zh) 用于减小接触电阻的双金属通孔
TWI732102B (zh) 半導體元件及其製造方法
US20230069302A1 (en) Shared Contact Structure and Methods for Forming the Same
US12096609B2 (en) Conductive feature formation
US11980016B2 (en) Connection between source/drain and gate
US20240365526A1 (en) Cell Manufacturing
CN113594164A (zh) 半导体装置
US11615991B2 (en) Semiconductor device and method
TWI783354B (zh) 半導體裝置及其形成方法
KR102486220B1 (ko) 절단 에피 프로세스 및 구조물들
TW202242971A (zh) 積體電路結構之製造方法
TW202230606A (zh) 半導體裝置
US20240373613A1 (en) Conductive Feature Formation
TWI844987B (zh) 半導體結構及其形成方法
US20240021687A1 (en) Void-Free Conductive Contact Formation
US20230063098A1 (en) Method and Structure for Gate-All-Around Devices with Deep S/D Contacts
CN115863409A (zh) 半导体器件及其形成方法