TW202139365A - 3d互補式金屬氧化物半導體(cmos)元件及其形成方法 - Google Patents

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拉爾斯 利布曼
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Abstract

提供一種用以加工半導體元件的方法。在基板之上形成初始堆疊層。初始堆疊層交替第一材料層與第二材料層，第二材料層具有與第一材料層不同的組成。將初始堆疊層分成第一堆疊層與第二堆疊層。藉由使用第一材料層作為第一GAA電晶體的各個通道區域，並且使用第二材料層作為第一GAA電晶體的各個替換閘極，以在第一堆疊層中形成第一GAA電晶體。藉由使用第二材料層作為第二GAA電晶體的各個通道區域，並且使用第一材料層作為第二GAA電晶體的各個替換閘極，以在第二堆疊層中形成第二GAA電晶體。第二GAA電晶體係與第一GAA電晶體垂直地偏置。

Description

3D互補式金屬氧化物半導體(CMOS)元件及其形成方法
[參考文獻之併入]本揭露內容係主張美國臨時申請案第62/956,043號的優先權，該優先權基礎案係申請於2019年12月31日，其整體內容乃藉由參考文獻方式合併於此。
本揭露內容係關於積體電路以及微電子元件的加工。
在此提供的先前技術說明係為了大致呈現本揭露內容背景之目的。在該先前技術段落中所述之目前列名發明人之工作、以及不可以其他方式認定為申請時之先前技術的實施態樣敘述皆不被明示或暗示地承認為針對本揭露內容之先前技術。
在半導體元件的製造中(特別係在微觀尺度上)，係執行各種加工製程，例如膜形成沉積、蝕刻遮罩產生、圖案化、材料蝕刻與移除、以及摻雜處理。重複地執行這些製程，以在基板上形成期望的半導體元件單元。歷史上，在使用微加工的情況下，電晶體已產生於一平面，而配線/金屬化在該主動元件平面的上方形成，並因而以二維(2D，two-dimensional)電路或2D加工為特徵。縮放上的努力已大幅增加2D電路中每單位面積的電晶體數量，然而隨著縮放進入個位數奈米半導體元件加工節點，縮放上的努力遭遇更大的挑戰。半導體元件加工者已表達對於其中電晶體係堆疊於彼此的頂部上之三維(3D，three-dimensional)半導體元件的期望。
本揭露內容係關於3D半導體元件以及用以加工3D半導體元件的方法。
第一實施態樣為一種半導體元件。該半導體元件包含一基板；複數第一全環繞閘極(GAA，gate-all-around)電晶體的一第一堆疊層，該等第一GAA電晶體沿著該基板的一厚度方向設置於彼此之上；以及複數第二GAA電晶體的一第二堆疊層，該等第二GAA電晶體沿著該厚度方向設置於彼此之上。該等第一GAA電晶體與該等第二GAA電晶體在沿著該基板之一表面的一方向上彼此相鄰。該等第一GAA電晶體之每一者係與該第二堆疊層之一各自相鄰的第二GAA電晶體垂直地偏置。
在某些實施例中，該等第一GAA電晶體之其中至少一者包含一第一通道區域、圍繞著該第一通道區域的一第一閘極、以及位在該第一通道區域之末端上的第一源極與汲極區域。該等第二GAA電晶體之其中至少一者包含一第二通道區域、圍繞著該第二通道區域的一第二閘極、以及位在該第二通道區域之末端上的第二源極與汲極區域。
在某些實施例中，該等第一GAA電晶體之每一者係與該第二堆疊層之一各自相鄰的第二GAA電晶體垂直地偏置各自之第一或第二通道區域的一厚度。
在某些實施例中，該等第一通道區域之其中一或更多者在化學上係與其餘的第一通道區域相異。在某些實施例中，該等第二通道區域之其中一或更多者在化學上係與其餘的第二通道區域相異。在某些實施例中，該等第一GAA電晶體的其中一或更多者與其餘的第一GAA電晶體具有不同數量的第一通道區域。在某些實施例中，該等第二GAA電晶體的其中一或更多者與其餘的第二GAA電晶體具有不同數量的第二通道區域。
在某些實施例中，該等第一GAA電晶體為NMOS。該等第一通道區域包含單晶矽或矽碳化物之其中至少一者。該等第二GAA電晶體為PMOS。該等第二通道區域包含矽鍺或鍺之其中至少一者。
在某些實施例中，該等第一GAA電晶體為PMOS。該等第一通道區域包含矽鍺或鍺之其中至少一者。該等第二GAA電晶體為NMOS。該等第二通道區域包含單晶矽或矽碳化物之其中至少一者。
在某些實施例中，該半導體元件可更包含絕緣層，將該等第一或第二GAA電晶體彼此隔開；以及內隔件，將該等第一或第二閘極與對應之第一或第二源極與汲極區域隔開。
第二實施態樣為一種用以加工半導體元件的方法。該方法包含在一基板之上形成初始堆疊層。該初始堆疊層可交替一第一材料層與一第二材料層。該第二材料層具有與該第一材料層不同的組成。可對該初始堆疊層進行圖案化，以使該初始堆疊層被分成一第一堆疊層與一第二堆疊層，其中，該第一堆疊層與該第二堆疊層彼此相鄰。可藉由使用該等第一材料層作為第一全環繞閘極(GAA，gate-all-around)電晶體的各個通道區域，並且使用該等第二材料層作為該等第一GAA電晶體的各個替換閘極，以在該第一堆疊層中形成該等第一GAA電晶體。可藉由使用該等第二材料層作為第二GAA電晶體的各個通道區域，並且使用該等第一材料層作為該等第二GAA電晶體的各個替換閘極，以在該第二堆疊層中形成該等第二GAA電晶體。該等第二GAA電晶體係與該等第一GAA電晶體垂直地偏置。
在某些實施例中，形成該等第一GAA電晶體之步驟包含在該第二堆疊層之上形成一保護層，以使該第二堆疊層被該保護層所覆蓋。一填充材料可圍繞著該第一堆疊層。可移除與該第一堆疊層鄰接之該填充材料的一部分，以使該第一堆疊層自側邊露出。藉由選擇性蝕刻，移除該第一堆疊層之該等第二材料層的末端部分，以形成凹槽。藉由選擇性沉積，在該等凹槽中形成內隔件。在該第一堆疊層之該等第一材料層的末端上，形成局部源極區域與局部汲極區域。在某些實施例中，沉積該填充材料，以覆蓋該第一堆疊層的側邊與頂部，並且對該填充材料進行圖案化，以使該第一堆疊層的頂部露出。可從該第一堆疊層，移除該等第二材料層。在該等第一材料層之上形成閘極層，並且沉積該填充材料，以填充該第一堆疊層。
在某些實施例中，該等局部源極區域的其中一或更多者可與至少一鄰近之局部源極區域合併，以形成一共用源極區域，且該等局部汲極區域的其中一或更多者可與至少一鄰近之局部汲極區域合併，以形成一共用汲極區域。
在某些實施例中，形成該等第二GAA電晶體之步驟包含在該第一堆疊層之上形成一保護層，以使該第一堆疊層被該保護層所覆蓋。一填充材料可圍繞著該第二堆疊層。可移除與該第二堆疊層鄰接之該填充材料的一部分，以使該第二堆疊層自側邊露出。藉由選擇性蝕刻，移除該第二堆疊層之該等第一材料層的末端部分，以形成凹槽。藉由選擇性沉積，在該等凹槽中形成內隔件。在該第二堆疊層之該等第二材料層的末端上，形成局部源極區域與局部汲極區域。在某些實施例中，沉積該填充材料，以覆蓋該第二堆疊層的側邊與頂部，並且對該填充材料進行圖案化，以使該第二堆疊層的頂部露出。可從該第二堆疊層，移除該等第一材料層。在該等第二材料層之上形成閘極層。沉積該填充材料，以填充該第二堆疊層。
在某些實施例中，該等局部源極區域的其中一或更多者可與至少一鄰近之局部源極區域合併，以形成一共用源極區域，且該等局部汲極區域的其中一或更多者可與至少一鄰近之局部汲極區域合併，以形成一共用汲極區域。
在某些實施例中，該等第一GAA電晶體的其中一或更多者係與該等第二GAA電晶體的其中一或更多者連接。
在某些實施例中，該方法可更包含形成一蝕刻中止層或一蓋層之其中至少一者，該蝕刻中止層係形成在該初始堆疊層的底部上，該蓋層係形成在該初始堆疊層的頂部上。
第三實施態樣為一種用以加工半導體元件的方法。該方法包含在一基板之上形成初始堆疊層。該初始堆疊層可包含複數子堆疊層，該複數子堆疊層交替一第一材料層與一第二材料層，該第二材料層具有與該第一材料層不同的組成。該複數子堆疊層在一高度方向上彼此隔開。可對該初始堆疊層進行圖案化，以使該初始堆疊層被分成一第一堆疊層與一第二堆疊層，其中，該第一堆疊層與該第二堆疊層彼此相鄰。可藉由使用該等第一材料層作為第一全環繞閘極(GAA，gate-all-around)電晶體的各個通道區域，並且使用該等第二材料層作為該等第一GAA電晶體的各個替換閘極，以在該第一堆疊層中形成該等第一GAA電晶體。可藉由使用該等第二材料層作為第二GAA電晶體的各個通道區域，並且使用該等第一材料層作為該等第二GAA電晶體的各個替換閘極，以在該第二堆疊層中形成該等第二GAA電晶體。該等第二GAA電晶體係與該等第一GAA電晶體垂直地偏置。
注意到，本發明內容段落並非具體載明本揭露內容或所請發明之每一實施例及/或所增加的新穎態樣。相反地，本發明內容僅提供不同實施例及對應新穎性的初步論述。關於本發明及實施例的額外細節及/或可行態樣，讀者可將注意力轉向如下所進一步討論之本揭露內容的實施方式段落與對應之圖式。
下列揭露內容提供許多不同的實施例、或範例，其用以實施所提供之申請標的之不同特徵。以下說明構件與配置的具體範例，以簡化本揭露內容。當然，這些僅為範例且不意欲限制。例如，隨後說明內容中描述第一特徵部形成在第二特徵部之上或上的情況，可包含於其中以直接接觸的方式來形成第一與第二特徵部的實施例，並且亦可包含於其中可將額外特徵部形成在第一與第二特徵部之間而使第一與第二特徵部可不直接接觸的實施例。此外，本揭露內容在各種範例中可重複使用參考符號及/或用字。這種重複係為了簡化與清楚之目的，且在本質上並非規定所討論之各種實施例及/或構造之間的關係。又，例如『頂部』、『底部』、『下方』、『在…下方』、『下』、『在…上方』、『上』等等的空間相對用語，在此可為了便於說明而被使用，以描述如在圖式中所例示之一單元或特徵部對另一單元或特徵部的關係。除了圖式中所描繪的方位以外，該等空間相對用語意欲包含該元件(例如半導體元件)在使用或操作時的不同方位。該設備可以其他方式(旋轉90度或以其他方位)被定向，且在此所使用的該等空間相對描述詞可因此被同樣地解釋。
為了清楚目的已呈現出如在此所述之不同步驟的討論順序。一般而言，這些步驟可以任何合適的順序被執行。此外，雖然在此的不同特徵、技術、構造等等之每一者可在本揭露內容的不同地方被討論，但此意指該等觀念之每一者可互相無關地被執行或者可互相結合地被執行。因此，可以許多不同的方式來體現與考慮本發明。
如在先前技術段落中所述，3D整合被視為不論臨界尺寸縮放之必然飽和而持續進行半導體縮放的一可行選擇。當接觸閘極節距因為製造變異性與靜電元件限制而達到其縮放極限時，二維電晶體密度縮放會停止。由於電阻、電容、以及可靠度顧慮限制導線節距縮放，進而限制電晶體可被配線至電路中的密度，所以甚至係實驗性的新電晶體設計，例如也許有一天能夠克服這些接觸閘極節距縮放極限的垂直通道全環繞閘極電晶體，也不保證使半導體縮放回到正軌。
3D整合，即多個元件的垂直堆疊，旨在藉由增加體積上的電晶體密度而非面積上的電晶體密度，以克服這些縮放限制。此構想已被採用3D  NAND的快閃記憶體產業成功地證明並且實施。例如用於中央處理單元(CPU，central processing unit)或圖形處理單元(GPU，graphics processing unit)產品的主流互補式金屬氧化物半導體(CMOS，complementary metal-oxide-semiconductor)超大型積體電路(VLSI，very large-scale integration)縮放，正在探索採用3D整合作為使半導體藍圖前進的主要手段，並因此期望致能技術(enabling technologies)。
尤其對於CMOS(或互補式場效電晶體(CFET，complementary field-effect transistor))而言，使負場效電晶體(NFET，negative field-effect transistor)與正場效電晶體(PFET，positive field-effect transistor)之間的驅動電流強度平衡，始終係該產業中確保最佳CFET電路操作的關鍵重點。在平面技術中，PFET驅動電流係比NFET弱約2倍，此乃因為(100)/[110]結晶表面/方向上的較低電洞遷移率所致。為使此平衡，所採用的解決方案係使用比NFET大1-2倍的PFET元件來補償邏輯標準單元與SRAM設計(亦稱為β比 = Wp/Wn)。顯著的影響為標準單元變得更大。使通道變形並且改善N/P平衡之製程方法的發展提供了許多舒解。
同樣地，由於(100)/[110]上的電洞遷移率被大幅改善，所以對於鰭式FET元件架構的N/P平衡會變得更佳。最重要的是，製程源極/汲極應力源(stressors)的連續產生係在PFET上提供比在NFET上更佳的升壓，以進一步促成更佳的N/P平衡。此結果為在NFET與PFET之間係使用相同數量的鰭。
當該產業轉變至新的元件架構時，從鰭式FET到側向全環繞閘極奈米片(LGAA NS，Lateral Gate All Around nanosheet)，電子與電洞電荷載體將再次優先沿著(100)/[110]結晶表面/方向移動(圖3)。因此類似於平面時期(planar days)，將存在極大的N/P驅動電流失衡。此外，對於LGAA NS而言，將應變從S/D傳遞至通道的方法係非常低效率的，因此對整體平面(bulk planar)技術起作用的相同手段係不可能再次起作用的。
存在另一決定性的挑戰。對客戶給予多Vt技術(LVT、RVT、HVT等等)係非常重要的，因為其提供從低功率到高性能的應用與之間的一切應用的較大設計彈性。就其本身而言，此為技術提供者之間的一關鍵競爭因素：Vt特點(flavors)越多，技術越佳。
在鰭式FET中，透過沉積在通道上之功函數金屬(WFM，work function metal)閘極與若干形式之通道摻雜一起的組合來實現Vt調校。除此之外，透過不同的厚度來實現WFM的調整。由於在NS之間的固定且受限之空間，所以此厚度調整在LGAA NS中係受到嚴格的限制。此外，從頂部到底部NS一貫地摻雜通道而不損及元件係不可能的。因此，在此之技術係呈現用以改善LGAA NS中之N/P失衡並且同時提供更多Vt調校選擇的方法。
在此之技術提供用以形成3D奈米平面(nanoplane)堆疊層的方法，該堆疊層可用於n型金屬氧化物半導體(NMOS，n-type metal-oxide-semiconductor)與p型金屬氧化物半導體(PMOS，p-type metal-oxide-semiconductor)兩者並且為兩者共用。這些技術實現NMOS(例如Si奈米堆疊層)與PMOS(例如Ge奈米堆疊層)的較佳性能。該等技術亦實現更密集的邏輯電路佈局。對於兩種Si與SiC通道區域而言，NMOS元件具有最佳的性能(遷移率)。在此之技術提供兩種通道區域並且可堆疊這些單元。同樣地，對於Ge或SiGe通道區域而言，PMOS元件具有最佳的性能(遷移率)，且在此之技術可堆疊這些單元。因此，在此之方法創造出提高電路性能的高性能解決方案。
在此之技術提供用以產生具有用於LGAA NS架構中之NFET與PFET之雙通道材料之獨特結構的方法：用於NFET的Si通道，以及用於PFET的SiGe通道。SiGe通道不但可提高PFET驅動電流，並且可藉由運用SiGe通道之價帶的偏差而給予選擇，以產生更多的Vt選擇。以SiGe作為PFET通道材料，電洞遷移率會增加，此乃因為SiGe層具有對電洞遷移率有益並且有助於解決N/P電流失衡的固有壓縮雙軸應變。此外，具有25% Ge的SiGe層可因為Ge的存在而引起200 meV的價能帶偏差，以相較於Si，造成200 mV的Vt下降。此種下降可用以獲得特別的Vt特點，例如超低與極低Vt。
依照本揭露內容之示範實施例，圖1為半導體元件100的垂直截面圖。半導體元件100具有基板101(例如，矽)以及位於基板101之上的二個堆疊層(堆疊層A與堆疊層B)。該二個堆疊層係彼此相鄰，並且藉由例如矽氧化物的絕緣材料141加以隔開。雖然為了方便，半導體元件100僅顯示二個堆疊層，但在某些實施例中，半導體元件100一般可具有沿著x及/或y方向排列之多於二個的堆疊層。
如圖1所示，堆疊層A包含第一全環繞閘極(GAA)電晶體110(亦稱為第一電晶體)，其在z方向上係藉由絕緣材料141彼此隔開。在本範例中，第一電晶體110為包含在z方向上藉由絕緣材料141彼此隔開之第一GAA通道結構111的NMOS。第一GAA通道結構111之每一者具有第一通道區域113(例如矽或矽碳化物)以及全環繞著第一通道區域113的第一閘極層117(例如TiAlN或TiAlC)。第一GAA通道結構111亦具有閘極介電層115(例如高k介電質，如鉿氧化物)，該閘極介電層亦圍繞著第一通道並且配置在第一通道區域113與第一閘極層117之間。第一通道區域113可為平板、圓柱、或另一幾何形狀。
在圖1之實施例中，第一電晶體110之每一者包含二個第一GAA通道結構111。又，第一電晶體110之每一者包含配置在第一通道區域113之相對末端上的第一共用源極/汲極(S/D，source/drain)區域171與173。例如，171可為共用源極區域，而173可為共用汲極區域。或者，171可為共用汲極區域，而173可為共用源極區域。雖然第一共用S/D區域171與173在圖1之範例中係連接至二個第一通道區域113，但在某些實施例中，彼此隔開的第一局部S/D區域(未顯示)係被形成而僅連接至各自的通道區域113。因此，二個鄰近的第一通道區域113可用以形成在Z方向上堆疊的二個電晶體(未顯示)。如同所觀看到，在第一電晶體110之每一者內，第一共用S/D區域171與173係連接至二個第一通道區域113，並且藉由第一內隔件161而與第一閘極層117隔開，該第一內隔件可由例如矽氮化物的絕緣材料所製成。第一內隔件161具有複數垂直部分163以及一水平部分165。在某些實施例中，水平部分165可不為必要。此外，堆疊層A包含頂層105，其為在製造期間作為蓋層者的一部分，且在某些實施例中，頂層105可不為必要。
類似於堆疊層A，堆疊層B包含第二GAA電晶體120(亦稱為第二電晶體)，其在z方向上係藉由絕緣材料141彼此隔開。在本範例中，第二電晶體120為包含在z方向上藉由絕緣材料141彼此隔開之第二全環繞閘極(GAA)通道結構122的PMOS。第二GAA通道結構122之每一者具有第二通道區域124(例如鍺或矽鍺)以及全環繞著第二通道區域124的第二閘極層128(例如鈦氮化物)。第二GAA通道結構122亦具有閘極介電層126(例如高k介電質，如鉿氧化物)，該閘極介電層亦圍繞著第二通道並且配置在第二通道區域124與第二閘極層128之間。第二通道區域124可為平板、圓柱、或另一幾何形狀。
同樣地，第二電晶體120之每一者包含配置在第二通道區域124之相對末端上的第二共用S/D區域176與178。第二共用S/D區域176與178皆連接至二個第二通道區域124，並且藉由第二內隔件166而與第二閘極層128隔開。第二內隔件166可由與第一內隔件161相同的絕緣材料所製成。在替代實施例中，可形成第二局部S/D區域，以使二個鄰近的第二通道區域124可用以形成在Z方向上堆疊的二個電晶體(未顯示)。
仍於圖1中，在替代實施例中，第一電晶體110可為PMOS，而第二電晶體120可為NMOS。雖然堆疊層A與堆疊層B被說明分別具有二個第一電晶體110與二個第二電晶體120，但任何數量的第一電晶體110與第二電晶體120可在對應的堆疊層中被垂直地堆疊並且藉由絕緣材料141彼此隔開。又，第一電晶體110與第二電晶體120可分別具有任何數量的第一GAA通道結構111與第二GAA通道結構122，以符合特定的設計需求。在某些實施例中，第一電晶體110的其中一或更多者可與其餘的第一電晶體110具有不同數量的第一GAA通道結構111。在某些實施例中，第二電晶體120的其中一或更多者可與其餘的第二電晶體120具有不同數量的第二GAA通道結構122。
雖然在圖1之範例中，第一通道區域113係由相同的材料所製成，但在某些實施例中，第一通道區域113的其中一或更多者在化學上可與其餘的第一通道區域113相異，以使該等第一電晶體可彼此具有不同的閾值電壓(Vt)。在一範例中，第一通道區域113的其中一或更多者可為本質矽(intrinsic silicon)，而其餘的第一通道區域113可為經摻雜之矽。在另一範例中，第一通道區域113的其中一或更多者可具有不同的n型摻雜物(例如硼、銦等等)或不同的摻雜物濃度。同樣地，在某些實施例中，第二通道區域124的其中一或更多者在化學上可與其餘的第二通道區域124相異，以使第二電晶體120可彼此具有不同的閾值電壓(Vt)。在一範例中，第二通道區域124的其中一或更多者可為鍺(Ge)，而其餘的第二通道區域124可為矽鍺(SiGe)。在另一範例中，第二通道區域124的其中一或更多者可具有不同的Si對Ge比率。
如在圖1中所觀看到，堆疊層A的電晶體110係與堆疊層B的各自相鄰之第二電晶體120垂直地偏置。如在下文中進一步所討論，此種偏置係因為使用交替材料層之共用堆疊層來形成堆疊層A之NMOS電晶體以及堆疊層B之PMOS電晶體所引起。
依照本揭露內容之示範實施例，圖2A為半導體元件200的俯視圖。由於半導體元件200的實施例係與圖1中之半導體元件100的實施例類似，所以將會強調差異來進行解釋。如圖所示，半導體元件200可包含第一GAA電晶體(未顯示)的第一陣列210'以及第二GAA電晶體(未顯示)的第二陣列220'。第一陣列210'以及第二陣列220'可例如在Y方向上延伸並且彼此相鄰。半導體元件200亦可包含在Z方向上延伸的閘極結構214。
依照本揭露內容之示範實施例，圖2B、2C、以及2D為分別沿著圖2A中之切線BB'、CC'、以及DD'的垂直截面圖。如同例示，第一陣列210'可包含一或更多第一GAA電晶體210。在圖2B的範例中，三個第一GAA電晶體210被串聯連接並且具有第一共用S/D區域271。第一GAA電晶體210之每一者具有三個第一通道區域213以及全環繞著第一通道區域213的第一閘極結構214。閘極結構214係藉由第一內隔件261而與第一共用S/D區域271隔開。雖然未顯示，但類似於圖1中的半導體元件100，特定之第一通道區域213的閘極結構214可與鄰近之第一通道區域213的閘極結構214隔開。在某些實施例中，閘極結構214可包含閘極介電層以及功函數金屬。
除了第二GAA電晶體220包含第二通道區域224、第二共用S/D區域276、以及第二內隔件266之外，第二GAA電晶體220係類似於第一GAA電晶體210。注意到，在圖2A-2D的範例中，第一GAA電晶體210與第二GAA電晶體220係分別被串聯連接，且第一共用S/D區域271與第二共用S/D區域276可連接二個鄰近之電晶體。在其他實施例中，第一GAA電晶體210與第二GAA電晶體220可彼此隔開。在本範例中，第一GAA電晶體210與第二GAA電晶體220分別為PMOS與NMOS。或者，第一GAA電晶體210與第二GAA電晶體220可分別為NMOS與PMOS。在本範例中，第一共用S/D區域271連接在Z方向上堆疊的三個第一通道區域213，因而每一第一GAA電晶體210包含三個第一通道區域213。在其他實施例中，彼此隔開的第一局部S/D區域(未顯示)可配置在第一通道區域213的末端上。因此，三個電晶體(未顯示)可在Z方向上堆疊。
又，如圖2D中的線EE'與FF'所示，第一通道區域213與第二通道區域224係垂直地偏置各自之第一通道區域213或各自之第二通道區域224的厚度。注意到，在本實施例中，半導體元件200起初係由交替第一材料層與第二材料層(分別對應於第一通道區域213與第二通道區域224)的共用堆疊層所形成。如將在下文中進一步所討論，此種偏置係因為使用該共用堆疊層來形成第一GAA電晶體210與第二GAA電晶體220兩者所引起。又，在某些實施例中，一或更多對的交替之第一材料層與第二材料層可藉由一或更多第三材料層而與其他對隔開。
依照本揭露內容之實施例，圖15顯示用以製造一示範半導體元件(例如半導體元件100、半導體元件200等等)之示範方法400的流程圖。方法400起始於步驟S401，其中，將初始堆疊層形成在半導體元件的基板之上。初始堆疊層交替第一材料層與第二材料層。第二材料層具有與第一材料層不同的組成。在某些實施例中，初始堆疊層可包含交替第一材料層與第二材料層的複數子堆疊層。該複數子堆疊層可在高度方向上彼此隔開。類似於半導體元件100及半導體元件200，在此之初始堆疊層可具有各種實施例。說明內容已在上文中被提供並且在此為了簡化目的將被省略。
該方法接著進行到步驟S402，其中，對初始堆疊層進行圖案化，以使初始堆疊層可被分成第一堆疊層與第二堆疊層，其中，第一堆疊層與第二堆疊層係彼此相鄰。吾人應瞭解，亦可將初始堆疊層分成多於二個的堆疊層。
在步驟S403，藉由使用第一材料層作為第一電晶體的各個通道並且使用第二材料層作為第一電晶體的各個替換閘極，以在第一堆疊層中形成第一全環繞閘極(GAA)電晶體。首先，在第二堆疊層之上形成保護層，以使第二堆疊層被該保護層所覆蓋。填充材料可圍繞著第一堆疊層。之後，可移除與第一堆疊層鄰接的該填充材料之一部分，以使第一堆疊層自側邊露出。然後，藉由選擇性蝕刻，移除第一堆疊層之第二材料層的末端部分，以形成凹槽。接著，藉由選擇性沉積，在凹槽中形成內隔件，並且在第一堆疊層之第一材料層的末端上形成源極與汲極區域。為了形成閘極層，在進行圖案化以露出第一堆疊層的頂部之前，沉積該填充材料以覆蓋第一堆疊層的側邊與頂部。在某些實施例中，犧牲層可在高度方向上將該複數子堆疊層彼此隔開。之後，從第一堆疊層移除第二通道區域以及犧牲層。然後，在第一材料層之上形成閘極層。接著，沉積該填充材料，以填充第一堆疊層。
在步驟S404，藉由使用第二材料層作為第二電晶體的各個通道並且使用第一材料層作為第二電晶體的各個替換閘極，以在第二堆疊層中形成第二GAA電晶體。第二GAA電晶體係與第一GAA電晶體垂直地偏置。可以與第一GAA電晶體類似的方式來形成第二GAA電晶體。最終的半導體元件可類似於半導體元件100。說明內容已在上文中被提供並且在此為了簡化目的將被省略。
依照本揭露內容之示範實施例，圖3-14為半導體元件300在一製造程序(例如，方法400等等)之各種中間步驟的截面圖。尤其，圖3-10係顯示例如NMOS之第一電晶體的形成，而圖11-14係顯示例如PMOS之第二電晶體的形成。
圖3顯示半導體元件300，其最終將變為圖1中的半導體元件100。如同例示，在半導體元件300的基板301(例如矽)之上形成初始堆疊層。在一基本範例中，初始堆疊層包含交替第一材料層313與第二材料層324的二個子堆疊層310'以及在z方向上將該二個子堆疊層310'彼此隔開的犧牲層331。初始堆疊層亦包含位在底部上的蝕刻中止層303以及位在頂部上的蓋層305。在本範例中，第一材料層313係由單晶矽(標記為Si)所製成，而第二材料層324係由矽鍺(標記為SiGe2)所製成。蝕刻中止層303與犧牲層331亦分別由矽鍺所製成並且標記為SiGe3與SiGe4。SiGe2、SiGe3、以及SiGe4在化學上彼此相異，以使SiGe2、SiGe3、以及SiGe4在後續處理步驟期間可具有蝕刻選擇性與沉積選擇性。例如，SiGe2、SiGe3、以及SiGe4可具有不同的Si對Ge比率。又，該蓋層係由矽氧化物以及矽氮化物所製成。
注意到，雖然下列說明內容將使用上述基本範例來例示該製造程序，但存在半導體元件300的諸多其他實施例。例如，半導體元件300可具有多於二個的子堆疊層310'，其在z方向上藉由犧牲層331彼此隔開。子堆疊層310'可具有任何數量的交替之第一材料層313與第二材料層324，以符合特定的設計需求。在某些實施例中，子堆疊層310'的其中一或更多者可與其餘的子堆疊層310'具有不同數量的第一材料層313。在某些實施例中，子堆疊層310'的其中一或更多者可與其餘的子堆疊層310'具有不同數量的第二材料層324。
在替代實施例中，第一材料層313可由經摻雜之矽或矽碳化物(SiC)所製成，而第二材料層324可由Ge所製成。又，在某些實施例中，第一材料層313的其中一或更多者在化學上可與其餘的第一材料層313相異。在一範例中，第一材料層313的其中一或更多者為本質Si，而其餘的第一材料層313為經摻雜的矽或SiC。在另一範例中，第一材料層313的其中一或更多者可具有不同的n型摻雜物(例如硼、銦等等)或不同的摻雜物濃度。同樣地，在某些實施例中，第二材料層324的其中一或更多者在化學上可與其餘的第二材料層324相異。在一範例中，第二材料層324的其中一或更多者為Ge，而其餘的第二材料層324為SiGe。在另一範例中，第二材料層324的其中一或更多者可具有不同的Si對Ge比率。
此外，蝕刻中止層303與犧牲層331可由矽鍺以外的材料所製成。初始堆疊層經設計而使得蝕刻中止層303、犧牲層331、第一材料層313、以及第二材料層324在化學上彼此相異。因此，蝕刻中止層303、犧牲層331、第一材料層313、以及第二材料層324在後續處理步驟期間可具有蝕刻選擇性與沉積選擇性。
往回參考該基本範例，半導體元件300將能夠使用藉由磊晶成長所形成的一個共用奈米堆疊層來產生具有用於NMOS與PMOS之不同通道材料的二個相鄰奈米堆疊層。該流程起始於交替矽/矽鍺/矽/矽鍺的磊晶堆疊層，然後形成Si奈米平面(NMOS元件)的堆疊層，其係與SiGe2奈米平面(PMOS元件)的堆疊層相鄰。
在圖4中，對初始堆疊層進行圖案化，以將初始堆疊層分成第一堆疊層(標記為堆疊層A)與第二堆疊層(標記為堆疊層B)，其中，堆疊層A與堆疊層B係藉由填充材料341加以隔開。因此，堆疊層A與堆疊層B兩者皆包含子堆疊層310'。光微影可用以圖案化初始堆疊層。例如，可在初始堆疊層上形成遮罩(未顯示)，並且可使用該遮罩來蝕刻初始堆疊層，以形成二個奈米片堆疊層(堆疊層A與堆疊層B)。半導體元件300之後被填充氧化物或另一介電質，且然後例如藉由化學機械平坦化(CMP，chemical-mechanical planarization)加以研磨，以形成填充材料341。注意到，在該基本範例中，堆疊層A將係未來的NMOS堆疊層，而堆疊層B將係未來的PMOS堆疊層。當然，在一替代範例中，堆疊層A可為未來的PMOS堆疊層，而堆疊層B可為未來的NMOS堆疊層。此外，在其他實施例中，可將初始堆疊層分成多於二個的堆疊層。
在圖5中，可在堆疊層B之上形成保護層(未顯示)，以使堆疊層B被該保護層及填充材料341所覆蓋。該保護層可例如為光阻或硬遮罩材料的圖案化層。接著，使用該保護層作為蝕刻遮罩，以移除與堆疊層A鄰接之填充材料341的一部分。因此，使堆疊層A自側邊露出。
在圖6中，藉由選擇性蝕刻，移除堆疊層A之第二材料層324的末端部分，以形成凹槽。注意到，可使用氣相蝕刻，相對於其他層，選擇性地蝕刻每個不同的磊晶材料組成物/化合物。在該基本範例中，SiGe2、SiGe3、SiGe4、以及Si在化學上彼此相異，以使SiGe2、SiGe3、以及SiGe4可被選擇性地蝕刻。工具，例如出自東京威力科創股份有限公司的Certas，可用於此種針對性、等向性蝕刻。在某些實施例中，SiGe3與SiGe4的蝕刻可不為必要。在凹槽蝕刻之後，於堆疊層A的凹槽中形成第一內隔件361。第一內隔件361包含一絕緣材料，該絕緣材料在化學上係與第一材料層313、第二材料層324、犧牲層331、及蝕刻中止層303相異。在本範例中，第一內隔件361係由矽氮化物(SiN)所製成。第一內隔件361具有複數垂直部分363以及一水平部分365。在某些實施例中，水平部分365可不為必要。注意到，在堆疊層A的未來S/D區域中，第一材料層313可延伸超過第二材料層324。
在圖7中，將第一S/D材料371選擇性地沉積在堆疊層A之第一材料層313的末端上。於該基本範例中，在通道末端未被覆蓋的情況下，可藉由NMOS堆疊層(堆疊層A)的磊晶成長來形成N+或N摻雜S/D區域371。在圖6中所討論的範例中，SiGe2、SiGe4、第一內隔件361(例如SiN)、以及第一材料層313(例如Si)在化學上彼此相異，以使選擇性沉積可在第一材料層313上被執行。在本範例中，於各子堆疊層310'內，垂直相鄰的第一S/D區域371可連接在一起或一起成長，並因此可稱為第一共用S/D區域。在某些實施例中，於一特定的子堆疊層310'內，該等垂直相鄰的第一S/D區域可彼此隔開(未顯示)，並因此可稱為第一局部S/D區域。此外，如同例示，堆疊層A之第一材料層313的末端部分可轉換成第一S/D區域371並且與該等第一S/D區域一體地形成。可執行退火製程，以使n型摻雜物從第一S/D區域371擴散至堆疊層A之第一材料層313的末端部分。在某些實施例中，將堆疊層A之第一材料層313的末端部分轉換成第一S/D區域371可不為必要。
在圖8中，沉積填充材料341，以覆蓋堆疊層A的側邊與頂部。之後可執行CMP製程，以對填充材料341進行平坦化。
在圖9中，對填充材料341進行圖案化，以露出堆疊層A的頂部。然後，從堆疊層A，移除第二材料層324、犧牲層331、以及一部分的蓋層305。在該基本範例中，接著可在基板301之上沉積填充材料341(例如氧化物)，以覆蓋N+ S/D區域(堆疊層A)。形成蝕刻遮罩(未顯示)以打開NMOS通道釋放區域(例如第一材料層313)，並且蝕刻於其中的填充材料341。之後可移除該蝕刻遮罩，接著進行堆疊層A中的SiGe2與SiGe4蝕刻。在這個時點，未來的NMOS區域僅具有期望的Si通道(例如第一材料層313)。在某些實施例中，可從堆疊層A完全移除蓋層305。
在圖10中，在第一材料層313之上形成包含第一閘極介電質315與第一金屬317的第一閘極層。因此，形成包含第一材料層313、第一閘極介電質315、以及第一金屬317的第一GAA通道結構311。在此，第一材料層313係作為第一通道之功能。此外，(基於原來的子堆疊層310')形成包含二個第一GAA通道結構311的第一電晶體310。在本範例中，第一閘極介電質315為高k介電質，例如鉿氧化物，而第一金屬317為n型閘極金屬電極，例如TiAlN及/或TiAlC。於NMOS側(堆疊層A)，可依序執行高k沉積以及雙金屬閘極電極沉積。在處理中的這個時點，NMOS電晶體310係完成的。接著，以填充材料341來填充並覆蓋NMOS堆疊層(堆疊層A)，並且可藉由CMP來對填充材料341進行平坦化或研磨。
圖11-14顯示用以形成第二電晶體(例如該基本範例中的PMOS)的製程。由於圖11-14係顯示與圖3-10類似的製程，所以將會強調差異來進行解釋。
在圖11中，在第一材料層313的凹槽中形成第二內隔件366。類似於第一內隔件361，第二內隔件366可藉由下列方式加以形成：在堆疊層A之上形成保護層(未顯示)；移除一部分的填充材料341，以使堆疊層B自側邊露出；藉由選擇性蝕刻，移除堆疊層B之第一材料層313的末端部分，以形成凹槽；以及藉由選擇性沉積，在凹槽中形成第二內隔件366。在該基本範例中，NMOS堆疊層(堆疊層A)被遮蔽，而PMOS堆疊層(堆疊層B)上的填充材料341被蝕刻，以打開PMOS區域。移除該蝕刻遮罩，接著進行第一材料層313的凹槽蝕刻以及第二內隔件366的形成。第二內隔件366係由與第一內隔件361相同的材料所製成。注意到，在未來的S/D區域中，第二材料層324可延伸超過第一材料層313。在本範例中，第二內隔件366亦形成於犧牲層331的凹槽中。在某些實施例中，犧牲層331之凹槽中的第二內隔件366的形成可不為必要。在某些實施例中，第二內隔件366可由與第一內隔件361不同的材料所製成。
在圖12中，將第二S/D材料376選擇性地沉積在堆疊層B之第二材料層324的末端上。於該基本範例中，在通道末端未被覆蓋的情況下，可藉由PMOS堆疊層(堆疊層B)的磊晶成長來形成P+或P摻雜S/D區域376。在本範例中，於各子堆疊層310'內，垂直相鄰的第二S/D區域376可連接在一起或一起成長，並因此可稱為第二共用S/D區域。在某些實施例中，於一特定的子堆疊層310'內，該等垂直相鄰的第二S/D區域可彼此隔開(未顯示)，並因此可稱為第二局部S/D區域。類似於第一S/D區域371，如同例示，可例如藉由退火製程將堆疊層B之第二材料層324的末端部分轉換成第二S/D區域376並且與該等第二S/D區域一體地形成。在某些實施例中，將堆疊層B之第二材料層324的末端部分轉換成S/D區域376可不為必要。
在圖13中，露出第二材料層324。同樣地，第二材料層324可藉由下列方式加以露出：沉積填充材料341，以覆蓋堆疊層B的側邊與頂部；對填充材料341進行圖案化，以露出堆疊層B的頂部；以及從堆疊層B，移除第一材料層313、犧牲層331、以及一部分的蓋層305。在該基本範例中，接著可在基板301上沉積填充材料341，以覆蓋P+ S/D區域(堆疊層B)。形成蝕刻遮罩(未顯示)以打開PMOS通道釋放區域(例如第二材料層324)，並且蝕刻於其中的填充材料341。之後可移除該蝕刻遮罩，接著蝕刻堆疊層B中的第一材料層313與犧牲層331。在這個時點，未來的PMOS區域僅具有期望的SiGe2通道(例如第二材料層324)。在某些實施例中，可從堆疊層B完全移除蓋層305。
在圖14中，在第二材料層324之上形成包含第二閘極介電質326與第二金屬328的第二閘極層。因此，形成包含第二材料層324、第二閘極介電質326、以及第二金屬328的第二GAA通道結構322。在此，第二材料層324係作為第二通道區域之功能。此外，(基於原來的子堆疊層310')形成包含二個第二GAA通道結構322的第二電晶體320。在該基本範例中，第二閘極介電質326為高k介電質，並且可為與第一閘極介電質315相同的材料，例如鉿氧化物。第二金屬328為p型閘極金屬電極，例如鈦氮化物。於PMOS側(堆疊層B)，可依序執行高k沉積以及雙金屬閘極電極沉積。在處理中的這個時點，PMOS電晶體320係完成的。可執行填充材料341的額外沉積，接著進行研磨。此結果為NMOS電晶體(310)的Si通道(例如第一材料層313)以及PMOS電晶體(320)的SiGe2通道(例如第二材料層324)。注意到，PMOS與NMOS通道可位在彼此相差一階的不同奈米平面(例如第一材料層313以及第二材料層324)上。處理流程接著可繼續進行，將GAA電晶體(310與320)配線到各種電路(邏輯或記憶體)中。
吾人可明白，在此可實現該流程的各種實施例，因為已如針對圖1所述，各種材料可用於初始堆疊層。因此，類似於半導體元件100，可形成各種元件300。在一範例中，該流程起始於交替Si/Ge/Si/Ge的堆疊層，然後形成Si奈米平面的堆疊層(NMOS元件)，其係與Ge奈米平面的堆疊層(PMOS元件)相鄰。在另一範例中，該流程起始於交替經摻雜之Si/矽鍺/經摻雜之Si/矽鍺的堆疊層，然後形成具有不同Vt之Si奈米平面的堆疊層(NMOS元件)，其係與具有不同Vt之經摻雜的SiGe奈米平面的堆疊層(PMOS元件)相鄰。該等各種組合可在相鄰堆疊層中提供不同閾值電壓以及高電壓與低電壓電晶體兩者，並且可做出這些各種實施例的組合以提供共用的堆疊層。此外，在此之技術可適用於二或更多共用堆疊層可用於同一電路的情況，以涵蓋所有的高電壓(HV，high-voltage)、低電壓(LV，low-voltage)、以及不同Vt邏輯電路需求。因此，在此之技術允許3D邏輯製造出任何類型的3D電路，其包含但不限於整合3D邏輯、3D記憶體、以及微處理器。
在此所述之各種實施例給予數個好處。例如，在此之技術提供通用或共用堆疊層，其可製造出在各堆疊層中獲得最大遷移率的最佳通道單元，此大幅提高3D  NMOS與3D  PMOS的性能。其他的好處包含減少一些磊晶製程步驟。高k閘極介電質與金屬閘極電極沉積的獨立控制係對用以獲得Vt之材料的選擇提供更多的彈性。此提供更具成本效益的流程，以製造用於NMOS與PMOS的金屬閘極電極。在此之技術可與3D邏輯、3D記憶體、以及3D  SRAM整合一起使用。
在先前的說明內容中，已提出具體細節，例如處理系統的特定幾何結構及其中所使用之各種構件與製程的描述。然而，應理解，在此之技術可在背離這些具體細節的其他實施例中加以實施，且此等細節係以解釋為目的，而非以限制為目的。在此所揭露的實施例已參考隨附圖式加以描述。同樣地，為了解釋之目的，已提出具體的數目、材料、以及配置，以提供完善理解。儘管如此，實施例可在不具有此等具體細節的情況下被加以實施。具有實質上相同功能結構的構件係以相似的參考符號所表示，並因此可省略任何冗長的敘述。
各種技術已說明為多個分離的操作以助於瞭解各種實施例。說明的順序不應視為暗示這些操作必須依賴該順序。這些操作的確不需以所呈現的順序進行。所述之操作可用不同於所述之實施例的順序進行。可進行各種額外的操作及/或所述之操作可在其他實施例中省略。
根據本發明，如在此所使用的「基板」或「目標基板」一般係指受到處理的物件。基板可包括裝置(尤其係半導體或其他電子裝置)的任何材料部分或結構，並且例如可為基底基板結構，如半導體晶圓、光罩、或在基底基板結構上或覆蓋於其上的層(例如薄膜)。因此，基板不限於圖案化或未圖案化的任何特定基底結構、下伏層或覆蓋層，而係考量包括任何此種層或基底結構、以及層及/或基底結構的任何組合。本說明內容或許參照特定種類的基板，但這僅係為了說明之目的。
熟習本技術者亦將理解，可對以上所解釋之技術的操作做出諸多變化並且仍同時達到本發明之相同目的。此種變化係意欲由本揭露內容的範圍所涵蓋。就此而論，本發明之實施例的上述說明內容並非意欲限制。本發明之實施例的任何限制反而係呈現在下列請求項中。
100:半導體元件 101:基板 105:頂層 110:第一電晶體 111:第一GAA通道結構 113:第一通道區域 115:閘極介電層 117:第一閘極層 120:第二GAA電晶體 122:第二GAA通道結構 124:第二通道區域 126:閘極介電層 128:第二閘極層 141:絕緣材料 161:第一內隔件 163:垂直部分 165:水平部分 166:第二內隔件 171:第一共用S/D區域 173:第一共用S/D區域 176:第二共用S/D區域 178:第二共用S/D區域 200:半導體元件 210:第一GAA電晶體 210':第一陣列 213:第一通道區域 214:閘極結構 220:第二GAA電晶體 220':第二陣列 224:第二通道區域 261:第一內隔件 266:第二內隔件 271:第一共用S/D區域 276:第二共用S/D區域 300:半導體元件 301:基板 303:蝕刻中止層 305:蓋層 310:第一電晶體 310':子堆疊層 311:第一GAA通道結構 313:第一材料層 315:第一閘極介電質 317:第一金屬 320:第二電晶體 322:第二GAA通道結構 324:第二材料層 326:第二閘極介電質 328:第二金屬 331:犧牲層 341:填充材料 361:第一內隔件 363:垂直部分 365:水平部分 366:第二內隔件 371:第一S/D區域 376:第二S/D區域 400:方法 S401:步驟 S402:步驟 S403:步驟 S404:步驟
當一起閱讀下列詳細說明內容與隨附圖式時，可從其獲得對於本揭露內容之實施態樣的最佳理解。吾人注意到，依照該產業的標準作法，各種特徵部不按照比例繪製。事實上，各種特徵部的尺寸可為了討論的清楚程度而被增加或減少。
依照本揭露內容之示範實施例，圖1為一半導體元件的垂直截面圖。
依照本揭露內容之示範實施例，圖2A為一半導體元件的俯視圖。
依照本揭露內容之示範實施例，圖2B、2C、以及2D為分別沿著圖2A中之切線BB'、CC'、以及DD'的垂直截面圖。
依照本揭露內容之示範實施例，圖3、4、5、6、7、8、9、10、11、12、13、以及14為一半導體元件在各種中間製造步驟的截面圖。
依照本揭露內容之實施例，圖15顯示用以製造一示範半導體元件之一示範製程的流程圖。
400:方法
S401:步驟
S402:步驟
S403:步驟
S404:步驟

Claims (20)

  1. 一種用以加工半導體元件的方法，該方法包含下列步驟： 在一基板之上形成初始堆疊層，該初始堆疊層交替一第一材料層與一第二材料層，該第二材料層具有與該第一材料層不同的組成； 對該初始堆疊層進行圖案化，以使該初始堆疊層被分成一第一堆疊層與一第二堆疊層，其中，該第一堆疊層與該第二堆疊層彼此相鄰； 藉由使用該等第一材料層作為第一全環繞閘極(GAA，gate-all-around)電晶體的各個通道區域，並且使用該等第二材料層作為該等第一GAA電晶體的各個替換閘極，以在該第一堆疊層中形成該等第一GAA電晶體；以及 藉由使用該等第二材料層作為第二GAA電晶體的各個通道區域，並且使用該等第一材料層作為該等第二GAA電晶體的各個替換閘極，以在該第二堆疊層中形成該等第二GAA電晶體，其中，該等第二GAA電晶體係與該等第一GAA電晶體垂直地偏置。
  2. 如請求項1所述之用以加工半導體元件的方法，其中，形成該等第一GAA電晶體之步驟包含： 在該第二堆疊層之上形成一保護層，以使該第二堆疊層被該保護層所覆蓋； 移除與該第一堆疊層鄰接之一填充材料的一部分，以使該第一堆疊層自側邊露出，該填充材料圍繞著該第一堆疊層； 藉由選擇性蝕刻，移除該第一堆疊層之該等第二材料層的末端部分，以形成凹槽； 藉由選擇性沉積，在該等凹槽中形成內隔件；以及 在該第一堆疊層之該等第一材料層的末端上，形成局部源極區域與局部汲極區域。
  3. 如請求項2所述之用以加工半導體元件的方法，更包含： 沉積該填充材料，以覆蓋該第一堆疊層的側邊與頂部； 對該填充材料進行圖案化，以使該第一堆疊層的頂部露出； 從該第一堆疊層，移除該等第二材料層； 在該等第一材料層之上形成閘極層；以及 沉積該填充材料，以填充該第一堆疊層。
  4. 如請求項2所述之用以加工半導體元件的方法，其中： 該等局部源極區域的其中一或更多者係與至少一鄰近之局部源極區域合併，以形成一共用源極區域，且 該等局部汲極區域的其中一或更多者係與至少一鄰近之局部汲極區域合併，以形成一共用汲極區域。
  5. 如請求項1所述之用以加工半導體元件的方法，其中，形成該等第二GAA電晶體之步驟包含： 在該第一堆疊層之上形成一保護層，以使該第一堆疊層被該保護層所覆蓋； 移除與該第二堆疊層鄰接之一填充材料的一部分，以使該第二堆疊層自側邊露出，該填充材料圍繞著該第二堆疊層； 藉由選擇性蝕刻，移除該第二堆疊層之該等第一材料層的末端部分，以形成凹槽； 藉由選擇性沉積，在該等凹槽中形成內隔件；以及 在該第二堆疊層之該等第二材料層的末端上，形成局部源極區域與局部汲極區域。
  6. 如請求項5所述之用以加工半導體元件的方法，更包含： 沉積該填充材料，以覆蓋該第二堆疊層的側邊與頂部； 對該填充材料進行圖案化，以使該第二堆疊層的頂部露出； 從該第二堆疊層，移除該等第一材料層； 在該等第二材料層之上形成閘極層；以及 沉積該填充材料，以填充該第二堆疊層。
  7. 如請求項5所述之用以加工半導體元件的方法，其中： 該等局部源極區域的其中一或更多者係與至少一鄰近之局部源極區域合併，以形成一共用源極區域，且 該等局部汲極區域的其中一或更多者係與至少一鄰近之局部汲極區域合併，以形成一共用汲極區域。
  8. 如請求項1所述之用以加工半導體元件的方法，其中，該等第一GAA電晶體的其中一或更多者係與該等第二GAA電晶體的其中一或更多者連接。
  9. 如請求項1所述之用以加工半導體元件的方法，更包含形成一蝕刻中止層或一蓋層之其中至少一者，該蝕刻中止層係形成在該初始堆疊層的底部上，該蓋層係形成在該初始堆疊層的頂部上。
  10. 一種用以加工半導體元件的方法，該方法包含下列步驟： 在一基板之上形成初始堆疊層，該初始堆疊層包含複數子堆疊層，該複數子堆疊層交替一第一材料層與一第二材料層，該第二材料層具有與該第一材料層不同的組成，該複數子堆疊層在一高度方向上彼此隔開； 對該初始堆疊層進行圖案化，以使該初始堆疊層被分成一第一堆疊層與一第二堆疊層，其中，該第一堆疊層與該第二堆疊層彼此相鄰； 藉由使用該等第一材料層作為第一全環繞閘極(GAA，gate-all-around)電晶體的各個通道區域，並且使用該等第二材料層作為該等第一GAA電晶體的各個替換閘極，以在該第一堆疊層中形成該等第一GAA電晶體；以及 藉由使用該等第二材料層作為第二GAA電晶體的各個通道區域，並且使用該等第一材料層作為該等第二GAA電晶體的各個替換閘極，以在該第二堆疊層中形成該等第二GAA電晶體，其中，該等第二GAA電晶體係與該等第一GAA電晶體垂直地偏置。
  11. 一種半導體元件，包含： 一基板； 複數第一GAA電晶體的一第一堆疊層，該等第一GAA電晶體沿著該基板的一厚度方向設置於彼此之上；以及 複數第二GAA電晶體的一第二堆疊層，該等第二GAA電晶體沿著該厚度方向設置於彼此之上，該等第一GAA電晶體與該等第二GAA電晶體在沿著該基板之一表面的一方向上彼此相鄰，其中，該等第一GAA電晶體之每一者係與該第二堆疊層之一各自相鄰的第二GAA電晶體垂直地偏置。
  12. 如請求項11所述之半導體元件，其中： 該等第一GAA電晶體之其中至少一者包含一第一通道區域、圍繞著該第一通道區域的一第一閘極、以及位在該第一通道區域之末端上的第一源極與汲極區域，且 該等第二GAA電晶體之其中至少一者包含一第二通道區域、圍繞著該第二通道區域的一第二閘極、以及位在該第二通道區域之末端上的第二源極與汲極區域。
  13. 如請求項12所述之半導體元件，其中： 該等第一GAA電晶體之每一者係與該第二堆疊層之一各自相鄰的第二GAA電晶體垂直地偏置各自之第一或第二通道區域的一厚度。
  14. 如請求項12所述之半導體元件，其中，該等第一通道區域之其中一或更多者在化學上係與其餘的第一通道區域相異。
  15. 如請求項12所述之半導體元件，其中，該等第二通道區域之其中一或更多者在化學上係與其餘的第二通道區域相異。
  16. 如請求項12所述之半導體元件，其中，該等第一GAA電晶體的其中一或更多者與其餘的第一GAA電晶體具有不同數量的第一通道區域。
  17. 如請求項12所述之半導體元件，其中，該等第二GAA電晶體的其中一或更多者與其餘的第二GAA電晶體具有不同數量的第二通道區域。
  18. 如請求項12所述之半導體元件，其中： 該等第一GAA電晶體為NMOS， 該等第一通道區域包含單晶矽或矽碳化物之其中至少一者， 該等第二GAA電晶體為PMOS，且 該等第二通道區域包含矽鍺或鍺之其中至少一者。
  19. 如請求項12所述之半導體元件，其中： 該等第一GAA電晶體為PMOS， 該等第一通道區域包含矽鍺或鍺之其中至少一者， 該等第二GAA電晶體為NMOS，且 該等第二通道區域包含單晶矽或矽碳化物之其中至少一者。
  20. 如請求項12所述之半導體元件，更包含： 絕緣層，將該等第一或第二GAA電晶體彼此隔開；以及 內隔件，將該等第一或第二閘極與對應之第一或第二源極與汲極區域隔開。
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