TW202135294A - 半導體記憶裝置 - Google Patents

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宮田晴行
下川浩
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Abstract

實施形態提供可以抑制晶片面積之增加，並且可以提升動作性能的半導體記憶裝置。 實施形態之半導體記憶裝置，係在基板上具備記憶體區域(600)，及形成有MOS電晶體(100)的周邊電路區域(500)。MOS電晶體(100)具有沿著平行於基板表面的第1方向佈置的汲極區域(120)及源極區域(130)。在汲極區域(120)之表面形成有汲極電極(121)，汲極電極(121)連接到朝向垂直於基板的方向延伸的接觸栓塞(122)。又，在源極區域(130)之表面形成有源極電極(131)，源極電極(131)連接到朝向垂直於基板的方向延伸的接觸栓塞(132)。從第1方向投射之情況下，汲極電極(121)具有與源極電極(131)不重疊的區域，源極電極(131)具有與汲極電極(121)不重疊的區域。

Description

半導體記憶裝置
[關連申請] 本申請主張日本專利申請2020-37481號(申請日：2020年3月5日)之基礎申請的優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。 本實施形態關於半導體記憶裝置。
作為半導體記憶裝置已知有NAND快閃記憶體。
本實施形態提供可以抑制晶片面積之增加，並且可以提升動作性能的半導體記憶裝置。 本實施形態之半導體記憶裝置，係在半導體基板上具備用於形成記憶單元陣列的記憶體區域、及用於形成周邊電路的周邊電路區域的半導體記憶裝置，在前述周邊電路區域形成有MOS電晶體。前述MOS電晶體具有：沿著與前述半導體基板表面平行的第1方向隔著規定之間隔佈置的第1擴散層及第2擴散層，及佈置於前述第1擴散層與前述第2擴散層之間，且朝向與前述第1方向正交的第2方向延伸的閘極佈線。在前述第1擴散層之表面形成有連接到第1栓塞的第1接觸區域，該第1栓塞為用於將相對前述半導體基板位於垂直方向上方的佈線層中形成的第1佈線和前述第1擴散層進行電連接者。在前述第2擴散層之表面形成有連接到第2栓塞的第2接觸區域，該第2栓塞為用於將形成於前述佈線層的第2佈線與前述2擴散層進行電連接者。從前述第1方向投射之情況下，前述第1接觸區域具有不與前述第2接觸重疊的區域，前述第2接觸區域具有不與前述第1接觸重疊的區域。
以下，參照圖面對實施形態進行說明。 (1.構成) (1-1.記憶體系統之構成) 圖1係表示本發明的實施形態的記憶體系統之構成例的方塊圖。本實施形態之記憶體系統，係具備記憶體控制器1、及作為半導體記憶裝置之非揮發性記憶體2。記憶體系統可以與主機連接。主機例如為個人電腦、便攜式終端等電子機器。 非揮發性記憶體2為以非揮發式記憶資料的記憶體，例如具備NAND記憶體(NAND快閃記憶體)。非揮發性記憶體2例如為具有每記憶單元(memory cell)可以記憶3bit(3位元)的記憶單元之NAND記憶體，亦即3bit/Cell(TLC：Triple Level Cell)之NAND記憶體。又，非揮發性記憶體2亦可以是1bit/Cell、2bit/Cell、或者4bit/Cell之NAND記憶體。 記憶體控制器1依據來自主機之寫入請求對資料之寫入非揮發性記憶體2進行控制。此外，記憶體控制器1依據來自主機之讀出請求對資料從非揮發性記憶體2之讀出進行控制。在記憶體控制器1與非揮發性記憶體2之間傳送/接收晶片致能信號/CE、就緒/忙線(Ready/busy)信號/RB、指令閂鎖致能信號CLE、位址閂鎖致能信號ALE、寫入致能信號/WE、讀出致能信號RE、/RE、寫入保護信號/WP、資料之信號DQ＜7：0＞、資料選通信號DQS、/DQS之各信號。 例如非揮發性記憶體2與記憶體控制器1分別形成為半導體晶片(以下，亦有簡稱為“晶片”)。 晶片致能信號/CE係將非揮發性記憶體2設為致能之信號。就緒/忙線信號/RB係表示非揮發性記憶體2處於就緒狀態(可以接受來自外部之指令的狀態)或忙線狀態(無法接受來自外部之指令的狀態)之信號。指令閂鎖致能信號CLE係表示信號DQ＜7：0＞為指令的信號。位址閂鎖致能信號ALE係表示信號DQ＜7：0＞為位址的信號。寫入致能信號/WE為將接受的信號取入非揮發性記憶體2之信號，在記憶體控制器1每次接收指令、位址、及資料時進行斷定。信號/WE為指示非揮發性記憶體2在“L(低)”位準期間取入信號DQ＜7：0＞。 讀出致能信號RE、/RE為記憶體控制器1從非揮發性記憶體2讀出資料之信號。例如使用在輸出信號DQ＜7：0＞時對非揮發性記憶體2之動作時序進行控制。寫入保護信號/WP為指示非揮發性記憶體2禁止資料寫入及抹除之信號。信號DQ＜7：0＞為在非揮發性記憶體2與記憶體控制器1之間傳送/接收的資料之實體，包含指令、位址、及資料。資料選通信號DQS、/DQS為對信號DQ＜7：0＞之輸出入之時序進行控制的信號。 記憶體控制器1具備RAM(Random Access Memory)11、處理器12、主機介面13、ECC(Error Check and Correct)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15彼此藉由內部匯流排16連接。 主機介面13係將從主機接受到的請求、用戶資料(寫入資料)等輸出至內部匯流排16。此外，主機介面13將從非揮發性記憶體2讀出的用戶資料、來自處理器12之響應等傳送至主機。 記憶體介面15係依據處理器12之指示控制用戶資料等之寫入非揮發性記憶體2之寫入處理及從非揮發性記憶體2之讀出處理。 處理器12集中控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit)、MPU(Micro Processing Unit)等。處理器12在從主機經由主機介面13接受到請求之情況下，進行基於該請求的控制。例如處理器12依據來自主機之請求而指示記憶體介面15將用戶資料及奇偶校驗(parity)寫入非揮發性記憶體2。此外，處理器12依據來自主機之請求而指示記憶體介面15從非揮發性記憶體2讀出用戶資料及奇偶校驗。 處理器12針對蓄積於RAM11的用戶資料確定非揮發性記憶體2上之儲存區域(記憶體區域)。用戶資料係經由內部匯流排16儲存於RAM11。處理器12在記憶體區域之確定時係針對寫入單位即頁面(page)單位之資料(頁面資料)實施。本說明書中將儲存於非揮發性記憶體2之1頁面的用戶資料定義為單位資料(unit data)。單位資料通常被編碼而作為代碼字儲存於非揮發性記憶體2。本實施形態中不必要進行編碼。記憶體控制器1可以不進行編碼而將單位資料儲存於非揮發性記憶體2，圖1中示出進行編碼之構成之一構成例。記憶體控制器1不進行編碼之情況下，頁面資料與單位資料一致。此外，依據1個單位資料生成1個代碼字亦可，依據將單位資料分割的分割資料生成1個代碼字亦可。此外，使用多個單位資料生成1個代碼字亦可。 處理器12針對每個單位資料確定寫入目的地之非揮發性記憶體2之記憶體區域。實體位址被分配給非揮發性記憶體2之記憶體區域。處理器12使用實體位址管理單位資料之寫入目的地之記憶體區域。處理器12藉由指定已確定的記憶體區域(實體位址)來指示記憶體介面15將用戶資料寫入非揮發性記憶體2。處理器12管理用戶資料之邏輯位址(主機所管理的邏輯位址)與實體位址之對應。在接收到包含來自主機之邏輯位址的讀出請求之情況下，處理器12界定與邏輯位址對應的實體位址，指定實體位址並指示記憶體介面15將用戶資料讀出。 ECC電路14對儲存於RAM11的用戶資料進行編碼並生成代碼字。此外，ECC電路14對從非揮發性記憶體2讀出的代碼字進行解碼。 RAM11暫時儲存從主機接收到的用戶資料直到將其儲存至非揮發性記憶體2為止，或者暫時儲存從非揮發性記憶體2讀出的資料直到傳送至主機為止。RAM11例如為SRAM(Static Random Access Memory)或DRAM(Dynamic Random Access Memory)等泛用記憶體。 圖1中示出記憶體控制器1分別具備ECC電路14與記憶體介面15的構成例。但是，ECC電路14亦可以內建於記憶體介面15。此外，ECC電路14亦可以內建於非揮發性記憶體2。 從主機接收到寫入請求之情況下，記憶體系統如以下般動作。處理器12係將寫入對象的資料暫時儲存於RAM11。處理器12讀出儲存於RAM11的資料並將其輸入至ECC電路14。ECC電路14對輸入的資料進行編碼，並將代碼字輸入至記憶體介面15。記憶體介面15將輸入的代碼字寫入非揮發性記憶體2。 在從主機接收到讀出請求之情況下，記憶體系統如以下動作。記憶體介面15將從非揮發性記憶體2讀出的代碼字輸入至ECC電路14。ECC電路14對輸入的代碼字進行解碼，並將解碼的資料儲存於RAM11。處理器12係將儲存於RAM11的資料經由主機介面13傳送至主機。 (1-2.非揮發性記憶體之構成) 圖2係表示本實施形態之非揮發性記憶體之構成例的方塊圖。非揮發性記憶體2具備記憶單元陣列21、輸出入電路22、邏輯控制電路24、暫存器26、序列器27、電壓生成電路28、行解碼器30、感測放大器31、輸出入用焊墊群32、邏輯控制用焊墊群34、及電源輸入用端子群35。構成非揮發性記憶體2的前述電路通常大類分為記憶體電路與周邊電路之2個電路。記憶體電路包含記憶單元陣列21、行解碼器30、感測放大器31之各電路。此外，周邊電路包含輸出入電路22、邏輯控制電路24、暫存器26、序列器27、電壓生成電路28、輸出入用焊墊群32、邏輯控制用焊墊群34、及電源輸入用端子群35之各電路。 記憶單元陣列21包含與字元線及位元線被賦予關聯的多個非揮發性記憶單元(未圖示)。 輸出入電路22在與記憶體控制器1之間傳送/接收信號DQ＜7：0＞及資料選通信號DQS、/DQS。輸出入電路22將信號DQ＜7：0＞內之指令及位址傳送至暫存器26。此外，輸出入電路22在與感測放大器31之間傳送/接收寫入資料及讀出資料。 邏輯控制電路24從記憶體控制器1接收晶片致能信號/CE、指令閂鎖致能信號CLE、位址閂鎖致能信號ALE、寫入致能信號/WE、讀出致能信號RE、/RE及寫入保護信號/WP。此外，邏輯控制電路24將就緒/忙線信號/RB傳送至記憶體控制器1，將非揮發性記憶體2之狀態通知外部。 電壓生成電路28依據來自序列器27之指示生成資料之寫入、讀出及抹除等動作必要的電壓。 行解碼器30從暫存器26接受位址內之區塊位址及行位址，依據該區塊位址選擇對應的區塊，並且依據該行位址選擇對應的字元線。 在資料之讀出時，感測放大器31對從記憶單元讀出至位元線的讀出資料進行感測，將感測的讀出資料傳送至輸出入電路22。在資料之寫入時，感測放大器31將經由位元線寫入的寫入資料傳送至記憶單元。 為了在與記憶體控制器1之間進行包含資料的各信號之傳送/接收，輸出入用焊墊群32具備與信號DQ＜7：0＞及資料選通信號DQS、/DQS對應的多個端子(焊墊)。 為了在記憶體控制器1之間進行各信號之傳送/接收，邏輯控制用焊墊群34具備與晶片致能信號/CE、指令閂鎖致能信號CLE、位址閂鎖致能信號ALE、寫入致能信號/WE、讀出致能信號RE、/RE及寫入保護信號/WP對應的多個端子(焊墊)。 為了從外部對非揮發性記憶體2供給各種動作電源，電源輸入用端子群35具備輸入電源電壓Vcc 、Vcc Q、Vpp 及接地電壓Vss 的多個端子。電源電壓Vcc 係作為動作電源而通常從外部給予的電路電源電壓，例如被輸入3.3V左右之電壓。電源電壓Vcc Q例如被輸入1.2V之電壓。電源電壓Vcc Q使用在記憶體控制器1與非揮發性記憶體2之間進行信號之傳送/接收時。電源電壓Vpp 係高於電源電壓Vcc 之電源電壓，例如被輸入12V之電壓。將資料寫入記憶單元陣列21，或將資料抹除時需要20V左右之高的電壓。此時，和藉由電壓生成電路28之升壓電路對約3.3V之電源電壓Vcc進行升壓比較，藉由對約12V之電源電壓Vpp 進行升壓之情況下，可以高速且以低消費電力生成期待之電壓。另一方面，例如在無法供給高電壓的環境中使用非揮發性記憶體2之情況下，可以不必向電源電壓Vpp提供電壓。未提供電源電壓Vpp之情況下，只要供給電源電壓Vcc ，非揮發性記憶體2即可執行各種動作。亦即，電源電壓Vcc 為提供給非揮發性記憶體2的標準的電源，電源電壓Vpp 例如為依據使用環境而追加･任意提供的電源。 (1-3.周邊電路之構成) 說明作為周邊電路之一例的輸出入電路22之構成。圖3係示意表示輸出入端子及輸出入電路之連接的電路圖。如圖3所示，輸出入電路22，係在對應的每個端子(焊墊)具備由ODT(on die termination)電路60和輸入接收器64構成得輸入電路，及由輸出驅動器65構成的輸出電路。 輸入接收器64，例如作為緩衝器而發揮功能，將從記憶體控制器1輸入的信號例如轉換為在非揮發性記憶體2內進行處理之適當的電壓位準，並傳送至包含記憶單元陣列21的非揮發性記憶體2內之其他電路。 輸出驅動器65，例如作為緩衝器而發揮功能，將從記憶單元陣列21傳送的信號轉換為適當的電壓位準，並輸出至記憶體控制器1。又，輸出驅動器65亦稱為OCD(off chip driver)，例如在以電源電壓Vcc Q作為輸入的端子和以接地電壓Vss 作為輸入的端子之間，將p型之MOS電晶體(PMOS電晶體)和NMOS電晶體串聯佈置而構成。 ODT電路60係作為終端電阻電路而發揮功能。ODT電路60係設置於輸出入用焊墊群32之各焊墊33與輸入接收器64之間。ODT電路60例如藉由組合多段的反相器等邏輯閘來構成。ODT電路60連接於作為解碼電路之解碼器68。解碼器68亦例如藉由組合多段的反相器等邏輯閘來構成。ODT電阻值設定信號線71及處理修整信號線72由未圖示的ODT控制電路連接到解碼器68。解碼器68係依據從ODT電阻值設定信號線71及處理修整信號線72輸入的信號生成ODT控制信號並輸出至各ODT電路60。此外，於各ODT電路60連接有用於傳送開/關控制信號的ODT致能信號線73。 (1-4.記憶單元陣列及周邊電路之立體構成) 圖4係表示三維構造之NAND記憶體的記憶單元陣列及周邊電路之一部分區域之剖面圖。以下之說明中，將位元線BL在平行於半導體基板表面的平面上之延伸方向設為D1。此外，將與半導體基板表面平行且與D1正交的方向設為D2。此外，將與半導體基板表面正交的方向設為D3。本實施形態中，在半導體基板上設置形成有記憶體電路的記憶體區域600，在記憶體區域600之周邊之半導體基板上設置形成有周邊電路的周邊電路區域500。亦即，從D3方向觀察之情況下，記憶體區域600與周邊電路區域500佈置成為互相不重疊。 佈置於記憶體區域600的本實施形態之記憶單元陣列21係具有三維構造。此外，半導體晶片2形成於1個晶片。亦即，包含記憶單元陣列21的記憶體電路與周邊電路係形成於1個晶片，亦即，形成於同一半導體基板上。如圖4所示，在p型阱區域(P-well)上形成有多個NAND串(NAND string)NS。亦即，在p型阱區域上堆疊有作為選擇閘極線SGS而發揮功能的多個佈線層333、作為字元線WLi而發揮功能的多個佈線層332、及作為選擇閘極線SGD而發揮功能的多個佈線層331。又，圖4中示出堆疊有8層作為字元線WLi而發揮功能的佈線層332之構造，但是近年來使用堆疊有48層、64層、96層等更多層之佈線層332的NAND串NS。 然後，形成貫穿這些佈線層333、332、331而到達p型阱區域的記憶孔334。在記憶孔334之側面依序形成塊絕緣膜335、電荷蓄積層336及閘極絕緣膜337，進一步在記憶孔334內填埋導電體柱338。導電體柱338例如由多晶矽形成，在包含於NAND串NS的記憶單元電晶體MT以及選擇電晶體ST1及ST2之動作時作為形成通道的區域而發揮功能。 在各NAND串NS中，在p型阱區域上形成有選擇電晶體ST2、多個記憶單元電晶體MT及選擇電晶體ST1。在比導電體柱338更上側形成有作為位元線BL而發揮功能的佈線層。在導電體柱338之上端形成有將導電體柱338與位元線BL進行連接的接觸栓塞339。 又，在p型阱區域之表面內形成有n+型雜質擴散層及p+型雜質擴散層。於n+型雜質擴散層上形成有接觸栓塞340，於接觸栓塞340上形成有作為源極線SL而發揮功能的佈線層。 在圖4的紙面的深度方向(D2方向)上佈置有上述圖4所示的多個構成，藉由在深度方向上排成一列的多個NAND串的集合來形成一個串單元SU。 另一方面，在周邊電路區域500形成有輸出入電路22等包含於周邊電路的各電路。例如前述輸出入電路22係將多段反相器等邏輯閘組合的構成。因此，在周邊電路區域500形成有多個構成邏輯閘的MOS電晶體。這些多個MOS電晶體形成於周邊電路區域500內之半導體基板上。圖4中示出這些MOS電晶體之中之1個。又，圖4係示意表示非揮發性記憶體2之剖面構造者，圖4所示的MOS電晶體100之大小及構成MOS電晶體100的要素間之比率係和實際之大小或比率不同。 構成周邊電路的MOS電晶體100係在半導體基板上隔著閘極絕緣膜形成閘極佈線110。閘極佈線110例如為多晶矽膜，其中植入有適合MOS電晶體之動作的雜質。在閘極佈線110之D1方向右側與左側之半導體基板中形成有汲極區域120與源極區域130。例如MOS電晶體100為n型MOS電晶體(NMOS電晶體)之情況下，例如砷(As)或磷(P)等雜質被植入汲極區域120與源極區域130的半導體基板中，並擴散至規定之深度為止。 在閘極佈線110之更上層隔著絕緣層形成有對閘極佈線110供給電位的金屬佈線113。在閘極佈線110上形成有作為接觸區域之閘極電極111。在閘極電極111之上側形成有將金屬佈線113與閘極電極110進行電連接的接觸栓塞112。亦即，金屬佈線113之電位係經由接觸栓塞112從閘極電極111供給至閘極佈線110。 在汲極區域120之更上層隔著絕緣層形成有對汲極區域120供給電位的金屬佈線123。在汲極區域120上形成有作為接觸區域之汲極電極121。在汲極電極121之上側形成有將金屬佈線123與汲極電極121進行電連接的接觸栓塞122。亦即，金屬佈線123之電位係經由接觸栓塞122從汲極電極121供給至汲極區域120。 在源極區域130之更上層隔著絕緣層形成有對源極區域130供給電位的金屬佈線133。在源極區域130上形成有作為接觸區域之源極電極131。在源極電極131之上側形成有將金屬佈線133與源極電極131進行電連接的接觸栓塞132。亦即，金屬佈線133之電位係經由接觸栓塞132從源極電極131供給至源極區域130。 諸如位元線BL、源極線SL、金屬佈線131~133這樣地由由金屬材料形成的佈線層，係在形成NAND串NS之後形成於其之更上層。通常，由金屬材料形成的多層佈線層係於其間夾持著絕緣膜。圖4之例中示出設置有ML1、ML2、ML3之3層之佈線層之情況。位元線BL、源極線SL、金屬佈線131~133形成於這些佈線層之中之1個以上之層。例如圖4中示出，從下側起在第一層之佈線層ML1形成有金屬佈線131~133與源極線SL，從下側起在第二層之佈線層ML2形成有位元線BL之情況。又，在最上層之佈線層ML3例如形成有傳送電源電壓的佈線等。 (2.佈局) (2-1.MOS電晶體之佈局) 圖5係表示本實施形態的周邊電路之MOS電晶體之佈局圖。亦即，圖5係表示從D3方向上方觀察的MOS電晶體之平面佈局。圖5(a)係表示比較例之MOS電晶體之佈局，圖5(b)係表示本實施形態之MOS電晶體之佈局。 以下之說明中，為了表示MOS電晶體之平面佈局，會有將該區域在D1方向之長度稱為「寬度」或「長度」，將D2方向之長度稱為「長度」或「寬度」之情況。此外，會有將D3方向之長度稱為「厚度」之情況。又，例如D1方向相當於MOS電晶體中的閘極長度方向，D2方向相當於MOS電晶體中的閘極寬度方向，D3方向相當於MOS電晶體中的閘極酸化膜厚度方向。 在本實施形態之MOS電晶體之佈局之說明時，首先，使用圖5(a)說明比較例之MOS電晶體之佈局。MOS電晶體100形成於設置在半導體基板上的主動區域AA。在主動區域AA設置有汲極區域120及源極區域130。閘極佈線110以朝D2方向延伸的方式佈置在汲極區域120與源極區域130之間。閘極佈線110至少在主動區域AA之半導體基板上隔著閘極絕緣膜被設置。 在閘極佈線110上設置有作為接觸區域之閘極電極111。矩形狀之閘極電極，係在D1方向具有第1長度，在D2方向具有第2長度。在閘極電極111上設置在D3方向具有第3長度之接觸栓塞112。第3長度對應於閘極電極111至金屬佈線131為止的距離。 在汲極區域120上設置有作為接觸區域之汲極電極121。矩形狀之汲極電極121係在D1方向具有第4長度，在D2方向具有第5長度。在汲極電極121上設置有在D3方向具有第6長度之接觸栓塞122。第6長度對應於汲極電極121至金屬佈線132為止的距離。 在源極區域130上設置有作為接觸區域之源極電極131。矩形狀之源極電極131係在D1方向具有第7長度，在D2方向具有第8長度。在源極電極131上設置有在D3方向具有第9長度之接觸栓塞132。第9長度對應於源極電極131至金屬佈線133為止的距離。 汲極電極121與源極電極131係夾持著閘極佈線110呈對向佈置。又，以連結汲極電極121之中心和源極電極131之中心的線成為平行於D1方向的方式佈置。例如汲極電極121之D2方向中的長度(第5長度)與源極電極131之D2方向中的長度(第8長度)相同之情況下，汲極電極121之D2方向中的一端和源極電極131之D2方向中的一端係位於平行於D1方向的直線上。又，汲極電極121之D2方向中的另一端和源極電極131之D2方向中的另一端係位於平行於D1方向的直線上。因此，從D1方向觀察之情況下，汲極電極121與源極電極131成為整體重疊。亦即，汲極電極121與源極電極131重疊的區域之D2方向中的長度LOsd0 ，係和汲極電極121之D2方向中的第5長度以及源極電極131之D2方向中的第8長度相等(LOsd0 =第5長度=第8長度)。 閘極電極111，係在相比主動區域AA更靠近D2方向中的一端側(從D3方向觀察之情況下，在主動區域AA之外側)被佈置於閘極佈線110上。亦即，閘極電極111係以其中心重疊於在閘極電極110中的汲極電極121與源極電極131之間朝D2方向延伸的部分之中心線上的方式被佈置。 連接於閘極電極111的接觸栓塞112與連接於汲極電極121的接觸栓塞122之間、連接於閘極電極111的接觸栓塞112與連接於源極電極的接觸栓塞132之間、及連接於汲極電極121的接觸栓塞122與連接於源極電極的接觸栓塞132之間分別存在寄生電容。對向的佈線之距離越短寄生電容變為越大。此外，對向的佈線之面積越大寄生電容變為越大。 接觸栓塞112係從佈線層ML1以貫穿形成於閘極佈線110與佈線層ML1之間的絕緣膜而到達閘極電極111的方式形成。接觸栓塞122、132亦同樣地以貫穿形成於汲極區域120或源極區域130與佈線層ML1之間的絕緣膜而到達汲極電極121或源極電極131的方式形成。在此，佈線層ML1形成NAND串NS之上層，因此絕緣層之厚度成為NAND串NS之D3方向中的長度以上。因此，接觸栓塞112、122、132之D3方向中的第3長度、第6長度、第9長度分別成為NAND串NS之D3方向中的長度以上。 如這樣地，接觸栓塞112、122、132之D3方向中的長度較大的情況下，對向的接觸栓塞間之面積變大，因此寄生電容變大。寄生電容變大將導致電路延遲引起的動作速度之惡化或雜訊引起的誤動作等動作性能降低之問題。形成於周邊電路的MOS電晶體要求高速的動作，因此必須迴避特別是電路延遲引起的動作速度之惡化。 在此，本實施形態之MOS電晶體中，和比較例比較，藉由增大接觸栓塞間之距離來減低寄生電容，提升動作性能。使用圖5(b)說明本實施形態之MOS電晶體之佈局。本實施形態之MOS電晶體之佈局中，閘極電極111、汲極電極121及源極電極131之佈置以及閘極佈線110之形狀，係和圖5(a)所示比較例之MOS電晶體不同。 本實施形態之MOS電晶體100中，汲極電極121與源極電極131佈置成為使得連結汲極電極121之中心與源極電極131之中心的線與D1方向具有規定之角度。汲極電極121之D2方向中的另一端比源極電極131之D2方向中的另一端更靠近D2方向中的另一端側。此外，汲極電極121之D2方向中的一端比源極電極131之D2方向中的一端更靠D2方向中的一端側。亦即，以使汲極電極121與源極電極131在D2方向錯開規定距離La的方式進行佈置。在這種情況下，當從D1方向觀察時，汲極電極121與源極電極131部分地重疊。亦即，汲極電極121與源極電極131重疊的區域之D2方向中的長度LOsd ，比汲極電極121之D2方向中的第5長度或源極電極131之D2方向中的第8長度小(LOsd ＜第5長度、第8長度)。 這樣地，藉由使汲極電極121和源極電極131在D2方向中互相錯開佈置，則在佈線間之寄生電容之最具主導的區域、即在接觸栓塞122與接觸栓塞123之對向面中，可以減少互相重疊的面積。因此，可以減少佈線間之寄生電容。此外，汲極電極121與源極電極131之間之距離Dsd ，係和比較例之MOS電晶體之汲極電極121與源極電極131之間之距離Dsd0 相同，因此在不增加晶片面積之情況下可以減少寄生電容。 又，本實施形態之MOS電晶體100中，係在閘極佈線110形成有：在汲極區域120與源極區域130之間向D2方向延伸的直線部，及在比起主動區域AA更靠近D2方向的一端側(從D3方向觀察之情況下，在主動區域AA之外側)，與前述直線部形成直角而向D1方向彎曲的鉤形部。閘極電極111佈置於閘極佈線110之鉤形部上。亦即，和閘極電極110中的在汲極電極121和源極電極131之間朝D2方向延伸的部分之中心線比較，閘極電極111之中心在D1方向係佈置於相距規定距離的位置。 鉤形部，例如藉由使閘極電極110朝向汲極電極121與源極電極131之中D2方向中的一端側之位移量變大的方式在D1方向彎曲而被形成。在圖5(b)之構造之情況下，汲極電極121相對於源極電極131在D2方向中的另一端側錯開而佈置，因此閘極佈線110朝向D1方向中的汲極電極121側(一端側)彎曲而形成鉤形部。 亦即，相對於比較例，使閘極電極111朝D1方向中的一端側即汲極電極112側移動，因此，和比較例之閘極電極110與源極電極131之距離Dgs0比較，可以增大閘極電極111與源極電極131之距離Dgs。又，相對於圖5(a)所示比較例，圖5(b)所示本實施形態中，閘極電極111偏向D1方向中的一端側(汲極電極112側)，但是汲極電極112本身朝向D2方向中的另一端側(閘極電極111之相反側)偏移。因此，圖5(b)所示本實施形態中的閘極電極111與汲極電極112之距離Dgd可以大於圖5(a)所示比較例中的距離Dgd0。 這樣地，藉由在閘極佈線110之一側之端部設置朝向D1方向彎曲的鉤形部，在鉤形部上佈置閘極電極111。此時，藉由使閘極佈線110朝向汲極電極121與源極電極131之中在D2方向與彎曲點之距離較遠的電極側彎曲，由此，可以分別增大閘極電極111與汲極電極112之間以及閘極電極111與源極電極113之間之距離。因此，可以縮小形成於這些電極上的佈線間(接觸栓塞間)之寄生電容。又，圖5(b)所示本實施形態中的閘極佈線110之D2方向中的長度L0，和圖5(a)所示比較例中的閘極佈線110之D2方向中的長度相同。亦即，如圖5(b)所示本實施形態這樣地形成MOS電晶體時，和如圖5(a)所示比較例這樣地形成MOS電晶體之情況比較，不會增加D2方向中的晶片面積。因此，在不增加晶片面積之情況下可以減少寄生電容。 如上所述，依據本實施形態，藉由使汲極電極112與源極電極113在D2方向中錯開規定距離而佈置，因此可以增大接觸栓塞122與接觸栓塞123對向的距離，並且/或者可以減少面積。又，在靠近閘極佈線110之一端設置朝向D1方向彎曲的鉤形部，在鉤形部上佈置閘極電極111。使閘極佈線110朝向汲極電極121與源極電極131之中遠離彎曲點的電極側彎曲，因此可以增大閘極電極111與汲極電極112之間及閘極電極111與源極電極113之間的距離。因此，在不增大晶片面積之情況下可以減少佈線間之寄生電容，可以提升動作性能。 圖6(a)~(c)係說明接觸孔之形狀的概略平面圖。在圖5(b)中為了形成接觸栓塞而貫穿絕緣膜形成的接觸孔之形狀係如圖6(a)所示以矩形狀示出者。又，位於接觸孔底部的閘極電極111、汲極電極112及源極電極113之形狀亦以矩形狀者進行說明。但是，來自製程上之限制或製造偏差等，接觸孔有可能形成為如圖6(b)這樣地帶有圓角的矩形狀或者如圖6(c)之圓形狀。本實施形態中，接觸孔可以是如圖6(b)(c)所示的形狀，因此，閘極電極111、汲極電極112及源極電極113亦可以是如圖6(b)(c)所示的形狀。 又，MOS電晶體可以是PMOS電晶體。又，圖5(b)中說明在閘極佈線110之D1方向中的一端側形成汲極區域120，在D1方向中的另一端側形成源極區域130之例，但是在閘極佈線110之D1方向中的另一端側形成汲極區域120，在D1方向中的一端側形成源極區域130亦可。 例如接觸栓塞112、122、132間產生的寄生電容之中，接觸栓塞122與接觸栓塞132間產生的寄生電容為最大的情況下，藉由減少該寄生電容來提升動作性能是重要的。這樣的情況下，閘極佈線110之端部未必一定要彎曲，僅藉由增大D1方向中汲極電極121與源極電極131對向的距離，及/或減少面積，亦可以獲得減少寄生電容的效果。 圖7係表示本實施形態的周邊電路之MOS電晶體之另一佈局圖。如圖7所示，閘極電極111以其中心重疊於在汲極電極121和源極電極131之間朝D2方向延伸的部分之中心線上的方式進行佈置亦可。汲極電極121相對於源極電極131在D2方向中的另一端側僅錯開距離La佈置，因此D1方向中汲極電極121和源極電極131重疊的區域在D2方向中的長度LOsd 變小，接觸栓塞122與接觸栓塞132之間之寄生電容減少。 (2-2.多個MOS電晶體之佈局) 圖8係表示本實施形態的周邊電路之MOS電晶體之另一佈局圖。圖8中示出在主動區域AA佈置2個MOS電晶體100a、100b之情況。MOS電晶體100a由汲極區域120a、源極區域130、及閘極佈線110a構成。MOS電晶體100b由汲極區域120b、源極區域130、及閘極佈線110b構成。MOS電晶體100a與100b共用源極區域130。亦即，MOS電晶體100a和MOS電晶體100b在同一主動區域AA之中沿著D1方向佈置，並共用源極區域130部分。 圖8中，MOS電晶體100a具有和圖5(b)所示MOS電晶體100同樣之佈局。具體而言，在D1方向中的一端側設置汲極區域120a，在D1方向中的另一端側設置源極區域130。在汲極區域120a上設置作為接觸區域之汲極電極121a。在源極區域130上設置作為接觸區域之源極電極131。汲極電極121a相對於源極電極131在D2方向中的另一端側錯開規定距離佈置。閘極佈線110a在汲極區域120a與源極區域130之間以朝D2方向延伸的方式佈置。閘極佈線110a至少在主動區域AA之半導體基板上隔著閘極絕緣膜設置。閘極佈線110a，係在從D3方向觀察時之主動區域AA之外側，在D2方向中的一端側形成有朝向D1方向中的一端側(從閘極佈線110a觀察到的汲極電極121a側)彎曲成直角的鉤形部。在閘極佈線110a之鉤形部(從彎曲點起的前端側)佈置有作為接觸區域之閘極電極111b。 另一方面，圖8中，MOS電晶體100b具有針對圖5(b)所示MOS電晶體100以線對稱方式反轉的佈局。亦即，MOS電晶體100b具有，以形成於主動區域AA上的閘極佈線110b在D1方向上被2等分的線(朝D2方向延伸的直線)作為對稱軸，而使MOS電晶體100反轉的佈局。具體而言，在D1方向中的一端側設置源極區域130，在D1方向中的另一端側設置汲極區域120b。在汲極區域120b上設置作為接觸區域之汲極電極121b。在源極區域130上設置作為接觸區域之源極電極131。汲極電極121b相對於源極電極131在D2方向中的另一端側錯開規定距離佈置。閘極佈線110a係在汲極區域120b與源極區域130之間以朝D2方向延伸的方式佈置。閘極佈線110b至少在主動區域AA之半導體基板上隔著閘極絕緣膜設置。閘極佈線110b，係在比主動區域AA更靠D2方向中的一端側中形成有朝向D1方向中的另一端側(從閘極佈線110b觀察到的汲極電極121b側)彎曲成直角的鉤形部。在閘極佈線110b之鉤形部(從彎曲點起的前端側)佈置有作為接觸區域之閘極電極111。 這樣地，將共用源極區域130的2個MOS電晶體100a、100b形成於同一主動區域AA之情況下，MOS電晶體100a之汲極電極121a和MOS電晶體100b之汲極電極121b相對於源極電極131都向D2方向中的另一端側偏移而佈置。因此，形成於汲極電極121a上的接觸栓塞122與形成於源極電極131上的接觸栓塞123之對向的面之重疊部分之面積可以減少，此外，形成於汲極電極121a上的接觸栓塞122與形成於源極電極131上的接觸栓塞123之對向的面之重疊部分之面積亦可以減少。 又，MOS電晶體100a之閘極佈線110a和MOS電晶體100b之閘極佈線110b都在相比主動區域AA更靠近D2方向中的一端側中形成有向D1方向彎曲成直角的鉤形部。各個閘極佈線110a、110b之鉤形部朝向各個閘極佈線110a、110b所屬的MOS電晶體100a、100b之汲極區域120a、120b側彎曲。亦即，MOS電晶體100a之閘極電極111a，係與延伸於主動區域AA內的閘極佈線110a之中心線相距規定距離而佈置於汲極電極121a側，MOS電晶體100b之閘極電極111b，係與延伸於主動區域AA內的閘極佈線110b之中心線相距規定距離而佈置於汲極電極121b側。 因此，在MOS電晶體100a中可以增大閘極電極111a與汲極電極112a之間、以及閘極電極111a與源極電極113之間的距離，在MOS電晶體100b中可以增大閘極電極111b與汲極電極112b之間、以及閘極電極111b與源極電極113之間之距離。因此，在不增大晶片面積之情況下可以減少佈線間之寄生電容，可以提升動作性能。 又，前述MOS電晶體100a、100b中，閘極電極111a、111b都是在主動區域AA外側佈置於D2方向中的一端側，但是將一方之閘極電極佈置於D2方向中的另一端側亦可。圖9係表示本實施形態的周邊電路之MOS電晶體之另一佈局圖。圖9示出在主動區域AA佈置有2個MOS電晶體100a、100b之情況之另一佈局。 圖9所示佈局中，閘極佈線110b之形狀及閘極電極111b之佈置係和圖8所示佈局不同。其他各要素之佈置都和圖8同樣。閘極電極111b係在主動區域AA外側在D2方向中的另一端側，形成朝向D1方向中的一端側(從閘極佈線110b觀察的源極電極131側)彎曲成直角的鉤形部。在閘極佈線110b之鉤形部(從彎曲點起的前端側)佈置有作為接觸區域之閘極電極111b。 這樣地，使閘極佈線110a之鉤形部和閘極佈線110b之鉤形部在D2方向上夾持主動區域AA佈置之情況下，在各個鉤形部中，藉由彎曲閘極佈線110，使得前端從汲極電極121與源極電極131之中遠離彎曲點的電極側延伸，由此，可以增大閘極電極111與汲極電極112以及閘極電極111與源極電極113之距離。因此，可以減少佈線間之寄生電容，可以提升動作性能。 圖9所示佈局亦可以擴展適用於將3個以上MOS電晶體形成於同一主動區域AA的情況。圖10係表示本實施形態的周邊電路之MOS電晶體之另一佈局圖。圖10示出在主動區域AA佈置有3個MOS電晶體100a、100b、100c之情況之佈局。 亦即，在主動區域AA佈置有：具有汲極區域120a、閘極佈線110a、源極區域130a而構成的MOS電晶體100a；具有源極區域130a、閘極佈線110b、汲極區域120b而構成的MOS電晶體100b；及具有汲極區域120b、閘極佈線110c、源極區域130b而構成的MOS電晶體100c。MOS電晶體100a、100b共用源極區域130a，MOS電晶體100b、100c共用汲極區域120b。 在主動區域AA內之汲極區域120a、120b內形成的汲極電極121a、121b，相對於在源極區域130a、130b內形成的源極電極131a、131b係朝向D2方向中的另一端側偏移而佈置，藉此，在主動區域AA內形成的全部MOS電晶體100中，形成於汲極電極121上的接觸栓塞122於形成於源極電極131上的接觸栓塞123之對向的面之重疊部分之面積可以減少。因此，可以減少佈線間之寄生電容，可以提升動作性能。 又，設置於各閘極佈線110a、110b、110c的鉤形部，係夾持主動區域AA在D2方向佈置為不同。亦即，閘極佈線110a之鉤形部係在主動區域AA外側佈置於D2方向中的一端側，閘極佈線110b之鉤形部係在主動區域AA外側佈置於D2方向中的另一端側，閘極佈線110c之鉤形部係在主動區域AA外側佈置於D2方向中的一端側。各閘極佈線110a~110c之彎曲點中的前端側之彎曲方向，係沿著D1方向，且為汲極電極121或源極電極131之中遠離彎曲點的電極被佈置的方向。亦即，彎曲閘極佈線110使得在主動區域AA外側位於D2方向中的一端側的鉤形部中，前端朝向汲極電極121側(D1方向中的一端側)延伸。此外，彎曲閘極佈線110使得在主動區域AA外側位於D2方向中的另一端側鉤形部中，前端朝向源極電極131側(D1方向中的一端側)延伸。 藉由這樣地佈置，即使在主動區域AA形成有多個MOS電晶體100之情況下，在全部MOS電晶體100中，亦可以增大閘極電極111與汲極電極112以及閘極電極111與源極電極113之距離。因此，可以減少佈線間之寄生電容，可以提升動作性能。 (2-3.CMOS電晶體之佈局) 在周邊電路中，多有使用組合有NMOS電晶體與PMOS電晶體的CMOS電晶體之情況。例如反相器電路之構成中，將NMOS電晶體與PMOS電晶體之閘極彼此連接作為輸入端子，將汲極彼此分別連接作為輸出端子，在PMOS電晶體之源極連接電源電壓Vcc ，在NMOS電晶體之源極連接接地電壓Vss 。 以下，以反相器電路為例說明使用CMOS電晶體之佈局。圖11係表示本實施形態的周邊電路之CMOS電晶體之佈局圖。圖11中，與CMOS電晶體之佈局同時標記等效電路圖。PMOS電晶體100p形成於設置於半導體基板上的主動區域AA1。又，NMOS電晶體100n形成於主動區域AA2。主動區域AA1與主動區域AA2夾持未圖示的元件分離區域沿著D2方向被佈置。 PMOS電晶體100p中，相對於朝D2方向延伸的閘極佈線110p，在D1方向中的一端側佈置有汲極區域。在汲極區域上設置有矩形狀之接觸區域121p，在接觸區域121p內設置有2個汲極電極121p1、121p2。接觸區域121P係以長邊與D2方向平行且短邊與D1方向平行的方式佈置。汲極電極121p1、121p2在D2方向隔著規定之間隔配列。相對於閘極佈線110p，在D1方向中的另一端側佈置有源極區域。在源極區域上設置有矩形狀之源極區域131p，在源極區域131p內設置有2個源極電極131p1、131p2。源極區域131P係以長邊與D2方向平行，短邊與D1方向平行的方式佈置。源極電極131p1、131p2係在D2方向隔著規定之間隔配列。 汲極區域上之接觸區域121p相對於源極區域上之接觸區域131p係在D2方向中的另一端側偏移規定距離而佈置。亦即，和接觸區域131p之短邊之中位於D2方向中的另一端側之邊相比，以接觸區域121p之短邊之中位於D2方向中的另一端側之邊之位置偏向D2方向中的另一端側的方式，使接觸區域121p與接觸區域131p相互偏向D2方向之一端側或另一端側進行佈置。 閘極佈線110p相對於主動區域AA1係在D2方向中的另一端側朝向D1方向中的另一端側(從閘極佈線110p觀察的源極區域上之接觸區域131p側)彎曲成直角而形成鉤形部。在閘極佈線110p之鉤形部(從彎曲點起的前端側)設置有矩形狀之接觸區域111p，在接觸區域111p內設置有2個閘極極111p1、111p2。接觸區域111p係以長邊與D2方向平行，短邊與D1方向平行的方式佈置。閘極電極111p1、111p係在D2方向隔著規定之間隔配列。 另一方面，NMOS電晶體100n，相對於朝D2方向延伸的閘極佈線110n係在D1方向中的一端側佈置有汲極區域。在汲極區域上設置有矩形狀之接觸區域121n，在接觸區域121n內設置有2個汲極電極121n1、121n2。接觸區域121n係以長邊與D2方向平行，短邊與D1方向平行的方式佈置。汲極電極121n1、121n2係在D2方向隔著規定之間隔配列。相對於閘極佈線110n，在D1方向中的另一端側佈置有源極區域。源極區域上設置有矩形狀之源極區域131n，在源極區域131n內設置有2個源極電極131n1、131n2。源極區域131n係以長邊與D2方向平行，短邊與D1方向平行的方式佈置。源極電極131n1、131n2係在D2方向隔著規定之間隔配列。 源極區域上之接觸區域131n相對於汲極區域上之接觸區域121n係在D2方向中的另一端側偏移規定距離而佈置。亦即，以接觸區域131n之短邊之中D2方向中的另一端側之邊的位置，相比接觸區域121n之短邊之中D2方向中的另一端側之邊偏向下側的方式，使接觸區域121n與接觸區域131n互相在D2方向之一端側或另一端側偏移而佈置。 閘極佈線110n相對於主動區域AA2係在D2方向中的一端側，朝向D1方向中的另一端側(從閘極佈線110n觀察的源極區域上之接觸區域131n側)彎曲成直角而形成有鉤形部。在閘極佈線110n之鉤形部(從彎曲點起的前端側)設置有矩形狀之接觸區域111n，在接觸區域111n內設置有2個閘極極111n1、111n2。接觸區域111n係以長邊與D2方向平行，短邊與D1方向平行的方式佈置。閘極電極111n1、111n係在D2方向隔著規定之間隔配列。 換言之，NMOS電晶體100n具有，以將主動區域AA1與主動區域AA2之間二等分的直線(朝向D1方向延伸的直線)作為對稱軸而將PMOS電晶體100p反轉的佈局。 在接觸區域111p和接觸區域111n之D3方向上方形成有朝D2方向延伸的帶狀之金屬佈線113。在閘極電極111p1、111p2之D3方向上方形成有將金屬佈線113與接觸區域111p進行電連接的接觸栓塞。又，在閘極電極111n1、111n2之D3方向上方形成有將金屬佈線113與接觸區域111n進行電連接的接觸栓塞。亦即，PMOS電晶體100p之閘極佈線110p和NMOS電晶體100n之閘極佈線110n係電連接於金屬佈線113。在金屬佈線113設置有未圖示的輸入端子，從輸入端子施加輸入電壓Vin 。 在接觸區域121p和接觸區域121n之D3方向上方形成有朝D2方向延伸的帶狀之金屬佈線123。在汲極電極121p1、121p2之D3方向上方形成有將金屬佈線123與接觸區域121p進行電連接的接觸栓塞。又，在汲極電極121n1、121n2之D3方向上方形成有將金屬佈線123與接觸區域121n進行電連接的接觸栓塞。亦即，PMOS電晶體100p之汲極區域和NMOS電晶體100n之汲極區域係電連接於金屬佈線123。在金屬佈線123設置有未圖示的輸出端子，從輸出端子將輸出電壓Vout 輸出。 在接觸區域131p之D3方向上方形成有朝D2方向延伸的帶狀之金屬佈線133p。在源極電極131p1、131p2之D3方向上方形成有將金屬佈線133p與接觸區域131p進行電連接的接觸栓塞。在金屬佈線133p設置有未圖示的端子，從該端子對PMOS電晶體100p之源極區域供給電源電壓Vcc 。 在接觸區域131n之D3方向上方形成有朝D2方向延伸的帶狀之金屬佈線133n。在源極電極131n1、131n2之D3方向上方形成有將金屬佈線133n與接觸區域131p進行電連接的接觸栓塞。在金屬佈線133n設置有未圖示的端子，從該端子對NMOS電晶體100n之源極區域供給接地電壓Vss 。又，金屬佈線131、132、133p、133n係形成於佈線層ML1。 這樣地，CMOS電晶體中，在PMOS電晶體100p、NMOS電晶體100n中都是使汲極側之接觸區域121與源極側之接觸區域131在D2方向中偏移規定距離而佈置，因此在形成於接觸區域121上的接觸栓塞與形成於接觸區域131上的接觸栓塞之對向的面中，重疊部分之面積可以減少。又，在閘極佈線110之一端附近設置向D1方向彎曲的鉤形部，在鉤形部上佈置接觸區域111。使閘極佈線110朝向接觸區域121與接觸區域131之中遠離彎曲點的接觸區域側彎曲，因此可以增大閘極電極111與汲極電極112以及閘極電極111與源極電極113之距離。因此，在不增大晶片面積之情況下可以減少佈線間之寄生電容，可以提升動作性能。 又，前述中說明在CMOS電晶體之各接觸區域111、121、131形成各2個電極的情況，但是電極之個數可以是1個或2個以上。又，接觸區域111p可以不佈置於通過接觸區域131p而與D2方向平行的直線上。閘極電極110p之彎曲點至接觸區域111p為止的距離可以考慮設計規則等製造上之限制或者要求的動作性能上之限制加以確定。接觸區域111n與接觸區域131n之位置關係亦同樣。 圖12係表示本實施形態的周邊電路之CMOS電晶體之另一佈局圖。圖12中示出將圖11所示CMOS電晶體並聯連接，實質上面積為2倍且驅動能力為2倍的反相器電路之佈局。如這樣地使用多個PMOS電晶體、多個NMOS電晶體之情況下，在各個MOS電晶體中，使形成於汲極區域上的接觸區域121和形成於源極區域上的接觸區域131在D2方向之一端側或另一端側偏移而佈置，由此，在形成於接觸區域121上的接觸栓塞與形成於接觸區域131上的接觸栓塞之對向的面中，可以減少重疊部分之面積。 又，在接近閘極佈線110之一端設置朝向D1方向彎曲的鉤形部，在鉤形部上佈置接觸區域111。使最接近接觸區域111的源極側之接觸區域121和最接近接觸區域111的汲極側之接觸區域131a之中自接觸區域111起之距離更近的源極側之接觸區域131a，在遠離接觸區域111的方向偏移而佈置，因此可以增大接觸區域111與接觸區域112以及接觸區域111與接觸區域113之距離。因此，在不增大晶片面積之情況下可以減少佈線間之寄生電容，可以提升動作性能。 圖13係表示本實施形態的周邊電路之CMOS電晶體之另一佈局圖。圖13中示出將圖11所示CMOS電晶體串聯連接的2段連接的反相器電路之佈局。如這樣地使用多個PMOS電晶體、多個NMOS電晶體之情況下，在各個MOS電晶體中，使形成於汲極區域上的接觸區域121與形成於源極區域上的接觸區域131在D2方向之一端側或另一端側偏移而佈置，藉此，在接觸區域121上的接觸栓塞與接觸區域131上的接觸栓塞之對向的面中，可以減少重疊部分之面積。 又，各個MOS電晶體中，閘極佈線110a之鉤形部和閘極佈線110b之鉤形部在D2方向中夾持主動區域AA佈置之情況下，藉由彎曲閘極佈線110，使得在各個鉤形部中，前端延伸到汲極側之接觸區域121與源極側之接觸區域131之中遠離彎曲點的電極側，由此，可以增大接觸區域111與接觸區域112以及接觸區域111與接觸區域113之距離。因此，可以減少佈線間之寄生電容，可以提升動作性能。 雖說明本發明的幾個實施形態，但這些實施形態僅為例示，並非意圖限定發明的範圍。這些新穎的實施例可以以各種其他形式來實現，並且在不脫離本發明的精神的情況下可以進行各種省略、替換和變更。這些實施方式及其變形例包含在本發明的範圍和主旨中，並且包含在申請專利範圍中記載的發明及其等同範圍內。
1:記憶體控制器 2:非揮發性記憶體 12:處理器 13:主機介面 4:ECC電路 15:記憶體介面 16:內部匯流排 21:記憶單元陣列 22:輸出入電路 24:邏輯控制電路 26:暫存器 27:序列器 28:電壓生成電路 30:行解碼器 31:感測放大器 32:輸出入用焊墊群 33:焊墊 34:邏輯控制用焊墊群 35:電源輸入用端子群 36:佈線區域 60:ODT電路 64:輸入接收器 65:輸出驅動器 71:電阻值設定信號線 72:處理修整信號線 73:致能信號線 100:MOS電晶體 110:閘極佈線 111:接觸區域(閘極電極) 112,122,132:接觸栓塞 113,123,133,140:金屬佈線 120:汲極區域 121:接觸區域(汲極電極) 130:源極區域 131:接觸區域(源極電極) 333,332,331:佈線層 334:記憶孔 335:塊絕緣膜 336:電荷蓄積層 337:閘極絕緣膜 338:導電體柱 339,340:接觸栓塞
[圖1]表示本發明的實施形態的記憶裝置之構成例的方塊圖。 [圖2]表示本發明的實施形態之非揮發性記憶體之構成例的方塊圖。 [圖3]示意表示輸出入端子及輸出入電路之連接的電路圖。 [圖4]三維構造之NAND記憶體之記憶單元陣列及周邊電路之一部分區域之剖面圖。 [圖5(a)、(b)]本實施形態的周邊電路之MOS電晶體之佈局圖。 [圖6(a)~(c)]對接觸孔之形狀進行說明的概略平面圖。 [圖7]本實施形態的周邊電路之MOS電晶體之另一佈局圖。 [圖8]本實施形態的周邊電路之MOS電晶體之另一佈局圖。 [圖9]本實施形態的周邊電路之MOS電晶體之另一佈局圖。 [圖10]本實施形態的周邊電路之MOS電晶體之另一佈局圖。 [圖11]本實施形態的周邊電路之CMOS電晶體之佈局圖。 [圖12]本實施形態的周邊電路之CMOS電晶體之另一佈局圖。 [圖13]本實施形態的周邊電路之CMOS電晶體之另一佈局圖。
100:MOS電晶體
110:閘極佈線
111:接觸區域(閘極電極)
120:汲極區域
121:接觸區域(汲極電極)
130:源極區域
131:接觸區域(源極電極)
AA:主動區域
Dgd ,Dgd0 :閘極電極與汲極電極之距離
Dgs ,Dgs0 :閘極電極與源極電極之距離
Dsd ,Dsd0 :汲極電極與源極電極之距離
L0:閘極佈線之D2方向中的長度
La :汲極電極與源極電極在D2方向偏移的規定距離
LOsd :汲極電極與源極電極重疊的區域之D2方向中的長度
LOsd0 :汲極電極與源極電極重疊的區域之D2方向中的長度

Claims (6)

  1. 一種半導體記憶裝置，係在半導體基板上具備用於形成記憶單元陣列的記憶體區域、及用於形成周邊電路的周邊電路區域的半導體記憶裝置， 在前述周邊電路區域形成有MOS電晶體， 前述MOS電晶體具有：沿著與前述半導體基板表面平行的第1方向隔著規定之間隔佈置的第1擴散層及第2擴散層，以及佈置於前述第1擴散層與前述第2擴散層之間，且朝向與前述第1方向正交的第2方向延伸的閘極佈線， 在前述第1擴散層之表面形成有連接到第1栓塞的第1接觸區域，該第1栓塞用於將相對前述半導體基板位於垂直方向上方的佈線層中形成的第1佈線與前述第1擴散層進行電連接， 在前述第2擴散層之表面形成有連接到第2栓塞的第2接觸區域，該第2栓塞用於將前述佈線層中形成的第2佈線與前述2擴散層進行電連接， 從前述第1方向投射之情況下，前述第1接觸區域具有不重疊於前述第2接觸的區域，前述第2接觸區域具有不重疊於前述第1接觸的區域。
  2. 如請求項1之半導體記憶裝置，其中 前述第1擴散層和前述第2擴散層，係形成在形成於前述半導體基板的主動區域內，前述閘極佈線延伸至前述主動區域外側， 前述閘極佈線之一方端部具有在前述主動區域外側朝向前述第1方向彎曲的彎曲部，在自前述彎曲部起的前端側中形成有連接到第3栓塞的第3接觸區域，該第3栓塞用於將形成於前述佈線層的第3佈線與前述閘極佈線進行電連接， 前述閘極佈線，係朝向前述第1接觸區域與前述第2接觸區域之中與前述彎曲部之距離較遠之側彎曲。
  3. 如請求項2之半導體記憶裝置，其中 在前述主動區域內沿著前述第1方向佈置有共用前述第1擴散層的二個前述MOS電晶體，形成在一方之前述MOS電晶體之前述閘極佈線的前述彎曲部，與形成在另一方之前述MOS電晶體的前述彎曲部，相對於前述主動區域在前述第2方向上係佈置於同一側。
  4. 如請求項2之半導體記憶裝置，其中 在前述主動區域內沿著前述第1方向佈置有共用前述第1擴散層的二個前述MOS電晶體，形成在一方之前述MOS電晶體之前述閘極佈線的前述彎曲部，與形成在另一方之前述MOS電晶體之前述閘極佈線的前述彎曲部，係夾持前述主動區域而佈置。
  5. 如請求項2之半導體記憶裝置，其中 多個前述MOS電晶體在前述主動區域內沿著前述第1方向佈置，隣接佈置的二個前述MOS電晶體之前述閘極佈線上形成的二個前述彎曲部，係夾持前述主動區域而佈置。
  6. 如請求項2之半導體記憶裝置，其中 前述記憶單元陣列具有由多個記憶單元串聯連接而成的記憶體串，前述多個記憶單元係在垂直於前述半導體基板的方向堆疊而形成。
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