TW202125509A - 半導體記憶裝置 - Google Patents

Abstract

實施方式提供一種高品質之半導體記憶裝置。  實施方式之半導體記憶裝置具備記憶胞及第1電路，上述記憶胞具備開關元件及電阻變化元件，上述第1電路將記憶胞設為接通狀態，且對經設為接通狀態之記憶胞進行第1讀出，產生基於第1讀出之第1電壓，對經進行第1讀出之記憶胞寫入第1資料後，將記憶胞設為接通狀態，當記憶胞於第1讀出動作時記憶有第1資料時，維持接通狀態進行第2讀出，當記憶胞於第1讀出動作時記憶有與第1資料不同之第2資料時，至少一度從接通狀態轉變為斷開狀態後再進行第2讀出，產生基於第2讀出之第2電壓，基於第1電壓及第2電壓，對第1讀出時記憶胞中記憶之資料進行判定。

Description

半導體記憶裝置

實施方式係關於一種半導體記憶裝置。

MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)係一種記憶設備，使用具有磁阻效應(magnetoresistive effect)之磁性元件，形成記憶資訊之記憶胞，特點係高速動作、大容量、且非揮發性，作為下一代記憶設備而備受關注。又，正在不斷研究並開發MRAM，以替代DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體。於此情形時，為了控制開發成本且順利替代，MRAM之動作規格最好與DRAM及SRAM相同。

實施方式提供一種高品質之半導體記憶裝置。

實施方式之半導體記憶裝置具備記憶胞及第1電路，上述記憶胞具備開關元件及電阻變化元件，上述第1電路將上述記憶胞設為接通狀態，且對經設為接通狀態之上述記憶胞進行第1讀出，產生基於上述第1讀出之第1電壓，對經進行上述第1讀出之上述記憶胞寫入第1資料後，將上述記憶胞設為接通狀態，當上述記憶胞於上述第1讀出動作時記憶有上述第1資料時，維持接通狀態進行第2讀出，當上述記憶胞於上述第1讀出動作時記憶有與上述第1資料不同之第2資料時，至少一度從接通狀態轉變為斷開狀態後再進行上述第2讀出，產生基於上述第2讀出之第2電壓，基於上述第1電壓及上述第2電壓對上述第1讀出時上述記憶胞中記憶之資料進行判定。

以下，參考附圖對所構成之實施方式進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。

應注意，附圖係模式圖，厚度與平面尺寸之關係、各層之厚度比率等與實物不同。因此，具體之厚度或尺寸應參考以下之說明來判斷。又，當然附圖相互之間亦包含彼此之尺寸關係或比率不同之部分。

＜1＞第1實施方式  ＜1-1＞構成  ＜1-1-1＞記憶體系統之構成  使用圖1，對包含第1實施方式之半導體記憶裝置之記憶體系統之基本構成概略性地進行說明。圖1係表示包含第1實施方式之半導體記憶裝置之記憶體系統之基本構成的方塊圖。如圖1所示，記憶體系統4具備半導體記憶裝置1、及記憶體控制器2。

＜1-1-2＞記憶體控制器之構成  記憶體控制器2從個人電腦等主機(外部機器)3接收命令，並從半導體記憶裝置1讀出資料或將資料寫入半導體記憶裝置1中。

如圖1所示，記憶體控制器2具備主機介面(Host interface(I/F))21、資料緩衝器22、暫存器23、CPU(Central Processing Unit，中央處理單元)24、設備介面(Device Interface(I/F))25、及ECC(Error Check and Correction，錯誤檢查與校正)電路26。

主機介面21與主機3連接。經由該主機介面21，在主機3與記憶體系統4之間進行資料收發等。

資料緩衝器22連接於主機介面21。資料緩衝器22經由主機介面21從主機3接收向記憶體系統4發送之資料，並暫時記憶該資料。又，資料緩衝器22暫時記憶從記憶體系統4經由主機介面21向主機3發送之資料。資料緩衝器22可為揮發性記憶體，亦可為非揮發性記憶體。

暫存器23例如為揮發性記憶體，記憶由CPU24執行之設定資訊、指令、及狀態等。暫存器23可為揮發性記憶體，亦可為非揮發性記憶體。

CPU24掌管記憶體系統4整體之動作。CPU24例如按照從主機3接收到之指令對半導體記憶裝置1執行規定之處理。

設備介面25在記憶體控制器2與半導體記憶裝置1之間收發各種信號等。

ECC電路26經由資料緩衝器22接收從主機3接收到之寫入資料。而且，ECC電路26對寫入資料附加錯誤訂正碼。ECC電路26將被附加了錯誤訂正碼之寫入資料供給至例如資料緩衝器22、或設備介面25。

又，ECC電路26經由設備介面25接收從半導體記憶裝置1供給之資料。ECC電路26判定從半導體記憶裝置1接收之資料是否存在錯誤。ECC電路26當判定出所接收之資料存在錯誤時，使用錯誤訂正碼對所接收之資料進行錯誤訂正處理。而且，ECC電路26將錯誤訂正處理後之資料供給至例如資料緩衝器22、設備介面25等。

＜1-1-3＞半導體記憶裝置  使用圖2，對第1實施方式之半導體記憶裝置1之基本構成概略性地進行說明。圖2係表示第1實施方式之半導體記憶裝置1之基本構成之方塊圖。

如圖2所示，第1實施方式之半導體記憶裝置1具備周邊電路10及核心電路11。

周邊電路10具備行解碼器12、列解碼器13、指令位址輸入電路14、控制器15、及IO(Input Output，輸入輸出)電路16。

行解碼器12基於外部控制信號辨識指令位址信號CA之指令或位址，並控制位元線BL(下述全域位元線及區域位元線)之選擇。

列解碼器13將從指令位址輸入電路14供給之指令位址信號CA之位址解碼。更具體而言，列解碼器13構成為，基於解碼所得之列位址，於資料讀出或資料寫入時對選擇源極線SL(下述全域源極線及區域源極線)施加電壓。

從記憶體控制器2對指令位址輸入電路14輸入各種外部控制信號、例如晶片選擇信號CS、時脈信號CK、時脈賦能信號CKE、及指令位址信號CA等。指令位址輸入電路14將指令位址信號CA傳輸給控制器15。

控制器15識別指令與位址。控制器15控制半導體記憶裝置1。

IO電路16暫時儲存經由資料線DQ從記憶體控制器2輸入之輸入資料、或從核心電路11讀出之輸出資料。輸入資料被寫入核心電路11內。

＜1-1-4＞核心電路  使用圖3，對第1實施方式之半導體記憶裝置1之核心電路11之基本構成概略性地進行說明。圖3係表示第1實施方式之半導體記憶裝置1之核心電路11之基本構成的方塊圖。

如圖3所示，核心電路11具備記憶胞陣列111及頁緩衝器114。

記憶胞陣列111具備複數個配置成矩陣狀之子記憶胞陣列1110。子記憶胞陣列1110係將複數個記憶胞MC呈矩陣狀排列而構成。於子記憶胞陣列1110配設複數條全域位元線GBL及複數條區域位元線LBL、以及複數條全域源極線GSL及區域源極線LSL。於1條區域位元線LBL連接有子記憶胞陣列1110之一行，於1條區域源極線LSL連接有子記憶胞陣列1110之一列。

記憶胞MC包含磁阻效應元件(MTJ(Magnetic Tunnel Junction，磁性隧道結)元件)、及選擇器。記憶胞MC之一端連接於區域位元線LBL，另一端連接於區域源極線LSL。

頁緩衝器114暫時保存從記憶胞陣列111讀出之資料或從記憶體控制器2接收到之寫入資料。向記憶胞陣列111寫入資料係以複數個記憶胞為單位(以頁為單位)進行。

＜1-1-5＞記憶胞陣列  接下來，使用圖4，對第1實施方式之半導體記憶裝置1之子記憶胞陣列1110更詳細地進行說明。圖4係表示第1實施方式之半導體記憶裝置1之子記憶胞陣列1110之基本構成的方塊圖。

如圖4所示，子記憶胞陣列1110具備存取電路110、MAT1111、行開關電路(CSWC)1112_1及1112_2、以及列開關電路(RSWC)1113及1113_1。

存取電路110具備讀出電路112及寫入電路113。

讀出電路112經由全域位元線GBL連接於區域位元線LBL，藉由偵測記憶胞MC中流通之電流而讀出記憶胞MC中所記憶之資料。

寫入電路113經由全域位元線GBL連接於區域位元線LBL，或經由全域源極線GSL連接於區域源極線LSL，藉由使電流於記憶胞MC中流通而寫入資料。

讀出電路112及寫入電路113與資料線DQ之間經由頁緩衝器114及IO電路16進行資料授受。

MAT1111具備複數個呈矩陣狀配置於半導體基板上之記憶胞MC。關於詳細情況將於下文中敍述。

行開關電路1112_1、及1112_2基於來自行解碼器12之信號控制全域位元線GBL與區域位元線LBL之連接。更具體而言，行開關電路1112_1具備複數個開關CSW1。開關CSW1控制全域位元線GBL與區域位元線LBL之連接。又，行開關電路1112_2具備複數個開關CSW2。開關CSW2控制電壓VUS向區域位元線LBL之供給。

列開關電路1113_1、及1113_2基於來自控制器15之信號控制全域源極線GSL與區域源極線LSL之連接。更具體而言，列開關電路1113_1具備複數個開關RSW1。開關RSW1控制全域源極線GSL與區域源極線LSL之連接。又，列開關電路1113_2具備複數個開關RSW2。開關RSW2控制電壓VUS向區域源極線LSL之供給。

＜1-1-6＞讀出電路  使用圖5，對第1實施方式之半導體記憶裝置1之讀出電路112進行說明。圖5係表示第1實施方式之半導體記憶裝置1之讀出電路112之基本構成的方塊圖。

如圖5所示，讀出電路112於每條全域位元線GBL具備感測放大器單元120。

感測放大器單元120具備前置放大器121及感測放大器122。

前置放大器121經由全域位元線GBL對記憶胞MC供給電流或電壓，產生電壓(信號電壓、電壓資訊、或信號)V1st及電壓(信號電壓、電壓資訊、或信號)V2nd。關於電壓V1st及電壓V2nd之詳細情況，將於下文中敍述。

感測放大器122具備放大部1221及比較部1222。

放大部1221將由前置放大器121產生之電壓V1st及電壓V2nd之電壓差放大。而且，放大部1221產生信號DO及信號DOB(信號DO之反相信號)作為放大結果。

比較部1222將由放大部1221產生之信號DO及信號DOB之電壓差進行比較，並將比較結果作為記憶胞MC中記憶之資料輸出至頁緩衝器114。

＜1-1-7＞前置放大器之構成  接下來，使用圖6，對第1實施方式之半導體記憶裝置1之前置放大器121之構成進行說明。圖6係表示第1實施方式之半導體記憶裝置1之前置放大器121之基本構成的電路圖。

如圖6所示，前置放大器121具備PMOS(P-channel Metal Oxide Semiconductor，P通道金屬氧化物半導體)電晶體M1、M2、M4、NMOS(N-channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)電晶體M3、M5、M6、M7、及電容C1、C2。

電晶體M1之一端被施加電源電壓VDD，另一端連接於節點N1，閘極電極連接於節點N2。

電晶體M2之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號SW1P。

電晶體M3之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號SW1N。

電晶體M2及電晶體M3作為一個開關發揮功能。

電晶體M4之一端連接於節點N1，另一端連接於節點N3，閘極電極被供給信號SW2P。

電晶體M5之一端連接於節點N1，另一端連接於節點N3，閘極電極被供給信號SW2N。

電晶體M4及電晶體M5作為一個開關發揮功能。

電晶體M6之一端連接於節點N1，另一端連接於節點N4，閘極電極被供給信號CLAMP。

電晶體M7之一端連接於節點N4，另一端連接於位元線(全域位元線)，閘極電極被供給信號REN。

電容C1之一端連接於節點N2，另一端被施加接地電壓Vss。

電容C2之一端連接於節點N3，另一端被施加接地電壓Vss。

節點N2之電位作為電壓V1st被供給至放大部1221。

節點N3之電位作為電壓V2nd被供給至放大部1221。

關於前置放大器121之動作，將於下文中敍述。

＜1-1-8＞放大部之構成  接下來，使用圖7，對第1實施方式之半導體記憶裝置1之記憶體設備之放大部1221之構成進行說明。圖7係表示第1實施方式之半導體記憶裝置1之放大部1221之基本構成的電路圖。

如圖7所示，放大部1221具備PMOS電晶體M8、M9、M10、M11、M12、M13、NMOS電晶體M14、M15、M16、M17、M18、M19、M20、M21、M22、M23。

電晶體M8之一端被施加電源電壓VDD，另一端連接於節點N5，閘極電極被供給信號LATPB。

電晶體M9之一端連接於節點N5，另一端連接於節點N6，閘極電極連接於節點N7。

電晶體M10之一端連接於節點N5，另一端連接於節點N7，閘極電極連接於節點N6。

電晶體M11之一端連接於節點N6，另一端連接於節點N7，閘極電極被供給信號SEN。

電晶體M12之一端被施加電源電壓VDD，另一端連接於節點N6，閘極電極被供給信號SEN。

電晶體M13之一端被施加電源電壓VDD，另一端連接於節點N6，閘極電極被供給信號SEN。

電晶體M14之一端連接於節點N6，另一端連接於節點N8，閘極電極連接於節點N7。

電晶體M15之一端連接於節點N8，另一端連接於節點N10，閘極電極經由節點N12被供給信號SEN2。

電晶體M16之一端連接於節點N8，另一端被施加接地電壓Vss，閘極電極被供給信號LATN。

電晶體M17之一端連接於節點N7，另一端連接於節點N9，閘極電極連接於節點N6。

電晶體M18之一端連接於節點N9，另一端連接於節點N11，閘極電極經由節點N12被供給信號SEN2。

電晶體M19之一端連接於節點N9，另一端被施加接地電壓Vss，閘極電極被供給信號LATN。

電晶體M20之一端連接於節點N10，另一端被施加接地電壓Vss，閘極電極被供給電壓V1st。

電晶體M21之一端連接於節點N10，另一端被施加接地電壓Vss，閘極電極被供給信號Vshft1。

電晶體M22之一端連接於節點N11，另一端被施加接地電壓Vss，閘極電極被供給電壓V2nd。

電晶體M23之一端連接於節點N11，另一端被施加接地電壓Vss，閘極電極被供給信號Vshft2。

節點N6之電位作為信號DO被供給至比較部1222。

節點N7之電位作為信號DOB(信號DO之反相信號)被供給至比較部1222。

關於放大部1221之動作，將於下文中敍述。

＜1-1-9＞MAT  接下來，使用圖8，對第1實施方式之半導體記憶裝置1之MAT1111進行說明。圖8係表示第1實施方式之半導體記憶裝置1之MAT1111之電路圖。

如圖8所示，MAT1111具備複數個呈矩陣狀配置於半導體基板上之記憶胞MC。再者，記憶胞MC之個數任意。配置於同一行之記憶胞MC共通地連接於任一條區域位元線LBL(k：k為0以上之整數)。又，配置於同一列之記憶胞MC共通地連接於任一條區域源極線LSL(m：m為0以上之整數)。記憶胞MC包含MTJ元件及選擇器。

＜1-1-10＞記憶胞MC  ＜1-1-10-1＞概況  ＜1-1-10-1-1＞第1例  接下來，使用圖9，對第1實施方式之半導體記憶裝置1之記憶胞MC之構成之第1例概略性地進行說明。圖9係表示第1實施方式之半導體記憶裝置1之記憶胞MC之構成之第1例的方塊圖。如圖9所示，第1實施方式之記憶胞MC之MTJ元件之一端連接於區域位元線LBL，另一端連接於選擇器S之一端。而且，選擇器S之另一端連接於區域源極線LSL。利用TMR(tunneling magnetoresistive，隧道磁阻)效應之MTJ元件具有積層構造，利用自旋偏極穿隧效應所引起之磁阻變化來記憶數位資料，上述積層構造包含2片強磁性層F、P及夾在其等之間之非磁性層(隧道絕緣膜)B。MTJ元件可藉由2片強磁性層F、P之磁化排列而取低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為“0”資料，將高電阻狀態定義為“1”資料，則可於MTJ元件中記憶1位元資料。當然，亦可將低電阻狀態定義為“1”資料，將高電阻狀態定義為“0”資料。

例如，MTJ元件係將記憶層(自由層、記憶層)F、非磁性層B、及參考層(釘紮層、固定層)P依序積層而構成。參考層P及記憶層F由強磁性體構成，非磁性層B包含絕緣膜(例如Al₂ O₃ 、MgO)。參考層P係磁化方向被固定之層，記憶層F係磁化方向可變，根據其磁化方向來記憶資料。

若於寫入時使電流向箭頭A1方向流動，則自由層F之磁化方向相對於釘紮層P之磁化方向成為反平行狀態(AP狀態)，而成為高電阻狀態(“1”資料)。若於寫入時使電流向箭頭A2方向流動，則釘紮層P與自由層F各自之磁化方向成為平行狀態(P狀態)，而成為低電阻狀態(“0”資料)。如此，MTJ元件可根據使電流流動之方向寫入不同之資料。上述「磁化方向可變」表示磁化方向相對於規定之寫入電流發生變化。又，「磁化方向固定」表示磁化方向相對於規定之寫入電流不發生變化。

又，本實施方式中之選擇器S例如為2端子型開關元件。當施加至2端子間之電壓為閾值以下時，該開關元件為“斷開”狀態、例如電性高電阻狀態。當施加至2端子間之電壓為閾值以上時，開關元件變為“接通”狀態、例如電性低電阻狀態。不論電壓為哪一極性，開關元件均具有該功能。例如，作為一例，該開關元件中可含有例如選自由Te、Se及S所組成之群中之至少1種以上之硫族元素。或者，例如亦可包含含有上述硫族元素之化合物即硫屬化物。又，該開關元件亦可包含例如除硫屬化物系以外之摻砷二氧化矽(As doped SiO₂ )等。

＜1-1-10-1-2＞第2例  接下來，使用圖10，對第1實施方式之半導體記憶裝置1之記憶胞MC之構成之第2例概略性地進行說明。圖10係表示第1實施方式之半導體記憶裝置1之記憶胞MC之構成之第2例的方塊圖。以下，僅對與第1例不同之方面進行說明。如圖10所示，第2例中，MTJ元件係將參考層(釘紮層、固定層)P、非磁性層B、及記憶層(自由層、記憶層)F依序積層而構成。

若於寫入時使電流向箭頭B1方向流動，則自由層F之磁化方向相對於釘紮層P之磁化方向成為反平行狀態(AP狀態)，而成為高電阻狀態(“1”資料)。若於寫入時使電流向箭頭B2方向流動，則釘紮層P與自由層F各自之磁化方向成為平行狀態(P狀態)，而成為低電阻狀態(“0”資料)。

再者，以下，關於記憶胞MC之構成，基於第1例對半導體記憶裝置1進行說明。

＜1-1-10-2＞選擇器之特性  接下來，使用圖11，對第1實施方式之半導體記憶裝置1之選擇器S之電流電壓(IV)特性進行說明。圖11係表示選擇器S之電流電壓(IV)特性之曲線圖。圖11之橫軸係對選擇器S施加之電壓(區域位元線之電壓V(LBL)與區域源極線之電壓V(LSL)之差的絕對值)，圖11之縱軸係選擇器S中流通之電流(選擇器電流)。又，圖11之縱軸係Log標度。

首先，對將電壓施加至選擇器S時之選擇器S之特性進行說明。選擇器S具備被稱為突返(snapback)之特性。此處，選擇器S中，將選擇器電流為電流Iss以上且未達電流Ihold之狀態定義為「選擇器S為斷開狀態」。換言之，當選擇器S為斷開狀態時，選擇器電流為電流Iss以上且未達電流Ihold。又，選擇器S中，將選擇器電流為電流Ihold以上之狀態定義為「選擇器S為接通狀態」。換言之，當選擇器S為接通狀態時，選擇器電流為電流Ihold以上。

當對選擇器S施加絕對值為電壓Vth以上之電壓時，選擇器S成為接通狀態。而且，藉由對選擇器S施加絕對值未達電壓Vhold之電壓，選擇器S成為斷開狀態。

以下，對選擇器S之電流電壓(IV)特性具體地進行說明。

如圖11所示，於斷開狀態之選擇器S中，選擇器電流線性增加直至對選擇器S施加之電壓之絕對值超過電壓Vth為止(參考箭頭D1)。然後，當對選擇器S施加之電壓之絕對值超過電壓Vth時，選擇器電流從電流Ith1急遽變大至電流Ith2(＞Ihold＞Ith1)(參考箭頭D2)。如圖11之箭頭D1及箭頭D2所示，選擇器電流從電流Iss至Ith2係呈非線性增加。如上所述，當選擇器電流為Ihold以上時，定義為選擇器S為接通狀態。而且，於接通狀態之選擇器S中，選擇器電流線性減少直至對選擇器S施加之電壓之絕對值未達電壓Vhold為止(參考箭頭D3)，當對選擇器S施加之電壓之絕對值未達電壓Vhold時，選擇器電流從電流Ihold急遽變小至電流Ifall(＜＜Ihold)(參考箭頭D4)。如圖11之箭頭D3及箭頭D4所示，選擇器電流從電流Ith2至Ifall係呈非線性減少。如上所述，將選擇器電流未達Ihold之狀態定義為選擇器S為斷開狀態。

亦即，當對選擇器S施加之電壓之絕對值超過電壓Vth時，選擇器S成為接通狀態。而且，於選擇器S成為接通狀態後，當對選擇器S施加之電壓之絕對值未達電壓Vhold時，選擇器S轉變為斷開狀態。

接下來，對將第1實施方式之半導體記憶裝置1之MTJ元件與選擇器S組合時之電流電壓(IV)特性概略性地進行說明。

根據MTJ元件之電阻狀態，將MTJ元件與選擇器S組合時之電流電壓特性略有不同。然而，將MTJ元件與選擇器S組合時之大體上之電流電壓特性與上述選擇器S之電流電壓特性相同。因此，於本說明書中將上述選擇器S之電流電壓特性作為記憶胞MC之電流電壓特性處理。

＜1-1-11＞選擇記憶胞MC、非選擇記憶胞MC、及半選擇記憶胞MC之定義  此處，使用圖12，對選擇記憶胞MC、非選擇記憶胞MC、及半選擇記憶胞MC之定義進行說明。圖12係表示選擇記憶胞MC、非選擇記憶胞MC、及半選擇記憶胞MC之電路圖。

如圖12所示，所謂選擇記憶胞MC係成為讀出對象之記憶胞MC。將連接於選擇記憶胞MC之區域位元線LBL記載為選擇區域位元線LBL。又，將連接於選擇記憶胞MC之區域源極線LSL記載為選擇區域源極線LSL。

如圖12所示，所謂非選擇記憶胞MC係與選擇區域位元線LBL、及選擇區域源極線LSL均不連接之記憶胞MC。將連接於非選擇記憶胞MC之區域位元線LBL記載為非選擇區域位元線LBL。又，將連接於非選擇記憶胞MC之區域源極線LSL記載為非選擇區域源極線LSL。

如圖12所示，所謂半選擇記憶胞MC係雖然並非讀出對象之記憶胞MC但連接於選擇區域位元線LBL或選擇區域源極線LSL中之任一者之記憶胞MC。此處，將連接於選擇區域位元線LBL及非選擇區域源極線LSL之記憶胞MC記載為第1半選擇記憶胞MC。又，將連接於非選擇區域位元線LBL及選擇區域源極線LSL之記憶胞MC記載為第2半選擇記憶胞MC。

＜1-2＞動作  如上所述，記憶胞MC中包含之MTJ元件利用電阻值之變化來記憶資料。半導體記憶裝置1當讀出此種記憶胞MC所記憶之資料時，於記憶胞MC中流通讀出電流(亦記載為胞電流)。然後，半導體記憶裝置1將記憶胞MC中包含之MTJ元件之電阻狀態轉換為電流值或電壓值。然後，半導體記憶裝置1藉由將電流值或電壓值與參考值進行比較，而能夠判斷記憶胞MC中包含之MTJ元件之電阻狀態。

然而，若MTJ元件之電阻偏差不斷增加，則“0”資料之電阻值分佈與“1”資料之電阻值分佈之間隔可能會變窄。因此，在“0”資料之電阻值分佈與“1”資料之電阻值分佈之間設定參考值，基於相對於參考值之大小判別MTJ元件之狀態，若利用此種讀出方式，則讀出裕量會顯著減少。

因此，於第1實施方式中，對自參考讀出方式進行說明，該方式係對MTJ元件之“0”資料及“1”資料中之其中一種資料之電阻狀態之信號資訊(電流值或電壓值)加上偏移信號資訊並設為參考信號。而且，基於參考信號判別MTJ元件之初始狀態。

以下，對第1實施方式之半導體記憶裝置1之讀出動作進行說明。

＜1-2-0＞讀出動作之原理  當進行自參考讀出方式時，進行2次如下動作(讀出動作)，即，藉由對記憶胞MC供給電流來計測記憶胞MC之電阻狀態。於此情形時，對記憶胞MC供給電流之電流源根據記憶胞MC之電阻狀態變更所要供給之電流量。而且，電流源將如下電流供給至記憶胞MC，該電流於第2次讀出動作時，一電阻狀態之記憶胞MC維持接通狀態，另一電阻狀態之記憶胞MC重複斷開狀態與接通狀態。以下，對該原理進行說明。

使用圖11、及圖13～圖15，對第1實施方式之半導體記憶裝置1之讀出動作之原理進行說明。圖13係表示第1實施方式之半導體記憶裝置1之記憶胞MC與電流源之關係的圖。圖14係表示記憶胞MC之電阻狀態變化與節點NX之電位VNX及電壓Vhold之比較之關係的圖。圖15係表示於胞電流Icell_2nd小於電流Ihold之情形及胞電流Icell_2nd大於電流Ihold之情形時，對記憶胞MC施加之電壓與時間之關係的圖。

為了說明第1實施方式之半導體記憶裝置1之讀出動作概要，對記憶胞MC與感測放大器單元120之大體上之關係進行說明。如圖13所示，感測放大器單元120具備恆定電流源，對記憶胞MC供給恆定電流。感測放大器單元120對恆定電流源與記憶胞MC之間之節點NX進行計測。感測放大器單元120藉由計測節點NX，可計測記憶胞MC之電阻狀態。恆定電流源例如使電流於記憶胞MC中流通2次。此時，恆定電流源根據第1次之節點NX之電位VNX，變更第2次要對記憶胞MC供給之電流。

此處，對記憶胞MC之電阻狀態變動之種類進行說明。

如圖14所示，記憶胞MC之電阻狀態變動大致分為4種事例。

[事例1]  事例1係記憶胞MC於第1次讀出動作中為低電阻狀態，於第2次讀出動作中亦為低電阻狀態。於此情形時，第2次讀出動作時之節點NX之電位VNX等於電壓Vhold。

[事例2]  事例2係記憶胞MC於第1次讀出動作中為低電阻狀態，於第2次讀出動作中變為高電阻狀態。於此情形時，第2次讀出動作時之節點NX之電位VNX大於電壓Vhold。

[事例3]  事例3係記憶胞MC於第1次讀出動作中為高電阻狀態，於第2次讀出動作中變為低電阻狀態。於此情形時，第2次讀出動作時之節點NX之電位VNX低於電壓Vhold。

[事例4]  事例4係記憶胞MC於第1次讀出動作中為高電阻狀態，於第2次讀出動作中亦為高電阻狀態。於此情形時，第2次讀出動作時之節點NX之電位VNX等於電壓Vhold。

此處，著眼於事例1。節點NX之電位VNX可視為對記憶胞MC施加之電壓。如事例1般，節點NX之電位VNX等於電壓Vhold之情形時，記憶胞MC中流通之胞電流Icell_2nd與電流Ihold(與電壓Vhold對應之電流)同等或大於電流Ihold。由於記憶胞MC連接有恆定電流源，故而如圖11所示，對記憶胞MC施加之電壓沿著箭頭D1上升。而當對記憶胞MC施加之電壓超過Vth時，特性沿著箭頭D2及D3變動。而且，由於事例1中對記憶胞MC施加與電壓Vhold相同程度之VNX，故以Vhold穩定。亦即，記憶胞MC從斷開狀態轉變為接通狀態，其後維持接通狀態。

繼而，著眼於事例3。如事例3般，節點NX之電位VNX低於電壓Vhold之情形時，記憶胞MC中流通之胞電流Icell_2nd低於電流Ihold(與電壓Vhold對應之電流)。由於記憶胞MC連接有恆定電流源，故而如圖11所示，對記憶胞MC施加之電壓沿著箭頭D1上升。而且，當對記憶胞MC施加之電壓超過Vth時，特性沿著箭頭D2及D3變動。而且，由於事例3中對記憶胞MC施加了低於電壓Vhold之VNX，故特性沿著箭頭D4變動。亦即，記憶胞MC從斷開狀態轉變為接通狀態，其後從接通狀態轉變為斷開狀態。然後，如上所述，記憶胞MC再次從斷開狀態轉變為接通狀態。如此，於事例3之情形時，記憶胞MC在斷開狀態與接通狀態之間反覆轉變。

如圖15所示，於事例1(Icell_2nd≧Ihold)之情形時，對記憶胞MC施加之電壓於達到電壓Vth後，以電壓Vhold穩定。亦即，記憶胞MC從斷開狀態轉變為接通狀態，其後以接通狀態穩定。又，於事例(Icell_2nd≧Ihold)之情形時，對記憶胞MC施加之電壓於達到電壓Vth後，以電壓Vhold穩定。亦即，記憶胞MC從斷開狀態轉變為接通狀態，其後以接通狀態穩定。

如圖15所示，於事例3(Icell_2nd＜Ihold)之情形時，對記憶胞MC施加之電壓於達到電壓Vth後，降至電壓Vhold以下。然後，電壓又上升，於達到電壓Vth後，再次降至電壓Vhold以下。亦即，記憶胞MC反覆進行從斷開狀態至接通狀態之轉變。

於本實施方式中，利用事例3中之記憶胞MC反覆進行從斷開狀態至接通狀態之轉變的原理進行讀出動作。雖然下文中會敍述，但於事例3中，藉由在對記憶胞MC施加之電壓較低之時點(時刻T20、T21、T22、T23、及T24)進行讀出，可確保讀出裕量。

＜1-2-1＞讀出動作之流程圖  使用圖16，對第1實施方式之半導體記憶裝置1之讀出動作之流程圖進行說明。圖16係第1實施方式之半導體記憶裝置1之讀出動作之流程圖。

[步驟S1001]  記憶體控制器2當從主機3接收到讀出命令(主機指令)時，對半導體記憶裝置1發出激活指令及讀出指令。

半導體記憶裝置1當從記憶體控制器2接收到激活指令及讀出指令時，對讀出對象之選擇記憶胞MC進行第1讀出動作(1st READ)。

以下對第1讀出動作進行說明。於第1讀出動作時，半導體記憶裝置1進行用以使選擇記憶胞MC之選擇器S(被選擇之選擇器)成為接通狀態之動作(接通動作)。藉此，選擇記憶胞MC中流通之電流(胞電流)係電流Ihold以上之電流。再者，以下為了方便起見，將「使選擇記憶胞MC之選擇器成為接通狀態」記載為「使選擇記憶胞MC成為接通狀態」。前置放大器121藉由該第1讀出動作將讀出對象之記憶胞MC之電阻狀態記憶為電壓V1st。

[步驟S1002]  繼而，為了產生下述電壓V2nd，半導體記憶裝置1使記憶胞MC成為基準狀態(此處為“0”資料)。具體而言，半導體記憶裝置1進行第1寫入(例如寫入“0”之動作(WRITE“0”))，即對成為第1讀出動作之對象之選擇記憶胞MC寫入第1資料(例如“0”資料)。藉此，成為第1讀出動作之對象之選擇記憶胞MC中所記憶之資料被第1資料覆寫。

[步驟S1003]  半導體記憶裝置1對成為第1讀出動作之對象之選擇記憶胞MC進行第2讀出動作(2nd READ)。前置放大器121藉由該第2讀出動作而產生電壓V2nd。此時，前置放大器121利用選擇記憶胞MC於步驟S1001時記憶之資料，切換選擇記憶胞MC之「接通狀態」或「斷開狀態」。關於詳細情況將於下文中敍述，但此處簡單地進行說明。前置放大器121當選擇記憶胞MC於步驟S1001時記憶了“0”資料時，維持選擇記憶胞MC之接通狀態。另一方面，前置放大器121當選擇記憶胞MC於步驟S1001時記憶了“1”資料時，使選擇記憶胞MC成為接通狀態後再成為斷開狀態。藉此，可充分地確保選擇記憶胞MC於步驟S1001時記憶了“0”資料時之電壓V2nd(V2nd_0)與選擇記憶胞MC於步驟S1001時記憶了“1”資料時之電壓V2nd(V2nd_1)的差(或裕量)。

[步驟S1004]  感測放大器單元120基於藉由步驟S1003所產生之電壓V2nd，判定藉由步驟S1001所產生之電壓V1st之結果。具體而言，感測放大器單元120藉由將基於電壓V1st之電流I1st及參考電流Ishift1相加所得之電流與基於電壓V2nd之電流I2nd進行比較，而判定記憶胞MC中所記憶之資料。

＜1-2-2＞讀出動作之具體例  按照圖17之波形圖，對第1實施方式之半導體記憶裝置1之讀出動作之具體例進行說明。圖17係表示第1實施方式之半導體記憶裝置1之讀出動作之具體例的波形圖。圖17中示出了圖16所示之步驟、選擇記憶胞MC之狀態(於步驟S1001時記憶“0”資料之情形與於步驟S1001時記憶“1”資料之情形)、及信號CLAMP、區域位元線LBL、區域源極線LSL、信號REN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1P、信號SW1N、信號SW2P、信號SW2N、信號Vshft1、及信號Vshft2之電壓之時間關係。於圖17中，將於步驟S1001時記憶了“0”資料時之選擇記憶胞MC記作MC(0)。又，將於步驟S1001時記憶了“1”資料時之選擇記憶胞MC記作MC(1)。

再者，圖17所示之電壓係從半導體記憶裝置1之外部傳輸之電壓、或半導體記憶裝置1之內部(例如控制器15)所產生之電壓。而且，信號CLAMP、信號REN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1P、信號SW1N、信號SW2P、信號SW2N、信號Vshft1、及信號Vshft2之電壓係從控制器15供給之電壓。區域位元線LBL之電壓(VLBL)係從讀出電路112、或寫入電路113供給之電壓。區域源極線LSL之電壓(VLSL)係從寫入電路113供給之電壓。

[時刻T0]～[時刻T3]  於時刻T0之接通動作(步驟S1001)中，控制器15將信號CLAMP之電位固定為一定值之類比電壓(例如電壓VCLAMP)。電壓VCLAMP例如係使電晶體M6成為接通狀態之電壓。

於時刻T0，控制器15將信號REN、信號SEN、信號SEN2、信號LATN、信號SW1N、及信號SW2N之電位設為“L(低)”位準，將信號LATPB、信號SW1P、及信號SW2P之電位設為“H(高)”位準(L位準＜H位準)。又，控制器15將區域位元線LBL、區域源極線LSL之電位設為電壓VUS(Vss＜VUS)。再者，控制器15將信號Vshft1之電位固定為一定值之類比電壓(例如電壓VSHN)。電壓VSHN例如係使電晶體M21成為接通狀態之電壓。又，控制器15將信號Vshft2之電位固定為一定值之類比電壓(例如電壓VSHF)。電壓VSHF例如係使電晶體M23成為斷開狀態之電壓。

再者，於時刻T0～時刻T1，對選擇記憶胞MC施加之電壓為0 V，小於為了使選擇記憶胞MC成為接通狀態所需之電壓Vhold，故而選擇記憶胞MC為斷開狀態。

於時刻T1之接通動作(步驟S1001)中，控制器15將信號REN、及信號SW1N設為“H”位準，將信號SW1P設為“L”位準。又，控制器15使非選擇區域源極線LSL之電壓維持為電壓VUS，使選擇區域源極線LSL之電壓下降至電壓Vss。

此處，使用圖18，對圖17之時刻T1～時刻T3時之前置放大器121進行說明。圖18係表示圖17之時刻T1～時刻T3時之前置放大器121之電路圖。

如圖18所示，電晶體M2、M3、M6、及M7成為接通狀態。又，電晶體M4及M5成為斷開狀態。藉此，節點N1經由電晶體M6、節點N4、電晶體M7、全域位元線GBL、區域位元線LBL、記憶胞MC、區域源極線LSL、全域源極線GSL而接地(例如設為電壓Vss)。其結果，節點N1之電位降低。又，節點N1之電位經由電晶體M2及M3被傳輸至節點N2。因此，節點N2之電位下降，電晶體M1成為接通狀態。經由電晶體M1、節點N1、電晶體M6、節點N4、及電晶體M7使區域位元線LBL之電位上升。

於時刻T2，連接於選擇記憶胞MC之區域位元線LBL之電位為電壓Vonk(VUS＜Vonk)，連接於選擇記憶胞MC之區域源極線LSL之電位為電壓Vss。藉此，對選擇記憶胞MC施加電壓(電壓Vonk－電壓Vss)。於本實施方式中，電壓(電壓Vonk－電壓Vss)之絕對值超過電壓Vth。其後，對選擇記憶胞MC施加之電壓維持為Vhold。因此，選擇記憶胞MC成為接通狀態。電壓Vonk可認為由例如電晶體M1產生(或傳輸)。於本實施方式中，以將電壓(電壓Vonk－電壓Vss)之絕對值超過電壓Vth之類的電壓Vonk供給至選擇記憶胞MC之方式設計電晶體M1。又，電壓(電壓Vonk－電壓Vss)係不對選擇記憶胞MC寫入資料之程度的電壓。又，藉由選擇記憶胞MC成為接通狀態，從而胞電流增加，對選擇記憶胞MC施加之電壓之絕對值降低。因此，電晶體M1被設計成於此種狀態下維持電壓Vhold以上。

再者，對非選擇記憶胞MC及第2半選擇記憶胞MC施加電壓Vss。電壓Vss小於為了使記憶胞MC成為接通狀態所需之電壓Vhold。因此，非選擇記憶胞MC及第2半選擇記憶胞MC維持斷開狀態。又，於第1半選擇記憶胞MC中，施加選擇區域位元線LBL之電壓減去非選擇區域源極線LSL之電壓所得之電壓。亦即，對第1半選擇記憶胞MC施加電壓(電壓Vonk－電壓VUS)。於本實施方式中，電壓(電壓Vonk－電壓VUS)之絕對值不超過電壓Vth。因此，第1半選擇記憶胞MC維持斷開狀態。以將該電壓(電壓Vonk－電壓VUS)之絕對值不超過電壓Vth之類的電壓Vonk供給至選擇記憶胞MC之方式設計電晶體M1。

於時刻T2～時刻T3，將選擇記憶胞MC中流通之電流標記為電流Icell_1st。節點N2之電位成為基於電流Icell_1st之電壓V1st。

此處，使用圖19，對電壓V1st基於選擇記憶胞MC中所記憶之資料發生變化之原理進行說明。圖19表示第1讀出動作時之電晶體M1之特性(參考圖中之M1(1st READ))與記憶胞之特性(參考圖中之MC_0及MC_1)之關係。圖19之橫軸表示電壓，縱軸表示電流。

如圖19所示，選擇記憶胞MC記憶了“0”資料時(參考圖中之MC_0)之電壓V1st成為對應於圖中之MC_0與M1(1st READ)之交點之電壓。將該電壓V1st標記為電壓V1st_0。又，選擇記憶胞MC記憶了“1”資料時(參考圖中之MC_1)之電壓V1st成為對應於圖中之MC_1與M1(1st READ)之交點之電壓。將該電壓V1st標記為電壓V1st_1。電壓V1st_0與電壓V1st_1之關係為電壓V1st_0＜電壓V1st_1。亦即，電壓V1st根據於步驟S1001之時點選擇記憶胞MC中所記憶之電壓發生變化。

[時刻T3]～[時刻T4]  返回至圖17中，繼續說明動作波形。控制器15於時刻T3～時刻T4寫入“0”之動作(步驟S1002)中，使信號REN、及信號SW1N降壓至“L”位準，使信號SW1P升壓至“H”位準。又，寫入電路113使選擇區域位元線LBL之電壓上升至電壓Vwb(Vonk＜Vwb)，使選擇區域源極線LSL之電壓下降至電壓Vss。

此處，使用圖20，對圖17之時刻T3～時刻T4時之前置放大器121進行說明。圖20係表示圖17之時刻T3～時刻T4時之前置放大器121之電路圖。如圖20所示，電晶體M2、M3、及M7成為斷開狀態。其結果，電壓V1st被記憶於節點N2。

而且，寫入電路113於寫入“0”之動作(步驟S1002)中，沿與讀出相同之方向施加“0”資料寫入電流。

具體而言，寫入電路113使選擇區域位元線LBL之電位上升至電壓Vwb，使選擇區域源極線LSL之電位下降至電壓Vss。又，寫入電路113使非選擇區域位元線LBL、及非選擇區域源極線LSL之電位維持為電壓VUS。再者，設定電壓Vwb，以藉由將電壓(電壓Vwb－電壓Vss)施加至選擇記憶胞MC而對選擇記憶胞MC寫入資料。

藉此，藉由寫入電路113對選擇記憶胞MC寫入“0”資料。

[時刻T4]～[時刻T9]  返回至圖17中，繼續說明動作波形。控制器15於時刻T4之第2讀出動作(步驟S1003)中，使信號REN、信號SW2N升壓至“H”位準，使信號SW2P降壓至“L”位準。

此處，使用圖21，對圖17之時刻T4～時刻T6時之前置放大器121進行說明。圖21係表示圖17之時刻T4～時刻T6時之前置放大器121之電路圖。

如圖21所示，電晶體M4、M5、M6、及M7成為接通狀態。又，電晶體M1將與節點N2中所記憶之電壓V1st對應之電壓傳輸至節點N1。

區域位元線LBL之電位經由電晶體M1、節點N1、電晶體M6、節點N4、及M7而上升。

於步驟S1003中，選擇記憶胞MC之狀態根據選擇記憶胞MC於步驟S1001時所記憶之資料發生變化。

當選擇記憶胞MC於步驟S1001時記憶“0”資料時，於時刻T5，連接於選擇記憶胞MC(0)之區域位元線LBL之電位成為電壓Vonk1(＞電壓VUS)，連接於選擇記憶胞MC(0)之區域源極線LSL之電位成為電壓Vss。藉此，成為對選擇記憶胞MC(0)施加之電壓(電壓Vonk1－電壓Vss)之絕對值。藉此，選擇記憶胞MC(0)成為接通狀態。

又，當選擇記憶胞MC於步驟S1001時記憶“1”資料時，於時刻T5，連接於選擇記憶胞MC(1)之區域位元線LBL之電位成為電壓Vonk2(＞電壓VUS)，連接於選擇記憶胞MC(1)之區域源極線LSL之電位成為電壓Vss。藉此，成為對選擇記憶胞MC(1)施加之電壓(電壓Vonk2－電壓Vss)之絕對值。藉此，選擇記憶胞MC(1)成為接通狀態。

再者，非選擇記憶胞MC及第2半選擇記憶胞MC因被施加電壓Vss而維持斷開狀態。又，於第1半選擇記憶胞MC中，施加選擇區域位元線LBL之電壓減去非選擇區域源極線LSL之電壓所得之電壓。亦即，對第1半選擇記憶胞MC施加電壓(電壓Vonk－電壓VUS)。其結果，第1半選擇記憶胞MC維持斷開狀態。

於時刻T5～時刻T6，將選擇記憶胞MC中流通之電流標記為電流Icell_2nd。而且，節點N3之電位成為基於電流Icell_2nd之電壓V2nd。

使用圖22～圖25，對電壓V2nd基於電壓V1st發生變化之原理進行說明。圖22及圖25表示第2讀出動作時之電晶體M1之特性(參考M1(2nd READ & V1st_0)及M1(2nd READ & V1st_1))與記憶胞之特性(於2nd READ之時點，選擇記憶胞MC記憶“0”資料，故而於圖22中參考MC_0)之關係。圖25係選擇記憶胞MC為斷開狀態時之圖。圖23係表示圖17之時刻T6～時刻T7、且電壓V1st為電壓V1st_0時之前置放大器121之電路圖。圖24係表示選擇器S之電流電壓特性之曲線圖。

圖22中，選擇記憶胞MC於步驟S1001時記憶了“0”資料時之電壓V2nd成為對應於圖中之MC_0與M1(2nd READ & V1st_0)之交點的電壓。將該電壓V2nd標記為電壓V2nd_0。又，選擇記憶胞MC於步驟S1001時記憶了“1”資料時之電壓V2nd成為對應於圖中之MC_0與M1(2nd READ & V1st_1)之交點的電壓。將該電壓V2nd標記為電壓V2nd_1N。該電壓V2nd_1N係選擇記憶胞MC成為接通狀態時之電壓。電壓V2nd_0與電壓V2nd_1N之關係為電壓V2nd_1N＜電壓V2nd_0。又，電壓V2nd_0與電壓V1st_0為大致相同程度。亦即，電壓V2nd根據於步驟S1001之時點選擇記憶胞MC中所記憶之電壓發生變化。

於時刻T7～時刻T9，當選擇記憶胞MC於步驟S1001時記憶“1”資料時，重複與上述時刻T5～時刻T7相同之動作。

於時刻T5～時刻T9，當選擇記憶胞MC於步驟S1001時記憶“0”資料時，對選擇記憶胞MC施加之電壓為電壓(電壓V2nd_0－電壓Vss)。如圖22所示，於本實施方式中，該電壓(電壓V2nd_0－電壓Vss)之絕對值為電壓Vhold以上。因此，當選擇記憶胞MC於步驟S1001時記憶“0”資料時，選擇記憶胞MC維持接通狀態。

再者，電晶體M1被設計成當對閘極電極輸入電壓V1st_0時，電壓(電壓V2nd_0－電壓Vss)之絕對值為電壓Vhold以上。

另一方面，當選擇記憶胞MC於步驟S1001時記憶“1”資料時，對選擇記憶胞MC施加之電壓為電壓(電壓V2nd_1N－電壓Vss)。如圖22、及圖23所示，於本實施方式中，電壓(電壓V2nd_1N－電壓Vss)之絕對值為電壓Vhold以下。若對選擇記憶胞MC施加之電壓之絕對值未達電壓Vhold，則轉變為斷開狀態。因此，選擇記憶胞MC從接通狀態轉變為斷開狀態(時刻T6)。

再者，電晶體M1被設計成當對閘極電極輸入電壓V1st_1時，電壓(電壓V2nd_1N－電壓Vss)之絕對值為電壓Vhold以下。

此處，對如下情形進行說明：選擇記憶胞MC於步驟S1001時記憶“1”資料，且於第2讀出動作(步驟S1003)中，選擇記憶胞MC成為斷開狀態。

如圖23、及圖24所示，於時刻T6～時刻T8，成為斷開狀態之選擇記憶胞MC中流通之電流(例如Icell_off)的電流值低於接通狀態之選擇記憶胞MC中流通之電流(例如Icell_on)。又，電晶體M1中流通之電流I2nd大於電流Icell_off。選擇記憶胞MC為接通狀態時節點N3中流通之電流成為電流I2nd－電流Icell_on，選擇記憶胞MC為接通狀態時節點N3中流通之電流成為電流I2nd－電流Icell_off。如上所述，電流Icell_off小於電流Icell_on。相較於選擇記憶胞MC為接通狀態時而言，於選擇記憶胞MC為斷開狀態時節點N3中流通之電流更大。亦即，相較於選擇記憶胞MC為接通狀態時而言，於選擇記憶胞MC為斷開狀態時對節點N3供給之電壓更大。

藉此，如圖25所示，節點N3之電位(電壓V2nd)大於電壓Vhold。如此，將選擇記憶胞MC成為斷開狀態時之電壓V2nd_1標記為電壓V2nd_1F。其結果，相較於步驟S1001時記憶了“1”資料之選擇記憶胞MC為接通狀態時之電壓V2nd_1N而言，上述選擇記憶胞MC為斷開狀態時之電壓V2nd_1F更大。

又，如圖25所示，電壓V2nd_0與電壓V2nd_1F之差之絕對值E2大於電壓V2nd_0與電壓V2nd_1N之差之絕對值E1。如下所述，若電壓V2nd_0與電壓V2nd_1F之差之絕對值E2較大，則能夠充分地確保讀出裕量。

為了判定藉由步驟S1001所產生之電壓V1st之結果，需要進行電壓V1st_0與電壓V2nd_0之比較、或電壓V1st_1與電壓V2nd_1F之比較。然而，如圖25所示，電壓V1st_0與電壓V2nd_0為大致相同程度。因此，無法比較出電壓V1st_0與電壓V2nd_0哪個較大。因此，需要使電壓V1st、或電壓V2nd偏移。或者，需要使電壓V1st相關之電流、或電壓V2nd相關之電流偏移。

於本實施方式中，使電壓V1st相關之電流、或電壓V2nd相關之電流偏移。然而，於使電壓V1st、或電壓V2nd偏移之情形時，亦能應用本實施方式。

使用圖26，對電壓V1st相關之電流I1st與電壓V2nd相關之電流I2nd之關係進行說明。圖26係表示電壓V1st相關之電流I1st與電壓V2nd相關之電流I2nd之關係的圖。

如圖26所示，將基於電壓V1st_0之電流標記為電流I1st_0。將基於電壓V1st_1之電流標記為電流I1st_1。將基於電壓V2nd_0之電流標記為電流I2nd_0。將基於電壓V2nd_1F之電流標記為電流I2nd_1。

如圖26所示，電流I1st_0與電流I2nd_0為大致相同程度。因此，對電流I1st_0施加偏移電流Ishft1。再者，若僅對電流I1st_0施加偏移電流Ishft1，則電路設計上會變得複雜。因此，亦對電流I1st_1施加偏移電流Ishft1。

於步驟S1004中，將電流I2nd_0與電流I1st_0+Ishft1進行比較，或將電流I2nd_1與電流I1st_1+Ishft1進行比較。於步驟S1004之開始時點，未判明電流I2nd係電流I2nd_0抑或電流I2nd_1。然而，藉由將電流I2nd與電流I1st+電流Ishft1進行比較，而判明電流I2nd係電流I2nd_0抑或電流I2nd_1。具體而言，當電流I2nd小於電流I1st+電流Ishft1時，判明電流I2nd為電流I2nd_0。又，具體而言，當電流I2nd大於電流I1st+電流Ishft1時，判明電流I2nd為電流I2nd_1。以下，對用以進行此種動作之具體動作進行說明。

[時刻T8]～  返回至圖17中，繼續說明動作波形。控制器15於判定動作(步驟S1004)中，使信號REN、信號SW2N降壓至“L”位準，使信號SW2P、信號SEN、信號SEN2升壓至“H”位準。

藉此，電晶體M4及M5成為斷開狀態。藉此，節點N3記憶電壓V2nd。

此處，使用圖27，對圖17之時刻T8～時之放大部1221進行說明。圖27係表示圖17之時刻T8～時之放大部1221之電路圖。如圖27所示，放大部1221之電晶體M9～M15、M17、M18、M20、M21、M22成為接通狀態。又，電晶體M23成為斷開狀態。

藉此，電晶體M20中流通與電壓V1st對應之電流I1st。電晶體M21中流通與信號Vshft1對應之偏移電流Ishft1。又，電晶體M22中流通與電壓V2nd對應之電流I2nd。

於時刻T9，控制器15使信號SEN成為“H”位準，藉此電晶體M12與M13成為斷開狀態，來自電晶體M12與M13之電流供給被切斷。藉此，基於電流I1st及偏移電流Ishft1決定節點N6之電位。基於電流I2nd決定節點N7之電位。藉此，節點N6與節點N7帶有電壓差，且電壓差藉由電晶體M9、M10、M14、及M17之正反饋不停地擴大。

藉此，放大部1221確定出信號DO及信號DOB。而且，藉由比較部1222將信號DO及信號DOB進行比較。

而且，於時刻T9，控制器15將信號LATPB設為“L”位準，將信號LATN設為“H”位準。藉此，讀出動作結束。

＜1-3＞效果  根據上述實施方式之半導體記憶裝置1，具備電晶體M1，該電晶體M1於自參考讀出方式之第2讀出動作中，以如下方式對記憶胞MC供給電流，即，於第1讀出動作時記憶了第1資料之第1記憶胞MC維持接通狀態，於第1讀出動作時記憶了與第1資料不同之第2資料之第1記憶胞MC從接通狀態轉變為斷開狀態。

使用圖25對效果進行說明。如圖25所示，於第1讀出動作時記憶了1資料之記憶胞MC為接通狀態時之電壓V2nd成為電壓V2nd_1N(電壓V2nd_1N＜電壓Vhold)。又，於第1讀出動作時記憶了1資料之記憶胞MC為斷開狀態時之電壓V2nd成為電壓V2nd_1F(電壓V2nd_1N＜電壓Vhold＜電壓V2nd_1F)。而且，於第1讀出動作時記憶了0資料之記憶胞MC為接通狀態時之電壓V2nd成為電壓V2nd_0(電壓Vhold＜電壓V2nd_0＜電壓V2nd_1F)。

如圖25所示，電壓V2nd_1F與電壓V2nd_0之差的絕對值E2大於電壓V2nd_1N與電壓V2nd_0之差的絕對值E1。

若考慮半導體記憶裝置1之基於各種因素之偏差，則電壓V2nd_1與電壓V2nd_0之差的絕對值較大更為理想。若電壓V2nd_1與電壓V2nd_0之差的絕對值較小，則可能會因偏差導致無法恰當地判定資料。又，為了判定資料，基於電壓V2nd_1與電壓V2nd_0之電流必須具有足夠大之差。因此，若基於電壓V2nd_1與電壓V2nd_0之差的絕對值較小，則需要等到基於電壓V2nd_1之電流與基於電壓V2nd_0之電流收斂為止。於此情形時，有可能於電流收斂之前花費時間。

然而，根據上述實施方式，藉由增大電壓V2nd_1與電壓V2nd_0之差的絕對值，可使讀出裕量較大。因此，相較於電壓V2nd_1與電壓V2nd_0之差的絕對值較小時而言，可於較早之階段判定資料。其結果，可使讀出動作高速化。

藉此，於記憶胞MC中採用了選擇器S之半導體記憶裝置1中，能夠恰當地進行讀出動作。

＜2＞第2實施方式  對第2實施方式進行說明。於第2實施方式中，對在前置放大器121中設置有用以修正電壓V2nd之電晶體之情形進行說明。再者，第2實施方式之裝置之基本構成及基本動作與上述實施方式之裝置相同。因此，省略關於上述實施方式中已說明過之事項之說明。

＜2-1＞前提  使用圖28，對電壓Vhold與電壓V2nd_1N不具有充分裕量之情形進行說明。圖28表示第2讀出動作時之電晶體M1之特性(參考M1(2nd READ & V1st_0)及M1(2nd READ & V1st_1))與記憶胞之特性(於2nd READ之時點，選擇記憶胞MC記憶“0”資料，故而於圖22中參考MC_0)之關係。

如圖28所示，當電壓Vhold與電壓V2nd_1N不具有充分裕量時，有時會因偏差導致電壓V2nd_1N不小於電壓Vhold。於此情形時，於自參考讀出方式之第2讀出動作中，有時於第1讀出動作時記憶了第1資料之第1記憶胞MC無法維持接通狀態，於第1讀出動作時記憶了與第1資料不同之第2資料之第1記憶胞MC無法從接通狀態轉變為斷開狀態。於此情形時，無法獲得上述第1實施方式之效果。

因此，於第2實施方式中，提出能夠調整電壓V2nd之前置放大器121。

＜2-2＞構造  使用圖29，對第2實施方式之半導體記憶裝置1之前置放大器121之構成進行說明。圖29係表示第2實施方式之半導體記憶裝置1之前置放大器121之基本構成的電路圖。

如圖29所示，前置放大器121具備PMOS電晶體M1、M2、M4、M24、M25、NMOS電晶體M3、M5、M6、M7、M26、及電容C1、C2。

電晶體M24之一端被施加電源電壓VDD，另一端連接於節點N13，閘極電極連接於節點N2。

電晶體M25之一端連接於節點N13，另一端連接於節點N1，閘極電極被供給信號SW3P。

電晶體M26之一端連接於節點N13，另一端連接於節點N1，閘極電極被供給信號SW3N。

關於前置放大器121之動作，將於下文中敍述。

＜2-3＞動作  按照圖30之波形圖，對第2實施方式之半導體記憶裝置1之讀出動作之具體例進行說明。圖30係表示第2實施方式之半導體記憶裝置1之讀出動作之具體例的波形圖。圖30中示出了圖16所示之步驟、選擇記憶胞MC之狀態(於步驟S1001時記憶“0”資料之情形與於步驟S1001時記憶“1”資料之情形)、以及信號CLAMP、區域位元線LBL、區域源極線LSL、信號REN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1P、信號SW1N、信號SW2P、信號SW2N、信號SW3P、信號SW3N、信號Vshft1、及信號Vshft2之電壓的時間關係。於圖30中，將於步驟S1001時記憶“0”資料時之選擇記憶胞MC記作MC(0)。又，將於步驟S1001時記憶“1”資料時之選擇記憶胞MC記作MC(1)。

再者，圖30所示之電壓係從半導體記憶裝置1之外部傳輸之電壓、或於半導體記憶裝置1之內部(例如控制器15)產生之電壓。而且，信號CLAMP、信號REN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1P、信號SW1N、信號SW2P、信號SW2N、信號SW3P、信號SW3N、信號Vshft1、及信號Vshft2之電壓係從控制器15供給之電壓。區域位元線LBL之電壓係從讀出電路112、或寫入電路113供給之電壓。區域源極線LSL之電壓係從寫入電路113供給之電壓。

[時刻T0]～[時刻T3]  於時刻T0之接通動作(步驟S1001)中，控制器15將信號CLAMP之電位固定為一定值之類比電壓(例如電壓VCLAMP)。電壓VCLAMP例如係使電晶體M6成為接通狀態之電壓。

於時刻T0，控制器15將信號REN、信號SEN、信號SEN2、信號LATN、信號SW1N、信號SW2N、及信號SW3N之電位設為“L”位準，將信號LATPB、信號SW1P、信號SW2P、及信號SW3P之電位設為“H”位準。又，控制器15將區域位元線LBL、區域源極線LSL之電位設為電壓VUS。再者，控制器15將信號Vshft1之電位固定為一定值之類比電壓(例如電壓VSHN)。電壓VSHN例如係使電晶體M21成為接通狀態之電壓。又，控制器15將信號Vshft2之電位固定為一定值之類比電壓(例如電壓VSHF)。電壓VSHF例如係使電晶體M23成為斷開狀態之電壓。

再者，於時刻T0～時刻T1，對選擇記憶胞MC施加之電壓為0 V，未達為了使選擇記憶胞MC成為接通狀態所需之電壓Vhold，因此選擇記憶胞MC為斷開狀態。

於時刻T1之接通動作(步驟S1001)中，控制器15將信號REN、信號SW1N、及信號SW3N設為“H”位準，將信號SW1P、及信號SW3P設為“L”位準。又，控制器15使非選擇區域源極線LSL之電壓維持為電壓VUS，使選擇區域源極線LSL之電壓下降至電壓Vss。

此處，使用圖31，對圖30之時刻T1～時刻T3時之前置放大器121進行說明。圖31係表示圖30之時刻T1～時刻T3時之前置放大器121之電路圖。

如圖31所示，電晶體M2、M3、M6、M7、M25、及M26成為接通狀態。又，電晶體M4及M5成為斷開狀態。藉此，節點N1經由電晶體M6、節點N4、電晶體M7、全域位元線GBL、區域位元線LBL、記憶胞MC、區域源極線LSL、全域源極線GSL接地(例如設為電壓Vss)。其結果，節點N1之電位降低。又，節點N1之電位經由電晶體M2及M3被傳輸至節點N2。因此，節點N2之電位下降，電晶體M1及M24成為接通狀態。區域位元線LBL之電位經由電晶體M1、節點N1、電晶體M24、節點N13、電晶體M25、M26、M6、節點N4、及電晶體M7而上升。

於時刻T2，連接於選擇記憶胞MC之區域位元線LBL之電位成為電壓Vonk，連接於選擇記憶胞MC之區域源極線LSL之電位成為電壓Vss。藉此，對選擇記憶胞MC施加電壓(電壓Vonk－電壓Vss)。於本實施方式中，電壓(電壓Vonk－電壓Vss)之絕對值超過電壓Vth。而且，對選擇記憶胞MC施加之電壓維持為Vonk2(Vhold＜Vonk2)。因此，選擇記憶胞MC成為接通狀態。

再者，對非選擇記憶胞MC及第2半選擇記憶胞MC施加電壓Vss。因此，非選擇記憶胞MC及第2半選擇記憶胞MC維持斷開狀態。又，對第1半選擇記憶胞MC施加電壓(電壓Vonk－電壓VUS)。於本實施方式中，電壓(電壓Vonk－電壓VUS)之絕對值不超過電壓Vth。因此，第1半選擇記憶胞MC維持斷開狀態。以將諸如該電壓(電壓Vonk－電壓VUS)之絕對值不超過電壓Vth的電壓Vonk供給至選擇記憶胞MC之方式設計電晶體M1及M24。

於時刻T2～時刻T3，將選擇記憶胞MC中流通之電流標記為電流Icell_1st2。節點N2之電位成為基於電流Icell_1st2之電壓V1st。

[時刻T3]～[時刻T4]  返回至圖17，繼續說明動作波形。控制器15於時刻T3～時刻T4之寫入“0”之動作(步驟S1002)中，使信號REN、信號SW1N、及信號SW3N下降至“L”位準，使信號SW1P、及信號SW3P上升至“H”位準。又，寫入電路113使選擇區域位元線LBL之電壓升至電壓Vwb(Vonk＜Vwb)，使選擇區域源極線LSL之電壓降至電壓Vss。

藉此，藉由寫入電路113對選擇記憶胞MC寫入“0”資料。

[時刻T4]～  時刻T4以後之動作由於與圖17中所說明之動作相同，故而省略說明。

＜2-4＞效果  使用圖32，對電壓V2nd基於電壓V1st而變化之原理進行說明。圖32表示第2讀出動作時之電晶體M1之特性、第2讀出動作時之電晶體M1及M24之特性、及記憶胞之特性(於2nd READ之時點，選擇記憶胞MC記憶“0”資料，故而於圖32中參考MC_0)的關係。圖32係選擇記憶胞MC為接通狀態時之圖。

然而，於時刻T4以降之動作中，電晶體M25及M26不成為接通狀態。於第1讀出動作時，使用電晶體M1及M24對選擇記憶胞MC供給電壓，但於第2讀出動作時，使用電晶體M1對選擇記憶胞MC供給電壓。亦即，於第2讀出動作時，朝使施加於選擇記憶胞MC之電壓下降之方向偏移。其結果，如圖32所示，第2讀出動作時之電晶體M1之特性(參考M1(2nd READ & V1st_0)及M1(2nd READ & V1st_1))，成為與第2讀出動作時之電晶體M1及M24之特性(參考M1 & M24(2nd READ & V1st_0)及M1 & M24(2nd READ & V1st_1))不同之特性。

若於第2讀出動作時不僅從電晶體M1供給電壓，而且亦從電晶體M24供給電壓，則無法充分地確保電壓V2nd_1N(參考圖中之V2nd_1N(IF))與電壓Vhold之裕量(參考圖中之F1)，電壓V2nd_1N(IF)有可能不低於電壓Vhold。然而，於第2讀出動作時，停止從電晶體M24供給電壓。因此，可充分地確保電壓V2nd_1N與電壓Vhold之裕量(參考圖中之F2)，電壓V2nd_1N可確實地低於電壓Vhold。如此，藉由使用電晶體M24～M26，可調整電壓V2nd。而且，可確實地進行第1實施方式中所說明之動作。

＜3＞變化例  ＜3-1＞變化例1  ＜3-1-1＞構成  再者，上述各實施方式之前置放大器121亦可具備用以使選擇記憶胞MC轉變為接通狀態之電晶體。以下，作為一例，對應用於第1實施方式之情形進行說明。

使用圖33，對變化例1之半導體記憶裝置1之前置放大器121之構成進行說明。圖33係表示變化例1之半導體記憶裝置1之前置放大器121之基本構成的電路圖。

如圖33所示，前置放大器121具備PMOS電晶體M1、M2、M4、M27、NMOS電晶體M3、M5、M6、M7、及電容C1、C2。

電晶體M27之一端被施加電源電壓VDD，另一端連接於全域位元線GBL，閘極電極被供給信號SON。

關於前置放大器121之動作，將於下文中敍述。

＜3-1-2＞讀出動作之具體例  按照圖34之波形圖，對變化例1之半導體記憶裝置1之讀出動作之具體例進行說明。圖34係表示變化例1之半導體記憶裝置1之讀出動作之具體例的波形圖。圖34中示出了圖16所示之步驟、選擇記憶胞MC之狀態(於步驟S1001時記憶“0”資料之情形與於步驟S1001時記憶“1”資料之情形)、以及信號SON、信號CLAMP、區域位元線LBL、區域源極線LSL、信號REN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1P、信號SW1N、信號SW2P、信號SW2N、信號Vshft1、及信號Vshft2之電壓的時間關係。於圖34中，將於步驟S1001時記憶“0”資料時之選擇記憶胞MC記作MC(0)。又，將於步驟S1001時記憶“1”資料時之選擇記憶胞MC記作MC(1)。

再者，圖34所示之電壓係從半導體記憶裝置1之外部傳輸之電壓、或於半導體記憶裝置1之內部(例如控制器15)產生之電壓。而且，信號SON、信號CLAMP、信號REN、信號SEN、信號SEN2、信號LATN、信號LATPB、信號SW1P、信號SW1N、信號SW2P、信號SW2N、信號Vshft1、及信號Vshft2之電壓係從控制器15供給之電壓。

[時刻T0]～[時刻T3]  於時刻T2，控制器15使信號SON成為“L”位準。

此處，使用圖35，對圖34之時刻T2～時刻T3時之前置放大器121進行說明。圖35係表示圖34之時刻T2～時刻T3時之前置放大器121之電路圖。

如圖35所示，電晶體M1、M2、M3、M6、M7、及M27成為接通狀態。又，電晶體M4及M5成為斷開狀態。區域位元線LBL之電位經由電晶體M1、節點N1、電晶體M6、電晶體M27、節點N4、及電晶體M7而上升。

於時刻T2，連接於選擇記憶胞MC之區域位元線LBL之電位成為電壓Vonk，連接於選擇記憶胞MC之區域源極線LSL之電位成為電壓Vss。藉此，對選擇記憶胞MC施加電壓(電壓Vonk－電壓Vss)。於本實施方式中，電壓(電壓Vonk－電壓Vss)之絕對值超過電壓Vth。而且，對選擇記憶胞MC施加之電壓維持為Vonk3(Vhold＜Vonk3)。因此，選擇記憶胞MC成為接通狀態。電壓Vonk可認為由例如電晶體M1及M27產生(或傳輸)。於本實施方式中，以將電壓(電壓Vonk－電壓Vss)之絕對值超過電壓Vth之類的電壓Vonk供給至選擇記憶胞MC之方式設計電晶體M1及M27。又，電壓(電壓Vonk－電壓Vss)係不對選擇記憶胞MC寫入資料之程度之電壓。

再者，對非選擇記憶胞MC及第2半選擇記憶胞MC施加電壓Vss。因此，非選擇記憶胞MC及第2半選擇記憶胞MC維持斷開狀態。又，對第1半選擇記憶胞MC施加電壓(電壓Vonk－電壓VUS)。於本實施方式中，電壓(電壓Vonk－電壓VUS)之絕對值不超過電壓Vth。因此，第1半選擇記憶胞MC維持斷開狀態。以將該電壓(電壓Vonk－電壓VUS)之絕對值不超過電壓Vth之類的電壓Vonk供給至選擇記憶胞MC之方式設計電晶體M1及M27。

而且，選擇記憶胞MC轉變為接通狀態後，控制器15使信號SON成為“H”位準。再者，此時連接於選擇記憶胞MC之區域位元線LBL之電位成為電壓Vonk，連接於選擇記憶胞MC之區域源極線LSL之電位成為電壓Vss。藉此，對選擇記憶胞MC施加電壓(電壓Vonk－電壓Vss)。以該電壓(電壓Vonk－電壓Vss)不低於電壓Vhold之方式設計電晶體M1。

如圖34之時刻T5～所示，於第2讀出動作中，為了使選擇記憶胞MC轉變為接通狀態，控制器15亦使電晶體M27成為接通狀態。

再者，使電晶體M27接通之時間短於使電晶體M1接通之時間。亦即，從電晶體M27對記憶胞MC供給電壓之時間短於從電晶體M1對記憶胞MC供給電壓之時間。

＜3-1-3＞效果  如上所述，藉由設置用以使所選擇之記憶胞MC確實地轉變為接通狀態之電晶體M27，能夠恰當地進行讀出動作。

再者，該電晶體M27亦能應用於第2實施方式中所說明之前置放大器121。

＜3-2＞其他  再者，於上述各實施方式中，對應用第1例作為記憶胞MC之構成之情形進行了說明。然而，於上述各實施方式中，作為記憶胞MC之構成，亦可應用第2例，能夠獲得與應用第1例時相同之效果。

又，於上述各實施方式中，記憶體系統、或半導體記憶裝置亦可分別為封裝體。

又，上述各實施方式中之連接這一術語亦包含中間介置例如電晶體或電阻等其他構件而間接地連接之狀態。

此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為電阻變化元件來記憶資料之MRAM為例進行了說明，但並不限於此。

例如，亦能夠應用於與MRAM相同之電阻變化型記憶體、例如ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCRAM(Phase-change random access memory，相變隨機存取記憶體)等般具有利用電阻變化來記憶資料之元件之半導體記憶裝置。

又，亦能夠應用於如下半導體記憶裝置：不論揮發性記憶體抑或非揮發性記憶體，均具有如下元件，即，藉由伴隨著電流或電壓施加之電阻變化來記憶資料，或者，藉由將伴隨著電阻變化之電阻差轉換為電流差或電壓差來讀出所記憶之資料。

以上，對本發明之實施方式進行了說明，但本發明並不限定於上述實施方式，能夠於不脫離本發明主旨之範圍內進行各種變化而實施。進而，上述實施方式中包含各種階段之發明，藉由將揭示之構成要件適當組合而提取出各種發明。例如，即便從揭示之構成要件中刪除幾個構成要件，只要能獲得規定效果，便可作為發明提取。 [相關申請案]

本申請案享有以日本專利申請案2019-237916號(申請日：2019年12月27日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。

1:半導體記憶裝置 2:記憶體控制器 3:主機 4:記憶體系統 10:周邊電路 11:核心電路 12:行解碼器 13:列解碼器 14:指令位址輸入電路 15:控制器 16:IO電路 21:主機介面 22:資料緩衝器 23:暫存器 24:CPU 25:設備介面 26:ECC電路 110:存取電路 111:記憶胞陣列 112:讀出電路 113:寫入電路 114:頁緩衝器 120:感測放大器單元 121:前置放大器 122:感測放大器 1110:子記憶胞陣列 1111:MAT 1112:行開關電路 1112_1:行開關電路 1112_2:行開關電路 1113:列開關電路 1113_1:列開關電路 1113_2:列開關電路 1221:放大部 1222:比較部 B:非磁性層 C1:電容 C2:電容 CA:指令位址信號 CK:時脈信號 CKE:時脈賦能信號 CLAMP:信號 CS:晶片選擇信號 CSW1:開關 CSW2:開關 DO:信號 DOB:信號 DQ:資料線 F:記憶層(自由層、記憶層) GBL:全域位元線 GSL:全域源極線 I1st:電流 I2nd:電流 Icell_2nd:胞電流 Icell_1st:電流 Icell_1st2:電流 Icell_off:電流 Icell_on:電流 Ifall:電流 Ihold:電流 Ishft1:偏移電流 Iss:電流 Ith1:電流 Ith2:電流 LATN:信號 LATPB:信號 LBL:區域位元線 LSL:區域源極線 M1:PMOS電晶體 M2:PMOS電晶體 M3:NMOS電晶體 M4:PMOS電晶體 M5:NMOS電晶體 M6:NMOS電晶體 M7:NMOS電晶體 M8:PMOS電晶體 M9:PMOS電晶體 M10:PMOS電晶體 M11:PMOS電晶體 M12:PMOS電晶體 M13:PMOS電晶體 M14:NMOS電晶體 M15:NMOS電晶體 M16:NMOS電晶體 M17:NMOS電晶體 M18:NMOS電晶體 M19:NMOS電晶體 M20:NMOS電晶體 M21:NMOS電晶體 M22:NMOS電晶體 M23:NMOS電晶體 M24:PMOS電晶體 M25:PMOS電晶體 M26:NMOS電晶體 MC:記憶胞 N1:節點 N2:節點 N3:節點 N5:節點 N6:節點 N7:節點 N8:節點 N9:節點 N10:節點 N11:節點 N12:節點 P:參考層(釘紮層、固定層) REN:信號 RSW1:開關 RSW2:開關 S:選擇器 SEN:信號 SEN2:信號 SON:信號 SW1N:信號 SW2N:信號 SW3N:信號 SW1P:信號 SW2P:信號 SW3P:信號 T0:時刻 T1:時刻 T2:時刻 T3:時刻 T4:時刻 T5:時刻 T6:時刻 T7:時刻 T8:時刻 T9:時刻 T10:時刻 T20:時刻 T21:時刻 T22:時刻 T23:時刻 T24:時刻 V1st:電壓 V2nd:電壓 V2nd_1F:電壓 V2nd_1N:電壓 VCLAMP:電壓 VDD:電源電壓 Vhold:電壓 Vonk:電壓 Vonk2:電壓 VSHF:電壓 Vshft1:信號 Vshft2:信號 VSHN:電壓 Vss:接地電壓 Vth:電壓 VUS:電壓

圖1係表示包含第1實施方式之半導體記憶裝置之記憶體系統之基本構成的方塊圖。  圖2係表示第1實施方式之半導體記憶裝置之基本構成之方塊圖。  圖3係表示第1實施方式之半導體記憶裝置之核心電路之基本構成的方塊圖。  圖4係表示第1實施方式之半導體記憶裝置之記憶胞陣列之基本構成的方塊圖。  圖5係表示第1實施方式之半導體記憶裝置之讀出電路之基本構成的方塊圖。  圖6係表示第1實施方式之半導體記憶裝置之前置放大器之基本構成的電路圖。  圖7係表示第1實施方式之半導體記憶裝置之放大部之基本構成的電路圖。  圖8係表示第1實施方式之半導體記憶裝置之MAT之基本構成的電路圖。  圖9係表示第1實施方式之半導體記憶裝置之記憶胞之構成之第1例的方塊圖。  圖10係表示第1實施方式之半導體記憶裝置之記憶胞之構成之第2例的方塊圖。  圖11係表示第1實施方式之半導體記憶裝置之記憶胞之選擇器之電流電壓特性的圖。  圖12係表示第1實施方式之半導體記憶裝置之記憶胞之電流電壓特性的圖。  圖13係表示第1實施方式之半導體記憶裝置1之記憶胞MC與電流源之關係的圖。  圖14係表示記憶胞MC之電阻狀態變化與節點NX之電位VNX及電壓Vhold之比較之關係的圖。  圖15係表示於胞電流Icell_2nd小於電流Ihold之情形、及胞電流Icell_2nd大於電流Ihold之情形時對記憶胞MC施加之電壓與時間之關係的圖。  圖16係表示第1實施方式之半導體記憶裝置之選擇記憶胞、半選擇記憶胞、非選擇記憶胞之電路圖。  圖17係用以說明第1實施方式之半導體記憶裝置之讀出動作之流程圖。  圖18係表示圖17之時刻T1～時刻T3時之前置放大器之電路圖。  圖19係表示第1讀出動作時之電晶體M1之特性與記憶胞之特性之關係的圖。  圖20係表示圖17之時刻T3～時刻T4時之前置放大器之電路圖。  圖21係表示圖17之時刻T4～時刻T6時之前置放大器之電路圖。  圖22係表示第2讀出動作時之電晶體M1之特性與記憶胞之特性之關係的圖。  圖23係表示圖17之時刻T6～時刻T8、且電壓V1st為電壓V1st_0時之前置放大器之電路圖。  圖24係表示選擇器S之電流電壓特性之曲線圖。  圖25表示第2讀出動作時之電晶體M1之特性與記憶胞之特性之關係。  圖26係表示電壓V1st相關之電流I1st與電壓V2nd相關之電流I2nd之關係的圖。  圖27係表示圖17之時刻T8～時之放大部之電路圖。  圖28係表示第2讀出動作時之電晶體M1之特性與記憶胞之特性之關係的圖。  圖29係表示第2實施方式之半導體記憶裝置之前置放大器之基本構成的電路圖。  圖30係表示第2實施方式之半導體記憶裝置之讀出動作之具體例的波形圖。  圖31係表示圖30之時刻T1～時刻T3時之前置放大器121之電路圖。  圖32係表示第2讀出動作時之電晶體M1之特性、第2讀出動作時之電晶體M1及M24之特性、以及記憶胞之特性之關係的圖。  圖33係表示變化例1之半導體記憶裝置之前置放大器之基本構成的電路圖。  圖34係表示變化例1之半導體記憶裝置之讀出動作之具體例的波形圖。  圖35係表示圖34之時刻T2～時刻T3時之前置放大器之電路圖。

CLAMP:信號

LATN:信號

LATPB:信號

LBL:區域位元線

LSL:區域源極線

MC:記憶胞

REN:信號

SEN:信號

SEN2:信號

SW1N:信號

SW2N:信號

SW1P:信號

SW2P:信號

T0:時刻

T1:時刻

T2:時刻

T3:時刻

T4:時刻

T5:時刻

T6:時刻

T7:時刻

T8:時刻

T9:時刻

T10:時刻

VCLAMP:電壓

Vhold:電壓

Vonk:電壓

Vonk2:電壓

VSHF:電壓

Vshft1:信號

Vshft2:信號

VSHN:電壓

Vss:接地電壓

Vth:電壓

VUS:電壓

Claims (5)

1. 一種半導體記憶裝置，其具備記憶胞及第1電路，  上述記憶胞具備開關元件及電阻變化元件，  上述第1電路將上述記憶胞設為接通狀態，且  對經設為接通狀態之上述記憶胞進行第1讀出，  產生基於上述第1讀出之第1電壓，  對經進行上述第1讀出之上述記憶胞寫入第1資料後，將上述記憶胞設為接通狀態，  當上述記憶胞於上述第1讀出動作時記憶有上述第1資料時，維持接通狀態進行第2讀出，  當上述記憶胞於上述第1讀出動作時記憶有與上述第1資料不同之第2資料時，至少一度從接通狀態轉變為斷開狀態後再進行上述第2讀出，  產生基於上述第2讀出之第2電壓，  基於上述第1電壓及上述第2電壓，對上述第1讀出時上述記憶胞中記憶之資料進行判定。
2. 如請求項1之半導體記憶裝置，其中  上述記憶胞  當對上述記憶胞施加之電壓之絕對值超過第3電壓時，從斷開狀態轉變為接通狀態，  於接通狀態下，當對上述記憶胞施加之電壓之絕對值未達第4電壓時，從接通狀態轉變為斷開狀態。
3. 如請求項2之半導體記憶裝置，其中上述第1電路當上述記憶胞於上述第1讀出動作時記憶有與上述第1資料不同之第2資料時，對上述記憶胞施加之電壓未達第4電壓。
4. 如請求項1之半導體記憶裝置，其中上述第1電路具備電晶體，上述電晶體於對經進行上述第1讀出之上述記憶胞寫入第1資料後，將上述記憶胞設為接通狀態時，基於上述第1電壓對上述記憶胞供給電壓。
5. 如請求項1之半導體記憶裝置，其中上述第1電路當上述記憶胞於上述第1讀出動作時記憶有與上述第1資料不同之第2資料時，反覆進行接通狀態與斷開狀態之轉變。

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