TW202119722A

TW202119722A - 具有靜電放電保護機制的積體電路

Info

Publication number: TW202119722A
Application number: TW109135417A
Authority: TW
Inventors: 趙傳珍; 白景堯
Original assignee: 立積電子股份有限公司
Priority date: 2019-11-01
Filing date: 2020-10-14
Publication date: 2021-05-16
Also published as: TWI739629B

Abstract

積體電路包括訊號焊墊，用以在正常模式接收輸入訊號，及用以在靜電放電模式接收靜電放電訊號；內部電路，用以在正常模式處理輸入訊號；可變阻抗電路，具有第一端耦接訊號焊墊，第二端耦接內部電路，可變阻抗電路用以在正常模式及靜電放電模式於訊號焊墊與內部電路之間分別提供低阻抗路徑及高阻抗路徑；以及開關電路，具有第一端耦接可變阻抗電路的控制端，第二端耦接參考電壓端，以及控制端用以接收節點電壓，開關電路用以在正常模式使可變阻抗電路的控制端具有第一特定電壓，以及用以在靜電放電模式使可變阻抗電路的控制端為電性浮接。

Description

具有靜電放電保護機制的積體電路

本發明係指一種具有靜電放電（electrostatic discharge，ESD）保護機制的積體電路（integrated circuit，IC），尤指一種具有靜電放電保護機制及較小電路面積與寄生電容的積體電路。

靜電放電（electrostatic discharge，ESD）防護能力測試是用於評估積體電路（integrated circuit，IC）之可靠度（reliability）。為避免過大的靜電放電訊號（ESD signal）進入IC的內部電路而造成損壞，在IC中，通常會設置靜電放電保護裝置（ESD protection device）以對ESD訊號提供放電路徑。然而，ESD保護裝置的導通電阻與ESD訊號所產生的電壓恐會超過內部電路可承受的最大電壓，進而損壞內部電路。因此，習知技術通常透過增加ESD保護裝置的電路尺寸（如增加為原尺寸的3倍），以降低ESD保護裝置的導通電阻並提升ESD保護裝置的ESD訊號放電能力。

但是，增加ESD保護裝置的電路尺寸不但會佔據IC更多的電路面積，且也需較高的生產成本。此外，較大電路尺寸的ESD保護裝置相對存在較大的寄生電容，導致內部電路的切換速度降低。有鑑於此，習知技術實有改進之必要。

因此，本發明之主要目的即在於提供一種可具有靜電放電保護機制及較小電路面積與寄生電容的積體電路。

本發明揭露一種積體電路，具有靜電放電保護機制，包括一訊號焊墊，用以在一正常模式接收一輸入訊號，以及用以在一靜電放電模式接收一靜電放電訊號；一內部電路，用以在該正常模式處理該輸入訊號；一可變阻抗電路，具有一第一端耦接該訊號焊墊，一第二端耦接該內部電路，以及一控制端，該可變阻抗電路用以在該正常模式於該訊號焊墊與該內部電路之間提供一低阻抗路徑，以及用以在該靜電放電模式於該訊號焊墊與該內部電路之間提供一高阻抗路徑；以及一開關電路，具有一第一端耦接該可變阻抗電路的該控制端，一第二端耦接一參考電壓端，以及一控制端用以接收一節點電壓，該開關電路用以在該正常模式使該可變阻抗電路的該控制端具有一第一特定電壓，以及用以在該靜電放電模式使該可變阻抗電路的該控制端為電性浮接。

請參考第1圖，第1圖為本發明實施例一積體電路（integrated circuit，IC）10之示意圖。IC 10具有靜電放電（electrostatic discharge，ESD）保護機制，IC 10包括訊號焊墊100、內部電路102、可變阻抗電路104以及開關電路106。訊號焊墊100可用以在正常模式（normal mode）接收輸入訊號，以及可用以在靜電放電模式（ESD mode）接收靜電放電訊號（ESD signal）。輸入訊號可以是直流電壓或交流電壓，ESD訊號可以是ESD電流或ESD電壓。內部電路102可用以在正常模式處理輸入訊號。可變阻抗電路104具有第一端耦接訊號焊墊100，第二端耦接內部電路102，以及控制端。可變阻抗電路104可用以在正常模式於訊號焊墊100與內部電路102之間提供低阻抗路徑，以及可用以在ESD模式於訊號焊墊100與內部電路102之間提供高阻抗路徑。開關電路106具有第一端耦接可變阻抗電路104的控制端，第二端耦接參考電壓端，以及控制端用以接收節點電壓Vn。開關電路106可用以在正常模式使可變阻抗電路104的控制端具有第一特定電壓，以及可用以在ESD模式使可變阻抗電路106的控制端為電性浮接（electrically floating）。此外，參考電壓Vref可施加於參考電壓端，參考電壓Vref可為接地電壓（如0伏特）或其它具有低電壓準位的固定電壓。

節點A可形成於訊號焊墊100與可變阻抗電路104的第一端之間。節點B可形成於可變阻抗電路104的第二端與內部電路102之間。換句話說，在正常模式下，可變阻抗電路104於節點A與節點B之間提供的低阻抗路徑相當於是對輸入訊號提供從訊號焊墊100至內部電路102的傳輸路徑，以使內部電路102可正常接收並處理輸入訊號。另一方面，在ESD模式下，可變阻抗電路104於節點A與節點B之間提供的高阻抗路徑相當於是增加ESD訊號從訊號焊墊100傳輸至內部電路102的難度（如高阻抗路徑相當於是用以為內部電路102提供額外的承受ESD訊號之能力，進而阻擋ESD訊號進入內部電路102），使得ESD訊號在節點A到節點B之間大幅降低，因此ESD訊號將不易直接進入內部電路102，從而避免內部電路102被損壞。如此一來，本發明可適當設計電路以在正常模式下不影響內部電路102的運作，且在ESD模式下能降低ESD訊號對內部電路102的影響。此外，本發明還可透過適當設計可變阻抗電路104的電路尺寸，以具有較小電路面積（如可變阻抗電路104在IC 10的整體電路面積中所佔比例為小於0.5%）及寄生電容。較小的寄生電容有利於在正常模式下維持輸入訊號的完整性以及可改善對內部電路102的切換速度的影響。

詳細來說，在正常模式，節點電壓Vn與開關電路106之第一端的電壓或第二端的電壓之電壓差之絕對值大於開關電路106的閾值電壓（threshold voltage）的絕對值，使開關電路106為導通狀態。導通的開關電路106可使可變阻抗電路104的控制端為電性耦接參考電壓端以具有第一特定電壓（如接近參考電壓端上的參考電壓Vref），可變阻抗電路104從而提供低阻抗路徑。另一方面，在ESD模式，節點電壓Vn與開關電路106之第一端的電壓或第二端的電壓之電壓差之絕對值小於開關電路106的閾值電壓的絕對值，使開關電路106為截止狀態。截止的開關電路106可使可變阻抗電路104的控制端為電性浮接，可變阻抗電路104從而提供高阻抗路徑。值得注意的是，節點電壓Vn可與內部電路102的電源啟閉狀態有關或可由其它電路提供。本領域具通常知識者當可據以進行修飾或變化，而不限於此。

具體而言，請參考第2圖，第2圖為本發明實施例另一IC 20之示意圖。可變阻抗電路104可包括至少一開關。值得注意的是，開關的數量與IC 20的ESD保護能力有關。也就是說，可變阻抗電路104在設計上具有彈性。進一步而言，可設計開關的數量與IC 20的ESD保護能力之間的關係為正相關。第2圖的實施例以可變阻抗電路104包括n個開關SW1～SWn為例進行說明。n個開關SW1～SWn可以形成堆疊（stack）結構。詳細來說，開關SWi具有第一端耦接可變阻抗電路104的第一端，第二端耦接可變阻抗電路104的第二端，以及控制端耦接可變阻抗電路104的控制端。開關SW1具有第一端耦接可變阻抗電路104的第一端，第二端耦接開關SWi的第一端，以及控制端耦接可變阻抗電路104的控制端。開關SWn具有第一端耦接開關SWi的第二端，第二端耦接可變阻抗電路104的該第二端，以及控制端耦接可變阻抗電路104的控制端。變數n及i為正整數，1

i

n。開關SW1～SWn各者可包括P通道金屬氧化物半導體（P-channel metal oxide semiconductor，PMOS）電晶體、P通道場效電晶體（P-channel field effect transistor，PFET）或假晶高速電子移動電晶體（pseudomorphic high electron mobility transistor，pHEMT）。此外，本發明可透過選用具有較小尺寸的PMOS電晶體、PFET或pHEMT，以使可變阻抗電路104具有較小的電路面積及寄生電容。第2圖的實施例是以開關SW1～SWn各者包括PMOS電晶體為例進行說明。開關SW1～SWn的第一端可為PMOS電晶體的汲極與源極之一，第二端可為PMOS電晶體的汲極與源極之另一，以及控制端可為PMOS電晶體的閘極。

如第2圖所示，開關電路106的控制端耦接內部電路102，節點電壓Vn與內部電路102的電源啟閉狀態有關。開關電路106可包括PMOS電晶體或N通道金屬氧化物半導體（N-channel metal oxide semiconductor，NMOS）電晶體。第2圖的實施例以開關電路106包括NMOS電晶體Mn為例進行說明。開關電路106的第一端可為NMOS電晶體Mn的汲極，第二端可為NMOS電晶體Mn的源極，以及控制端可為NMOS電晶體Mn的閘極。

在正常模式，內部電路102為電源開啟（power on）狀態，以使節點電壓Vn具有第二特定電壓。亦即，參考電壓Vdd施加於內部電路102之高準位參考電壓端，及參考電壓Vref施加於內部電路102之低準位參考電壓端，用以對內部電路102供電，使內部電路102可正常運作（如用以處理輸入訊號）。與內部電路102的電源開啟狀態有關的節點電壓Vn因內部電路102的運作而具有第二特定電壓，使得節點電壓Vn與NMOS電晶體Mn之源極的電壓之電壓差（又或是NMOS電晶體Mn之閘源極電壓差）之絕對值大於NMOS電晶體Mn的閾值電壓的絕對值，從而使NMOS電晶體Mn為導通狀態。如此一來，開關SW1～SWn之控制端為電性耦接至具有參考電壓Vref之參考電壓端而具有較低電壓準位，開關SW1～SWn因此為導通狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供低阻抗路徑。

另一方面，在ESD模式，內部電路102為電源關閉（power off）狀態，以使節點電壓Vn具有浮接電壓。亦即，參考電壓Vdd未施加於內部電路102之高準位參考電壓端，及參考電壓Vref未施加於內部電路102之低準位參考電壓端，內部電路102的高準位參考電壓端及低準位參考電壓端為電性浮接，內部電路102因而未被供電。與內部電路102的電源關閉狀態有關之節點電壓Vn因內部電路102未被供電而具有浮接電壓，使得節點電壓Vn與NMOS電晶體Mn之源極的電壓之電壓差（又或是NMOS電晶體Mn之閘源極電壓差）之絕對值小於NMOS電晶體Mn的閾值電壓的絕對值，從而使NMOS電晶體Mn為截止狀態。如此一來，開關SW1～SWn之控制端為電性浮接，開關SW1～SWn因此為截止狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供高阻抗路徑。其中，浮接電壓可具有不特定電壓。

值得注意的是，在其它實施例中，當開關電路106包括PMOS電晶體時，開關電路106的第一端可為PMOS電晶體的源極，第二端可為PMOS電晶體的汲極，以及控制端可為PMOS電晶體的閘極。在正常模式下，節點電壓Vn亦因內部電路102的運作而具有第二特定電壓，使得節點電壓Vn與PMOS電晶體之源極的電壓之電壓差（又或是PMOS電晶體之源閘極電壓差）之絕對值大於PMOS電晶體的閾值電壓的絕對值，從而使PMOS電晶體為導通狀態。如此一來，開關SW1～SWn之控制端為電性耦接至具有參考電壓Vref之參考電壓端而具有較低電壓準位，開關SW1～SWn因此為導通狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供低阻抗路徑。另外，在ESD模式下，節點電壓Vn亦因內部電路102未被供電而具有浮接電壓，使得節點電壓Vn與PMOS電晶體之源極的電壓之電壓差（又或是PMOS電晶體之源閘極電壓差）之絕對值小於PMOS電晶體的閾值電壓的絕對值，從而使PMOS電晶體為截止狀態。如此一來，開關SW1～SWn之控制端為電性浮接，開關SW1～SWn因此為截止狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供高阻抗路徑。

具體而言，請參考第3圖，第3圖為本發明實施例另一IC 30之示意圖。IC 30與第2圖所示之IC 20大致相似，因此結構與功能相似之元件以相同符號表示，IC 30與IC 20之主要差別在於，IC 30還包括靜電放電偵測電路（ESD detection circuit）300，用以根據輸入訊號或ESD訊號產生節點電壓Vn。詳細來說，ESD偵測電路300具有第一端耦接於訊號焊墊100與可變阻抗電路104的第一端之間，第二端耦接參考電壓端，以及輸出端耦接開關電路106的控制端，用以輸出節點電壓Vn。第3圖的實施例以開關電路106包括NMOS電晶體Mn為例進行說明。在此情況下，ESD偵測電路300可包括電阻Res及電容Cap。電阻Res具有第一端耦接ESD偵測電路300的第一端，以及第二端耦接ESD偵測電路300的輸出端。電容Cap具有第一端耦接電阻Res的第二端，以及第二端耦接ESD偵測電路300的第二端。其中，可設計電阻Res與電容Cap的時間常數（time constant）大於ESD訊號的脈寬（pulse width）且小於輸入訊號的切換時間（如電阻Res與電容Cap的時間常數可設計為大於100 ns 且小於300 ns）。在其它實施例中，在內部電路102本身具有串聯於節點A與參考電壓端之間的電阻與電容的情況下，則可將其作為ESD偵測電路，也即開關電路106的控制端將與內部電路102耦接，並與內部電路102內的其它元件共用電阻與電容，而不需於內部電路102的外部再額外設置電阻Res與電容Cap。

在正常模式，輸入訊號會從訊號焊墊100經過節點A，由於設計電阻Res與電容Cap的時間常數小於輸入訊號的切換時間，電容Cap對輸入訊號而言相當於斷路（open circuit），使得節點電壓Vn被拉升至接近節點A上的電壓，節點電壓Vn與NMOS電晶體Mn之源極的電壓之電壓差（又或是NMOS電晶體Mn之閘源極電壓差）之絕對值大於NMOS電晶體Mn的閾值電壓的絕對值，從而使NMOS電晶體Mn為導通狀態。如此一來，開關SW1～SWn之控制端耦接至具有參考電壓Vref之參考電壓端而具有較低電壓準位，開關SW1～SWn因此為導通狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供低阻抗路徑。在ESD模式，ESD訊號會從訊號焊墊100經過節點A，電容Cap對高頻的ESD訊號而言相當於短路（short circuit），使得節點電壓Vn被拉低至接近參考電壓端上的參考電壓Vref，或者說，由於設計電阻Res與電容Cap的時間常數大於ESD訊號的脈寬，而使得節點電壓Vn在ESD訊號的脈寬時間內被拉低至接近參考電壓端上的參考電壓Vref。因此，節點電壓Vn與NMOS電晶體Mn之源極的電壓之電壓差（又或是NMOS電晶體Mn之閘源極電壓差）之絕對值小於NMOS電晶體Mn的閾值電壓的絕對值，從而使NMOS電晶體Mn為截止狀態。如此一來，開關SW1～SWn之控制端為電性浮接，開關SW1～SWn因而為截止狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供高阻抗路徑。

另一方面，請參考第4圖，第4圖為本發明實施例另一IC 40之示意圖。IC 40與第3圖所示之IC 30大致相似，因此結構與功能相似之元件以相同符號表示，IC 40與IC 30之主要差別在於，第4圖的實施例以開關電路106包括PMOS電晶體Mp為例進行說明。而IC 40所包括之ESD偵測電路400外部連結方式與ESD偵測電路300相似，惟所包含之元件不同。在開關電路106包括PMOS電晶體Mp的情況下，ESD偵測電路400可包括至少一二極體以及阻抗元件Z。值得注意的是，二極體的數量與輸入訊號的操作電壓有關。進一步而言，可設計至少一二極體之整體導通電壓大於輸入訊號在正常模式下的操作電壓。阻抗元件Z可包括電感及/或電阻。也就是說，ESD偵測電路400在設計上具有彈性。第4圖的實施例以ESD偵測電路400包括m個二極體D1～Dm，且阻抗元件Z包括電阻為例進行說明。m個二極體D1～Dm可以形成堆疊結構。詳細來說，二極體Dj具有第一端耦接ESD偵測電路400的第一端，以及第二端耦接ESD偵測電路400的輸出端。二極體D1具有第一端耦接ESD偵測電路400的第一端，以及第二端耦接二極體Dj的第一端。二極體Dm具有第一端耦接二極體Dj的第二端，以及第二端耦接ESD偵測電路400的輸出端。阻抗元件Z具有第一端耦接二極體Dm的第二端，以及第二端耦接ESD偵測電路400的第二端。其中，變數m及j為正整數，1

j

m。然而，當ESD偵測電路400僅包括二極體Dj及阻抗單元Z時，則阻抗單元Z的第一端耦接二極體Dj的第二端。二極體D1～Dm的第一端可為陽極，第二端可為陰極。在其它實施例中，亦可使用以二極體形式連接（diode connected）的電晶體取代ESD偵測電路400內的至少一二極體D1～Dm。此外，在其它實施例中，在內部電路102本身具有串聯於節點A與參考電壓端之間的至少一二極體與阻抗元件的情況下，則可將其作為ESD偵測電路，也即開關電路106的控制端將與內部電路102耦接，並與內部電路102內的其它元件共用至少一二極體與阻抗元件，而不需於內部電路102的外部再額外設置至少一二極體D1～Dm與阻抗元件Z。

在正常模式，輸入訊號會從訊號焊墊100經過節點A，由於設計二極體D1～Dm之整體導通電壓大於輸入訊號在正常模式下的操作電壓，也就是說，節點A上的電壓會小於二極體D1～Dm之整體導通電壓，因此二極體D1～Dm為截止狀態，使得節點電壓Vn為接近參考電壓端上的參考電壓Vref，節點電壓Vn與PMOS電晶體Mp之源極的電壓之電壓差（又或是PMOS電晶體Mp之源閘極電壓差）之絕對值大於PMOS電晶體Mp的閾值電壓的絕對值，從而使PMOS電晶體Mp為導通狀態。如此一來，開關SW1～SWn之控制端耦接至具有參考電壓Vref之參考電壓端而具有較低電壓準位，開關SW1～SWn因而為導通狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供低阻抗路徑。在ESD模式，ESD訊號會從訊號焊墊100經過節點A，節點A上的電壓會大於二極體D1～Dm之整體導通電壓，因此二極體D1～Dm為導通狀態，使得節點電壓Vn可視為節點A上的電壓減去二極體D1～Dm之整體導通電壓，節點電壓Vn與PMOS電晶體之源極的電壓之電壓差（又或是PMOS電晶體Mp之源閘極電壓差）之絕對值小於PMOS電晶體的閾值電壓的絕對值為，從而使PMOS電晶體Mp為截止狀態。如此一來，開關SW1～SWn之控制端為電性浮接，開關SW1～SWn因而為截止狀態，可變阻抗電路104便可於訊號焊墊100與內部電路102之間提供高阻抗路徑。

請參考第5圖，第5圖為本發明實施例另一IC 50之示意圖。IC 50與第1圖所示之IC 10大致相似，因此結構與功能相似之元件以相同符號表示，IC 50與IC 10之主要差別在於，IC 50另包括ESD偵測電路500以及靜電放電保護裝置（ESD protection device）502。ESD偵測電路500可以第3圖所示之ESD偵測電路300或第4圖所示之ESD偵測電路400實現，於此不再贅述以求簡潔。ESD保護裝置502具有第一端耦接於訊號焊墊100與ESD偵測電路500的第一端之間（或者說ESD保護裝置502第一端耦接於節點A），以及第二端耦接參考電壓端。ESD保護裝置502用以在ESD模式提供ESD訊號放電路徑。進一步而言，ESD訊號放電路徑是用以將ESD訊號分流（shunt）到參考電壓端，以減少ESD訊號的強度。換言之，在ESD模式下，IC 50的結構不僅可透過ESD保護裝置502將ESD訊號分流到參考電壓端，還可透過可變阻抗電路104提供的高阻抗路徑使ESD訊號更加不易直接進入內部電路102（如高阻抗路徑相當於是用以為內部電路102提供額外的承受ESD保護裝置502的導通電阻與ESD訊號所產生的電壓之能力，進而阻擋ESD訊號進入內部電路102）。亦即，ESD保護裝置502與可變阻抗電路104可用以對內部電路102提供雙層ESD保護機制，有利於提升IC 50的ESD保護能力。值得注意的是，在上述實施例中，是透過可變阻抗電路104提供的高阻抗路徑來降低ESD訊號進入內部電路102，而可不增加ESD保護裝置502之電路尺寸。因此，相較於習知技術透過增加ESD保護裝置之電路尺寸（如增加為原尺寸的3倍）的做法，可變阻抗電路104（如尺寸為ESD保護裝置502的0.3倍）與ESD保護裝置502可具有較小的整體電路面積（如為ESD保護裝置502的1.3倍），且相對存在較小的寄生電容。在其它實施例中，可不額外設置ESD偵測電路500，而是將開關電路106的控制端耦接內部102，以使節點電壓Vn與內部電路102的電源啟閉狀態有關，亦或是節點電壓Vn可由內部電路102內的元件提供。此外，節點電壓Vn亦可由其它電路提供。

詳細來說，請參考第6圖，第6圖為本發明實施例第5圖所示之IC 50之電路示意圖。IC 50與第3圖所示之IC 30大致相似，因此結構與功能相似之元件以相同符號表示，IC 50與IC 30之主要差別在於，IC 50還包括ESD保護裝置502，且ESD保護裝置502係以電阻、電容、反向器及NMOS電晶體結構實現。在ESD模式，電阻、電容及反向器用以控制NMOS電晶體為導通狀態，以提供ESD訊號放電路徑。第6圖之電路操作為本領域通常知識者所熟知，於此不再贅述以求簡潔。此外，請參考第7圖至第10圖，第7圖至第10圖為本發明實施例第6圖所示之ESD保護裝置502之變化實施例。如第7圖至第10圖所示，ESD保護裝置502之電路結構可分別以矽控整流器（Silicon-Controlled Rectifier，SCR）結構、MOS電晶體結構、二極體結構以及電感實現，用以在ESD模式提供ESD訊號放電路徑。第7圖至第10圖之電路操作為本領域通常知識者所熟知，於此不再贅述以求簡潔。

綜上所述，本發明可適當設計電路以在正常模式形成低阻抗路徑阻，使內部電路可正常接收並處理輸入訊號，而不影響內部電路的運作。並可在ESD模式形成高阻抗路徑，以降低ESD訊號對內部電路102的影響。此外，本發明可透過適當設計可變阻抗電路的電路尺寸以及其所包括的開關數量，以具有較小電路面積及寄生電容，不但設計上較為簡單、也較具有彈性，且生產成本較低。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10,20,30,40,50:積體電路 100:訊號焊墊 102:內部電路 104:可變阻抗電路 106:開關電路 300,400,500:靜電放電偵測電路 502:靜電放電保護裝置 A,B:節點 Cap:電容 D1~Dm:二極體 Mn:NMOS電晶體 Mp:PMOS電晶體 Res:電阻 SW1~SWn:開關 Vn:節點電壓 Vref,Vdd:參考電壓 Z:阻抗元件

第1圖為本發明實施例一積體電路之示意圖。第2圖為本發明實施例另一積體電路之示意圖。第3圖為本發明實施例另一積體電路之示意圖。第4圖為本發明實施例另一積體電路之示意圖。第5圖為本發明實施例另一積體電路之示意圖。第6圖為本發明實施例第5圖所示之積體電路之電路示意圖。第7圖至第10圖為本發明實施例第6圖所示之一靜電放電保護裝置之變化實施例。

10:積體電路

100:訊號焊墊

102:內部電路

104:可變阻抗電路

106:開關電路

A,B:節點

Vref:參考電壓

Vn:節點電壓

Claims

一種積體電路，具有靜電放電（electrostatic discharge，ESD）保護機制，包括：一訊號焊墊，用以在一正常模式接收一輸入訊號，以及用以在一靜電放電模式接收一靜電放電訊號；一內部電路，用以在該正常模式處理該輸入訊號；一可變阻抗電路，具有一第一端耦接該訊號焊墊，一第二端耦接該內部電路，以及一控制端，該可變阻抗電路用以在該正常模式於該訊號焊墊與該內部電路之間提供一低阻抗路徑，以及用以在該靜電放電模式於該訊號焊墊與該內部電路之間提供一高阻抗路徑；以及一開關電路，具有一第一端耦接該可變阻抗電路的該控制端，一第二端耦接一參考電壓端，以及一控制端用以接收一節點電壓，該開關電路用以在該正常模式使該可變阻抗電路的該控制端具有一第一特定電壓，以及用以在該靜電放電模式使該可變阻抗電路的該控制端為電性浮接（electrically floating）。
如申請專利範圍第1項所述之積體電路，其中在該正常模式，該節點電壓與該開關電路之該第一端的一電壓或該第二端的一電壓之一電壓差之一絕對值大於該開關電路的一閾值電壓的一絕對值，使該開關電路為導通狀態。
如申請專利範圍第2項所述之積體電路，其中該可變阻抗電路的該控制端為電性耦接該參考電壓端以具有該第一特定電壓。
如申請專利範圍第1項所述之積體電路，其中在該靜電放電模式，該節點電壓與該開關電路之該第一端的一電壓或該第二端的一電壓之一電壓差之一絕對值小於該開關電路的一閾值電壓的一絕對值，使該開關電路為截止狀態。
如申請專利範圍第4項所述之積體電路，其中該節點電壓具有一浮接電壓。
如申請專利範圍第1項所述之積體電路，其中該開關電路的該控制端耦接該內部電路，該節點電壓與該內部電路的一電源啟閉狀態有關。
如申請專利範圍第6項所述之積體電路，其中在該正常模式，該內部電路為一電源開啟（power on）狀態，以使該節點電壓為具有一第二特定電壓；以及在該靜電放電模式，該內部電路為一電源關閉（power off）狀態，以使該節點電壓具有一浮接電壓。
如申請專利範圍第1項所述之積體電路，還包括：一第一靜電放電偵測電路，用以根據該輸入訊號或該靜電放電訊號產生該節點電壓。
如申請專利範圍第8項所述之積體電路，其中該第一靜電放電偵測電路具有一第一端耦接於該訊號焊墊與該可變阻抗電路的該第一端之間，一第二端耦接該參考電壓端，以及一輸出端耦接該開關電路的該控制端，用以輸出該節點電壓。
如申請專利範圍第9項所述之積體電路，其中該開關電路包括一PMOS電晶體，該第一靜電放電偵測電路包括：至少一第一二極體，具有一第一端耦接該第一靜電放電偵測電路的該第一端，以及一第二端耦接該第一靜電放電偵測電路的該輸出端；以及一第一阻抗元件，具有一第一端耦接該至少一第一二極體的該第二端，以及一第二端耦接該第一靜電放電偵測電路的該第二端。
如申請專利範圍第9項所述之積體電路，其中該開關電路包括一NMOS電晶體，該第一靜電放電偵測電路包括：一第一電阻，具有一第一端耦接該第一靜電放電偵測電路的該第一端，以及一第二端耦接該第一靜電放電偵測電路的該輸出端；以及一第一電容，具有一第一端耦接該第一電阻的該第二端，以及一第二端耦接該第一靜電放電偵測電路的該第二端。
如申請專利範圍第11項所述之積體電路，其中該第一電阻與該第一電容的一時間常數大於該靜電放電訊號的一脈寬且小於該輸入訊號的一切換時間。
如申請專利範圍第1項所述之積體電路，其中該可變阻抗電路包括至少一開關，該至少一開關中的一第一開關具有一第一端耦接該可變阻抗電路的該第一端，一第二端耦接該可變阻抗電路的該第二端，以及一控制端耦接該可變阻抗電路的該控制端。
如申請專利範圍第13項所述之積體電路，其中該至少一開關中的一第二開關，具有一第一端耦接該第一開關的該第二端，一第二端耦接該可變阻抗電路的該第二端，以及一控制端耦接該可變阻抗電路的該控制端。
如申請專利範圍第13項所述之積體電路，其中該第一開關包括一PMOS電晶體、一PFET或一pHEMT。
如申請專利範圍第15項所述之積體電路，其中該開關電路包括一PMOS電晶體或一NMOS電晶體。
如申請專利範圍第16項所述之積體電路，還包括：一第二靜電放電偵測電路，具有一第一端耦接該訊號焊墊與該可變阻抗電路的該第一端，一第二端耦接該參考電壓端，以及一輸出端耦接該開關電路的該控制端，用以輸出該節點電壓。
如申請專利範圍第17項所述之積體電路，其中該開關電路包括該PMOS電晶體，該第二靜電放電偵測電路包括：至少一第二二極體，具有一第一端耦接該第二靜電放電偵測電路的該第一端，以及一第二端耦接該第二靜電放電偵測電路的該輸出端；以及一第二阻抗元件，具有一第一端耦接該至少一第二二極體的該第二端，以及一第二端耦接該第二靜電放電偵測電路的該第二端。
如申請專利範圍第17項所述之積體電路，其中該開關電路包括該NMOS電晶體，該第二靜電放電偵測電路包括：一第二電阻，具有一第一端耦接該第二靜電放電偵測電路的該第一端，以及一第二端耦接該第二靜電放電偵測電路的該輸出端；以及一第二電容，具有一第一端耦接該第二電阻的該第二端，以及一第二端耦接該第二靜電放電偵測電路的該第二端。
如申請專利範圍第17項所述之積體電路，其中該積體電路還包括：一靜電放電保護裝置，具有一第一端耦接於該訊號焊墊與該第二靜電放電偵測電路的該第一端之間，以及一第二端耦接該參考電壓端，該靜電放電保護裝置用以在該靜電放電模式提供一靜電放電訊號放電路徑。