TW202118007A - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一基底、一第一半導體單元、一第二半導體單元以及一第三半導體單元，該第一半導體單元劇有一第一臨界電壓並包括在該基底中的一第一隔離堆疊，該第二半導體單元具有一第二臨界電壓並包括在該基底中的一第二隔離堆疊，該第三半導體單元具有一第三臨界電壓並包括在該基底中的一第三隔離堆疊。該第一臨界電壓、該第二臨界電壓以及該第三臨界電壓均相互不同。該第一隔離堆疊的一厚度不同於該第二隔離堆疊的一厚度與該第三隔離堆疊的一厚度。該第二隔離堆疊的該厚度不同於該第三隔離堆疊的該厚度。

Description

半導體元件及其製備方法
本申請案主張2019年10月21日申請之美國正式申請案第16/658,949號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有多個臨界電壓的半導體元件，以及具有該多個臨界電壓的該半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。此外，產生半導體元件之更複雜精密設計的需求。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；一第一半導體單元，具有一第一臨界電壓，並包括位在該基底中的一第一隔離堆疊；一第二半導體單元，具有一第二臨界電壓，並包括位在該基底中的一第二隔離堆疊；以及一第三半導體單元，具有一第三臨界電壓，並包括位在該基底中的一第三隔離堆疊。該第一臨界電壓、該第二臨界電壓以及該第三臨界電壓均相互不同。該第一隔離堆疊的一厚度不同於該第二隔離堆疊的一厚度與該第三隔離堆疊的一厚度。該第二隔離堆疊的該厚度不同於該第三隔離堆疊的該厚度。
在本揭露的一些實施例中，該第一隔離堆疊包括一第一下隔離層，朝內位在該基底中；而該第三隔離堆疊包括一第三下隔離層以及一第三上隔離層，該第三下隔離層朝內位在該基底中，該第三上隔離層位在該第三下隔離層上。
在本揭露的一些實施例中，該第二隔離堆疊包括一第二下隔離層、一第二中間隔離層以及一第二上隔離層，該第二下隔離層朝內位在該基底中，該第二中間隔離層位在該第二下隔離層上，而該第二上隔離層位在該第二中間隔離層上。
在本揭露的一些實施例中，該第一半導體單元還包括一第一下導電層，位在該第一下隔離層上，而該第一下導電層具有一厚度，介於10Å到200Å之間。
在本揭露的一些實施例中，該第一半導體單元還包括一第一上導電層，位在該第一下導電層上，而該第一上導電層具有一厚度，介於10Å到100Å之間。
在本揭露的一些實施例中，該第一半導體單元還包括一第一填充層，位在該第一上導電層上，而該第一填充層由鎢或鋁所製。
在本揭露的一些實施例中，該第二半導體單元還包括一第二下導電層，位在該第二上隔離層上，而該第二下導電層具有一厚度，介於10Å到100Å之間。
在本揭露的一些實施例中，該第二半導體單元還包括一第二上導電層，位在該第二下導電層上，而該第二上導電層具有一厚度，介於10Å到200Å之間。
在本揭露的一些實施例中，該第二半導體單元還包括一第二對應力區，貼合到該第二半導體單元之兩側的下部，而該第二對應力區由碳化矽所製。
在本揭露的一些實施例中，該第三半導體單元還包括一第三下導電層，位在該第三上隔離層上，而該第三下導電層具有一厚度，介於10Å到100Å之間。
在本揭露的一些實施例中，該第三半導體單元還包括一第三上導電層，位在該第三下導電層上，而該第三上導電層具有一厚度，介於10Å到200Å之間。
在本揭露的一些實施例中，該第三半導體單元還包括一第三填充層以及一第三蓋層，該第三填充層位在該第三上導電層上，該第三蓋層位在該第三填充層上。
在本揭露的一些實施例中，該第二半導體單元還包括一第二界面層，位在該基底與該第二下隔離層之間，而該第二界面層具有一厚度，該厚度小於2nm。
在本揭露的一些實施例中，該第二半導體單元還包括一第二功能層，位在該第二上隔離層與該第二下導電層之間，而該第二功能層具有一厚度，介於10Å到15Å之間。
在本揭露的一些實施例中，該第二半導體單元還包括一第二偶極層，位在該基底與該第二下隔離層之間，而該第二偶極層由一材料所製，該材料包括以下其中一或多個：氧化鎦、氧化矽鎦、氧化釔、氧化矽釔、氧化鑭、氧化矽鑭、氧化鋇或氧化矽鋇。
在本揭露的一些實施例中，該第二半導體單元還包括一第二保護層，位在該第二上隔離層與該第二下導電層之間，而該第二保護層由氮化鈦所製。
在本揭露的一些實施例中，該第二半導體單元還包括一第二囊封層，位在該第二填充層與該第二上導電層之間，而該第二囊封層具有一厚度，介於15Å到25Å之間。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；以及同時形成一第一半導體單元、一第二半導體單元以及一第三半導體單元在該基底中。該第一半導體單元包括一第一隔離堆疊，該第二半導體單元包括一第二隔離堆疊，而該第三半導體單元包括一第三隔離堆疊。該第一隔離堆疊、該第二隔離堆疊以及該第三隔離堆疊的厚度均不相同。
在本揭露的一些實施例中，該製備方法還包括：形成複數個溝槽在該該基底中，以及形成一第一隔離膜在該基底上與該複數個溝槽中。
在本揭露的一些實施例中，該製備方法還包括：移除部分的該第一隔離膜，以及形成一第二隔離膜在該基底上。
由於本揭露該半導體元件的設計，該第一半導體單元、該第二半導體單元以及該第三半導體單元可具有不同臨界電壓，並可提供不同功能；因此，可提升半導體元件的適用性。此外，可改善半導體元件的載子移動率(carrier mobility)。再者，可微調半導體元件的各個臨界電壓。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。含有一較低臨界電壓的一半導體部件可具有一較快的切換速度，並可適合於提供計算邏輯功能。反之，含有一高臨界電壓的一半導體部件可降低半導體部件的功耗，並可適合於執行儲存功能。因此，相較於僅含有一單一臨界電壓的一半導體元件，具有含有多個臨界電壓之半導體部件的一半導體元件，可具有腳寬廣的適用性。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例中一種半導體元件100A的剖視示意圖。圖2為依據本揭露圖1中該半導體元件100A的頂視示意圖。圖3為依據本揭露圖1中該半導體元件100A的放大剖視示意圖。
請參考圖1至圖3，在所述的實施例中，半導體元件100A可包括一基底101、一絕緣層103、複數個摻雜區、一第一半導體單元301、一第二半導體單元401以及一第三半導體單元501。
請參考圖1至圖3，在所述的實施例中，基底101可包括一陣列區10以及一周圍區20。陣列區10可在基底101的中心。周圍區20可圍繞周圍區20。舉例來說，基底101可由下列材料所形成：矽、鍺、矽鍺(silicon germanium)、碳化矽(silicon carbon)、碳化鍺矽(silicon germanium carbon)、鎵、砷化鎵(gallium arsenide)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料。基底101可具有一第一晶格常數以及一晶格方向＜100＞。
或者是，在其他實施例中，基底101可包含一有機半導體或一層式半導體(layered semiconductor)，例如矽/矽鍺、絕緣層上覆矽(silicon-on-insulator)或絕緣層上覆矽鍺(silicon germanium-on-insulator)。當基底101由絕緣層上覆矽所製時，基底101可包含由矽所製的一上半導體層與一下半導體層，以及一埋入隔離層，而埋入隔離層可將上半導體層與下半導體層分隔開。舉例來說，埋入隔離層可包含一多晶矽或非晶矽氧化物、氮化物或其組合。
請參考圖1至圖3，在所述的實施例中，絕緣層103可設置在基底101中。在一些實施例中，絕緣層103可設置在基底101的一上部中。隔離層103可界定出相互間隔設置的一第一主動區105、一第二主動區107以及一第三主動區109。第一主動區105可位在基底101的陣列區10。第二主動區107與第三主動區109可位在基底101的周圍區20。或者是，在另一實施例中，第一主動區105、第二主動區107以及第三主動區109均可位在陣列區10，或是均位在周圍區20，但並不以此為限。或者是，在另一實施例中，第一主動區105、第二主動區107以及第三主動區109可相互連接。舉例來說，絕緣層103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟摻雜矽 (fluoride-doped silicate)。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
請參考圖1至圖3，在所述的實施例中，複數個摻雜區可設置在基底101中。在一些實施例中，複數個摻雜區可分別對應設置在第一主動區105、第二主動區107以及第三主動區109中。複數個摻雜區可包括二第一摻雜區201、二第二摻雜區203以及二第三摻雜區205。
請參考圖1至圖3，在所述的實施例中，二第一摻雜區201可設置在第一主動區105中且相互間隔設置。二第一摻雜區201的頂表面與基底101的一頂表面齊平。二第一摻雜區201可摻雜有一摻雜物，例如磷、砷或銻，並具有一第一電類型。二第二摻雜區203可設置在第二主動區107中且相互間隔設置。二第二摻雜區203的頂表面可與基底101的頂表面齊平。二第二摻雜區203具有與二第一摻雜區201相同的一電類型。二第三摻雜區205可設置在第三主動區109中且相互間隔設置。二第三摻雜區205的頂表面可與基底101的頂表面齊平。二第三摻雜區205可摻雜有一摻雜物，例如硼，並具有一第二電類型。第二電類型可不同於第一電類型。
請參考圖1至圖3，在所述的實施例中，第一半導體單元301可設置在第一主動區105中，並位在二第一摻雜區201之間。第一半導體單元301可具有一第一臨界電壓。第一半導體單元301可包括一第一隔離堆疊、一第一下導電層305以及一第一填充層307。第一隔離堆疊可設置在第一主動區105中，並包括一第一下隔離層303。
請參考圖1至圖3，在所述的實施例中，第一下隔離層303可朝內設置在第一主動區105中。二第一摻雜區201可貼合到第一下隔離層303的兩側。第一下隔離層303可具有一厚度，介於0.5nm到5.0nm之間。較佳者，第一下隔離層303的厚度可介於0.5nm到2.5nm之間。應當理解，第一下隔離層303的厚度可依據環境而設定在一任意範圍。
舉例來說，第一下隔離層303可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約4.0或更大。(除非另有說明，否則所有在文中所提及的所有介電常數是相對於一真空。)具有約4.0或更大之介電常數的該隔離材料，可為氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、氧化鑭(lanthanum oxide)、鍶酸鈦(strontium titanate)、鋁酸鑭(lanthanum aluminate)、氧化釔(yttrium oxide)、三氧化鍺(gallium (III) trioxide)、釓鎵氧化物(gadolinium gallium oxide)、鋯鈦酸鉛(lead zirconium titanate)、鍶鈦酸鋇(barium strontium titanate)或其混合物。或者是，在其他實施例中，該隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽，或其類似物。
請參考圖1至圖3，在所述的實施例中，第一下導電層305可設置在第一主動區105中以及在第一下隔離層303上。第一下導電層305可具有一厚度，介於10Å到200Å之間。較佳者，第一下導電層305的厚度可介於10Å到100Å之間。舉例來說，第一下導電層305可由鋁、銀、氮化鈦、鋁鈦(titanium aluminum)、鋁碳化鈦(titanium carbide aluminum)、鋁氮化鈦(titanium nitride aluminum)、鋁矽化鈦(titanium silicon aluminum)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、氮化鉭矽(tantalum silicon nitride)、錳(manganese)、鋯(zirconium)或氮化鎢(tungsten nitride)所製。
請參考圖1至圖3，在所述的實施例中，第一填充層307可設置在第一主動區105中並在第一下導電層305上。第一填充層307的一頂表面可與基底101的頂表面齊平。舉例來說，第一填充層307可由鎢或鋁所製。
請參考圖1至圖3，在所述的實施例中，第二半導體單元401可設置在第二主動區107中並在二第二摻雜區203之間。第二半導體單元401可包括一第二隔離堆疊、一第二下導電層409以及一第二填充層411。第二隔離堆疊可包括一第二下隔離層403、一第二中間隔離層405以及一第二上隔離層407。第二半導體單元401可具有一第二臨界電壓。第二臨界電壓可大於第一臨界電壓。
請參考圖1至圖3，在所述的實施例中，第二下隔離層403可朝內設置在第二主動區107中。二第二摻雜區203可貼合到第二下隔離層403的兩側。第二下隔離層403可具有一厚度，介於0.1nm到3.0nm之間。較佳者，第二下隔離層403的厚度可介於0.5nm到2.5nm之間。應當理解，第二下隔離層403的厚度可依據環境而設定在一任意範圍。舉例來說，第二下隔離層403可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或其類似物所製。或者是，在其他實施例中，第二下隔離層403可由具有一介電常數為4.0或更大的一隔離材料所製。
請參考圖1至圖3，在所述的實施例中，第二中間隔離層405可設置在第二主動區107中並在第二下隔離層403上。第二中間隔離層405可具有一厚度，介於0.1nm到2.0nm之間。較佳者，第二中間隔離層405的厚度可介於0.5nm到1.5nm之間。應當理解，第二中間隔離層405的厚度可依據環境而設定在一任意範圍。舉例來說，第二中間隔離層405可由具有一介電常數為4.0或更大的一隔離材料所製。或者是，在其他實施例中，第二中間隔離層405可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或其類似物所製。
請參考圖1至圖3，在所述的實施例中，第二上隔離層407可設置在第二主動區107中並在第二中間隔離層405上。第二上隔離層407可具有一厚度，與第一下隔離層303的厚度相同，但並不以此為限。第二上隔離層407可由與第一下隔離層303相同的材料所製，但並不以此為限。第二下導電層409可設置在第二主動區107中並在第二上隔離層407上。第二下導電層409可具有與第一下導電層305相同的厚度，但並不以此為限。第二下導電層409可由與第一下導電層305相同的材料所製，但並不以此為限。第二填充層411可設置在第二主動區107中並在第二下導電層409上。第二填充層411可由與第一下導電層305相同的材料所製，但並不以此為限。
請參考圖1至圖3，在所述的實施例中，第三半導體單元501可設置在第三主動區109中並在二第三摻雜區205之間。第三半導體單元501可包括一第三隔離堆疊、一第三下導電層507、一第三上導電層509以及一第三填充層511。第三隔離堆疊可包括一第三下隔離層503以及一第三上隔離層505。第三半導體單元501可具有一第三臨界電壓。第三臨界電壓可大於第一臨界電壓並大於第二臨界電壓。
請參考圖1至圖3，在所述的實施例中，第三下隔離層503可朝內設置在第三主動區109中。二第三摻雜區205可貼合到第三下隔離層503的兩側。第三下隔離層503可具有與第二中間隔離層405相同的厚度，但並不以此為限。應當理解，第三下隔離層503的厚度可依據環境而設定在一任意範圍。第三下隔離層503可由與第二中間隔離層405相同的材料所製，但並不以此為限。
請參考圖1至圖3，在所述的實施例中，第三上隔離層505可設置在第三主動區109中並在第三下隔離層503上。第三上隔離層505可具有與第二上隔離層407相同的厚度，但並不以此為限。第三上隔離層505可由與第二上隔離層407相同的材質所製，但並不以此為限。第三下導電層507可設置在第三主動區109中並在第三上隔離層505上。第三下導電層507可具有一厚度，介於10Å到100Å之間。舉例來說，第三下導電層507可由氮化鈦、氮化鉭、碳化鉭、氮化鎢或釕(ruthenium)所製。
請參考圖1至圖3，在所述的實施例中，第三上導電層509可設置在第三主動區109中並在第三下導電層507上。第三上導電層509可具有與第二下導電層409相同的厚度，但並不以此為限。第三上導電層509可由與第二下導電層409相同的材料所製，但並不以此為限。第三填充層511可設置在第三主動區109中並在第三上導電層509上。第三填充層511可由與第二填充層411相同的材料所製，但並不以此為限。
請參考圖1至圖3，在所述的實施例中，第一半導體單元301的第一隔離堆疊可具有一厚度T1，可相等於第一下隔離層303的厚度。第二隔離堆疊可具有一厚度T2，可相等於第二上隔離層407、第二中間隔離層405與第二下隔離層403之厚度的總和。第三隔離堆疊可具有一厚度，可相等於第三上隔離層505與第三下隔離層503之厚度的總和。厚度T3可大於厚度T2與厚度T1。厚度T2可大於厚度T1。臨界電壓可正比於隔離堆疊的厚度；因此，具有第二隔離堆疊之第二半導體單元401的第二臨界電壓，可大於具有第三隔離堆疊之第三半導體單元501的第三臨界電壓以及具有第一隔離堆疊之第一半導體單元301的第一臨界電壓。據此，具有第三隔離堆疊之第三半導體單元501的第三臨界電壓可大於具有第一隔離堆疊之第一半導體單元301的第一臨界電壓。
圖4為依據本揭露另一實施例中一種半導體元件100B的剖視示意圖。圖5為依據圖4之該半導體元件100B的放大剖視示意圖。
請參考圖4及圖5並對比圖1，二第三摻雜區205B可具有第一電類型，並可摻雜有一摻雜物，例如磷、砷或銻。第三半導體單元501可包括第三下隔離層503、第三上隔離層505、第三下導電層507B以及第三填充層511。第三下隔離層503可朝內設置在第三主動區109中。第三上隔離層505可設置在第三下隔離層503上。第三下導電層507B可設置在第三上隔離層505上。第三下導電層507B可具有與第二下導電層409相同的厚度，並可由與第二下導電層409相同的材料所製。第三填充層511可直接設置在第三下導電層507B上。
圖6為依據本揭露另一實施例中一種半導體元件100C的剖視示意圖。圖7為依據圖6之該半導體元件100C的放大剖視示意圖。
請參考圖6及圖7並對比圖1，二第二摻雜區203C可具有第二電類型，並可摻雜有一摻雜物，例如硼。第二半導體單元401可包括第二下隔離層403、第二中間隔離層405、第二上隔離層407、第二下導電層409C、第二填充層411以及一第二上導電層413。第二下隔離層403可朝內設置在第二主動區107中。第二中間隔離層405可設置在第二下隔離層403上。第二上隔離層407可設置在第二中間隔離層405上。第二下導電層409C可設置在第二上隔離層407上。第二下導電層409C可具有與第三下導電層507相同的厚度，並可由與第三下導電層507相同的材料所製。第二上導電層413可設置在第二下導電層409C上。第二上導電層413可具有與第一下導電層305相同的厚度，並可由與第一下導電層305相同的材料所製。第二填充層411可設置在第二上導電層413上。
圖8為依據本揭露另一實施例中一種半導體元件100D的剖視示意圖。圖9為依據圖8之該半導體元件100D的放大剖視示意圖。
請參考圖8及圖9並對比圖1，二第一摻雜區201D可具有第二電類型，並可摻雜有一摻雜物，例如硼。第一半導體單元301可包括第一下隔離層303、第一下導電層305D、第一填充層307以及一第一上導電層309。第一下隔離層303可朝內設置在第一主動區105中。第一下導電層305D可設置在第一下隔離層303上。第一下導電層305D可具有一厚度，介於10Å到100Å之間。舉例來說，第一下導電層305D可由氮化鈦、氮化鉭、碳化鉭、氮化鎢或釕(ruthenium)所製。第一上導電層309可設置在第一下導電層305D上。第一上導電層309可具有一厚度，介於10Å到200Å之間。舉例來說，第一上導電層309可由鋁、銀、氮化鈦、鋁鈦(titanium aluminum)、鋁碳化鈦(titanium carbide aluminum)、鋁氮化鈦(titanium nitride aluminum)、鋁矽化鈦(titanium silicon aluminum)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、氮化鉭矽(tantalum silicon nitride)、錳(manganese)、鋯(zirconium)或氮化鎢(tungsten nitride)所製。
圖10為依據本揭露另一實施例中一種半導體元件100E的剖視示意圖。圖11為依據圖10之該半導體元件100E的放大剖視示意圖。
請參考圖10及圖11並對比圖8，二第三摻雜區205E可具有第一電類型，並可摻雜有一摻雜物，例如磷、砷或銻。第三半導體單元501可包括第三下隔離層503、第三上隔離層505、第三下導電層507E以及第三填充層511。第三下隔離層503可朝內設置在第三主動區109中。第三上隔離層505可設置在第三下隔離層503上。第三下導電層507E可設置在第三上隔離層505上。第三下導電層507E可具有與第二下導電層409相同的厚度，並可由與第二下導電層409相同的材料所製。第三填充層511可直接設置在第三下導電層507E上。
圖12為依據本揭露另一實施例中一種半導體元件100F的剖視示意圖。圖13為依據圖12之該半導體元件100F的放大剖視示意圖。
請參考圖12及圖13並對比圖8，二第二摻雜區203F可具有第二電類型，並可摻雜有一摻雜物，例如硼。第二半導體單元401可包括第二下隔離層403、第二中間隔離層405、第二上隔離層407、第二下導電層409F、第二填充層411以及一第二上導電層413。第二下隔離層403可朝內設置在第二主動區107中。第二中間隔離層405可設置在第二下隔離層403上。第二上隔離層407可設置在第二中間隔離層405上。第二下導電層409F可設置在第二上隔離層407上。第二下導電層409F可具有與第三下導電層507相同的厚度，並可由與第三下導電層507相同的材料所製。第二上導電層413可設置在第二下導電層409F上。第二上導電層413可具有與第三上導電層509相同的厚度，並可由與第三上導電層509相同的材料所製。第二填充層411可設置在第二上導電層413上。
圖14及圖15為依據本揭露一些實施例中之半導體元件100G、100H的剖視示意圖。
請參考圖14，半導體元件100G可包括一第一對應力區207、一第二對應力區209以及一第三對應力區211。第一對應力區207可設置在第一主動區105中，並分別對應貼合到第一半導體單元301之兩側的下部。在一些實施例中，第一對應力區207可貼合到第一下隔離層303之兩側的下部。舉例來說，第一對應力區207可由碳化矽所製。第二對應力區209可設置在第二主動區107中，並分別對應貼合到第二半導體單元401之兩側的下部。在一些實施例中，第二對應力區209可貼合到第二下隔離層403之兩側的下部。第二對應力區209可由與第一對應力區207相同的材料所製。第三對應力區211可設置在第三主動區109中，並分別對應貼合到第三半導體單元501之兩側的下部。在一些實施例中，第三對應力區211可貼合到第三下隔離層503之兩側的下部。舉例來說，第三對應力區211可由矽鍺所製。第一對應力區207、第二對應力區209以及第三對應力區211可具有不同於基底101的晶格常數(lattice constant)。第一對應力區207、第二對應力區209以及第三對應力區211可提\生半導體元件100G的載子移動率(carrier mobility)；因此，可改善半導體元件100G的效能。
請參考圖15，第一半導體單元301含包括一第一蓋層311。第一蓋層311可設置在第一填充層307上，舉例來說，並可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽，或摻氟矽化物(fluoride-doped silicate)。第一蓋層311的一頂表面可與基底101的頂表面齊平。第二半導體單元401還可包括一第二蓋層415。第二蓋層415可設置在第二填充層411上，並可由與第一蓋層311相同的材質所製。第三半導體單元501還可包括一第三蓋層513。第三蓋層513可設置在第三填充層511上，並可由與第一蓋層311相同的材料所製。
圖16為依據本揭露一實施例中一種半導體元件100I的放大剖視示意圖。
請參考圖16，第一半導體單元301還包括一第一界面層(interfacial layer)313、一第一偶極層(dipole layer)315、一第一功能層(functional layer)317、一第一調整層(adjustment layer)319、一第一保護層321以及一第一囊封層(encapsulation layer)323。第一界面層313可設置在基底101與第一下隔離層303之間。第一界面層313可促使第一下隔離層303的形成。第一界面層313可具有一厚度，介於5Å到20Å之間。第一界面層313可由下層基底101之一化學氧化物(chemical oxide)所製，例如氧化矽。第一偶極層315可設置在第一下隔離層303與第一界面層313之間。第一偶極層315可取代在第一下隔離層303中的缺陷，並改善第一半導體單元301的移動率(mobility)及可靠度(reliability)。第一偶極層315可由一或多個材料所製，該材料包括氧化鎦(lutetium oxide)、氧化矽鎦(lutetium silicon oxide)、氧化釔(yttrium oxide)、氧化矽釔(yttrium silicon oxide)、氧化鑭(lanthanum oxide)、氧化矽鑭(lanthanum silicon oxide)、氧化鋇(barium oxide)、氧化矽鋇(barium silicon oxide) 、氧化鍶(strontium oxide)、氧化矽鍶(strontium silicon oxide)、氧化鋁(aluminum oxide)、氧化矽鋁(aluminum silicon oxide)、氧化鈦(titanium oxide)、氧化矽鈦(titanium silicon oxide)、氧化鉿(hafnium oxide)、氧化矽鉿(hafnium silicon oxide)、氧化鋯(zirconium oxide)、氧化矽鋯(zirconium silicon oxide)、氧化鉭(tantalum oxide)、氧化矽鉭(tantalum silicon oxide)、氧化鈧(scandium Oxide)、氧化矽鈧(scandium silicon oxide)、氧化鎂(magnesium oxide)以及氧化矽鎂(magnesium silicon oxide)。
請參考圖16，第一功能層317可設置在第一下隔離層303上。第一功能層317可具有一厚度，介於10Å到15Å之間，舉例來說，並可由氮化鈦或氮化鉭所製。第一功能層317可保護第一下隔離層303避免在後續半導體製程期間受到損傷。第一調整層319可設置在第一功能層317上，並可包含含有氮化鑭(lanthanide nitride)的一材料或合金。第一調整層319可用來微調第一臨界電壓。第一保護層321可設置在第一調整層319上，並可保護第一調整層319避免在後續半導體製程期間受到損傷。舉例來說，第一保護層321可由氮化鈦所製。
請參考圖16，第一囊封層323可設置在第一下導電層305與第一填充層307之間。第一囊封層323可具有一厚度，介於15Å到25Å之間。舉例來說，第一囊封層323可由氮化鈦所製。第一囊封層323可保護在第一囊封層323下方的各層，避免機械損傷或第一填充層307的擴散。第二半導體單元401還可包括一第二界面層417、一第二偶極層419、一第二功能層421、一第二調整層423、一第二保護層425以及一第二囊封層427。第三半導體單元501還可包括一第三界面層515、一第三偶極層517、一第三功能層519、一第三調整層521、一第三保護層523以及一第三囊封層525。前述第二半導體單元404與第三半導體單元501的各層的設置方式，類似於第一半導體單元301的各層。
圖17為依據本揭露一實施例中一種半導體元件100A的製備方法30的流程示意圖。圖18至圖31為依據本揭露一實施例中製備半導體元件100A之一流程的剖視示意圖。
請參考圖17及圖18，在步驟S11，在所述的實施例中，可提供一基底101，並可在基底101中形成複數個溝槽。一絕緣層103可形成在基底101中，並可界定出一第一主動區105、一第二主動區107以及一第三主動區109。複數個摻雜區可藉由植入製程(implantation processes)而形成在基底101中。複數個溝槽可分別對應形成在第一主動區105、第二主動區107以及第三主動區109中。在一些實施例中，複數個溝槽可包括一第一溝槽111、一第二溝槽113以及一第三溝槽115。第一溝槽111可形成在第一主動區105中。第二溝槽113可形成在第二主動區107中。第三溝槽115可形成在第三主動區109中。複數個摻雜區可分別對應由複數個溝槽所區分開，並轉換成在第一主動區105中的二第一摻雜區201、在第二主動區107中的二第二摻雜區203以及在第三主動區109中的二第三摻雜區205。
請參考圖17及圖19，在步驟S13，在所述的實施例中，一第一隔離膜701可形成在基底101上。第一隔離膜701可藉由一沉積製程而保形地形成在基底101的一頂表面上及複數個溝槽中，沉積製程例如物理氣相沉積、原子層沉積、化學氣相沉積、噴濺或其類似製程。第一隔離膜701可具有一厚度，介於0.1nm到3.0nm之間。舉例來說，第一隔離膜701可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽，或其類似物所製。或者是，在其他實施例中，第一隔離膜701可由一隔離材料所製，該隔離材料具有大約4.0或更大的介電常數。
請參考圖17、圖20以及圖21，在步驟S15，在所述的實施例中，可移除部分的第一隔離膜701。請參考圖20，可在第二主動區107使用一第一遮罩層801當作一遮罩，執行一微影製程(photolithography process)。第一遮罩層801可為一光阻層。請參考圖21，可執行一蝕刻製程，以移除第一隔離膜701形成在第一主動區105與第三主動區109的部分。可保留形成在第二主動區107的第一隔離膜701。在蝕刻製程之後，可移除第一遮罩層801。
請參考圖17及圖22，在步驟S17，在所述的實施例中，一第二隔離膜703可形成在基底101上。第二隔離膜802可保形地形成在基底101的頂表面上、第一隔離膜701上以及在第一溝槽111與第三溝槽115中。可以類似於步驟S13的一沉積製程形成第二隔離膜703。第二隔離膜703可具有一厚度，介於0.1nm到2.0nm之間。第二隔離膜703可由與第一隔離膜701相同的材料所製，但並不以此為限。
請參考圖17、圖23以及圖24，在步驟S19，在所述的實施例中，可移除部分的第二隔離膜703。請參考圖23，可在第二主動區107使用一第二遮罩層803當作一遮罩，執行一微影製程(photolithography process)。第二遮罩層803可為一光阻層。請參考圖24，可執行一蝕刻製程，以移除第二隔離膜703形成在第一主動區105的部分。可保留形成在第二主動區107與第三主動區109的第二隔離膜703。在蝕刻製程之後，可移除第二遮罩層803。
請參考圖17、圖25及圖26，在步驟S21，在所述的實施例中，一第三隔離膜705以及一第一導電膜707可形成在基底101上。請參考圖25，第三隔離膜705可保形地形成在基底101的頂表面上以及在地第二隔離膜703上。第三隔離膜705可具有一厚度，介於0.5nm到5.0nm之間。請參考圖26，第一導電膜707可形成在第三隔離膜705上。第一導電膜707可具有一厚度，介於10Å到100Å之間。舉例來說，第一導電膜707可由氮化鈦、氮化鉭、碳化鉭、氮化鎢或釕(ruthenium)所製。第三隔離膜705與第一導電膜707可藉由類似於步驟S13的沉積製程而形成。
請參考圖17、圖27以及圖28，在步驟S23，在所述的實施例中，可移除部分的第一導電膜707。請參考圖27，可在第三主動區109使用一第三遮罩層805當作一遮罩，執行一微影製程(photolithography process)。第三遮罩層805可為一光阻層。請參考圖28，可執行一蝕刻製程，以移除第一導電膜707形成在第一主動區105與第二主動區107的部分。可保留形成在第三主動區109的第一導電膜707。在蝕刻製程之後，可移除第三遮罩層805。
請參考圖17、圖29以及圖30，在步驟S25，在所述的實施例中，一第二導電膜709以及一填充膜711可形成在基底101上。請參考圖29，第二導電膜709可形成在第三隔離膜705與第一導電膜707上。第二導電膜709可具有一厚度，介於10Å到200Å之間。舉例來說，第二導電膜709可由鋁、銀、氮化鈦、鋁鈦(titanium aluminum)、鋁碳化鈦(titanium carbide aluminum)、鋁氮化鈦(titanium nitride aluminum)、鋁矽化鈦(titanium silicon aluminum)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、氮化鉭矽(tantalum silicon nitride)、錳(manganese)、鋯(zirconium)或氮化鎢(tungsten nitride)所製。請參考圖30，填充膜711可形成在第二導電膜709上，並可充填第一溝槽111、第二溝槽113以及第三溝槽115。舉例來說，填充層711可由鎢或鋁所製。
請參考圖17以及圖31，在步驟S27，在所述的實施例中，一第一半導體單元301、一第二半導體單元401以及一第三半導體單元501可同時形成在基底101中。可執行如化學機械研磨的一平坦化製程，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，並保形地形成第一半導體單元301、第二半導體單元401以及第三半導體單元501。在平坦化製程之後，第一隔離膜701可轉變成一第二下隔離層403。第二隔離膜703可轉變成第二中間隔離層405以及一第三下隔離層503。第三隔離膜705可轉變成一第一下隔離層303、一第二上隔離層407以及一第三上隔離層507。第二導電膜709可轉變成一第一下導電層305、一第二下導電層409以及一第三上導電層409。填充膜700可轉變成一第一填充層307、一第二填充層411以及一第三填充層511。
請參考圖31，第一下隔離層303、第一下導電層305以及第一填充層307一起形成在第一主動區105中的第一半導體單元301。第二下隔離層403、第二中間隔離層405、第二上隔離層407、第二下導電層409以及第二填充層411一起形成在第二主動區107中的第二半導體單元401。第三下隔離層503、第三上隔離層505、第三下導電層507、第三上導電層509以及第三填充層511一起形成在第三主動區109中的第三半導體單元501。
由於本揭露該半導體元件的設計，第一半導體單元301、第二半導體單元401以及第三半導體單元501可具有不同臨界電壓，並可提供不同功能；因此，可提升半導體元件的適用性(applicability)。此外，由於第一對應力區207、第二對應力區209以及第三對應力區211的存在，故可改善半導體元件的載子移動率。再者，可藉由第一功能層317、第二調整層423以及第三調整層521而微調半導體元件的各個臨界電壓。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:陣列區 20:周圍區 30:製備方法 100A:半導體元件 100B:半導體元件 100C:半導體元件 100D:半導體元件 100E:半導體元件 100F:半導體元件 100G:半導體元件 100H:半導體元件 100I:半導體元件 101:基底 103:絕緣層 105:第一主動區 107:第二主動區 109:第三主動區 111:第一溝槽 113:第二溝槽 115:第三溝槽 201:第一摻雜區 201D:第一摻雜區 203:第二摻雜區 203C:第二摻雜區 203F:第二摻雜區 205:第三摻雜區 205B:第三摻雜區 205E:第三摻雜區 207:應力區 209:應力區 211:應力區 301:第一半導體單元 303:第一下隔離層 305:第一下導電層 305D:第一下導電層 307:第一填充層 309:第一上導電層 311:第一蓋層 313:第一界面層 315:第一偶極層 317:第一功能層 319:第一調整層 321:第一保護層 323:第一囊封層 401:第二半導體單元 403:第二下隔離層 405:第二中間隔離層 407:第二上隔離層 409:第二下導電層 409C:第二下導電層 409F:第二下導電層 411:第二填充層 413:第二上導電層 415:第二蓋層 417:第二界面層 419:第二偶極層 421:第二功能層 423:第二調整層 425:第二保護層 427:第二囊封層 501:第三半導體單元 503:第三下隔離層 505:第三上隔離層 507:第三下導電層 507B:第三下導電層 507E:第三下導電層 509:第三上導電層 511:第三填充層 513:第三蓋層 515:第三界面層 517:第三偶極層 519:第三功能層 521:第三調整層 523:第三保護層 525:第三囊封層 701:第一隔離膜 703:第二隔離膜 705:第三隔離膜 707:第一導電膜 709:第二導電膜 711:填充膜 801:第一遮罩層 803:第二遮罩層 805:第三遮罩層 T1:厚度 T2:厚度 T3:厚度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。 圖2為依據本揭露一實施例中該半導體元件的頂視示意圖。 圖3為依據圖1之該半導體元件的放大剖視示意圖。 圖4為依據本揭露另一實施例中一種半導體元件的剖視示意圖。 圖5為依據圖4之該半導體元件的放大剖視示意圖。 圖6為依據本揭露另一實施例中一種半導體元件的剖視示意圖。 圖7為依據圖6之該半導體元件的放大剖視示意圖。 圖8為依據本揭露另一實施例中一種半導體元件的剖視示意圖。 圖9為依據圖8之該半導體元件的放大剖視示意圖。 圖10為依據本揭露另一實施例中一種半導體元件的剖視示意圖。 圖11為依據圖10之該半導體元件的放大剖視示意圖。 圖12為依據本揭露另一實施例中一種半導體元件的剖視示意圖。 圖13為依據圖12之該半導體元件的放大剖視示意圖。 圖14及圖15為依據本揭露一些實施例中之半導體元件的剖視示意圖。 圖16為依據本揭露一實施例中一種半導體元件的放大剖視示意圖。 圖17為依據本揭露一實施例中一種半導體元件的製備方法的流程示意圖。 圖18至圖31為依據本揭露一實施例中製備半導體元件之一流程的剖視示意圖。
100A:半導體元件
101:基底
103:絕緣層
105:第一主動區
107:第二主動區
109:第三主動區
201:第一摻雜區
203:第二摻雜區
205:第三摻雜區
301:第一半導體單元
303:第一下隔離層
305:第一下導電層
307:第一填充層
401:第二半導體單元
403:第二下隔離層
405:第二中間隔離層
407:第二上隔離層
409:第二下導電層
411:第二填充層
501:第三半導體單元
503:第三下隔離層
505:第三上隔離層
507:第三下導電層
509:第三上導電層
511:第三填充層

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一第一半導體單元，具有一第一臨界電壓，並包括位在該基底中的一第一隔離堆疊； 一第二半導體單元，具有一第二臨界電壓，並包括位在該基底中的一第二隔離堆疊；以及 一第三半導體單元，具有一第三臨界電壓，並包括位在該基底中的一第三隔離堆疊； 其中該第一臨界電壓、該第二臨界電壓以及該第三臨界電壓均相互不同；該第一隔離堆疊的一厚度不同於該第二隔離堆疊的一厚度與該第三隔離堆疊的一厚度；以及該第二隔離堆疊的該厚度不同於該第三隔離堆疊的該厚度。
  2. 如請求項1所述之半導體元件，其中該第一隔離堆疊包括一第一下隔離層，朝內位在該基底中；而該第三隔離堆疊包括一第三下隔離層以及一第三上隔離層，該第三下隔離層朝內位在該基底中，該第三上隔離層位在該第三下隔離層上。
  3. 如請求項2所述之半導體元件，其中該第二隔離堆疊包括一第二下隔離層、一第二中間隔離層以及一第二上隔離層，該第二下隔離層朝內位在該基底中，該第二中間隔離層位在該第二下隔離層上，而該第二上隔離層位在該第二中間隔離層上。
  4. 如請求項3所述之半導體元件，其中該第一半導體單元還包括一第一下導電層，位在該第一下隔離層上，而該第一下導電層具有一厚度，介於10Å到200Å之間。
  5. 如請求項4所述之半導體元件，其中該第一半導體單元還包括一第一上導電層，位在該第一下導電層上，而該第一上導電層具有一厚度，介於10Å到100Å之間。
  6. 如請求項5所述之半導體元件，其中該第一半導體單元還包括一第一填充層，位在該第一上導電層上，而該第一填充層由鎢或鋁所製。
  7. 如請求項3所述之半導體元件，其中該第二半導體單元還包括一第二下導電層，位在該第二上隔離層上，而該第二下導電層具有一厚度，介於10Å到100Å之間。
  8. 如請求項7所述之半導體元件，其中該第二半導體單元還包括一第二上導電層，位在該第二下導電層上，而該第二上導電層具有一厚度，介於10Å到200Å之間。
  9. 如請求項3所述之半導體元件，其中該第二半導體單元還包括一第二對應力區，貼合到該第二半導體單元之兩側的下部，而該第二對應力區由碳化矽所製。
  10. 如請求項3所述之半導體元件，其中該第三半導體單元還包括一第三下導電層，位在該第三上隔離層上，而該第三下導電層具有一厚度，介於10Å到100Å之間。
  11. 如請求項10所述之半導體元件，其中該第三半導體單元還包括一第三上導電層，位在該第三下導電層上，而該第三上導電層具有一厚度，介於10Å到200Å之間。
  12. 如請求項11所述之半導體元件，其中該第三半導體單元還包括一第三填充層以及一第三蓋層，該第三填充層位在該第三上導電層上，該第三蓋層位在該第三填充層上。
  13. 如請求項8所述之半導體元件，其中該第二半導體單元還包括一第二界面層，位在該基底與該第二下隔離層之間，而該第二界面層具有一厚度，該厚度小於2nm。
  14. 如請求項8所述之半導體元件，其中該第二半導體單元還包括一第二功能層，位在該第二上隔離層與該第二下導電層之間，而該第二功能層具有一厚度，介於10Å到15Å之間。
  15. 如請求項8所述之半導體元件，其中該第二半導體單元還包括一第二偶極層，位在該基底與該第二下隔離層之間，而該第二偶極層由一材料所製，該材料包括以下其中一或多個：氧化鎦、氧化矽鎦、氧化釔、氧化矽釔、氧化鑭、氧化矽鑭、氧化鋇或氧化矽鋇。
  16. 如請求項8所述之半導體元件，其中該第二半導體單元還包括一第二保護層，位在該第二上隔離層與該第二下導電層之間，而該第二保護層由氮化鈦所製。
  17. 如請求項8所述之半導體元件，其中該第二半導體單元還包括一第二囊封層，位在該第二填充層與該第二上導電層之間，而該第二囊封層具有一厚度，介於15Å到25Å之間。
  18. 一種半導體元件的製備方法，包括： 提供一基底；以及 同時形成一第一半導體單元、一第二半導體單元以及一第三半導體單元在該基底中； 其中該第一半導體單元包括一第一隔離堆疊，該第二半導體單元包括一第二隔離堆疊，而該第三半導體單元包括一第三隔離堆疊；以及該第一隔離堆疊、該第二隔離堆疊以及該第三隔離堆疊的厚度均不相同。
  19. 如請求項18所述之半導體元件的製備方法，還包括：形成複數個溝槽在該該基底中，以及形成一第一隔離膜在該基底上與該複數個溝槽中。
  20. 如請求項19所述之半導體元件的製備方法，還包括：移除部分的該第一隔離膜，以及形成一第二隔離膜在該基底上。
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