TW202115884A - 磁阻式隨機存取記憶體(mram)記憶體單元以及形成mram記憶體單元的方法 - Google Patents

磁阻式隨機存取記憶體(mram)記憶體單元以及形成mram記憶體單元的方法 Download PDF

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Abstract

本揭示內容提供了用於形成縮小的面積的MRAM記憶體單元的系統和方法，MRAM記憶體單元包括基板、覆蓋基板的電晶體、以及覆蓋電晶體的磁性穿隧接面。電晶體包括第一和第二源極區域、介於第一和第二源極區域之間的汲極區域、介於汲極區域和第一源極區域之間的至少一個第一通道區域、介於汲極區域和第二源極區域之間的至少一個第二通道區域、覆蓋此至少一個通道區域的第一閘極結構、以及覆蓋此至少一個第二通道區域的第二閘極結構。第一和第二金屬層覆蓋電晶體。第一和第二金屬層配置為將共用的源極線信號耦合到第一和第二源極區域。

Description

用於最小化位元單元面積的MRAM記憶體單元佈局
無
磁阻式隨機存取記憶體(MRAM)記憶體單元陣列包括用於儲存多個位元的數據的多個磁性穿隧接面、和用於驅動磁性穿隧接面以執行讀取和寫入操作的多個場效電晶體，諸如金屬氧化物半導體場效電晶體(MOSFETs)。當使用20奈米以上的節點(例如22奈米節點或更高的)的半導體製程技術來製造MRAM記憶體單元時，產線的後段(back-end-of-line，BEOL)金屬化的佈局和/或幾何形狀(包括形成磁性穿隧接面的金屬層)、以及驅動的金屬氧化物半導體場效電晶體的佈局和/或幾何形狀，對於減少位元單元面積非常重要。
無
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的主題的不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。當然，這些僅是實施例，並不意圖為限制性的。例如，在隨後的描述中，形成第一特徵在第二特徵或在第二特徵上方或之上，可能包括第一和第二特徵以直接接觸而形成的實施方式，且也可能包括附加的特徵可能形成於介在第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可在各個實施例中重複標示數字和/或字母。這樣的重複，是為了是簡化和清楚起見，並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如圖式中所繪示的關係，在此可能使用空間上的相對用語，諸如「之下」、「下方」、「低於」、「之上」、和「高於」等。除了涵蓋圖式中所繪示的方向，空間上的相對用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可能有其他取向(旋轉90度或其他方向)，並且此處所使用的空間上的相對用語也可能相應地解釋。
磁阻式隨機存取記憶體(MRAM)記憶體單元陣列包括複數個位元單元。每個位元單元(也稱為MRAM記憶體單元)包括形成在基板(諸如矽基板或覆蓋矽基層的氧化物基板)中或之上的電晶體、和覆蓋基板和電晶體的磁性穿隧接面。每個位元單元也包括覆蓋基板和電晶體的複數個金屬層(亦即，產線的後段金屬層)。可能使用這些金屬層中一些金屬層或這些金屬層的多個區段做為位元線、字元線、和源極線，位元線、字元線、和源極線耦合到電晶體的汲極、閘極、和源極，並且可能配置為接收外部信號，諸如電壓信號，用於驅動磁性穿隧接面。隨著電晶體變得越來越小，為了縮小位元單元佈局，產線的後段金屬的尺寸也必須縮小。然而，產線的後段金屬的參數(諸如，金屬節距和金屬線的寬度)由相應的多個製程程序控制，諸如在一微影一蝕刻(one-photolithography-one-etch，1P1E)製程技術或其他的製程技術下執行的多個製程步驟。
本揭示內容描述了MRAM記憶體單元的多個實施方式，MRAM記憶體單元具有縮小的位元單元面積，縮小的位元單元面積是基於產線的後段金屬層和/或在下方的電晶體(其用以驅動相應的磁性穿隧接面)。
第1圖是根據本揭示內容的一實施方式的MRAM記憶體單元100的x-z截面。MRAM記憶體單元100包括基板102、電晶體104、和磁性穿隧接面(MTJ)106。電晶體104配置為驅動磁性穿隧接面106，以將數據寫入磁性穿隧接面106和從磁性穿隧接面106讀取數據。磁性穿隧接面106配置為儲存一位元的數據。如將在以下更詳細討論的內容，由磁性穿隧接面儲存的此位元的數據的數值為基於磁性穿隧接面106的多個鐵磁層之間的相對磁性對準。
電晶體104包括在基板102中形成的第一源極區域108、在基板102中形成的第二源極區域110，以及在基板102中在介於第一和第二源極區域108、110之間形成的汲極區域112。電晶體104還包括在基板102中在介於汲極區域112和第一源極區域108之間形成的至少一個第一通道區域114、以及在基板102中在介於汲極區域112和第二源極區域110之間形成的至少一個第二通道區域116。此外，電晶體104包括覆蓋至少一個通道區域114的第一閘極結構118、和覆蓋至少一個第二通道區域116的第二閘極結構120。在一個實施方式中，電晶體104是場效電晶體(FET)，諸如金屬氧化物半導體場效電晶體(MOSFET)。電晶體104可能形成為平面型場效電晶體或形成為非平面型場效電晶體，諸如鰭式場效電晶體(FinFET)。鰭式場效電晶體可能具有一或多個非平面型閘極結構，用於部分地或完全地圍繞一或多個通道區域。
雖然第1圖繪示了源極/汲極區域和通道區域為嵌入在基板102中，本揭示內容的範圍包括了多個實施方式在其中源極/汲極區域和通道區域在基板102上(例如，在基板102的表面上)、和多個實施方式在其中源極/汲極區域和通道區域具有在基板102中的對應的第一部分、和對應的第二部分其在高於基板(例如，高於基板的表面)從對應的第一部分延伸。進一步地，基板102可能包括垂直的突起部分，例如，鰭片部分，其可以配置為變為通道區域和/或源極/汲極區域。
根據一實施方式，基板102可能由矽形成，或由其他的半導體材料形成，諸如GaAs，並且源極和汲極區域108、110、112可能是n+(p+)摻雜的區域，並且通道區域114、116可能是p(n)摻雜的區域。P-場效電晶體、N-場效電晶體、P-鰭式場效電晶體、和N-鰭式場效電晶體在本領域中是已知的並且因此將不詳細討論。
磁性穿隧接面106在基板102上面，並且經由複數個金屬層和導孔而耦合到汲極區域112。共用的源極線(SL)耦合到第一和第二源極區域108、110。此外，並且如以下進一步討論的，共用的源極線配置為耦合到相鄰的MRAM記憶體單元的一相鄰的電晶體的第一和第二源極區域。根據本揭示內容的實施方式，MRAM記憶體單元100可能包括覆蓋基板102的至少六個金屬層、和用於將這些金屬層或金屬層的多個區段彼此連接的導孔。此六個或更多的金屬層可能統稱為產線的後段(BEOL)金屬化，產線的後段金屬化將在基板102中或之上形成的電晶體和其他組件與其他的電路、組件、數據線、和電源耦合。
第2圖是根據本揭示內容的一實施方式的第1圖的MRAM記憶體單元100的基板/電晶體的俯視圖。電晶體104的第一通道區域114包括三個第一通道區域114A、114B、114C，並且第二通道區域116包括三個通道區域116A、116B、116C。此外，第一和第二源極區域108、110可能分別地包括三個第一源極區域108A、108B、108C，和三個第二源極區域110A、110B、110C，並且汲極區域112可能包括三個汲極區域112A、112B、112C。在一個實施方式中，三個通道、源極、和汲極區域中的每個區域可能配置為鰭片，這些鰭片從基板102的頂表面103(第1圖)垂直地延伸或者位在基板102的頂表面103上。
MRAM記憶體單元100的x節距是介於第一源極區域108和第二源極區域110之間的距離(亦即，長度)，並且MRAM記憶體單元100的y節距是MRAM記憶體單元100的寬度。在一個實施方式中，MRAM記憶體單元100的x節距是0.09至0.27微米，並且y節距是0.096至0.24微米。在另一個實施方式中，x節距是0.18微米，並且y節距是0.192微米。
第3圖是根據本揭示內容的另一個實施方式的第1圖的MRAM記憶體單元100的基板/電晶體的俯視圖。電晶體104的第一通道區域114包括兩個第一通道區域114A、114B，並且第二通道區域116包括兩個第二通道區域116A、116B。此外，第一和第二源極區域108、110可能分別地包括兩個第一源極區域108A、108B、和兩個第二源極區域110A、110B，並且汲極區域112可能包括兩個汲極區域112A、112B。在一個實施方式中，兩個通道、源極、和汲極區域中的每個區域可能配置為鰭片，這些鰭片從基板102的頂表面103(第1圖)垂直地延伸或者位於基板102的頂表面103上。例如，源極或汲極區域108、110、112可能是形成在基板102上方的磊晶半導體層。在一個實施方式中，MRAM記憶體單元100的x節距是0.09至2.7微米，並且y節距是0.096至0.24微米。在另一個實施方式中，x節距是0.18微米，並且y節距是0.144微米。
第4圖是根據本揭示內容的一實施方式的第一和第二金屬層的俯視圖，第一和第二金屬層覆蓋第1圖的MRAM記憶體單元100以及與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體。一起參看第1圖和第4圖，這三個相鄰的MRAM記憶體單元中的各者與MRAM記憶體單元100相同。MRAM記憶體單元100包括覆蓋基板102的第一金屬層。第一金屬層包括耦合到第一源極區域108的第一區段122、和耦合到第二源極區域110的第二區段124。第一金屬層的第一和第二區段122、124可能統稱為第一金屬層的第一部分。MRAM記憶體單元100更包括覆蓋第一金屬層的第二金屬層。第二金屬層包括第一區段126和第二區段128。第二金屬層的第一區段126耦合到第一金屬層的第一和第二區段122、124(亦即，第一金屬層的第一部分)。第二金屬層的第一區段126配置為共用的源極線。
具有第一區段和第二區段130、132的第一金屬層的第二部分耦合到形成在基板102A中的一第一相鄰的電晶體的第一相鄰的第一和第二源極區域且與第一相鄰的MRAM記憶體單元相關聯，並且共用的源極線126更耦合到第一金屬層的第二部分，以形成兩個位元單元(亦即，一對的位元單元133)，兩個位元單元包括MRAM記憶體單元100和與基板102A相關聯的第一相鄰的MRAM記憶體單元。此成對的位元單元133經由共用的源極線126接收共用的源極線信號(例如，電壓)。
根據另一個實施方式，具有第一和第二區段134、136的第一金屬層的第三部分耦合到形成在基板102B中的第二相鄰的電晶體的第二相鄰的第一和第二源極區域且與第二相鄰的MRAM記憶體單元相關聯，並且具有第一和第二區段138、140的第一金屬層的第四部分耦合到形成在基板102C中的第三相鄰的電晶體的第三相鄰的第一和第二源極區域且與第三相鄰的MRAM記憶體單元相關聯。共用的源極線126可能耦合到第二金屬層的第三區段142(也稱為第二共用的源極線)，第三區段142耦合到第一金屬層的第三和第四部分以形成四個位元單元(亦即，此成對的位元單元133和一對的位元單元135)。四個位元單元配置為經由共用的源極線126和第二共用的源極線142接收共用的源極線信號。
第5圖繪示根據本揭示內容的一實施方式的磁性穿隧接面(MTJ)106。磁性穿隧接面106包括一下部鐵磁層502、一上部鐵磁層504、和一穿隧阻障層506其位在介於下部鐵磁層502和上部鐵磁層504之間。在一個實施方式中，下部鐵磁層502是被釘紮的鐵磁層，穿隧阻障層506是薄的絕緣層(例如，幾奈米厚)、並且上部鐵磁層504是自由的鐵磁層。下部鐵磁層502(被釘札的層)的磁場的方向可能是固定的，並且上部鐵磁層504(自由層)的方向可能被調整為與下部鐵磁層502(被釘紮的層)的磁場的方向平行或反向平行(亦即，在相反的方向上)，從而代表在MRAM記憶體單元100的磁性穿隧接面106中儲存的位元的兩個狀態中的其中一個狀態。在一個實施方式中，經由在寫入操作期間，驅動具有大於一預定電流閾值的量的電流，沿著兩個方向的其中一個方向(亦即，從一位元線(BL，第1圖)至汲極區域112、或者從汲極區域112至位元線的兩種方向任一者)通過磁性穿隧接面106，磁場的方向可能置於平行或反向平行狀態。既然當磁場彼此反向平行時磁性穿隧接面106的電阻較大，因此可能經由在讀取操作期間測量磁性穿隧接面106的電阻而確定在磁性穿隧接面106中儲存的位元的數值。然而，本揭示內容的範圍涵蓋用於讀取和寫入操作的驅動磁性穿隧接面的其他已知的方法。
以下描述參看第6A圖至第6C圖。根據本揭示內容的一實施方式，第6A圖是第三金屬層的俯視圖，第三金屬層覆蓋第1圖的MRAM記憶體單元100和與三個相鄰的MRAM記憶體單元相關聯的相鄰的源極/電晶體；第6B圖是第四和第五金屬層的俯視圖，第四和第五金屬層覆蓋第1圖的MRAM記憶體單元100的基板/電晶體和與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體；並且第6C圖是第六金屬層的俯視圖，第六金屬層覆蓋第1圖的MRAM記憶體單元100的基板/電晶體和與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體。三個相鄰的MRAM記憶體單元中的各者與MRAM記憶體單元100相同。
一起參看第1圖、第6A圖、第6B圖、和第6C圖，MRAM記憶體單元100包括覆蓋基板102的第三金屬層。第三金屬層可能包括第一區段144和第二區段146。在一個實施方式中，第三金屬層的第一區段144配置為字元線(WL)並且耦合到第一和第二閘極結構118、120。在一個實施方式中，字元線(WL)經由第二金屬層的第二區段128和第一金屬層的第三區段125(第4圖)而耦合到第一和第二閘極結構118、120。
MRAM記憶體單元100包括第四金屬層148，第四金屬層148覆蓋基板102的並且配置為下部金屬接觸島(lower metal contact island)，下部金屬接觸島經由底部導孔149而耦合到下部鐵磁層502(第1圖)。第四金屬層148也耦合到汲極區域112。在一個實施方式中，下部金屬接觸島148經由第三金屬層的第二區段146、第二金屬層的第二區段128、和第一金屬層的第三區段125而耦合到汲極區域112。MRAM記憶體單元100包括第五金屬層150，第五金屬層150覆蓋基板102並且配置為上部金屬接觸島，上部金屬接觸島經由頂部導孔151而耦合到上部鐵磁層504。MRAM記憶體單元100包括第六金屬層152，第六金屬層152覆蓋基板102並且配置為位元線(BL)，位元線耦合到第五金屬層150。
根據另一個實施方式，如由第3圖所繪示，包括具有兩個第一通道區域114A、114B和兩個第二通道區域116A、116B的電晶體104的MRAM記憶體單元100包括下部金屬接觸島148和上部金屬接觸島150，下部金屬接觸島148具有0.08微米的長度和0.06微米的寬度，上部金屬接觸島150具有0.1微米的長度和0.08微米的寬度。
根據另一個實施方式，如由第2圖所繪示，包括具有三個第一通道區域114A、114B、114C和三個第二通道區域116A、116B、116C的電晶體104的MRAM記憶體單元100包括下部金屬接觸島148和上部金屬接觸島150，下部金屬接觸島148具有0.1微米的長度和0.1微米的寬度，上部金屬接觸島150具有0.08微米的長度和0.08微米的寬度。
參看第1圖，MRAM記憶體單元100可能也包括源極和汲極區域金屬接觸墊(MD)和閘極結構金屬接觸墊(MP)。在一些實施方式中，第一和第二閘極結構118、120形成為金屬或其他導電材料的替換閘極。此外，MRAM記憶體單元100可能包括複數個導孔V0、V1、V2、V3、V4、和V5，複數個導孔V0、V1、V2、V3、V4、和V5互相連接多個層或多個層的多個區段。在本揭示內容的一個實施方式中，所有的導孔是不同的導孔，然而，本揭示內容的範圍涵蓋一些導孔是共享的導孔。
根據本揭示內容的一實施方式，諸如電壓信號的信號可能被施加到位元線152、字元線144、和/或共用的源極線126，以用於驅動磁性穿隧接面106。例如，可能驅動磁性穿隧接面以儲存一位元(亦即，0或1)或存取一儲存的位元。施加到位元線152、字元線144、和/或共用的源極線126的信號確定了是否驅動磁性穿隧接面106以寫入0或1的數據位元或讀取一儲存的數據位元。
第7A圖是根據本揭示內容的一實施方式的穿過第1圖的MRAM記憶體單元100的閘極結構118的y-z截面切片。電晶體104配置為平面型場效電晶體104。第一通道區域114具有一頂表面702和兩個側表面704。第二通道區域116也具有頂表面和多個側表面(未示出)。第一閘極結構118覆蓋第一通道區域114的頂表面702，並且雖然未示出，第二閘極結構120覆蓋第二通道區域116的頂表面。
第7B圖是根據本揭示內容的另一個實施方式的穿過第1圖的MRAM記憶體單元100的閘極結構118的y-z截面切片。電晶體104配置為非平面型場效電晶體104，諸如鰭式場效電晶體。第一和第二閘極結構118、120是非平面的。例如，第一閘極結構118圍繞(亦即，環繞)第一通道區域114(例如第一通道區域114A)的頂表面702和兩個側表面704。儘管未繪示，第二閘極結構120圍繞第二通道區域116(例如第二通道區域116A(第2圖))的頂表面和兩個側表面。鰭式場效電晶體104的第一和第二源極區域108A、110A，汲極區域112A，以及第一和第二通道區域114A、116A可能從它們各自在基板102中形成的部分延伸或者在基板102的頂表面103(第1圖)上構建。在一個實施方式中，基板102是氧化物，例如矽氧化物。可能在矽基層上方形成氧化物。
以下描述參考第8圖至第10 E圖。第8圖是MRAM記憶體單元200的x-z截面，並且第9圖是第8圖的MRAM記憶體單元200的基板/電晶體和與形成一對的位元單元的相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體的俯視圖。根據一些實施方式，第10A圖是第一和第二金屬層的俯視圖，第一和第二金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體，第10B圖是第三金屬層的俯視圖，第三金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體，第10C圖是第四金屬層的俯視圖，第四金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體，第10D圖是第五金屬層的俯視圖，第五金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體，以及第10E圖是第六和第七金屬層的俯視圖，第六和第七金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體。
參看第8圖，MRAM記憶體單元200包括基板202、電晶體204、和覆蓋基板202的磁性穿隧接面(MTJ)206。電晶體204配置為驅動磁性穿隧接面206，以將數據寫入到磁性穿隧接面206並且從磁性穿隧接面206讀取數據。磁性穿隧接面206配置為儲存一位元的數據。
電晶體204包括至少形成在基板202中或之上的共用的源極區域208、至少形成在基板202中或之上的汲極區域210、以及至少形成在基板202中或之上在介於共用的源極區域208和汲極區域210之間的至少一個通道區域212。電晶體204更包括覆蓋此至少一個通道區域212的主動閘極結構214、和覆蓋基板202的冗餘的閘極結構216(第9圖)。冗餘的閘極結構216耦合到接地電勢(未示出)。參看第9圖，將MRAM記憶體單元200的x節距定義為介於共用的源極區域208和冗餘的閘極結構216之間的距離(亦即，MRAM記憶體單元200的長度)。MRAM記憶體單元的x節距是1.5d，其中d被定義為介於相鄰的閘極結構之間的距離。例如，當閘極結構由多晶矽形成時，d稱為多晶矽節距。參看第8圖，磁性穿隧接面206耦合到汲極區域210。共用的源極區域208(第9圖)也是形成在相鄰的基板202A(統稱為202A/204A(第9圖))中(或之上)的相鄰的電晶體204A的源極區域，並且與相鄰的MRAM記憶體單元相關聯。MRAM記憶體單元200(其包括基板202和電晶體204，統稱為202/204(第9圖))、以及與相鄰的電晶體和相鄰的基板202A/204A相關聯的相鄰的MRAM記憶體單元，形成了共享共用的源極區域208的一對的位元單元217(第9圖)。
在一個實施方式中，電晶體204是場效電晶體(FET)，諸如金屬氧化物半導體場效電晶體(MOSFET)。電晶體204可能形成為平面型場效電晶體或形成為非平面型場效電晶體，諸如鰭式場效電晶體(FinFET)。鰭式場效電晶體可能具有一或多個非平面的閘極結構，用於圍繞一或多個通道區域。
根據一實施方式，基板202可能由矽形成、或由其他的半導體材料(例如GaAs)形成，且源極和汲極區域208、210可能是n+(P+)摻雜的區域，並且通道區域212可能是p(n)摻雜的區域。
在一個實施方式中，MRAM記憶體單元200的x節距是0.09微米至0.27微米，並且MRAM記憶體單元200的y節距是0.096微米至0.24微米。在另一個實施方式中，MRAM記憶體單元200的x節距是0.135微米，和/或MRAM記憶體單元200的y節距是0.144微米。
根據本揭示內容的一實施方式，並且如以下進一步討論的內容，MRAM記憶體單元200可能包括覆蓋基板202的至少七個金屬層、以及用於將多個金屬層或多個金屬層的多個區段彼此連接的導孔。此七個或更多的金屬層可能統稱為產線的後段(BEOL)金屬化，產線的後段金屬化將形成在基板202中或之上的電晶體和其他的組件與其他的電路、組件、數據線、和電源耦合。
根據另一個實施方式，MRAM記憶體單元200(第8圖)包括第二金屬層，第二金屬層具有第一區段218(第8圖、第10A圖)和第二區段220(第8圖、第10A圖)。第一區段218配置為共用的源極線(共用SL，第8圖)，以接收源極線信號。共用的源極線218耦合到共用的源極區域208和第二對的位元單元217A(第10A圖)的第二共用的源極區域(未示出)，以形成耦合到(亦即，共享)共用的源極線218的四個位元單元。在一個實施方式中，第一金屬層包括第一區段222(第8圖、第10A圖)和第二區段224(第8圖、第10A圖)。共用的源極線218(第8圖、第10A圖)可能經由第一金屬層的第一區段222(第8圖、第10A圖)而耦合到共用的源極區域208(第8圖)和第二共用的源極區域。
此外，MRAM記憶體單元200包括第六金屬層226(第8圖、第10E圖)其配置為位元線(BL，第8圖)並且耦合到磁性穿隧接面206(第8圖)。另外，MRAM記憶體單元200包括第七金屬層228(第8圖、第10E圖)其配置為字元線(WL，第8圖)並且耦合到主動閘極結構214(第8圖)。
在本揭示內容的一個實施方式中，磁性穿隧接面206是由第5圖所繪示的磁性穿隧接面106。磁性穿隧接面206包括下部鐵磁層502、上部鐵磁層504、和穿隧阻障層506其位在介於下部鐵磁層502和上部鐵磁層504之間。
MRAM記憶體單元200更包括第四金屬層230(第8圖、第10C圖)其配置為下部金屬接觸島，下部金屬接觸島具有0.08微米的長度和0.06微米的寬度。下部金屬接觸島230(第8圖)耦合到磁性穿隧接面206的下部鐵磁層502和汲極區域210。在一個實施方式中，汲極區域210(第8圖)經由第三金屬層232(第8圖、第10B圖)耦合到下部金屬接觸島230。在另一個實施方式中，汲極區域210(第8圖)經由第一金屬層的第二區段224、第二金屬層的第二區段220、和第三金屬層232而耦合到下部金屬接觸島230。
此外，MRAM記憶體單元200包括第五金屬層234(第8圖、第10D圖)，第五金屬層234配置為上部金屬接觸島，上部金屬接觸島具有0.1微米的長度和0.08微米的寬度。第五金屬層234(第8圖)耦合到磁性穿隧接面206的上部鐵磁層504和第六金屬層226(亦即，位元線)。
根據本揭示內容的另一個實施方式，MRAM記憶體單元200可能包括冗餘的磁性穿隧接面207(第8圖)，冗餘的磁性穿隧接面207覆蓋基板202並且耦合到字元線228。字元線228可能接收字元線信號(例如，電壓)，並且主動閘極結構214經由冗餘的磁性穿隧接面207接收字元線信號。在一個實施方式中，冗餘的磁性穿隧接面207配置為將從字元線228接收的信號傳遞到主動閘極結構214。MRAM記憶體單元200不利用冗餘的磁性穿隧接面207用於數據讀取或寫入。在一個實施方式中，冗餘的磁性穿隧接面207與磁性穿隧接面206相同，包括下部鐵磁層502、上部鐵磁層504、和穿隧阻障層506其位在介於下部鐵磁層502和上部鐵磁層504之間。冗餘的磁性穿隧接面207的形成可能允許在金屬層(亦即，220、224、226、230、232、和234)和磁性穿隧接面206、207(其形成耦合到字元線228和位元線226的至少一些組件)的製造中使用相同套組的多個遮罩。替代地，至少與形成磁性穿隧接面206相關聯的此套組的多個遮罩也可能用在形成冗餘的磁性穿隧接面207，然後使用冗餘的磁性穿隧接面207作為用來將信號從字元線228傳遞到主動閘極結構214的電導線。
根據一實施方式，MRAM記憶體單元200包括兩個通道區域212A和212B(第9圖)。根據另一個實施方式，共用的源極區域208包括兩個共用的源極區域鰭片部分208A、208B，兩個共用的源極區域鰭片部分208A、208B在高於基板202延伸，或替代地位在基板202的頂表面203上；汲極區域210包括兩個汲極區域鰭片部分210A、210B，兩個汲極區域鰭片部分210A、210B在高於基板202延伸，或替代地位在基板202的頂表面203上。兩個通道區域212A、212B中的各者包括通道區域鰭片部分，通道區域鰭片部分在高於基板202延伸、或替代地位在基板202的頂表面203上在對應的共用的源極區域鰭片部分208A、208B和汲極區域鰭片部分210A、210B之間。如由第7B圖所繪示，每個通道區域鰭片部分可能包括上表面702和兩個側表面704。在一個實施方式中，主動閘極結構214圍繞每個通道區域鰭片部分212A、212B的上表面702和兩個側表面704。
第11圖是根據本揭示內容的一實施方式的用於形成MRAM記憶體單元的方法600的流程圖。例如，方法600可能形成MRAM記憶體單元200。
在步驟602中，電晶體的多晶矽閘極結構形成在基板上方。例如，可能使用閘極遮罩在微影步驟中來圖案化沉積在基板上的多晶矽層，以形成具有周期性d的多晶矽閘極結構。
在步驟604中，在基板中或之上形成電晶體的共用的源極和汲極區域。基板可能是半導體基板，例如矽。或者替代地，基板可能是形成在矽基層上的氧化物、和/或可能在基板上(例如，在基板的頂表面上)形成電晶體的源極/汲極區域，從而形成鰭片結構。替代地，源極/汲極區域可能具有在基板中形成的第一對應的部分和在高於基板延伸的第二對應的部分，從而形成鰭片結構。共用的源極區域可能形成為用於電晶體和相鄰的電晶體的源極區域。相鄰的電晶體可能驅動相鄰的MRAM記憶體單元。
在步驟606中，在介於汲極區域和共用的源極區域之間形成至少一個通道區域。通道區域可能形成在基板中或之上，例如，在基板的頂表面上。
在步驟608中，將覆蓋至少一個通道區域的第一多晶矽閘極結構耦合到字元線，以形成一主動閘極結構，並且將覆蓋基板並與第一多晶矽閘極結構鄰接的第二多晶矽閘極結構耦合到接地電勢，以形成冗餘的閘極結構。替代地，第一多晶矽閘極結構圍繞至少一個通道區域的頂表面和兩個側表面，以形成環繞閘極結構。
介於主動閘極結構和冗餘的閘極結構之間的距離是d，並且介於共用的源極區域和冗餘的閘極結構之間的距離(其是MRAM記憶體單元陣列的x節距)是1.5d。在本揭示內容的一個實施方式中，距離d是90微米。
在步驟610中，在基板上方形成磁性穿隧接面並且磁性穿隧接面耦合到汲極區域。在本揭示內容的一個實施方式中，磁性穿隧接面包含下部鐵磁層、上部鐵磁層、和穿隧阻障層其位在介於下部鐵磁層和上部鐵磁層之間。
在步驟612中，源極線由覆蓋基板的第二金屬層形成並且耦合到共用的源極區域。
在步驟614中，下部金屬接觸島由覆蓋基板的第四金屬層形成並且耦合到下部鐵磁層和汲極區域。在一個實施方式中，下部金屬接觸島具有0.1微米的長度和0.1微米的寬度。
在步驟616中，上部金屬接觸島由覆蓋基板的第五金屬層形成並且耦合到上部鐵磁層。在一個實施方式中，上部金屬接觸島具有0.08微米的長度和0.08微米的寬度。
在步驟618中，位元線由第六金屬層形成並且耦合到上部金屬接觸島。
在步驟620中，字元線由覆蓋基板的第七金屬層形成。
雖然第11圖以特定的順序繪示方法步驟，但是本揭示內容不限於此。本揭示內容的範圍涵蓋方法步驟的不同順序，以及在製造鰭式場效電晶體裝置和/或MRAM單元中已知的其他的方法步驟。例如，用於形成MRAM記憶體單元的其他的實施方式包括源極/汲極區域摻雜的步驟，將步驟602的多晶矽閘極結構形成為虛擬閘極以作為隨後的源極/汲極區域和/或通道區域的形成的遮罩，以及移除此虛擬遮罩和以一第二多晶矽閘極結構替換此虛擬遮罩。
根據本揭示內容的一個實施方式，一種MRAM記憶體單元包括基板、覆蓋基板的電晶體、以及覆蓋電晶體的磁性穿隧接面。電晶體包括第一源極區域、第二源極區域、介在第一和第二源極區域之間的汲極區域、介在汲極區域和第一源極區域之間的至少一個第一通道區域、介在汲極區域和第二源極區域之間的至少一個第二通道區域、覆蓋至少一個第一通道區域的第一閘極結構、以及覆蓋至少一個第二通道區域的第二閘極結構。汲極區域耦合到磁性穿隧接面。MRAM記憶體單元更包括覆蓋電晶體的第一金屬層和覆蓋第一金屬層的第二金屬層。第二和第一金屬層配置為將共用的源極線信號耦合到第一和第二源極區域、以及到第一相鄰的MRAM記憶體單元的第一相鄰的電晶體的第一相鄰的第一和第二源極區域。
替代地，電晶體的至少一部分可能至少在基板中或之上，包括至少在基板中或之上的第一源極區域、至少在基板中或之上的第二源極區域、至少在基板中或之上在介於第一和第二源極區域之間的汲極區域、至少在基板中或之上在介於汲極區域和第一源極區域之間的至少一個第一通道區域、至少在基板中或之上在介於第一汲極區域和第二源極區域之間的至少一個第二通道區域、覆蓋至少一個第一通道區域的第一閘極結構、以及覆蓋至少一個第二通道區域的第二閘極結構。
根據本揭示內容的另一個實施方式，MRAM記憶體單元包括基板、覆蓋基板的電晶體、和覆蓋電晶體的磁性穿隧接面。電晶體包括共用的源極區域、汲極區域、介於共用的源極區域和汲極區域之間的至少一個通道區域、覆蓋至少一個通道區域的主動閘極結構、以及位在基板上方和在共用的源極區域或汲極區域的其中一者的外側的冗餘的閘極結構。冗餘的閘極結構耦合到接地電勢。主動和冗餘的閘極結構隔開一距離d。MRAM記憶體單元的x節距是介於共用的源極區域和冗餘的閘極結構之間的距離，並且x節距是1.5d。汲極區域耦合到磁性穿隧接面。
替代地，MRAM記憶體單元包括基板、至少在基板中或之上的電晶體的至少一個部分、以及覆蓋電晶體的磁性穿隧接面。電晶體包括至少在基板中或之上的共用的源極區域、至少在基板中或之上的汲極區域、至少在基板中或之上在介於共用的源極區域和汲極區域之間的至少一個通道區域、覆蓋至少一個通道區域的主動閘極結構、以及覆蓋基板的冗餘的閘極結構。冗餘的閘極結構耦合到接地電勢。主動和冗餘的閘極結構隔開一距離d。MRAM記憶體單元的x節距是介於共用的源極區域和冗餘的閘極結構之間的距離，並且x節距是1.5d。汲極區域耦合到磁性穿隧接面。
根據本揭示內容的又另一個實施方式，提供了一種形成MRAM記憶體單元的方法，MRAM記憶體單元包括磁性穿隧接面和用於驅動磁性穿隧接面的電晶體。此方法包括：至少在基板中或之上形成電晶體的汲極區域，至少在基板中或基板之上形成共用的源極區域，在介於汲極區域和共用的源極區域之間形成至少一個通道區域，形成主動閘極結構其覆蓋至少一個通道區域並且耦合到字元線，形成冗餘的閘極結構其覆蓋基板並且耦合到接地電勢，以及形成磁性穿隧接面其覆蓋基板並且耦合到汲極區域。共用的源極區域形成為此電晶體和一相鄰的MRAM記憶體單元的一相鄰的電晶體的源極區域。MRAM記憶體單元形成為具有1.5d的x節距，其中d是介於主動閘極結構和冗餘的閘極結構之間的距離，並且其中介於共用的源極區域和冗餘的閘極結構之間的距離是MRAM記憶體單元的x節距。
以上概述了數個實施方式，以便本領域技術人員可以較佳地理解本揭示內容的各方面。本領域技術人員應當理解，他們可以容易地使用本揭示內容作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或達到相同的優點。
本領域技術人員還應該認識到，這樣的均等建構不脫離本揭示內容的精神和範圍，並且他們可對本文進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
100:MRAM記憶體單元 102:基板 102A:基板 102B:基板 102C:基板 103:頂表面 104:電晶體 106:磁性穿隧接面 108:第一源極區域 108A:第一源極區域 108B:第一源極區域 108C:第一源極區域 110:第二源極區域 110A:第二源極區域 110B:第二源極區域 110C:第二源極區域 112:汲極區域 112A:汲極區域 112B:汲極區域 112C:汲極區域 114:第一通道區域 114A:第一通道區域 114B:第一通道區域 114C:第一通道區域 116:第二通道區域 116A:第二通道區域 116B:第二通道區域 116C:第二通道區域 118:第一閘極結構 120:第二閘極結構 122:第一區段 124:第二區段 125:第三區段 126:第一區段(共用的源極線) 128:第二區段 130:第一區段 132:第二區段 133:位元單元 134:第一區段 135:位元單元 136:第二區段 138:第一區段 140:第二區段 142:第三區段(第二共用的源極線) 144:第一區段(字元線) 146:第二區段 148:第四金屬層(下部金屬接觸島) 149:底部導孔 150:第五金屬層(上部金屬接觸島) 151:頂部導孔 152:第六金屬層(位元線) 200:MRAM記憶體單元 202:基板 202A:基板 203:頂表面 204:電晶體 204A:電晶體 206:磁性穿隧接面 207:冗餘的磁性穿隧接面 208:共用的源極區域 208A:共用的源極區域鰭片部分 208B:共用的源極區域鰭片部分 210:汲極區域 210A:汲極區域鰭片部分 210B:汲極區域鰭片部分 212:通道區域 212A:通道區域 212B:通道區域 214:主動閘極結構 216:冗餘的閘極結構 217:位元單元 217A:位元單元 218:第一區段(共用的源極線) 220:第二區段 222:第一區段 224:第二區段 226:第六金屬層(位元線) 228:第七金屬層(字元線) 230:第四金屬層(下部金屬接觸島) 232:第三金屬層 234:第五金屬層 502:下部鐵磁層 504:上部鐵磁層 506:穿隧阻障層 600:方法 602:步驟 604:步驟 606:步驟 608:步驟 610:步驟 612:步驟 614:步驟 618:步驟 620:步驟 702:頂表面 704:側表面 BL:位元線 BV:底部導孔 Common SL:共用的源極線 d:距離 D(N+):汲極(N+摻雜) L:長度 M1:第一金屬層 M1V:第一金屬層 M2:第二金屬層 M2H:第二金屬層 M3V:第三金屬層 M4H:第四金屬層 M5V:第五金屬層 M6H:第六金屬層 M7V:第七金屬層 MD:源極和汲極區域金屬接觸墊 MP:閘極結構金屬接觸墊 MTJ:磁性穿隧接面 Poly(Core):多晶矽(核心) SL:源極線 S(N+):源極(N+摻雜) TV:頂部導孔 V0:導孔 V1:導孔 V2:導孔 V3:導孔 V5:導孔 V6:導孔 W:寬度 WL:字元線 x pitch:x節距 y pitch:y節距
本揭示內容的各方面，可由以下的詳細描述並與所附圖式一起閱讀，得到最佳的理解。要注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚性，各個特徵的尺寸可能任意地增加或減小。 第1圖是根據本揭示內容的一實施方式的MRAM記憶體單元的x-z截面； 第2圖是根據本揭示內容的一實施方式，第1圖的MRAM記憶體單元的基板/電晶體的俯視圖； 第3圖是根據本揭示內容的另一個實施方式，第1圖的MRAM記憶體單元的基板/電晶體的俯視圖； 第4圖是根據本揭示內容的一實施方式，第一和第二金屬層的俯視圖，第一和第二金屬層覆蓋第1圖的MRAM記憶體單元的基板/電晶體和與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體； 第5圖繪示根據本揭示內容的一實施方式的第1圖的磁性穿隧接面； 第6A圖是根據本揭示內容的一實施方式，第三金屬層的俯視圖，第三金屬層覆蓋第1圖的MRAM記憶體單元的基板/電晶體和與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體； 第6B圖是根據本揭示內容的一實施方式的第四金屬層和第五金屬層的俯視圖，第四金屬層和第五金屬層覆蓋第1圖的MRAM記憶體單元的基板/電晶體和與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體； 第6C圖是根據本揭示內容的一實施方式的第六金屬層的俯視圖，第六金屬層覆蓋第1圖的MRAM記憶體單元的基板/電晶體和與三個相鄰的MRAM記憶體單元相關聯的相鄰的基板/電晶體； 第7A圖是根據本揭示內容的一實施方式的通過第1圖的MRAM記憶體單元的閘極結構的y-z截面切片； 第7B圖是根據本揭示內容的另一個實施方式的通過第1圖的MRAM記憶體單元的閘極結構的y-z截面切片； 第8圖是根據本揭示內容的一實施方式的MRAM記憶體單元200的x-z截面； 第9圖為根據本揭示內容的一實施方式，第8圖的MRAM記憶體單元的基板/電晶體以及與形成一對的位元單元的一相鄰的MRAM記憶體單元相關聯的一相鄰的基板/電晶體的俯視圖； 第10A圖是根據本揭示內容的一實施方式的第一金屬層和第二金屬層的俯視圖，第一金屬層和第二金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體； 第10B圖是根據本揭示內容的一實施方式的第三金屬層的俯視圖，第三金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體； 第10C圖是根據本揭示內容的一實施方式的第四金屬層的俯視圖，第四金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體； 第10D圖是根據本揭示內容的一實施方式的第五金屬層的俯視圖，第五金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體； 第10E圖是根據本揭示內容的一實施方式的第六金屬層和第七金屬層的俯視圖，第六金屬層和第七金屬層覆蓋第9圖的成對的位元單元的基板/電晶體和三個相鄰的成對的位元單元的相鄰的基板/電晶體；以及 第11圖是根據本揭示內容的一實施方式的用於形成MRAM記憶體單元的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:MRAM記憶體單元
102:基板
103:頂表面
104:電晶體
106:磁性穿隧接面
108:第一源極區域
110:第二源極區域
112:汲極區域
114:第一通道區域
116:第二通道區域
118:第一閘極結構
120:第二閘極結構
122:第一區段
124:第二區段
125:第三區段
126:第一區段(共用的源極線)
128:第二區段
144:第一區段(字元線)
146:第二區段
148:第四金屬層(下部金屬接觸島)
149:底部導孔
150:第五金屬層(上部金屬接觸島)
151:頂部導孔
152:第六金屬層(位元線)
BL:位元線
BV:底部導孔
Common SL:共用的源極線
D(N+):汲極(N+摻雜)
M1V:第一金屬層
M2H:第二金屬層
M3V:第三金屬層
M4H:第四金屬層
M5V:第五金屬層
M6H:第六金屬層
MD:源極和汲極區域金屬接觸墊
MP:閘極結構金屬接觸墊
MTJ:磁性穿隧接面
Poly(Core):多晶矽(核心)
S(N+):源極(N+摻雜)
TV:頂部導孔
V0:導孔
V1:導孔
V2:導孔
V3:導孔
V5:導孔
WL:字元線

Claims (20)

  1. 一種磁阻式隨機存取記憶體(MRAM)記憶體單元，包含： 一基板； 一電晶體其在該基板上方並且包括： 一第一源極區域； 一第二源極區域； 一汲極區域其介於該第一和該第二源極區域之間； 至少一個第一通道區域其介於該汲極區域和該第一源極區域之間； 至少一個第二通道區域其介於該汲極區域和該第二源極區域之間； 一第一閘極結構其覆蓋所述至少一個第一通道區域； 一第二閘極結構其覆蓋所述至少一個第二通道區域； 一磁性穿隧接面其覆蓋該電晶體，其中該汲極區域耦合到該磁性穿隧接面； 一第一金屬層其覆蓋該電晶體；以及 一第二金屬層其覆蓋該第一金屬層，其中該第二和該第一金屬層配置為將一共用的源極線信號耦合到該第一和該第二源極區域以及到一第一相鄰的MRAM記憶體單元的一第一相鄰的電晶體的第一相鄰的第一和第二源極區域。
  2. 如請求項1所述之MRAM記憶體單元，其中所述至少一個第一通道區域包含兩個第一通道區域，其中所述至少一個第二通道區域包含兩個第二通道區域，其中該MRAM記憶體單元的一x節距是介於該第一源極區域和該第二源極區域之間的一距離，該MRAM記憶體單元的一y節距是該MRAM記憶體單元的一寬度，其中該MRAM記憶體單元的該x節距是0.18微米，並且其中該MRAM記憶體單元的該y節距是0.144微米。
  3. 如請求項1所述之MRAM記憶體單元，其中所述至少一個第一通道區域包含三個第一通道區域，其中所述至少一個第二通道區域包含三個第二通道區域，其中該MRAM記憶體單元的一x節距為介於該第一源極區域和該第二源極區域的一距離，該MRAM記憶體單元的一y節距是該MRAM記憶體單元的一寬度，其中該MRAM記憶體單元的該x節距是0.18微米，並且其中該MRAM記憶體單元的該y節距是0.192微米。
  4. 如請求項1所述之MRAM記憶體單元，其中該第一金屬層包括一第一部分其具有耦合到該第一源極區域的一第一區段、和耦合到該第二源極區域的一第二區段，並且中該第二金屬層包括耦合到該第一金屬層的一第一區段，該第二金屬層的該第一區域配置為一共用的源極線。
  5. 如請求項4所述之MRAM記憶體單元，其中： 該第一金屬層包含：一第二部分其耦合到該第一相鄰的MRAM記憶體單元的該第一相鄰的電晶體的所述第一相鄰的第一和第二源極區域；一第三部分其耦合到一第二相鄰的MRAM記憶體單元的一第二相鄰的電晶體的第二相鄰的第一和第二源極區域；以及一第四部分其耦合到一第三相鄰的MRAM記憶體單元的一第三相鄰的電晶體的第三相鄰的第一和第二源極區域，其中 該共用的源極線耦合到該第一金屬層的該第一和該第二部分和耦合到一第二共用的源極線其耦合到該第一金屬層的該第三和該第四部分，以形成四個位元單元其配置為接收該共用的源極線信號。
  6. 如請求項1所述之MRAM記憶體單元，其中該磁性穿隧接面包含一下部鐵磁層、一上部鐵磁層、和一穿隧阻障層其位在介於該下部鐵磁層和該上部鐵磁層之間，並且其中該MRAM記憶體單元更包含： 一第三金屬層其配置為作為一字元線並且耦合到該第一和該第二閘極結構； 一第四金屬層其配置為作為一下部金屬接觸島其耦合到該下部鐵磁層和該汲極區域； 一第五金屬層其配置為作為一上部金屬接觸島其耦合到該上部鐵磁層；以及 一第六金屬層其配置作為一位元線並且耦合到該第五金屬層。
  7. 如請求項6所述之MRAM記憶體單元，其中 所述至少一個第一通道區域包含兩個第一通道區域，其中 所述至少一個第二通道區域包含兩個通道區域，其中該下部金屬接觸島具有0.08微米的一長度和0.06微米的一寬度，並且其中 該上部金屬接觸島具有0.1微米的一長度和0.08微米的一寬度。
  8. 如請求項6所述之MRAM記憶體單元，其中： 所述至少一個第一通道區域包含三個第一通道區域，其中 所述至少一個第二通道區域包含三個第二通道區域，其中 該下部金屬接觸島具有0.1微米的一長度和0.1微米的一寬度，以及 其中該上部金屬金接觸島具有0.08微米的一長度和0.08微米的一寬度。
  9. 一種MRAM記憶體單元，包含： 一基板； 一電晶體其在該基板上方並且包括： 一共用的源極區域， 一汲極區域， 至少一個通道區域其介於該共用的源極區域和該汲極區域之間， 一第一閘極結構其覆蓋所述至少一個通道區域，以及 一冗餘的閘極結構其位在該基板上方並且在該共用的源極區域或該汲極區域中的其中一者的外側；以及 一磁性穿隧接面其覆蓋該電晶體，其中該汲極區域耦合到該磁性穿隧接面。
  10. 如請求項9所述之MRAM記憶體單元，其中d是介於該第一閘極結構和該冗餘的閘極結構之間的一距離，其中該MRAM記憶體單元的一x節距是介於該共用的源極區域和該冗餘的閘極結構之間的一距離，並且其中該x節距是1.5d。
  11. 如請求項10所述之MRAM記憶體單元，其中該x節距是0.09微米至0.27微米。
  12. 如請求項9所述之MRAM記憶體單元，其中該MRAM記憶體單元的一y節距是該MRAM記憶體單元的一寬度，且該y節距是0.096微米至0.24微米。
  13. 如請求項9所述之MRAM記憶體單元，其中該共用的源極區域是用於一相鄰的MRAM記憶體單元的一相鄰的電晶體的一源極區域，其中該MRAM記憶體單元和該相鄰的MRAM記憶體單元形成一對的位元單元，並且其中該MRAM記憶體單元更包含： 至少七個金屬層，每個金屬層覆蓋該電晶體。
  14. 如請求項13所述之MRAM記憶體單元，其中所述至少七個金屬層包括： 一第二金屬層其配置作為一共用的源極線以接收一源極線信號，該共用的源極線耦合到該共用的源極區域和一第二對的位元單元的一第二共用的源極區域，以形成耦合到該共用的源極線的四個位元單元， 一第六金屬層其配置作為一位元線，該位元線耦合到該磁性穿隧接面，以及 一第七金屬層其配置作為一字元線，該字元線耦合到該第一閘極結構。
  15. 如請求項14所述之MRAM記憶體單元，其中該磁性穿隧接面包含一下部鐵磁層、一上部鐵磁層、和一穿隧阻障層其位在介於該下部鐵磁層和該上部鐵磁層之間，並且其中所述至少七個金屬層更包括： 一第四金屬層其配置作為一下部金屬接觸島其具有0.08微米的一長度和0.06微米的一寬度，其中該下部金屬接觸島耦合到該下部鐵磁層和該汲極區域，以及 一第五金屬層其配置作為一上部金屬接觸島其具有0.1微米的一長度和0.08微米的一寬度，其中該上部金屬接觸島耦合到該上部鐵磁層和該位元線。
  16. 如請求項14所述之MRAM記憶體單元，更包含一冗餘的磁性穿隧接面其覆蓋該基板，其中該字元線配置為接收一字元線信號，並且其中該字元線耦合到該第一閘極結構以經由該冗餘的磁性穿隧接面接收該字元線電壓。
  17. 如請求項9所述之MRAM記憶體單元，其中所述至少一個通道區域包含兩個通道區域。
  18. 如請求項17所述之MRAM記憶體單元，其中該共用的源極區域包含一共用的源極區域鰭片部分其延伸高於該基板，其中該汲極區域包含一汲極區域鰭片部分其延伸高於該基板，其中該些兩個通道區域中的各者包含一通道區域鰭片部分其延伸高於該基板在介於該共用的源極區域鰭片部分和該汲極區域鰭片部分之間，其中每個通道區域鰭片部分包括一上表面和兩個側表面，並且其中該第一閘極結構圍繞每個通道區域鰭片部分的該上表面和所述兩個側表面。
  19. 一種方法，包含： 形成一第一電晶體和一第二電晶體其覆蓋一基板，該第一電晶體包括： 一第一通道區域； 一第一主動閘極結構其接觸該第一通道； 一第一冗餘的閘極結構其覆蓋該基板並且耦合到一接地電勢，該第一冗餘的閘極結構具有從該第一主動閘極結構的一距離d； 一第一汲極區域其鄰近於該第一主動閘極結構； 一共用的源極區域其鄰近於該第一主動閘極結構，該共用的源極區域具有從該第一冗餘的閘極結構的一距離1.5d；並且 該第二電晶體其包括： 一第二通道區域； 一第二主動閘極結構其接觸該第二通道區域； 一第二汲極區域其鄰近於該第二主動閘極結構； 該共用的源極區域其鄰近於該第二閘極結構；以及 形成一磁性穿隧接面其覆蓋該基板並且耦合到該第一汲極區域。
  20. 如請求項19所述之方法，其中該磁性穿隧接面包含一下部鐵磁層、一上部鐵磁層、和一穿隧阻障層其位在介於該下部鐵磁層和該上部鐵磁層之間，並且其中該方法更包含： 從在該第一電晶體上方的一第二金屬層形成一源極線，並且該源極線耦合到該共用的源極區域； 從在該第一電晶體上方的一第四金屬層形成一下部金屬接觸島，並且該下部金屬接觸島分別地耦合到該下部鐵磁層和該第一汲極區域，該下部金屬接觸島具有0.1微米的一長度和0.1微米的一寬度； 從在該第一電晶體上方的一第五金屬層形成一上部金屬接觸島，並且該上部金屬接觸島耦合到該上部鐵磁層，該上部金屬接觸島具有0.08微米的一長度和0.08微米的一寬度； 從在該第一電晶體上方的一第六金屬層形成一位元線，該位元線耦合到該上部金屬接觸島；以及 從在該第一電晶體上方的一第七金屬層形成一字元線。
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