KR102472567B1 - 비트셀 면적을 최소화하기 위한 mram 메모리 셀 레이아웃 - Google Patents
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Abstract
본 개시는 기판, 기판 위에 있는 트랜지스터 및 트랜지스터 위에 있는 자기 터널 접합부를 포함하는 감소된 면적의 MRAM 메모리 셀을 형성하기 위한 시스템 및 방법을 제공한다. 트랜지스터는 제 1 및 제 2 소스 영역들, 제 1 소스 영역과 제 2 소스 영역 사이의 드레인 영역, 드레인 영역과 제 1 소스 영역 사이의 적어도 하나의 제 1 채널 영역, 드레인 영역과 제 2 소스 영역 사이의 적어도 하나의 제 2 채널 영역, 적어도 하나의 제 1 채널 영역 위에 있는 제 1 게이트 구조물 및 적어도 하나의 제 2 채널 영역 위에 있는 제 2 게이트 구조물을 포함한다. 제 1 및 제 2 금속층들이 트랜지스터 위에 있다. 제 1 및 제 2 금속층들은 공통 소스 라인 신호를 제 1 및 제 2 소스 영역들에 커플링하도록 구성된다.
Description
MRAM 메모리 셀 어레이들은, 판독 및 기록 동작들을 수행하기 위해 데이터의 비트들을 저장하기 위한 자기 터널 접합부(magnetic tunnel junction)들 및 자기 터널 접합부들을 구동하기 위한 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)들과 같은 전계 효과 트랜지스터들을 포함한다. 22 nm 노드 또는 그 이상과 같은 20 nm 노드 아래의 반도체 프로세싱 기술을 사용하여 MRAM 메모리 셀들을 제조할 때, 구동 MOSFET들의 레이아웃 및/또는 기하구조(geometry)뿐만 아니라 자기 터널 접합부를 형성하는 금속층들을 포함하는 백 엔드 오브 라인(back-end-of-line; BEOL) 금속배선(metallization)의 레이아웃 및/또는 기하구조가 비트셀 면적들을 감소시키는데 중요하다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 MRAM 메모리 셀의 x-z 단면이다.
도 2는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터의 평면도이다.
도 3은 본 개시의 다른 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터의 평면도이다.
도 4는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 1 및 제 2 금속층들의 평면도이다.
도 5는 본 개시의 실시예에 따른, 도 1의 자기 터널 접합부를 예시한다.
도 6a는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 3 금속층의 평면도이다.
도 6b는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 4 및 제 5 금속층들의 평면도이다.
도 6c는 본 개시의 실시예들에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 6 금속층의 평면도이다.
도 7a는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 게이트 구조물을 관통하여 자른 y-z 단면이다.
도 7b는 본 개시의 다른 실시예에 따른, 도 1의 MRAM 메모리 셀의 게이트 구조물을 관통하여 자른 y-z 단면이다.
도 8은 본 개시의 실시예에 따른 MRAM 메모리 셀(200)의 x-z 단면이다.
도 9는 본 개시의 실시예에 다른, 도 8의 MRAM 메모리 셀의 기판/트랜지스터 및 한 쌍의 비트셀들을 형성하는 이웃하는 MRAM 셀과 연관된 이웃하는 기판/트랜지스터의 평면도이다.
도 10a는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 1 및 제 2 금속층들의 평면도이다.
도 10b는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 3 금속층의 평면도이다.
도 10c는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 4 금속층의 평면도이다.
도 10d는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 5 금속층의 평면도이다.
도 10e는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 6 및 제 7 금속층들의 평면도이다.
도 11은 본 개시의 실시예에 따른 MRAM 메모리 셀을 형성하기 위한 방법의 흐름도이다.
도 1은 본 개시의 실시예에 따른 MRAM 메모리 셀의 x-z 단면이다.
도 2는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터의 평면도이다.
도 3은 본 개시의 다른 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터의 평면도이다.
도 4는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 1 및 제 2 금속층들의 평면도이다.
도 5는 본 개시의 실시예에 따른, 도 1의 자기 터널 접합부를 예시한다.
도 6a는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 3 금속층의 평면도이다.
도 6b는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 4 및 제 5 금속층들의 평면도이다.
도 6c는 본 개시의 실시예들에 따른, 도 1의 MRAM 메모리 셀의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 6 금속층의 평면도이다.
도 7a는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀의 게이트 구조물을 관통하여 자른 y-z 단면이다.
도 7b는 본 개시의 다른 실시예에 따른, 도 1의 MRAM 메모리 셀의 게이트 구조물을 관통하여 자른 y-z 단면이다.
도 8은 본 개시의 실시예에 따른 MRAM 메모리 셀(200)의 x-z 단면이다.
도 9는 본 개시의 실시예에 다른, 도 8의 MRAM 메모리 셀의 기판/트랜지스터 및 한 쌍의 비트셀들을 형성하는 이웃하는 MRAM 셀과 연관된 이웃하는 기판/트랜지스터의 평면도이다.
도 10a는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 1 및 제 2 금속층들의 평면도이다.
도 10b는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 3 금속층의 평면도이다.
도 10c는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 4 금속층의 평면도이다.
도 10d는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 5 금속층의 평면도이다.
도 10e는 본 개시의 실시예에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 6 및 제 7 금속층들의 평면도이다.
도 11은 본 개시의 실시예에 따른 MRAM 메모리 셀을 형성하기 위한 방법의 흐름도이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
MRAM 메모리 셀 어레이는 복수의 비트셀들을 포함한다. MRAM 메모리 셀로도 지칭되는 각각의 비트셀은 실리콘 기판 또는 실리콘 베이스층 위에 있는 산화물 기판과 같은 기판 내에 또는 상에 형성된 트랜지스터, 및 기판과 트랜지스터 위에 있는 자기 터널 접합부를 포함한다. 각각의 비트셀은 또한 기판 및 트랜지스터 위에 있는 복수의 금속층들(즉, BEOL 금속층들)을 포함한다. 금속층들 또는 금속층들의 세그먼트들 중 일부는 트랜지스터들의 드레인들, 게이트들 및 소스들에 커플링되는 비트 라인들, 워드 라인들 및 소스 라인들로서 사용될 수 있고, 자기 터널 접합부들을 구동하기 위한 전압 신호들과 같은 외부 신호들을 수신하도록 구성될 수 있다. 트랜지스터들이 작아짐에 따라, 비트셀 레이아웃을 감소시키기 위해 BEOL 금속의 치수들도 감소되어야 한다. 그러나, 금속 라인들의 금속 피치 및 폭들과 같은 BEOL 금속의 파라미터들은, 1P1E(one-photolithography-one-etch) 프로세싱 기술 또는 다른 프로세싱 기술들 하에서 수행되는 프로세싱 단계들과 같은 대응하는 프로세싱 절차들에 의해 운영(govern)된다.
본 개시는 BEOL 금속층들에 기반한 감소된 비트셀 면적들을 갖는 MRAM 메모리 셀들 및/또는 대응하는 자기 터널 접합부를 구동하는데 사용되는 기저(underlying) 트랜지스터들의 실시예들을 설명한다.
도 1은 본 개시의 실시예에 따른 MRAM 메모리 셀(100)의 x-z 단면이다. MRAM 메모리 셀(100)은 기판(102), 트랜지스터(104) 및 자기 터널 접합부(MTJ)(106)를 포함한다. 트랜지스터(104)는 MTJ(106)에 데이터를 기록하고 MTJ(106)로부터 데이터를 판독하기 위해 MTJ(106)를 구동하도록 구성된다. MTJ(106)는 데이터의 비트를 저장하도록 구성된다. 아래에서 보다 더 상세히 논의될 바와 같이, 자기 터널 접합부에 의해 저장되는 데이터의 비트의 값은 MTJ(106)의 강자성층들 간의 상대적 자기 정렬에 기반한다.
트랜지스터(104)는 기판(102) 내에 형성된 제 1 소스 영역(108), 기판(102) 내에 형성된 제 2 소스 영역(110), 및 제 1 소스 영역(108)과 제 2 소스 영역(110) 사이의 기판(102) 내에 형성된 드레인 영역(112)을 포함한다. 트랜지스터(104)는 드레인 영역(112)과 제 1 소스 영역(108) 사이의 기판(102) 내에 형성된 적어도 하나의 제 1 채널 영역(114), 및 드레인 영역(112)과 제 2 소스 영역(110) 사이의 기판(102) 내에 형성된 적어도 하나의 제 2 채널 영역(116)을 더 포함한다. 또한, 트랜지스터(104)는 적어도 하나의 제 1 채널 영역(114) 위에 있는 제 1 게이트 구조물(118) 및 적어도 하나의 제 2 채널 영역(116) 위에 있는 제 2 게이트 구조물(120)을 포함한다. 일 실시예에서, 트랜지스터(104)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 전계 효과 트랜지스터(field-effect transistor; FET)이다. 트랜지스터(104)는 평면형 FET 또는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)들과 같은 비평면형 FET으로서 형성될 수 있다. FinFET들은 하나 이상의 채널 영역 주위를 부분적으로 또는 완전히 랩핑(wrapping)하기 위한 하나 이상의 비평면형 게이트 구조물을 가질 수 있다.
도 1이 소스/드레인 영역들 및 채널 영역들을 기판(102) 내에 임베딩된 것으로서 예시하지만, 본 발명의 범위는, 소스/드레인 영역들 및 채널 영역들이 기판(102) 상[예를 들어, 기판(102)의 표면 상]에 있는 실시예들 및 소스/드레인 영역들 및 채널 영역들이 기판(102) 내의 각자의 제 1 부분들 및 기판 위(예를 들어, 기판의 표면 위)의 각자의 제 1 부분들로부터 연장된 각자의 제 2 부분들을 갖는 실시예들을 포함한다. 또한, 기판(102)은 채널 영역들 및/또는 소스/드레인 영역들이 되도록 구성될 수 있는 수직 돌출 부분들, 예를 들어 핀 부분들을 포함할 수 있다.
실시예에 따르면, 기판(102)은 실리콘, 또는 GaAs와 같은 다른 반도체 재료들로 형성될 수 있고, 소스 및 드레인 영역들(108, 110, 112)은 n+ (p+) 도핑된 영역들일 수 있고 채널 영역들(114, 116)은 p (n) 도핑된 영역들일 수 있다. P-FET들, N-FET들, P-FinFET들 및 N-FinFET들은 본 분야에 알려져 있으며 상세히 논의되지 않을 것이다.
자기 터널 접합부(106)는 기판(102) 위에 있고 복수의 금속층들 및 비아들을 통해 드레인 영역(112)에 커플링된다. 제 1 및 제 2 소스 영역들(108, 110)에 공통 소스 라인(source line; SL)이 커플링된다. 또한, 그리고 아래에서 더 논의되는 바와 같이, 공통 SL은 이웃하는 MRAM 메모리 셀의 이웃하는 트랜지스터의 제 1 및 제 2 소스 영역들에 커플링되도록 구성된다. 본 개시의 실시예에 따르면, MRAM 메모리 셀(100)은 기판(102) 위에 있는 적어도 6개의 금속층들 및 금속층들, 또는 금속층들의 세그먼트들을 서로 연결하기 위한 비아들을 포함할 수 있다. 6개 또는 그 이상의 금속층들은 기판(102) 내에 또는 상에 형성된 트랜지스터들 및 다른 컴포넌트들을 다른 회로부, 컴포넌트들, 데이터 라인들, 및 전원들과 커플링하는 백 엔드 오브 라인(BEOL) 금속배선으로 통칭될 수 있다.
도 2는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀(100)의 기판/트랜지스터의 평면도이다. 트랜지스터(104)의 제 1 채널 영역(114)은 3개의 제 1 채널 영역들(114A, 114B, 114C)을 포함하고 제 2 채널 영역(116)은 3개의 제 2 채널 영역들(116A, 116B, 116C)을 포함한다. 또한, 제 1 및 제 2 소스 영역들(108, 110)은 3개의 제 1 소스 영역들(108A, 108B, 108C) 및 3개의 제 2 소스 영역들(110A, 110B, 110C)을 각각 포함할 수 있고, 드레인 영역(112)은 3개의 드레인 영역들(112A, 112B, 112C)을 포함할 수 있다. 일 실시예에서, 3개의 채널, 소스 및 드레인 영역들 중 각각의 영역은, 기판(102)의 상단면(103)(도 1)으로부터 수직으로 연장되거나 또는 기판(102)의 상단면(103) 상에 위치되는 핀들로 구성될 수 있다.
MRAM 메모리 셀(100)의 x 피치는 제 1 소스 영역(108)과 제 2 소스 영역(110) 사이의 거리(즉, 길이)이고 MRAM 메모리 셀(100)의 y 피치는 MRAM 메모리 셀(100)의 폭이다. 일 실시예에서, MRAM 메모리 셀(100)의 x 피치는 0.09 μm 내지 0.28 μm이고 y 피치는 0.096 μm 내지 0.24 μm이다. 다른 실시예에서, x 피치는 0.18 μm이고 y 피치는 0.192 μm이다.
도 3은 본 개시의 다른 실시예에 따른, 도 1의 MRAM 메모리 셀(100)의 기판/트랜지스터의 평면도이다. 트랜지스터(104)의 제 1 채널 영역(114)은 2개의 제 1 채널 영역들(114A, 114B)을 포함하고 제 2 채널 영역(116)은 2개의 제 2 채널 영역들(116A, 116B)을 포함한다. 또한, 제 1 및 제 2 소스 영역들(108, 110)은 2개의 제 1 소스 영역들(108A, 108B) 및 2개의 제 2 소스 영역들(110A, 110B)을 각각 포함할 수 있고, 드레인 영역(112)은 2개의 드레인 영역들(112A, 112B)을 포함할 수 있다. 일 실시예에서, 2개의 채널, 소스 및 드레인 영역들 중 각각의 영역은, 기판(102)의 상단면(103)(도 1)으로부터 수직으로 연장되거나 또는 기판(102)의 상단면(103) 상에 위치되는 핀들로 구성될 수 있다. 예를 들어, 소스 또는 드레인 영역들(108, 110, 112)은 기판(102) 위에 형성된 에피택시 반도체층들일 수 있다. 일 실시예에서, MRAM 메모리 셀(100)의 x 피치는 0.09 μm 내지 0.28 μm이고 y 피치는 0.096 μm 내지 0.24 μm이다. 다른 실시예에서, x 피치는 0.18 μm이고 y 피치는 0.144 μm이다.
도 4는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀(100)의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 1 및 제 2 금속층들의 평면도이다. 도 1 및 도 4를 함께 참조하면, 3개의 이웃하는 MRAM 메모리 셀들 각각은 MRAM 메모리 셀(100)과 동일하다. MRAM 메모리 셀(100)은 기판(102) 위에 있는 제 1 금속층을 포함한다. 제 1 금속층은 제 1 소스 영역(108)에 커플링된 제 1 세그먼트(122) 및 제 2 소스 영역(110)에 커플링된 제 2 세그먼트(124)를 포함한다. 제 1 금속층의 제 1 및 제 2 세그먼트들(122, 124)은 제 1 금속층의 제 1 부분으로 통칭될 수 있다. MRAM 메모리 셀(100)은 제 1 금속층 위에 있는 제 2 금속층을 더 포함한다. 제 2 금속층은 제 1 세그먼트(126) 및 제 2 세그먼트(128)를 포함한다. 제 2 금속층의 제 1 세그먼트(126)는 제 1 금속층의 제 1 및 제 2 세그먼트들(122, 124)(즉, 제 1 금속층의 제 1 부분)에 커플링된다. 제 2 금속층의 제 1 세그먼트(126)는 공통 소스 라인으로서 구성된다.
제 1 및 제 2 세그먼트들(130, 132)을 갖는 제 1 금속층의 제 2 부분은 기판(102A) 내에 형성되고 제 1의 이웃하는 MRAM 메모리 셀과 연관된 제 1의 이웃하는 트랜지스터의 제 1의 이웃하는 제 1 및 제 2 소스 영역들에 커플링되고, 공통 소스 라인(126)은 또한 MRAM 메모리 셀(100) 및 기판(102A)과 연관된 제 1의 이웃하는 MRAM 메모리 셀을 포함하는 2개의 비트셀들[즉, 한 쌍의 비트셀들(133)]을 형성하기 위해 제 1 금속층의 제 2 부분에 커플링된다. 한 상의 비트셀들(133)은 공통 소스 라인(126)을 통해 공통 소스 라인 신호(예를 들어, 전압)을 수신한다.
다른 실시예에 따르면, 제 1 및 제 2 세그먼트들(134, 136)을 갖는 제 1 금속층의 제 3 부분은 기판(102B) 내에 형성되고 제 2의 이웃하는 MRAM 메모리 셀과 연관된 제 2의 이웃하는 트랜지스터의 제 2의 이웃하는 제 1 및 제 2 소스 영역들에 커플링되고, 제 1 및 제 2 세그먼트들(138, 140)을 갖는 제 1 금속층의 제 4 부분은 기판(102C) 내에 형성되고 제 3의 이웃하는 MRAM 메모리 셀과 연관된 제 3의 이웃하는 트랜지스터의 제 3의 이웃하는 제 1 및 제 2 소스 영역들에 커플링된다. 공통 소스 라인(126)은 4개의 비트셀들[즉, 한 상의 비트셀들(133) 및 한 쌍의 비트셀들(135)]을 형성하기 위해 제 1 금속층의 제 3 및 제 4 부분들에 커플링되는 제 2 금속층의 제 3 세그먼트(142)(제 2 공통 소스 라인으로도 지칭됨)와 커플링될 수 있다. 4개의 비트셀들은 공통 소스 라인(126) 및 제 2 공통 소스 라인(142)을 통해 공통 소스 라인 신호를 수신하도록 구성된다.
도 5는 본 개시의 실시예에 따른 자기 터널 접합부(MTJ)(106)를 예시한다. 자기 터널 접합부(106)는 하부 강자성층(502), 상부 강자성층(504) 및 하부 강자성층(502)과 상부 강자성층(504) 사이에 위치된 터널 배리어층(506)을 포함한다. 일 실시예에서, 하부 강자성층(502)은 고정된 강자성층이고, 터널 배리어층(506)은 얇은 절연층(예를 들어, 수 나노미터 두께)이며, 상부 강자성층(504)은 자유 강자성층이다. 고정된 층(502)의 자기장의 방위는 고정될 수 있고, 자유층(504)의 방위는 고정된 층(502)의 자기장의 방위에 평행하거나 역평행(즉, 반대 방향)하도록 조정될 수 있고, 이에 의해 MRAM 메모리 셀(100)의 MTJ(106)에 저장된 비트의 2개의 상태들 중 하나를 나타낸다. 일 실시예에서, 자기장들의 방위는, 기록 동작 동안 미리규정된 전류 문턱값보다 큰 크기를 갖는 전류를 2개의 방향들[즉, 비트 라인(BL, 도 1)으로부터 드레인 영역(112)으로 또는 드레인 영역(112)으로부터 BL로] 중 한 방향으로 자기 터널 접합부(106)를 통해 구동함으로써 평행 및 역평행 상태들로 배치될 수 있다. 자기장들이 서로 역평행일 때 MTJ(106)의 저항이 더 크기 때문에, MTJ(106)에 저장된 비트의 값은 판독 동작 동안 MTJ(106)의 저항을 측정함으로써 결정될 수 있다. 그러나, 본 개시의 범위는 판독 및 기록 동작들을 수행하기 위해 자기 터널 접합부들을 구동하는 다른 알려진 방법들을 커버한다.
이어지는 설명은 도 6a 내지 도 6c를 참조한다. 도 6a는 본 개시의 실시예들에 따른, 도 1의 MRAM 메모리 셀(100)의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 3 금속층의 평면도이고, 도 6b는 도 1의 MRAM 메모리 셀(100)의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 4 및 제 5 금속층들의 평면도이며, 도 6c는 도 1의 MRAM 메모리 셀(100)의 기판/트랜지스터 및 3개의 이웃하는 MRAM 메모리 셀들과 연관된 이웃하는 기판/트랜지스터들 위에 있는 제 6 금속층의 평면도이다. 3개의 이웃하는 MRAM 메모리 셀들 각각은 MRAM 메모리 셀(100)과 동일하다.
도 1, 도 6a, 도 6b 및 도 6c를 함께 참조하면, MRAM 메모리 셀(100)은 기판(102) 위에 있는 제 3 금속층을 포함한다. 제 3 금속층은 제 1 세그먼트(144) 및 제 2 세그먼트(146)를 포함할 수 있다. 일 실시예에서, 제 3 금속층의 제 1 세그먼트(144)는 워드 라인(word line; WL)으로서 구성되고 제 1 및 제 2 게이트 구조물들(118, 120)에 커플링된다. 일 실시예에서, WL은 제 2 금속층의 제 2 세그먼트(128) 및 제 1 금속층의 제 3 세그먼트(125)(도 4)를 통해 제 1 및 제 2 게이트 구조물들(118, 120)에 커플링된다.
MRAM 메모리 셀(100)은 기판(102) 위에 있고 하단 비아(149)(도 1)를 통해 하부 강자성층(502)에 커플링된 하부 금속 접촉 아일랜드로서 구성된 제 4 금속층(148)을 포함한다. 제 4 금속층(148)은 또한 드레인 영역(112)에 커플링된다. 일 실시예에서, 하부 금속 접촉 아일랜드(148)는 제 3 금속층의 제 2 세그먼트(146), 제 2 금속층의 제 2 세그먼트(128) 및 제 1 금속층의 제 3 세그먼트(125)를 통해 드레인 영역(112)에 커플링된다. MRAM 메모리 셀(100)은 기판(102) 위에 있고 상단 비아(151)를 통해 상부 강자성층(504)에 커플링된 상부 금속 접촉 아일랜드로서 구성된 제 5 금속층(150)을 포함한다. MRAM 메모리 셀(100)은 기판(102) 위에 있고 제 5 금속층(150)에 커플링된 비트 라인(bit line; BL)으로서 구성된 제 6 금속층(152)을 포함한다.
다른 실시예에 따르면, 도 3에 의해 예시된 바와 같이, 2개의 제 1 채널 영역들(114A, 114B) 및 2개의 제 2 채널 영역들(116A, 116B)을 갖는 트랜지스터(104)를 포함하는 MRAM 메모리 셀(100)은 0.08 μm의 길이 및 0.06 μm의 폭을 갖는 하부 금속 접촉 아일랜드(148) 및 0.1 μm의 길이 및 0.08 μm의 폭을 갖는 상부 금속 접촉 아일랜드(150)를 포함한다.
다른 실시예에 따르면, 도 2에 의해 예시된 바와 같이, 3개의 제 1 채널 영역들(114A, 114B, 114C) 및 3개의 제 2 채널 영역들(116A, 116B, 116C)을 갖는 트랜지스터(104)를 포함하는 MRAM 메모리 셀(100)은 0.1 μm의 길이 및 0.1 μm의 폭을 갖는 하부 금속 접촉 아일랜드(148) 및 0.08 μm의 길이 및 0.08 μm의 폭을 갖는 상부 금속 접촉 아일랜드(150)를 포함한다.
도 1을 다시 참조하면, MRAM 메모리 셀(100)은 또한 소스 및 드레인 영역 금속 접촉 패드들(MD) 및 게이트 구조물 금속 접촉 패드들(MP)을 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 게이트 구조물들(118, 120)은 금속 또는 다른 전도성 재료들의 대체 게이트들로서 형성된다. 또한, MRAM 메모리 셀(100)은 층들 또는 층들의 세그먼트들을 서로 상호연결하는 복수의 비아들(V0, V1, V2, V3, V4 및 V5)을 포함할 수 있다. 본 발명의 일 실시예에서, 비아들 모두는 상이한 비아들이지만, 본 개시의 범위는 비아들 중 일부가 공유되는 비아들인 것을 커버한다.
본 개시의 실시예에 따르면, MTJ(106)를 구동하기 위해 전압 신호들과 같은 신호들이 BL(152), WL(144), 및/또는 공통 SL(126)에 인가될 수 있다. 예를 들어, MTJ는 비트(즉, 0 또는 1)를 저장하기 위해 또는 저장된 비트에 액세스하기 위해 구동될 수 있다. BL(152), WL(144) 및/또는 공통 SL(126)에 인가된 신호들은, MTJ(106)가 0 또는 1의 데이터 비트를 기록하도록 또는 저장된 데이터 비트를 판독하도록 구동될지의 여부를 결정한다.
도 7a는 본 개시의 실시예에 따른, 도 1의 MRAM 메모리 셀(100)의 게이트 구조물(118)을 관통하여 자른 y-z 단면이다. 트랜지스터(104)는 평면형 FET(104)으로서 구성된다. 제 1 채널 영역(114)은 상단면(702) 및 2개의 측면들(704)을 갖는다. 제 2 채널 영역(116)은 또한 상단면 및 측면들(도시 생략)을 갖는다. 제 1 게이트 구조물(118)은 제 1 채널 영역(114)의 상단면(702) 위에 있고, 도시되지는 않았지만 제 2 게이트 구조물(120)은 제 2 채널 영역(116)의 상단면 위에 있다.
도 7b는 본 개시의 다른 실시예에 따른, 도 1의 MRAM 메모리 셀(100)의 게이트 구조물(118)을 관통하여 자른 y-z 단면이다. 트랜지스터(104)는 FinFET과 같은 비평면형 FET(104)으로서 구성된다. 제 1 및 제 2 게이트 구조물들(118, 120)은 비평면형이다. 예를 들어, 제 1 게이트 구조물(118)은 제 1 채널 영역(114A)과 같은 제 1 채널 영역들(114)의 상단면(702) 및 2개의 측면들(704)을 둘러싼다(즉, 주위를 랩핑함). 도시되지는 않았지만, 제 2 게이트 구조물(120)은 제 2 채널 영역(116A)(도 2)과 같은 제 2 채널 영역들(116)의 상단면 및 2개의 측면들을 둘러싼다. FinFET 트랜지스터(104)의 제 1 및 제 2 소스 영역들(108A, 110A), 드레인 영역(112A) 및 제 1 및 제 2 채널 영역들(114A, 116A)은 기판(102) 내에 형성된 그들의 각자의 부분들로부터 연장되거나 기판(102)의 상단면(103)(도 1) 상에 구축될 수 있다. 일 실시예에서, 기판(102)은 실리콘 산화물과 같은 산화물이다. 산화물은 실리콘 베이스층 위에 형성될 수 있다.
이어지는 설명은 도 8 내지 도 10을 참조한다. 도 8은 MRAM 메모리 셀(200)의 x-z 단면이고, 도 9는 도 8의 MRAM 메모리 셀(200)의 기판/트랜지스터 및 한 쌍의 비트셀들을 형성하는 이웃하는 MRAM 셀과 연관된 이웃하는 기판/트랜지스터의 평면도이다. 도 10a는 본 개시의 실시예들에 따른, 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 1 및 제 2 금속층들의 평면도이고, 도 10b는 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 3 금속층의 평면도이고, 도 10c는 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 4 금속층의 평면도이고, 도 10d는 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 5 금속층의 평면도이며, 도 10e는 도 9의 한 쌍의 비트셀들의 기판/트랜지스터들 및 3개의 이웃하는 한 쌍의 비트셀들의 이웃하는 기판/트랜지스터들 위에 있는 제 6 및 제 7 금속층들의 평면도이다.
도 8을 참조하면, MRAM 메모리 셀(200)은 기판(202), 트랜지스터(204) 및 기판(202) 위에 있는 자기 터널 접합부(MTJ)(206)를 포함한다. 트랜지스터(204)는 MTJ(206)에 데이터를 기록하고 MTJ(206)로부터 데이터를 판독하기 위해 MTJ(206)를 구동하도록 구성된다. MTJ(206)는 데이터의 비트를 저장하도록 구성된다.
트랜지스터(204)는 적어도 기판(202) 내에 또는 상에 형성된 공통 소스 영역(208), 적어도 기판(202) 내에 또는 상에 형성된 드레인 영역(210), 공통 소스 영역(208)과 드레인 영역(210) 사이의 적어도 기판(202) 내에 또는 상에 형성된 적어도 하나의 채널 영역(212)을 포함한다. 트랜지스터(204)는 적어도 하나의 채널 영역(212) 위에 있는 능동 게이트 구조물(214) 및 기판(202) 위에 있는 리던던트 게이트 구조물(redundant gate structure)(216)(도 9)을 더 포함한다. 리던던트 게이트 구조물(216)은 접지 전위(ground potential)(도시 생략)에 커플링된다. 도 9를 참조하면, MRAM 메모리 셀(200)의 x 피치는 공통 소스 영역(208)과 리던던트 게이트 구조물(216) 사이의 거리[즉, MRAM 메모리 셀(200)의 길이]로 규정된다. MRAM 메모리 셀의 x 피치는 1.5d이고, 여기서 d는 인접한 게이트 구조물들 간의 거리로 규정된다. 예를 들어, d는 게이트 구조물들이 폴리실리콘으로 형성될 때 폴리 피치로 지칭된다. 도 8을 다시 참조하면, 자기 터널 접합부(206)는 드레인 영역(210)에 커플링된다. 공통 소스 영역(208)(도 9)은 또한, 202A/204A(도 9)로 통칭되고, 이웃하는 MRAM 메모리 셀과 연관된, 이웃하는 기판(202A) 내에(또는 상에) 형성된 이웃하는 트랜지스터(204A)의 소스 영역이다. 202/204(도 9)로 통칭되는 기판(202) 및 트랜지스터(204)를 포함하는 MRAM 메모리 셀(200), 및 이웃하는 트랜지스터 및 이웃하는 기판(202A/204A)과 연관된 이웃하는 MRAM 메모리 셀은 공통 소스 영역(208)을 공유하는 한 쌍의 비트셀들(217)(도 9)을 형성한다.
일 실시예에서, 트랜지스터(204)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 전계 효과 트랜지스터(FET)이다. 트랜지스터(204)는 평면형 FET 또는 핀 전계 효과 트랜지스터(FinFET)들과 같은 비평면형 FET로서 형성될 수 있다. FinFET들은 하나 이상의 채널 영역 주위를 랩핑하기 위한 하나 이상의 비평면형 게이트 구조물을 가질 수 있다.
실시예에 따르면, 기판(202)은 실리콘, 또는 GaAs와 같은 다른 반도체 재료들로 형성될 수 있고, 소스 및 드레인 영역들(208, 210)은 n+ (p+) 도핑된 영역들일 수 있고 채널 영역(212)은 p (n) 도핑된 영역일 수 있다.
일 실시예에서, MRAM 메모리 셀(200)의 x 피치는 0.09 μm 내지 0.27 μm이고 MRAM 메모리 셀(200)의 y 피치는 0.096 μm 내지 0.24 μm이다. 다른 실시예에서, MRAM 메모리 셀(200)의 x 피치는 0.135 μm이고/이거나 MRAM 메모리 셀(200)의 y 피치는 0.144 μm이다.
본 개시의 실시예에 따르면, 그리고 아래에서 더 논의되는 바와 같이, MRAM 메모리 셀(200)은 기판(202) 위에 있는 적어도 7개의 금속층들 및 금속층들, 또는 금속층들의 세그먼트들을 서로 연결하기 위한 비아들을 포함할 수 있다. 7개 또는 그 이상의 금속층들은 기판(202) 내에 또는 상에 형성된 트랜지스터들 및 다른 컴포넌트들을 다른 회로부, 컴포넌트들, 데이터 라인들, 및 전원들과 커플링하는 백 엔드 오브 라인(BEOL) 금속배선으로 통칭될 수 있다.
다른 실시예에 따르면, MRAM 메모리 셀(200)(도 8)은 제 1 세그먼트(218)(도 8, 도 10a) 및 제 2 세그먼트(220)(도 8, 도 10a)를 갖는 제 2 금속층을 포함한다. 제 1 세그먼트(218)는 소스 라인 신호를 수신하기 위한 공통 소스 라인(공통 SL, 도 8)으로서 구성된다. 공통 소스 라인(218)은 공통 소스 라인(218)에 커플링된[즉, 공통 소스 라인(218)을 공유하는] 4개의 비트셀들을 형성하도록 공통 소스 영역(208) 및 제 2 쌍의 비트셀들(217A)(도 10a)의 제 2 공통 소스 영역(도시 생략)에 커플링된다. 일 실시예에서, 제 1 금속층은 제 1 세그먼트(222)(도 8, 도 10a) 및 제 2 세그먼트(224)(도 8, 도 10a)를 포함한다. 공통 소스 라인(218)(도 8, 도 10a)은 제 1 금속층의 제 1 세그먼트(222)(도 8, 도 10a)를 통해 공통 소스 영역(208)(도 8) 및 제 2 공통 소스 영역에 커플링될 수 있다.
또한, MRAM 메모리 셀(200)은 비트 라인(BL, 도 8)으로서 구성되고 자기 터널 접합부(206)(도 8)에 커플링된 제 6 금속층(226)(도 8, 도 10e)을 포함한다. 또한, MRAM 메모리 셀(200)은 비트 라인(BL, 도 8)으로서 구성되고 자기 터널 접합부(214)(도 8)에 커플링된 제 6 금속층(228)(도 8, 도 10e)을 포함한다.
본 개시의 일 실시예에서, 자기 터널 접합부(206)는 도 5에 의해 예시된 자기 터널 접합부(106)이다. 자기 터널 접합부(206)는 하부 강자성층(502), 상부 강자성층(504) 및 하부 강자성층(502)과 상부 강자성층(504) 사이에 위치된 터널 배리어층(506)을 포함한다.
MRAM 메모리 셀(200)은 0.08 μm의 길이 및 0.06 μm의 폭을 갖는 하부 금속 접촉 아일랜드로서 구성된 제 4 금속층(230)(도 8, 도 10c)을 더 포함한다. 하부 금속 접촉 아일랜드(230)(도 8)는 MTJ(206)의 하부 강자성층(502) 및 드레인 영역(210)에 커플링된다. 일 실시예에서, 드레인 영역(210)(도 8)은 제 3 금속층(232)(도 8, 도 10b)을 통해 하부 금속 접촉 아일랜드(230)에 커플링된다. 다른 실시예에서, 드레인 영역(210)(도 8)은 제 1 금속층의 제 2 부분(224), 제 2 금속층의 제 2 부분(220), 및 제 3 금속층(232)을 통해 하부 금속 접촉 아일랜드(230)에 커플링된다.
또한, MRAM 메모리 셀(200)은 0.1 μm의 길이 및 0.08 μm의 폭을 갖는 상부 금속 접촉 아일랜드로서 구성된 제 5 금속층(234)(도 8, 도 10d)을 포함한다. 제 5 금속층(234)(도 8)은 MTJ(206)의 상부 강자성층(504) 및 제 6 금속층(226)(즉, 비트 라인)에 커플링된다.
본 개시의 다른 실시예에 따르면, MRAM 메모리 셀(200)은 기판(202) 위에 있고 워드 라인(228)에 커플링된 리던던트 자기 터널 접합부(207)(도 8)를 포함할 수 있다. 워드 라인(228)은 워드 라인 신호(예를 들어, 전압)를 수신할 수 있고, 능동 게이트 구조물(214)은 리던던트 자기 터널 접합부(207)를 통해 워드 라인 신호를 수신한다. 일 실시예에서, 리던던트 MTJ(207)는 워드 라인(228)으로부터 수신된 신호들을 능동 게이트 구조물(214)에 패싱(passing)하도록 구성된다. MRAM 메모리 셀(200)은 데이터 판독 또는 기록을 위해 리던던트 MTJ(207)를 이용하지 않는다. 일 실시예에서, 리던던트 자기 터널 접합부(207)는, 하부 강자성층(502), 상부 강자성층(504) 및 하부 강자성층(502)과 상부 강자성층(504) 사이에 위치된 터널 배리어층(506)을 포함하는 자기 터널 접합부(206)와 동일하다. 리던던트 자기 터널 접합부(207)의 형성은, WL(228) 및 BL(226)에 커플링된 컴포넌트들 중 적어도 일부를 형성하는 금속층들(즉, 220, 224, 226, 230, 232 및 234) 및 자기 터널 접합부들(206, 207)의 제조에 동일한 세트의 마스크들이 사용되게 할 수 있다. 대안적으로, 자기 터널 접합부(206)를 형성하는 것과 연관된 적어도 한 세트의 마스크들이 또한 리던던트 자기 터널 접합부(207)를 형성하는데 사용될 수 있고, 리던던트 자기 터널 접합부(207)는 이어서 워드 라인(228)으로부터의 신호들을 능동 게이트 구조물(214)에 패싱하기 위한 전기 도관(electrical conduit)으로서 사용된다.
실시예에 따르면, MRAM 메모리 셀(200)은 2개의 채널 영역들(212A 및 212B)(도 9)을 포함한다. 다른 실시예에 따르면, 공통 소스 영역(208)은 기판(202) 위로 연장되거나 또는 대안적으로 기판(202)의 상단면(203) 상에 위치된 2개의 공통 소스 영역 핀 부분들(208A, 208B)을 포함하고, 드레인 영역(210)은 기판(202) 위로 연장되거나 또는 대안적으로 기판(202)의 상단면(203) 상에 위치된 2개의 드레인 영역 핀 부분들(210A, 210B)을 포함한다. 2개의 채널 영역들(212A, 212B) 각각은, 각자의 공통 소스 영역 핀 부분들(208A, 208B)과 드레인 영역 핀 부분들(210A, 210B) 사이의 기판(202) 위로 연장되거나 또는 대안적으로 기판(202)의 상단면(203) 상에 위치된 채널 영역 핀 부분을 포함한다. 도 7b에 의해 예시된 바와 같이, 각각의 채널 영역 핀 부분은 상면(702) 및 2개의 측면들(704)을 포함할 수 있다. 일 실시예에서, 능동 게이트 구조물(214)은 각각의 채널 영역 핀 부분(212A, 212B)의 상면(702) 및 2개의 측면들(704)을 둘러싼다.
도 11은 본 개시의 실시예에 따른 MRAM 메모리 셀을 형성하기 위한 방법(600)의 흐름도이다. 예를 들어, 방법(600)은 MRAM 메모리 셀(200)을 형성할 수 있다.
단계(602)에서, 트랜지스터의 폴리실리콘 게이트 구조물들이 기판 위에 형성된다. 예를 들어, 기판 상에 퇴적된 폴리실리콘층은 주기성(periodicity)(d)을 갖는 폴리실리콘 게이트 구조물들을 형성하기 위해 게이트 마스크를 사용하는 포토리소그래피 단계에서 패터닝될 수 있다.
단계(604)에서, 트랜지스터의 공통 소스 및 드레인 영역들이 기판 내에 또는 상에 형성된다. 기판은 실리콘과 같은 반도체 기판일 수 있다. 또는 대안적으로, 기판은 실리콘 베이스층 상에 형성된 산화물일 수 있고/있거나 트랜지스터의 소스/드레인 영역들이 기판 상에, 예를 들어 기판의 상단면 상에 형성될 수 있고, 이에 의해 핀 구조물들을 형성한다. 대안적으로, 소스/드레인 영역들은 기판 내에 형성된 제 1의 각자의 부분들 및 기판 위로 연장된 제 2의 각자의 부분들을 가질 수 있고, 이에 의해 핀 구조물들을 형성한다. 공통 소스 영역은 트랜지스터 및 이웃하는 트랜지스터에 대한 소스 영역으로서 형성될 수 있다. 이웃하는 트랜지스터는 이웃하는 MRAM 메모리 셀을 구동할 수 있다.
단계(606)에서, 드레인 영역과 공통 소스 영역 사이에 적어도 하나의 채널 영역이 형성된다. 채널 영역은 기판 내에 또는 상에, 예를 들어 기판의 상단면 상에 형성될 수 있다.
단계(608)에서, 적어도 하나의 채널 영역 위에 있는 제 1 폴리실리콘 게이트 구조물이 능동 게이트 구조물을 형성하기 위해 워드 라인에 커플링되고, 기판 위에 있고 제 1 폴리실리콘 게이트 구조물에 인접한 제 2 폴리실리콘 게이트 구조물이 리던던트 게이트 구조물을 형성하기 위해 접지 전위에 커플링된다. 대안적으로, 제 1 폴리실리콘 게이트 구조물은 랩 어라운드 게이트 구조물(wrap-around gate structure)을 형성하도록 적어도 하나의 채널 영역의 상단면 및 2개의 측면들을 둘러싼다.
능동 게이트 구조물과 리던던트 게이트 구조물 사이의 거리는 d이고, MRAM 메모리 셀 어레이의 x 피치인 공통 소스 영역과 리던던트 게이트 구조물 사이의 거리는 1.5d이다. 본 개시의 일 실시예에서, 거리(d)는 90 μm이다.
단계(610)에서, 자기 터널 접합부가 기판 위에 형성되고 드레인 영역에 커플링된다. 본 개시의 일 실시예에서, 자기 터널 접합부는 하부 강자성층, 상부 강자성층 및 하부 강자성층과 상부 강자성층 사이의 터널 배리어층을 포함한다.
단계(612)에서, 기판 위에 있는 제 2 금속층으로부터 소스 라인이 형성되고 공통 소스 영역에 커플링된다.
단계(614)에서, 기판 위에 있는 제 4 금속층으로부터 하부 금속 접촉 아일랜드가 형성되고 하부 강자성층 및 드레인 영역에 커플링된다. 일 실시예에서, 하부 금속 접촉 아일랜드는 0.1 μm의 길이 및 0.1 μm의 폭을 갖는다.
단계(616)에서, 기판 위에 있는 제 5 금속층으로부터 상부 금속 접촉 아일랜드가 형성되고 상부 강자성층에 커플링된다. 일 실시예에서, 상부 금속 접촉 아일랜드는 0.08 μm의 길이 및 0.08 μm의 폭을 갖는다.
단계(618)에서, 제 6 금속층으로부터 비트 라인이 형성되고 상부 금속 접촉 아일랜드에 커플링된다.
단계(620)에서, 기판 위에 있는 제 7 금속층으로부터 워드 라인이 형성된다.
도 11이 방법 단계들을 특정 순서로 예시하지만, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 범위는 이 방법 단계들 뿐만 아니라 FinFET 디바이스들 및/또는 MRAM 셀들의 제조에서 알려진 추가 방법 단계들에 대한 상이한 순서를 커버한다. 예를 들어, MRAM 메모리 셀을 형성하기 위한 다른 실시예들은 소스/드레인 영역 도핑 단계들, 소스/드레인 및/또는 채널 영역들의 후속 형성을 위한 마스크로서 역할하도록 단계(602)의 폴리실리콘 게이트 구조물을 더미 게이트로서 형성하는 단계, 및 더미 마스크를 제거하고 제 2 폴리실리콘 게이트 구조물로 대체하는 단계를 포함한다.
본 개시의 일 실시예에 따르면, MRAM 메모리 셀은 기판, 기판 위에 있는 트랜지스터 및 트랜지스터 위에 있는 자기 터널 접합부를 포함한다. 트랜지스터는 제 1 소스 영역, 제 2 소스 영역, 제 1 소스 영역과 제 2 소스 영역 사이의 드레인 영역, 드레인 영역과 제 1 소스 영역 사이의 적어도 하나의 제 1 채널 영역, 드레인 영역과 제 2 소스 영역 사이의 적어도 하나의 제 2 채널 영역, 적어도 하나의 제 1 채널 영역 위에 있는 제 1 게이트 구조물 및 적어도 하나의 제 2 채널 영역 위에 있는 제 2 게이트 구조물을 포함한다. 드레인 영역은 자기 터널 접합부에 커플링된다. MRAM 메모리 셀은 트랜지스터 위에 있는 제 1 금속층 및 제 1 금속층 위에 있는 제 2 금속층을 더 포함한다. 제 2 및 제 1 금속층들은 공통 소스 라인 신호를 제 1 및 제 2 소스 영역들에 그리고 제 1의 이웃하는 MRAM 메모리 셀의 제 1의 이웃하는 트랜지스터의 제 1의 이웃하는 제 1 및 제 2 소스 영역들에 커플링하도록 구성된다.
대안적으로, 제 1 소스 영역이 적어도 기판 내에 또는 상에 있고, 제 2 소스 영역이 적어도 기판 내에 또는 상에 있고, 드레인 영역이 제 1 소스 영역과 제 2 소스 영역 사이의 적어도 기판 내에 또는 상에 있고, 적어도 하나의 제 1 채널 영역이 드레인 영역과 제 1 소스 영역 사이의 적어도 기판 내에 또는 상에 있고, 적어도 하나의 제 2 채널 영역이 드레인 영역과 제 2 소스 영역 사이의 적어도 기판 내에 또는 상에 있고, 제 1 게이트 구조물이 적어도 하나의 제 1 채널 영역 위에 있으며 제 2 게이트 구조물이 적어도 하나의 제 2 채널 영역 위에 있는 것을 포함하여, 트랜지스터의 적어도 일부가 적어도 기판 내에 또는 상에 있을 수 있다.
본 개시의 다른 실시예에 따르면, MRAM 메모리 셀은 기판, 기판 위에 있는 트랜지스터 및 트랜지스터 위에 있는 자기 터널 접합부를 포함한다. 트랜지스터는 공통 소스 영역, 드레인 영역, 공통 소스 영역과 드레인 영역 사이의 적어도 하나의 채널 영역, 적어도 하나의 채널 영역 위에 있는 능동 게이트 구조물, 기판 위에 그리고 공통 소스 영역 또는 드레인 영역 중 하나의 외측에 위치된 리던던트 게이트 구조물을 포함한다. 리던던트 게이트 구조물은 접지 전위에 커플링된다. 능동 및 리던던트 게이트 구조물들은 거리(d)만큼 분리된다. MRAM 메모리 셀의 x 피치는 공통 소스 영역과 리던던트 게이트 구조물 사이의 거리이고, x 피치는 1.5d이다. 드레인 영역은 자기 터널 접합부에 커플링된다.
대안적으로, MRAM 메모리 셀은 기판, 적어도 기판 내의 또는 상의 트랜지스터의 적어도 일부, 트랜지스터 위에 있는 자기 터널 접합부를 포함한다. 트랜지스터는 적어도 기판 내의 또는 상의 공통 소스 영역, 적어도 기판 내의 또는 상의 드레인 영역, 공통 소스 영역과 드레인 영역 사이의 적어도 기판 내의 또는 상의 적어도 하나의 채널 영역, 적어도 하나의 채널 영역 위에 있는 능동 게이트 구조물, 및 기판 위에 있는 리던던트 게이트 구조물을 포함한다. 리던던트 게이트 구조물은 접지 전위에 커플링된다. 능동 및 리던던트 게이트 구조물들은 거리(d)만큼 분리된다. MRAM 메모리 셀의 x 피치는 공통 소스 영역과 리던던트 게이트 구조물 사이의 거리이고, x 피치는 1.5d이다. 드레인 영역은 자기 터널 접합부에 커플링된다.
본 개시의 또 다른 실시예에 따르면, 자기 터널 접합부 및 자기 터널 접합부를 구동하기 위한 트랜지스터를 포함하는 MRAM 메모리 셀을 형성하는 방법이 제공된다. 방법은 적어도 기판 내에 또는 상에 트랜지스터의 드레인 영역을 형성하는 단계, 적어도 기판 내에 또는 상에 공통 소스 영역을 형성하는 단계, 드레인 영역과 공통 소스 영역 사이에 적어도 하나의 채널 영역을 형성하는 단계, 적어도 하나의 채널 영역 위에 워드 라인에 커플링되는 능동 게이트 구조물을 형성하는 단계, 기판 위에 접지 전위에 커플링되는 리던던트 게이트 구조물을 형성하는 단계 및 기판 위에 드레인 영역에 커플링되는 자기 터널 접합부를 형성하는 단계를 포함한다. 공통 소스 영역은 트랜지스터 및 이웃하는 MRAM 메모리 셀의 이웃하는 트랜지스터의 소스 영역으로서 형성된다. MRAM 메모리 셀은 1.5d의 x 피치를 갖도록 형성되고, 여기서 d는 능동 게이트 구조물과 리던던트 게이트 구조물 사이의 거리이며, 공통 소스 영역과 리던던트 게이트 구조물 사이의 거리는 MRAM 메모리 셀의 x 피치이다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다.
당업자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. MRAM 메모리 셀에 있어서,
기판;
상기 기판 위의 트랜지스터로서,
제 1 소스 영역;
제 2 소스 영역;
상기 제 1 소스 영역과 상기 제 2 소스 영역 사이의 드레인 영역;
상기 드레인 영역과 상기 제 1 소스 영역 사이의 적어도 하나의 제 1 채널 영역;
상기 드레인 영역과 상기 제 2 소스 영역 사이의 적어도 하나의 제 2 채널 영역;
상기 적어도 하나의 제 1 채널 영역 위에 있는 제 1 게이트 구조물; 및
상기 적어도 하나의 제 2 채널 영역 위에 있는 제 2 게이트 구조물을 포함하는, 상기 트랜지스터;
상기 트랜지스터 위에 있는 자기 터널 접합부(magnetic tunnel junction)로서, 상기 드레인 영역이 상기 자기 터널 접합부에 커플링되는 것인, 상기 자기 터널 접합부;
상기 트랜지스터 위에 있는 제 1 금속층; 및
상기 제 1 금속층 위에 있는 제 2 금속층으로서, 상기 제 2 금속층 및 상기 제 1 금속층은 공통 소스 라인 신호를 상기 제 1 소스 영역 및 제 2 소스 영역에 그리고 제 1의 이웃하는 MRAM 메모리 셀의 제 1의 이웃하는 트랜지스터의 제 1의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링하도록 구성되는 것인, 상기 제 2 금속층을 포함하는, MRAM 메모리 셀.
실시예 2. 실시예 1에 있어서, 상기 적어도 하나의 제 1 채널 영역은 2개의 제 1 채널 영역들을 포함하고, 상기 적어도 하나의 제 2 채널 영역은 2개의 제 2 채널 영역들을 포함하고, 상기 MRAM 메모리 셀의 x 피치(x-pitch)는 상기 제 1 소스 영역과 상기 제 2 소스 영역 사이의 거리이고, 상기 MRAM 메모리 셀의 x 피치는 0.18 μm이며, 상기 MRAM 메모리 셀의 y 피치(y-pitch)는 0.144 μm인 것인, MRAM 메모리 셀.
실시예 3. 실시예 1에 있어서, 상기 적어도 하나의 제 1 채널 영역은 3개의 제 1 채널 영역들을 포함하고, 상기 적어도 하나의 제 2 채널 영역은 3개의 제 2 채널 영역들을 포함하고, 상기 MRAM 메모리 셀의 x 피치는 상기 제 1 소스 영역과 상기 제 2 소스 영역 사이의 거리이고, 상기 MRAM 메모리 셀의 x 피치는 0.18 μm이며, 상기 MRAM 메모리 셀의 y 피치는 0.192 μm인 것인, MRAM 메모리 셀.
실시예 4. 실시예 1에 있어서, 상기 제 1 금속층은 상기 제 1 소스 영역에 커플링된 제 1 세그먼트 및 상기 제 2 소스 영역에 커플링된 제 2 세그먼트를 갖는 제 1 부분을 포함하고, 상기 제 2 금속층은 상기 제 1 금속층에 커플링된 제 1 세그먼트를 포함하며, 상기 제 2 금속층의 제 1 세그먼트가 공통 소스 라인으로서 구성되는 것인, MRAM 메모리 셀.
실시예 5. 실시예 4에 있어서,
상기 제 1 금속층은 상기 제 1의 이웃하는 MRAM 메모리 셀의 제 1의 이웃하는 트랜지스터의 제 1의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링된 제 2 부분, 제 2의 이웃하는 MRAM 메모리 셀의 제 2의 이웃하는 트랜지스터의 제 2의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링된 제 3 부분, 및 제 3의 이웃하는 MRAM 메모리 셀의 제 3의 이웃하는 트랜지스터의 제 3의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링된 제 4 부분을 포함하고,
상기 공통 소스 라인은, 상기 공통 소스 라인 신호를 수신하도록 구성되는 4개의 비트셀(bitcell)들을 형성하기 위해, 상기 제 1 금속층의 제 1 부분 및 제 2 부분에 커플링되고, 상기 제 1 금속층의 제 3 부분 및 제 4 부분에 커플링된 제 2 공통 소스 라인에 커플링되는 것인, MRAM 메모리 셀.
실시예 6. 실시예 1에 있어서, 상기 자기 터널 접합부는 하부 강자성층, 상부 강자성층 및 상기 하부 강자성층과 상기 상부 강자성층 사이에 위치된 터널 배리어층(tunnel barrier layer)을 포함하고, 상기 MRAM 메모리 셀은,
워드 라인으로서 구성되고 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물에 커플링된 제 3 금속층;
상기 하부 강자성층 및 상기 드레인 영역에 커플링된 하부 금속 접촉 아일랜드(lower metal contact island)로서 구성된 제 4 금속층;
상기 상부 강자성층에 커플링된 상부 금속 접촉 아일랜드로서 구성된 제 5 금속층; 및
비트 라인으로서 구성되고 상기 제 5 금속층에 커플링된 제 6 금속층을 더 포함하는 것인, MRAM 메모리 셀.
실시예 7. 실시예 6에 있어서,
상기 적어도 하나의 제 1 채널 영역은 2개의 제 1 채널 영역들을 포함하고,
상기 적어도 하나의 제 2 채널 영역은 2개의 제 2 채널 영역들을 포함하고,
상기 하부 금속 접촉 아일랜드는 0.08 μm의 길이 및 0.06 μm의 폭을 가지며,
상기 상부 금속 접촉 아일랜드는 0.1 μm의 길이 및 0.08 μm의 폭을 갖는 것인, MRAM 메모리 셀.
실시예 8. 실시예 6에 있어서,
상기 적어도 하나의 제 1 채널 영역은 3개의 제 1 채널 영역들을 포함하고,
상기 적어도 하나의 제 2 채널 영역은 3개의 제 2 채널 영역들을 포함하고,
상기 하부 금속 접촉 아일랜드는 0.1 μm의 길이 및 0.1 μm의 폭을 가지며,
상기 상부 금속 접촉 아일랜드는 0.08 μm의 길이 및 0.08 μm의 폭을 갖는 것인, MRAM 메모리 셀.
실시예 9. MRAM 메모리 셀에 있어서,
기판;
상기 기판 위의 트랜지스터로서,
공통 소스 영역,
드레인 영역,
상기 공통 소스 영역과 상기 드레인 영역 사이의 적어도 하나의 채널 영역,
상기 적어도 하나의 채널 영역 위에 있는 제 1 게이트 구조물, 및
상기 기판 위에 그리고 상기 공통 소스 영역 또는 상기 드레인 영역 중 하나의 외측에 위치된 리던던트 게이트 구조물(redundant gate structure)을 포함하는, 상기 트랜지스터; 및
상기 트랜지스터 위에 있는 자기 터널 접합부로서, 상기 드레인 영역이 상기 자기 터널 접합부에 커플링되는 것인, 상기 자기 터널 접합부를 포함하는, MRAM 메모리 셀.
실시예 10. 실시예 9에 있어서, d가 상기 제 1 게이트 구조물과 상기 리던던트 게이트 구조물 사이의 거리이고, 상기 MRAM 메모리 셀의 x 피치가 상기 공통 소스 영역과 상기 리던던트 게이트 구조물 사이의 거리이며, 상기 x 피치는 1.5d인 것인, MRAM 메모리 셀.
실시예 11. 실시예 10에 있어서, 상기 x 피치는 0.09 μm 내지 0.27 μm인 것인, MRAM 메모리 셀.
실시예 12. 실시예 9에 있어서, 상기 MRAM 메모리 셀의 y 피치는 0.096 μm 내지 0.24 μm인 것인, MRAM 메모리 셀.
실시예 13. 실시예 9에 있어서, 상기 공통 소스 영역은 이웃하는 MRAM 메모리 셀의 이웃하는 트랜지스터에 대한 소스 영역이고, 상기 MRAM 메모리 셀 및 상기 이웃하는 MRAM 메모리 셀은 한 쌍의 비트셀들을 형성하며, 상기 MRAM 메모리 셀은,
적어도 7개의 금속층들로서, 각각의 금속층은 상기 트랜지스터 위에 있는 것인, 상기 적어도 7개의 금속층들을 포함하는 것인, MRAM 메모리 셀.
실시예 14. 실시예 13에 있어서, 상기 적어도 7개의 금속층들은,
소스 라인 신호를 수신하기 위한 공통 소스 라인으로서 구성된 제 2 금속층으로서, 상기 공통 소스 라인은 상기 공통 소스 라인에 커플링되는 4개의 비트셀들을 형성하도록 상기 공통 소스 영역 및 제 2의 한 쌍의 비트셀들의 제 2 공통 소스 영역에 커플링되는 것인, 상기 제 2 금속층,
상기 자기 터널 접합부에 커플링된 비트 라인으로서 구성된 제 6 금속층, 및
상기 제 1 게이트 구조물에 커플링된 워드 라인으로서 구성된 제 7 금속층을 포함하는 것인, MRAM 메모리 셀.
실시예 15. 실시예 14에 있어서, 상기 자기 터널 접합부는 하부 강자성층, 상부 강자성층 및 상기 하부 강자성층과 상기 상부 강자성층 사이에 위치된 터널 배리어층을 포함하고, 상기 적어도 7개의 금속층들은,
0.08 μm의 길이 및 0.06 μm의 폭을 갖는 하부 금속 접촉 아일랜드로서 구성된 제 4 금속층으로서, 상기 하부 금속 접촉 아일랜드는 상기 하부 강자성층 및 상기 드레인 영역에 커플링되는 것인, 상기 제 4 금속층, 및
0.1 μm의 길이 및 0.08 μm의 폭을 갖는 상부 금속 접촉 아일랜드로서 구성된 제 5 금속층으로서, 상기 상부 금속 접촉 아일랜드는 상기 상부 강자성층 및 상기 비트 라인에 커플링되는 것인, 상기 제 5 금속층을 더 포함하는 것인, MRAM 메모리 셀.
실시예 16. 실시예 14에 있어서, 상기 기판 위에 있는 리던던트 자기 터널 접합부를 더 포함하고, 상기 워드 라인은 워드 라인 신호를 수신하도록 구성되며, 상기 워드 라인은 상기 리던던트 자기 터널 접합부를 통해 워드 라인 전압을 수신하기 위해 상기 제 1 게이트 구조물에 커플링되는 것인, MRAM 메모리 셀.
실시예 17. 실시예 9에 있어서, 상기 적어도 하나의 채널 영역은 2개의 채널 영역들을 포함하는 것인, MRAM 메모리 셀.
실시예 18. 실시예 17에 있어서, 상기 공통 소스 영역은 상기 기판 위로 연장된 공통 소스 영역 핀 부분을 포함하고, 상기 드레인 영역은 상기 기판 위로 연장된 드레인 영역 핀 부분을 포함하고, 상기 2개의 채널 영역들 각각은 상기 공통 소스 영역 핀 부분과 상기 드레인 영역 핀 부분 사이의 상기 기판 위로 연장된 채널 영역 핀 부분을 포함하고, 각각의 채널 영역 핀 부분은 상면 및 2개의 측면들을 포함하며, 상기 제 1 게이트 구조물은 각각의 채널 영역 핀 부분의 상면 및 2개의 측면들을 둘러싸는 것인, MRAM 메모리 셀.
실시예 19. 방법에 있어서,
기판 위에 제 1 트랜지스터 및 제 2 트랜지스터를 형성하는 단계로서, 상기 제 1 트랜지스터는,
제 1 채널 영역;
상기 제 1 채널 영역에 접촉하는 제 1 능동 게이트 구조물;
상기 기판 위에 있고 접지 전위(ground potential)에 커플링된 제 1 리던던트 게이트 구조물 - 상기 제 1 리던던트 게이트 구조물은 상기 제 1 능동 게이트 구조물로부터 거리 d를 둠 - ;
상기 제 1 능동 게이트 구조물에 인접한 제 1 드레인 영역; 및
상기 제 1 능동 게이트 구조물에 인접한 공통 소스 영역 - 상기 공통 소스 영역은 상기 제 1 리던던트 게이트 구조물로부터 거리 1.5d를 둠 - 을 포함하고,
상기 제 2 트랜지스터는,
제 2 채널 영역;
상기 제 2 채널 영역에 접촉하는 제 2 능동 게이트 구조물;
상기 제 2 능동 게이트 구조물에 인접한 제 2 드레인 영역;
상기 제 2 게이트 구조물에 인접한 상기 공통 소스 영역을 포함하는 것인, 상기 기판 위에 제 1 트랜지스터 및 제 2 트랜지스터를 형성하는 단계; 및
상기 기판 위에 상기 제 1 드레인 영역에 커플링되는 자기 터널 접합부를 형성하는 단계를 포함하는, 방법.
실시예 20. 실시예 19에 있어서, 상기 자기 터널 접합부는 하부 강자성층, 상부 강자성층 및 상기 하부 강자성층과 상기 상부 강자성층 사이에 위치된 터널 배리어층을 포함하고, 상기 방법은,
상기 제 1 트랜지스터 위에 있고 상기 공통 소스 영역에 커플링된 제 2 금속층으로부터 소스 라인을 형성하는 단계;
상기 제 1 트랜지스터 위에 있고 상기 하부 강자성층 및 상기 제 1 드레인 영역에 각각 커플링된 제 4 금속층으로부터 하부 금속 접촉 아일랜드를 형성하는 단계로서, 상기 하부 금속 접촉 아일랜드는 0.1 μm의 길이 및 0.1 μm의 폭을 갖는 것인, 상기 하부 금속 접촉 아일랜드를 형성하는 단계;
상기 제 1 트랜지스터 위에 있고 상기 상부 강자성층에 커플링된 제 5 금속층으로부터 상부 금속 접촉 아일랜드를 형성하는 단계로서, 상기 상부 금속 접촉 아일랜드는 0.08 μm의 길이 및 0.08 μm의 폭을 갖는 것인, 상기 상부 금속 접촉 아일랜드를 형성하는 단계;
상기 제 1 트랜지스터 위에 있고 상기 상부 금속 접촉 아일랜드에 커플링된 제 6 금속층으로부터 비트 라인을 형성하는 단계; 및
상기 제 1 트랜지스터 위의 제 7 금속층으로부터 워드 라인을 형성하는 단계를 더 포함하는 것인, 방법.
Claims (10)
- MRAM 메모리 셀에 있어서,
기판;
상기 기판 위의 트랜지스터로서,
제 1 소스 영역;
제 2 소스 영역;
상기 제 1 소스 영역과 상기 제 2 소스 영역 사이의 드레인 영역;
상기 드레인 영역과 상기 제 1 소스 영역 사이의 적어도 하나의 제 1 채널 영역;
상기 드레인 영역과 상기 제 2 소스 영역 사이의 적어도 하나의 제 2 채널 영역;
상기 적어도 하나의 제 1 채널 영역 위에 있는 제 1 게이트 구조물; 및
상기 적어도 하나의 제 2 채널 영역 위에 있는 제 2 게이트 구조물을 포함하는, 상기 트랜지스터;
상기 트랜지스터 위에 있는 자기 터널 접합부(magnetic tunnel junction)로서, 상기 드레인 영역이 상기 자기 터널 접합부에 커플링되는 것인, 상기 자기 터널 접합부;
상기 트랜지스터 위에 있는 제 1 금속층; 및
상기 제 1 금속층 위에 있는 제 2 금속층으로서, 상기 제 2 금속층 및 상기 제 1 금속층은 공통 소스 라인 신호를 상기 제 1 소스 영역 및 제 2 소스 영역에 그리고 제 1의 이웃하는 MRAM 메모리 셀의 제 1의 이웃하는 트랜지스터의 제 1의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링하도록 구성되는 것인, 상기 제 2 금속층을 포함하는, MRAM 메모리 셀. - 제 1 항에 있어서, 상기 적어도 하나의 제 1 채널 영역은 2개의 제 1 채널 영역들을 포함하고, 상기 적어도 하나의 제 2 채널 영역은 2개의 제 2 채널 영역들을 포함하고, 상기 MRAM 메모리 셀의 x 피치(x-pitch)는 상기 제 1 소스 영역과 상기 제 2 소스 영역 사이의 거리이고, 상기 MRAM 메모리 셀의 x 피치는 0.18 μm이며, 상기 MRAM 메모리 셀의 y 피치(y-pitch)는 0.144 μm인 것인, MRAM 메모리 셀.
- 제 1 항에 있어서, 상기 적어도 하나의 제 1 채널 영역은 3개의 제 1 채널 영역들을 포함하고, 상기 적어도 하나의 제 2 채널 영역은 3개의 제 2 채널 영역들을 포함하고, 상기 MRAM 메모리 셀의 x 피치는 상기 제 1 소스 영역과 상기 제 2 소스 영역 사이의 거리이고, 상기 MRAM 메모리 셀의 x 피치는 0.18 μm이며, 상기 MRAM 메모리 셀의 y 피치는 0.192 μm인 것인, MRAM 메모리 셀.
- 제 1 항에 있어서, 상기 제 1 금속층은 상기 제 1 소스 영역에 커플링된 제 1 세그먼트 및 상기 제 2 소스 영역에 커플링된 제 2 세그먼트를 갖는 제 1 부분을 포함하고, 상기 제 2 금속층은 상기 제 1 금속층에 커플링된 제 1 세그먼트를 포함하며, 상기 제 2 금속층의 제 1 세그먼트가 공통 소스 라인으로서 구성되는 것인, MRAM 메모리 셀.
- 제 4 항에 있어서,
상기 제 1 금속층은 상기 제 1의 이웃하는 MRAM 메모리 셀의 제 1의 이웃하는 트랜지스터의 제 1의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링된 제 2 부분, 제 2의 이웃하는 MRAM 메모리 셀의 제 2의 이웃하는 트랜지스터의 제 2의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링된 제 3 부분, 및 제 3의 이웃하는 MRAM 메모리 셀의 제 3의 이웃하는 트랜지스터의 제 3의 이웃하는 제 1 소스 영역 및 제 2 소스 영역에 커플링된 제 4 부분을 포함하고,
상기 공통 소스 라인은, 상기 공통 소스 라인 신호를 수신하도록 구성되는 4개의 비트셀(bitcell)들을 형성하기 위해, 상기 제 1 금속층의 제 1 부분 및 제 2 부분에 커플링되고, 상기 제 1 금속층의 제 3 부분 및 제 4 부분에 커플링된 제 2 공통 소스 라인에 커플링되는 것인, MRAM 메모리 셀. - 제 1 항에 있어서, 상기 자기 터널 접합부는 하부 강자성층, 상부 강자성층 및 상기 하부 강자성층과 상기 상부 강자성층 사이에 위치된 터널 배리어층(tunnel barrier layer)을 포함하고, 상기 MRAM 메모리 셀은,
워드 라인으로서 구성되고 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물에 커플링된 제 3 금속층;
상기 하부 강자성층 및 상기 드레인 영역에 커플링된 하부 금속 접촉 아일랜드(lower metal contact island)로서 구성된 제 4 금속층;
상기 상부 강자성층에 커플링된 상부 금속 접촉 아일랜드로서 구성된 제 5 금속층; 및
비트 라인으로서 구성되고 상기 제 5 금속층에 커플링된 제 6 금속층을 더 포함하는 것인, MRAM 메모리 셀. - 제 6 항에 있어서,
상기 적어도 하나의 제 1 채널 영역은 2개의 제 1 채널 영역들을 포함하고,
상기 적어도 하나의 제 2 채널 영역은 2개의 제 2 채널 영역들을 포함하고,
상기 하부 금속 접촉 아일랜드는 0.08 μm의 길이 및 0.06 μm의 폭을 가지며,
상기 상부 금속 접촉 아일랜드는 0.1 μm의 길이 및 0.08 μm의 폭을 갖는 것인, MRAM 메모리 셀. - 제 6 항에 있어서,
상기 적어도 하나의 제 1 채널 영역은 3개의 제 1 채널 영역들을 포함하고,
상기 적어도 하나의 제 2 채널 영역은 3개의 제 2 채널 영역들을 포함하고,
상기 하부 금속 접촉 아일랜드는 0.1 μm의 길이 및 0.1 μm의 폭을 가지며,
상기 상부 금속 접촉 아일랜드는 0.08 μm의 길이 및 0.08 μm의 폭을 갖는 것인, MRAM 메모리 셀. - 삭제
- 삭제
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