TW202040577A - 半導體記憶裝置及記憶體系統 - Google Patents

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Abstract

本發明之實施形態提供一種能夠提高性能之半導體記憶裝置及記憶體系統。 實施形態之半導體記憶裝置包含：記憶胞，其可記憶2位元以上之資料；第1電路13，其包含第1鎖存器群及第2鎖存器群，該第1鎖存器群包含第1及第2資料鎖存電路，該第2鎖存器群包含第3及第4資料鎖存電路；及控制電路28，其控制寫入動作。控制電路28於自外部接收到第1及第2資料之情形時，將上述第1及第2資料分別儲存於第1及第2資料鎖存電路中，將第1及第2資料分別自第1及第2資料鎖存電路複製至第3及第4資料鎖存電路中，使用儲存於第1及第2資料鎖存電路中之資料，執行寫入動作。

Description

半導體記憶裝置及記憶體系統
本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。
作為半導體記憶裝置之一種，已知有NAND(Not AND，反及)型快閃記憶體。又，已知有具備經三維積層之複數個記憶胞之NAND型快閃記憶體。
實施形態提供一種能夠提高性能之半導體記憶裝置及記憶體系統。
實施形態之半導體記憶裝置具備：記憶胞，其可記憶2位元以上之資料；第1電路，其包含第1鎖存器群及第2鎖存器群，該第1鎖存器群包含第1及第2資料鎖存電路，該第2鎖存器群包含第3及第4資料鎖存電路；及控制電路，其控制寫入動作。上述控制電路於自外部接收到第1及第2資料之情形時，將上述第1及第2資料分別儲存於上述第1及第2資料鎖存電路中，將上述第1及第2資料分別自上述第1及第2資料鎖存電路複製至上述第3及第4資料鎖存電路中，使用儲存於上述第1及第2資料鎖存電路中之資料，執行上述寫入動作。
以下，參照圖式對實施形態進行說明。以下所示之若干個實施形態例示了用於將本發明之技術思想具體化之裝置及方法，本發明之技術思想並非由構成零件之形狀、構造、配置等特定出。各功能區塊可設為硬體及軟體中之任一者或將兩者組合而實現。各功能區塊無須如以下之例般加以區分。例如，亦可藉由與例示之功能區塊不同之功能區塊來執行一部分功能。進而，亦可將例示之功能區塊分割為更細微之功能子區塊。再者，於以下說明中，對具有相同功能及構成之要素標註相同符號，僅於需要之情形時進行重複說明。
本實施形態之半導體記憶裝置係能夠電性改寫資料之非揮發性半導體記憶體，於以下之實施形態中，作為半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。
[1]第1實施形態 [1-1]記憶體系統之構成 圖1係第1實施形態之記憶體系統1之方塊圖。記憶體系統1具備1個或複數個非揮發性半導體記憶裝置(NAND型快閃記憶體)100及記憶體控制器200。於圖1中，例示了2個NAND型快閃記憶體100-0、100-1。
記憶體系統1可構成為於搭載有主機裝置300之母板上安裝構成記憶體系統1之複數個晶片，亦可構成為利用1個模組實現記憶體系統1之系統LSI(large-scale integrated circuit，大規模積體電路)或SoC(system on chip，片上系統)。作為記憶體系統1之例，可列舉如SDTM (Secure Digital，安全數位)卡般之記憶卡、SSD(solid state drive，固態磁碟機)及eMMC(embedded multimedia card，嵌入式多媒體卡)等。
NAND型快閃記憶體100具備複數個記憶胞，且非揮發性地記憶資料。關於NAND快閃記憶體100之構成之詳細情況將於下文進行敍述。
記憶體控制器200響應於來自主機裝置300之命令，命令NAND型快閃記憶體100進行寫入(亦稱為編程)、讀出及抹除等。又，記憶體控制器200管理NAND型快閃記憶體100之記憶體空間。記憶體控制器200具備主機介面電路201(圖1中記載為“主機介面(host I/F)”)、CPU(central processing unit，中央處理單元)202、RAM(random access memory，隨機存取記憶體)203、緩衝記憶體204、NAND介面電路205(圖1中記載為“反及介面(NAND I/F)”)、及ECC(error checking and correcting，錯誤驗證與糾正)電路206等。該等模組經由匯流排207相互連接。
主機介面電路201經由匯流排與主機裝置300連接，且與主機裝置300之間進行介面處理。又，主機介面電路201與主機裝置300之間進行命令及資料之收發。
CPU202控制記憶體控制器200整體之動作。CPU202例如於自主機裝置300接收到寫入命令之情形時，響應於該命令，向NAND型快閃記憶體100發出基於NAND介面之寫入命令。讀出及抹除之情況亦相同。又，CPU202執行損耗均衡等用於管理NAND型快閃記憶體100之多種處理。
RAM203被用作CPU202之作業區域，記憶自NAND型快閃記憶體100載入之韌體或由CPU202創建之各種表格。RAM203例如由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)構成。緩衝記憶體204暫時記憶自主機裝置300發送來之資料，並且暫時記憶自NAND型快閃記憶體100發送來之資料。
ECC電路206於資料寫入時，針對寫入資料產生錯誤校正碼，將該錯誤校正碼附加於寫入資料上，發送至NAND介面電路205。又，ECC電路206於資料讀出時，使用讀出資料中包含之錯誤校正碼，對讀出資料進行錯誤檢測及錯誤校正。再者，ECC電路206亦可設置於NAND介面電路205內。
NAND介面電路205經由匯流排與NAND型快閃記憶體100連接，且與NAND型快閃記憶體100之間進行介面處理。又，NAND介面電路205與NAND型快閃記憶體100之間進行命令及資料之收發。
NAND型快閃記憶體100經由控制信號線群及輸入輸出匯流排等與記憶體控制器200連接。NAND型快閃記憶體100構成為接收記憶體控制器200發出之指令、位址及寫入資料，又，向記憶體控制器200發送讀出資料。
記憶體控制器200與NAND型快閃記憶體100之間之信號包含晶片賦能信號CEn、寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入保護信號WPn、輸入輸出信號IO＜7∶0＞及就緒/忙碌信號RBn。信號名中所附註之“n”表示低態有效。寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入保護信號WPn及輸入輸出信號IO＜7∶0＞為複數個NAND型快閃記憶體100所共用，另一方面，晶片賦能信號CEn及就緒/忙碌信號RBn個別地設置於NAND型快閃記憶體100中。該信號形態與連接方法可視需要適當變更。
於圖1之例中，記憶體控制器200與NAND型快閃記憶體100-0藉由晶片賦能信號CEn0、寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入保護信號WPn、輸入輸出信號IO＜7∶0＞及就緒/忙碌信號RBn0用之信號線連接。記憶體控制器200與NAND型快閃記憶體100-1藉由晶片賦能信號CEn1、寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入保護信號WPn、輸入輸出信號IO＜7∶0＞及就緒/忙碌信號RBn1用之信號線連接。
[1-1-1]NAND型快閃記憶體100之構成 圖2係NAND型快閃記憶體100之方塊圖。NAND型快閃記憶體100之內部區塊構造大致分為核心部10及除此以外之周邊電路20。
核心部10具備具有複數個記憶胞之記憶胞陣列11、列解碼器12及感測單元13。
列解碼器12以區塊為單位選擇記憶胞陣列11，並且對字元線施加所期望之電壓。即，列解碼器12自未圖示之電壓產生電路接受與動作相應之各種電壓，對複數條字元線施加各種電壓。
感測單元13於資料讀出時，對自記憶胞讀出至位元線之資料進行感測及放大。又，感測單元13於資料寫入時，將寫入資料傳送至記憶胞。以作為複數個位元資料之集合之頁為單位，進行自記憶胞陣列11之資料之讀出及向記憶胞陣列11之資料之寫入。關於感測單元13之具體構成將於下文進行敍述。
周邊電路20具備輸入緩衝器21、22、輸出緩衝器23、位址緩衝器24、指令解碼器25、資料緩衝器26、選擇電路27、狀態機(控制電路)28、記憶胞控制暫存器29、輸出緩衝器30、暫存器電路31及失敗數計數電路32。
輸入緩衝器21與接收晶片賦能信號CEn、寫入賦能信號WEn、讀取賦能信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE及寫入保護信號WPn之複數個端子(接腳)連接。輸入緩衝器21根據複數個接腳之邏輯狀態，識別指令輸入、位址輸入、資料輸入、寫入禁止狀態及晶片選擇/非選擇狀態，並且向指令解碼器25、輸入緩衝器22及輸出緩衝器23等通知該狀態。
輸入緩衝器22與雙向匯流排IO＜7∶0＞連接。輸入緩衝器22根據輸入緩衝器21之指示，輸出自記憶體控制器200經由雙向匯流排IO＜7∶0＞輸入之資料作為DIN。
輸出緩衝器23接收選擇電路27之輸出，將讀出資料於特定時點輸出至雙向匯流排IO＜7∶0＞。
位址緩衝器24自輸入緩衝器22接收資料信號DIN中包含之位址資料，並且暫時儲存該位址資料。根據輸入順序或輸入位元位置，位址資料被分離成區塊位址BLKa、串位址STRa、字元線位址WLa及行位址COLa。
指令解碼器25根據輸入緩衝器21之指示，自輸入緩衝器22接收資料信號DIN，並輸出資料信號DIN中包含之指令信號CMD。又，指令解碼器25輸出用於控制感測單元13之信號CMD_OP1～CMD_OP4。關於信號CMD_OP1～CMD_OP4之詳細情況將於下文進行敍述。
資料緩衝器26根據輸入緩衝器21之指示，自輸入緩衝器22接收資料信號DIN，並暫時記憶資料信號DIN中包含之寫入資料。資料緩衝器26經由選擇電路27向感測單元13傳送資料。
選擇電路27對自資料緩衝器26向感測單元13傳送資料還是自感測單元13向輸出緩衝器23傳送資料進行選擇。
狀態機28執行NAND型快閃記憶體100之讀出、寫入及抹除等動作。於本實施形態中，狀態機28接收指令解碼器25之輸出，主要控制記憶胞控制暫存器29。具體而言，狀態機28執行如下等動作：進行記憶胞之適當之位址選擇、及向所期望之節點施加所期望之電壓。又，狀態機28執行暫存器電路31之適當之暫存器選擇、及來自暫存器電路31之輸出F_NF之計算及輸出。
記憶胞控制暫存器29根據來自位址緩衝器24之位址BLKa、STRa、WLa、COLa及狀態機28之動作指示信號，輸出控制記憶胞之寫入、讀出及抹除之詳細動作之信號。自記憶胞控制暫存器29輸出之信號包含區塊位址BLKADD、串位址STRADD、字元線位址WLADD及行位址COLADD。
區塊位址BLKADD指示選擇區塊。串位址STRADD指示選擇閘極信號之電壓，該選擇閘極信號用於選擇構成記憶胞之區塊之複數個串中之1個。字元線位址WLADD指示對選擇字元線施加選擇電壓且對非選擇字元線施加非選擇電壓。行位址COLADD指示寫入或讀出時之快取記憶體位置。
輸出緩衝器30與輸出就緒/忙碌信號RBn之輸出接腳連接。輸出緩衝器30自狀態機28接收就緒/忙碌信號RB。就緒/忙碌信號RB表示NAND型快閃記憶體100為就緒狀態或忙碌狀態。輸出緩衝器30將接收到之就緒/忙碌信號RB自輸出接腳輸出作為就緒/忙碌信號RBn。
暫存器電路31儲存熔絲資料。熔絲資料係於NAND型快閃記憶體100接受電源供給之情形時，自記憶胞陣列11內之熔絲區域(未圖示)讀出之資料。熔絲資料包含失敗數基準值F_NF等。失敗數基準值F_NF係檢查寫入或抹除是否完成時之基準值。
失敗數計數電路32監視儲存在感測單元13所包含之快取記憶體中之讀出資料，於特定時點對與期待值不一致之位元數或字節數進行計數。而且，失敗數計數電路32將上述計數結果與暫存器電路31輸出之失效基準值F_NF進行比較。失敗數計數電路32執行如下動作等：若比較結果為基準值以下則使信號PASS為高位準；於比較結果超過基準值之情形時使信號PASS為低位準；且將該資訊通知給狀態機28。
[1-1-2]記憶胞陣列11之構成 圖3係圖2所示之記憶胞陣列11之電路圖。記憶胞陣列11具備複數個區塊BLK。圖3中抽選並示出了記憶胞陣列11中包含之1個區塊BLK。
複數個區塊BLK各自具備複數個串單元SU。圖3中例示了4個串單元SU0～SU3。1個區塊BLK中包含之串單元SU之數量可任意設定。
複數個串單元SU各自具備複數個NAND串(記憶體串)NS。1個串單元SU中包含之NAND串NS之數量可任意設定。
複數個NAND串NS各自具備複數個記憶胞電晶體MT及2個選擇電晶體ST1、ST2。複數個記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。於本說明書中，有時亦將記憶胞電晶體稱為記憶胞或胞(cell)。圖3為了簡化，示出了NAND串NS具備8個記憶胞電晶體MT(MT0～MT7)之構成例，但NAND串NS所具備之記憶胞電晶體MT之數量實際上多於8個，且可任意設定。記憶胞電晶體MT具備控制閘極電極及電荷蓄積層，且非揮發性地記憶資料。記憶胞電晶體MT能夠記憶1位元資料或2位元以上之資料。
串單元SU0中包含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，同樣地，串單元SU1～SU3分別連接有選擇閘極線SGD1～SGD3。串單元SU0中包含之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS0，同樣，串單元SU1～SU3分別連接有選擇閘極線SGS1～SGS3。再者，於各區塊BLK所包含之串單元SU0～SU3，可連接有共通之選擇閘極線SGS。位於各區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別與字元線WL0～WL7連接。
於各區塊BLK內配置成矩陣狀之NAND串NS中，位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL0～BL(m－1)中之任一個。“m”係1以上之整數。進而，各位元線BL共通連接於複數個區塊BLK，且連接於處於複數個區塊BLK各自所包含之各串單元SU內之1個NAND串NS。各區塊BLK中包含之複數個選擇電晶體ST2之源極共通連接於源極線SL。源極線SL例如共通連接於複數個區塊BLK。
處於各區塊BLK內之複數個記憶胞電晶體MT之資料例如一併被抹除。讀出及寫入係對與配設於1個串單元SU之1條字元線WL共通連接之複數個記憶胞電晶體MT一併進行。將於1個串單元SU內共有字元線WL之記憶胞電晶體MT之組稱為胞單元CU。將胞單元CU中包含之複數個記憶胞電晶體MT分別記憶之1位元資料之集合稱為頁。即，針對胞單元CU之寫入動作及讀出動作係以頁為單位進行。
再者，記憶胞陣列11例如具有三維積層構造。即，記憶胞陣列11具備經三維積層之複數個記憶胞電晶體MT。又，各區塊BLK中包含之NAND串NS按照選擇電晶體ST2、複數個記憶胞電晶體MT、選擇電晶體ST1之順序於積層方向上積層並串聯連接。
[1-1-3]記憶胞電晶體之閾值分佈 其次，對記憶胞電晶體MT可採用之閾值電壓Vth之分佈進行說明。圖4係表示記憶胞電晶體MT之閾值分佈之一例之模式圖。記憶胞電晶體MT能夠記憶2位元以上之資料。於本實施形態中，以記憶胞電晶體MT記憶3位元資料之情形、即所謂之TLC(triple level cell，三位準記憶胞)方式為例進行說明。
3位元資料由低位(lower)位元、中位(middle)位元及高位(upper)位元規定。於記憶胞電晶體MT記憶3位元資料之情形時，記憶胞電晶體MT可採用與複數個閾值電壓相應之8個狀態(state)中之任一個。將8個狀態按照由低至高之順序稱為狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。分別屬於狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”之複數個記憶胞電晶體MT形成分佈。
狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”分別例如被分配資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。關於位元之排列，若設低位位元“L”、中位位元“M”、高位位元“U”，則為“L、M、U”。閾值分佈與資料之分配可任意設定。
為了讀出記憶於讀出對象之記憶胞電晶體MT中之資料，而判定該記憶胞電晶體MT之閾值電壓所屬之狀態。為了判定狀態，使用讀出電壓AR、BR、CR、DR、ER、FR、GR，讀出電壓AR、BR、CR、DR、ER、FR、GR依序變高。
狀態“Er”例如相當於資料被抹除之狀態(抹除狀態)。屬於狀態“Er”之記憶胞電晶體MT之閾值電壓低於電壓AR，例如具有負值。
狀態“A”～“G”相當於向電荷蓄積層注入電荷而向記憶胞電晶體MT寫入資料之狀態，屬於狀態“A”～“G”之記憶胞電晶體MT之閾值電壓例如具有正值。屬於狀態“A”之記憶胞電晶體MT之閾值電壓高於讀出電壓AR，且為讀出電壓BR以下。屬於狀態“B”之記憶胞電晶體MT之閾值電壓高於讀出電壓BR，且為讀出電壓CR以下。屬於狀態“C”之記憶胞電晶體MT之閾值電壓高於讀出電壓CR，且為讀出電壓DR以下。屬於狀態“D”之記憶胞電晶體MT之閾值電壓高於讀出電壓DR，且為讀出電壓ER以下。屬於狀態“E”之記憶胞電晶體MT之閾值電壓高於讀出電壓ER，且為讀出電壓FR以下。屬於狀態“F”之記憶胞電晶體MT之閾值電壓高於讀出電壓FR，且為讀出電壓GR以下。屬於狀態“G”之記憶胞電晶體MT之閾值電壓高於讀出電壓GR且低於電壓VREAD。
電壓VREAD係對與非讀出對象之胞單元CU之記憶胞電晶體MT連接之字元線WL施加之電壓，高於處於任何狀態之記憶胞電晶體MT之閾值電壓。即，對控制閘極施加了電壓VREAD之記憶胞電晶體MT，無關於所保存之資料而成為導通狀態。
如上所述，各記憶胞電晶體MT被設定為8個狀態中之任一個，能夠記憶3位元資料。又，寫入及讀出係以1個胞單元CU內之頁為單位進行。於記憶胞電晶體MT記憶有3位元資料之情形時，對1個胞單元CU內之3個頁分別分配低位位元、中位位元及高位位元。對低位、中位及高位一併進行寫入或讀出之頁分別稱為低位(lower)頁、中位(middle)頁及高位(upper)頁。
[1-1-4]感測單元13之構成 圖5係圖2所示之感測單元13之方塊圖。感測單元13具備與位元線BL0～BL(m－1)對應之感測放大器單元SAU0～SAU(m－1)。
各感測放大器單元SAU具備感測放大器SA及例如6個資料鎖存電路ADL、BDL、CDL、SDL、TDL、XDL。感測放大器SA及資料鎖存電路ADL、BDL、CDL、SDL、TDL、XDL經由匯流排LBUS連接，以便能夠相互傳送資料。再者，圖5之1個感測放大器單元SAU內所記載之匯流排LBUS意味著匯流排LBUS中包含之1條資料線。例如，若設為感測單元13具備16 kB(字節)量之資料鎖存電路ADL，則匯流排LBUS包含16 kB量之資料線。
感測放大器SA於讀出動作時，感測讀出至對應之位元線BL之資料，判定為資料“0”及資料“1”中之哪一個。又，感測放大器SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
資料鎖存電路ADL、BDL、CDL、SDL、TDL、XDL暫時記憶資料。資料鎖存電路SDL例如記憶讀出動作中之感測結果，且記憶驗證動作中之感測結果。資料鎖存電路ADL儲存低位頁，且儲存驗證結果。資料鎖存電路BDL儲存中位頁，且儲存驗證結果。資料鎖存電路CDL儲存高位頁，且儲存驗證結果。資料鎖存電路TDL記憶用於在感測放大器單元SAU內進行運算之資料(內部用途資料)，且儲存驗證結果。
資料鎖存電路XDL與雙向匯流排YIO連接。資料鎖存電路XDL暫時記憶自雙向匯流排YIO發送來之寫入資料，且暫時記憶自匯流排LBUS發送來之讀出資料。
[1-2]記憶體系統1之動作 其次，對記憶體系統1之動作進行說明。於本實施形態中，可任意地變更感測放大器單元SAU所包含之複數個資料鎖存電路中之於讀出動作中使用之資料鎖存電路。
圖6係說明讀出動作之指令序列之圖。於讀出動作中，記憶體控制器200將前綴指令“X”、預設指令“PSC”、讀出指令“00h”、位址集及執行指令“30h”發出至NAND型快閃記憶體100。
前綴指令“X”係指定感測單元13中包含之複數個資料鎖存電路中所使用之資料鎖存電路之指令。預設指令“PSC”係指定低位頁、中位頁、高位頁中之任一個之指令。利用預設指令“PSC”指定本次讀出動作中之讀出頁。位址集例如包含行位址C1、C2及列位址R1～R3。
狀態機28於接收到執行指令“30h”後，使就緒/忙碌信號RBn為低位準(表示忙碌狀態)。然後，狀態機28執行讀出動作。圖6之“tR”意味著讀出動作。
圖7係說明讀出動作之另一指令序列之圖。圖7係利用位址集指定讀出頁之例。
於讀出動作中，記憶體控制器200向NAND型快閃記憶體100發出前綴指令“X”、讀出指令“00h”、位址集“C1、C2、R1～R3”及執行指令“30h”。於圖7中，省略預設指令“PSC”。讀出頁由位址集“C1、C2、R1～R3”指定。
圖8係說明前綴指令“X”之內容與資料鎖存電路之關係之圖。於圖8中，作為讀出動作之形態，例示了正常讀取、DLA(Direct Look Ahead，直接預測)讀取、及執行作為錯誤校正之一方法之軟判定解碼時之硬位元讀取與軟位元讀取之組合(亦記載為HB(Hard-bit)讀取、SB(soft-bit)讀取)。正常讀取係通常之讀出動作。
DLA讀取係於讀出與選擇字元線WLn連接之選擇記憶胞之資料之前，自與選擇字元線WLn鄰接之字元線WLn＋1連接之記憶胞讀出資料之動作。之後，根據DLA讀取之結果，進行選擇字元線WLn之讀出動作。具體而言，於選擇字元線WLn之讀出動作中，根據DLA讀取之結果，修正讀出電壓之位準，使用該經修正之讀出電壓，讀出與選擇字元線WLn連接之選擇記憶胞之資料。
關於DLA讀取，例如記載於題為“記憶體裝置(MEMORY DEVICE)”之2019年3月13日提出申請之美國專利申請16/352,094號中。該專利申請之整體藉由參照而引用於本申請說明書中。
於讀出動作中，為了提高錯誤校正之精度而進行硬位元讀及軟位元讀取。硬位元讀取之結果被用於硬判定解碼。軟位元讀取之結果被用於軟判定解碼。硬判定(HD：hard decision)使用二進制資訊“0”及“1”來判定資料。軟判定(SD：soft decision)使用表示資料之準確性之概率、似然或對數似然比(LLR：log likelihood ratio)來判定資料。軟判定解碼之錯誤校正能力高於硬判定解碼之錯誤校正能力。
於硬位元讀取中，使用與劃分閾值分佈之分界對應之1種讀出電壓進行讀出動作，判定記憶胞之閾值電壓是否高於該分界。即，硬位元讀取與通常之讀出動作(正常讀取)相同。於軟位元讀取中，對劃分閾值分佈之分界使用複數個讀出電壓進行讀出動作。然後，使用與複數個讀出電壓對應之複數個讀出結果來判定資料。例如，當於硬位元讀取中出現讀出錯誤時，執行軟位元讀取。然後，基於硬位元讀取及軟位元讀取之結果，提取可能需要錯誤校正之位元，並且進行錯誤校正。
關於軟位元讀取，例如記載於題為“非揮發性記憶體及寫入方法(NONVOLATILE MEMORY AND WRITING METHOD)”之2015年2月13日提出申請之美國專利申請14/621,894號中。該專利申請之整體藉由參照而引用於本申請說明書中。
如圖8所示，前綴指令(prefix指令)“X”可指定5個狀態。於正常讀取下，指定以下資料鎖存電路。即，於無前綴指令“X”之情形時，指定資料鎖存電路ADL、XDL。於前綴指令“X＝0x01”之情形時，指定資料鎖存電路BDL、XDL。“0x”意指16進制數。於前綴指令“X＝0x02”之情形時，指定資料鎖存電路CDL、XDL。於前綴指令“X＝0x04”之情形時，指定資料鎖存電路TDL、XDL。前綴指令“X＝0x08”為N/A(not applicable，不適用)。
再者，讀出動作中之正常讀取原理上只要存在1個資料鎖存電路便能夠動作。但是，於感測放大器單元內之物理配置構成上，若使用位於距離感測放大器SA最遠之位置之資料鎖存電路XDL進行讀出動作，則顧慮到讀出動作所花費之時間增加。此處，以不使用與感測放大器SA之物理距離遠之資料鎖存電路XDL，而主要使用資料鎖存電路ADL等之構成進行說明，但實施形態並不限定於此。
於DLA讀取中，指定以下資料鎖存電路。即，於無前綴指令“X”之情形時，指定資料鎖存電路ADL、BDL、XDL。於前綴指令“X＝0x01”之情形時，指定資料鎖存電路BDL、CDL、XDL。於前綴指令“X＝0x02”之情形時，指定資料鎖存電路CDL、TDL、XDL。於前綴指令“X＝0x04”之情形時，指定資料鎖存電路TDL、XDL。於DLA讀取中，根據讀出方法，亦有利用2個資料鎖存電路進行讀出之案例。
軟位元讀取中之資料鎖存電路之指定動作與DLA讀取中之資料鎖存電路之指定動作相同。
圖9係說明於DLA讀取且無前綴指令“X”之情形時使用之資料鎖存電路之圖。圖10係說明於DLA讀取且前綴指令“X＝0x01”之情形時使用之資料鎖存電路之圖。圖11係說明於DLA讀取且前綴指令“X＝0x02”之情形時使用之資料鎖存電路之圖。圖12係說明於DLA讀取且前綴指令“X＝0x04”之情形時使用之資料鎖存電路之圖。於圖9至圖12中，對所使用之資料鎖存電路附加有影線。圖9至圖12對應於圖8之說明。該例為一例，關於使用哪個資料鎖存電路，可任意地構成。又，亦可同樣地準備與之對應之前綴指令。
[1-3]感測單元13之另一構成例 圖13係表示感測單元13之另一構成例之方塊圖。再者，於圖13中，提取並示出與任意位元線BL連接之1個感測放大器單元SAU。感測單元13中包含之所有感測放大器單元SAU均具有圖13之構成。
感測放大器單元SAU具備感測放大器SA及8個資料鎖存電路ADL、BDL、CDL、SDL、TDL、NDL、UDL、XDL。感測放大器SA及資料鎖存電路ADL、BDL、CDL、SDL、TDL、NDL、UDL、XDL經由匯流排LBUS連接，以便能夠相互傳送資料。
圖14係說明另一構成例之前綴指令“X”之內容與資料鎖存電路之關係之圖。於圖14中，作為讀出動作之形態，例示了正常讀取、DLA讀取及HB讀取、SB讀取。
於正常讀取中，指定以下資料鎖存電路。即，於無前綴指令“X”之情形時，指定資料鎖存電路ADL、XDL。於前綴指令“X＝0x01”之情形時，指定資料鎖存電路BDL、XDL。於前綴指令“X＝0x02”之情形時，指定資料鎖存電路CDL、XDL。於前綴指令“X＝0x04”之情形時，指定資料鎖存電路TDL、XDL。於前綴指令“X＝0x08”之情形時，指定資料鎖存電路NDL、XDL。
於DLA讀取中，指定以下資料鎖存電路。即，於無前綴指令“X”之情形時，指定資料鎖存電路ADL、BDL、XDL。於前綴指令“X＝0x01”之情形時，指定資料鎖存電路BDL、CDL、XDL。於前綴指令“X＝0x02”之情形時，指定資料鎖存電路CDL、TDL、XDL。於前綴指令“X＝0x04”之情形時，指定資料鎖存電路TDL、NDL、XDL。於前綴指令“X＝0x08”之情形時，指定資料鎖存電路NDL、UDL、XDL。
軟位元讀取中之資料鎖存電路之指定動作與DLA讀取中之資料鎖存電路之指定動作相同。
圖15係說明於DLA讀取且無前綴指令“X”之情形時使用之資料鎖存電路之圖。圖16係說明於DLA讀取且前綴指令“X＝0x01”之情形時使用之資料鎖存電路之圖。圖17係說明於DLA讀取且前綴指令“X＝0x02”之情形時使用之資料鎖存電路之圖。圖18係說明於DLA讀取且前綴指令“X＝0x04”之情形時使用之資料鎖存電路之圖。圖19係說明於DLA讀取且前綴指令“X＝0x08”之情形時使用之資料鎖存電路之圖。於圖15至圖19中，對所使用之資料鎖存電路附加有影線。圖15至圖19對應於圖14之說明。
於應用了圖19之形態之情形時，能夠不妨礙寫入動作中所佔用之資料鎖存電路ADL、BDL、CDL地實現DLA讀取及軟位元讀取。
[1-4]感測放大器單元SAU之具體例 其次，對感測放大器單元SAU之具體例進行說明。圖20係感測放大器單元SAU之一部分之電路圖。於圖20中，主要示出了感測放大器單元SAU中包含之資料鎖存電路。
感測放大器單元SAU具備資料鎖存電路ADL、BDL、CDL、TDL、NDL、UDL、XDL、傳輸閘極44、48及反相器電路45、49。感測單元13具備邏輯電路50及端子T1～T6。於圖20中，省略了資料鎖存電路SDL之圖示。
資料鎖存電路ADL具備時脈反相器電路40A、反相器電路41A、42A及傳輸閘極43A。時脈反相器電路40A之輸入端子與反相器電路41A之輸出端子連接，時脈反相器電路40A之輸出端子與反相器電路41A之輸入端子連接，對於時脈反相器電路40A之時脈端子，自邏輯電路50輸入信號ALAT。時脈反相器電路40A於信號ALAT為高位準時被激活。
傳輸閘極43A之第1端子與匯流排LBUS連接，傳輸閘極43A之第2端子與時脈反相器電路40A之輸出端子連接。對於傳輸閘極43A之第1閘極端子與反相器電路42A之輸入端子，自邏輯電路50輸入信號ADLon。反相器電路42A之輸出端子與傳輸閘極43A之第2閘極端子連接。當信號ADLon為高位準時，傳輸閘極43A導通。
資料鎖存電路BDL具備時脈反相器電路40B、反相器電路41B、42B及傳輸閘極43B。對於資料鎖存電路BDL，自邏輯電路50輸入信號BLAT、BDLon。
資料鎖存電路CDL具備時脈反相器電路40C、反相器電路41C、42C及傳輸閘極43C。對於資料鎖存電路CDL，自邏輯電路50輸入信號CLAT、CDLon。
資料鎖存電路TDL具備時脈反相器電路40T、反相器電路41T、42T及傳輸閘極43T。對於資料鎖存電路TDL，自邏輯電路50輸入信號TLAT、TDLon。
資料鎖存電路UDL具備時脈反相器電路40U、反相器電路41U、42U及傳輸閘極43U。對於資料鎖存電路UDL，自邏輯電路50輸入信號ULAT、UDLon。
資料鎖存電路NDL具備時脈反相器電路40N、反相器電路41N、42N及傳輸閘極43N。對於資料鎖存電路NDL，自邏輯電路50輸入信號NLAT、NDLon。
構成資料鎖存電路BDL、CDL、TDL、NDL、UDL之每一個之元件之連接關係與上述資料鎖存電路ADL之連接關係相同。
傳輸閘極44之第1端子與匯流排LBUS連接，傳輸閘極44之第2端子與資料鎖存電路XDL連接。對於傳輸閘極44之第1閘極端子與反相器電路45之輸入端子，自邏輯電路50輸入信號X2INT、INT2X。反相器電路45之輸出端子與傳輸閘極44之第2閘極端子連接。當信號X2INT或信號INT2X為高位準時，傳輸閘極44導通。
資料鎖存電路XDL具備2個反相器電路46、47。反相器電路46之輸入端子與反相器電路47之輸出端子連接，反相器電路46之輸出端子與反相器電路47之輸入端子連接。
傳輸閘極48之第1端子與資料鎖存電路XDL連接，傳輸閘極48之第2端子經由端子T5與匯流排YIO連接。對於傳輸閘極48之第1閘極端子與反相器電路49之輸入端子，經由端子T6自記憶胞控制暫存器29輸入行位址COLADD。反相器電路49之輸出端子與傳輸閘極48之第2閘極端子連接。當行位址COLADD處於高位準時，傳輸閘極48導通。
邏輯電路50與端子T1～T4連接。對於端子T1～T4，分別自指令解碼器25輸入信號CMD_OP1～CMD_OP4。邏輯電路50使用信號CMD_OP1～CMD_OP4產生如上所述之控制信號。
(動作) 其次，對於讀出動作中指定資料鎖存電路之動作進行說明。
圖21係說明指定資料鎖存電路ADL之動作之時序圖。再者，根據圖20可理解，資料鎖存電路XDL能夠一直使用。於圖21中，將信號固定為高位準之情況記載為“H fix(高位準固定)”，將信號固定為低位準之情況記載為“L fix(低位準固定)”。
當指定資料鎖存電路ADL時，指令解碼器25設定如下：信號CMD_OP1＝0、CMD_OP2＝0、CMD_OP3＝0、CMD_OP4＝0。於時刻t1，邏輯電路50使信號ADLon為高位準。藉此，傳輸閘極43A導通。於時刻t2，邏輯電路50使信號INT2X為高位準。藉此，資料鎖存電路XDL能夠接收匯流排LBUS之資料。
於時刻t3，邏輯電路50使信號ADLon為低位準，使信號INT2X為低位準，藉此鎖存(確定)資料鎖存電路之資料。
圖22係說明指定資料鎖存電路BDL之動作之時序圖。當指定資料鎖存電路BDL時，指令解碼器25設定如下：信號CMD_OP1＝1、CMD_OP2＝0、CMD_OP3＝0、CMD_OP4＝0。於時刻t1，邏輯電路50使信號BDLon為高位準。藉此，傳輸閘極43B導通。於時刻t2，邏輯電路50使信號INT2X為高位準。藉此，資料鎖存電路BDL能夠接收匯流排LBUS之資料。
於時刻t3，邏輯電路50使信號BDLon為低位準，使信號INT2X為低位準，藉此鎖存(確定)資料鎖存電路之資料。
圖23係說明指定資料鎖存電路CDL之動作之時序圖。當指定資料鎖存電路CDL時，指令解碼器25設定如下：信號CMD_OP1＝0、CMD_OP2＝1、CMD_OP3＝0、CMD_OP4＝0。於時刻t1，邏輯電路50使信號CDLon為高位準。藉此，傳輸閘極43C導通。於時刻t2，邏輯電路50使信號INT2X為高位準。藉此，資料鎖存電路CDL能夠接收匯流排LBUS之資料。
於時刻t3，邏輯電路50使信號CDLon為低位準，使信號INT2X為低位準，藉此鎖存(確定)資料鎖存電路之資料。
圖24係說明指定資料鎖存電路TDL之動作之時序圖。當指定資料鎖存電路TDL時，指令解碼器25設定如下：信號CMD_OP1＝0、CMD_OP2＝0、CMD_OP3＝1、CMD_OP4＝0。於時刻t1，邏輯電路50使信號TDLon為高位準。藉此，傳輸閘極43T導通。於時刻t2，邏輯電路50使信號INT2X為高位準。藉此，資料鎖存電路TDL能夠接收匯流排LBUS之資料。
於時刻t3，邏輯電路50使信號TDLon為低位準，使信號INT2X為低位準，藉此鎖存(確定)資料鎖存電路之資料。
圖25係說明指定資料鎖存電路UDL之動作之時序圖。當指定資料鎖存電路UDL時，指令解碼器25設定如下：信號CMD_OP1＝0、CMD_OP2＝0、CMD_OP3＝0、CMD_OP4＝1。於時刻t1，邏輯電路50使信號UDLon為高位準。藉此，傳輸閘極43U導通。於時刻t2，邏輯電路50使信號INT2X為高位準。藉此，資料鎖存電路UDL能夠接收匯流排LBUS之資料。
於時刻t3，邏輯電路50使信號UDLon為低位準，使信號INT2X為低位準，藉此鎖存(確定)資料鎖存電路之資料。
[1-5]第1實施形態之效果 於寫入動作中，儲存寫入資料之資料鎖存電路被固定，例如於資料鎖存電路ADL中儲存低位頁，於資料鎖存電路BDL中儲存中位頁，於資料鎖存電路CDL中儲存高位頁。於讀出動作中，例如於資料鎖存電路ADL中儲存讀出資料。
有於寫入動作之中途插入讀出動作之暫停讀取。於進行暫停讀取之情形時，由於資料鎖存電路ADL被寫入資料佔用，故必須使用資料傳送耗費時間之資料鎖存電路XDL，或者將資料鎖存電路ADL之資料暫時保存至某處或交換資料。讀取延遲時間(讀取等待時間)延長了資料保存等所耗費之時間。又，由於資料保存或追加之資料傳送耗費之電流增加，故使平均動作電流增大，對電池機器之電池消耗產生不良影響。
於DLA讀取或軟位元讀取中，因資料鎖存電路原本就不足，故無法實施暫停讀取。因此，於執行DLA讀取或軟位元讀取之情形時，必須於等待寫入動作完成後，進行上述該等讀取。此時之應答減少導致QoS(Quality of service，服務質量)大幅降低。
一般而言，由於電路上決定了於哪個動作中使用哪個資料鎖存電路，故即便於資料鎖存電路空閒之情形時，亦必須進行資料保存或資料交換，從而導致讀取延遲劣化。
因此，於第1實施形態中，於讀出動作中，記憶體控制器200向NAND型快閃記憶體100發出用於指定所使用之資料鎖存電路之前綴指令“X”。然後，NAND型快閃記憶體100使用由前綴指令“X”指定之資料鎖存電路，執行讀出動作。
藉此，於中斷了寫入動作之暫停讀取時，可於不保存或移動寫入資料而將其儲存於資料鎖存電路之狀態下，將讀出資料亦儲存於資料鎖存電路中。而且，當於中斷後重新開始寫入動作時，例如可使用儲存於資料鎖存電路ADL、BDL、CDL中之寫入資料，重新開始、執行寫入動作。
又，能夠實現暫停讀取之高速化及寫入動作之高速化。又，能夠降低耗電。藉此，能夠提高NAND型快閃記憶體100及記憶體系統1之性能。
又，於資料鎖存電路ADL、BDL、CDL儲存有寫入資料之狀態下，能夠使用資料鎖存電路NDL、UDL進行讀出動作(包含DLA讀取及軟位元讀取)。
[2]第2實施形態 第2實施形態具備儲存寫入資料之第1鎖存器群、及儲存第1鎖存器群之備份資料之第2鎖存器群。而且，於使用相同寫入資料進行兩種寫入動作之情形時，不對NAND型快閃記憶體100再次輸入寫入資料，而實現該等兩種寫入動作。
[2-1]感測單元13之構成 對第2實施形態之感測單元13之構成進行說明。圖26係第2實施形態之感測單元13之方塊圖。感測單元13具備與位元線BL0～BL(m－1)對應之感測放大器單元SAU0～SAU(m－1)。
各感測放大器單元SAU具備感測放大器SA及例如8個資料鎖存電路ADL0、BDL0、CDL0、ADL1、BDL1、CDL1、SDL、XDL。感測放大器SA及資料鎖存電路ADL0、BDL0、CDL0、ADL1、BDL1、CDL1、SDL、XDL經由匯流排LBUS連接，以便能夠相互傳送資料。
資料鎖存電路ADL0、BDL0、CDL0、ADL1、BDL1、CDL1、SDL、XDL暫時記憶資料。資料鎖存電路SDL例如儲存讀出動作時自記憶胞讀出之資料，且儲存驗證結果。資料鎖存電路ADL0儲存低位頁，且儲存驗證結果。資料鎖存電路BDL0儲存中位頁，且儲存驗證結果。資料鎖存電路CDL0儲存高位頁，且儲存驗證結果。
資料鎖存電路ADL1、BDL1、CDL1例如用於資料備份。資料鎖存電路ADL1用於資料鎖存電路ADL0之資料備份，且儲存低位頁。資料鎖存電路BDL1用於資料鎖存電路BDL0之資料備份，且儲存中位頁。資料鎖存電路CDL1用於資料鎖存電路CDL0之資料備份，且儲存高位頁。
[2-2]寫入方式 首先，對寫入動作之整體流程進行說明。寫入動作(亦稱為寫入順序)包含依序重複之複數個程序循環。複數個程序循環各自包含編程動作及驗證動作。
編程動作係如下動作：藉由向記憶胞電晶體MT之電荷蓄積層注入電荷(電子)，使記憶胞電晶體MT之閾值電壓上升；或藉由禁止向電荷蓄積層注入電子，來維持記憶胞電晶體MT之閾值電壓。對選擇字元線施加編程電壓VPGM。
驗證動作係如下動作：於編程動作之後，讀出記憶胞電晶體MT之資料，判定記憶胞電晶體MT之閾值電壓是否達到目標位準。對選擇字元線施加所期望之驗證電壓。將記憶胞電晶體MT之閾值電壓達到目標位準之情況稱為「驗證通過」，將未達到目標位準之情況稱為「驗證失敗」。驗證動作之詳細情況與讀出動作相同。
其次，對第2實施形態之寫入方式進行說明。於本實施形態中，將3頁資料分為第1寫入動作及第2寫入動作來執行2次。將第1寫入動作稱為模糊(foggy)編程。將第2寫入動作稱為精細(fine)編程。第1寫入動作係粗略之寫入動作，且第1寫入動作結束後之各狀態之閾值分佈寬度相對較寬。第2寫入動作係精細之寫入動作，藉由第2寫入動作最終設定記憶胞之閾值電壓。
首先，說明第1寫入動作。圖27係表示第1寫入動作中之記憶胞電晶體MT之閾值分佈之一例之模式圖。
執行第1寫入動作前之記憶胞電晶體MT之閾值電壓為狀態“Er”。屬於狀態“Er”之記憶胞電晶體MT之閾值電壓低於驗證電壓VA'，例如具有負值。
狀態機28使用自記憶體控制器200接收到之3頁寫入資料，執行第1寫入動作。於第1寫入動作中，狀態機28使用驗證電壓VA'、VB'、VC'、VD'、VE'、VF'、VG'。驗證電壓具有“VA'＜VB'＜VC'＜VD'＜VE'＜VF'＜VG'＜VREAD”之關係。
當執行第1寫入動作時，記憶胞電晶體MT之閾值電壓基於寫入資料而適當變化，形成8個閾值分佈。如圖27所示，第1寫入動作後之閾值分佈之寬度變寬，有時相鄰之閾值分佈亦會局部重疊。
其次，說明第2寫入動作。圖28係表示第2寫入動作中之記憶胞電晶體MT之閾值分佈之一例之模式圖。
狀態機28使用與第1寫入動作相同之3頁寫入資料，執行第2寫入動作。於第2寫入動作中，狀態機28使用驗證電壓VA、VB、VC、VD、VE、VF、VG。例如，驗證電壓具有“VA'＜VA、VB'＜VB、VC'＜VC、VD'＜VD、VE'＜VE、VF'＜VF、VG'＜VG”之關係、及“VA＜VB＜VC＜VD＜VE＜VF＜VG＜VREAD”之關係。
當執行第2寫入動作時，記憶胞電晶體MT之閾值電壓基於寫入資料而適當變化，形成8個閾值分佈。如圖28所示，第2寫入動作後之閾值分佈與第1寫入動作後之閾值分佈相比，寬度變窄。
[2-3]寫入動作 其次，對第2實施形態之寫入動作進行說明。圖29係說明第2實施形態之寫入動作之流程圖。再者，此處說明之寫入動作係上述第1寫入動作及第2寫入動作中之第1寫入動作。
NAND型快閃記憶體100自記憶體控制器200連同指令及位址一併接收低位頁。狀態機28經由資料鎖存電路XDL將低位頁儲存於資料鎖存電路ADL0中(步驟S100)。
繼而，NAND型快閃記憶體100自記憶體控制器200連同指令及位址一併接收中位頁。狀態機28經由資料鎖存電路XDL將中位頁儲存於資料鎖存電路BDL0中(步驟S101)。
繼而，NAND型快閃記憶體100自記憶體控制器200連同指令及位址一併接收高位頁。狀態機28經由資料鎖存電路XDL將高位頁儲存於資料鎖存電路CDL0中(步驟S102)。
繼而，狀態機28執行自第1鎖存器群(資料鎖存電路ADL0、BDL0、CDL0)向第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)複製資料之資料複製動作(步驟S103)。即，狀態機28自資料鎖存電路ADL0向資料鎖存電路ADL1複製資料，自資料鎖存電路BDL0向資料鎖存電路BDL1複製資料，且自資料鎖存電路CDL0向資料鎖存電路CDL1複製資料。藉此，儲存於資料鎖存電路ADL0、BDL0、CDL0中之3頁量之寫入資料被備份至資料鎖存電路ADL1、BDL1、CDL1中。
繼而，狀態機28執行向選擇字元線WL施加編程電壓之編程動作(步驟S104)。繼而，狀態機28執行驗證動作(步驟S105)。
繼而，狀態機28將驗證結果儲存於資料鎖存電路ADL0、BDL0、CDL0中(步驟S106)。
繼而，狀態機28判定驗證是否通過(步驟S107)。於驗證通過之情形時(步驟S107＝是(Yes))，狀態機28結束寫入動作。
於驗證失敗之情形時(步驟S107＝否(No))，狀態機28判定程序循環之次數(亦稱為循環數)是否達到了規定次數(步驟S108)。於程序循環之次數達到規定次數之情形時(步驟S108＝是)，狀態機28結束寫入動作。然後，狀態機28例如將寫入動作未正常結束之內容通知給記憶體控制器200。
於程序循環之次數未達到規定次數之情形時(步驟S108＝否)，狀態機28使編程電壓上升特定步進電壓之量(步驟S109)。然後，狀態機28反覆執行步驟S104之後之動作。
[2-4]寫入動作之詳細情況 圖30係說明第2實施形態之寫入動作之時序圖。圖31係說明與圖30對應之指令序列之時序圖。
記憶體控制器200向NAND型快閃記憶體100發出包含低位頁之指令序列(圖30之“低位DIN(Lower DIN)”)。狀態機28處於空閒狀態。指令序列“低位DIN”包含預設指令“01h”、寫入指令“80h”、位址集(行位址C1、C2及列位址R1～R3)、低位頁D0～Dn及傳送指令“1Ah”。預設指令“01h”係指定後續之寫入資料為低位頁之指令。寫入指令“80h”係指示寫入動作之指令。傳送指令“1Ah”係命令將之前發送之寫入資料自資料鎖存電路XDL傳送至資料鎖存電路ADL、BDL、CDL中之任一個之指令。
圖32係說明圖30之步驟(1)中之資料鎖存電路之狀態的圖。於圖32中，對記憶資料之資料鎖存電路附加有影線(對於圖33至圖38亦相同)。於圖30之步驟(1)中，資料鎖存電路XDL儲存低位頁LD。
狀態機28於接收到指令“1Ah”時，使就緒/忙碌信號RBn僅於時間tBUSY內為低位準，並向記憶體控制器200通知處於忙碌狀態。然後，狀態機28將低位頁自資料鎖存電路XDL傳送至資料鎖存電路ADL0。於圖30中，將該傳送動作記載為“XDL→ADL0”。圖33係說明圖30之步驟(2)中之資料鎖存電路之狀態的圖。資料鎖存電路ADL0儲存低位頁LD。
繼而，記憶體控制器200向NAND型快閃記憶體100發出包含中位頁之指令序列(圖30之“中位DIN(Middle DIN)”)。狀態機28處於空閒狀態。指令序列“中位DIN”包含預設指令“02h”、寫入指令“80h”、位址集(行位址C1、C2及列位址R1～R3)、中位頁D0～Dn及傳送指令“1Ah”。預設指令“02h”係指定後續之寫入資料為中位頁之指令。
圖34係說明圖30之步驟(3)中之資料鎖存電路之動作的圖。於圖30之步驟(1)中，資料鎖存電路XDL儲存中位頁MD。
狀態機28於接收到指令“1Ah”時，使就緒/忙碌信號RBn僅於時間tBUSY內為低位準，並向記憶體控制器200通知處於忙碌狀態。然後，狀態機28將中位頁自資料鎖存電路XDL傳送至資料鎖存電路BDL0。於圖30中，將該傳送動作記載為“XDL→BDL0”。圖35係說明圖30之步驟(4)中之資料鎖存電路之狀態的圖。資料鎖存電路BDL0儲存中位頁MD。
繼而，記憶體控制器200向NAND型快閃記憶體100發出包含高位頁之指令序列(圖30之“高位DIN(Upper DIN)”)。狀態機28處於空閒狀態。指令序列“高位DIN”包含預設指令“03h”、寫入指令“80h”、位址集(行位址C1、C2及列位址R1～R3)、高位頁D0～Dn及執行指令“10h”。預設指令“03h”係指定後續之寫入資料為高位頁之指令。
圖36係說明圖30之步驟(5)中之資料鎖存電路之動作的圖。於圖30之步驟(5)中，資料鎖存電路XDL儲存高位頁UD。
狀態機28於接收到指令“10h”時，使就緒/忙碌信號RBn僅於時間tPROG內為低位準，並向記憶體控制器200通知處於忙碌狀態。然後，狀態機28將高位頁自資料鎖存電路XDL傳送至資料鎖存電路CDL0。於圖30中，將該傳送動作記載為“XDL→CDL0”。圖37係說明圖30之步驟(6)中之資料鎖存電路之狀態的圖。資料鎖存電路CDL0儲存高位頁UD。
繼而，狀態機28執行資料複製動作。即，狀態機28將資料鎖存電路ADL0、BDL0、CDL0之資料分別經由匯流排LBUS複製至資料鎖存電路ADL1、BDL1、CDL1。圖38係說明圖30之步驟(7)中之資料鎖存電路之狀態的圖。資料鎖存電路ADL0、ADL1儲存低位頁，資料鎖存電路BDL0、BDL1儲存中位頁，資料鎖存電路CDL0、CDL1儲存高位頁。資料複製之順序可任意設定，例如亦可按照資料鎖存電路ADL0、BDL0、CDL0之順序執行。
繼而，狀態機28執行編程動作。繼而，狀態機28執行驗證動作。於編程動作中，使用儲存於資料鎖存電路ADL0、BDL0、CDL0中之寫入資料。又，驗證結果儲存於資料鎖存電路ADL0、BDL0、CDL0中。
狀態機28於寫入動作完成後，使就緒/忙碌信號RBn恢復為高位準。
於模糊編程後之精細編程中，可使用儲存於資料鎖存電路ADL1、BDL1、CDL1中之備份資料。即，於精細編程中，無需再次將寫入資料輸入至NAND型快閃記憶體100。關於精細編程之詳細情況將於下述第6實施形態中示出。
儲存於資料鎖存電路ADL1、BDL1、CDL1中之原始寫入資料(亦稱為備份資料)至少於寫入動作結束之前，其值不被變更或抹除。儲存於資料鎖存電路ADL1、BDL1、CDL1中之寫入資料能夠藉由已知之方法向NAND型快閃記憶體之外部輸出。
再者，圖27及圖28之分佈之形成方法不限於該方法，可藉由適當必要之方法形成。
[2-5]第2實施形態之效果 於記憶胞電晶體MT記憶3位元資料之情形時，即所謂之TLC(triple level cell)方式之情形時，資料鎖存電路ADL、BDL、CDL儲存寫入資料(低位頁、中位頁、高位頁)。於寫入動作中，資料鎖存電路ADL、BDL、CDL儲存驗證結果，故於寫入動作結束之時間點，儲存於資料鎖存電路ADL、BDL、CDL中之寫入資料被破壞。
當於模糊編程後執行精細編程時，需要再次將寫入資料輸入至NAND型快閃記憶體100。又，於寫入錯誤，對其他胞單元CU進行寫入之情形時，需要再次將寫入資料輸入至NAND型快閃記憶體100。於此情形時，將佔用IO匯流排，導致性能劣化。
於第2實施形態中，NAND型快閃記憶體100具備第1鎖存器群(資料鎖存電路ADL0、BDL0、CDL0)及第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)作為儲存寫入資料之資料鎖存電路。而且，將記憶於第1鎖存器群中之寫入資料複製至第2鎖存器群中。之後，使用第1鎖存器群之寫入資料，執行寫入動作。
因此，根據第2實施形態，寫入資料之備份資料殘留於資料鎖存電路中。因此，當於模糊編程後執行精細編程時，無需再次將寫入資料輸入至NAND快閃記憶體100。藉此，能夠使寫入動作高速化。又，能夠降低耗電。藉此，能夠提高NAND型快閃記憶體100及記憶體系統1之性能。
又，即便於寫入錯誤之情形時，亦無需再次將寫入資料輸入至NAND型快閃記憶體100。藉此，能夠使再寫入動作高速化。
[3]第3實施形態 第3實施形態將重新定義用於自資料鎖存電路ADL0、BDL0、CDL0向資料鎖存電路ADL1、BDL1、CDL1複製資料之複製指令。而且，當自記憶體控制器200接收到複製指令時，NAND快閃記憶體100執行資料複製動作。
[3-1]記憶體系統1之動作 圖39係用於說明第3實施形態之記憶體控制器200之動作之流程圖。圖40係說明第3實施形態之寫入動作之時序圖。圖41係說明與圖40對應之指令序列之時序圖。
記憶體控制器200發出指令序列“低位DIN”，並向NAND快閃記憶體100輸入低位頁(步驟S200)。指令序列“低位DIN”包含預設指令“01h”、寫入指令“80h”、位址集(行位址C1、C2及列位址R1～R3)、低位頁D0～Dn及傳送指令“1Ah”。狀態機28將低位頁傳送至資料鎖存電路ADL0。
繼而，記憶體控制器200發出指令序列“中位DIN”，並向NAND型快閃記憶體100輸入中位頁(步驟S201)。指令序列“中位DIN”包含預設指令“02h”、寫入指令“80h”、位址集(行位址C1、C2及列位址R1～R3)、中位頁D0～Dn及傳送指令“1Ah”。狀態機28將中位頁傳送至資料鎖存電路BDL0。
繼而，記憶體控制器200發出指令序列“高位DIN”，對NAND型快閃記憶體100輸入高位頁(步驟S202)。指令序列“高位DIN”包含預設指令“03h”、寫入指令“80h”、位址集(行位址C1、C2及列位址R1～R3)、高位頁D0～Dn及傳送指令“1Ah”。狀態機28將高位頁傳送至資料鎖存電路CDL0。
繼而，記憶體控制器200向NAND型快閃記憶體100發出複製指令“CP”(步驟S203)。狀態機28於接收到複製指令“CP”時，使就緒/忙碌信號RBn僅於特定時間內為低位準。然後，狀態機28執行資料複製動作。即，狀態機28將資料鎖存電路ADL0、BDL0、CDL0之資料分別經由匯流排LBUS複製至資料鎖存電路ADL1、BDL1、CDL1。
繼而，記憶體控制器200向NAND型快閃記憶體100發出寫入開始指令“GO”(步驟S204)。狀態機28於接收到寫入開始指令“GO”時，使就緒/忙碌信號RBn僅於時間tPROG內為低位準。然後，狀態機28執行寫入動作(包含編程動作及驗證動作)。於編程動作中，使用儲存於資料鎖存電路ADL0、BDL0、CDL0中之寫入資料。又，驗證結果儲存於資料鎖存電路ADL0、BDL0、CDL0中。
再者，於圖2所示之NAND型快閃記憶體100之方塊圖中，自指令解碼器25向狀態機28新設相當於複製指令“CP”之信號(未圖示)。
[3-2]第3實施形態之效果 於第3實施形態中，基於記憶體控制器200之命令，NAND型快閃記憶體100能夠產生備份資料。如此經備份之資料，與第2實施形態相同，於第1寫入動作後之第2寫入動作、編程失敗後之再寫入時，無需再次輸入資料便可進行再利用。藉此，能夠提高NAND型快閃記憶體100及記憶體系統1之性能。
又，記憶體控制器200可任意地發出複製指令“CP”。即，記憶體控制器200無需於每次寫入動作中發出複製指令“CP”，而僅於需要時發出複製指令“CP”。藉此，於不進行資料複製動作之情形時，可削減該動作所花費之時間。
[4]第4實施形態 第4實施形態將寫入資料儲存於資料鎖存電路ADL0、BDL0、CDL0中，將驗證結果儲存於資料鎖存電路ADL1、BDL1、CDL1中。而且，不改寫儲存於資料鎖存電路ADL0、BDL0、CDL0中之寫入資料，而用作備份資料。
[4-1]記憶體系統1之動作 圖42係說明第4實施形態之寫入動作之流程圖。圖43係說明第4實施形態之寫入動作之時序圖。
圖42之步驟S100～S102之動作與圖29相同。繼而，狀態機28將資料鎖存電路ADL1、BDL1、CDL1初始化為驗證失敗之狀態(步驟S300)。於驗證失敗之狀態為例如資料“0”之情形時，資料鎖存電路ADL1、BDL1、CDL1被初始化為儲存資料“0”。
繼而，狀態機28執行編程動作(步驟S104)。狀態機28參照資料鎖存電路ADL0～CDL0及資料鎖存電路ADL1～CDL1之資料，產生於編程動作中使用之寫入資料。
繼而，狀態機28執行驗證動作(步驟S105)。繼而，狀態機28將驗證結果儲存於資料鎖存電路ADL1、BDL1、CDL1中(步驟S301)。圖44係說明驗證動作後之資料鎖存電路之情況之圖。其後之動作與圖29相同。
儲存於資料鎖存電路ADL0、BDL0、CDL0中之原始寫入資料(備份資料)至少於寫入動作結束之前，其值不被變更或抹除。儲存於資料鎖存電路ADL0、BDL0、CDL0中之寫入資料能夠藉由已知之方法向NAND型快閃記憶體之外部輸出。
再者，於本實施形態中，示出了將驗證結果儲存於3個資料鎖存電路ADL1、BDL1、CDL1中之形態，但原理上只要記憶驗證為通過還是失敗即可，即，亦可於最少1個資料鎖存電路中記憶驗證結果。
[4-2]第4實施形態之效果 於第4實施形態中，可將備份資料儲存於資料鎖存電路ADL0、BDL0、CDL0中。又，能夠將驗證結果儲存及更新至資料鎖存電路ADL1、BDL1、CDL1中。
又，使用如此保留於資料鎖存電路ADL0、BDL0、CDL0中之資料，於第1寫入動作後之第2寫入動作、編程失敗後之再寫入時，無需再次進行資料輸入即可再利用，能夠提高NAND型快閃記憶體100及記憶體系統1之性能。
又，與第2、第3實施形態相比，於無需複製低位資料、中位資料及高位資料之操作之方面，能夠縮短寫入動作之時間。
[5]第5實施形態 第5實施形態係資料鎖存電路之連接關係之另一構成例。於第5實施形態中，將資料鎖存電路ADL0與資料鎖存電路ADL1不經由匯流排LBUS地並聯連接。而且，不經由匯流排LBUS地進行自資料鎖存電路ADL0向資料鎖存電路ADL1之資料複製。
[5-1]感測單元13之構成 圖45係第5實施形態之感測單元13之方塊圖。再者，於圖45中，提取並示出與任意位元線BL連接之1個感測放大器單元SAU。感測單元13中包含之所有感測放大器單元SAU均具有圖45之構成。
感測放大器單元SAU進而具備開關元件51A～51C及資料線52A～52C。
資料鎖存電路ADL0及資料鎖存電路ADL1與資料線52A連接。開關元件51A之一端與匯流排LBUS(具體而言，匯流排LBUS所包含之1條資料線)連接，另一端與資料線52A連接。
資料鎖存電路BDL0及資料鎖存電路BDL1與資料線52B連接。開關元件51B之一端與匯流排LBUS連接，另一端與資料線52B連接。
資料鎖存電路CDL0及資料鎖存電路CDL1與資料線52C連接。開關元件51C之一端與匯流排LBUS連接，另一端與資料線52C連接。
開關元件51A～51C之動作由狀態機28控制。
[5-2]第5實施形態之效果 於第5實施形態中，能夠不經由匯流排LBUS地進行資料鎖存電路間之資料複製。又，能夠並行地進行自資料鎖存電路ADL0向資料鎖存電路ADL1之資料複製、自資料鎖存電路BDL0向資料鎖存電路BDL1之資料複製、及自資料鎖存電路CDL0向資料鎖存電路CDL1之資料複製。藉此，能夠縮短資料複製動作所花費之時間。
又，使用如此保留於資料鎖存電路ADL1、BDL1、CDL1中之資料，於第1寫入動作後之第2寫入動作、編程失敗後之再寫入時，不再次進行資料輸入即可再利用，能夠提高NAND型快閃記憶體100及記憶體系統1之性能。
又，即便不使用感測單元內部之匯流排LBUS，亦能夠自資料鎖存電路ADL0進行資料鎖存電路ADL1等之資料複製動作。連接有複數個資料鎖存電路之匯流排之電容負載較大，顧慮到傳送上花費時間。但是，於本實施形態中，匯流排LBUS與例如資料線52A藉由開關51A電分離，故具有能夠高速進行資料複製動作之優點。
[6]第6實施形態 第6實施形態係使記憶體系統1個別地具有如下指令：指定使用儲存於第1鎖存器群(資料鎖存電路ADL0、BDL0、CDL0)中之寫入資料進行寫入動作；及指定使用儲存於第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)中之寫入資料(備份資料)進行寫入動作。
[6-1]NAND型快閃記憶體100之構成 圖46係第6實施形態之NAND快閃記憶體100之方塊圖。
記憶體控制器200能夠發出第1寫入指令及第2寫入指令。第1寫入指令係指定使用第1鎖存器群(資料鎖存電路ADL0、BDL0、CDL0)中儲存之寫入資料進行寫入動作之指令。第2寫入指令係指定使用第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)中儲存之寫入資料進行寫入動作之指令。關於第1寫入指令及第2寫入指令之具體例將於下文進行敍述。
指令解碼器25當接收到第2寫入指令時，產生信號CMD_BKPROG。信號CMD_BKPROG被發送至感測單元13。例如，指令解碼器25當接收到第1寫入指令時，使信號CMD_BKPROG為低位準，當接收到第2寫入指令時，使信號CMD_BKPROG為高位準。
[6-2]感測放大器單元SAU之構成 其次，對感測放大器單元SAU之構成進行說明。圖47係感測放大器單元SAU之一部分之電路圖。
感測放大器單元SAU具備資料鎖存電路ADL0、BDL0、CDL0、ADL1、BDL1、CDL1。於圖47中，省略了資料鎖存電路SDL之圖示。
資料鎖存電路ADL0、BDL0、CDL0、ADL1、BDL1、CDL1之構成與圖20之資料鎖存電路ADL、BDL、CDL之構成相同。為了簡化，對構成資料鎖存電路ADL0、ADL1之元件標註相同之參照符號。對於資料鎖存電路BDL0、BDL1及資料鎖存電路CDL0、CDL1亦相同。
對於資料鎖存電路ADL0、BDL0、CDL0、ADL1、BDL1、CDL1分別自邏輯電路50(未圖示)輸入信號ALAT0、BLAT0、CLAT0、ALAT1、BLAT1、CLAT1。信號ALAT0、BLAT0、CLAT0、ALAT1、BLAT1、CLAT1分別被輸入至對應之時脈反相器電路40之時脈端子。
感測單元13具備6個AND(及)閘53A_0、53A_1、53B_0、53B_1、53C_0及53C_1及端子T7。對端子T7輸入信號CMD_BKPROG。
對AND閘53A_0之第1輸入端子(有效L(低))輸入信號CMD_BKPROG，對其第2輸入端子自邏輯電路50輸入信號ADLon。AND閘53A_0輸出信號ADL0on。信號ADL0on被輸入至資料鎖存電路ADL0。
對AND閘53B_0之第1輸入端子(有效L(低))輸入信號CMD_BKPROG，對其第2輸入端子自邏輯電路50輸入信號BDLon。AND閘53B_0輸出信號BDL0on。信號BDL0on被輸入至資料鎖存電路BDL0。
對AND閘53C_0之第1輸入端子(有效L(低))輸入信號CMD_BKPROG，對其第2輸入端子自邏輯電路50輸入信號CDLon。AND閘53C_0輸出信號CDL0on。信號CDL0on被輸入至資料鎖存電路CDL0。
對AND閘53A_1之第1輸入端子輸入信號CMD_BKPROG，對其第2輸入端子自邏輯電路50輸入信號ADLon。AND閘53A_1輸出信號ADL1on。信號ADL1on被輸入至資料鎖存電路ADL1。
對AND閘53B_1之第1輸入端子輸入信號CMD_BKPROG，對其第2輸入端子自邏輯電路50輸入信號BDLon。AND閘53B_1輸出信號BDL1on。信號BDL1on被輸入至資料鎖存電路BDL1。
對AND閘53C_1之第1輸入端子輸入信號CMD_BKPROG，對其第2輸入端子自邏輯電路50輸入信號CDLon。AND閘53C_1輸出信號CDL1on。信號CDL1on被輸入至資料鎖存電路CDL1。
於如此構成之感測單元13中，當信號ADLon被激活(高位準)，且信號CMD_BKPROG為低位準時，使用資料鎖存電路ADL0。當信號ADLon被激活且信號CMD_BKPROG為高位準時，使用資料鎖存電路ADL1。同樣，資料鎖存電路BDL0、BDL1由信號BDLon及信號CMD_BKPROG控制，資料鎖存電路CDL0、CDL1由信號CDLon及信號CMD_BKPROG控制。
[6-3]記憶體系統1之動作 使用了第1鎖存器群(資料鎖存電路ADL0、BDL0、CDL0)之寫入動作與第2實施形態之圖29～圖31相同。又，於感測單元13中，信號ADL0on、BDL0on、CDL0on成為高位準，能夠向資料鎖存電路ADL0、BDL0、CDL0傳送資料。於該時間點，第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)記憶有寫入資料。
其次，對使用了第2鎖存器群之寫入動作進行說明。
圖48係用於說明第6實施形態之寫入動作中之指令序列之時序圖。於使用了第2鎖存器群之寫入動作中，使用與使用了第1鎖存器群之寫入動作之寫入指令“80h”不同之寫入指令、例如“82h”。當接收到指令“82h”時，圖46所示之指令解碼器25構成為將信號CMD_BKPROG激活。又，該信號CMD_BKPROG構成為至少於寫入動作執行中維持該狀態。
記憶體控制器200發出預設指令“01h”、寫入指令“82h”、位址集(行位址C1、C2及列位址R1～R3)及傳送指令“1Ah”，作為命令低位頁之資料輸入之指令序列。於該指令序列中不包含寫入資料(圖48之“No DataIn(無資料輸入)”)。
繼而，記憶體控制器200發出預設指令“02h”、寫入指令“82h”、位址集(行位址C1、C2及列位址R1～R3)及傳送指令“1Ah”，作為命令中位頁之資料輸入之指令序列。該指令序列亦不包含寫入資料。
繼而，記憶體控制器200發出預設指令“03h”、寫入指令“82h”、位址集(行位址C1、C2及列位址R1～R3)及傳送指令“10h”，作為命令高位頁之資料輸入之指令序列。該指令序列亦不包含寫入資料。
繼而，NAND型快閃記憶體100使用儲存於第2鎖存器群中之寫入資料，執行寫入動作。又，於感測單元13中，信號ADL1on、BDL1on、CDL1on成為高位準，能夠向資料鎖存電路ADL1、BDL1、CDL1傳送資料。
[6-4]第6實施形態之效果 於第6實施形態中，能夠響應寫入指令“82h”，使用儲存於第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)中之備份資料來執行寫入動作。此時，無需寫入資料之再輸入。
藉此，於模糊編程後執行精細編程之情形時，能夠使寫入動作高速化。又，於寫入錯誤之情形時，能夠使再寫入動作高速化。
[7]第7實施形態 第7實施形態係資料鎖存電路之連接關係之另一構成例。第7實施形態係將資料鎖存電路ADL0與資料鎖存電路ADL1不經由匯流排LBUS地串聯連接。而且，不經由匯流排LBUS地進行自資料鎖存電路ADL0向資料鎖存電路ADL1之資料複製。
[7-1]感測單元13之構成 圖49係第7實施形態之感測單元13之方塊圖。再者，於圖49中，提取並示出與任意位元線BL連接之1個感測放大器單元SAU。感測單元13中包含之所有感測放大器單元SAU均具有圖49之構成。
資料鎖存電路ADL0與匯流排LBUS連接。資料鎖存電路ADL1不經由匯流排LBUS地與資料鎖存電路ADL0串聯連接。
資料鎖存電路BDL0與匯流排LBUS連接。資料鎖存電路BDL1不經由匯流排LBUS地與資料鎖存電路BDL0串聯連接。
資料鎖存電路CDL0與匯流排LBUS連接。資料鎖存電路CDL1不經由匯流排LBUS地與資料鎖存電路CDL0串聯連接。
圖50係圖49所示之資料鎖存電路ADL0、ADL1之電路圖。資料鎖存電路BDL0、BDL1及資料鎖存電路CDL0、CDL1亦具有與圖50相同之構成。
資料鎖存電路ADL0、ADL1之各個電路構成與圖47相同。資料鎖存電路ADL0之時脈反相器電路40A之輸出端子與資料鎖存電路ADL1之傳輸閘極43A之第1端子連接。
資料鎖存電路ADL0能夠藉由適當地控制信號ADL0on及信號ALAT0來鎖存匯流排LBUS之資料。資料鎖存電路ADL1能夠藉由適當地控制信號ADL1on及信號ALAT1來鎖存由資料鎖存電路ADL0儲存之資料。
[7-2]第7實施形態之效果 根據第7實施形態，於使用資料鎖存電路ADL0中儲存之資料之期間(例如自資料鎖存電路ADL0向匯流排LBUS傳送資料之期間)，能夠進行自資料鎖存電路ADL0向資料鎖存電路ADL1之資料複製。對於資料鎖存電路BDL0、CDL0亦相同。藉此，能夠將資料鎖存電路間之資料複製動作隱藏於例如寫入動作內。結果，能夠抑制寫入性能之劣化。
又，能夠並行地進行自資料鎖存電路ADL0向資料鎖存電路ADL1之資料複製、自資料鎖存電路BDL0向資料鎖存電路BDL1之資料複製、及自資料鎖存電路CDL0向資料鎖存電路CDL1之資料複製。藉此，能夠縮短資料鎖存電路間之資料複製所花費之時間。
[8]第8實施形態 於第8實施形態中，感測單元13具備第1鎖存器群、第2鎖存器群及第3鎖存器群。而且，於按照匯流排LBUS、第1鎖存器群、第2鎖存器群、第3鎖存器群及匯流排LBUS之順序傳送資料之同時，最佳地執行模糊/精細編程。
[8-1]感測單元13之構成 圖51係第8實施形態之感測單元13之方塊圖。再者，於圖51中，提取並示出與任意位元線BL連接之1個感測放大器單元SAU。感測單元13中包含之所有感測放大器單元SAU均具有圖51之構成。
感測放大器單元SAU具備資料鎖存電路ADL0～ADL2、資料鎖存電路BDL0～BDL2、資料鎖存電路CDL0～CDL2及資料鎖存電路SDL。將資料鎖存電路ADL0、BDL0、CDL0亦稱為第1鎖存器群，將資料鎖存電路ADL1、BDL1、CDL1亦稱為第2鎖存器群，將資料鎖存電路ADL2、BDL2、CDL2亦稱為第3鎖存器群。
資料鎖存電路ADL0～ADL2具有FIFO(first-in first-out，先進先出)構造。資料鎖存電路ADL0與匯流排LBUS連接。匯流排LBUS之資料按照資料鎖存電路ADL0、資料鎖存電路ADL1及資料鎖存電路ADL2之順序被傳送。資料鎖存電路ADL2與匯流排LBUS連接，資料鎖存電路ADL2所記憶之資料被傳送至匯流排LBUS。
同樣，資料鎖存電路BDL0～BDL2及資料鎖存電路CDL0～CDL2分別具有FIFO(first-in first-out)構造。換言之，第1鎖存器群、第2鎖存器群及第3鎖存器群具有FIFO構造。
圖52係圖51所示之資料鎖存電路ADL0～ADL2之電路圖。資料鎖存電路BDL0～BDL2及資料鎖存電路CDL0～CDL2亦具有與圖52相同之構成。
資料鎖存電路ADL0、ADL1之電路構成與圖50相同。資料鎖存電路ADL2之電路構成與資料鎖存電路ADL0相同。資料鎖存電路ADL1之時脈反相器電路40A之輸出端子與資料鎖存電路ADL2之傳輸閘極43A之第1端子連接。對資料鎖存電路ADL2之傳輸閘極43A之第1時脈端子自邏輯電路50輸入信號ADL2on。對資料鎖存電路ADL2之時脈反相器電路40A之時脈端子自邏輯電路50輸入信號ALAT2。
資料鎖存電路ADL2之時脈反相器電路40A之輸出端子與傳輸閘極54之第1端子連接。傳輸閘極54之第2端子與匯流排LBUS連接。對傳輸閘極54之第1閘極端子及反相器電路55之輸入端子自邏輯電路50輸入信號ADL3on。反相器電路55之輸出端子與傳輸閘極54之第2閘極端子連接。當信號ADL3on為高位準時，傳輸閘極54導通。
如此構成之資料鎖存電路ADL0～ADL2能夠藉由適當地控制號 ALAT0、ALAT1、ALAT2、ADL0on、ADL1on、ADL2on、ADL3on，而按照匯流排LBUS、資料鎖存電路ADL0、資料鎖存電路ADL1、資料鎖存電路ADL2及匯流排LBUS之順序傳送資料。
[8-2]記憶體系統1之動作 首先，對模糊/精細編程之寫入順序進行說明。圖53係說明模糊/精細編程之寫入順序之模式圖。圖53中示出了字元線WL(m－1)～WL(m＋2)之寫入順序。於圖53之各字元線WL中，下側之四角表示模糊編程，上側之四角表示精細編程。圖53之包含“N”之數值表示寫入順序。
基本上，狀態機28於執行第1字元線之模糊編程之後，執行與第1字元線相鄰之第2字元線之精細編程。具體而言，如圖53所示，狀態機28按照(1)字元線WLm之第N編程(foggy)、(2)字元線WL(m－1)之第(N＋1)編程(fine)、(3)字元線WL(m＋1)之第(N＋2)編程(foggy)、(4)字元線WLm之第(N＋3)編程(fine)、(5)字元線WL(m＋2)之第(N＋4)編程(foggy)、(6)字元線WL(m＋1)之第(N＋5)編程(fine)之順序執行寫入動作。
圖54係說明第N編程(foggy)中之資料鎖存電路之動作的圖。第1鎖存器群儲存字元線WLm之寫入用資料，該資料自記憶體控制器200經由雙向匯流排IO暫時儲存於資料鎖存器電路XDL中，之後經由匯流排LBUS傳送。狀態機28使用儲存於第1鎖存器群中之資料來執行第N編程。第2鎖存器群儲存字元線WLm之精細編程用資料(備份資料(圖54中記載為“Bkup”)。第3鎖存器群記憶字元線WL(m－1)之精細編程用資料(備份資料)。此處，第3鎖存器群之資料係於本實施形態所敍述之動作之前之過程中自記憶體控制器200發送，利用已儲存之資料於開始第N編程之時間點傳送至第3鎖存器群。
圖55係說明第(N＋1)編程(fine)中之資料鎖存電路之動作的圖。第1鎖存器群儲存自第3鎖存器群傳送來之字元線WL(m－1)之寫入用資料。狀態機28使用儲存於第1鎖存器群中之資料來執行第(N＋1)編程。第2鎖存器群儲存字元線WLm之精細編程用資料(備份資料)。第3鎖存器群儲存字元線WL(m－1)之精細編程用資料(備份資料)。
圖56係說明第(N＋2)編程(foggy)中之資料鎖存電路之動作的圖。第1鎖存器群儲存字元線WL(m＋1)之寫入用資料，該資料自記憶體控制器200經由雙向匯流排IO暫時儲存於資料鎖存電路XDL中，之後經由匯流排LBUS傳送。狀態機28使用儲存於第1鎖存器群中之資料來執行第(N＋2)編程。第2鎖存器群儲存字元線WL(m＋1)之精細編程用資料(備份資料)。第3鎖存器群儲存字元線WLm之精細編程用資料(備份資料)。
圖57係說明第(N＋3)編程(fine)中之資料鎖存電路之動作的圖。第1鎖存器群儲存自第3鎖存器群傳送來之字元線WLm之寫入用資料。狀態機28使用儲存於第1鎖存器群中之資料來執行第(N＋3)編程。第2鎖存器群儲存字元線WL(m＋1)之精細編程用資料(備份資料)。第3鎖存器群儲存字元線WLm之精細編程用資料(備份資料)。
圖58係說明第(N＋4)編程(foggy)中之資料鎖存電路之動作的圖。第1鎖存器群儲存字元線WL(m＋2)之寫入用資料，該資料自記憶體控制器200經由雙向匯流排IO暫時儲存於資料鎖存電路XDL中，之後經由匯流排LBUS傳送。狀態機28使用儲存於第1鎖存器群中之資料來執行第(N＋4)編程。第2鎖存器群儲存字元線WL(m＋2)之精細編程用資料(備份資料)。第3鎖存器群儲存字元線WL(m＋1)之精細編程用資料(備份資料)。
如上所述，可按照匯流排LBUS、第1鎖存器群、第2鎖存器群、第3鎖存器群及匯流排LBUS之順序傳送資料，並且按照圖53所示之順序執行寫入動作。
[8-3]感測單元13之動作 其次，對感測單元13之動作進行說明。圖59係說明第N編程中之感測單元13之動作之時序圖。於圖59中，將字元線WL(m－1)用之寫入資料表記載為“WL(m－1)_Data”，將字元線WLm用之寫入資料記載為“WLm_Data”。
於時刻t1，邏輯電路50使信號ALAT0及信號ALAT2為低位準。於時刻t2，邏輯電路50使信號ADL0on及信號ADL2on為高位準。藉此，資料鎖存電路ADL0儲存匯流排LBUS之資料WLm_Data。又，資料鎖存電路ADL2儲存自資料鎖存電路ADL1傳送來之資料WL(m－1)_Data。
於時刻t3，邏輯電路50使信號ALAT0及信號ALAT2為高位準。於時刻t4，邏輯電路50使信號ADL0on及信號ADL2on為低位準。
於時刻t5，邏輯電路50使信號ALAT1為低位準。於時刻t6，邏輯電路50使信號ADL1on為高位準。藉此，資料鎖存電路ADL1儲存自資料鎖存電路ADL0傳送來之資料WLm_Data。於該時間點，第N編程中之資料被儲存於感測單元13中。狀態機28使用儲存於第1鎖存器群中之資料來執行第N編程。
圖60係說明第(N＋1)編程中之感測單元13之動作之時序圖。
於時刻t1，邏輯電路50使信號ADL3on為高位準。藉此，資料鎖存電路ADL2之資料WL(m－1)_Data被傳送至匯流排LBUS。於時刻t2，邏輯電路50使信號ADL3on為低位準。
於時刻t3，邏輯電路50使信號ALAT0為低位準。於時刻t4，邏輯電路50使信號ADL0on為高位準。藉此，資料鎖存電路ADL0儲存匯流排LBUS之資料WL(m－1)_Data。於該時間點，第(N＋1)編程中之資料被儲存於感測單元13中。狀態機28使用儲存於第1鎖存器群中之資料來執行第(N＋1)編程。
再者，關於在資料鎖存電路間複製資料之動作，可於低位頁、中位頁及高位頁被儲存至資料鎖存電路後，由狀態機28自動地進行，亦可自記憶體控制器200基於複製指令“CP”進行。
[8-4]第8實施形態之效果 於第8實施形態中，感測單元13具備第1鎖存器群(資料鎖存電路ADL0、BDL0、CDL0)、第2鎖存器群(資料鎖存電路ADL1、BDL1、CDL1)及第3鎖存器群(資料鎖存電路ADL2、BDL2、CDL2)，第1鎖存器群、第2鎖存器群及第3鎖存器群具有FIFO構造。寫入資料可按照匯流排LBUS、第1鎖存器群、第2鎖存器群、第3鎖存器群及匯流排LBUS之順序傳送。而且，可使用儲存於第1鎖存器群中之寫入資料來執行模糊編程及精細編程。
又，於精細編程中，無需寫入資料之再輸入。藉此，當於模糊編程後執行精細編程時，能夠使寫入動作高速化。
[9]第9實施形態 第9實施形態係進行作為讀出動作之硬位元讀取及軟位元讀取，而產生軟位元資訊之情況之實施例。
[9-1]讀出動作之概要 於第9實施形態之讀出動作中，能夠進行硬位元讀取及軟位元讀取。
硬位元讀取係根據指令於通常條件下進行讀出動作。硬位元讀取係與正常讀取出相同之讀出動作。
軟位元讀取係根據指令，於與通常不同之條件(例如與硬位元讀取不同之讀出電壓)下進行讀出動作。於軟位元讀取中，使用複數個讀出電壓進行讀出動作。
狀態機28使用軟位元讀取之結果進行邏輯運算，產生軟位元資訊作為邏輯運算結果。
[9-2]感測單元13之構成 圖61係第9實施形態之感測單元13之方塊圖。再者，於圖61中，提取並示出與任意位元線BL連接之1個感測放大器單元SAU。感測單元13中包含之所有感測放大器單元SAU均具有圖61之構成。再者，不限於圖61之構成，可採用其他構成。
感測放大器單元SAU具備感測放大器SA及7個資料鎖存電路ADL、BDL、CDL、SDL、TDL、NDL、UDL。感測放大器SA及資料鎖存電路ADL、BDL、CDL、SDL、TDL、NDL、UDL經由匯流排LBUS連接，以便能夠相互傳送資料。
資料鎖存電路SDL例如儲存讀出動作中之感測結果，且儲存驗證動作中之感測結果。資料鎖存電路ADL儲存低位頁，且儲存驗證結果。資料鎖存電路BDL儲存中位頁，且儲存驗證結果。資料鎖存電路CDL儲存高位頁，且儲存驗證結果。資料鎖存電路TDL儲存用於在感測放大器單元SAU內進行運算之資料(內部用途資料)，且儲存驗證結果。資料鎖存電路NDL儲存於硬位元讀取中讀出之資料。資料鎖存電路UDL儲存於硬位元讀取或軟位元讀取中讀出之資料。
[9-3]記憶體系統1之動作 圖62係說明硬位元讀取之指令序列之圖。硬位元讀取與通常之讀出動作(正常讀取)相同。
於硬位元讀取中，記憶體控制器200向NAND型快閃記憶體100發出前綴指令“Y”、預設指令“PSC”、讀出指令“00h”、位址集“C1、C2、R1～R3”及執行指令“30h”。
前綴指令“Y”係於硬位元讀取及軟位元讀取中指定資料鎖存電路NDL、UDL中之任一個之指令。關於前綴指令“Y”之詳細情況將於下文進行敍述。預設指令“PSC”係指定低位頁、中位頁、高位頁中之任一個之指令。
狀態機28於接收到執行指令“30h”後，使就緒/忙碌信號RBn為低位準。然後，狀態機28執行硬位元讀取。
再者，亦可省略前綴指令“Y”。無前綴指令“Y”之硬位元讀取對應於通常之讀出動作(正常讀取)。又，亦可利用位址集“C1、C2、R1～R3”指定低位頁、中位頁及高位頁中之任一個。於此種情形時，省略預設指令“PSC”。
圖63係說明軟位元讀取之指令序列之圖。於軟位元讀取中，記憶體控制器200向NAND型快閃記憶體100發出前綴指令“Y”、前綴指令“SB”、預設指令“PSC”、讀出指令“00h”、位址集“C1、C2、R1～R3”及執行指令“30h”。前綴指令“SB”係指定軟位元讀取之指令。
狀態機28於接收到執行指令“30h”後，使就緒/忙碌信號RBn為低位準。然後，狀態機28執行軟位元讀取。
再者，於指定軟位元讀取之情形時，亦可省略前綴指令“Y”。
圖64係說明資料鎖存電路之動作之模式圖。圖64中示出了5個案例。圖64之“HB”表示硬位元讀取，圖64之“SB”表示軟位元讀取。
於整個寫入動作中，資料鎖存電路ADL儲存編程用低位頁(圖64中記載為“Program(lower)(編程(低位))”，資料鎖存電路BDL儲存編程用之中位頁(圖64中記載為“Program(middle)(編程(中位))”，資料鎖存電路CDL儲存編程用高位頁(圖64中記載為“Program(upper)(編程(高位))”，資料鎖存電路TDL儲存內部用途資料(圖64中記載為“Program(internal)(編程(內部))”。
案例1係無前綴指令“Y”之硬位元讀取，與通常之讀出動作(正常讀取)對應。於案例1中，不使用資料鎖存電路NDL、UDL地進行讀出動作。硬位元讀取之結果儲存於資料鎖存電路XDL中，而不儲存於除資料鎖存電路XDL以外之資料鎖存電路中。資料鎖存電路XDL之資料於接下來之讀出動作中被覆寫。
案例2係設定例如“08h”作為前綴指令“Y”來實施硬位元讀取之動作。於案例2中，狀態機28將硬位元讀取之結果儲存於資料鎖存電路NDL中。硬位元讀取之結果於下一次使用資料鎖存電路NDL之前，保持於該資料鎖存電路NDL中。硬位元讀取之結果可視需要進行再利用，又，亦可利用已知之指令經由資料鎖存電路XDL輸出至NAND型快閃記憶體之外部。
案例3係無前綴指令“Y”之軟位元讀取。於案例3中，不使用資料鎖存電路NDL、UDL地進行讀出動作。軟位元讀取之結果儲存於資料鎖存電路XDL中，而不儲存於除資料鎖存電路XDL之外之資料鎖存電路中。資料鎖存電路XDL之資料於接下來之讀出動作中被覆寫。
案例4係設定例如“08h”作為前綴指令“Y”來實施軟位元讀取之動作。於案例4中，狀態機28將軟位元讀取之結果儲存於資料鎖存電路NDL中。軟位元讀取之結果於下一次使用資料鎖存電路NDL之前，保持於該資料鎖存電路NDL中。軟位元讀取之結果可視需要進行再利用，又，亦可利用已知之指令經由資料鎖存電路XDL輸出至NAND型快閃記憶體之外部。
案例5係設定例如“09h”作為前綴指令“Y”來實施軟位元讀取之動作。於案例5中，狀態機28將軟位元讀取之結果儲存於資料鎖存電路UDL中。軟位元讀取之結果於下一次使用資料鎖存電路UDL之前，保持於該資料鎖存電路UDL中。軟位元讀取之結果可視需要進行再利用，又，亦可利用已知之指令經由資料鎖存電路XDL輸出至NAND型快閃記憶體之外部。
又，於案例5中，可於資料鎖存電路NDL中記憶硬位元讀取之結果，於資料鎖存電路UDL中記憶軟位元讀取之結果。即，感測單元13能夠同時保持硬位元讀取之結果及軟位元讀取之結果。
於實施案例5之後，參照資料鎖存電路NDL之硬位元讀取結果及複數次進行之資料鎖存電路UDL之軟位元讀取結果之情形時，將始終參照相同之硬位元讀取結果。於案例1等之情形時，必須每次均獲取(讀取)硬位元讀取結果，但於此情形時無需如此。
[9-4]第9實施形態之效果 以往，資料鎖存電路之數量有限，例如，以將軟位元讀取之結果與硬位元讀取之結果重疊(運算)之形式產生軟位元資訊，硬位元讀取之結果不殘留於資料鎖存電路中。於後續需要再利用硬位元讀取之結果之情形時，必須再次進行硬位元讀取，該動作所花費之時間使得讀出性能劣化。
於第9實施形態中，可於資料鎖存電路ADL、BDL、CDL中儲存寫入資料，且能夠選擇記憶硬位元讀取之結果及軟位元讀取之結果之資料鎖存電路。又，亦可將硬位元讀取之結果及軟位元讀取之結果之兩者儲存於資料鎖存電路NDL、UDL中。藉此，能夠提高讀出性能。
[10]第10實施形態 第10實施形態係關於NAND型快閃記憶體100之構造之實施例。
[10-1]NAND型快閃記憶體100之構造 圖65係表示第10實施形態之NAND型快閃記憶體100之剖面構造之一例的圖。再者，於以下說明中使用之各剖視圖中，省略了層間絕緣膜之影線。NAND型快閃記憶體100具備記憶體晶片100A及電路晶片100B，於電路晶片100B上設有記憶體晶片100A。
首先，對記憶體晶片100A之構造進行說明。記憶體晶片100A具備設有複數個記憶胞之胞陣列區域11A、及用於自胞陣列區域11A引出佈線之佈線用區域11B。
於記憶體晶片100A中，自上層起依序分別隔著絕緣體設有導電體61～71。導電體61～71分別形成為於X方向及Y方向上擴展之板狀。例如，導電體61～71分別自胞陣列區域11A延伸至佈線用區域11B，於佈線用區域11B中形成為階梯狀。導電體61作為源極線SL發揮功能。導電體62作為選擇閘極線SGS發揮功能。導電體63～70分別作為字元線WL0～WL7發揮功能。導電體71作為選擇閘極線SGD發揮功能。
複數個記憶體柱MH以自導電體71之下表面到達導電體61之下表面之方式通過導電體71～62而設置。於各記憶體柱MH之下表面設有導電性之接觸插塞BLC。於各接觸插塞BLC之下表面設置導電體72。各導電體72形成為沿著Y方向延伸之線狀，作為位元線BL發揮功能。1個導電體72於各串單元SU內分別與1個記憶體柱MH電性連接。關於記憶體柱MH之詳細情況將於下文進行敍述。
若著眼於1條位元線BL，則於作為位元線BL發揮功能之導電體72之下表面設有導電性之接觸插塞73。於接觸插塞73之下表面設有導電體74。於導電體74之下表面設有導電性之接合部75。作為接合部75，例如使用銅。
藉由此種構成，1個接合部75與1根位元線BL電性連接。其他位元線BL亦同樣，於未圖示之區域中，分別與不同之接觸插塞73、導電體74及接合部75之組連接。
於佈線用區域11B中，於導電體61之下方，例如與接觸插塞CC之根數對應地設有複數個導電體76。例如，於與字元線WL2對應之導電體65之下表面設有接觸插塞CC，於該接觸插塞CC之下表面設有與字元線WL2對應之導電體76。同樣，與各種佈線對應之接觸插塞CC形成為與積層之導電體62～71中對應之導電體電性連接，與其他導電體絕緣。
若著眼於與字元線WL2對應之導電體76，則於導電體76之下表面設有接觸插塞77。於接觸插塞77之下表面設有導電體78。於導電體78之下表面設有接合部79。作為接合部79，例如使用銅。
藉由此種構成，1個接合部79與1條字元線WL電性連接。關於與其他字元線WL、選擇閘極線SGS及選擇閘極線SGD分別對應之導電體76亦相同，於未圖示之區域中，分別與不同之接觸插塞77、導電體78及接合部79之組連接。
其次，對電路晶片100B之構造進行說明。於電路晶片100B中，於胞陣列區域11A之下部設有感測單元13，於佈線用區域11B之下部設有列解碼器12。
電路晶片100B具備半導體基板80。於感測單元13之區域中之半導體基板80上，隔著絕緣膜設有導電體81。該導電體81作為閘極電極發揮功能，形成具有源極/汲極區域等之MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)。該電晶體之源極/汲極區域分別經由接觸插塞82與不同之導電體83連接。於一個導電體83上設有接合部84。作為接合部84，例如使用銅。
於接合部84上設有1個接合部75，接合部84及接合部75電性連接。即，記憶體晶片100A內之1條位元線BL經由接合部75及84與感測單元13內之對應之電晶體連接。再者，感測單元13於未圖示之區域中包含複數個電晶體，該複數個電晶體分別經由不同之導電體83及接合部84之組與不同之位元線BL電性連接。
於列解碼器11之區域中之半導體基板80上，隔著絕緣膜設有導電體85。該導電體85作為閘極電極發揮功能，形成具有源極/汲極區域等之MOSFET。該電晶體之源極/汲極區域分別經由接觸插塞86與不同之導電體87連接。於一個導電體87上設有接合部88。作為接合部88，例如使用銅。
於接合部88上設有1個接合部79，接合部88及接合部79電性連接。即，例如記憶體晶片100A內之1條字元線WL經由接合部79及88與列解碼器12內之對應之電晶體連接。再者，列解碼器12於未圖示之區域中包含複數個電晶體，該複數個電晶體分別經由不同之導電體87及接合部88之組，與其他字元線WL、選擇閘極線SGS及選擇閘極線SGD電性連接。
其次，對記憶胞陣列11之更詳細之剖面構造之一例進行說明。圖66係記憶胞陣列11之一部分區域之剖視圖。圖66與沿著圖65之Y方向之剖面對應，相對於圖65將Z方向反轉後示出。
如圖66所示，與1個串單元SU對應之構造體設置於相鄰之狹縫SLT間。狹縫SLT於X方向及Z方向上擴展，使設置於相鄰之串單元SU上之導電體62～71間絕緣。
記憶體柱MH包含例如阻擋絕緣膜90、電荷蓄積層91、隧道絕緣膜92及導電性半導體層93。具體而言，於形成記憶體柱MH之記憶孔之內壁上形成有阻擋絕緣膜90。於阻擋絕緣膜90之內壁上形成有電荷蓄積層91。於電荷蓄積層91之內壁上形成有隧道絕緣膜92。於隧道絕緣膜92之內側形成、例如埋入有半導體層93。半導體層93係形成NAND串NS之溝道之區域。再者，亦可於半導體層93內之中央設置沿Z方向貫通半導體層93之絕緣層。
作為隧道絕緣膜92，例如使用矽氧化物(SiO2 )。作為電荷蓄積層91，例如使用矽氮化物(SiN)。作為阻擋絕緣膜90，例如使用矽氧化物。作為半導體層93，例如使用多晶矽。
記憶體柱MH與導電體62交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MH與導電體63～70交叉之部分分別作為記憶胞電晶體MT0～MT7發揮功能。記憶體柱MH與導電體71交叉之部分作為選擇電晶體ST1發揮功能。
[10-2]第10實施形態之效果 於第10實施形態中，可利用單獨之晶片形成記憶胞陣列11及其周邊電路。即，NAND型快閃記憶體100具備記憶體晶片100A及電路晶片100B。記憶體晶片100A包含記憶胞陣列11。電路晶片100B包含周邊電路、具體而言為列解碼器12及感測單元13等。
藉此，能夠增大感測單元13之電路面積。因此，能以感測單元13具備更多鎖存電路之方式構成。
[11]變化例 資料鎖存電路之數量(資料鎖存電路SDL、XDL除外)不限於上述實施形態，可適當變更。於資料鎖存電路之數量更多之情形時，只要設定與其數量相應之前綴指令，並能夠進行其識別即可。又，本實施形態之實現方法不限於上述方法。總之，根據記憶體控制器所賦予之多種指令，實現變更所使用之資料鎖存電路，只要視需要適當地任意指定該動作中使用之資料鎖存電路即可。
於上述實施形態中，以1個記憶胞記憶3位元資料之情形為例進行了說明，但不限於此。上述實施形態亦可適用於1個記憶胞記憶1位元之方式。又，亦可應用於1個記憶胞記憶3位元以外之複數個位元之方式。
上述實施形態亦可應用於記憶胞經二維配置而成之平面型NAND型快閃記憶體、及記憶胞經二維配置而成之三維積層型NAND型快閃記憶體中之任一個。
於上述實施形態中，記憶胞陣列之構造亦可為其他構造。關於其他記憶胞陣列之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之2009年3月19日提出申請之美國專利申請12/407,403號中。亦記載於題為“三維積層非揮發性半導體記憶體”之2009年3月18日提出申請之美國專利申請12/406,524號、及題為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日提出申請之美國專利申請12/679,991號中。亦記載於題為“半導體記憶體及其製造方法”之2009年3月23日提出申請之美國專利申請12/532,030號中。該等專利申請之全部內容係藉由參照引用於本申請說明書中。
於上述實施形態中，區塊BLK亦可不為抹除單位。關於其他抹除動作，分別記載於題為“非揮發性半導體記憶裝置”之2011年9月18日提出申請之美國專利申請13/235,389號、題為“非揮發性半導體記憶裝置”之2010年1月27日提出申請之美國專利申請12/694,690號中。該等專利申請之全部內容係藉由參照引用於本申請說明書中。
於本說明書中，所謂“連接”表示電性連接，不排除例如中間介置其他元件。
雖然說明了本發明之若干個實施形態，但該等實施形態係作為示例而提示，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍與主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。
[相關申請] 本申請享有以日本專利申請2019-83092號(申請日：2019年4月24日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體系統 10:核心部 11:記憶胞陣列 11A:胞陣列區域 11B:佈線用區域 12:列解碼器 13:感測單元 20:周邊電路 21:輸入緩衝器 22:輸入緩衝器 23:輸出緩衝器 24:位址緩衝器 25:指令解碼器 26:資料緩衝器 27:選擇電路 28:狀態機 29:記憶胞控制暫存器 30:輸出緩衝器 31:暫存器電路 32:失敗數計數電路 40A:時脈反相器電路 40B:時脈反相器電路 40C:時脈反相器電路 40T:時脈反相器電路 40U:時脈反相器電路 40N:時脈反相器電路 41A、42A:反相器電路 41B、42B:反相器電路 41C、42C:反相器電路 41N、42N:反相器電路 41T、42T:反相器電路 41U、42U:反相器電路 43A:傳輸閘極 43B:傳輸閘極 43C:傳輸閘極 43N:傳輸閘極 43T:傳輸閘極 43U:傳輸閘極 44、48:傳輸閘極 45、49:反相器電路 46、47:反相器電路 50:邏輯電路 51A～51C:開關元件 52A～52C:資料線 53A_0:AND閘 53A_1:AND閘 53B_0:AND閘 53B_1:AND閘 53C_0:AND閘 53C_1:AND閘 54:傳輸閘極 55:反相器電路 61～71:導電體 72:導電體 74:導電體 73:接觸插塞 75:接合部 76:導電體 77:接觸插塞 78:導電體 79:接合部 80:半導體基板 81:導電體 82:接觸插塞 83:導電體 84:接合部 85:導電體 86:接觸插塞 87:導電體 88:接合部 90:阻擋絕緣膜 91:電荷蓄積層 92:隧道絕緣膜 93:導電性半導體層 100:NAND型快閃記憶體 100A:記憶體晶片 100B:電路晶片 100-0:NAND型快閃記憶體 100-1:NAND型快閃記憶體 200:記憶體控制器 201:主機介面電路 202:CPU 203:RAM 204:緩衝記憶體 205:NAND介面電路 206:ECC電路 207:匯流排 300:主機裝置 ADL:資料鎖存電路 ADL0:資料鎖存電路 ADL1:資料鎖存電路 BDL:資料鎖存電路 BDL0:資料鎖存電路 BDL1:資料鎖存電路 BL0～BL(m－1):位元線 BLC:接觸插塞 BLK:區塊 CC:接觸插塞 CDL:資料鎖存電路 CDL0:資料鎖存電路 CDL1:資料鎖存電路 CU:胞單元 LBUS:匯流排 LD:低位頁 MD:中位頁 MH:記憶體柱 MT0～MT7:記憶胞電晶體 NDL:資料鎖存電路 NS:NAND串 SA:感測放大器 SAU0～SAU(m－1):感測放大器單元 SDL:資料鎖存電路 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1～SGD3:選擇閘極線 SGS:選擇閘極線 SGS0:選擇閘極線 SGS1～SGS3:選擇閘極線 SL:源極線 SLT:狹縫 ST1:選擇電晶體 ST2:選擇電晶體 SU0～SU3:串單元 T1～T6:端子 T7:端子 TDL:資料鎖存電路 UD:高位頁 UDL:資料鎖存電路 WL(m＋1):字元線 WL(m＋2):字元線 WL(m－1):字元線 WL0～WL7:字元線 WLm:字元線 XDL:資料鎖存電路 YIO:雙向匯流排
圖1係第1實施形態之記憶體系統之方塊圖。 圖2係NAND型快閃記憶體之方塊圖。 圖3係圖2所示之記憶胞陣列之電路圖。 圖4係表示記憶胞電晶體之閾值分佈之一例之模式圖。 圖5係圖2所示之感測單元之方塊圖。 圖6係說明讀出動作之指令序列之圖。 圖7係說明讀出動作之另一指令序列之圖。 圖8係說明指令之內容與資料鎖存電路之關係之圖。 圖9係說明根據指令使用之資料鎖存電路之圖。 圖10係說明根據指令使用之資料鎖存電路之圖。 圖11係說明根據指令使用之資料鎖存電路之圖。 圖12係說明根據指令使用之資料鎖存電路之圖。 圖13係表示感測單元之另一構成例之方塊圖。 圖14係說明指令之內容與資料鎖存電路之關係之圖。 圖15係說明根據指令使用之資料鎖存電路之圖。 圖16係說明根據指令使用之資料鎖存電路之圖。 圖17係說明根據指令使用之資料鎖存電路之圖。 圖18係說明根據指令使用之資料鎖存電路之圖。 圖19係說明根據指令使用之資料鎖存電路之圖。 圖20係感測放大器單元SAU之一部分之電路圖。 圖21係說明指定資料鎖存電路ADL之動作之時序圖。 圖22係說明指定資料鎖存電路BDL之動作之時序圖。 圖23係說明指定資料鎖存電路CDL之動作之時序圖。 圖24係說明指定資料鎖存電路TDL之動作之時序圖。 圖25係說明指定資料鎖存電路UDL之動作之時序圖。 圖26係第2實施形態之感測單元之方塊圖。 圖27係表示第1寫入動作中之記憶胞電晶體之閾值分佈之一例的模式圖。 圖28係表示第2寫入動作中之記憶胞電晶體之閾值分佈之一例的模式圖。 圖29係說明第2實施形態之寫入動作之流程圖。 圖30係說明第2實施形態之寫入動作之時序圖。 圖31係說明與圖30對應之指令序列之時序圖。 圖32係說明圖30之步驟(1)中之資料鎖存電路之狀態的圖。 圖33係說明圖30之步驟(2)中之資料鎖存電路之狀態的圖。 圖34係說明圖30之步驟(3)中之資料鎖存電路之動作的圖。 圖35係說明圖30之步驟(4)中之資料鎖存電路之狀態的圖。 圖36係說明圖30之步驟(5)中之資料鎖存電路之動作的圖。 圖37係說明圖30之步驟(6)中之資料鎖存電路之狀態的圖。 圖38係說明圖30之步驟(7)中之資料鎖存電路之狀態的圖。 圖39係說明第3實施形態之記憶體控制器之動作之流程圖。 圖40係說明第3實施形態之寫入動作之時序圖。 圖41係說明與圖40對應之指令序列之時序圖。 圖42係說明第4實施形態之寫入動作之流程圖。 圖43係說明第4實施形態之寫入動作之時序圖。 圖44係說明驗證動作後之資料鎖存電路之情況之圖。 圖45係第5實施形態之感測單元之方塊圖。 圖46係第6實施形態之NAND型快閃記憶體之方塊圖。 圖47係第6實施形態之感測放大器單元SAU之一部分之電路圖。 圖48係說明第6實施形態之寫入動作中之指令序列之時序圖。 圖49係第7實施形態之感測單元之方塊圖。 圖50係圖49所示之資料鎖存電路ADL0、ADL1之電路圖。 圖51係第8實施形態之感測單元之方塊圖。 圖52係圖51所示之資料鎖存電路ADL0～ADL2之電路圖。 圖53係說明模糊(foggy)/精細(fine)編程之寫入順序之模式圖。 圖54係說明第N編程中之資料鎖存電路之動作的圖。 圖55係說明第(N＋1)編程中之資料鎖存電路之動作的圖。 圖56係說明第(N＋2)編程中之資料鎖存電路之動作的圖。 圖57係說明第(N＋3)編程中之資料鎖存電路之動作的圖。 圖58係說明第(N＋4)編程中之資料鎖存電路之動作的圖。 圖59係說明第N編程中之感測單元之動作之時序圖。 圖60係說明第(N＋1)編程中之感測單元之動作之時序圖。 圖61係第9實施形態之感測單元之方塊圖。 圖62係說明硬位元讀取之指令序列之圖。 圖63係說明軟位元讀取之指令序列之圖。 圖64係說明資料鎖存電路之動作之模式圖。 圖65係表示第10實施形態之NAND型快閃記憶體100之剖面構造之一例的圖。 圖66係記憶胞陣列之一部分區域之剖視圖。

Claims (10)

  1. 一種半導體記憶裝置， 其具備： 記憶胞，其可記憶2位元以上之資料； 第1電路，其包含第1鎖存器群及第2鎖存器群，該第1鎖存器群包含第1及第2資料鎖存電路，該第2鎖存器群包含第3及第4資料鎖存電路；及 控制電路，其控制寫入動作；且 上述控制電路係， 於自外部接收到第1及第2資料之情形時，將上述第1及第2資料分別儲存於上述第1及第2資料鎖存電路中， 將上述第1及第2資料分別自上述第1及第2資料鎖存電路複製至上述第3及第4資料鎖存電路中， 使用儲存於上述第1及第2資料鎖存電路中之資料，執行上述寫入動作。
  2. 如請求項1之半導體記憶裝置，其中 上述控制電路於自外部接收到第1指令之情形時，執行複製上述第1及第2資料之動作。
  3. 如請求項1之半導體記憶裝置，其中 上述第1電路包含感測放大器及與上述感測放大器連接之資料線， 上述第1至第4資料鎖存電路經由上述資料線並聯連接。
  4. 如請求項1之半導體記憶裝置，其中 上述第1電路包含： 感測放大器； 第1資料線，其與上述感測放大器連接； 第2及第3資料線； 第1開關元件，其連接於上述第1資料線與上述第2資料線之間；及 第2開關元件，其連接於上述第1資料線與上述第2資料線之間；且 上述第1及第3資料鎖存電路經由上述第2資料線並聯連接， 上述第2及第4資料鎖存電路經由上述第3資料線並聯連接。
  5. 如請求項1之半導體記憶裝置，其中 上述第1電路包含感測放大器及與上述感測放大器連接之資料線， 上述第1及第2資料鎖存電路經由上述資料線並聯連接， 上述第1及第3資料鎖存電路不經由上述資料線地串聯連接， 上述第2及第4資料鎖存電路不經由上述資料線地串聯連接。
  6. 一種半導體記憶裝置， 其具備： 記憶胞，其可記憶2位元以上之資料； 第1電路，其包含第1至第4資料鎖存電路；及 控制電路，其控制寫入動作及讀出動作；且 上述控制電路係， 於上述寫入動作中自外部接收到第1及第2資料之情形時，將上述第1及第2資料分別儲存於上述第1及第2資料鎖存電路中， 於上述讀出動作中自外部接收到第1指令之情形時，將自上述記憶胞讀出之讀出資料儲存於上述第3資料鎖存電路中， 於上述讀出動作中自外部接收到第2指令之情形時，將上述讀出資料儲存於上述第4資料鎖存電路中。
  7. 如請求項6之半導體記憶裝置，其中 上述讀出動作包含當接收到第1指令時執行之第1讀取、及當接收到第2指令時執行之第2讀取，於上述第1讀取與上述第2讀取中指定同一位址， 上述第3資料鎖存電路儲存上述第1讀取之結果， 上述第4資料鎖存電路儲存上述第2讀取之結果。
  8. 如請求項6之半導體記憶裝置，其中 上述第1電路包含感測放大器及與上述感測放大器連接之資料線， 上述第1至第4資料鎖存電路經由上述資料線並聯連接。
  9. 如請求項1至8中任一項之半導體記憶裝置，其 進而具備經積層之第1及第2晶片， 上述記憶胞設置於上述第1晶片上， 上述第1電路設置於上述第2晶片上。
  10. 一種記憶體系統， 其具備： 半導體記憶裝置；及 記憶體控制器，其向上述半導體記憶裝置發出第1及第2指令；且 上述半導體記憶裝置具備： 記憶胞，其可記憶2位元以上之資料； 第1電路，其包含第1至第4資料鎖存電路；及 控制電路，其控制寫入動作及讀出動作；且 上述控制電路係， 於上述寫入動作中自上述記憶體控制器接收到第1及第2資料之情形時，將上述第1及第2資料分別儲存於上述第1及第2資料鎖存電路中， 於上述讀出動作中自上述記憶體控制器接收到上述第1指令之情形時，將自上述記憶胞讀出之讀出資料儲存於上述第3資料鎖存電路中， 於上述讀出動作中自上述記憶體控制器接收到上述第2指令之情形時，將上述讀出資料儲存於上述第4資料鎖存電路中。
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