TW202040574A - 電阻式隨機存取記憶體裝置 - Google Patents

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陳自強
陳佑昇
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Abstract

本揭示內容的各個實施方式涉及包括清除層的電阻式隨機存取記憶體(PRAM)裝置。位元線覆蓋半導體基板。數據儲存層圍繞位元線的外部側壁和頂表面。字元線覆蓋數據儲存層。清除層介在字元線和位元線之間，使得清除層的底表面與位元線的底表面對準。清除層的側向厚度小於清除層的垂直厚度。

Description

電阻式隨機存取記憶體裝置
本揭示內容係關於記憶體裝置，特別是電阻式隨機存取記憶體裝置。
許多現代的電子裝置包含配置為儲存數據的電子記憶體。電子記憶體可能是揮發性記憶體或非揮發性記憶體。揮發性記憶體僅在其被供電時儲存數據，而非揮發性記憶體能夠在移除電源時保持數據。電阻式隨機存取記憶體(Resistive random access memory，RRAM)是下一代非揮性記憶體技術的一個有希望的候選者，因為它的結構簡單，並且涉及與互補式金屬氧化物半導體(CMOS)邏輯兼容的製程技術。電阻式隨機存取記憶體包括具有可變的電阻的介電的數據儲存層，介電的數據儲存層設置在介於兩條導電線之間。
本揭示內容的一些實施方式提供了一種電阻式隨機存取記憶體(RRAM)裝置，包含：位元線、數據儲存層、 字元線、以及清除層。位元線覆蓋半導體基板。數據儲存層圍繞位元線的外部側壁和頂表面。字元線覆蓋數據儲存層。清除層介在字元線和位元線之間，其中清除層的底表面與位元線的底表面對準，其中清除層的側向的厚度小於清除層的垂直的厚度。
100‧‧‧記憶體裝置
102‧‧‧互連介電結構
104‧‧‧位元線
104a、104b‧‧‧位元線
104bot‧‧‧位元線的最底層
104c、104d‧‧‧位元線
106‧‧‧清除層
106a、106b、106c‧‧‧導電的清除層
108‧‧‧數據儲存層
112‧‧‧下部隔離結構
114‧‧‧上部隔離結構
114a、114b‧‧‧隔離層
116a、116b、116c‧‧‧字元線
120a、120b、120c、120d‧‧‧記憶體單元
120ur‧‧‧上部區域
124a、124b、124c‧‧‧縱行
126‧‧‧上部金屬間介電結構
200c、200d‧‧‧記憶體裝置
202‧‧‧選擇器層
204‧‧‧外部清除層
300a、300b‧‧‧記憶體裝置
400‧‧‧記憶體裝置
402‧‧‧層間介電層
404‧‧‧金屬蝕刻停止層
410‧‧‧記憶體單元
500‧‧‧記憶體裝置
600‧‧‧截面視圖
602‧‧‧下部位元線層
604‧‧‧下部隔離層
606‧‧‧上部位元線層
608‧‧‧上部隔離層
610‧‧‧第二上部隔離層
612a、612b、612c‧‧‧墊層
614‧‧‧遮罩層
616‧‧‧犧牲區域
700‧‧‧截面視圖
702‧‧‧柱狀結構
800、900、1000‧‧‧截面視圖
1002‧‧‧垂直線
1004‧‧‧清除劑材料
1100、1200、1300、1400、1500、1600、1700‧‧‧截面視圖
1702‧‧‧字元線層
1800、1900‧‧‧截面視圖
2000‧‧‧方法
2002、2004、2006、2008、2010、2012、2014、2016、2018、2020‧‧‧動作
α‧‧‧角度
dps‧‧‧側向距離
Tds‧‧‧厚度
Tl‧‧‧側向厚度
Tsl‧‧‧厚度
Tv‧‧‧垂直厚度
wi‧‧‧寬度
本揭示內容的各方面，可由以下的詳細描述，並與所附圖式一起閱讀，而得到最佳的理解。要注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚性，各個特徵的尺寸可能任意地增加或減小。
第1A圖繪示包括清除層的記憶體裝置的一些實施方式的截面視圖。
第1B圖繪示第1A圖的記憶體裝置的上視圖，如第1A圖中的截面線所指示處的截面。
第2A圖、第2C圖、和第2D圖繪示第1A圖的記憶體裝置的一些替代性實施方式的截面視圖。
第2B圖繪示第2A圖的記憶體裝置的上視圖，如第2A圖中的截面線所指示處的截面。
第3A圖和第3B圖繪示第1A圖的記憶體裝置的一些替代性實施方式的截面視圖。
第4圖繪示包括12個記憶體單元的記憶體裝置的一些實施方式的截面視圖。
第5圖繪示記憶體裝置的一些實施方式的透視圖，記憶體裝置具有一些剖開的部分，包括三十六個記憶體單元。
第6圖至第19圖繪示形成包括十二個記憶體單元的記憶體裝置的方法的一些實施方式的截面視圖。
第20圖繪示了流程圖格式的方法學，其示出了形成記憶體裝置的方法的一些實施方式。
本揭示內容提供許多不同的實施方式、或實施例，以實現本揭示內容的不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。當然，這些僅是實施例，並不意圖限制。例如，在隨後的描述中，形成第一特徵在第二特徵上方或之上，可能包括第一和第二特徵以直接接觸形成的實施方式，且也可能包括附加的特徵可能形成介在第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可能在各個實施例中重複標示數字和/或字母。這樣的重複，是為了簡化和清楚起見，重複本身並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如圖式中所繪示的關係，在此可能使用空間上的相對用語，諸如「之下」、「低於」、「下部」、「高於」、「上部」、和類似的用語。除了圖式中繪示的方向，空間上的相對用語旨在涵蓋裝置在使用中或操作中的不同 方向。設備可能有其他方向(旋轉90度或其他方向)，並且此處所使用的空間上的相對用語也可能相應地解釋。
電阻式隨機存取記憶體(PRAM)單元可能設置在水平的記憶體陣列中。在水平的記憶體陣列中，第一位元線覆蓋分別地沿第一方向延伸的第二位元線。第一位元線經由隔離層與第二位元線分隔。數據儲存層覆蓋並圍繞第一位元線和第二位元線。字元線沿第二方向(第一方向垂直於第二方向)設置在數據儲存層上方，並且沿第一位元線和第二位元線的相對側向下延伸。因此，字元線經由數據儲存層與第一位元線和第二位元線分隔。因此，第一電阻式隨機存取記憶體單元由第一位元線、數據儲存層、和字元線定義。此外，第二電阻式隨機存取記憶體單元由第二位元線、數據儲存層、和字元線定義。
取決於施加至第一位元線和字元線的電壓，介電的數據儲存層的一部分(夾置在介於第一位元線和字元線之間)將經歷可逆的變化(例如，形成或移除在數據儲存層中的導電細絲)。可逆的變化可能介在與第一數據狀態(例如，「0」或「重置(RESET)」)相關聯的高電阻狀態和與第二數據狀態(例如，「1」或「設置(SET)」)相關聯的低電阻狀態之間。一旦設置了一電阻狀態，第一電阻式隨機存取記憶體單元將保持此電阻狀態，直到施加另一電壓以引起重置操作(導致高電阻狀態)或設置操作(導致低電阻狀態)。在介於第二位元線和字元線之間可能執行相同的操作，從而改變第二電阻式隨機存取記憶體單元的電阻狀態。由於第一位元 線和第二位元線的狀柱結構和矩形形狀的直的外部側壁，因此介在第一位元線和字元線之間的電場在整個外部側壁上方是基本上均勻的。基本上均勻的電場，使得對於不同的寫入操作，導電細絲的位置是可變的和/或不可預測的，從而減少了記憶體裝置的區別的數據狀態、穩定性、和/或可靠度。
在本揭示內容的一些實施方式中，為了消除介於第一位元線和字元線之間的均勻的電場，可能在介於第一位元線和字元線之間形成導電的清除層。導電的清除層配置為將電場引導到介於第一位元線的一頂表面和字元線之間的一上部區域(例如，一上部角隅)，從而扭曲電場的均勻性並且促進電場的最大量值在此上部區域中(從而將導電細絲限制至此上部區域)。這樣，部分地使得導電細絲的位置、導電性、和/或可預測性更加一致，從而增加了記憶體裝置的區別的數據狀態、穩定性、和可靠度。此外，導電的清除層包含清除劑材料(例如，鈦氮化物)，清除劑材料配置為從數據儲存層「清除」(亦即，收集、吸收、和/或儲存)活性物質(例如，氧)。這樣，部分地進一步改善了導電細絲的形成和/或導電性，從而進一步增加了記憶體裝置的區別的數據狀態、穩定性、和可靠度。
參看第1A圖，提供了根據一些實施方式的記憶體裝置100的截面視圖，記憶體裝置100包括記憶體單元120a至120d。
記憶體裝置100包括4條位元線104a至104d， 因此第一位元線104a位於第二位元線104b之下，並且第三位元線104c位於第四位元線104d之下。第一和第二位元線104a至104b、和第三和第四位元線104c至104d，分別地經由下部隔離結構112而彼此分隔。上部隔離結構114將第二和第四位元線104b、104d與覆蓋的第一字元線116a隔開。位元線104a至104d和第一字元線116a定義記憶體裝置100的第一縱行124a。位元線104a至104d分別地沿第一方向延伸(例如，沿z軸進入頁面中)，第一字元線116a沿第二方向延伸(例如，沿x軸)，因此第一方向垂直於第二方向。位元線104a至104d覆蓋互連介電結構102。在一些實施方式中，位元線104a至104d覆蓋並且電性耦合至設置在下方的半導體基板(圖未示)之上的半導體裝置(例如，電晶體)。清除層106沿第一方向沿著每個位元線104a至104d的側壁和上表面延伸。數據儲存層108圍繞位元線104a至104d和清除層106連續地延伸，因此清除層106和數據儲存層108被夾置介在每個位元線104a至104d和第一字元線116a之間。
在一些實施方式中，記憶體裝置100的第一縱行124a包括記憶體單元120a至120d，記憶體單元120a至120d分別地配置為電阻式隨機存取記憶體(PRAM)單元。每個記憶體單元120a至120d由位元線(例如，位元線104a至104d中的其中一個)、清除層106、數據儲存層108、和第一字元線116a定義。例如，第一記憶體單元120a由第一位元線104a、第一字元線116a、和介在第一位元線104a和 字元線116a之間設置的層(清除層106和數據儲存層108)而定義。第二記憶體單元120b由第二位元線104b、第一字元線116a、和在介於上述的線之間設置的層(清除層106和數據儲存層108)而定義。第三記憶體單元120c由第三位元線104c、第一字元線116a、和在介於上述的線之間設置的層(清除層106和數據儲存層108)而定義。第四記憶體單元120d由第四位元線104d、第一字元線116a、和在介於上述的線之間設置的層(清除層106和數據儲存層108)而定義。
在一些實施方式中，位元線104a至104d和第一字元線116a電性耦合至支持電路(例如，電晶體、二極體、微控制器、前述的任何組合、或類似者)，支持電路配置為選擇性地施加形成、讀取、和/或寫入訊號。第一字元線116a定義第一縱行124a，並且每個位元線104a至104d定義在記憶體陣列中的分隔的橫列。所以，經由向第一字元線116a和第一位元線104a提供合適的偏壓條件，可能切換介於第一位元線104a和字元線116a之間的數據儲存層108的電阻。因此，第一記憶體單元120a可能在介於具有低電阻(在介於第一位元線104a和字元線116a之間的數據儲存層108中接通導電細絲)的第一狀態和具有高電阻(在數據儲存層108中至少一部分的導電細絲是未接通的)的第二狀態之間切換，反之亦然，以儲存數據。記憶體單元120b至120d可能各自在介於第一狀態和第二狀態之間切換，如上所述。
在記憶體裝置100的操作期間，清除層106配置為操控由於偏壓條件引起的電場的強度。清除層106的側向 厚度Tl小於清除層106的垂直厚度Tv。這樣，部分地將圍繞第一位元線104a和清除層106的電場的最大強度引導到第一記憶體單元120a的上部區域120ur。因此，在形成和/或寫入操作期間，在數據儲存層中的導電細絲形成在上部區域120ur中，從而增加了在記憶體裝置100的每個記憶體單元120a至120d中的穩定性、可靠度、和區別的數據狀態。在一些實施方式中，導電細絲被限制至上部區域120ur，因此導電細絲不沿著清除層106的外部側壁形成。
在一些實施方式中，側向厚度Tl例如在約3至5奈米(nanometers)的範圍之內。垂直厚度Tv例如在約5至8奈米的範圍之內。垂直厚度Tv例如是側向厚度Tl的大約1.2至1.6倍。例如，垂直厚度Tv可能是側向厚度Tl的1.2倍。在一些實施方式中，假如垂直厚度Tv是側向厚度Tl的1.2倍或更大，之後電場的最大強度被引導至上部區域120ur。在進一步的實施方式中，假如垂直厚度Tv是等於或小於側向厚度Tl的1.6倍，之後電場的最大強度被引導至上部區域120ur，而第一位元線104a至第二位元線104b不會電性短路。
在一些實施方式中，數據儲存層108可能具有適合於電阻式隨機存取記憶體單元的數據儲存層的任何組成。適合於電阻式隨機存取記憶體單元的數據儲存層的材料是一種材料，其可以被誘導在介於高電阻狀態和低電阻狀態之間經歷可逆的相位變化。在一些實施方式中，變化是介於非晶態(亦即，在數據儲存層108中不存在導電細絲)和金屬 狀態(亦即，在數據儲存層108中存在導電細絲)之間。相位變化可以伴隨或關聯於在分子結構中的變化。例如，非晶態金屬氧化物可能在經歷相位變化成為金屬狀態(從而形成導電細絲)時損失氧。氧可能儲存在數據儲存層108的一部分中(此部分保持在非晶態狀態)或在相鄰的層中(例如，清除層106)。儘管描述為介電的，但只有低電阻狀態需要是介電的。在大部分的實施方式中，數據儲存層108在處於低電阻狀態時是高介電常數(high-k)介電質。在一些實施方式中，數據儲存層108是過渡金屬氧化物。可以適用於數據儲存層108的材料的實施例包括氮氧化物、鉭氧化物、鈦氧化物、鉿氧化物、鎢氧化物、鋯氧化物、和/或鋁氧化物。
在一些實施方式中，位元線104a至104d和/或第一字元線116a可能例如是或者包含鈦、鉭、鈦氮化物、鉭氮化物、鎢、釕、鋯、鉑、鋁鎳、或類似者。在一些實施方式中，位元線104a至104d可能分別地包含第一材料，第一材料不同於第一字元線116a包含的第二材料。再者，清除層106可能例如是或者包含鈦氮化物、鉭氮化物、鈦、鉭、或類似者。數據儲存層108可能例如是或者包含金和/或鉿氧化物、銅和鉿氧化物、鋁和鉿氧化物、砷和鉿氧化物、金碲和鉿氧化物、矽氧化物、鈦氧化物、鋁氧化物(例如，Al2O3)、鉭氧化物、鋯氧化物、或類似者。因此，清除層106包含與位元線104a至104d和/或第一字元線116a不同的導電材料。再者，憑藉於導電材料(清除層106的導電材料)，清除層106配置為從數據儲存層108「清除」(亦即， 收集、吸收、和/或儲存)活性物質(例如，氧)。這樣，部分地增加在數據儲存層108中的細絲的形成，從而更增加在記憶體裝置100的每個記憶體單元120a至120d中的穩定性、可靠度、和區別的數據狀態。
參看第1B圖，為一上視圖，其對應於第1A圖的記憶體裝置100的一些實施方式，提供了在第1A圖至第1B圖所示的截面線。
第二位元線104b和第四位元線104d、清除層106、和數據儲存層108分別地沿第一方向延伸(例如，沿著z軸)。第一字元線116a和第二字元線116b分別地沿第二方向延伸(例如，沿著x軸)，因此第一方向垂直於第二方向。在一些實施方式中，第二位元線104b和第四位元線104d、清除層106、數據儲存層108、和第一與第二字元線116a至116b，分別地具有底表面，底表面與下方的半導體基板(圖未示)的頂表面平行。第二位元線104b和第四位元線104d、下方的第一位元線和第三位元線(第1A圖的104a、104c)、和第二字元線116b定義記憶體裝置100的第二縱行124b。第一縱行124a包含四個記憶體單元(第1A圖的120a至120d)，並且第二縱行124b包含四個記憶體單元(圖未示)，因此記憶體裝置100包含總共八個記憶體單元。在第二縱行124b之內的記憶體單元分別地如第一記憶體單元(第1A圖的120a)配置。第一字元線116a和第二字元線116b經由上部金屬間介電(inter-metal dielectric，IMD)結構126而彼此側向地分隔。第二位元線104b和第四位元線104d經由 上部金屬間介電結構126而彼此側向地分隔。
儘管第1A圖至第1B圖描述在記憶體裝置100中的記憶體單元(例如，第1A圖的記憶體單元120a至120d)作為電阻式隨機存取記憶體(RRAM)單元，但要理解的是，記憶體單元(例如，第1A圖的記憶體單元120a至120d)不限於在這樣的裝置。更甚者，在替代性的實施方式中，記憶體單元(例如，第1A圖的記憶體單元120a至120d)可能包含相變隨機存取記憶體(phase-change random-access memory，PCRAM)單元、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)單元、導電橋接隨機存取記憶體(conductive bridging random access memory，CBRAM)單元、或類似者。在這樣的實施方式中，可以形成記憶體單元，以將圍繞位元線的電場的最大強度引導至位於位元線的頂角處的上部區域。
在一些實施方式中，假如記憶體單元分別地是磁阻式隨機存取記憶體單元(MRAM cells)，之後每個磁阻式隨機存取記憶體單元可能包含自由層、穿隧阻障層、參考層、和/或固定層。在前述的實施方式中，自由層可能例如是或者包含鈷鐵(cobalt iron)、鈷鐵硼(cobalt iron boron)、鈷鐵鉭(cobalt iron tantalum)、鈷鐵硼鉭(cobalt iron boron tantalum)、鎢、釕、或類似者。穿隧阻障層可能例如是或者包含鎂氧化物、鋁氧化物、或類似者。參考層可能例如是或者包含鈷鐵、鈷鐵硼、鈷鐵鉭、鈷鐵硼鉭、鎢、釕、或類似者。固定層可能例如是或者包含鈷鉑釕(cobalt platinum ruthenium)、鈷鉑銥(cobalt platinum iridium)、或類似者。
在一些實施方式中，假如記憶體單元分別是導電橋接隨機存取記憶體單元(CBRAM cells)，之後第一字元線116a可能例如是或者包含金、銅、金碲(gold tellurium)，銅碲(copper tellurium)、或類似者。在前述的實施方式中，數據儲存層108可能例如是或者包含鉿氧化物、鉭氧化物、鈦氧化物、鋯氧化物、鉿鋯氧化物、鉿鈦氧化物、或類似者。在進一步的實施方式中，假如記憶體單元分別是相變隨機存取記憶體單元，之後位元線104a至104d和/或第一字元線116a可能分別例如是或者包含鈦、鉭、鈦氮化物、鉭氮化物、鎢、碳、或類似者。在前述的實施方式中，數據儲存層108可能例如是或者包含鍺銻碲(germanium antimony tellurium)、鍺碲(germanium tellurium)、鍺銻(germanium antimony)、銻碲(antimony tellurium)、或類似者。
參看第2A圖，提供了記憶體裝置200a的截面視圖，記憶體裝置200a對應於第1A圖的記憶體裝置100的一些替換性的實施方式。
記憶體裝置200a包括選擇器層202，選擇器層202設置在介於數據儲存層108和第一字元線116a之間，因此第一記憶體單元120a包括第一位元線104a、第一字元線116a、和夾置介在第一位元線104a和第一字元線116a之間的層(清除層106、數據儲存層108、和選擇器層202)。記憶 體單元120b至120d分別地如第一記憶體單元120a配置。選擇器層202配置為根據施加在跨越選擇器層202的電壓是否大於一閾值電壓而在低電阻狀態和高電阻狀態之間切換。例如，如果跨越選擇器層202的電壓小於閾值電壓，則選擇器層202可能具有高電阻狀態，並且如果跨越選擇器層202的電壓大於閾值電壓，則選擇器層202可能具有低電阻狀態。在一些實施方式中，閾值電壓可能例如是在約0.1至0.6伏特(V)的範圍之內。在一些實施方式中，數據儲存層108的操作的電壓(亦即，可能被施加以在數據儲存層108中形成導電細絲的電壓)可能例如在約0.5至2V的範圍之內。選擇器層202的閾值電壓可能例如小於數據儲存層108的操作的電壓。在一些實施方式中，記憶體裝置200a是交叉點記憶體陣列(cross-point memory array)的一部分，因此記憶體單元120a至120d分別地配置為一電阻器一選擇器(1R1S)單元。
參看第2B圖，為一上視圖，其對應於第2A圖的記憶體裝置200a的一些實施方式，提供了在第2A圖至第2B圖所示的截面線。
選擇器層202沿著與第二方向(例如，沿x軸)垂直的第一方向(例如，沿z軸)延伸。在一些實施方式中，選擇器層202的底表面平行於下方的半導體基板(圖未示)的頂表面。
參看第2C圖，提供了記憶體裝置200c的截面視圖，記憶體裝置200c對應於第2A圖的記憶體裝置200a的一 些替換性的實施方式。清除層106夾置在介於數據儲存層108和選擇器層202之間。數據儲存層108直接接觸並沿著第一位元線104a的外部側壁和第一位元線104a的頂表面延伸。在一些實施方式中，清除層106配置為將在數據儲存層108中的導電細絲的形成和/或移除限制在上部區域120ur之內。選擇器層202的厚度Tsl大於數據儲存層108的厚度Tds。在一些實施方式中，厚度Tsl的最大值是厚度Tds的最大值的至少兩倍。
參看第2D圖，提供了記憶體裝置200d的截面視圖，記憶體裝置200d對應於第2A圖的記憶體裝置200a的一些替換性實施方式。
外部清除層204設置在介於數據儲存層108和選擇器層202之間。在一些實施方式中，外部清除層204包含與清除層106相同的材料。外部清除層204配置為從數據儲存層108「清除」(亦即，收集、吸收、和/或儲存)氧，從而更增加在記憶體裝置100的每個記憶體單元120a至120d中的穩定性、可靠度、和區別的數據狀態。再者，外部清除層204增強了電場至上部區域120ur的方向，從而更增加在記憶體裝置100的每個記憶體單元120a至120d中的穩定性、可靠度、和區別的數據狀態。
參看第3A圖，提供了記憶體裝置300a的截面視圖，記憶體裝置300a對應於第2A圖的記憶體裝置200a的一些替換性實施方式。選擇器層202直接接觸位元線104a至104d、下部隔離結構112、和上部隔離結構114。清除層106 直接接觸選擇器層202並且設置在介於選擇器層202和數據儲存層108之間。數據儲存層108直接接觸第一字元線116a。
參看第3B圖，提供了記憶體裝置300b的截面視圖，記憶體裝置300b對應於第3A圖的記憶體裝置300a的一些替換性實施方式，在記憶體裝置300b中，外部清除層204設置在介於數據儲存層108和第一字元線116a之間。
參看第4圖，提供了記憶體裝置400的截面視圖，其中記憶體單元410分別地如第2D圖的第一記憶體單元120a配置。記憶體裝置400包含十二條位元線104和十二個記憶體單元410。上部隔離結構114可能例如包含矽氮化物、矽碳化物、或類似者。在一些實施方式中，上部隔離結構114包含不同於下部隔離結構112的介電的材料。互連介電結構102包含覆蓋層間介電(ILD)層402的金屬蝕刻停止層404。
參看第5圖，提供了包括三十六個記憶體單元410的記憶體裝置500的一些部分被剖開的透視圖，其中記憶體單元410分別地如第2C圖的第一記憶體單元120a配置。記憶體裝置500包括十二個橫列(對應於十二條位元線104)和三個縱行124a至124c(對應於三條字元線116a至116c)。在一些實施方式中，十二條位元線104沿第一方向延伸，並且三條字元線116a至116c沿第二方向延伸，因此第一方向垂直於第二方向。第二字元線124b的部分和最左邊的橫列的部分已被切開，以更好地說明裝置的一些之下描 述的特徵。
第6圖至第19圖繪示了根據本揭示內容形成包括記憶體單元的記憶體裝置的方法的一些實施方式的截面視圖600至1900。儘管在第6圖至第19圖中所示的截面視圖600至1900以參照一方法來描述，但要理解的是，在第6圖至第19圖中所示的結構不限於此方法，而是可能單獨地獨立於此方法之外。儘管第6圖至第19圖描述為一系列的動作，要理解的是，這些動作不限於以這樣的動作的順序，動作的順序可以在其他實施方式中改變，並且所揭示的方法也可適用於其他結構。在其他的實施方式中，可能全部或部分地省略所示出和/或描述的一些動作。
如在第6圖的截面視圖600中所示，在層間介電(ILD)層402上方形成金屬蝕刻停止層404。在一些實施方式中，層間介電層402是互連結構的一部分，互連結構包含多個層的金屬線，具有設置在介於多個層的金屬線之間的導電通孔(圖未示)。在一些實施方式中，層間介電層402覆蓋半導體基板，半導體基板包含設置在半導體基板(圖未示)上方的複數個半導體裝置(例如，電晶體)。在金屬蝕刻停止層404上方形成下部位元線層602。在下部位元線層602上方形成下部隔離層604。在下部隔離層604上方形成上部位元線層606。在上部位元線層606上方形成第一上部隔離層608。在第一上部隔離層608上方形成第二上部隔離層610。在第二上部隔離層610上方形成複數個墊層612a至612c。在複數個墊層612a至612c上方形成遮罩層614。第 三墊層612c的一上表面暴露在複數個犧牲區域616中，側向地錯斷(offset)遮罩層614的區段。在一些實施方式中，形成上述的層可能使用沉積製程，諸如，例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、一些其他合適的沉積製程、或上述的任何組合。
在一些實施方式中，層間介電層402可能例如是或者包含氧化物、矽氧化物、低介電常數介電質、或類似者。在本文中所使用的低介電常數介電質(low-k dielectric)是具有小於3.9的介電常數的介電材料。金屬蝕刻停止層404可能例如是或者包含矽碳化物、矽氮化物、或類似者。下部位元線層602可能例如是或者包含鎢。下部隔離層604可能例如是或者包含氧化物、矽氧化物、低介電常數介電質、或類似者。上部位元線層606可能例如是或者包含鎢。在一些實施方式中，下部位元線層602是與上部位元線層606相同的材料(例如，鎢)。第一上部隔離層608可能例如是或者包含矽氧化物、矽氮化物、鋁氧化物、或類似者。第二上部隔離層610可能例如是或者包含氧化物、矽氧化物、低介電常數介電質、或類似者。第一墊層612a可能例如是或者包含氮化物、矽氮化物、或類似者。第二墊層612b可能例如是或者包含氧化物、矽氧化物、或類似者。第三墊層612c可能例如是或者包含氮化物、矽氮化物、或類似者。遮罩層614可能例如是或者包含硬遮罩層、矽氧化物、矽氮氧化物、或類似者。
如在第7圖的截面視圖700中所示，執行蝕刻製程以蝕刻第三墊層612c和在第三墊層612c下方的層，定義6個柱狀結構702。經由將在犧牲區域(第6圖的犧牲區域616)之內的第三墊層612c下方的層暴露於一或多種蝕刻劑，來執行蝕刻製程。蝕刻製程可能例如經由微影/蝕刻製程和/或一些其他合適的圖案化製程來執行。在各個實施方式中，蝕刻製程可能包含單次的蝕刻(亦即，一連續的蝕刻其蝕刻複數個墊層612a至612c、第一和第二上部隔離層(第6圖的608、610)，上部位元線層(第6圖的606)、下部隔離層(第6圖的604)、和下部位元線層(第6圖的602)，或是多次的原位(in-situ)執行的蝕刻。蝕刻第一和第二上部隔離層(第6圖的608、610)、上部位元線層(第6圖的606)、下部隔離層(第6圖的604)、和下部位元線層(第6圖的602)定義了第一隔離層114a和第二隔離層114b、位元線104、和下部隔離結構112。在一些實施方式中，蝕刻製程定義十二條位元線104。在又另外的實施方式中，這些柱狀結構702彼此分隔，相隔側向距離dps。側向距離dps可能例如在約40至100奈米的範圍之內。
如在第8圖的截面視圖800中所示，執行移除製程，以移除第二和第三墊層(第7圖的612b、612c)。在一些實施方式中，移除製程可能包含微影/蝕刻製程，和/或平面化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP))，以暴露第一墊層612a的上表面。
如在第9圖的截面視圖900中所示，執行側向蝕 刻製程以減小第一和第二上部隔離層114a、114b和下部隔離結構112的寬度。在一些實施方式中，側向蝕刻製程減小第一和第二上部隔離層114a、114b、和下部隔離結構112的寬度wi，減小大約5到40奈米。側向蝕刻製程可能例如包含濕式蝕刻製程。
如在第10圖的截面視圖1000中所示，導電的清除層106a至106c沉積在位元線104和第一墊層612a之上。導電的清除層106a至106c可能例如分別是或者包含鈦氮化物、或類似者。沉積製程可能例如包含導電的清除劑材料1004(例如，鈦氮化物)以角度α進行的物理氣相沉積(PVD)製程。角度α由基本上直的垂直線1002定義，因此垂直線1002垂直於金屬蝕刻停止層404的頂表面和/或垂直於下方的半導體基板的頂表面(圖未示)。在一些實施方式中，角度α在約-45至-10度和/或約10至45度的範圍之內。角度α配置為減少導電的清除劑材料1004的形成在每個位元線104的底表面上，因此每個位元線104的底表面被屏蔽而不會沉積導電的清除劑材料1004。
如在第11圖的截面視圖1100中所示，執行蝕刻製程，以移除導電的清除層106a至106c的一部分，從而在每個位元線104上方和周圍定義清除層106。在一些實施方式中，蝕刻製程是有方向性的乾式蝕刻製程。蝕刻製程可能配置為例如，經由移除在位元線的最底層104bot中的介在位元線104之間的最底部的導電的清除層(第10圖的106a)的一部分，將一位元線的最底層104bot與另一位元線的最 底層104bot彼此電性隔離。
如在第12圖的截面視圖1200中所示，數據儲存層108形成在清除層106、金屬蝕刻停止層404、下部隔離結構112、和第一和第二上部隔離層114a、114b的上方。在一些實施方式中，數據儲存層108經由原子層沉積(atomic layer deposition，ALD)而形成。數據儲存層108可能例如是或者包含氧化物(例如鈦氧化物、鉭氧化物等)、高介電常數介電質、或類似者。在本文中所使用的高介電常數介電質是具有介電常數大於3.9的介電材料。
如在第13圖的截面視圖1300中所示，外部清除層204形成在數據儲存層108上方和周圍。在一些實施方式中，外部清除層204可能例如是或者包含鈦氮化物、或類似者。外部清除層204可能例如用與在第10圖和第11圖中所描述的相同或類似的製程而形成，因此外部清除層204以與清除層106類似的方式形成。
如在第14圖的截面視圖1400中所示，選擇器層202形成在外部清除層204和數據儲存層108上方。選擇器層202可能例如是或者包含二元材料，諸如：矽碲(silicon tellurium)、鍺碲(germanium tellurium)、碳碲(carbon tellurium)、硼碲(boron tellurium)、鋅碲(zinc tellurium)、鋁碲(aluminum tellurium)、鍺硒(germanium selenide)、鍺銻(germanium antimony)、硒銻(selenium antimony)、砷化矽(silicon arsenide)、砷化鍺(germanium arsenide)、砷碲(arsenic tellurium)、碳化硼(boron carbide)、或類似者、和/或可能包括氮-摻雜(N-doping)和氧-摻雜(O-doping)。在進一步的實施方式中，選擇器層202可能是或者包含三元化合物，諸如：鍺硒砷(germanium selenium arsenide)、鍺硒銻(germanium selenium antimony)、鍺銻碲(germanium antimony tellurium)、鍺矽砷(germanium silicon arsenide)、鍺砷銻(germanium arsenic antimony)、硒銻碲(selenium antimony tellurium)、矽碲硒(silicon tellurium selenium)、或類似者、和/或可能包括氮-摻雜、氧-摻雜、和碳-摻雜(C-doping)。在更進一步的實施方式中，選擇器層202可能例如是或者包含四元化合物，諸如：鍺硒砷碲(germanium selenium arsenic tellurium)，鍺硒碲矽(germanium selenium tellurium silicon)，鍺硒碲砷(germanium selenium tellurium arsenide)、鍺硒砷銻(germanium selenium arsenic antimony)，鍺硒銻矽(germanium selenium antimony silicon)、或類似者、和/或可能包括氮-摻雜、氧-摻雜、和碳-摻雜。選擇器層202可能例如包含具有五個元素的化合物。在一些實施方式中，選擇器層202包含與數據儲存層108不同的介電的材料。在選擇器層202上方形成上部金屬間介電(IMD)結構126。上部金屬間介電結構126可能例如是或者包含矽氧化物、低介電常數介電質、或類似者。在一些實施方式中，選擇器層202和上部金屬間介電結構126可能例如經由原子層沉積製程而形成。
如在第15圖的截面視圖1500所示，在第14圖的結構之上執行平面化製程，直到暴露第一墊層612a的頂表面。平面化製程可能例如是化學機械平坦化製程。
如在第16圖的截面視圖1600中所示，在第15圖的結構之上執行蝕刻製程，直到暴露第二上部隔離層(第15圖的114b)的頂表面，從而定義上部隔離結構114。蝕刻製程移除上部金屬間介電結構(第15圖的126)的一部分，從而暴露選擇器層202的上表面。蝕刻製程可能例如是濕式蝕刻製程。
如在第17圖的截面視圖1700中所示，字元線層1702形成在選擇器層202和上部隔離結構114上方。字元線層1702可能例如是或者包含鎢、或類似者。在一些實施方式中，用於形成字元線層1702的製程可能例如包括在選擇器層202和上部隔離結構114上方形成導電的材料(例如，鎢)，然後隨後向導電的材料執行平面化製程(例如，化學機械平面化製程)，直到抵達選擇器層202的頂表面。
如在第18圖的截面視圖1800中所示，導電的字元線材料(例如，鎢)形成在第17圖的結構上方，從而形成第一字元線116a。這樣，部分地定義了記憶體裝置400的第一縱行124a和十二個記憶體單元410。
參看第19圖，為一上視圖，其對應於第18圖的截面視圖1800的一些實施方式，提供了顯示在第18圖至第19圖的截面線。在一些實施方式中，在第一縱行124a的形成期間，可能同時形成第二縱行124b。第二縱行124b可能 例如以在第一縱行124a的形成中所描述的相同的製程流程而形成。位元線104分別地沿第一方向(例如，沿著z軸)延伸，第一字元線116a和第二字元線116b分別地沿第二方向(例如，沿著x軸)延伸。在一些實施方式中，第一方向垂直於第二方向。第一和第二字元線116a、116b經由上部金屬間介電結構126而彼此側向地分隔。
第20圖繪示根據一些實施方式的形成記憶體裝置的方法2000。儘管方法2000繪示和/或描述為一系列的動作或事件，但要理解的是，此方法不限於所繪示的順序或動作。因此，在一些實施方式中，動作可能以不同於所繪示的順序執行，和/或可能同時執行。再者，在一些實施方式中，所繪示的動作或事件可能細分為多個動作或事件，其可能在不同的時間執行或者與其他動作或子動作同時執行。在一些實施方式中，可能省略一些所繪示的動作或事件，並且可能包括其他未繪示的動作或事件。
在動作2002，在基板上方形成層的堆疊。層的堆疊包括覆蓋下部位元線層的下部隔離層、覆蓋下部隔離層的上部位元線層、覆蓋上部位元線層的上部隔離層、和覆蓋上部隔離層的遮罩層。第6圖繪示截面視圖600，其對應於動作2002的一些實施方式。
在動作2004，根據遮罩層執行蝕刻製程，從而定義複數個位元線，且經由下部隔離層，上部位元線層與下部位元線層分隔。第7圖繪示截面視圖700，其對應於動作2004的一些實施方式。
在動作2006，執行側向蝕刻製程以減少上部和下部隔離層的寬度。第9圖繪示截面視圖900，其對應於動作2006的一些實施方式。
在動作2008，在每個位元線的頂表面和外部側壁的上方形成清除層。第10圖和第11圖繪示截面視圖1000和1100，其對應於動作2008的一些實施方式。
在動作2010，在清除層和位元線上方形成數據儲存層。第12圖繪示截面視圖1200，其對應於動作2010的一些實施方式。
在動作2012，在數據儲存層和每個位元線上方形成外部清除層。第13圖繪示截面視圖1300，其對應於動作2012的一些實施方式。
在動作2014，在外部清除層和數據儲存層上方形成選擇器層。第14圖繪示截面視圖1400，其對應於動作2014的一些實施方式。
在動作2016，在側向地介於位元線之間形成金屬間介電(inter-metal dielectric，IMD)結構。第14圖繪示截面視圖1400，其對應於動作2016的一些實施方式。
在動作2018，執行蝕刻製程以移除金屬間介電結構的一部分。第16圖繪示截面視圖1600，其對應於動作2018的一些實施方式。
在動作2020，在複數個位元線上方形成字元線，從而定義複數個記憶體單元。第17圖和第18圖繪示截面視圖1700和1800，其對應於動作2020的一些實施方式。
據此，在一些實施方式中，本揭示內容係關於水平的記憶體陣列，其包括圍繞位元線的上表面和側壁的清除層，清除層配置為從相鄰的數據儲存層「清除」(亦即，收集、吸收、和/或儲存)氧並且引導圍繞位元線的電場。
在一些實施方式中，本申請提供了一種電阻式隨機存取記憶體(RRAM)裝置，其包括覆蓋半導體基板的位元線；圍繞位元線的外部側壁和頂表面的數據儲存層；覆蓋數據儲存層的字元線；以及介在字元線和位元線之間的清除層，其中清除層的底表面與位元線的底表面對準，其中清除層的側向厚度小於清除層的垂直厚度。
在一些實施方式中，本申請提供了一種記憶體裝置，其包括覆蓋基板的位元線；覆蓋位元線的字元線；介在字元線和位元線之間的數據儲存層，其中導電細絲選擇性地可形成在介於位元線和字元線之間的數據儲存層之內；以及介在字元線和位元線之間的清除層，其中清除層配置為將導電細絲限制至數據儲存層的上部區域，因此上部區域高於位元線的頂表面，其中清除層的垂直厚度大於清除層的側向厚度，並且其中垂直厚度定義在高於位元線的頂表面。
在一些實施方式中，本申請提供了用於製造記憶體裝置的方法，包括在下部位元線上方沉積上部位元線，其中在介於上部和下部的位元線之間直接形成下部隔離結構；在上部位元線和下部位元線的周圍和上方沉積清除層；在上部位元線、下部位元線、和下部隔離層上方沉積數據儲存層；在上部位元線和下部位元線周圍沉積金屬間介電 (IMD)結構；圖案化金屬間介電結構的一部分；以及在上部位元線上方沉積字元線，使得字元線的底表面低於下部位元線的頂表面。
本揭示內容的一些實施方式提供了一種電阻式隨機存取記憶體(RRAM)裝置，包含：位元線、數據儲存層、字元線、以及清除層。位元線覆蓋半導體基板。數據儲存層圍繞位元線的外部側壁和頂表面。字元線覆蓋數據儲存層。清除層介在字元線和位元線之間，其中清除層的底表面與位元線的底表面對準，其中清除層的側向的厚度小於清除層的垂直的厚度。
在一些實施方式中，其中清除層配置為從數據儲存層收集反應性物質。
在一些實施方式中，其中字元線的底表面在位元線的頂表面之下延伸，並且其中清除層直接設置在介於字元線和數據儲存層之間，使得數據儲存層直接接觸位元線。
在一些實施方式中，其中清除層配置為將介於位元線和字元線之間的最大電場引導至一上部區域，此上部區域定義為在介於位元線的頂表面和字元線的內表面之間。
在一些實施方式中，更包含：外部清除層，其直接地介在數據儲存層和字元線之間，其中外部清除層包含與清除層相同的一材料。
在一些實施方式中，其中外部清除層的頂表面高於清除層的頂表面。
在一些實施方式中，其中位元線和字元線各自 包含鎢，清除層包含鈦氮化物，並且數據儲存層包含鉿氧化物、鈦氧化物、或鉭氧化物。
在一些實施方式中，更包含：隔離結構，其覆蓋位元線，其中數據儲存層和清除層直接地接觸隔離結構的外部側壁。
本揭示內容的一些實施方式提供了一種記憶體裝置，包含：位元線、字元線、數據儲存層、和清除層。位元線覆蓋基板。字元線覆蓋位元線。數據儲存層介在字元線和位元線之間，其中一導電細絲選擇性地可形成在介於位元線和字元線之間的數據儲存層之內。清除層介在字元線和位元線之間，其中清除層配置為將導電細絲限制至數據儲存層的一上部區域，使得此上部區域高於位元線的頂表面，其中清除層的垂直的厚度大於清除層的側向的厚度，並且其中垂直的厚度定義在高於位元線的頂表面。
在一些實施方式中，其中數據儲存層從位元線的底表面延伸至高於位元線的頂表面的一位點。
在一些實施方式中，其中清除層的垂直的厚度是清除層的側向的厚度的至少1.2倍。
在一些實施方式中，其中清除層直接地介在數據儲存層和位元線之間。
在一些實施方式中，更包含：另一個清除層，介在數據儲存層和位元線之間，其中此另一個清除層配置為將導電細絲限制至上部區域。
在一些實施方式中，其中清除層的外部側壁側 向地介於此另一個清除層的外部側壁之間。
在一些實施方式中，更包含：選擇器層，設置在介於字元線和位元線之間，其中選擇器層的最大厚度是數據儲存層的最大厚度的至少兩倍。
在一些實施方式中，其中位元線和字元線包含鎢，並且清除層包含鈦氮化物。
本揭示內容的一些實施方式提供了一種製造記憶體裝置的方法，包含：設置一上部位元線其在一下部位元線的上方，其中一下部隔離結構直接形成在介於此上部位元線和此下部位元線之間；設置清除層其在此上部位元線和此下部位元線的周圍和上方；設置一數據儲存層其在此上部位元線、此下部位元線、和此下部隔離層上方；設置一金屬間介電(IMD)結構其在此上部位元線和此下部位元線的周圍；圖案化此金屬間介電結構的一部分；以及設置一字元線其在此上部位元線的上方，使得此字元線的一底表面低於此下部位元線的一頂表面。
在一些實施方式中，其中形成此上部位元線和此下部位元線包含：形成一下部位元線層其在一基板的上方；形成一下部隔離層其在此下部位元線層的上方；形成一上部位元線層其在此下部隔離層的上方；形成一上部隔離層其在此上部位元線層的上方；執行一移除製程其在此上部和此下部位元線之上與此上部和此下部隔離層之上，從而定義此上部位元線和此下部位元線；以及執行一濕式蝕刻製程以減少此上部隔離層和此下部隔離層的一寬度，從而定義此下 部隔離結構和一上部隔離結構。
在一些實施方式中，其中形成清除層包含：設置一導電的清除劑材料，其經由物理氣相沉積製程；以及執行乾式蝕刻製程以定義這些清除層。
在一些實施方式中，更包含：形成選擇器層，其在上部位元線和下部位元線的周圍，使得選擇器層介在字元線和數據儲存層之間。
以上概述了數個實施方式，以便本領域技術人員可以較佳地理解本揭示內容的各方面。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計和修改的基礎，以實現與在此介紹的實施方式的相同的目的，和/或達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能在不脫離本揭示內容的精神和範圍的情況下，進行各種改變、替換、和變更。
100‧‧‧記憶體裝置
102‧‧‧互連介電結構
104a、104b、104c、104d‧‧‧位元線
106‧‧‧清除層
108‧‧‧數據儲存層
112‧‧‧下部隔離結構
114‧‧‧上部隔離結構
116a‧‧‧字元線
120a、120b、120c、120d‧‧‧記憶體單元
120ur‧‧‧上部區域
124a‧‧‧縱行
Tl‧‧‧側向厚度
Tv‧‧‧垂直厚度

Claims (1)

  1. 一種電阻式隨機存取記憶體(RRAM)裝置，包含：
    一位元線，覆蓋一半導體基板；
    一數據儲存層，圍繞該位元線的外部側壁和一頂表面；
    一字元線，覆蓋該數據儲存層；以及
    一清除層，介在該字元線和該位元線之間，其中該清除層的一底表面與該位元線的一底表面對準，其中該清除層的一側向的厚度小於該清除層的一垂直的厚度。
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