TW202039943A - 磊晶於異質基板之結構及其製備方法 - Google Patents

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Abstract

本發明為一種使用特殊設計的圖案化異質基板，透過兩階段成長法磊晶於異質基板上方，並加入熱循環退火技術，降低層與層間晶格不匹配及熱膨脹係數差異的應力，獲得較佳半導體磊晶層品質，且本發明更可以容易的掌握成長半導體於異質基板上時應力釋放時機，避免半導體磊晶層內部產生裂痕，使半導體磊晶層中間形成無裂痕區。

Description

磊晶於異質基板之結構及其製備方法
本發明係關於一種異質基板之結構及其製備方法，特別是一種磊晶於異質基板之結構及其製備方法。
近年的半導體元件製造技術發展進程中，如何成功將III-V族材料成長於異質基板且獲得高品質磊晶層一直是各界努力的目標。如異質基板中的矽基板具備較佳的機械強度、良好的熱傳導性質之外，同時也因為成本低及可製作大面積等優勢，提供了與III-V族元件整合的契機。
惟在異質基板上成長異質接面砷化鎵(GaAs)材料，面臨材料本質上所存在的晶格常數(Lattice constant)與熱膨脹係數差異。這些差異性在異質界面上引起晶格不匹配(Mismatch)形成磊晶層缺陷，例如常見的磊晶差排(Dislocation)和反晶相區(Anti-phase domain)以及磊晶層龜裂(Crack)等問題，而這些缺陷的存在必然限制III-V族材料與於矽整合與發展。
目前常見用以克服在異質基板上成長III-V材料所產生的缺陷方法:如改變在異質基板上成長砷化鎵參數條件、超晶格緩衝層(Super lattices ; SLs)，以及改變鍺含量之矽鍺緩衝層技術。直接成長法是由於III-V族材料與異質基板的本質條件差異甚遠，非常難以獲得較佳結晶品質及表面型態(Surface morphology)，同時大量缺陷存在於磊晶層內。
而傳統的晶圓接合技術揭示一種晶圓接合(Wafer bonding)技術，其係利用SeS2作為砷化鎵(GaAs)與異質基板間的犧牲層，再利用剝離方式(Lift-off)技術獲得所需之磊晶層材料，然而，該技術成本高且無法獲得大尺寸之規格，且近幾年在LED技術發展過程中，該技術有良率不佳的問題。
使用Si1-xGex漸變方式作為異質基板與磊晶層間緩衝層使用之矽鍺漸變緩衝層之技術，由於GaAs與Ge晶格常數與熱膨脹係數非常接近，因此這項技術備受矚目與期待，但該技術在成長過程需藉由調整組成比例從0逐漸增至100%；因此面臨到厚度通常超過10μm以上，過大的厚度相對提高了製成的困難度及磊晶製程的成本，其中當磊晶層超過臨界厚度時，應力會由界面間的差排進行釋放，當元件差排密度越高則產生缺陷越多，相對非輻射再結合之機率也提高，這不僅也限縮了元件的設計彈性，易影響了元件製作的特性。
雖然將石墨烯做為異質基板與磊晶層間緩衝層之技術解決了上述用矽鍺漸變緩衝層厚度過厚的問題，然而用此方法面臨了兩大考驗：第一個是製程難度提高，石墨烯要又薄又大片當緩衝層；第二個是使用石墨烯製作成本的提高，這跟預期使用異質基板能讓成本降低的初衷相違背。
因此，上述之方法仍存在著高缺陷差排密度、磊晶層臨限厚度之限制、磊晶過程中或結束降溫時造成磊晶層產生Crack問題，亦或是製作成本高的問題產生。這些習知技術在降低差排密度與磊晶層龜裂的效益上其實有限。
依據上述內容可以知道，本發明為提供一種使用特殊設計的圖案化異質基板，透過兩階段成長法磊晶於異質基板上方，並加入熱循環退火技術，降低層與層間晶格不匹配及熱膨脹係數差異的應力，獲得較佳砷化鎵磊晶層品質，且本發明更可以容易的掌握成長砷化鎵於異質基板上時應力釋放時機，並適合發展於多接面太陽電池及III-V族整合矽元件之高功率電子元件領域。
本發明之一目的，在於提供一種圖案化異質基板之製備方法，透過兩階段成長法(Two step growth) 磊晶於圖案化矽(Patterned Si)基板，並結合熱退火循環技術(Thermal cycle annealing；TCA)，獲取高品質砷化鎵緩衝層磊晶層。
針對上述之目的，本發明提供一種磊晶於異質基板之製備方法，其步驟為：形成複數個圖案孔洞於一異質基板上，獲得一圖案化異質基板，其中，該些個圖案孔洞具有複數個圖案尖端；使用一砷化氫氣體至該圖案化異質基板，使該圖案化異質基板上方沉積一砷中止層；使用一半導體材料沉積一半導體成核層至該砷中止層之上；沉積一半導體磊晶層於該半導體成核層上；使用一退火程序使該半導體磊晶層晶格重新排列，利用半導體磊晶層上之該些個圖案孔洞尖端產生複數個裂痕。
本發明提供一實施例，其中該些個圖案孔洞之形狀係選自於菱形、方型或矩形。
本發明提供一實施例，其中形成該半導體材料係選自於三五族半導體、二六族半導體或四六族半導體之其中之一半導體材料。
本發明提供一實施例，其中該再結晶溫度範圍為800℃至900℃
本發明提供一實施例，其中該第一退火程序以及該第二退火程序之溫度為800℃。
本發明提供一實施例，其中於使用一退火程序使該半導體磊晶層晶格重新排列，使該半導體磊晶層上之複數個裂痕沿著該些個圖案孔洞之複數個圖案尖端排列之步驟後，具有一步驟：沉積一半導體緩衝層於該半導體磊晶層上。
針對上述之目的，本發明提供一種磊晶於異質基板之結構，其結構包含：一圖案化異質基板，其包含一異質基板及複數個圖案孔洞，該些個圖案係設置於該異質基板中；一砷中止層，其覆蓋於該圖案化異質基板上；一半導體成核層，其覆蓋於該砷中止層上；以及一半導體磊晶層，其設置於該半導體成核層上，係包含複數個裂痕。
本發明提供一實施例，其中該些個圖案之形狀係選自於菱形、方型或矩形。
本發明提供一實施例，其中該半導體磊晶層上設置一砷化鎵緩衝層。
為使　貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：
在下文中，將藉由圖式來說明本發明之各種實施例來詳細描述本發明。然而本發明之概念可能以許多不同型式來體現，且不應解釋為限於本文中所闡述之例式性實施例。
本發明為使用一種使用特殊設計的圖案化異質基板，搭配熱循環退火之技術，可降低磊晶層與磊晶層間因晶格不匹配且因熱膨脹係數差異而產生的應力，使該應力因熱循環退火而使應力產生的裂痕，沿著圖型尖端釋放應力，將應力有效被導引至磊晶層外緣，使本發明獲得較佳砷化鎵磊晶層品質。
習知用以克服在異質基板上成長III-V材料所產生的缺陷方法，如改變在異質基板上成長砷化鎵參數條件、超晶格緩衝層(Super lattices ; SLs)，以及改變鍺含量之矽鍺緩衝層技術，但這些方法仍分別存在著高缺陷差排密度、磊晶層臨限厚度之限制、磊晶過程中或結束降溫時造成磊晶層產生裂痕問題。
本發明利用特殊圖案使磊晶層與磊晶層間因為晶格不匹配且因熱膨脹係數差異而產生的應力，沿著圖型尖端釋放應力，將應力有效被導引至砷化鎵磊晶層外緣，避免砷化鎵磊晶層內產生裂紋，而形成無裂痕區(Crack free zone)。
首先，請參閱第1圖，其為本發明之圖案化異質基板之製備方法之方法流程圖。
步驟S10：   形成圖案孔洞於異質基板上，獲得圖案化異質基板；
步驟S20：   使用砷化氫氣體至圖案化異質基板，使圖案化異質基板上方沉積砷中止層；
步驟S30：使用半導體材料沉積半導體成核層至砷中止層之上；
步驟S40：形成半導體磊晶層於半導體成核層上；
步驟S50：使用退火程序使半導體磊晶層晶格重新排列，利用半導體磊晶層上之圖案孔洞形成裂痕；以及
步驟S60：沉積半導體緩衝層於半導體磊晶層上。
於步驟S10前，如第1圖所示，其為本發明之圖案化異質基板之製備方法之方法流程圖，形成複數個圖案113於該異質基板11上，獲得一圖案化異質基板10之方式，其中，先將該異質基板11載入鍍膜機，鍍上一層二氧化矽（SiO2）做為蝕刻阻擋層，接著用一黃光微影技術，定義好圖案，最後用蝕刻方式蝕刻出複數個圖案孔洞113，在磊晶前將該圖案化異質基板10浸置於氫氟酸比例1:50(HF:H2O)溶液中2分鐘，取出後以去離子水(D. I. Water)清洗3分鐘，並以氮氣(N2)吹拭異質基板表面並置入N2環境旋乾機內拋乾。
如上所述，該異質基板11係選自於矽、藍寶石、氮化鋁(AlN)/藍寶石，本發明之一較佳實施例使用矽基板，但不以此為限。
其中，該黃光微影技術，可以使用正光阻劑或負光阻劑，若使用正光阻劑進行蝕刻圖案，則蝕刻完成之圖案為凸起於該異質基板11上，若為負光阻劑進行蝕刻圖案，則會產生該些個圖案孔洞113，本發明之蝕刻方式之較佳實施例為負光阻之蝕刻方式，但不以此為限。
該些個圖案孔洞113係選自於菱形、矩形或方型之其中之一，本發明之該些個圖案孔洞113之較佳實施例為菱形，但不以此為限，且該些個圖案孔洞113具有複數個圖案尖端1131，請參考第3圖，如圖所示，其為本發明之圖案化異質基板之製備方法之圖案化示意圖。
接著如步驟S20至步驟S30所述，請參考第4圖，其為本發明之磊晶於異質基板之製備方法之圖案孔洞示意圖，第5圖，其為本發明之磊晶於異質基板之製備方法之一維砷中止層示意圖，以及第6圖，其為本發明之磊晶於異質基板之製備方法之半導體成核層示意圖，其為本發明之圖案化異質基板之製備方法之步驟示意圖，取該圖案化異質基板10進行兩階段成長程序，其係利用一砷化氫25以及一氫氣23形成砷原子中止層111後，調整溫度至850℃進行再結晶反應，以形成一半導體成核層13於該圖案化異質基板10上。
在本實施例中，將上述步驟S10曝光完成之該圖案化異質基板10，置放於一水平式有機金屬化學氣相沉積系統20(MOCVD Horizontal System)之一反應腔體22內，請參考第2圖，其為本發明之圖案化異質基板之製備方法之有機金屬化學氣相沉積系統示意圖，並在該氫氣23的環境下將成長溫度升高至350℃，當生長溫度大於350℃時，導入該砷化氫(AsH3)25至該反應腔體22內與該異質基板11反應，以建構該砷中止層111。
其中，本實施例中所使用的沉積系統其係選自水平式有機金屬化學氣相沉積系統、分子束磊晶(Molecular beam epitaxy, MBE)或液相磊晶(Liquid Phase Epitoxy，LPE)，而本發明之沉積系統之較佳實施例為該水平式有機金屬化學氣相沉積系統20，但不以此為限。該水平式有機金屬化學氣相沉積系統20係透過將載流氣體(Carrier gas)通過一半導體材料27之容器後，將該半導體材料27的飽和蒸氣透過一中央氣體引流結構29帶至該反應腔體22中與其它反應氣體混合，然後在被加熱的該異質基板11上面發生化學反應促成磊晶層成長。
接著，再將該水平式有機金屬化學氣相沉積系統20之溫度升至850℃，同時調整該水平式有機金屬化學氣相沉積系統20之壓力，並利用該氫氣23與該砷化氫25進行混氣預烤(Prebaking)15分鐘，以去除該圖案化異質基板10表面原生氧化層，接著，緩降溫度到420℃至450℃、並調降壓力、且調整該半導體材料27之比例，形成該半導體成核層13，此為兩階段成長程序之步驟，該半導體成核層13之厚度約為30nm，且於該些個圖案孔洞113上方延伸複數個一第一空間133。
其中，該半導體材料27其係選自三五族半導體、二六族半導體或四六族半導體，其中三五族半導體材料由Ⅲ族元素鋁(Al)、鎵(Ga)、銦(In)和V族元素磷(P)、砷(As)、銻(Sb)組成，二六族半導體由Ⅱ族元素鋅(Zn)、鎘(Cd)、汞(Hg)和Ⅵ族元素硫(S)、硒(Se)、碲(Te)形成，四六族半導體利用碳化矽(SiC)和鍺矽合金(Ge-Si)，本發明所使用之該半導體材料27之較佳實施例為三五族半導體，但不以此為限。
接著於步驟S40至步驟S60所示，請參考第7A圖，其為本發明之磊晶於異質基板之製備方法之半導體磊晶層示意圖，形成一半導體磊晶層15於該半導體成核層13上，透過退火程序將溫度提升800℃，使該半導體磊晶層15晶格重新排列。
其中，該半導體磊晶層15包含從該些個第一空間133延伸之複數個第二空間153以及複數個裂痕151。
在本實施例中，將上述步驟S30之成長溫度緩降至650℃並調整一半導體材料27之比例，於該半導體成核層13上形成該半導體磊晶層15，其厚度約0.85μm。
接著利用熱退火程序((Thermal cycle annealing ; TCA)緩降成長溫度至400℃~420℃穩定30秒後，隨即再以每秒約1℃將成長溫度升至800℃穩定5分鐘，使該半導體磊晶層15晶格重新排列，形成該些個裂痕151。而本發明之熱退火程序可執行單次或多次，本發明之較佳實施例之熱退火程序係以兩次進行，但不以此為限。
該熱退火程序使該半導體磊晶層15之晶格重新排列，因此熱退火程序可有效改善該半導體磊晶層15之半高寬，當高溫磊晶完後，該半導體磊晶層15回到低溫狀態，熱膨脹係數差異所造成的該些個裂痕151 (Crack)，其可沿著該些個圖案113延伸的第二空間153之該些個圖案尖端1131釋放應力，使應力能被有效導引釋放於該半導體磊晶層15之外緣，並於該些個裂痕151之間形成一無裂痕區157。
在本實施例中，如第7B圖所示，其為本發明之磊晶於異質基板之製備方法之半導體磊晶層剖視示意圖，圖中清楚呈現磊晶層中該些個圖案孔洞113之位置，該些個圖案孔洞113係由該異質基板11經過曝光而產生，本發明利用在該圖案化異質基板10上沉積該半導體磊晶層15，透過該圖案化異質基板10之引導，使沉積之該半導體磊晶層15亦具有該些個圖案孔洞113。
其中，請參考第9圖，其為本發明之磊晶於異質基板之製備方法之多層磊晶示意圖，如圖所示，更可以製作多層該半導體磊晶層15，並同時執行多次退火程序，使每一層該半導體磊晶層15均沿著該些個圖案113之該些個圖案尖端1131形成該些個裂痕151，產生完整的該半導體磊晶層15之結晶。
接著，在本實施例中，如步驟S60，請參考第8圖，其為本發明之磊晶於異質基板之製備方法之半導體緩衝層示意圖，如圖所示，緩降成長溫度至650℃、並調整壓力、調控該半導體材料27比例，使一半導體緩衝層19形成於該半導體磊晶層15之上，該半導體緩衝層19之厚度約在1.5μm，完成該半導體緩衝層19之步驟後，即完成所有磊晶步驟，並將成長溫度緩降至室溫。
當完成完整之該半導體磊晶層15後，請參考第10圖，其為本發明之磊晶於異質基板之製備方法之應用示意圖，如圖所示，當完成該半導體磊晶層15後，在該半導體緩衝層19上方，更可製備一光電元件17，進行後續處理使用。
本發明以氫氣進行升溫退火方式促使砷化鎵發生再結晶，而逐漸減少了表面上島核的密集度，並促使島核合併形成較大島核，有助於在核心的水平和垂直兩個方向成長單晶半導體緩衝層，且於該反應腔體22內以該氫氣23進行熱退火程序，其目的除了可抑制該半導體磊晶層15與基板之間晶格常數不匹配，並且藉由高低溫循環退火，可使得晶體獲得重新排列而獲得較佳磊晶品質，亦可避免磊晶層內部產生裂紋，而在中間形成該無裂痕區157(Crack free zone)。
以上所述之實施例，本發明之方法，其以一種圖案化異質基板技術，透過兩階段成長法磊晶於異質基板上方，再結合熱循環退火方法磊晶成長砷化鎵，利用熱循環退火方式使磊晶層熱膨脹係數差異與晶格不匹配所產生的應力，透過圖型尖端釋放壓力，使砷化鎵磊晶層不易產生龜裂，獲得高品質砷化鎵磊晶層。
惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10:圖案化異質基板 11:異質基板 111:砷中止層 113:圖案孔洞 1131:圖案尖端 13:半導體成核層 133:第一空間 15:半導體磊晶層 151:裂痕 153:第二空間 157:無裂痕區 17:光電元件 19:半導體緩衝層 20:水平式有機金屬化學氣相沉積系統 22:反應腔體 23:氫氣 25:砷化氫 27:半導體材料 29:中央氣體引流結構 S10:形成圖案於異質基板上，獲得圖案化異質基板 S20:導入砷化氫氣體至圖案化異質基板，使圖案化異質基板上方沉積砷中止層 S30:導入半導體材料至砷中止層，沉積磊晶層成核層 S40:形成半導體磊晶層於半導體成核層上 S50:使用退火程序使半導體磊晶層晶格重新排列，利用半導體磊晶層上之圖案孔洞形成裂痕 S60:沉積半導體緩衝層於半導體磊晶層上
第1圖：其為本發明之磊晶於異質基板之製備方法之方法流程圖； 第2圖：其為本發明之磊晶於異質基板之製備方法之有機金屬化學氣相沉積系統示意圖； 第3圖：其為本發明之磊晶於異質基板之製備方法之圖案化示意圖； 第4圖：其為本發明之磊晶於異質基板之製備方法之圖案孔洞示意圖； 第5圖：其為本發明之磊晶於異質基板之製備方法之砷中止層示意圖； 第6圖：其為本發明之磊晶於異質基板之製備方法之半導體成核層示意圖； 第7A圖：其為本發明之磊晶於異質基板之製備方法之半導體磊晶層示意圖； 第7B圖：其為本發明之磊晶於異質基板之製備方法之半導體磊晶層剖視示意圖； 第8圖：其為本發明之磊晶於異質基板之製備方法之半導體緩衝層示意圖； 第9圖：其為本發明之磊晶於異質基板之製備方法之多層磊晶示意圖；以及 第10圖：其為本發明之磊晶於異質基板之製備方法之應用示意圖。
S10:形成圖案孔洞於異質基板上，獲得圖案化異質基板
S20:使用砷化氫氣體至圖案化異質基板，使圖案化異質基板上方沉積砷中止層
S30:使用半導體材料沉積半導體成核層至砷中止層之上
S40:沉積半導體磊晶層於半導體成核層上
S50:使用退火程序使半導體磊晶層晶格重新排列，利用半導體磊晶層上之圖案孔洞形成裂痕
S60:形成半導體緩衝層於半導體磊晶層上

Claims (9)

  1. 一種磊晶於異質基板之製備方法，其步驟為： 形成複數個圖案孔洞於一異質基板上，獲得一圖案化異質基板，其中，該些個圖案孔洞具有複數個圖案尖端； 使用一砷化氫氣體至該圖案化異質基板，使該圖案化異質基板上方沉積一砷中止層； 使用一半導體材料沉積一半導體成核層至該砷中止層之上； 沉積一半導體磊晶層於該半導體成核層上；以及 使用一退火程序使該半導體磊晶層晶格重新排列，利用該半導體磊晶層上之該些個圖案孔洞尖端形成複數個裂痕。
  2. 如申請項1所述之磊晶於異質基板之製備方法，其中該些個圖案 之形狀係選自於菱形、方型或矩形。
  3. 如申請項1所述之磊晶於異質基板之製備方法，其中形成該半導 體材料係選自於三五族半導體、二六族半導體或四六族半導體之 其中之一半導體材料。
  4. 如申請項1所述之磊晶於異質基板之製備方法，其中該再結晶溫 度範圍為800℃至900℃。
  5. 如申請項1所述之磊晶於異質基板之製備方法，其中該退火程序 之溫度為800℃。
  6. 如申請項1所述之磊晶於異質基板之製備方法，其中於使用一退 火程序使該半導體磊晶層晶格重新排列，使該半導體磊晶層上之 複數個裂痕沿著該些個圖案孔洞之複數個圖案尖端排列之步驟 後，具有一步驟： 沉積一半導體緩衝層於該半導體磊晶層上。
  7. 一種磊晶於異質基板之結構，其結構包含： 一圖案化異質基板，其包含一異質基板及複數個圖案孔洞，該些 個圖案孔洞係設置於該異質基板中； 一砷中止層，其覆蓋於該圖案化異質基板上； 一半導體成核層，其覆蓋於該砷中止層上；以及 一半導體磊晶層，其設置於該半導體成核層上，其係包含複數個 裂痕。
  8. 如申請項7所述之磊晶於異質基板之結構，其中該些個圖案之形 狀係選自於菱形、方型或矩形。
  9. 如申請項7所述之磊晶於異質基板之結構，其中該半導體磊晶層 上設置一半導體緩衝層。
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
CN115287761A (zh) * 2022-08-04 2022-11-04 顾赢速科技(合肥)有限公司 碳化硅晶体生长的热应力工艺及其装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806418B (zh) * 2022-02-09 2023-06-21 國家中山科學研究院 雙重磊晶的金氧半場效電晶體製作方法
CN117995693A (zh) * 2022-11-03 2024-05-07 华为技术有限公司 异质键合结构及其制备方法、电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6699760B2 (en) * 2002-06-25 2004-03-02 Lucent Technologies, Inc. Method for growing layers of group III-nitride semiconductor having electrically passivated threading defects
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
TWI562195B (en) * 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
CN102651438B (zh) * 2011-02-28 2015-05-13 比亚迪股份有限公司 衬底、该衬底的制备方法及具有该衬底的芯片
CN105023962B (zh) * 2015-07-30 2017-03-08 华南理工大学 一种生长在Si衬底上的GaAs薄膜及其制备方法
CN106435721A (zh) * 2016-09-22 2017-02-22 东莞市联洲知识产权运营管理有限公司 一种GaAs/Si外延材料制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115287761A (zh) * 2022-08-04 2022-11-04 顾赢速科技(合肥)有限公司 碳化硅晶体生长的热应力工艺及其装置

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