TW202038559A - 疊接複合開關之迴轉率控制 - Google Patents

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Abstract

本文提供一種高電壓(HV)複合開關，可包括耦合電路系統，其有助於提供較佳之迴轉率(dV/dt)控制，藉此於切換期間限制可能導致非所望EMI之電磁能輻射。再者，當複合開關於「on」狀態時，透過可控順向偏置「常態on」JFET，可改善效率及on狀態電阻。於此種on狀態，JFET之溫度可受監測，諸如透過監測JFET之閘極-源極接面電壓或閘極電流來達成。此溫度資訊可用於控制或其他用途。

Description

疊接複合開關之迴轉率控制
本文大體關於但不限於電子電路，且更具體而言但不限於用於疊接複合開關運作之裝置、電路系統及方法，諸如可包括迴轉率控制，其包括需要電磁相容性(EMC)之高電壓(HV)切換應用。
場效電晶體(FET)或其他電晶體可用作開關，其可極快速地過渡於「off」狀態與「on」狀態之間，其中，「off」狀態為儘管電壓施加並跨越其傳導端，僅極少電流流經電晶體裝置之狀態，「on」狀態為儘管電流仍可於此種電晶體傳導端之間流經電晶體，但跨越此種電晶體傳導端間之電壓可因所望而為極小的。用於運作電晶體之此切換特性可透過選擇施加於電晶體控制端（例如，FET閘極端）之合適電壓來控制，而FET之傳導端，如FET之汲極端與源極端，負責執行切換操作，此切換操作提供理想之電性傳導「on」狀態及電性不傳導之「off」狀態。
電晶體可用作開關，其可於「on」與「off」狀態之間快速地切換，例如，使用切換模式電源轉換器以用於電功率轉換，或用於電動馬達控制。為了某些高功率傳遞應用，使用高電壓開關為所需的，其應可於「off」狀態傳導極小之電流，儘管較大電壓經施加跨越電晶體傳導端（例如，FET汲極端與源極端），並於「on」狀態且極小電壓降跨越傳導端時，傳導較大電流。
為了實現本發明之目標，用於創造疊接複合開關之一個方法由兩個串聯之開關組成：經設計以達成較大「off」狀態電壓及較大「on」狀態電流之常態「on」高電壓電晶體(HVT)，及經設計以於其「off」與「on」狀態之間整流HVT之常態「off」低電壓電晶體(LVT)。此等兩電晶體可由相異材料建構：HVT由寬能隙(WBG)半導體如氮化鎵(GaN)或碳化矽(SiC)組成，而LVT由較低成本材料如矽(Si)組成。
然而，此種疊接複合開關於「on」與「off」狀態間之切換通常具有極端快速之過渡。此等快速過渡亦稱為高迴轉率，可導致非所望之電磁干擾(EMI)，或是於馬達驅動之情況下，損壞馬達繞組線圈電線間之絕緣效果。
本發明人體會到，於許多切換應用尤其於高電壓切換應用中，存在一個問題，其中，極快速地切換至少一電晶體為非所望的，例如，為了執行電功率轉換時。舉例而言，為了傳遞高功率，使用高電壓電晶體開關為必需的，於「off」狀態時，僅管施加跨越開關傳導端（例如，FET之汲極端與源極端）的為較大電壓，其可於開關傳導端之間傳遞零電流。
然而，如同本發明人之認知，過於快速之切換可導致自電路發散出電磁能，其可造成電磁干擾(EMI)，並可能因此違反政府對於電磁放射之規範。詳言之，於其「on」與「off」狀態之過渡期間，改變跨越切換裝置傳導端（如，汲極與源極）之電壓(Vds )可導致流經寄生電路電容之位移電流。此位移電流接著透過電路中類似微型版本天線之物理結構轉換為EMI。此位移電流量正比於切換節點電壓相對時間（dV/dt或「迴轉率」）改變之比率。因此，如同發明人之認知，於某些應用，控制dV/dt具有意義，其藉此於切換期間降低位移電流，因此有助於降低EMI。於其他應用如電動馬達之控制中，控制dV/dt或限制切換之迴轉率可助於保護馬達繞組之間之絕緣。
於一切換方法中，增強模式（例如，於缺乏正控制電壓施加時常態「off」）金屬-氧化物-半導體FET(MOSFET)或其他FET或其他電晶體開關可經使用，例如，使用驅動器電路以驅動MOSFET之閘極控制端。（應注意：本文認知之MOSFET不需具有「金屬」閘極，例如，多晶矽或其他之閘極可旨在包括於MOSFET內，如技術領域之習知技藝者所知，相似地，MOSFET不需具有鄰近閘極之「氧化物」絕緣體，例如，氮化矽或其他閘極絕緣體可旨在包括於MOSFET內，如技術領域之習知技藝者所知）。以反相器電路或其他閘極驅動器電路驅動MOSFET時，於此種FET汲極端之部分dV/dt控制可透過FET之汲極至閘極電容(Cdg )自然獲得。此汲極至閘極電容Cdg 可視為內源「米勒」電容，並且，當FET汲極端之汲極電壓改變時，例如，於FET由「off」切換至「on」或由「on」切換至「off」期間，其可於FET閘極形成位移電流，如下方詳述。閘極驅動器電路可經設計為「電流受限」，藉此限制提供用於容納FET米勒電容Cdg 充電或放電之電流總量，其可提供一部分之迴轉率(dV/dt)控制，因此有助將EMI限制於可接受程度內。
然而，如同本發明人之認知，添加其他電晶體（「疊接」電晶體），並與切換電晶體串聯以形成「複合開關」為所望的，相較於使用單一電晶體作為切換，當複合開關為「off」時，其可承受（耐受）較大之汲極電壓；此雙電晶體之複合開關可包括切換低電壓電晶體(LVT)及疊接高電壓電晶體(HVT)。工業上存在許多此種高電壓(HV)切換之應用，例如，包括電動汽車之馬達控制。但如同本發明人之認知，於複合開關內包括疊接電晶體可將HVT之米勒電容Cdg 與驅動器電流隔離，驅動器電流由驅動複合開關內切換電晶體之閘極驅動器電路提供，使得不具本發明技術時，複合開關之迴轉率(dV/dt)可能不受良好控制，且可能發散多於所望之電磁能，導致以政府規範或特定應用需求觀點而言無法接受之EMI問題。
為了解決此等問題及其他問題，本發明人認識到，經提供具有額外電路系統之複合開關有助於提供複合開關之較佳迴轉率(dV/dt)控制，藉此於切換期間限制電磁能之發散，以降低EMI，並可於電動馬達應用或其類似應用中有助於保護馬達繞組。額外之迴轉率控制電路系統可經設置以提供用於複合開關「on」至「off」過渡或「off」至「on」過渡之僅一者或兩者之迴轉率控制，如本文進一步論述。迴轉率控制電路系統可包括二極體或電晶體耦合，且可包括形成複合開關之疊接及切換電晶體裝置之獨立控制。迴轉率控制電路系統可經設置以控制複合開關（或其他寬能隙半導體疊接開關）之耗盡模式（例如，常態「on」）接面場效電晶體(JFET)或其他FET或其他疊接電晶體，諸如，當複合開關為「off」時，其於某些HV應用中有助於提供高隔絕電壓。
本發明人亦進一步認識到，當複合開關於「on」狀態時，透過可控順向偏置「常態on」HVT，可改善效率及on狀態電阻。詳言之，透過於其「on」狀態正驅動HVT之閘極，其電阻可經降低，且其飽和電流可經提升。於HVT為接面場效電晶體(JFET)之情況下，於此種on狀態，JFET之溫度可受監測，例如透過監測JFET之閘極-源極接面電壓或閘極電流。此溫度資訊可用於控制、效率最佳化、故障監測或其他用途。
此概述意欲提供本專利申請案之主題概念。其並不意欲提供本發明之限制性或窮舉解釋。詳細之論述經包括以提供本專利申請案進一步之資訊。
本發明人體會到，經提供具有額外電路系統之高電壓(HV)複合開關有助於提供複合開關之較佳迴轉率(dV/dt)控制，藉此於切換期間限制可能導致非所望EMI之電磁能輻射。額外之迴轉率控制電路系統可經設置以提供僅用於複合開關「on」至「off」過渡或「off」至「on」過渡之其一者、或用於該兩過渡之迴轉率控制，如本文後續所述。迴轉率控制電路系統可包括二極體或電晶體耦合，且可包括形成複合開關之疊接及切換電晶體之獨立控制。迴轉率控制電路系統可經設置以控制複合開關（或其他寬能隙半導體疊接開關）之耗盡模式（即，常態「on」）接面場效電晶體(JFET)、或其他FET、或其他疊接電晶體，諸如可有助於某些HV應用，以於複合開關為「off」時提供較高之隔絕電壓。
再者，當複合開關於「on」狀態時，透過可控順向偏置「常態on」JFET，可改善效率及on狀態電阻。於此on狀態，JFET之溫度可經監測，諸如透過監測JFET之閘極-源極接面電壓或閘極電流。此溫度資訊可用於控制或其他用途。
控制疊接複合開關迴轉率
為供比較，圖1A描繪相對於複合開關之單一電晶體切換方法100之實例。於圖1A，增強模式（常態「off」）切換FET 102可包括控制端或閘極端，且可包括第一及第二傳導端。切換傳導端可包括連接至節點106以待切換之汲極端，及連接至接地面或其他參考節點之源極端，如圖1A所示。切換FET 102可使其閘極端G受驅動器電路104驅動。舉例而言，驅動器電路104可包括反相器電路、非反相緩衝電路、或其類似物。切換電晶體之閘極-汲極電容Cdg 明確地描繪於圖1A，然而，Cdg 不必為獨立之電容器，其可為切換FET 102自身固有之閘極-汲極電容。
於圖1A之實例，當切換FET 102時，可自然獲得欲切換之節點106之迴轉率dV/dt控制。當於節點106之FET 102汲極處的電壓隨著FET 102源極處之穩定接地面或其他參考電壓而改變時，FET 102之Cdg 於FET 102之閘極形成位移電流。於切換期間，此位移電流可透過閘極驅動器電路104提供。閘極驅動器電路104可經設置為「電流受限」，藉此具有受良好控制及電流受限之驅動能力，例如可透過選擇用於上拉FET或下拉FET或此等兩者之特定製程跨導之合適寬度/長度尺寸來達成，其中，此等FET經耦合至驅動器電路104之輸出及切換FET 102之閘極端。當閘極驅動器電路104為電流受限時，於切換FET 102節點106處之汲極的dV/dt迴轉率可直接受電流控制，如： dV/dt = Igate /Cdg 等式1 其是因「米勒回饋」現象。
圖1B描繪相對於複合開關之單一電晶體切換方法150之另一實例。於圖1B之實例中，電阻可經添加於驅動器104與FET 102之閘極G之間，以控制電流。於圖1B之實例中，驅動器104之流入電流受限於置於驅動器104輸出與FET 102閘極G之間之電阻Ron 。驅動器104之流出電流受限於Ron 及Roff 之並聯組合。於圖1B之實例中，二極體Doff 與Roff 串聯，且此Doff 及Roff 之串聯組合與電阻Ron並聯。二極體Doff 執行FET 102閘極G由高至低之部分切換，且透過Roff 提供並聯路徑，使得相較於驅動器104之流入電流，驅動器104之流出電流可受限於較小電阻（與Roff 並聯之Ron ），流入電流僅受限於Ron ，因為當FET 102之閘極G由低至高切換時，二極體Doff 為off。因此，於圖1B之實例中，閘極驅動器電路104之電流及節點106之dV/dt可受電阻Ron 及Roff 以及切換FET 102之「米勒平台」控制，且切換FET 102之「米勒平台」因於切換FET 102之汲極與閘極間之Cdg 米勒回饋而產生。於圖1B之實例中，節點106之正dV/dt及節點106之負dV/dt不必為相同數值，如上述論述，因為流入電流及流出電流之不同數值由Ron 及由Ron 與Roff 之並聯組合建立。
圖2描繪切換方法200之實例，其可包括複合開關201。複合開關可包括增強模式（常態「off」）低電壓電晶體(LVT)，如切換FET 202或其他電晶體（例如，雙極性、場效、或其類似物），其串聯於疊接高電壓電晶體(HVT)，如疊接耗盡模式（常態「on」）JFET 203或其他疊接電晶體（例如，MOSFET、HEMT、或其他場效電晶體、或其他電晶體、或其類似物）。耗盡模式JFET 203或其他類型耗盡模式HVT可助於改善複合開關之隔絕電壓，即，當由202及203形成之複合開關於「off」狀態時，於切換節點206與耦合至切換FET 202源極之接地面或參考節點之間之電壓量。耗盡模式疊接JFET 203可使用與切換FET 202類型相異之半導體製造。舉例而言，耗盡模式疊接JFET 204可包括寬能隙半導體材料以助於改善跨越耗盡模式疊接JFET 203及跨越複合開關201之隔絕電壓。舉例而言，JFET 203之此種寬能隙半導體材料可包括複合半導體，如GaN或SiC。寬能隙半導體JFET已可作為耗盡模式裝置使用，然而，儘管本文強調JFET，亦可使用其他類型之電晶體。
如圖2所示之實例，建構複合電晶體開關（「複合開關」）201為所望的，諸如使用低電壓增強模式（常態「off」）切換FET 202(LVT)，其與高電壓常態on之JEFT 203或其他高電壓FET(HVT)或其他HVT串聯。於其off狀態，JFET 203可承受較大電壓，但因其為常態on（例如，其需負閘極-源極電壓以關閉），常態off增強模式MOSFET切換FET 202經包括與JFET 203之源極串聯。
若FET 202透過於其閘極G之零電壓而關閉，則FET 202之汲極於節點208充電至關閉JFET 203所需之（正）電壓，此導致JFET 203經歷負閘極-源極電壓。如上所述，此FET 202及JFET 203之串聯疊接配置有助於允許各裝置根據其特定需求選擇或設置而使用相異之半導體材料。然而，JFET 203之汲極至閘極電荷於FET 202之源極端直接分流至複合電晶體201之源極（透過將JFET 203之閘極連接至FET 202之源極，如圖2所示），而非反饋回至FET 202之閘極G，其連接至閘極驅動器電路104之輸出。因此，於圖2之實例中，JFET 203可視為於節點208使FET 202之閘極G不受FET 202之汲極處的汲極電壓影響。因此，圖2所示之FET 202（及複合電晶體201）並未經歷來自其切換節點206至閘極節點G之米勒回饋。即使透過驅動器電路104提供之閘極電流受到控制，此仍可導致切換節點206之較大且控制欠佳之dV/dt，並導致EMI。
圖3A描繪切換方法300之實例，例如，其可包括複合開關201，其中JFET 203之閘極電性連接至FET 202之閘極G，而非FET 202之源極，如圖2之實例所示。圖3A所示之切換方法300有助於解決上述圖2論述之切換方法200之某些問題。如圖3A所示，於切換期間，JFET 203之Cgd 充電或放電藉由驅動FET 202之閘極驅動器104提供，其可制衡於圖1A所述之米勒回饋特性，藉此控制切換節點206之迴轉率dV/dt。如上述圖1A之論述，JFET 203汲極節點206之dV/dt於圖3A之實例中受限於相同之閘極驅動電流，此閘極驅動電流來自驅動器電路104之輸出並對FET 202之閘極G充電。然而，於圖3A之實例中，當FET 202為on時（當將FET 202之閘極G驅動至正電壓時），耗盡模式JFET 203之閘極-源極接面二極體開啟，並導通於JFET 203閘極與源極之間之電流。此具有兩個非所望之影響。第一，其可產生較大量之電流消耗及功率浪費。第二，其可使閘極驅動器電路104無法完全正向驅動FET 202之閘極G（例如，上側電源供應電壓經提供以啟動驅動器電路104），相較於FET 202之節點G處的電壓未受限之狀況，其造成FET 202具有較高之「on」電阻。因為此等非所望之影響，圖3A之方法可能無助於此等應用。
圖3B描繪切換方法350之實例，其近似於圖3A所示之實例，但應理解，其較佳地具有由閘極驅動器電路104提供之JFET 203之Cdg ，且允許於FET 202閘極節點G及JFET 203閘極之間之電壓差異。此電壓差異可由包括耦合電路系統提供，例如，耦合電路系統於驅動器電路104之輸出與JFET 203之閘極之間，其可提供補償電壓（於圖3B以電壓源Vgg 表示）。如圖3B所示，補償電壓Vgg 顯現於FET 202之閘極G與JFET 203之閘極之間。
若補償電壓Vgg 夠大，則FET 202之閘極G可受完全正向驅動，並維持於JFET 203之閘極處之足夠低之電壓，以於複合開關201之「on」狀態時避免啟動耗盡模式JFET之閘極-源極接面，避免過多之電流消耗及功率消耗，且於圖3B所示之複合開關201於「on」狀態時，使FET 202之閘極G帶有足夠正電以獲得FET 202之低「on」電阻。再者，於圖3B之實例中，JFET 203之米勒回饋使節點206之迴轉率dV/dt因電流受限驅動器電路104提供之閘極驅動電流而受良好控制，其有助於降低EMI，並不導致上述圖3A論述之非所望特性。為了產生補償電壓Vgg ，可使用至少一二極體、電晶體或開關，如本文下方進一步所述。補償電壓Vgg 不必為定值──如圖3B所示之複合開關201於「on」狀態需具有補償電壓Vgg ，以避免啟動耗盡模式JFET 203之閘極-源極接面，但如圖3B所示之複合開關201於「off」狀態可提供相異或零補償電壓Vgg 。其他實例及論述提供於下方，包括於複合開關「on」與「off」狀態之間具有相異補償電壓之實例，諸如透過於驅動器電路104之輸出及FET 202或JFET 203之一者或兩者間之耦合電路系統之合適組態來達成。
圖4A描繪切換方法400之實例，其可使用複合開關201，其中，耦合電路系統可包括第一二極體Doff ，其陽極電性連接或耦合至JFET 203之閘極，且其陰極耦合至FET 202之閘極G及驅動器電路104之輸出。耦合電路系統可進一步包括第二二極體Don ，其陽極耦合至FET 202之源極，且其陰極耦合至JFET 203之閘極。Doff 或Don 之一者或兩者可包括串聯之至少一二極體，藉此產生所需量之補償電壓Vgg 。於圖4A之切換方法400中，僅於複合開關201之關閉期間具有於切換節點206之受控dV/dt，其透過電流受限閘極驅動器104達成，且複合開關201之開啟於切換節點206處並未具有受控dV/dt。
於圖4A，當複合開關201關閉時，Doff 變為受順向偏置並開啟以將JFET 203之閘極及Cdg 耦合至電流受限電流驅動器電路104之輸出，其透過電流受限驅動器電路104對Cdg 放電以提供節點206之受限迴轉率，且Don 受反向偏置並於此切換過渡期間維持關閉。
於圖4A，當複合開關201開啟時，Doff 受反向偏置，且JFET 203之閘極與驅動器電路之輸出分離。於此切換過渡期間，JFET 203之閘極耦合至FET 202之源極，其連接至接地面或其他參考節點，使得JFET 203之Cdg 透過Don 自接地面或其他參考節點充電，而非透過電流受限驅動器電路104充電。
圖4B描繪切換方法420之實例，其可使用複合開關201，其中，耦合電路系統可包括第一二極體Doff ，其陽極電性連接或耦合至JFET 203之閘極，且其陰極耦合至FET 202之源極，而非連接至驅動器電路104之輸出。耦合電路系統可進一步包括第二二極體Don ，其陽極耦合至FET 202之閘極G及驅動器電路104之輸出，且其陰極耦合至JFET 203之閘極，例如透過補償電壓產生器Vgg ，例如可於實例中包括至少一二極體。Doff 或Don 之一者或兩者可包括串聯之至少一二極體，藉此產生所需量之電壓降。於圖4B之切換方法420中，僅於複合開關201之開啟期間具有於切換節點206之受控dV/dt，其透過電流受限閘極驅動器104達成，並且複合開關201之關閉期間於切換節點206並未具有受控dV/dt。
於圖4B，當複合開關201開啟時，Don 變為受順向偏置並開啟以將JFET 203之閘極耦合至電流受限電流驅動器電路104之輸出，以對JFET 203之Cdg 放電，其透過電流受限驅動器電路104提供節點206之受限迴轉率，且Doff 受反向偏置並於此切換過渡期間維持關閉。
於圖4B，當複合開關201關閉時，Don 受反向偏置，且JFET 203之閘極與驅動器電路104之輸出分離。於此切換過渡期間，JFET 203之閘極透過順向偏置之Doff 耦合至FET 202之源極，其連接至接地面或其他參考節點，使得JFET 203之Cdg 透過Doff 自接地面或其他參考節點充電，而非透過電流受限電流驅動器電路104充電。
圖4C描繪切換方法450之實例，其可使用複合開關201，其中，耦合電路系統可包括第一二極體Doff ，其陽極電性連接或耦合至JFET 203之閘極，且其陰極耦合至FET 202之閘極及驅動器電路104之輸出。耦合電路系統可進一步包括第二二極體Don，其陽極耦合至FET 202之閘極G及驅動器電路104之輸出，且其陰極透過補償電壓產生器Vgg 耦合至JFET 203之閘極，諸如可於實例中包括至少一二極體。Doff 或Don 之一者或兩者可包括串聯之至少一二極體，藉此產生所需量之電壓降。於圖4C之切換方法450中，複合開關201之開啟及關閉期間，於切換節點206皆具有受電流受限閘極驅動器104控制之dV/dt。
於圖4C，當複合開關201開啟時，Don 變為受順向偏置並開啟以將JFET 203之閘極耦合至電流受限電流驅動器電路104之輸出，以對JFET 203之Cdg 放電，於此切換過渡期間透過電流受限驅動器電路104提供節點206之受限迴轉率，並且Doff 受反向偏置並於此切換過渡期間維持關閉。
於圖4C，當複合開關201關閉時，Don 受反向偏置，而Doff 受順向偏置，使得JFET 203之閘極透過順向偏置之Doff 耦合至驅動器電路104之輸出，且JFET 203之Cdg 透過順向偏置之Doff 自電流受限電流驅動器電路104充電，從而於此切換過渡期間限制節點206之迴轉率。
如上所述，當複合開關201為「on」時，可選擇或建立補償電壓Vgg 之總量，以抑制耗盡模式JFET 203之閘極-源極二極體之開啟，否則其可耗用過多功率，且無法獲得FET 202（即，複合開關201）之低「on」電阻。
圖5描繪切換方法500之實例，其中，耦合電路系統可包括至少一電晶體，此至少一電晶體為外加於圖4A、圖4B或圖4C之實例中所示之至少一二極體，或為其等之替代物。於圖5之實例中，二極體Doff 之陽極耦合至JFET 203之閘極，且其陰極耦合至驅動器電路104之輸出及FET 202之閘極G，其配置近似於圖4A及圖4C所示之方式，諸如於複合開關201關閉時，透過電流受限驅動器電路104提供節點206之迴轉率dV/dt控制。如NPN雙極性接面電晶體(BJT)之電晶體Qon 可取代圖4C所示之二極體Don ，諸如以其射極耦合至JFET 203之閘極，其集極耦合至驅動器電路104之輸出及FET 202之閘極G，且其基極耦合至FET 202之源極，即，進而可耦合至接地面或其他參考節點，如圖5所示。
於圖5之實例中，僅於JFET 203之閘極電壓低於FET 202之源極電壓時，JFET 203之閘極透過BJT Qon 耦合至FET 202之閘極G，其受控於耦合至FET 202源極之BJT Qon 基極。此使FET 202之閘極G受完全正向驅動，而不於複合開關201之「on」狀態啟動耗盡模式JFET 203之閘極-源極二極體，且BJT Qon 自動承受所需之電壓。
圖5所示實例之變化可包括於Qon 使用MOSFET或BJT或其他類型之電晶體，並使用程式化或其他特定之電壓甚至可經調整之電壓來驅動Qon 之控制端（例如，閘極或基極）。於一變化中，二極體Doff 可由合適之電晶體置換，其為近似於圖5所示以Qon 置換Don 之方式。於額外或替代之變化中，單一BJT或FET或其他電晶體可經使用以同時扮演開啟二極體及關閉二極體之角色，例如透過提供JFET 203之可選耦合至電流受限驅動器電路104以提供JFET 203之Cdg 之所需充電或放電，及切換節點206之所需受控迴轉率dV/dt來達成。此有助於抑制EMI，如本文所述。於一額外變化中，耦合至驅動器104之JFET 203閘極電流分量可經調整，諸如透過降低耦合電晶體Qon 之電流增益(β)，無論是使用半導體處理技術，或是利用近似於相關領域現有之「電流鏡」類型電路技術並使用複數電晶體合成具有所望β之電晶體。β之降低造成JFET 203之較大部分閘極電流由耦合電晶體Qon 之基極電流提供，而非由驅動器電路104提供。降低β之電晶體可使用雙極性接面電晶體、FET或其他電晶體類型合成。
圖6描繪切換方法600之實例，其中，耦合電路系統可包括耦合電晶體，如耦合FET 625，其傳導端可位於JFET 203之閘極與MOSFET驅動器電路104A之輸出之間，亦可連接至FET 202之閘極G。獨立之JFET驅動器電路104B可經包括，以於複合開關201之「on」及「off」狀態驅動JFET 203之閘極至各別所需電壓。獨立之JFET驅動器電路104B可由一電源供應器提供功率，此電源供應器異於（例如，上側供應軌之電壓較高、或電壓較低）提供功率至MOSFET驅動器電路104A之電源供應器。驅動器電路104A-B之一者或兩者可為電流受限，例如透過合適地選擇驅動器電路104A-B之一者或兩者內輸出上拉或下拉電晶體之一者或兩者來達成。舉例而言，JFET驅動器電路104B可包括輸出上拉電晶體，其尺寸為電流受限，使得其於JFET 203閘極之輸出電壓呈現JFET 203容許之任意特定電壓。
於圖6所示之複合開關201由「on」至「off」或由「off」至「on」所需切換過渡之一者或兩者期間，耦合FET 625僅需為「頻閃」或近似地短暫開啟，並且，於複合開關201完成過渡並進入之「on」或「off」狀態之一者或兩者後，FET 625不需維持於on。提供至耦合FET 625閘極端之電壓不必受限於上側或下側電源供應軌（例如，VDD 、VSS ）範圍內，此等供應軌經使用以供應MOSFET驅動器電路104A。舉例而言，於切換過渡期間若有需要時，耦合FET 626可為頻閃，或受超過VDD 之供應電壓驅動。於高電壓複合開關中，此可調整於FET 202及JFET 203之各別閘極之間之補償電壓量Vgg 。若額外或替代性地需要使用耦合電晶體625以將JFET 203閘極電流之所需分量耦合至FET 202之閘極，例如，於切換過渡之選定一者或兩者期間，電流增益(β)可透過使用雙極性接面電晶體(BJT)或電流鏡電路技術來調整，以合成經降低β之電晶體，如上述圖5之論述。
舉例而言，複合開關201維持於「on」或「off」狀態時，若必要時，此可使節點206之迴轉率受限於電流受限MOSFET驅動器電路104A，但可使JFET於切換過渡後受自身之JFET驅動器電路104B偏置。舉例而言，於複合開關之「on」狀態期間，相較於FET 203源極之電壓，此允許JFET 203之閘極受更大正向電壓驅動，藉此有助於降低JFET 203之通道電阻，並增加其傳導性。於切換過渡結束後，可停止使用耦合電晶體625，從而使驅動器104A完整地增強FET 202，且不需額外電流流入JFET 203之閘極。因此，FET 202可受完整增強，且未造成較高之「on」電阻。
驅動器104B可接著允許驅動JFET 203之閘極，其獨立於FET 202閘極處之電壓。JFET 203閘極帶些許正電為所望的，藉此增加或最大化JFET 203之傳導性，但未以強烈電流驅動，其將因閘極二極體傳導而導致額外之功率喪失。驅動器104B可經設置以提供受限電流，從而於增加或最大化JFET 203傳導性時避免額外之功率喪失。
如上所述，用於提供耦合電路系統之不同技術，例如有助於合適控制複合開關之高電壓電晶體(HVT)及低電壓電晶體(LVT)之技術，可有助於提供優勢，例如可包括具有切換節點良好控制迴轉率之高電壓切換程序，藉此抑制或限制可能自電路發散之EMI，其可能受政府規範或特定應用需求而經排除。
根據本技術之說明性實例，圖7描繪運作方法700之一例示樣態。於702，可使用第一閘極驅動器電路如閘極驅動器電路104驅動複合開關LVT（例如，LVFET）之控制端（例如，閘極端），驅動器電路可為電流受限，如本文所述。於704，複合開關切換節點之迴轉率可受限，例如透過以下各者來達成：使用至少一電晶體或二極體以於HVT及LVT控制端之間提供受控制之耦合，例如於切換過渡期間；透過用於驅動LVT之電流驅動器電路之驅動電流限制，以限制HVT米勒電容Cgd 之充電或放電。
根據本技術之說明性實例，圖8描繪運作方法800之一例示樣態。於802，可使用第一驅動器電路驅動複合開關之HVT之控制端。於804，可使用第二驅動氣電路驅動LVT之控制端。於806，可於LVT與HVT之控制端之間提供受控制之耦合（例如，透過耦合電晶體），例如，僅於切換過渡期間，若有必要時透過閃控。耦合電晶體控制端電壓不必受電源供應電壓控制，此電壓經提供至第一及第二驅動器電路之一者或兩者。第一及第二驅動器電路之電源供應不必為相同；例如，將較高電源供應電壓提供至耦合於LVT之驅動器電路，以提供LVT之較低「on」電阻為有益的。
本文論述之疊接複合電晶體切換結構具有與常態off低電壓電晶體(LVT)串聯之高電壓電晶體(HVT)，其可經設置使得HVT之電荷耦合至LVT之閘極，諸如使用至少一電晶體、至少一二極體，或其組合，藉此得以控制HVT之汲極dV/dt，並使HVT及LVT具有不同閘極電壓。舉例而言，複合電晶體開關可於開關之切換節點提供用於正dV/dt及負dV/dt切換過渡之相異電流途徑，使得第一途徑可將其電荷供給至LVT之閘極，另一途徑之第二途徑則無法供給，因此，若需要時可形成非對稱dV/dt。如本文所述，複合電晶體可經設置以於切換電晶體之一者或兩者內，將HVT閘極電流之所望分量耦合至LVT之閘極。LVT切換電晶體之閘極之電流供給可為部分受限，藉此控制HVT之dV/dt，如本文所述。耦合電晶體可經提供，例如可僅於切換過渡期間經主動驅動（例如，閃控或以受控方式短暫開啟），藉此於切換過渡期間動態控制此耦合，並且，當複合開關未執行切換過渡而維持其「on」或「off」狀態之一者時，使HVT及LVT之控制節點可受獨立控制。再者，相較於其源極節點，HVT閘極可受更強之正電壓驅動──獨立於用於控制LVT之正電壓，藉此改善HVT「on」狀態之傳導性。
控制JFET疊接HVT中閘極-源極接面二極體之正向偏置
JFET通常為耗盡模式（即，常態on）裝置，即，當JFET之閘極-源極電壓(VGS )為零時，於JFET之汲極與源極傳導端之間具有傳導通道，使得較大之汲極-源極電流(IDS )可以極小之汲極-源極電壓降(VDS )流經JFET之此種汲極與源極傳導端之間。為了關閉耗盡模式（常態on）JFET，必須應用負VGS ，以去除電荷載體之傳導通道，以便電流IDS 變為零，使汲極-源極電壓VDS 更大。
對於電力電子電路系統，「常態on」之特性為非所望的。舉例而言，若電力電子電路於控制電路開始控制之前經導電，例如，於啟動或重設之情況，則「常態on」開關可傳導較大且不受控制之電流，並且可能導致其因此受損毀。因此，「常態off」之特性為所望的。此可透過於複合開關配置中添加與「常態on」JFET高電壓電晶體(HVT)串聯之「常態off」低電壓電晶體(LVT)而達成。
如圖2所示，於複合開關201中使用「常態on」之JFET 203作為與LVT FET 202串聯之疊接HVT裝置時，當複合開關201於「on」狀態，JFET 203之閘極-源極電壓可受驅動至零伏特，且JFET 203及LVT FET 202可經開啟及導電。此可透過將JFET 203之閘極端電性連接至FET 202之源極端而達成。於此種狀態，JFET 203之閘極-源極接面二極體未受順向偏置。
於JFET 203使用「常態off」之JFET可避免將串聯連接之「常態off」LVT FET 202用於切換電壓驅動訊號正控制之需求，此常態off之JFET為較複雜、製作成本較高、較不普遍，且於許多應用中無法負擔其成本。
本發明人認識到，將正閘極驅動電壓施加至疊接HVT JFET 203之閘極（即，相較於JFET 203之源極為正，藉此順向偏置JFET 203之閘極-源極接面二極體）並未於圖2所示使用「常態on」JFET 203之電路系統中增加整流特性，其仍可維持相同數值。更詳言之，此可顯著改善JFET 203之傳導性，例如，於複合開關201之「on」狀態。其可降低JFET 203之on狀態電阻，且有助於增加JFET 203之汲極-源極電流IDS 數值，其中，JFET 203離開其「線性」運作區域，並進入其「飽和」運作區域。
參照圖6，用於JFET 203之驅動器電路可經使用以於複合開關201之on狀態時順向偏置JFET 203之閘極。
於此狀態，JFET 203之閘極-源極接面受順向偏置，此JFET 203之順向偏置接面電壓（或相應之閘極電流）亦可經使用以作為JFET 203溫度之指示。JFET 203之順向偏置接面電壓VGS 與絕對溫度(CTAT)互補。再者，JFET 203之溫度可經使用作為JFET 203狀況或效率之指示，及複合開關201於給定電路應用之運作狀況，例如，於切換模式電力電子電路或其他電路中之特定功率量處。舉例而言，JFET 203之溫度指示可經使用以提供警示，例如於故障條件時，或是於JFET 203溫度之指示超過特定閾值時，或是於其改變量超過特定數值時。然而，以JFET 203閘極-源極接面二極體之順向偏置運作複合開關201時應受謹慎控制，以避免JFET 203組件之降解或熔損。以正VGS 驅動「常態on」JFET 203閘極之一些實例於下方進一步論述，其有助於獲取至少一益處，如降低on狀態電阻、增加飽和電流、溫度感測能力，且此方式可避免JFET 203之閘極-源極接面二極體之順向偏置消耗過多功率。
圖9A(VGS = 0 V)及圖9B（VGS > 0 V，閘極-源極接面二極體受順向偏置）描繪JFET 203之概念剖面圖，其示出於其歐姆運作區域中，閘極驅動電壓對JFET之影響，例如，當跨越JFET傳導端VDS 之電壓較小時。於此實例中，JFET裝置之源極、汲極與通道區域為N摻雜，其提供自由電子以於通道區域內傳導，而閘極為P摻雜，其提供用於JFET裝置之控制端。通道之截面周長顯示JFET裝置之on狀態電阻。較大之周長允許較大之汲極-源極電流傳導，從而降低JFET之on狀態電阻。透過將足夠負電壓施加於閘極-源極PN接面二極體，可關閉此「常態on」JFET電晶體，因其通道藉此耗盡自由電子。圖9A描繪JFET之on狀態，其閘極-源極電壓為零(VGS = 0)。即使JFET為「on」，通道因PN接面內建電位之形成而為部分耗盡。圖9B描繪將正順向偏置施加至閘極端之相同JFET，其相對於施加至JFET裝置之源極端。將此正偏置施加至閘極可降低接面之內建電位，使耗盡區域縮小，及通道周長增加。因此，正閘極偏置降低JFET之on狀態電阻。
圖10A(VGS = 0 V)及圖10B（VGS > 0 V，閘極-源極接面二極體受順向偏置）描繪JFET之概念剖面圖，其示出當VDS 較大時，於其飽和運作區域中，閘極驅動電壓對JFET之影響。相較於圖10A所示零閘極偏置之通道周長，圖10B之正閘極偏置示出為相應於較大通道周長。因此，相較於零閘極偏置電壓狀況，正閘極偏置於JFET之飽和運作區域內產生較大飽和電流。
圖11描繪相異閘極-源極電壓數值之電流IDS 及電壓VDS 的概念特性曲線，其中，虛線表示VGS = 0 V，實線表示VGS > 0 V且其電壓順向偏置JFET之閘極-源極接面二極體。如圖11所示，對於JFET歐姆運作區域之低數值VDS ，正閘極-源極偏置電壓增加用於給定VDS 之汲極-源極電流。增加之IDS /VDS 斜率顯示於歐姆區域之較低on狀態電阻，此可於圖11中VGS > 0相對於VGS = 0之情況觀察得知。相較於VGS = 0，於VGS > 0時，較低on狀態電阻使JFET於歐姆區域更有效地運作。JFET飽和運作區域於較大之汲極-源極電壓VDS 時，相較於VGS = 0之情況，正閘極-源極偏置電壓(VGS > 0)增加飽和電流IDS 。此有助於使JFET裝置能夠傳遞更多功率至電路，且不具過熱之風險，因其可於較大電流範圍內維持歐姆性。相較於VGS = 0，當VGS > 0時，飽和區域之起始亦較佳地發生於較高之VDS 。
圖12A描繪JFET之閘極至源極PN接面之概念能隙圖（於VGS = 0V），其描繪價帶邊緣、傳導帶邊緣及費米能階。於零外加電壓時，費米能階於整個裝置為恆定，使得內建電位障壁出現於JFET裝置之閘極-源極PN接面內；電位改變之範圍表示耗盡區域之範圍。
圖12B描繪JFET之閘極至源極PN接面之概念能隙圖（於VGS > 0 V），其描繪價帶邊緣、傳導帶邊緣及費米能階。施加之正電壓降低JFET之PN接面之內建電位障壁，並降低耗盡區域之範圍且增加通道之周長。此外，內建電位之降低使部分電孔由閘極傳導至通道區域，並使部分電子由通道區域傳導至閘極區域。過多之傳導為非所望，因為其可造成發熱，並可能損壞JFET。然而，適當數量之傳導為有益，其表示透過施加之正電壓使內建電位大幅降低。因為內建電位取決於溫度，形成此種適度閘極電流情況之施加電壓之量測值可經使用以作為JFET溫度之指示，其有益於監測，諸如用於錯誤指示、老化指示或其他用途。
圖13為電路結構圖，其描繪複合開關201受偏置電路系統1302偏置之一實例，偏置電路系統1302包括輸出端耦合至JFET 203閘極之HVT閘極驅動器電路1304，HVT閘極驅動器電路1304經設置以偏置JFET 203之閘極，藉此，當疊接複合開關201於「on」狀態時，順向偏置於JFET 203之閘極-源極接面二極體。HVT閘極驅動器電路1304可包括JFET閘極偏置電壓控制電路系統或JFET閘極偏置電流控制電路系統之至少一者，以於疊接複合開關201之「on」狀態控制JFET 203之閘極-源極接面二極體之順向偏置量。於圖13之實例，HVT閘極驅動器電路1304可包括電流限制電路，例如透過電流源IJG 所述，其可經設置以當疊接複合開關201於「on」狀態時順向偏置JFET 203之閘極-源極接面二極體時限制JFET 203之閘極電流，如本文進一步所述。
於圖13之實例，偏置電路系統1302可包括HVT閘極驅動器電路1304，其經設置以偏置「常態on」或耗盡模式JFET 203之閘極，並可獨立於LVT閘極驅動器電路1306，其可經設置以偏置「常態off」或增強模式LVT FET 202之閘極，儘管用於整流複合開關201，其等之切換時間可大幅重疊。HVT閘極驅動器電路1304及LVT閘極驅動器電路1306皆可具有高輸入阻抗，且可自上側電源供應軌VDD及下側電源供應軌VSS經通電，其可為接地面或其他參考節點。當LVT閘極驅動器電路1306可具有低輸出阻抗時，HVT閘極驅動器電路1304可具有輸出阻抗，其取決於或支配於電流限制電流源IJG 之輸出阻抗，如圖13所示。透過將JFET 203之閘極電流限制於電流限制電流源IJG 之受限電流，當其閘極-源極接面受順向偏置時，可避免或限制JFET 203之過量功率消耗，如限制於給定數值。因JFET 203之閘極電流順向偏置JFET 203之閘極至源極接面及閘極至通道接面，例如相較於VGS = 0之情況，JFET通道之耗盡可經降低或最小化。此有助於「打開」通道或改善通道周長，如上所述，並且有助於增加、改善或最大化由JFET 203汲極至JFET 203源極之傳導性。傳導調變於VGS > 0時可助於進一步改善JFET 203之此種汲極-源極傳導。更詳言之，透過順向偏置JFET 203之PN接面二極體，閘極將電洞注入通道區域，使JFET之傳導性增加。由於額外之電洞，額外電子存在於通道區域內以維持準中性，並且彼等額外電子可增進汲極-源極傳導性。
於複合開關201之切換期間，將複合開關自「off」切換至「on」時，IJG 具有較大數值（例如，2x、10x、100x、1000x、或更高）為所望的，以助於快速對JFET 203之閘極電容充電，藉此有助於使JFET 203快速地進入經提升或最大化傳導性之情況，其可改善複合開關201之運作效率。因此，電流受限電流源IJG 之電流數值可受動態控制，藉此於切換on過渡期間提供較大之電流，並於隨後JFET 203「on」狀態之全部或部分期間，將JFET 203之閘極電流降低至較低數值。較大電流數值期間可為固定之期間數值，或可為適應之期間數值，例如透過使用計時器電路、電壓偵測器電路或狀態估測器之近似形態，其等可分辨複合開關201（或更詳言之，JFET 203）於「切換on」與「on」狀態之間之差異。
於圖13所示之實例，應注意LVT FET 202及其LVT閘極驅動器電路1306主要可於複合開關201之「on」與「off」狀態之間整流複合開關201。HVT閘極驅動器電路1304主要可於JFET 203之「on」狀態增加JFET 203之傳導性。因此，就複合開關201內HVT JFET 203及LVT FET 202之計時運作而言，控制電路系統提供並計時傳遞至LVT閘極驅動器電路1306及HVT閘極驅動器電路1304之控制訊號，控制電路系統可與關閉計時一同設置，以於FET 202之on狀態進行JFET 203之關閉，藉此，累積於JFET 203通道區域之電荷可透過「on」之FET 202放電，而非透過JFET 203之汲極與連接至其之電路系統放電，因此關閉FET 202。此「on」至「off」切換之計時可透過控制電路系統完成，其包括非重疊計時電路系統或其類似物。
圖13亦描繪包含溫度感測電路系統之實例，例如溫度感測放大器1308，圖13描繪以其反向輸入端電性連接或耦合至JFET 203之源極端，且其非反向輸入電性連接或耦合至JFET 203之閘極端。透過以此或類似之方式量測JFET 203之閘極-源極電壓VGS ，可產生溫度之指示，諸如於圖13所示之實例，可透過溫度感測放大器1308之輸出結果而取得。當JFET 203之閘極-源極接面受流經JFET 203之合適閘極電流順向偏置時，JFET 203之VGS 取決於其閘極至源極PN接面二極體之傳導性。因為此二極體之電流-電壓關係可預期地隨溫度改變，感測所得之VGS 為JFET 203溫度之指示。此溫度資訊可經使用，例如，用於偵測過熱故障情況，例如，透過將溫度感測放大器輸出之電壓與固定或程式化故障狀況參考電壓作比較，例如，透過使用比較器電路來比較。於另一實例，此溫度資訊可用於（例如，以封閉迴圈方式）改變複合開關201之操作控制，以改善或最佳化其運作效率，例如，於其「on」狀態下，諸如藉由以傾向於降低溫度感測放大器1308監控之溫度的方式調整至少一控制參數來達成。因為此種基於溫度之效率資訊僅於複合開關201（更詳言之，JFET 203）之「on」狀態呈現，記憶體電路可經包括以助於擷取及儲存此資訊，藉此於JFET 203為「off」時留存此資訊。由溫度感測放大器1308感測之溫度輸出可透過多種方式之一者處理，諸如可包括以下方式：使用取樣/保持電路系統之儲存、將資訊轉換為脈衝寬度調變(PWM)訊號或其他訊號，或將資訊數位化，例如使用類比至數位轉換器(ADC)電路。
圖14描繪HVT驅動器電路系統1304之實例，諸如可包括反相器電路(P3, N1)，諸如可透過電流鏡電路(P1, P2)之電流鏡輸出電晶體P2連接至上側電源供應軌VDD，諸如可受參考電流流入或流出IJG 偏置。因此，於圖14之實例，電晶體P3及N1可用於切換，而電流鏡電路電晶體P1及P2可控制最終經提供至JFET 203閘極之上拉電流。電晶體尺寸、供給電壓，或其兩者可經額外或替代地改變，藉此以合適電流受限之閘極電流偏置JFET 203之閘極，以避免對JFET 203之耗損或損害。
圖15為電路結構圖，其近似於圖13所示之電路，且使用JFET 203之閘極電壓之偏置電壓控制，諸如可控制JFET 203閘極-源極接面之順向偏置。於圖15之實例中，複合開關201可受偏置電路系統1502偏置，偏置電路系統1502可包括輸出端耦合至JFET 203閘極之HVT閘極驅動器電路1504，其中，HVT閘極驅動器電路1504經設置以偏置JFET 203之閘極，藉此於疊接複合開關201於「on」狀態時順向偏置JFET 203之閘極-源極接面二極體。
因此，圖15描繪不透過使用電流受限電流源而限制JFET 203閘極電流為可行的，如相對於圖14所示，圖14以謹慎選擇之低阻抗電壓源驅動JFET 203之閘極電壓。於圖15之實例中，HVT驅動器電路系統1504不必為電流受限。相反地，導通HVT驅動器電路系統1504之上側電源供應電壓軌VJDD 可受謹慎控制，以便於JFET 203之「on」狀態，其將不傳導過多電流。此可透過偵測JFET 203之閘極電流（或其之指示）而達成，及透過以封閉迴路伺服方式使用此資訊以調整上側電源供應電壓軌VJDD ，藉此獲得JFET 203閘極電流之所望數值而達成。本發明並未直接偵測或量測閘極電流，但其為本發明主題範圍內之可行展望，而是可替代地或額外地使用閘極電流之間接指示作為控制變數，來控制上側電源供應電壓軌VJDD 之電壓，諸如使用溫度作為此間接指示，或使用近似於上述圖13論述技術之溫度感測放大器1508。溫度感測放大器1508輸出之溫度資訊可經提供至電壓控制電路系統1510，其可使用此種輸入資訊產生輸出控制訊號，以控制產生VJDD 之電壓受控電壓源。LVT驅動器電路系統1306可自獨立之上側電源供應電壓軌經導通，此電壓軌可提供上側電源供應電壓VDD ，且不必取決於JFET 203之閘極電流。閘極電流感測器電路可額外地或替代地使用，且經感測之閘極電流可用以提供JFET 203溫度之指示。
圖16A至16B概念性地描繪合成固定電壓VJDD 之例示技術，其不需如圖15所示之封閉迴路回饋伺服控制。圖16A描繪積體電路內應用能隙電壓參考之概念。正比於絕對溫度(PTAT)電壓VPTAT （例如，可基於跨越相異電流密度之PN接面二極體之間之電壓差異）可與互補於絕對溫度(CTAT)電壓VCTAT （例如，可基於跨越相同積體電路上單一PN接面二極體之電壓）加總。於特定操作電壓下，CTAT及PTAT電壓之加總可大致為溫度不變性，如圖16A之能隙電壓VBG 所示。圖16B描繪此技術經實施以產生VJDD 之方法，為了闡述，假設JFET由碳化矽組成，且其能隙電壓VBG 為3.2伏特。如圖16B所示，可合成一電壓，其模擬JFET之PN接面二極體電壓，諸如透過使用各別放大器並透過合適定量常數k1 及k2 分別定量VPTAT 及VCTAT 。此配置可假設JFET（於碳化矽［SiC］晶粒上）為物理性鄰近於其他電路系統，其他電路系統可於獨立之矽積體電路上，藉此，可假設此等兩電路具有相似之溫度，使得所得JFET閘極電流可為此等兩電路間溫度差異之指示。
於本文上述包括溫度監測實例之另一實例，複合切換電路系統可進一步包括無線或有線通訊電路系統，藉此將溫度或其他JFET參數之資訊傳輸至本地或遠端監測介面電路，例如可經使用以提供JFET溫度、JFET運作、JFET老化、疊接複合開關運作或疊接複合開關老化之至少一者之指示。
於本文論述實例之進一步實例中，切換電路系統可包括負載電流監測電路系統以監測流經複合開關之負載電流。控制電路系統可經耦合至負載電流監測電路系統，且可經設置以控制下列之至少一者：JFET閘極偏置電壓、JFET閘極電流偏置、或至少部分基於負載電流之複合開關之至少部分之開關計時控制訊號。舉例而言，於高負載電流狀況下，JFET 203具有較低on狀態電阻為所望的，藉此，相較於低負載電流狀況，可使用較大閘極電流偏置JFET 203。相似地，於較高負載電流下，更快速地切換至JFET 203之較低on狀態電阻為所望的，使得於高負載電流狀況下之off至on過渡電流可於更高負載電流狀況下變為更高。
應理解本文所述之切換電路系統可經包括於或與下列之至少一者組合：切換模式電源供應電路系統、電源供應分段電路系統、馬達驅動器電路系統或機電轉換器驅動器電路系統。
以上詳細說明包括附圖之參考，附圖形成詳細說明之一部分。透過描繪之方式圖式顯示出可實施本發明之具體實施例。此等實施例於此亦稱為「實例」。此等實例可包括除已顯示或所述元件外之元件。然而，本發明人亦考量僅顯示或所述此等元件之實例。此外，本發明人亦考量利用所示或所述此等元件之任何組合或排列（或其至少一態樣），關於特定實例（或其至少一塌秧）或關於本文所示或所述之其他實例（或其至少一態樣）。
若本發明與透過引用方式併入本文之任何文獻之間用法上有不一致之情形，則以本發明之用法為準。
於本文件中，專利文件中常見之用語「一」或「一個」包括一個或多於一個，其獨立於「至少一」或「一或多個」之任何其他例子或用途。於本文件中，用語「或」用以指一非排他性用語，除非另有說明，否則如「A或B」包括「A但非B」，「B但非A」以及「A與B」。於本文件中，用語「包括」與「於其中」分別作用語「包含」與「其中」簡明英文之同義詞。此外，於以下申請專利範圍中，此等用語「包括」與「包含」為開放式，即一系統、裝置、物件、組合、配方或過程包括已列出之元件外之元件，亦落入本發明之申請專利範圍內。再者，於以下申請專利範圍中，此等用語「第一」、「第二」與「第三」等僅作為標示之用，並不用以對此等標的施加數字意義上之要求。
於此所述之方法實例可至少部分為機器或電腦所實施。一些實例可包括電腦可讀取媒介或機器可讀取媒介，其等經編碼具有可操作以設置電子裝置以執行上述實例中所述之方法之指令。方法之實施可包括代碼如微代碼、彙編語言代碼、更高級語言代碼等。代碼可包括用以執行各種方法之電腦可讀取指令。代碼可形成電腦軟體產品之一部分。此外，於一實例中，代碼如於執行期間或其他時點可有形儲存於至少一依電性(volatile)、非暫態或非依電性之有形電腦可讀取媒介上。此些有形之電腦可讀取媒介之實例可包括但不限於，硬碟、可移動磁碟、可移動式光碟（如，光碟與數位光碟）、磁帶、記憶卡或棒、隨機存取記憶體(RAM)、唯讀記憶體(ROM)等。
上述說明為說明性而非限制性。例如，上述實例（或其等至少一態樣）可彼此相互組合使用。如技術領域通常知識者於閱讀上述說明後可使用其他實施例。所提供之摘要符合37 C.F.R. §1.72（b）以使讀者能快速理解本發明技術內容之本質。應理解為，其非用以解釋或限制申請專利範圍之範圍或含義。此外，於上述詳細說明中，各種特徵可經分群以簡化本發明所揭露之內容。此不應解釋為未見於申請專利範圍中之技術特徵對於任何本發明之申請專利範圍為相當重要的。相反地，本發明之目標主體可能比一特定揭露之實施例之所有特徵要來的少。因此，以下申請專利範圍經併入至詳細說明中作為實例或實施例，其中各請求項各自作為一單獨實施例，且可預期此些實施例可以各種組合方式或排列方式彼此相互組合使用。本發明之範圍應由申請專利範圍中所載之內容以及落入申請專利範圍之均等物所決定。
100:單一電晶體切換方法 102:切換FET 104:驅動器電路 104A:驅動器電路 104B:驅動器電路 106:節點 150:單一電晶體切換方法 200:切換方法 201:複合開關 202:場效電晶體 203:接面場效電晶體 206:切換節點 208:節點 300:切換方法 350:切換方法 400:切換方法 420:切換方法 450:切換方法 500:切換方法 600:切換方法 625:耦合電晶體 700:程序方法 800:程序方法 1302:偏置電路系統 1304:閘極驅動器電路 1306:LVT閘極驅動器電路 1308:溫度感測放大器 1502:偏置電路系統 1504:HVT閘極驅動器電路 1508:溫度感測放大器 1510:電壓控制電路系統
圖式未必以實際比例繪製，相同元件符號可描述不同圖式中相似元件。具有不同字尾之相似元件符號可表示相似元件之不同例子。圖式通常以舉例方式而非限定方式描繪本發明中所述各種實施例。
圖1A描繪相對於複合開關之單一電晶體切換方法之實例。
圖1B描繪相對於複合開關之單一電晶體切換方法之另一實例。
圖2描繪切換方法之實例，其可包括複合開關，例如，可包括與高電壓電晶體(HVT)串聯之低電壓電晶體(LVT)。
圖3A描繪切換方法之實例，例如，其可包括複合開關，其中，HVT之控制端經電性連接至LVT之控制端。
圖3B描繪切換方法之實例，其近似於圖3A所示之實例，但是其將HVT之控制端耦合至閘極驅動器，並且允許HVT與LVT控制端之間之電壓差異。
圖4A、圖4B及圖4C各自描繪使用複合開關之切換方法之不同實例，諸如用於提供切換電晶體之一者或兩者之獨立或非對稱迴轉率控制。
圖5描繪切換方法之實例，其中，耦合電路系統可包括至少一電晶體，此至少一電晶體外加於圖4A、圖4B或圖4C實例中所示之至少一二極體，或為其等之替代物。
圖6描繪切換方法之實例，其中，耦合電路系統可包括耦合電晶體，諸如可於複合開關LVT及HVT控制端之間提供所望之耦合量，例如，僅於切換之過渡期間，若需要時，相異、分離或獨立之控制電壓量可為耦合電晶體使用，或可經提供至HVT，或可為上述兩者。
圖7描繪根據本發明迴轉率控制技術之闡述性實例之運作方法之一例示樣態。
圖8描繪根據本發明迴轉率控制技術之闡述性實例之運作方法之一例示樣態。
圖9A(VGS = 0 V)及圖9B（VGS > 0 V，閘極-源極接面二極體受順向偏置）描繪JFET之概念剖面圖，其示出於其歐姆運作區域中，閘極驅動電壓對JFET之影響。
圖10A(VGS = 0 V)及圖10B（VGS > 0 V，閘極-源極接面二極體受順向偏置）描繪JFET之概念剖面圖，其示出於其飽和運作區域中，閘極驅動電壓對JFET之影響。
圖11描繪相異閘極-源極電壓數值之IDS 及VDS 概念特性曲線，其中，虛線表示VGS = 0，實線表示VGS > 0，且其電壓順向偏置JFET之閘極-源極接面二極體。
圖12A描繪JFET之閘極至源極PN接面之概念能隙圖(VGS = 0 V)。
圖12B描繪JFET之閘極至源極PN接面之概念能隙圖(VGS > 0 V)。
圖13為電路結構圖，其描繪電流控制之實例，其中，複合開關可受偏置，藉此，當疊接複合開關於「on」狀態時，順向偏置JFET之閘極-源極接面二極體。
圖14描繪電流受限HVT驅動器電路系統之實例，諸如，其可經使用於圖13所示之電流控制實例中。
圖15為電路結構圖，其近似於圖13所示之電路，但，其使用固定或適應性偏置電壓控制以控制JFET之閘極電壓。
圖16A至圖16B概念性地描繪合成固定電壓VJDD 之例示技術，其不需封閉迴路回饋伺服控制。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
104:驅動器電路
201:複合開關
202:場效電晶體
203:接面場效電晶體
206:切換節點
208:節點
400:切換方法

Claims (25)

  1. 一種提供迴轉率控制之切換電路系統，該切換電路系統包含： 一迴轉率受控疊接複合開關，包含： 一常態off低電壓電晶體(LVT)，包括一汲極端、一源極端、與一閘極端；以及 一常態on疊接高電壓電晶體(HVT)，包括一汲極端、一源極端、與一閘極端，並與該LVT串聯以形成該複合開關； 一第一閘極驅動器電路，包括經耦合以接收一輸入訊號之一輸入端，及經耦合至該LVT閘極之一輸出端；以及 一耦合電路系統，耦合於該閘極驅動器輸出與該HVT閘極之間，以驅動該HVT之一汲極-閘極電容，並於該複合開關之一開啟或一關閉之至少一者期間，透過該第一閘極驅動器電路之一驅動電流特性，限制跨越該複合開關之一切換訊號之一迴轉率。
  2. 如請求項1所述之設備，其中，該耦合電路系統包括經耦合至該HVT閘極之一補償電壓電路，以提供一補償電壓並抑制該HVT之閘極-源極傳導，其係響應於該閘極驅動器輸出處偏置該LVT開啟之一訊號。
  3. 如請求項2所述之設備，其中，該耦合電路系統包括提供該補償電壓之至少一P-N半導體接面。
  4. 如請求項3所述之設備，其中，該耦合電路系統包括提供該補償電壓之至少一或一系列之二極體。
  5. 如請求項2所述之設備，其中，該耦合電路系統包括一耦合電晶體，其包括耦合至該HVT閘極之一第一傳導端，及耦合至該LVT閘極之一第二傳導端，藉此於該LVT及該HVT之各別閘極之間提供一受控電傳導耦合途徑。
  6. 如請求項1所述之設備，其中，該耦合電路系統包含反並聯之一第一二極體及一第二二極體，其等分別耦合至該HVT閘極。
  7. 如請求項1所述之設備，其中，該HVT為一JFET，且該LVT為一MOSFET。
  8. 如請求項1所述之設備，其中，該耦合電路系統包括相異之一第一電流途徑及一第二電流途徑，其等經耦合至該閘極驅動器輸出，於該複合開關之一開啟過渡或一關閉過渡之其一期間，該第一電流途徑及該第二電流途徑之僅一者為開啟的，以提供電荷至該HVT閘極。
  9. 如請求項1所述之設備，其中，該耦合電路系統包括下列之至少一者： 至少一電晶體或至少一二極體，以將該HVT閘極耦合至該閘極驅動器輸出。
  10. 如請求項1所述之設備，其中，該耦合電路系統包括設置於該HVT閘極與該閘極驅動器輸出之間之一耦合電晶體，且包括經耦合至該HVT閘極之一第二閘極驅動器。
  11. 一種於一第一節點與一第二節點之間控制電傳導之切換方法，該等節點由一疊接複合開關分隔，該疊接複合開關包括與一低電壓電晶體(LVT)串聯之一高電壓電晶體(HVT)，該方法包含以下步驟： 使用一第一閘極驅動器電路，以驅動該LVT閘極；以及 限制該第一節點及該第二節點中一者之一切換迴轉率，其使用至少一電晶體或至少一二極體，以於該HVT及該LVT之閘極間提供受控制之耦合。
  12. 如請求項11所述之方法，其中，限制該切換迴轉率之步驟包括以下步驟：透過受限於該閘極驅動器電路之一電流，對該HVT之一閘極-汲極電容充電或放電。
  13. 如請求項11所述之方法，包含在該複合開關之開啟切換過渡或關閉切換過渡之僅一者期間限制該第一節點與該第二節點中一者之該切換迴轉率。
  14. 如請求項11所述之方法，包含相對於該複合開關之開啟過渡及關閉過渡非對稱地限制該第一節點與該第二節點中一者之該切換迴轉率。
  15. 如請求項11所述之方法，包含響應於偏置該LVT開啟之一閘極驅動器訊號，提供一補償電壓至該LVT及該HVT之該等閘極間，以限制或抑制該HVT之閘極-源極傳導。
  16. 一種於一第一節點及一第二節點之間之迴轉率受限切換方法，該等節點由一疊接複合開關分隔，該疊接複合開關包括與一低電壓電晶體(LVT)串聯之一高電壓電晶體(HVT)，該方法包含以下步驟： 使用一第一閘極驅動器電路，以驅動該LVT之一閘極；以及 使用一耦合電晶體，以於該複合開關之切換過渡期間將該LVT閘極選擇性耦合至該HVT閘極，並接著將該LVT閘極自該HVT閘極斷開。
  17. 如請求項16所述之方法，進一步包含以下步驟： 使用一第二閘極驅動器電路，以驅動該HVT之一閘極。
  18. 如請求項16所述之方法，其中，該耦合透過由該第一閘極驅動器電路提供且限制之一電流，對該HVT之一閘極-汲極電容充電或放電。
  19. 如請求項16所述之方法，其中，於該選擇性耦合期間，該HVT之一閘極電流之一特定補償電壓或一分量經耦合至該LVT之一閘極。
  20. 如請求項16所述之方法，其中，該HVT閘極之驅動步驟包含將該HVT閘極驅動至一電壓之步驟，該電壓之正電壓高於該HVT之一源極電壓。
  21. 如請求項16所述之方法，其中，該HVT包含一SiC、GaN或其他寬能隙電晶體。
  22. 一種切換電路系統，包括： 一疊接複合開關，包括： 一常態off低電壓電晶體(LVT)，包括一汲極端、一源極端、與一閘極端；以及 一常態on疊接高電壓電晶體(HVT)，包括一汲極端、一源極端、與一閘極端，並與該LVT串聯以形成該複合開關； 一第一閘極驅動器電路，包括經耦合以接收一第一輸入訊號之一輸入端，及經耦合至該LVT閘極之一輸出端；以及 一第二閘極驅動器電路，包括經耦合以接收一第二輸入訊號之一輸入端，及經耦合至該HVT閘極之一輸出端，並容許於該複合開關之一on狀態期間將該HVT閘極驅動至一電壓，該電壓之正電壓高於該HVT之一源極電壓。
  23. 如請求項22所述之切換電路系統，進一步包含： 耦合電路系統，耦合於該HVT閘極與該LVT閘極之間，以於該複合開關之切換開啟過渡或切換關閉過渡期間提供於其間之一所望耦合。
  24. 一種於一第一節點及一第二節點間切換之方法，該等節點由一疊接複合開關分隔，該疊接複合開關包括與一低電壓電晶體(LVT)串聯之一高電壓電晶體(HVT)，該方法包含以下步驟： 使用一第一閘極驅動器電路，以驅動該LVT之一閘極；以及 使用一第二閘極驅動器電路，以驅動該HVT之一閘極，包括於該複合開關之一on狀態期間將該HVT閘極驅動至一電壓，該電壓之正電壓高於該HVT之一源極電壓。
  25. 如請求項24所述之方法，包含以下步驟： 使用至少一耦合電晶體，於該複合開關之切換過渡期間將該LVT閘極選擇性耦合至該HVT閘極，並接著將該LVT閘極自該HVT閘極斷開。
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