TW202029190A - 記憶體陣列解碼及互連 - Google Patents

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Abstract

本發明描述用於薄膜電晶體及相關製造技術之方法及設備。該等薄膜電晶體可存取安置成一交叉點架構之兩個或更多個記憶體單元階層。該等製造技術可使用形成於一複合堆疊之一頂層處之一或多個通路圖案，其可促進在該複合堆疊內構建該等薄膜電晶體，同時使用數目減少之處理步驟。藉由利用該等通路之不同群組，可使用該等製造技術來構建該等薄膜電晶體之不同組態。此外，可使用本文中所描述之該等薄膜電晶體及基於通路之相關製造技術來建構一記憶體裝置之電路及組件(例如解碼器電路、一或多個記憶體陣列之態樣之間的互連)。

Description

記憶體陣列解碼及互連
技術領域係關於記憶體陣列解碼及互連。
下文大體上係關於解碼一記憶體陣列，且更具體而言，下文係關於記憶體陣列解碼及互連。
記憶體裝置廣泛用於儲存諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似者之各種電子裝置中之資訊。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置具有通常由一邏輯「1」或一邏輯「0」表示之兩個狀態。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子裝置之一組件可讀取或感測記憶體裝置中之儲存狀態。為儲存資訊，電子裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，其包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他。記憶體裝置可包含揮發性記憶體單元或非揮發性記憶體單元。非揮發性記憶體單元可長時間保存其所儲存之邏輯狀態，即使無一外部電源。揮發性記憶體單元會隨時間損失其所儲存之狀態，除非其由一外部電源週期性再新。
改良記憶體裝置一般可包含提高記憶體單元密度、提高讀取/寫入速度、提高可靠性、增強資料保存能力、減少功耗或降低製造成本及其他度量。可期望每單位面積構建更多記憶體單元以在不增大一記憶體裝置之大小之情況下提高記憶體單元密度及降低每位元成本。亦可期望用於製造記憶體裝置(其包含具有提高記憶體單元密度或其他有益特徵之記憶體裝置)之改良技術(例如更快、更低成本)。
本專利申請案主張Castro等人於2018年12月18日申請之名稱為「MEMORY ARRAY DECODING AND INTERCONNECTS」之美國專利申請案第16223632號之優先權，該案讓與本專利申請案之受讓人且其全文以引用的方式明確併入本文中。
每單位面積構建更多記憶體單元可提高一記憶體裝置內之記憶體單元之面密度。記憶體單元之提高面密度可促進記憶體裝置之一更低每位元成本及/或一固定成本之一更大記憶體容量。兩個或更多個二維(2D)記憶體單元陣列之三維(3D)整合可提高面密度，同時亦緩解與縮小記憶體單元之各種特徵大小相關聯之困難。在一些情況中，一2D記憶體單元陣列可指稱一記憶體單元階層。在一些情況中，包含多個記憶體單元階層之一記憶體裝置可指稱一3D記憶體裝置。一3D記憶體裝置之各記憶體單元階層可由電路選擇(例如啟用)或抑制(例如撤銷啟用、不選擇)，電路可經組態以判定選擇哪個階層且執行針對選定階層之一或多個記憶體單元之存取操作。在一些情況中，電路可包含形成於一基板中或一基板上之互補金屬氧化物半導體(CMOS)電晶體，且記憶體單元之3D整合階層可定位於CMOS電路上方(例如製造於CMOS電路之頂部上)。在一些情況中，定位於基板上方之記憶體單元階層及相關聯組件可包含於一組層(其可統稱位陣列層)中。
CMOS電路可基於來自一主機裝置之一存取命令來判定待選擇之3D記憶體裝置之一特定階層，例如藉由解碼與存取命令相關聯且包含於一特定階層中之記憶體單元之位址。在一些實施方案中，隨著一3D記憶體裝置中之階層之數目增加(例如4個階層、8個階層、16個階層、32個階層)以提高面密度，CMOS電路可增大大小以支援解碼(例如判定哪個階層自增加階層選出)及驅動額外階層(例如提供一足夠電流來存取選定階層之記憶體單元)。CMOS電路大小之此增大(例如增大由CMOS電路佔用之基板面積)會抵消原本與兩個或更多個2D記憶體單元陣列之3D整合相關聯之益處。
本文中所描述之製造技術、方法及相關裝置可促進構建可定位於一3D記憶體裝置之階層內(例如在共同包含兩個或更多個記憶體單元階層之陣列層內)之薄膜電晶體(TFT)。在一些情況中，多組TFT可同時製造於陣列層(例如各包含一組TFT之兩個或更多個陣列層)內。定位於陣列層內之TFT可經組態以選擇(例如啟用)或抑制(例如撤銷啟用)對應記憶體單元階層。在一些情況中，TFT可為可與基板中之CMOS電路耦合之一記憶體階層解碼器(其亦可指稱一記憶體階層選擇器)之部分。因而，TFT可與CMOS電路耦合以促進CMOS電路執行其功能(例如判定待選擇之3D整合之多個階層中之一特定階層且驅動電流存取特定階層之記憶體單元)。依此方式，定位於陣列層中之TFT可促進容納一3D記憶體裝置之額外記憶體單元階層，同時緩解與由CMOS電路佔用之基板面積相關聯之影響。例如，在一些情況中，CMOS電路可在佔用大致相同面積之情況下結合TFT來支援一或多個額外記憶體單元階層。在一些情況中，定位於陣列層中之TFT可緩解各種陣列寄生組件之效應，例如洩漏電流、寄生電容。
在一些情況中，TFT可經組態以執行額外功能(例如除選擇或抑制一記憶體單元階層之外的功能，諸如一全解碼功能)，使得可減小陣列層下方之CMOS電路之一面積，例如藉由將其解碼功能之至少一些態樣委派給定位於陣列層中之TFT。另外，因為TFT可提供與其餘階層隔離之一個別階層(例如TFT可選擇個別階層，同時抑制剩餘階層)以藉此放寬一存取操作期間之電流要求(例如驅動電流要求)。放寬電流要求可具有相較於一替代方法之與CMOS電路相關之若干益處，其中CMOS電路可經組態以在一存取操作期間提供電流至多個階層。例如，放寬電流要求可促進CMOS電路佔用更小面積、使用(具有)一更簡單電路組態或在不增大佔用面積之情況下提供一或多個額外功能。
本文中所描述之製造技術、方法及相關裝置可基於使用一通路(例如存取通路)圖案來促進同時構建多個記憶體單元階層及相關聯陣列電極(例如各包含一記憶體單元階層之一組陣列層及相關聯陣列電極)之技術、方法及相關裝置，如別處所描述。即，以下各者中描述構建多個記憶體單元階層及相關聯陣列電極之態樣：Castro等人之名稱為「Cross-Point Memory Array and Related Fabrication Techniques」之美國專利申請案第15/961,540號、Castro等人之名稱為「Cross-Point Memory Array and Related Fabrication Techniques」之美國專利申請案第15/961,547號及Castro等人之名稱為「Buried Lines and Related Fabrication Techniques」之美國專利申請案第15/961,550號，該等各案之全文以引用的方式明確併入本文中。通路可形成於一複合堆疊之一頂層處，複合堆疊可用於在一區域中建構多個記憶體單元階層及陣列電極且在一不同區域中建構TFT。如本文中所使用，一通路可係指一開口或可用於在包含開口之材料(層、表面)下方形成一相關聯通路孔及其他結構之一開口，其包含稍後由一材料(其包含可不導電之一材料)填充之一開口。
因而，本文中所描述之製造技術、方法及相關裝置可促進相對於建構多個記憶體單元階層及陣列電極之建構TFT之一靈活序列。此靈活性可提供最佳化程序步驟以緩解與各種處理條件相關聯之各種非所要因數，諸如對記憶體單元之熱影響、與用於記憶體單元之一材料(例如硫屬化物材料)之交叉污染風險及其類似者。作為一實例，可在建構記憶體單元之前形成TFT以減少用於保持記憶體單元之一熱預算(例如各種溫度處之處理步驟之持續時間之一和)。在一些情況中，本文中所描述之製造技術、方法及相關裝置可提供降低製造一3D記憶體裝置之一成本，因為材料之相同複合堆疊可用於建構TFT及建構多個記憶體單元階層及陣列電極。
本文中所描述之製造技術、方法及相關裝置可支援選擇(或抑制)安置於一交叉點架構中之記憶體單元階層。例如，交叉點架構中之各記憶體單元階層可包含一第一平面中之一組第一存取線(例如字線、第一陣列電極)及一第二平面中之一組第二存取線(例如位元線、第二陣列電極)，第一存取線及第二存取線沿不同方向延伸，例如，第一存取線可實質上垂直於第二存取線。一第一存取線及一第二存取線之各拓撲交叉點可對應於一記憶體單元。因此，一交叉點架構中之一記憶體單元階層可包含具有放置於存取線之拓撲交叉點(例如存取線之一3D柵格結構)處之一組記憶體單元的一記憶體陣列。如本文中所描述，TFT (例如一記憶體階層選擇器/抑制器)可建構於包含多個記憶體單元階層及陣列電極之陣列層中。因而，TFT可與存取線(例如字線、位元線、第一陣列電極、第二陣列電極)耦合且因此支援選擇(及存取)安置於交叉點架構中之多個記憶體單元階層。
此外，TFT可支援各種交叉點架構，諸如一填塞架構或其衍生物。一記憶體裝置之背景中之一填塞架構可係指包含一組記憶體拼塊之一記憶體單元陣列，該組記憶體拼塊各包含類似於一拼接填塞中之補塊之配置的組件(例如字線解碼器、位元線解碼器、感測組件、記憶體單元陣列之一子組)之類似組態。記憶體拼塊可被視作採用填塞架構之記憶體裝置之記憶體單元陣列的構建區塊(例如模組化構建區塊)。依此方式，可藉由增加或減少記憶體拼塊之數目來擴展或收縮記憶體裝置之記憶體單元陣列。換言之，一交叉點架構可係指包含第一存取線及第二存取線之拓撲交叉點的一記憶體陣列，其中各拓撲交叉點對應於一記憶體單元，且一填塞架構可係指藉由配置各形成一記憶體單元陣列之一子組的一組記憶體拼塊來建構陣列。
TFT之組態可經變動(例如，相關聯之幾何形狀及結構可經變動)以滿足各種約束或要求。在一些情況中，TFT之相關約束及要求可基於由一或多個TFT提供之一選擇功能及一抑制(例如取消選擇)功能。例如，TFT可經組態以在被啟用時提供一特定電流驅動能力(例如一選擇功能)。另外或替代地，TFT可經組態以在被撤銷啟用時維持一可接受低洩漏電流(例如一抑制功能)。在一些情況中，可針對一記憶體單元階層內之各陣列電極來建構多(例如兩)組TFT。例如，一組TFT可經組態以在選擇記憶體單元階層時主動驅動記憶體單元階層之陣列電極(例如提供一所要或所需驅動電流)。另外或替代地，另一組TFT可經組態以在抑制(例如未存取、取消選擇)記憶體單元階層時驅動一抑制位準(例如維持一低洩漏電流)。在一些情況中，可依彼此不同方式處理存在於一單一裝置中之多組TFT以針對多組TFT可共同支援之電流驅動能力及一電壓範圍來最佳化(例如，可針對驅動電流能力來最佳化一組TFT，而可針對低洩漏電流能力來最佳化另一組TFT)。
在一些情況中，TFT之控制閘極(例如閘極電極)可形成於其中形成記憶體元件(例如可經組態以儲存資訊之元件，諸如硫屬化物元件)之相同層內。TFT之控制閘極可判定使電流在TFT內流動於TFT之一第一電極(例如汲極)與TFT之一第二電極(例如源極)之間的一路徑。在一些情況中，基於TFT之一通道相對於TFT之閘極電極、第一電極及第二電極之一形成方式，電流流動之路徑可為垂直的、水平的或兩者之一組合。在一些情況中，TFT之通道可與下伏CMOS電路之一節點之一塊體連接耦合以控制可基於TFT可執行之各種功能(例如選擇功能、抑制功能或其他功能)而不同之通道之電特性。
此外，本文中所描述之製造技術、方法及相關裝置可促進建構一或多個複合電路，諸如包含陣列層之階層內之TFT之各種組合(例如基於TFT之解碼器單元)的電路。例如，一基於TFT之解碼器單元可執行叢集級解碼以啟用(或撤銷啟用)拼塊叢集內之一特定拼塊。另外或替代地，另一基於TFT之解碼器單元可執行拼塊級解碼以自包含於拼塊中之一組存取線啟用一特定存取線。本文中所描述之製造技術及方法亦可用於建構交越區域，其中一第一TFT群組之一第一組電極可跨越一第二TFT群組之一第二組電極且不導致第一組電極與第二組電極之間的短路。
本文在建構材料(其亦可用於建構一交叉點架構中之一記憶體陣列)之一複合堆疊中之各種TFT結構及基於TFT之電路的背景中進一步描述上文所引入之本發明之特徵。接著，描述用於製造TFT結構及基於TFT之電路的結構及技術之特定實例。藉由與TFT及相關製造技術相關之設備圖、形成方法圖及流程圖來進一步繪示且參考該等圖來描述本發明之此等及其他特徵。
圖1繪示根據本發明之實施例之包含支援記憶體陣列解碼及互連之三維記憶體單元陣列之一實例性記憶體裝置100。記憶體裝置100亦可指稱一電子記憶體設備。圖1係記憶體裝置100之各種組件及特徵之一說明圖。因而，應瞭解，記憶體裝置100之組件及特徵經展示以繪示功能相互關係，而非其在記憶體裝置100內之實際實體位置。
在圖1之說明性實例中，記憶體裝置100包含三維(3D)記憶體陣列102。3D記憶體陣列102包含可程式化以儲存不同狀態之記憶體單元105。在一些實施例中，各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些實施例中，一記憶體單元105可經組態以儲存兩個以上邏輯狀態(例如一多位階單元)。在一些實施例中，一記憶體單元105可包含一自選擇記憶體單元。應瞭解，記憶體單元105亦可包含另一類型之一記憶體單元，例如一3D XPointTM 記憶體單元、包含一儲存組件及一選擇組件之一PCM單元、一電橋式RAM (CBRAM)單元或一FeRAM單元。儘管圖1中所包含之一些元件係用一數字指示符標記，其他對應元件未標記，但其等係相同的或應被理解為類似的以試圖提高描繪特徵之可見性及清晰度。
3D記憶體陣列102可包含彼此上下疊置之兩個或更多個二維(2D)記憶體陣列(例如包含兩個或更多個記憶體單元階層及陣列電極之陣列層)。此可比一單一2D陣列增加可放置或產生於一單一晶粒或基板上之記憶體單元之一數目，其繼而可降低生產成本或提高記憶體裝置之效能或兩者。在圖1所描繪之實例中，記憶體陣列102包含記憶體單元105之兩個層級(例如記憶體單元105-a及記憶體單元105-b)且因此可被視作一3D記憶體陣列；然而，層級之數目可不限於為2個，且其他實例可包含額外層級(例如4個層級、8個層級、16個層級、32個層級)。各層級可經對準或定位使得記憶體單元105可跨各層級彼此(完全、重疊或大致)對準以因此形成記憶體單元堆疊145。在一些情況中，記憶體單元層級可指稱記憶體單元階層。
在一些實施例中，各列記憶體單元105連接至一字線110，且各行記憶體單元105連接至一位元線115。字線110及位元線115兩者亦可統稱為存取線。此外，一存取線可充當記憶體裝置100之一階層處之一或多個記憶體單元105 (例如存取線下方之記憶體單元105)之一字線110及記憶體裝置之另一階層處之一或多個記憶體單元105 (例如存取線上方之記憶體單元105)之一位元線115。因此，在不失理解或操作之情況下，參考字線及位元線或其類似物可互換。字線110及位元線115可實質上彼此垂直且可支援一記憶體單元陣列。
一記憶體單元105一般可定位於兩個存取線(諸如一字線110及一位元線115)之相交點處。此相交點可指稱記憶體單元105之位址。一目標記憶體單元105可為定位於一通電(例如啟用)字線110與一通電(例如啟用)位元線115之相交點處之一記憶體單元105；即，可使一字線110及一位元線115兩者通電以讀取或寫入其等相交點處之一記憶體單元105。與相同字線110或位元線115電子通信(例如，連接至相同字線110或位元線115)之其他記憶體單元105可指稱非目標記憶體單元105。
如圖1中所展示，一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同導電線，諸如一位元線115。即，一位元線115可與上記憶體單元105-b及下記憶體單元105-a耦合。其他組態可能可行，例如，一第三層(圖中未展示)可與上記憶體單元105-b共用一字線110。
在一些情況中，一電極可將一記憶體單元105耦合至一字線110或一位元線115。術語「電極」可係指一電導體，且可包含提供記憶體裝置100之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或其類似者。因此，術語「電極」在一些情況中可係指一存取線(諸如一字線110或一位元線115)及在一些情況中可係指用作一存取線與一記憶體單元105之間的一電接點的一額外導電元件。在一些實施例中，一記憶體單元105可包括定位於一第一電極與一第二電極之間的硫屬化物材料。第一電極可將硫屬化物材料耦合至一字線110，且第二電極將硫屬化物材料耦合至一位元線115。第一電極及第二電極可為相同材料(例如碳)或不同材料。在其他實施例中，一記憶體單元105可與一或多個存取線直接耦合，且可省略除存取線之外的電極。
可藉由啟用或選擇字線110及數位線115來對記憶體單元105執行諸如讀取及寫入之操作。啟用或選擇一字線110或一數位線115可包含施加一電壓至各自線。字線110及數位線115可由導電材料製成，諸如金屬(例如銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體或其他導電材料、合金、化合物或其類似者。
在一些架構中，一單元之邏輯儲存裝置(例如一CBRAM單元中之一電阻組件、一FeRAM單元中之一電容組件)可藉由一選擇組件來與數位線電隔離。字線110可連接至選擇組件且可控制選擇組件。例如，選擇組件可為一電晶體且字線110可連接至電晶體之閘極。替代地，選擇組件可為一可變電阻組件，其可包括硫屬化物材料。啟用字線110導致記憶體單元105之邏輯儲存裝置與其對應數位線115之間的一電連接或閉合電路。接著，可存取數位線以讀取或寫入記憶體單元105。在選擇一記憶體單元105之後，可使用所得信號來判定所儲存之邏輯狀態。在一些情況中，一第一邏輯狀態可對應於無電流或通過記憶體單元105之一微弱電流，而一第二邏輯狀態可對應於一有限電流。
在一些情況中，一記憶體單元105可包含具有兩個端子之一自選擇記憶體單元，且可省略一單獨選擇組件。因而，自選擇記憶體單元之一端子可電連接至一字線110且自選擇記憶體單元之另一端子可電連接至一數位線115。
可透過一列解碼器120及一行解碼器130來控制存取記憶體單元105。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於所接收之列位址來啟用適當字線110。在一些情況中，列解碼器120可包含用於選擇一3D記憶體陣列102之一特定階層的多組TFT。例如，列解碼器120可包含與一下階層(例如包含記憶體單元105-a之一記憶體階層)相關聯以選擇下階層之一第一組TFT及與一上階層(例如包含記憶體單元105-b之一記憶體階層)相關聯以抑制(例如取消選擇)上階層之一第二組TFT。在一些情況中，TFT可共置於包含3D記憶體陣列102之陣列層中。在一些情況中，定位於陣列層中之TFT可與列解碼器120耦合，列解碼器120可定位於3D記憶體陣列102定位於其上方之一基板中。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟用適當數位線115。在一些情況中，類似於列解碼器120，行解碼器130可包含用於選擇一3D記憶體陣列102之一特定階層的另外多組TFT。例如，記憶體陣列102可包含標記為WL_1至WL_M之多個字線110及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，可藉由啟用一字線110及一數位線115 (例如WL_2及DL_3)來存取其等相交點處之記憶體單元105。
在存取之後，可由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。例如，可施加一電壓至一記憶體單元105 (使用對應字線110及位元線115)，且存在一所得電流通過記憶體單元105可取決於記憶體單元105之施加電壓及臨限電壓。在一些情況中，可施加一個以上電壓。另外，若一施加電壓未導致電流流動，則可施加其他電壓，直至由感測組件125偵測到一電流。可藉由評估導致電流流動之電壓來判定記憶體單元105之儲存邏輯狀態。在一些情況中，電壓可量值斜升，直至偵測到一電流流動。在其他情況中，可循序施加預定電壓，直至偵測到一電流。同樣地，可施加一電流至一記憶體單元105且產生電流之電壓之量值可取決於記憶體單元105之電阻或臨限電壓。
在一些情況中，記憶體單元105 (例如一自選擇記憶體單元)可包括硫屬化物材料。自選擇記憶體單元之硫屬化物材料可在自選擇記憶體單元操作期間保持一非晶狀態。在一些情況中，操作自選擇記憶體單元可包含施加各種形狀之程式化脈衝至自選擇記憶體單元以判定自選擇記憶體單元之一特定臨限電壓，即，可藉由改變一程式化脈衝之一形狀來修改一自選擇記憶體單元之一臨限電壓，其可更改非晶狀態中之硫屬化物之一局部組成。可藉由施加各種形狀之讀取脈衝至自選擇記憶體單元來判定自選擇記憶體單元之一特定臨限電壓。例如，當一讀取脈衝之一施加電壓超過自選擇記憶體單元之特定臨限電壓時，有限量電流可流動通過自選擇記憶體單元。類似地，當一讀取脈衝之施加電壓小於自選擇記憶體單元之特定臨限電壓時，無可觀電流量可流動通過自選擇記憶體單元。
在一些實施例中，感測組件125可藉由偵測電流或無電流流動通過一選定記憶體單元105來讀取儲存於記憶體單元105中之資訊。依此方式，記憶體單元105 (例如一自選擇記憶體單元)可基於與硫屬化物材料相關聯之臨限電壓位準(例如兩個臨限電壓位準)來儲存單位元資料，其中電流流動通過記憶體單元105時之臨限電壓位準指示由記憶體單元105儲存之一邏輯狀態。在一些情況中，記憶體單元105可展現特定數目個不同臨限電壓位準(例如三個或更多個臨限電壓位準)以藉此儲存一個以上位元資料。
感測組件125可包含各種電晶體或放大器以偵測及放大與一所感測之記憶體單元105相關聯之一信號差，其可指稱鎖存。接著，記憶體單元105之偵測邏輯狀態可透過行解碼器130輸出為輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。圖1亦展示配置感測組件125-a (呈一虛線框)之一替代選項。一般技術者應瞭解，感測組件125可在不失其功能用途之情況下與行解碼器或列解碼器相關聯。
可藉由類似地啟用相關字線110及數位線115來設定或寫入一記憶體單元105，且可將至少一邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受寫入至記憶體單元105之資料，例如輸入/輸出135。
在一些記憶體架構中，存取記憶體單元105會使所儲存之邏輯狀態降級或損毀，且可執行重寫或再新操作以使記憶體單元105恢復至原始邏輯狀態。例如，在DRAM中，可在一感測操作期間使電容器部分或完全放電以破壞所儲存之邏輯狀態，因此可在一感測操作之後重寫邏輯狀態。另外，在一些記憶體架構中，啟用一單一字線110會導致列(例如與字線110耦合)中之所有記憶體單元放電；因此，可能需要重寫列中之若干或所有記憶體單元105。但在非揮發性記憶體(諸如自選擇記憶體、PCM、CBRAM、FeRAM或「反及(NAND)」記憶體)中，存取記憶體單元105不會損毀邏輯狀態，因此，記憶體單元105可無需在存取之後重寫。
記憶體控制器140可透過各種組件(例如列解碼器120、行解碼器130及感測組件125)來控制記憶體單元105之操作(例如讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以啟用所要字線110及數位線115。記憶體控制器140亦可產生及控制操作記憶體裝置100期間所使用之各種電壓或電流。一般而言，本文中所討論之一施加電壓或電流之振幅、形狀、極性及/或持續時間可經調整或變動且可因操作記憶體裝置100中所討論之各種操作而不同。此外，可同時存取記憶體陣列102內之一個、多個或所有記憶體單元105；例如，可在其中將所有記憶體單元105或記憶體單元105之一群組設定為一單一邏輯狀態之一重設操作期間同時存取記憶體陣列102之多個或所有單元。
在一些情況中，可同時形成下字線110 (圖1中標記為WL_B1)、上字線110 (圖1中標記為WL_T1)及任何數目個額外層處之字線(圖中未展示)。此外，下字線110及上字線110兩者可安置(形成)於最初包括一相同介電材料之層中，且一單一通路圖案可用於同時形成其各自層處之下層級字線110及上層級字線110的一或多個處理步驟，例如移除介電材料之部分及使其由導電材料替換。類似地，下記憶體單元105 (例如圖1中繪示為實心黑圓之記憶體單元105-a)可與上記憶體單元105 (例如圖1中繪示為白圓之記憶體單元105-b)及記憶體單元之任何數目個額外階層處之記憶體單元105 (圖中未展示)同時形成。在一些情況中，3D記憶體陣列102可定位於包含各種電路(諸如列解碼器120、感測組件125、行解碼器130或其類似者)之一基板上方。
圖2繪示根據本發明之實施例之支援記憶體陣列解碼及互連之一3D記憶體陣列202之一實例。3D記憶體陣列202可為參考圖1所描述之記憶體陣列102或包含兩個或更多個記憶體單元階層之一3D記憶體裝置之部分之一實例。3D記憶體陣列202可包含定位於一基板204上方之記憶體單元之一第一陣列或階層205-a及第一陣列或階層205-a之頂部上之記憶體單元之一第二陣列或階層205-b。3D記憶體陣列202亦可包含字線110-a及字線110-b及位元線115-a，其等可為參考圖1所描述之字線110及一位元線115之實例。如同圖2中所描繪之說明性實例，第一階層205-a及第二階層205-b之記憶體單元可各包含一自選擇記憶體單元。在一些實例中，第一階層205-a及第二階層205-b之記憶體單元可各包含可適合於一交叉點架構之另一類型之記憶體單元，例如一CBRAM單元或一FeRAM單元。儘管圖2中所包含之一些元件係用一數字指示符標記，其他對應元件未標記，但其等係相同的或應被理解為類似的以試圖提高描繪特徵之可見性及清晰度。
在一些情況中，第一階層205-a之記憶體單元可各包含第一電極215-a、硫屬化物材料220-a及第二電極225-a。另外，第二階層205-b之記憶體單元可各包含第一電極215-b、硫屬化物材料220-b及第二電極225-b。在一些實施例中，存取線(例如字線110、位元線115)可包含一電極層(例如一保形層)來代替電極215或225且因此可包括多層存取線。在此等實施例中，存取線之電極層可與一記憶體材料(例如硫屬化物材料220)介接。在一些實施例中，存取線(例如字線110、位元線115)可與一記憶體材料(例如硫屬化物材料220)直接介接，其等之間無一電極層或一電極。
在一些實施例中，第一階層205-a及第二階層205-b之記憶體單元可具有共同導電線，使得各階層205-a及205-b之對應(例如沿y方向垂直對準)記憶體單元可共用位元線115或字線110，如參考圖1所描述。例如，第二階層205-b之第一電極215-b及第一階層205-a之第二電極225-a兩者可耦合至位元線115-a，使得位元線115-a由(沿y方向)垂直對準及相鄰之記憶體單元共用。
在一些實施例中，3D記憶體陣列202可包含一額外位元線(圖中未展示)，使得第二階層205-b之第一電極215-b可與額外位元線耦合且第一階層205-a之第二電極225-a可與位元線115-a耦合。額外位元線可與位元線115-a電隔離(例如，一絕緣材料可插入於額外位元線與位元線115-a之間)。因此，第一階層205-a及第二階層205-b可分離且可彼此獨立操作。在一些情況中，一存取線(例如字線110或位元線115)可包含用於各交叉點處之一各自記憶體單元的一選擇組件(例如兩端子選擇器裝置，其可組態為與存取線整合之一或多個薄膜材料)。因而，存取線及選擇組件可一起形成充當一存取線及一選擇組件兩者之一複合材料層。
在一些情況中，3D記憶體陣列202之架構可指稱一交叉點架構之一實例，因為一記憶體單元可形成於一字線110與一位元線115之間的一拓撲交叉點處，如圖2中所繪示。此一交叉點架構可以比一些其他記憶體架構更低之生產成本提供相對較高密度資料儲存。例如，具有一交叉點架構之一記憶體陣列可具有一減小面積之記憶體單元且由此可支援比一些其他架構提高之一記憶體單元密度。例如，與具有一6F2 記憶體單元面積之其他架構(諸如具有三端子選擇組件之架構)相比，一交叉點架構可具有一4F2 記憶體單元面積，其中F係最小特徵大小(例如一最小特徵大小)。例如，一DRAM記憶體陣列可使用一電晶體(例如一薄膜電晶體)(其係三端子裝置)作為各記憶體單元之選擇組件，因此，包括給定數目個記憶體單元之一DRAM記憶體陣列可具有比具有包括相同數目個記憶體單元之一交叉點架構的一記憶體陣列更大之一記憶體單元面積。
儘管圖2之實例展示兩個記憶體階層，但其他組態可包含任何數目個階層(例如4個階層、8個階層、16個階層、32個階層)。在一些實施例中，一或多個記憶體階層可包含自選擇記憶體單元，其包含硫屬化物材料220。在其他實施例中，一或多個記憶體階層可包含FeRAM單元，其包含一鐵電材料。在其他實施例中，一或多個記憶體階層可包含CBRAM單元，其包含金屬氧化物或硫屬化物材料。例如，硫屬化物材料220可包含硫屬化物玻璃，諸如(例如)硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之一合金。在一些實施例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可指稱SAG合金。
在一些情況中，3D記憶體陣列202之字線110-a、字線110-b及位元線115-a可指稱陣列電極。如本文中所描述，一組TFT可建構於陣列層中，使得TFT組之一子組可與記憶體陣列之一階層(例如記憶體單元205-a之第一階層、記憶體單元205-b之第二階層)之陣列電極(例如字線110、位元線115)耦合。在一些情況中，TFT組可與基板204中之電路(例如陣列層下方之CMOS電路)耦合以促進電路之各種功能。例如，TFT組可基於來自電路之輸入(例如與一存取命令相關聯之解碼結果)來選擇記憶體陣列之一特定階層(例如選擇功能)且同時不選擇記憶體陣列之兩個或更多個階層(例如抑制功能)。在一些情況中，TFT組可執行更高級功能(例如一全解碼功能)以分擔原本可由電路實施之一或多個功能。
圖3至圖6繪示本發明之製造技術之各種態樣。例如，各種橫截面圖可繪示一複合堆疊之一或多個埋藏目標層處產生TFT之特定結構(例如TFT之源極、汲極、閘極及通道)的並行性質，各目標層包括一目標材料。如本文中所描述，在一些情況中，通路(例如存取通路)可用於產生一目標埋藏層處之目標材料中之結構。各種俯視圖可繪示一組特定通路可如何用於產生TFT之各種結構。本文中所描述之製造技術可促進同時形成不同下層處之相同結構，例如TFT之閘極電極組或TFT之通道材料元件組。因而，本文中所描述之製造技術可促進同時形成包含兩個或更多個記憶體單元階層之陣列層中之一組TFT，各階層包括存取線(例如字線、位元線、陣列電極)及記憶體單元之一3D交叉點結構。
圖3A至圖3L繪示根據本發明之例示性製造技術。圖3A至圖3L描述用於同時建構兩個或更多個TFT (例如可指稱垂直TFT且其中一電流在啟用TFT時沿相對於一水平基板之一垂直方向流動的TFT)之若干程序步驟之態樣。在一些情況中，此等TFT可製造於陣列層之一插座區域中。在一些情況中，TFT可指稱陣列電極驅動器。一插座區域可係指其中可形成各種互連(例如TFT與一下伏電路(例如參考圖2所描述之基板204中之邏輯電路、列解碼器120)之間的互連、TFT與陣列電極(例如參考圖2所描述之字線110及/或位元線115)之端之間的互連)之陣列層之一區域。圖3A至圖3L包含插座區域之一部分之俯視圖(例如插座區域之一佈局)以繪示不同通路群組可用於同時建構TFT之各種結構。圖3A至圖3L亦包含插座區域之部分之橫截面側視圖以繪示用於同時建構TFT之若干程序步驟期間之程序特徵之態樣。
圖3A繪示可包含各種材料之數個不同層之一堆疊305之一橫截面側視圖。在一些情況中，堆疊可指稱一複合堆疊。在一些情況中，堆疊305可定位於一基板(例如參考圖2所描述之基板204)上方。可基於諸多因數(例如記憶體技術之一所要種類(例如自選擇記憶體、FeRAM、CBRAM)、記憶體單元階層之一所要數目(例如兩個或更多個記憶體單元階層))來選擇堆疊305之特定材料。如圖3A之說明性實例中所描繪，堆疊305可包含適合於製造兩個記憶體單元階層(例如定位於一基板204上方之記憶體單元之一第一階層205-a及第一陣列或階層205-a之頂部上之記憶體單元之一第二陣列或階層205-b，如參考圖2所描述)之一初始層堆疊。
堆疊305可包含一層310，其可為堆疊305之一頂層。在一些實施例中，層310包含一介電材料。在一些實施例中，層310包含一硬遮罩材料，使得層310可指稱一硬遮罩(HM)層。一通路圖案可由於(例如)一光微影步驟而形成於層310中。在一些情況中，此一光微影步驟可形成穿過堆疊305之一頂層(例如層310)的一第一組通路(例如圖3B中所展示之一第三通路群組340-c)及一第二組通路(例如圖3B中所展示之一第二通路群組340-b)。
堆疊305亦可包含層315。在圖3A之說明性實例中，堆疊305包含兩個層315 (即，層315-a及層315-b)，但任何數目個層係可行的。在一些實施例中，層315可各包含一第一介電材料(其亦可指稱D1)。如本文中所繪示，各層315可經修改以包含一組第一陣列電極(例如電極片或電極段、導電線、存取線、字線)。在一些情況中，各層315可指稱一第一層、一第一電極層或一D1層。
堆疊305亦可包含層320。在圖3A之說明性實例中，堆疊305包含兩個層320 (即，層320-a及層320-b)，但任何數目個層320係可行的。在一些實施例中，各層320可包括一佔位材料，其稍後可被部分移除且由一所要材料(例如記憶體材料、閘極電極材料、半導體材料)替換。在一些實施例中，各層320可最初包括一記憶體材料，其可經處理以形成一或多個記憶體元件。在一些情況中，一層320可指稱一第二層、一記憶體層或一DM層。
堆疊305亦可包含一層325。在圖3A之說明性實例中，堆疊305包含一單一層325，但任何數目個層325係可行的。在一些實施例中，各層325可包含一第二介電材料(其可指稱D2)。如本文中所繪示，層325可經修改以包含一組第二陣列電極(例如電極片、導電線、存取線、位元線)。在一些情況中，各層325可指稱一第三層、一第二電極層或一D2層。
堆疊305可包含一層330。在一些情況中，層330可包含一蝕刻停止材料以經受本文中所描述之各種蝕刻程序。在一些情況中，層330可包含相同於層310之硬遮罩材料，或可包含一不同材料。在一些情況中，層330可提供相對於形成於一基板(例如參考圖2所描述之基板204)中之電路或其他結構的一緩衝層或可位於層330下方之其他層(圖中未展示)。在一些情況中，層330可提供相對於製造於早先處理步驟中之一或多個記憶體單元階層的一緩衝層。
圖3B繪示其中可建構包含兩個或更多個TFT (例如垂直TFT)之一插座區域之堆疊305之一俯視圖，如本文中所描述。圖3B繪示呈一陣列圖案之一組通路340 (描繪為白色、灰色或交叉影線方形)。圖3B亦繪示可使用不同通路群組(例如第一通路群組340-a、第二通路群組340-b、第三通路群組340-c)來同時形成於堆疊305內之各種結構。例如，圖3B繪示一組陣列電極350、一組電極片355 (描繪為暗陰影矩形)及一組閘極電極360 (俯視圖中描繪其等之一者)，其等之各者可形成於程序序列之不同接合點處以建構TFT。
如別處所描述，可使用一第一通路子組(例如一第一通路群組340-a)來建構陣列電極組350 (例如陣列電極350-c及350-d)。此外，可使用一第二通路子組(例如描繪為灰色方形之一第二通路群組340-b)來建構電極片組(例如電極片355-b)。在一些情況中，一電極片355-b可為一第一層315-a處之一TFT之一第二電極(例如汲極)。在一些情況中，可藉由使用第二通路群組340-b在第一層(例如D1層315-a、D1層315-b)形成一通道(例如一列中之一系列合併腔)來建構電極片，例如，通道與第二通路群組340-b對準。可使用一電極材料(例如一導電材料)來填充第一層處之通道。隨後，可形成對應於第二通路群組340-b之一組介電插塞以分離D1層315-a內之一電極片與D1層315-b內之另一電極片。介電插塞可延伸穿過填充第一層處之通道的電極材料。
另外，可使用一第三通路子組(例如一第三通路群組340-c)來建構閘極電極組360，如本文中參考圖3C至圖3F所描述。此外，可使用一或多個通路(例如描繪為交叉影線方形之通路，其包含通路340-d、通路340-e)來將陣列電極(例如陣列電極350-f)切分成兩個或更多個分段。因此，在一些情況中，一電極片(例如電極片355-b)可與一單一陣列電極(例如陣列電極350-e)耦合。在一些情況中，一電極片(因此其內所建構之一或多個TFT)可定位於單一陣列電極之兩端之間。例如，一電極片(例如電極片355-b)可大致定位於單一陣列電極(例如陣列電極350-e)之一中間區域中。
在一些情況中，陣列電極350可為與陣列層之一主動陣列區域中之一組記憶體單元耦合之存取線(例如字線、位元線、導電線)或可為存取線之部分。一主動區域可係指其中存取線及記憶體單元組形成一記憶體單元陣列的陣列層之一區域。在一些情況中，可根據主動陣列區域中之一交叉點架構來建構記憶體單元陣列(例如存取線及記憶體單元組)。依此方式，形成於陣列層之插座區域中之一組TFT可與陣列層之主動陣列區域中之陣列電極350 (及因此與陣列電極350相關聯之記憶體單元組)耦合。
圖3C至圖3F繪示使用第三通路群組340-c來形成堆疊305內之TFT之閘極電極組360之製造技術。在一些情況中，在層320處形成閘極電極組360之前，陣列電極組350及電極片組355可已形成於堆疊305內。
圖3C繪示使用第三通路群組340-c來形成通路孔之後的橫穿圖3B中所展示之一虛線AA之堆疊305之一橫截面側視圖。橫截面側視圖可對應於包含通路340-f之一電極片(例如圖3B中所展示之電極片355-a)之一部分。圖3C中所描繪之電極片(例如圖3C中所展示之電極片355-c及355-d)可先前已形成於D1層中。使用不同於圖3A之原始D1層(例如層315-a、層315-b)的一陰影圖案來描繪圖3C之電極片355-c及355-d以指示圖3C中所展示之D1層之部分已由形成電極片組355之一電極材料替換。圖3C亦繪示可對應於一通路孔(例如對應於包含於第三通路群組340-c中之通路340-f的一通路孔)之一橫截面側視圖的一開口341。
在一些情況中，一光微影步驟可將通路340之一形狀轉印至堆疊305上。在一些情況中，光微影步驟可包含在層310之頂部上形成具有通路340之一形狀(例如由通路340內之光阻材料之缺失界定)的一光阻層(圖中未展示)。在一些實例中，可在光微影步驟之後進行一蝕刻處理步驟以將通路340之形狀轉印至層310上，使得建立於層310內之通路340之形狀可在後續處理步驟期間重複用作一存取通路，即，包含通路340之形狀的層310可充當提供通路340之形狀中之一存取通路用於後續處理步驟之一硬遮罩層。
在一些情況中，一各向異性蝕刻程序步驟可形成穿過堆疊305之開口341且開口341之寬度可實質上相同於一通路(例如通路340-f)之寬度。一各向異性蝕刻步驟可藉由將一蝕刻劑(例如一或多個化學元素之一混合物)施加於一目標材料來沿一方向(例如相對於一基板之一正交方向)移除目標材料。此外，蝕刻劑可展現僅針對目標材料(例如層310處之一硬遮罩材料)之移除同時保留暴露於蝕刻劑之其他材料(例如光阻劑)之一選擇性(例如一化學選擇性)。當移除一或多層材料(例如D1層315處之第一介電材料、DM層320處之佔位材料、D2層325處之第二介電材料)時，一各向異性蝕刻步驟可在一單一各向異性蝕刻步驟期間使用一或多個蝕刻劑。在一些情況中，一各向異性蝕刻步驟可使用展現旨在移除一材料群組(例如氧化物及氮化物)同時保留暴露於一蝕刻劑之其他材料群組(例如金屬)之一選擇性的蝕刻劑。
圖3D繪示使用已形成於堆疊305內之通路孔(例如開口341)(如參考圖3C所描述)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的橫穿虛線AA之堆疊305之一橫截面側視圖。
在一些情況中，蝕刻程序步驟可包含可沿所有方向移除一目標材料之一各向同性蝕刻步驟。在一些情況中，一各向同性蝕刻步驟可施加展現僅針對一目標材料(例如DM層320中之一佔位材料)之移除同時保留暴露於一蝕刻劑(例如一或多個化學元素之一混合物)之其他材料(例如電極片355-c或355-d之電極材料、D2層之第二介電材料、HM層之硬遮罩材料)之一選擇性(例如一化學選擇性)的蝕刻劑。當移除一或多層材料時，一各向同性蝕刻步驟可在一單一各向同性蝕刻步驟期間採用不同蝕刻劑。在一些情況中，可在一第一介電材料與堆疊中之至少一其他材料之間化學選擇一各向同性蝕刻劑(例如用於一各向同性蝕刻步驟中之一蝕刻劑)。依此方式，蝕刻程序步驟可在各DM層內形成一系列腔，例如對應於第三通路群組340-c之一系列腔342。當疊合腔(例如相鄰腔，諸如腔342-a及一DM層320-a內之下一腔(圖中未展示))完全重疊時，疊合腔可合併以形成DM層處之通道。依此方式，可在可與第一組通路(例如圖3B中所展示之第三通路群組340-c)對準之第二層(例如層320-a、層320-b)處形成一通道。
仍參考圖3D，可在蝕刻程序步驟之後進行沈積程序步驟以在腔342 (因此一通道)及通路孔(例如開口341)之表面上形成一層絕緣材料(例如一絕緣層365)。在一些情況中，絕緣層365可與跨至少兩個層(例如跨電極片355-c及凹進DM層320-a及接著D2層325)之不均勻表面保形(例如維持一實質上相同厚度)。在一些情況中，絕緣層365可促進一交越區域形成，如本文中所描述。在一些情況中，沈積程序步驟可形成與通道保形之一絕緣層365。
圖3E繪示完成至少一沈積程序步驟之後的橫穿虛線AA之堆疊305之一橫截面側視圖。沈積程序步驟可基於使用通路孔(例如已由參考圖3D所描述之絕緣層365部分填充之開口341)形成絕緣層365來填充已形成於DM層(例如DM層320-a及320-b)處之通道。在一些情況中，沈積程序步驟可沈積一電極材料361。電極材料361可形成閘極電極組360。在一些情況中，電極材料361可包含多晶矽、耐火金屬元素(例如鎢、鈦、鉭)或其氮化物或其等之一組合。在一些情況中，可藉由使用一化學機械拋光(CMP)程序步驟或一回蝕程序步驟來移除可存在於HM層310上方之過量電極材料361。
圖3F繪示使用第三通路群組340-c來自通路孔移除電極材料361之至少一蝕刻程序步驟之後的橫穿虛線AA之堆疊305之一橫截面側視圖。圖3F亦繪示可對應於一通路孔(例如對應於包含於第三通路群組340-c中之通路340-f的一通路孔)之一橫截面側視圖的一開口341-a。在一些情況中，一各向異性蝕刻程序步驟可形成開口341-a且開口341-a之寬度可實質上相同於一通路(例如通路340-f)之寬度。由於各向異性蝕刻程序步驟自通路孔移除電極材料361，一DM層內之電極材料(例如DM層320-a內之電極材料361-a)可與另一DM層內之電極材料(例如DM層320-b內之電極材料361-b)分離。依此方式，兩個或更多個閘極電極(例如一組閘極電極360)可同時形成於堆疊305內。
圖3G繪示使用已形成於堆疊305內之通路孔(例如開口341-a)來執行至少一蝕刻程序步驟及一沈積程序步驟(如參考圖3F所描述)之後的橫穿虛線AA之堆疊305之一橫截面側視圖。
在一些情況中，蝕刻程序步驟可包含一選擇性各向同性蝕刻步驟，其可選擇性移除電極材料361，同時保留暴露於各向同性蝕刻程序之堆疊305之其餘部分。由於各向同性蝕刻步驟，可使DM層內之電極材料361 (例如電極材料361-a及361-b)凹進，如圖3G中所展示。在一些情況中，各向同性蝕刻可移除閘極電極(例如包括電極材料361之閘極電極360)之一部分以在第二層(例如層320)處形成一腔。在一些情況中，蝕刻程序步驟亦可包含一各向異性蝕刻步驟，其選擇性移除層330之一部分(例如層330處之硬遮罩材料)以產生穿過層330之一孔(例如層330處之開口341-b)。在一些情況中，開口341-b之一寬度可實質上相同於開口341-a之寬度。開口341-b可與可為一邏輯電路層之部分的一導電元件385耦合。例如，導電元件385可表示一基板中之一電路(例如建構於一基板204中之列解碼器120)之一節點。在另一實例中，導電元件385可與列解碼器120之一節點(例如其中存在一選擇信號之一節點)耦合以啟用陣列層之一或多個階層。
仍參考圖3G，沈積步驟可使用通路(例如通路孔341-a)來形成電極材料361之暴露表面上方之氧化物材料370。依此方式，可在第二層(例如層320)處之腔中形成氧化物材料370，其中氧化物材料370可與包括電極材料361之閘極電極360接觸。在一些情況中，氧化物材料370可指稱可存在於一TFT之一閘極電極與一主動通道區域之間的一閘極氧化物。沈積步驟可為可經組態以僅在電極材料361之暴露表面上方形成氧化物材料370之一種選擇性氧化步驟或選擇性沈積步驟。
圖3H繪示使用已形成於堆疊305內之通路孔(例如開口341-a)來執行至少一第一蝕刻程序步驟、一沈積程序步驟及一第二蝕刻程序步驟(如參考圖3G所描述)之後的橫穿虛線AA之堆疊305之一橫截面側視圖。第一蝕刻程序步驟可包含一各向同性蝕刻步驟，其移除電極片355 (例如TFT之一第二電極)之一部分，例如選擇性移除通路孔341-a內之電極片355之暴露電極材料。各向同性蝕刻步驟可在第一層(例如層315)處形成一或多個腔。
隨後，可形成一歐姆材料375以填充通路孔341-a及與通路孔341-a相關聯之空間(例如腔)，例如藉由移除電極片355之部分所產生之D1層(例如層315)處之腔、藉由移除電極材料361所產生之DM層(例如層320)處之空間。因此，歐姆材料375可與第二電極(例如電極片355)接觸。在一些情況中，歐姆材料375可提供電極材料(例如電極片355-c或355-d)與稍後將形成之一半導體材料(例如參考圖3I所描述之一半導體材料380)之間的一歐姆接觸。
歐姆材料可為經組態以提供一導電材料(例如電極片355-c或355-d)與一半導體材料(例如半導體材料380)(其具有雙向均勻或至少實質上均勻之一電阻)之間的一電流路徑的一材料。即，自導電材料藉由歐姆材料而至半導體材料之一電流路徑可展現相同於或實質上相同於自半導體材料藉由過渡材料而至歐姆材料之一電流路徑之電阻。因此，歐姆材料可避免導電材料(例如電極片355-c或355-d)與半導體材料(例如半導體材料380)之間的一整流接面或其他非歐姆或定向接觸或電流路徑。在一些情況中，歐姆材料375可指稱一過渡材料。歐姆材料375可包含各種化合物，其包含過渡金屬元素(例如鈦、鈷、鎳、銅、鎢、鉭)。第二蝕刻程序步驟可包含一各向異性蝕刻步驟，其使用開口341-a來移除通路孔內沿一垂直方向之歐姆材料375。依此方式，通路孔外之歐姆材料(例如歐姆材料375-a、歐姆材料375-b)可保持完整。
圖3I繪示使用已形成於堆疊305內之通路孔(例如開孔341-a)來執行至少一第一蝕刻程序步驟、一第一沈積程序步驟、一第二蝕刻程序步驟及一第二沈積步驟(如參考圖3H所描述)之後的橫穿虛線AA之堆疊305之一橫截面側視圖。第一蝕刻程序步驟可包含一各向同性蝕刻步驟，其選擇性移除暴露於開口341-a內之歐姆材料375之部分(例如D1層處之歐姆材料375-a、DM層處之歐姆材料375-b之一部分)。依此方式，各向同性蝕刻步驟可形成跨越第一層(例如層315)及第二層(例如層320)之一腔。第一蝕刻程序步驟亦可包含選擇性移除由於移除歐姆材料375之部分而暴露之絕緣層365的一蝕刻步驟。第一沈積程序步驟可使用一半導體材料380來填充通路孔(例如開口341-a)及由第一蝕刻程序步驟產生之空間(例如跨越第一層及第二層之腔)。第二蝕刻程序步驟可使用開口341-a來移除通路孔內沿一垂直方向之半導體材料380。第二沈積步驟可在通路孔內之半導體材料380之暴露表面上方選擇性形成一絕緣材料390，使得絕緣材料390可與半導體材料380接觸。在一些情況中，可基於一第二閘極效應來判定絕緣材料390之一厚度(例如用於避免一第二閘極效應)。
圖3J繪示使用已形成於堆疊305內之通路孔(例如開口341-a)來執行至少一第一蝕刻程序步驟、一沈積程序步驟及一第二蝕刻程序步驟(如參考圖3I所描述)之後的橫穿虛線AA之堆疊305之一橫截面側視圖。第一蝕刻程序步驟可包含一各向異性蝕刻步驟，其選擇性移除第三層(例如層325、D2層)之一部分以在其內產生腔。隨後，沈積程序步驟可使用歐姆材料375 (例如歐姆材料375-e)來填充通路孔及腔。第二蝕刻程序步驟可自通路孔沿一垂直方向移除歐姆材料375，使得歐姆材料(例如歐姆材料375-e)保留於第三層處之腔中。第三層處之剩餘歐姆材料(例如歐姆材料375-e)可與一第三電極(例如參考圖3K及圖3L所描述之一導電插塞396)接觸。
圖3K繪示使用已形成於堆疊305內之通路孔(例如開口341-a)來執行至少一沈積程序步驟(如參考圖3J所描述)之後的橫穿虛線AA之堆疊305之一橫截面側視圖。沈積程序步驟可使用一電極材料395來填充通路孔。在一些情況中，電極材料395可為相同於電極片355或陣列電極350之電極材料。由於使用電極材料395來填充通路孔(例如形成一導電插塞396)，導電元件385 (例如與一邏輯電路層相關聯之一節點)可與歐姆材料375-e耦合，歐姆材料375-e與半導體材料380-a接觸。透過氧化物材料370-a來與閘極電極360 (例如與氧化物材料370-a接觸之閘極電極360)之電極材料361-a進一步耦合之半導體材料380-a可形成一主動通道以使一電流基於施加於閘極電極360之一電壓來流動。另外，半導體材料380-a與歐姆材料375-a接觸，歐姆材料375-a與電極片355-c接觸。
因而，圖3K可繪示建構於包括堆疊305之陣列層之一插座區域中之TFT (例如兩個垂直TFT 335-a及335-b)之一橫截面側視圖。一導電插塞396 (例如由一電極材料395填充之通路孔)可充當TFT之一共源極，例如延伸穿過第三層(例如層325)之一第三電極。導電插塞396可進一步與一導電元件385 (例如與一邏輯電路相關聯之一節點)耦合。包圍導電插塞396之半導體材料380-a可充當一上TFT 335-a之一主動通道。類似地，包圍導電插塞396之半導體材料380-b可充當一下TFT 335-b之一主動通道。與半導體材料380-a耦合(例如透過歐姆材料375-a)之電極片355-c可充當上TFT 335-a之一汲極。類似地，與半導體材料380-b耦合(例如透過歐姆材料375-d)之電極片355-d可充當下TFT 335-b之一汲極。
在一些情況中，圖3K (鑑於圖3L)描繪第一層(例如D1層315)處之一歐姆材料375-a，其中歐姆材料375-a包圍第一層處之半導體材料380-a且與第一層處之半導體材料380-a接觸。圖3K亦描繪插入於導電插塞396與半導體材料380-a之間的一絕緣材料390-a。此外，圖3K描繪第三層(例如D2層325)處之歐姆材料(例如歐姆材料375-e)之一部分，其中歐姆材料375-e與半導體材料380-a接觸，使得導電插塞396可與半導體材料380-a耦合。在一些情況中，歐姆材料375-e可包圍導電插塞396。
圖3K描繪電流路徑345以繪示TFT之一些操作態樣。例如，導電元件385處之一第一信號(例如來自一邏輯電路之一選擇信號)可提供一第一電壓(例如0 V)至導電插塞(例如上TFT 335-a及下TFT 335-b兩者之共源極)。此外，施加於一閘極電極(例如包含電極材料361-a之上閘極電極360)之一第二電壓(例如1 V)可大於TFT之一臨限電壓(例如0.2 V)以形成半導體材料380-a內之一導電路徑(例如主動通道區域)。此外，可將一第三電壓(例如0.5 V)施加於電極片355-c (例如上TFT 335-a之汲極)，使得一電流可自TFT之源極(例如與一邏輯電路之一節點耦合之導電插塞396)流動至TFT之汲極(例如與一陣列電極(即，字線)耦合之電極片355-c)，其指示為一上電流路徑345-a。類似地，可在將第二電壓施加於包含電極材料361-b之下閘極電極且將第三電壓施加於電極片355-d (例如下TFT 335-b之汲極)時建立一下電流路徑345-b。在一些情況中，與TFT相關聯之電壓(例如第一電壓、第二電壓、第三電壓)可彼此不獨立，例如在TFT執行解碼功能或選擇功能期間。在一些情況中，若存在一分離電路(例如將一電壓驅動至TFT之一電路、傳導一電流之一啟用記憶體單元)，則與TFT相關聯之電壓可彼此獨立。
圖3K中所繪示之TFT可描繪一字線插座區域，因為D1層中之電極片355可與構建於D1層中之陣列電極(例如字線)耦合。此外，圖3K中所繪示之TFT可操作以啟用或撤銷啟用構成堆疊305之陣列層之一主動單元區域中之兩個記憶體單元階層之一者。在一些情況中，可透過導電路徑(例如主動通道區域)來將TFT之汲極(例如連接至電極片355-c之上TFT 335-a之汲極)驅動至與存在於導電元件385處之電壓相關之一電壓，如本文中所描述。
圖3L繪示包含兩個或更多個TFT (例如垂直TFT)(其包括所有閘極、源極及汲極電極)之堆疊305之一俯視圖。圖3L亦繪示形成陣列層之一插座區域(例如字線插座區域)的各種結構。例如，圖3L繪示本文中所描述之陣列電極組350、電極片組355 (描繪為暗陰影矩形)及一組閘極電極360。
例如，圖3L描繪延伸穿過堆疊305之一導電插塞396 (例如經一電極材料395填充之通路孔341-a)之一俯視圖，堆疊305包括一第一層(例如D1層315)、一第二層(例如DM層320)及一第三層(例如D2層325)。可使用共用於兩組通路之間的一通路(例如共用於第二通路群組340-b與第三通路群組340-c之間的通路340-f，如參考圖3B所描述)來形成導電插塞396。圖3L進一步描繪第一層(例如D1層315)及第二層(例如DM層320)處之一半導體材料380-a，其中半導體材料380-a包圍導電插塞396。圖3L亦描繪位於第二層(例如DM層320)處且與半導體材料380-a接觸之氧化物材料370-a。另外，圖3L描繪第二層(例如DM層320)處之一閘極電極360-a。包括電極材料361-a之閘極電極360-a與氧化物材料370-a接觸，亦如圖3K中所描繪。在一些情況中，半導體材料380-a、氧化物材料370-a及電極材料361-a之一組合可在TFT (例如垂直TFT)之半導體材料380-a內形成一主動通道，其中一電流可基於施加於閘極電極360-a之一電壓來流動通過主動通道。
在一些情況中，圖3L描繪第一層(例如D1層315)處之歐姆材料(例如歐姆材料375-a)之一部分，其中歐姆材料375-a與半導體材料380-a接觸且包圍導電插塞396，亦如圖3K中所展示。圖3L亦描繪插入於導電插塞396與半導體材料380-a之間的一絕緣材料390-a。
圖4A至圖4AA繪示根據本發明之例示性製造技術。圖4A至圖4AA描述用於同時建構兩個或更多個TFT (例如可指稱平面TFT且其中一電流在啟用TFT時沿相對於一水平基板之一水平(平行)方向流動之TFT)之若干程序步驟之態樣。在一些情況中，可在陣列層之一插座區域中製造此等TFT，如本文中所描述。在一些情況中，TFT可指稱陣列電極驅動器。圖4A至圖4AA包含插座區域之一部分之俯視圖(例如插座區域之一佈局)以繪示可使用不同通路群組來同時建構TFT之各種結構。圖4A至圖4AA亦包含插座區域之部分之橫截面側視圖以繪示用於同時建構TFT之若干程序步驟期間之程序特徵之態樣。
圖4A至圖4AA繪示用於建構一複合堆疊(例如參考圖3A至圖3L所描述之用於建構垂直TFT之堆疊305)中之平面TFT之例示性製造技術。因而，一複合堆疊可用於建構陣列層之一插座區域中之垂直TFT或平面TFT或兩者。如本文中所描述，複合堆疊亦可用於建構陣列層之一主動陣列區域中之記憶體單元之一3D交叉點陣列及相關聯電極。依此方式，複合堆疊可提供建構各包含一記憶體單元階層及電極之陣列層，其中電極(因此記憶體單元)可進一步與TFT (例如垂直TFT、水平TFT、垂直TFT及水平TFT之一組合)耦合。
圖4A繪示其中可建構包含兩個或更多個TFT (例如水平TFT)之一插座區域之一堆疊405之一俯視圖，如本文中所描述。堆疊405可為參考圖3A至圖3L所描述之堆疊305之一實例。圖4A繪示呈一陣列圖案之一組通路440 (描繪為白色、灰色或交叉影線方形)。通路組440可形成為穿過包含一第一層(例如堆疊305之層315)及一第二層(例如堆疊305之層320)之堆疊405之一頂層(例如堆疊305之層310)。通路組440可為參考圖3A至圖3L所描述之通路組340之一實例。圖4A亦繪示可使用不同通路群組(例如第一通路群組440-a、第二通路群組440-b)來同時形成於堆疊405內之各種結構。例如，圖4A繪示一組陣列電極450 (其可為參考圖3A至圖3L所描述之陣列電極350之實例)及一組閘極電極460 (其可為參考圖3A至圖3L所描述之閘極電極360之實例)，其等之各者可形成於程序序列之不同接合點處以建構TFT。
如別處所描述，可使用一第一通路子組(例如一第一通路群組440-a)來建構陣列電極組450 (例如陣列電極450-a及450-b)。在一些情況中，陣列電極可充當TFT之第三電極。另外，可使用一第二通路子組(例如一第二通路群組440-b)來建構閘極電極組460 (例如閘極電極460-a)，如本文中參考圖3C至圖3F所描述。
在一些情況中，可使用可形成腔(例如對應於通路440-z之腔442-z)之通路(例如描繪為灰色方形之通路，其包含通路440-z)來將陣列電極450之一子組(例如陣列電極450-b、陣列電極450-c)切分成若干分段。隨後，一蝕刻程序步驟可移除暴露於腔內之陣列電極450之部分以將陣列電極450之子組切分成兩個或更多個分段。如本文中參考圖4Y所描述，切分陣列電極之子組可促進形成於插座區域中之一TFT子組驅動一單一陣列電極(例如陣列電極450-a、陣列電極450-d)。在一些情況中，TFT子組可定位於單一陣列電極之兩端之間。例如，TFT子組可大致定位於單一陣列電極之一中間區域中。
圖4B繪示使用一第三通路群組(例如圖4A中描繪為交叉影線方形之通路，其包含通路440-c及通路440-d)來形成通路孔(例如對應於通路440-d之開口441-d)之後的橫穿圖4A中所展示之一虛線AA之堆疊405之一橫截面側視圖。橫截面側視圖可對應於包含閘極電極460-a及460-b之插座區域之一部分。電極材料461 (其可為參考圖3A至圖3L所描述之電極材料361之一實例)可已事先形成於堆疊405之DM層中，如本文中所描述。圖4B中所描繪之電極材料461對應於圖4A中所描繪之閘極電極460，例如，電極材料461-a形成閘極電極460-a，電極材料461-b形成閘極電極460-b。圖4B繪示一絕緣層465 (其可為參考圖3A至圖3L所描述之絕緣層365之一實例)部分包圍電極材料461。在一些情況中，一蝕刻程序(例如各向異性蝕刻程序)可移除暴露於形成通路孔之蝕刻程序之絕緣層465之一部分。
圖4C繪示使用第三通路群組(例如圖4A中描繪為交叉影線方形之通路，其包含通路440-c及通路440-d)來形成通路孔(例如開口441-d)之後的橫穿圖4A中所展示之一虛線BB之堆疊405之一橫截面側視圖。圖4C描繪相同於圖4B中所描繪之程序步驟的程序步驟中之堆疊405之一不同橫截面側視圖以突顯用於形成TFT之製造技術之各種態樣。圖4C之橫截面側視圖亦對應於包含閘極電極460-a及460-b之插座區域之部分。圖4C繪示絕緣層(例如絕緣層465-a)包圍電極材料461-c (其可形成閘極電極460-b)，因為圖4C之橫截面側視圖中所擷取之絕緣層465在形成通路孔時保持完整，例如，各向異性蝕刻程序可不到達絕緣層465-a。此外，圖4C繪示陣列電極450可已形成於堆疊405之D1層中，例如陣列電極450-d1、陣列電極450-d2。
圖4D繪示使用已形成於堆疊405內之通路孔(例如開口441-d)來執行至少一蝕刻程序步驟及一沈積程序步驟(如參考圖4A及圖4B所描述)之後的堆疊405之一俯視圖。另外，圖4D描繪已使用特定通路(例如參考圖4A所描述之通路440-z及對應腔442-z)來移除陣列電極之部分(例如陣列電極450-b、陣列電極450-c)。因此，一些陣列電極(例如陣列電極450-b、陣列電極450-c)可與陣列層之一主動陣列區域中之陣列電極不相聯。
圖4E繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4D中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4F繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4D中所展示之一虛線BB之堆疊405之一橫截面側視圖。依此方式，圖4D至圖4F繪示由於蝕刻程序步驟及沈積程序步驟而形成於堆疊405內之結構特徵之各種態樣。
在一些情況中，蝕刻程序步驟可包含一第一各向同性蝕刻程序，其使用通路孔(例如開口441-d)來到達堆疊405之一頂層(例如硬遮罩層)下方之層。第一各向同性蝕刻程序可選擇性移除堆疊405內之D1層之一第一介電材料。第一各向同性蝕刻程序可使暴露於通路孔中之其他材料(例如除D1層之第一介電材料之外的材料)保持實質上未改變，例如絕緣層465、電極材料461、D2層中之第二介電材料。由於第一各向同性蝕刻程序，通路腔442 (例如圖4D中所描繪之對應於通路440-d之通路腔442-b、圖4E及圖4F中所描繪之對應於通路440-d之通路腔442-c及通路腔442-d)可形成於D1層處。圖4D繪示通路腔(例如一俯視圖中描繪為一淺灰色方形之通路腔442-a及通路腔442-b)可到達陣列電極450 (例如陣列電極450-c、陣列電極450-d)以暴露D1層處之陣列電極450。
在一些情況中，蝕刻程序亦可包含一第二各向同性蝕刻程序，其可選擇性移除D1層處之陣列電極450之部分，例如由於第一各向同性蝕刻程序而暴露於第二各向同性蝕刻程序之陣列電極450之部分。第二各向同性蝕刻程序可使暴露於通路孔及通路腔中之其他材料(例如除D1層處之陣列電極450之外的材料)保持實質上未改變，例如絕緣層465、電極材料461、D1層處之第一介電材料、D2層處之第二介電材料。由於第二各向同性蝕刻程序，圖4F繪示已移除陣列電極450之一部分(例如陣列電極450-d1、陣列電極450-d2)以形成(例如擴展)通路腔(例如通路腔442-c、通路腔442-d)。另外，圖4D繪示第二各向同性蝕刻程序可移除陣列電極之部分，例如通路腔(例如通路腔442-a)與陣列電極(例如陣列電極450-c、陣列電極450-d)之間的重疊區域。
在一些情況中，蝕刻程序亦可包含一第三各向同性蝕刻程序，其可選擇性移除暴露於通路孔及通路腔中之DM層處之絕緣層465。第三各向同性蝕刻程序可使暴露於通路孔及通路腔中之其他材料(例如除絕緣層465之外的材料)保持實質上未改變，例如電極材料461、D1層中之第一介電材料、D2層中之第二介電材料、D1層處之陣列電極450。由於第三各向同性蝕刻程序，電極材料461之部分可變成暴露於沈積程序。
在一些情況中，沈積程序步驟可在電極材料461之暴露表面上方選擇性形成氧化物材料470 (其可為參考圖3A至圖3L所描述之氧化物材料370之一實例)。在一些情況中，氧化物材料470可充當TFT之一閘極氧化物。
在一些情況中，使用已用於形成TFT之閘極電極(例如閘極電極460-b)的第二通路群組440-b之一通路(例如通路440-d)，第二各向同性蝕刻程序可在第一層處形成一腔(例如腔442-c、腔442-d)以暴露閘極電極(例如電極材料461-b1、電極材料461-b2)之一部分。使用通路(例如通路440-d)，沈積程序步驟可形成與閘極電極(例如電極材料461-b1、電極材料461-b2)接觸之氧化物材料(例如氧化物材料470-e、氧化物材料470-f)。
圖4G繪示使用已形成於堆疊405內之通路孔(例如圖4E中所展示之開口441-d)及通路腔(例如圖4E及圖4F中所展示之通路腔442)來執行至少一沈積程序步驟(如參考圖4D至圖4F所描述)之後的堆疊405之一俯視圖。圖4H繪示沈積程序步驟之後的橫穿圖4G中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4I繪示沈積程序步驟之後的橫穿圖4G中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，沈積程序步驟可使用一半導體材料480 (其可為參考圖3A至圖3L所描述之半導體材料380之一實例)來填充通路孔及通路腔。圖4G描繪由半導體材料480填充之通路腔(例如描繪為一深灰色方形之通路腔442-a)之一俯視圖。圖4H描繪半導體材料480可與氧化物材料470 (例如閘極氧化物)接觸。圖4I描繪半導體材料480可填充腔且可與氧化物材料470 (例如閘極氧化物)接觸。
在一些情況中，使用已用於形成TFT之閘極電極(例如閘極電極460-b)的第二通路群組440-b之通路(例如通路440-d)，沈積步驟可在腔(例如圖4E及圖4F中所展示之腔442-c、腔442-d)中形成一半導體材料(例如半導體材料480)，且半導體材料可與氧化物材料(例如氧化物材料470-e)接觸。
圖4J繪示對已由半導體材料480填充之第三通路群組(例如圖4J中描繪為交叉影線方形之通路，其包含通路440-c及通路440-d)執行至少一蝕刻程序步驟及一沈積程序步驟(如參考圖4G至圖4I所描述)之後的堆疊405之一俯視圖。圖4K繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4J中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4L繪示沈積程序步驟之後的橫穿圖4J中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，蝕刻程序可包含一第一各向異性蝕刻程序，其可沿一垂直方向(例如相對於一水平基板之一垂直方向)選擇性移除通路孔(例如對應於第三通路群組之通路孔)內之半導體材料480。在一些情況中，蝕刻程序可包含一第二各向異性蝕刻程序，其可選擇性移除通路孔中之氧化物材料470。由於移除通路孔中之半導體材料480的蝕刻程序，上D1層處之半導體材料(例如半導體材料480-a)可與下D1層處之半導體材料(例如半導體材料480-b)分離，如圖4K中所展示。
在一些情況中，沈積程序步驟可包含使用一介電材料(例如一絕緣材料)來填充通路孔。在一些情況中，可使用一CMP程序或一回蝕程序來移除堆疊405之頂部上之過量介電材料。圖4K描繪由使上D1層處之半導體材料480-a與下D1層處之半導體材料480-b分離之介電材料(例如介電插塞444-a、介電插塞444-b)填充之通路孔。第一層(例如堆疊405之D1層)處之半導體材料(例如半導體材料480-a)可包圍介電插塞(例如介電插塞444-b)。此外，第二層(例如堆疊405之DM層)處之閘極電極(例如電極材料461-b1、電極材料461-b2)可包圍介電插塞(例如介電插塞444-b)。另外，氧化物材料(例如氧化物材料470-e)可位於半導體材料(例如半導體材料480-a)與閘極電極(例如電極材料461-b1)之間。圖4L中所描繪之結構特徵保持相同於圖4I中所描繪之結構特徵，因為圖4L中所描繪之結構特徵定位成遠離通路孔，例如，蝕刻程序步驟及沈積程序步驟不會影響圖4L中所描繪之結構特徵。
圖4M繪示對一第四通路群組(例如圖4M中描繪為點填充方形之通路，其包含通路440-e至通路440-i)執行至少一蝕刻程序步驟之後的堆疊405之一俯視圖。第四群組之一些通路(例如通路440-e及通路440-f)緊鄰由半導體材料填充之通路腔(例如已由半導體材料480填充之通路腔442-a)，如參考圖4J至圖4L所描述。圖4N繪示蝕刻程序步驟之後的橫穿圖4M中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4O繪示蝕刻程序步驟之後的橫穿圖4M中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可沿一垂直方向(例如沿相對於一水平基板之一垂直方向)移除各種材料以形成對應於第四通路群組之通路孔，例如分別各對應於通路440-e至440-i之通路孔441-e至441-i。在一些情況中，各向異性蝕刻程序可移除之各種材料包含堆疊405之HM層(頂層)及D1層、絕緣層465、電極材料461、堆疊405之D2層。在一些情況中，各向異性蝕刻程序可停止於堆疊405之底層處，如圖4N中所展示。圖4O中所描繪之結構特徵保持相同於圖4L中所描繪之結構特徵，因為圖4O中所描繪之結構特徵定位成遠離第三通路孔群組(例如通路孔441-e至441-i)，例如，各向異性蝕刻程序不會影響圖4O中所描繪之結構特徵。
圖4P繪示使用對應於第四通路群組(例如圖4P中描繪為點填充方形之通路，其包含通路440-e至通路440-i)之通路孔(例如通路孔441-e至441-i)來對堆疊405執行至少一蝕刻程序步驟(如參考圖4M及圖4N所描述)之後的堆疊405之一俯視圖。圖4Q繪示蝕刻程序步驟之後的橫穿圖4P中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4R繪示蝕刻程序步驟之後的橫穿圖4P中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，蝕刻程序步驟可包含一第一各向同性蝕刻程序。第一各向同性蝕刻程序可選擇性移除D1層處之第一介電材料之一部分以產生腔(例如腔442-e、腔442-f)，使得腔可暴露D1層處之陣列電極450，如圖4P及圖4R中所展示。此外，圖4P至圖4R描繪兩個或更多個腔可鄰接以形成一通道(例如通道443-a)。在一些情況中，蝕刻程序可包含一第二各向同性蝕刻程序。第二各向同性蝕刻程序可選擇性移除D1層處之暴露陣列電極450 (例如陣列電極450-d1、陣列電極450-d2)，如圖4P及圖4R中所描繪。
在一些情況中，蝕刻程序步驟可移除任何暴露氧化物材料470 (例如閘極氧化物)，同時移除D1層處之介電材料之部分或D2層處之暴露陣列電極450。蝕刻程序可保留實質上完整之半導體材料(例如半導體材料480)。另外，蝕刻程序可保留實質上完整之堆疊405之D2層之一第二介電材料。圖4R描繪蝕刻程序步驟將腔延伸至到達D1層處之陣列電極450且移除陣列電極之一部分(例如陣列電極450-d1、陣列電極450-d2)，同時半導體材料保持實質上完整。
在一些情況中，使用至少通路440-g (其可用於形成電晶體之一第二電極，如圖4Y至圖4AA中將描述)，蝕刻程序步驟(例如第一各向同性蝕刻程序)可在第一層(例如D1層)處形成一第二腔(例如通道443-a1)，使得可暴露第三電極(例如電極450-d)之部分及半導體材料(例如半導體材料480-a、半導體材料480-c)。另外，使用至少第三通路(例如通路440-i)，蝕刻程序步驟(例如第一各向同性蝕刻程序)可在第一層處形成一第三腔(例如腔442-e1)，使得可暴露半導體材料(例如半導體材料480-c)。
圖4S繪示使用對應於第四通路群組(例如圖4S中描繪為點填充方形之通路，其包含通路440-e至通路440-i)之通路孔(例如通路孔441-e至441-i)來執行至少一第一沈積程序步驟及一第二沈積程序步驟(如參考圖4P至圖4R所描述)之後的堆疊405之一俯視圖。圖4T繪示第一沈積程序步驟及第二沈積程序步驟之後的橫穿圖4S中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4U繪示第一沈積程序步驟及第二沈積程序步驟之後的橫穿圖4S中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，第一沈積程序步驟可包含在電極材料461之暴露表面上方選擇性形成一絕緣層466，如圖4N及圖4Q中所展示。在一些情況中，絕緣層466可為參考圖3A至圖3L所描述之絕緣層365之一實例。絕緣層466可提供電極材料461 (例如包含電極材料461-a1之上階層閘極電極460、包含電極材料461-a2之下階層閘極電極460)與在第二沈積程序步驟期間沈積之一歐姆材料之間的一電隔離。
在一些情況中，第二沈積程序步驟可包含使用一歐姆材料475 (其可為參考圖3A至圖3L所描述之歐姆材料375之一實例)來填充形成於堆疊405中之腔及通道(例如參考圖4P至圖4R所描述之腔442及通道443)。圖4S繪示由歐姆材料475 (例如歐姆材料475-a、歐姆材料475-b、歐姆材料475-c)填充之腔及通道之一俯視圖。圖4T及圖4U繪示由歐姆材料475 (例如歐姆材料475-a、歐姆材料475-b、歐姆材料475-c)填充之腔及通道之一橫截面側視圖。此外，圖4U繪示半導體材料(例如半導體材料480-a1)與歐姆材料(例如歐姆材料475-a1)接觸，歐姆材料與陣列電極(例如陣列電極450-d1)接觸。如本文中將參考圖4Y及圖4Z描述，當完全建構TFT時，半導體材料、歐姆材料及陣列電極之組合可形成TFT之一電流路徑，且電流路徑係沿一水平方向(例如相對於一水平基板之一平行方向)。
在一些情況中，第二沈積程序步驟可使用一歐姆材料(例如歐姆材料475-b1、歐姆材料475-c1)來填充第一層(例如D1層)處之第二腔(例如參考圖4Q及圖4R所描述之通道443-a1)及第三腔(例如參考圖4Q及圖4R所描述之腔442-e1)。
圖4V繪示對已由一歐姆材料填充之第四通路群組(例如圖4V中描繪為點填充方形之通路，其包含通路440-e至通路440-i)執行至少一蝕刻程序步驟及一沈積程序步驟(如參考圖4S至圖4U所描述)之後的堆疊405之一俯視圖。圖4W繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4V中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4X繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4V中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，蝕刻程序可包含一各向異性蝕刻程序，其沿一垂直方向(例如相對於一水平基板之一垂直方向)移除歐姆材料。由於移除歐姆材料之蝕刻程序，可形成通路孔(例如分別對應於通路440-e至440-i之通路孔441-e至441-i)來使上D1層處之歐姆材料(例如歐姆材料475-a1、歐姆材料475-c1)與下D1層處之歐姆材料(例如歐姆材料475-a2、歐姆材料475-c2)分離。隨後，沈積程序可使用一介電材料來填充通路孔。圖4W繪示由介電材料填充之通路孔(例如通路孔441-e至441-i)。可藉由一CMP程序或一回蝕程序來移除堆疊405之HM層上方之過量介電材料。圖4X中所描繪之結構特徵保持相同於圖4U中所描繪之結構特徵，因為圖4X中所描繪之結構特徵定位成遠離第三通路孔群組(例如通路孔441-e至441-i)，例如，各向異性蝕刻程序及後續沈積程序不會影響圖4X中所描繪之結構特徵。
圖4Y繪示對已由一介電材料填充之一第五通路群組(例如描繪為深灰色方形之通路，其包含通路440-g)執行至少一蝕刻程序步驟及一沈積程序步驟(如參考圖4V至圖4X所描述)之後的堆疊405之一俯視圖。圖4Z繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4Y中所展示之一虛線AA之堆疊405之一橫截面側視圖。類似地，圖4AA繪示蝕刻程序步驟及沈積程序步驟之後的橫穿圖4Y中所展示之一虛線BB之堆疊405之一橫截面側視圖。
在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序。各向異性蝕刻程序可自通路孔(例如對應於通路440-g之通路孔441-g)移除介電材料。此外，各向異性蝕刻程序可選擇性移除堆疊405之底層(例如一蝕刻停止層、HM層)之一部分以形成穿過堆疊405之底層的一孔(例如開口441-j)。在一些情況中，開口441-j之一寬度可實質上相同於開口441-g之寬度。開口441-j可與可為一邏輯電路層之部分的一導電元件485耦合。例如，導電元件485可表示一基板中之一電路(例如建構於一基板204中之列解碼器120)之一節點。在另一實例中，導電元件485可與列解碼器120之一節點(例如其中存在一選擇信號之一節點)耦合以啟用陣列層之一或多個階層。在一些情況中，蝕刻程序步驟可包含可跟在各向異性蝕刻之後的一各向同性蝕刻程序。各向同性蝕刻程序可選擇性移除暴露於通路孔內之歐姆材料，例如凹進蝕刻D1層處之歐姆材料(例如歐姆材料475-b1、歐姆材料475-b2)。
在一些情況中，沈積程序可使用一電極材料495 (其可為參考圖3A至圖3L所描述之電極材料395之一實例)來填充通路孔(例如通路孔441-g)。可藉由一CMP程序或一回蝕程序來移除堆疊405之頂層(例如HM層)上方之過量電極材料495。由於使用電極材料495來填充通路孔(例如形成一導電插塞496)，導電元件485 (例如與一邏輯電路層相關聯之一節點)可與歐姆材料(例如歐姆材料475-b1)耦合，如圖4Z中所展示。在一些情況中，導電插塞496 (例如對應於通路440-g之通路孔441-g，其已由電極材料495填充)可充當TFT之一第二電極。圖4AA中所描繪之結構特徵保持相同於圖4X中所描繪之結構特徵，因為圖4AA中所描繪之結構特徵定位成遠離第五通路群組，例如，蝕刻程序及後續沈積程序不會影響圖4AA中所描繪之結構特徵。
如本文中參考圖4Y至圖4AA所繪示，導電元件485可與歐姆材料(例如歐姆材料475-b1、歐姆材料475-b2)耦合，歐姆材料與半導體材料(例如半導體材料480-a1、半導體材料480-a2)接觸。半導體材料(例如半導體材料480-a1、半導體材料480-a2)與歐姆材料(例如歐姆材料475-a1、歐姆材料475-b2)接觸，歐姆材料與一陣列電極(例如陣列電極450-d1、陣列電極450-d2)接觸，如圖4AA中所展示。依此方式，可基於施加於閘極電極(例如包含電極材料461-a1之上階層閘極電極460、包含電極材料461-a2之下階層閘極電極460)之一電壓來建立導電元件485與陣列電極(例如陣列電極450-d1、陣列電極450-d2)之間的一電流路徑以形成使一電流流動(如圖4Y及圖4Z中之虛線箭頭所指示)之半導體材料(例如半導體材料480-a1、半導體材料480-a2)內之一主動通道。
圖4Y至圖4AA繪示平面TFT之各種特徵。例如，圖4Z中所描繪之平面TFT可包含延伸穿過包括一第一層及一第二層之一堆疊(例如包含D1層及DM層之堆疊405)的一介電插塞(例如介電插塞444-a、介電插塞444-b)。平面TFT亦可包含包圍介電插塞(例如介電插塞444-a)之第一層處之一半導體材料(例如半導體材料480-a1)。此外，平面TFT可包含包圍介電插塞(例如介電插塞444-a)之第二層處之一閘極電極(例如形成閘極電極460-a之電極材料461-a1)。另外，平面TFT可包含半導體材料480-a1與閘極電極(例如形成閘極電極460-a之電極材料461-a1)之間的氧化物材料(例如氧化物材料470-a)。
圖4Z中所描繪之平面TFT可包含延伸穿過堆疊之一導電插塞(例如導電插塞496)及包圍導電插塞之第一層處之一歐姆材料(例如歐姆材料475-b1、歐姆材料475-b2)。包圍導電插塞之歐姆材料(例如歐姆材料475-b1)接觸包圍介電插塞(例如介電插塞444-a)之半導體材料(例如半導體材料480-a1)，如圖4Y至圖4AA中所描繪。平面TFT亦可包含延伸穿過堆疊之一第二介電插塞(例如介電插塞444-b)，且包圍介電插塞(例如介電插塞444-a)之第一層處之半導體材料(例如半導體材料480-a1)包括半導體材料之一第一分段，且包圍導電插塞(例如導電插塞496)之歐姆材料(例如歐姆材料475-b1)與包圍第二介電插塞(例如介電插塞444-b)之半導體材料(例如半導體材料480-b1)之一第二分段接觸，如圖4Y至圖4AA中所描繪。
圖5A至圖5N繪示根據本發明之例示性製造技術。圖5A至圖5N描述用於同時建構兩個或更多個TFT (例如可指稱環繞式TFT且其中一電流在啟用TFT時在沿一閘極電極之一外表面的一方向上流動的TFT)之若干程序步驟之態樣。在一些情況中，可在陣列層之一插座區域中製造此等TFT，如本文中所描述。圖5A至圖5N包含插座區域之一部分之俯視圖(例如插座區域之一佈局)以繪示可使用不同通路群組來同時建構TFT之各種結構。圖5A至圖5N亦包含插座區域之部分之橫截面側視圖以繪示用於同時建構TFT之若干程序步驟期間之程序特徵之態樣。
圖5A至圖5N繪示用於建構一複合堆疊(例如參考圖3A至圖3L所描述之用於建構垂直TFT之堆疊305、參考圖4A至圖4AA所描述之用於建構平面TFT之堆疊405)內之環繞式TFT之例示性製造技術。因而，一複合堆疊可用於建構陣列層之一插座區域中之垂直TFT、平面TFT、環繞式TFT或其等之任何組合。如本文中所描述，複合堆疊亦可用於建構陣列層之一主動陣列區域中之記憶體單元之一3D交叉點陣列及相關聯電極。依此方式，複合堆疊可提供建構各包含一記憶體單元階層及電極之陣列層，其中電極(因此記憶體單元)可進一步與TFT (例如垂直TFT、水平TFT、環繞式TFT或其等之任何組合)耦合。
圖5A繪示其中可建構包含兩個或更多個TFT (例如環繞式TFT)之一插座區域的一堆疊505之一俯視圖，如本文中所描述。作為一實例，圖5A繪示各包含兩個TFT子組之兩組TFT。各組TFT可驅動一單組陣列電極。此外，各組TFT可包含與相關聯於一邏輯電路層之一第一節點耦合之一第一TFT子組及與相關聯於邏輯電路層之一第二節點耦合之一第二TFT子組。在一些情況中，第一節點可對應於經組態以供應一電流至一啟用記憶體單元階層之一第一電路之一節點。因而，第一節點可指稱一選擇節點且第一電路可指稱一選擇驅動器。在一些情況中，第二節點可對應於經組態以使與一或多個撤銷啟用之記憶體單元階層相關聯之一洩漏電流維持低於一臨限值之一第二電路之一節點。因而，第二節點可指稱一抑制節點且第二電路可指稱一抑制驅動器。圖5N描述TFT操作之進一步態樣。
堆疊505可為參考圖3A至圖3L所描述之堆疊305之一實例。圖5A繪示呈一陣列圖案之一組通路540 (描繪為白色方形、具有×之方形、具有○之方形)。通路組540可形成為穿過包含一第一層(例如堆疊305之層315、D1層)、一第二層(例如堆疊305之層320、DM層)及一第三層(例如堆疊305之層325、D2層)之堆疊505之一頂層(例如堆疊305之層310、HM層)。通路組540可為參考圖3A至圖3L所描述之通路組340之實例。圖5A亦繪示可使用不同通路群組來同時形成於堆疊505內之各種結構。例如，圖5A繪示TFT之一組閘極電極560 (其可為參考圖3A至圖3L所描述之閘極電極360之實例)、一組陣列電極550 (其可為參考圖3A至圖3L所描述之陣列電極350之實例)，其等之各者可形成於用於建構TFT之程序序列之不同接合點處。
可使用一第一通路子組(例如一第一通路群組540-a)來建構閘極電極組560 (例如閘極電極560-a至閘極電極560-d)，如本文中參考圖3C至圖3F所描述。此外，如別處所描述，可使用描繪為具有×之方形的通路來建構陣列電極組550 (例如陣列電極550-a至陣列電極550-j)。此外，可使用描繪為具有○之方形的通路來建構一組電極片(例如電極片555-a、電極片555-b)。在一些情況中，一第二組通路可包含描繪為具有×之方形的通路及描繪為具有○之方形的通路。如圖5A中所描繪，各電極片(例如電極片555-a)可連接兩個陣列電極(例如電極550-a及電極550-c)，因而，陣列電極組可包含電極片組。在一些情況中，陣列電極可充當TFT之第二電極。另外，可使用一第三通路(例如通路540-b1、通路540-b2)來建構一導電插塞，如本文中參考圖5L及圖5M所描述。在一些情況中，導電插塞可充當TFT之一第三電極且導電插塞(例如第三電極)可至少延伸穿過第三層(例如堆疊305之層325、D2層)。圖5A亦繪示形成為穿過堆疊505之頂層的一第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)。
圖5B至圖5M之橫截面側視圖可對應於其中圖5A中之一虛線AA延伸穿過十四(14)個通路之插座區域。例如，圖5B繪示堆疊505之一橫截面側視圖上方之14個通路(例如描繪為白色或灰色方形之通路、描繪為具有×之方形的通路、描繪為具有○之方形的通路)以使用一或多個特定通路來匹配形成於堆疊505內之各種結構特徵(例如通路孔、通路腔、通道(即，鄰接通路腔)、介電插塞、導電插塞)以形成堆疊505中之此等結構特徵。另外，添加箭頭來指示用於建構TFT之程序序列之不同接合點處之一或多個特定通路。
圖5B繪示使用第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)來形成通路孔(例如對應於由箭頭指示之通路的通路孔)之後的堆疊505之一橫截面側視圖。在一些情況中，一各向異性蝕刻程序可形成通路孔，如本文中所描述。圖5B亦繪示可已事先在堆疊505之第二層(例如DM層)中形成電極材料561 (其可為參考圖3A至圖3L所描述之電極材料361之一實例)，如本文中參考圖3C至圖3F所描述。圖5B中所描繪之電極材料561對應於圖5A中所描繪之閘極電極560，例如，電極材料561-a形成閘極電極560-a，電極材料561-b形成閘極電極560-b。圖5B繪示一絕緣層565 (其可為參考圖3A至圖3L所描述之絕緣層365之一實例)部分包圍電極材料561。圖5B亦繪示可已事先在堆疊505之第一層(例如D1層)中形成電極片(例如電極片555-a、電極片555-b)。
圖5C繪示使用已使用第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)形成之通路孔(例如對應於由箭頭指示之通路的通路孔)來執行至少一蝕刻程序步驟(如參考圖5B所描述)之後的堆疊505之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其選擇性移除D1層處之一第一介電材料及D2層處之一第二介電材料。各向同性蝕刻可使暴露於通路孔中之其他材料(例如除D1層處之第一介電材料及D2層處之第二介電材料之外的材料)保持實質上未改變，例如絕緣層565、電極材料561。由於各向同性蝕刻程序，可形成通路腔(例如通路腔542-a1、通路腔542-a2、通路腔542-a3)。通路腔542可跨越第一層(例如其中存在陣列電極550之D1層)、第二層(例如其中存在閘極電極560之DM層)及第三層(例如D2層)。此外，通路腔(例如通路腔542-b1、通路腔542-b2)可暴露陣列電極(例如陣列電極550-k1、陣列電極550-k2)。另外，通路腔542可暴露與閘極電極560保形之絕緣層565。
圖5D繪示使用已形成之第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)及對應通路孔及通路腔來執行至少一蝕刻程序步驟(如參考圖5C所描述)之後的堆疊505之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其選擇性移除暴露於各向同性蝕刻程序之D1層處之陣列電極(例如參考圖5C所描述之陣列電極550-k1、陣列電極550-k2)。各向同性蝕刻可使暴露於通路孔及通路腔中之其他材料(例如除D1層處之陣列電極之外的材料)保持實質上未改變，例如絕緣層565、電極材料561、第一層處之第一介電材料、第二層處之佔位材料、第三層處之第二介電材料。
圖5E繪示使用已形成之第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)及對應通路孔及通路腔來執行至少一蝕刻程序步驟及一沈積程序步驟(使用參考圖5D所描述)之後的堆疊505之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其選擇性移除與閘極電極接觸之絕緣層565之一部分。各向同性蝕刻可使暴露於通路孔及通路腔中之其他材料(例如除DM層處之絕緣材料之外的材料)保持實質上未改變，例如形成閘極電極560之電極材料561、第一層處之第一介電材料、第二層處之佔位材料、第三層處之第二介電材料。在一些情況中，沈積程序步驟可形成與閘極電極接觸之氧化物材料570 (其可為參考圖3A至圖3L所描述之氧化物材料370之一實例)。在一些情況中，氧化物材料可指稱TFT之一閘極氧化物。
圖5F繪示使用已形成之第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)及對應通路孔及通路腔來執行至少一沈積程序步驟(使用參考圖5D所描述)之後的堆疊505之一橫截面側視圖。在一些情況中，沈積程序步驟可使用一半導體材料580 (其可為參考圖3A至圖3L所描述之半導體材料380之一實例)來填充通路孔及通路腔，半導體材料580可與氧化物材料570接觸，氧化物材料570與閘極電極接觸，如參考圖5E所描述。
圖5G繪示使用一第四通路群組(例如包含由箭頭指示之通路的第四組通路)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的堆疊505之一橫截面側視圖。參考圖5A，第四通路群組可包含由第一通路群組(例如通路540-a1、通路540-a2、通路540-a3、通路540-a4)及第三通路群組(例如通路540-c1、通路540-c2、通路540-c3)共有之通路。在一些情況中，蝕刻程序步驟可包含移除已填充通路孔及通路腔之半導體材料580的一各向異性蝕刻程序，如參考圖5F所描述。各向異性蝕刻程序可沿一垂直方向(例如相對於一水平基板之一垂直方向)移除半導體材料580以形成對應於第四通路群組之通路孔(例如稍後將由一介電材料填充之通路孔)。移除對應於第四通路群組之通路孔內之半導體材料580可移除具有TFT之一較短通道長度之一寄生電流路徑，使得TFT之主電流路徑可具有一較長通道長度，如參考圖5M所描述。在一些情況中，沈積程序步驟可使用一介電材料來填充通路孔。在一些情況中，由介電材料填充之通路孔可指稱介電插塞(例如介電插塞544-a、介電插塞544-b)，其延伸穿過閘極電極(例如包含電極材料561-a之閘極電極560-a)。
圖5H繪示使用一第五通路群組(例如包含由箭頭指示之通路的第五通路群組)來執行至少一蝕刻程序步驟之後的堆疊505之一橫截面側視圖。參考圖5A，第五通路群組可包含通路540-e (例如包含通路540-b1之通路540-e1、包含通路540-b2之通路540-e2、通路540-e3、通路540-e4)。在一些情況中，蝕刻程序可包含一各向異性蝕刻程序，其移除第一層(例如D1層)之第一介電材料、第二層(例如DM層)之佔位材料及第三層(例如D2層)之第二介電材料(例如形成對應於通路540-b1之一通路孔)。各向異性蝕刻程序亦可移除已填充用於形成陣列電極之通路孔(例如對應於描繪為具有×之方形之通路(其包含通路540-b2)的通路孔)的介電材料。各向異性蝕刻程序可使暴露於通路孔中之其他材料保持實質上未改變，例如絕緣層565。
在一些情況中，蝕刻程序步驟可進一步包含一各向同性蝕刻程序，其選擇性移除第一層(例如D1層)之第一介電材料。各向同性蝕刻程序可使暴露於通路孔中之其他材料保持實質上未改變，例如第二層(例如DM層)之佔位材料、第三層(例如D2層)之第二介電材料、絕緣層565。使用第五通路群組(例如包含通路540-b1、通路540-b2之第五通路群組)之各向同性蝕刻程序可形成通路腔(例如通路腔542-c1、通路腔542-c2)以暴露第一層(例如D1層)處之TFT之半導體材料(例如半導體材料580-a)及第二電極(例如電極片555-a1、電極片555-a2)。
圖5I繪示使用基於第五組通路(例如包含由箭頭指示之通路的第五組通路)所形成之通路孔來執行至少一沈積程序步驟之後的堆疊505之一橫截面側視圖。在一些情況中，沈積程序步驟可使用一歐姆材料575 (其可為參考圖3A至圖3L所描述之歐姆材料375之一實例)來填充參考圖5H所描述之通路腔(例如通路腔542-c1、通路腔542-c2)，使得歐姆材料(例如歐姆材料575-a)可與半導體材料(例如半導體材料580-a)及第二電極(例如陣列電極555-a1)接觸。可使用一CMP程序或一回蝕程序來移除堆疊505之頂部上之過量歐姆材料。
圖5J繪示使用第五組通路(例如包含由箭頭指示之通路的第五組通路)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的堆疊505之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可沿一垂直方向(例如相對於一水平基板之一垂直方向)移除歐姆材料之一部分以形成通路孔(例如對應於第五組通路之通路孔)。各向異性蝕刻程序可使暴露於通路孔中之其他材料保持實質上未改變，例如第二層(例如DM層)之佔位材料、第三層(例如D2層)之第二介電材料、絕緣層565。在一些情況中，在各向異性蝕刻程序之後，使用通路孔(例如對應於第五組通路之通路孔)之沈積程序步驟可形成與保持於通路腔(例如已由歐姆材料填充之通路腔542-c1，如參考圖5I所描述)內之歐姆材料(例如歐姆材料575-a1、歐姆材料575-a2)接觸之一絕緣材料566。在一些情況中，絕緣材料566可為參考圖3A至圖3L所描述之可形成絕緣層365之材料之一實例。在一些情況中，沈積程序步驟可包含可僅在歐姆材料575之暴露表面上沈積絕緣材料566之一選擇性沈積程序。
圖5K繪示使用基於第五組通路(例如包含由箭頭指示之通路的第五組通路)所形成之通路孔來執行至少一蝕刻程序步驟(如參考圖5J所描述)之後的堆疊505之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其可選擇性移除第三層(例如D2層)處之第二介電材料。各向同性蝕刻程序可使暴露於通路孔中之其他材料(例如除D2層之第二介電材料之外的材料)保持實質上未改變，例如絕緣材料566、絕緣層565、半導體材料580、第二層(例如DM層)處之佔位材料。由於各向同性蝕刻程序，通路腔(例如通路腔542-d)可形成使得半導體材料580-a可暴露於一後續程序步驟。
圖5L繪示使用第五組通路(例如包含由箭頭指示之通路的第五組通路)來執行至少一沈積程序步驟及一蝕刻程序步驟之後的堆疊505之一橫截面側視圖。在一些情況中，沈積程序步驟可使用歐姆材料來填充通路孔(例如對應於第五組通路之通路孔)。歐姆材料亦可填充形成於第三層(例如D2層)處之通路腔(例如參考圖5K所描述之通路腔542-d)，使得歐姆材料(例如歐姆材料575-b)可與半導體材料580-a接觸。在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可自通路孔沿一垂直方向(例如相對於一水平基板之一垂直方向)移除歐姆材料之一部分。在一些情況中，各向異性蝕刻程序可在堆疊505之底層(例如層330)處產生孔(例如開口541-a)。孔可與可為一邏輯電路層之一部分的導電元件(例如導電元件585-a至導電元件585-d)耦合。在一些情況中，導電元件585-a可與一抑制驅動器之一抑制節點耦合。在一些情況中，導電元件585-b可與一選擇驅動器之一選擇節點耦合。
圖5M繪示使用第五組通路(例如包含由箭頭指示之通路的第五組通路)來執行至少一沈積程序步驟之後的堆疊505之一橫截面側視圖。在一些情況中，沈積步驟可使用電極材料595來填充底層處之通路孔(例如對應於第五組通路之通路孔)及孔(例如參考圖5L所描述之開口541-a)。可使用一CMP程序或一回蝕程序來移除堆疊之頂部上之過量電極材料595。由電極材料595填充之通路孔可指稱導電插塞(例如導電插塞596)。導電插塞可透過歐姆材料(例如歐姆材料575-b)來使導電元件585與TFT之半導體材料(例如半導體材料580-a)耦合且可完成TFT之建構。
在一些情況中，圖5M中所繪示之TFT可包含延伸穿過一堆疊之一導電插塞，堆疊包括一第一層、一第二層及一第三層、第二層處之一閘極電極、第一層處之一第二電極及第一層及第二層處之一半導體材料，半導體材料經由第一層處之歐姆材料之一第一分段來與第二電極耦合且經由第三層處之歐姆材料之一第二分段來與導電插塞耦合。在一些情況中，第一層及第二層處之半導體材料延伸至第三層中。在一些情況中，TFT可包含延伸穿過閘極電極之一介電插塞。
圖5M繪示兩組TFT (例如第一組TFT 535-a、第二組TFT 535-b)。各組TFT可包含與相關聯於一邏輯電路層之一第一節點耦合(例如透過與一抑制驅動器之一抑制節點耦合之導電元件585-a)之一第一TFT子組(例如包含一上TFT及一下TFT之一TFT子組)及與相關聯於邏輯電路層之一第二節點耦合(例如透過與一選擇驅動器之一選擇節點耦合之導電元件585-b)之一第二TFT子組(例如包含一上TFT及一下TFT之一TFT子組)。如參考圖5N所繪示，各組TFT可驅動(例如啟用、抑制)一單組陣列電極(例如上階層中與陣列電極550-d1連接之陣列電極550-a1、下階層中與陣列電極550-d2連接之陣列電極550-a2)。在一些情況中，可依不同方式處理兩組TFT以相應調適其操作特性，例如，第一TFT子組可經處理以提供一特定操作電壓範圍內之一低洩漏電流特性且第二TFT子組可經處理以提供一高驅動電流特性。
圖5M亦繪示TFT (例如第一組TFT 535-a之上TFT)之電流路徑(例如電流路徑545-a、電流路徑545-b)。電流路徑繪示一特定TFT可如何在啟用TFT時使一邏輯電路層之一節點與一陣列電極耦合以存取陣列層之一主動陣列區域中之記憶體單元。例如，導電元件585-b可與一選擇驅動器之一選擇節點耦合。導電元件585-b與可充當TFT (例如第一組TFT 535-a之第二TFT子組之一上TFT及一下TFT)之一共源極的導電插塞596耦合。導電插塞596透過一歐姆材料575-c來與一半導體材料580-b接觸。半導體材料580-b可形成使一電流基於施加於閘極電極560 (例如包含電極材料561-b1之閘極電極560-b1)之一電壓來流動之一主動通道。
另外，半導體材料580-b透過歐姆材料575-b1來連接至陣列電極555-a1。陣列電極555-a1可充當第一組TFT 535-a之上TFT之一共汲極。依此方式，當主動通道形成於半導體材料(例如半導體材料580-b)內時(當施加於閘極電極(例如包含電極材料561-b1之閘極電極560-b1)之一電壓大於上TFT之一臨限電壓時且當上TFT之源極(其與邏輯電路層之節點耦合)與汲極(其與一陣列電極耦合)之間存在一電壓差時)，電流可流動(例如一電流路徑545-b)於上TFT (例如第一組TFT 535-a之第二TFT子組之上TFT)之源極與汲極之間。
類似地，當啟用另一電流路徑(例如電流路徑545-a)時(例如當啟用第一組TFT 535-a之第一TFT子組之上TFT時)，陣列電極555-a1可與導電元件585-a耦合，導電元件585-a可與邏輯電路層之一不同節點(例如一抑制節點)耦合。依此方式，陣列電極(例如上階層中之陣列電極555-a1)可使用第一組TFT 535-a之上TFT來與邏輯電路層之兩個或更多個節點(例如抑制節點、選擇節點)耦合。更一般而言，可啟用第一組TFT 535-a之四個TFT之一者以使一邏輯電路層之一節點(例如連接至TFT之源極的一選擇節點或一抑制節點)與一陣列電極(例如連接至TFT之汲極的一陣列電極)耦合。
流動於TFT內之電流依環繞閘極電極之一方式流動且TFT可指稱環繞式TFT。如圖5M中所繪示，一環繞式TFT之一通道長度(例如一TFT之一源極與一汲極之間的一距離)可大於一垂直TFT (如參考圖3K所描述)或一水平TFT (如參考圖4Z所描述)之通道長度。此一增大通道長度可有益於TFT操作之一些態樣，例如更不易經歷與一通道長度有關之一洩漏電流問題。
圖5N繪示其中插座區域包含兩組TFT (例如環繞式TFT)之堆疊505之一俯視圖，如本文中所描述。圖5M之橫截面側視圖可對應於其中一虛線AA延伸(如圖5N中所展示)之插座區域。圖5N繪示已使用本文中所描述之製造技術所建構之結構特徵之態樣。例如，圖5N描繪TFT之塊體區域581 (例如包含半導體材料580-a之塊體區域581-a)。塊體區域581可對應於參考圖5A及圖5F所描述之第三通路群組(例如，塊體區域581-a對應於第三通路群組540-c1)。
圖5N亦將第五通路群組描繪為具有水平線之方形(例如包含通路540-b1之通路)或具有垂直線之方形(例如包含通路540-b2之通路)。描繪為具有水平線之方形的通路可對應於與導電元件585-a或導電元件585-d耦合之通路。描繪為具有垂直線之方形的通路可對應於與導電元件585-b或導電元件585-c耦合之通路。在一些情況中，導電元件585-a (或導電元件585-d)可與一抑制驅動器之一抑制節點耦合且導電元件585-b (或導電元件585-c)可與一選擇驅動器之一選擇節點耦合。第五通路群組之各通路可包含由絕緣材料576 (例如沈積於D1層處之歐姆材料575之表面上之絕緣材料，如參考圖5J所描述)包圍之一導電插塞(例如參考圖5M所描述之導電插塞596)。然而，導電插塞可透過一歐姆材料來與堆疊之第二層處之對應塊體區域581耦合，如參考圖5M所描述。
圖5N亦描繪定位於塊體區域(例如塊體區域581-a)與電極片(例如連接至陣列電極550-a及陣列電極550-d之電極片555-a)之間的歐姆材料(例如歐姆材料575-a)。歐姆材料提供使一電流流動於塊體區域(例如其中可形成使一電流流動之一通道)與電極片(例如電極片555-a)或導電插塞(例如導電插塞596)之間的一低電阻路徑。
圖5N亦描繪電流路徑(例如電流路徑545-e、電流路徑545-f)。電流路徑545-e可對應於參考圖5M所描述之電流路徑545-a或電流路徑545-b。換言之，依循電流路徑545-a (或電流路徑545-b)之一電流流動可到達電極片555-b且繼續使用陣列電極550-a及陣列電極550-c來流動。類似地，電流路徑545-f可對應於參考圖5M所描述之電流路徑545-c或電流路徑545-d。
圖5N亦繪示可串連一個以上TFT (例如環繞式TFT)以提供比一單一TFT可提供之一電流更多之電流量。例如，圖5N描繪可在一陣列電極(例如陣列電極550-a)連接至一電極片(例如電極片555-a)(其進一步連接至另一陣列電極(例如陣列電極550-c))時拼合陣列電極。作為一實例，圖5N描繪串連成一個TFT之五(5)個單一TFT (例如由連接至一單一電極片555-a之配置成一單一行之五個導電插塞所指示)，其可供應比一單一TFT更大四倍之電流。可串連任何數目個TFT以提供可需要或期望之任何電流量，如本文中所描述。
圖5N中所繪示之TFT組態可促進提供專用於塊體區域581之一電連接。專用於塊體區域之此一電連接可有益於TFT操作之態樣，例如避免與一TFT之一浮體有關之問題。例如，塊體區域581-b可經擴展以包含額外通路行(例如在閘極電極560-b與閘極電極560-c之間包含三行通路而非一行通路)，使得額外通路之一或多個通路(例如三行通路之中間行之一或多個通路)可使用本文中所描述之製造技術來與一邏輯電路層之一節點耦合。在一些情況中，一或多個孔(例如對應於一或多個通路之通路孔)可形成為穿過塊體區域(例如包含半導體材料580之塊體區域581-b)而至一邏輯電路層且一或多個孔可由一電極材料(例如參考圖5x所描述之電極材料595)填充以形成電晶體之一第四電極(例如TFT之一基極)。另外或替代地，塊體區域581-a可經擴展以包含額外通路(例如定位至塊體區域581-a之左邊界的通路)且額外通路可與邏輯電路層耦合。依此方式，邏輯電路可基於TFT之各種操作模式(例如依一抑制模式或一選擇模式操作)來提供特定電壓至塊體區域。
圖6A至圖6R繪示根據本發明之例示性製造技術。圖6A至圖6R描述用於同時建構兩個或更多個TFT (例如其中一電流在啟用TFT時沿垂直及水平方向之一組合流動的混合TFT)之若干程序步驟之態樣。在一些情況中，可在陣列層之一插座區域中製造此等TFT，如本文中所描述。圖6A至圖6R包含插座區域之一部分之俯視圖(例如插座區域之一佈局)以繪示可使用不同通路群組來同時建構TFT之各種結構。圖6A至圖6R亦包含插座區域之部分之橫截面側視圖以繪示用於同時建構TFT之若干程序步驟期間之程序特徵之態樣。
圖6A至圖6R繪示用於建構一複合堆疊(例如參考圖3A至圖3L所描述之用於建構垂直TFT之堆疊305、參考圖4A至圖4AA所描述之用於建構平面TFT之堆疊405、參考圖5A至圖5N所描述之用於建構環繞式TFT之堆疊505)內之混合TFT之例示性製造技術。因而，一複合堆疊可用於建構陣列層之一插座區域中之垂直TFT、平面TFT、環繞式TFT、混合TFT或其等之任何組合。如本文中所描述，複合堆疊亦可用於建構陣列層之一主動陣列區域中之記憶體單元之一3D交叉點陣列及相關聯電極。依此方式，複合堆疊可提供建構各包含一記憶體單元階層及電極之陣列層，其中電極(因此記憶體單元)可進一步與TFT (例如垂直TFT、水平TFT、環繞式TFT、混合TFT或其等之任何組合)耦合。
圖6A繪示其中可建構包含兩個或更多個TFT (例如混合TFT)之一插座區域的一堆疊605之一俯視圖，如本文中所描述。作為一實例，圖6A繪示四組TFT。各組TFT可驅動來自陣列電極之一端或另一端之一單組陣列電極。在一些情況中，兩組TFT可驅動單組陣列電極，例如來自一端之一第一組TFT及來自另一端之一第二組TFT。此外，第一組TFT可使陣列電極與相關聯於一邏輯電路層之一第一節點耦合且第二TFT子組可使陣列電極與相關聯於邏輯電路層之一第二節點耦合。在一些情況中，第一節點可對應於一選擇節點且第一電路可指稱一選擇驅動器。在一些情況中，第二節點可對應於一抑制節點且第二電路可指稱一抑制驅動器。在一些情況中，可依不同方式處理兩組TFT以相應調適其操作特性，例如，第一組TFT可經處理以提供一高驅動電流特性且第二TFT子組可經處理以提供一特定操作電壓範圍內之一低洩漏電流特性。
堆疊605可為參考圖3A至圖3L所描述之堆疊305之一實例。圖6A繪示呈一陣列圖案之一組通路640 (描繪為白色方形、具有×之方形、具有○之方形)。通路組640可形成為穿過包含一第一層(例如堆疊305之層315、D1層)、一第二層(例如堆疊305之層320、DM層)及一第三層(例如堆疊305之層325、D2層)之堆疊605之一頂層(例如堆疊305之層310、HM層)。通路組640可為參考圖3A至圖3L所描述之通路組340之實例。圖6A亦繪示可使用不同通路群組來同時形成於堆疊605內之各種結構。例如，圖6A繪示TFT之一組閘極電極660 (其可為參考圖3A至圖3L所描述之閘極電極360之實例)、一組陣列電極650 (其可為參考圖3A至圖3L所描述之陣列電極350之實例)，其等之各者可形成於用於建構TFT之程序序列之不同接合點處。
可使用一第一通路子組(例如一第一通路群組640-a)來建構閘極電極組660 (例如閘極電極660-a、閘極電極660-b)，如本文中參考圖3C至圖3F所描述。此外，如別處所描述，可使用描繪為具有×之方形的通路(例如一第二通路群組)來建構陣列電極組650 (例如陣列電極650-a至陣列電極650-d)。此外，可使用第二通路群組之一子組(例如通路640-b1、通路640-b2)來建構一組電極片(例如電極片655-a、電極片655-b)。如圖6A中所描繪，各電極片(例如電極片655-b)可與一陣列電極(例如陣列電極650-a)連接，因而，陣列電極組可包含電極片組。
在一些情況中，根據本文中所描述之製造技術，可藉由使用一通路子組(例如通路640-x)來使陣列電極之一子組(例如陣列電極650-b、陣列電極650-c)與陣列電極之其餘部分切分(例如分離、斷接)。在一些情況中，陣列電極可充當TFT之第二電極。另外，可使用一第三通路(例如通路640-c1、通路640-c2)來建構一導電插塞，如本文中參考圖6P及圖6Q所描述。在一些情況中，導電插塞可充當TFT之一第三電極且導電插塞(例如第三電極)可至少延伸穿過第三層(例如堆疊305之層325、D2層)。圖6A亦繪示形成為穿過堆疊605之頂層的一第三通路群組(例如描繪為具有○之方形的通路)。
圖6B至圖6Q之橫截面側視圖可對應於其中圖6A中之一虛線AA延伸穿過通路之插座區域。例如，圖6B繪示堆疊605之一橫截面側視圖上方之九(9)個通路(例如描繪為白色方形之通路、描繪為具有×之方形的通路、描繪為具有○之方形的通路)以使用一或多個特定通路來匹配形成於堆疊605內之各種結構特徵(例如通路孔、通路腔、通道(即，鄰接通路腔)、介電插塞、導電插塞)以形成堆疊605中之此等結構特徵。另外，添加箭頭來指示用於建構TFT之程序序列之不同接合點處之一或多個特定通路。
圖6B繪示堆疊605之一橫截面側視圖，如參考圖6A所描述。圖6B繪示可已事先在堆疊605之第二層(例如DM層)中形成電極材料661 (其可為參考圖3A至圖3L所描述之電極材料361之一實例)，如本文中參考圖3C至圖3F所描述。圖6B中所描繪之電極材料661對應於圖6A中所描繪之閘極電極660，例如，電極材料661-a形成閘極電極660-a。圖6B繪示一絕緣層665 (其可為參考圖3A至圖3L所描述之絕緣層365之一實例)部分包圍電極材料661。圖6B亦繪示可已事先在堆疊605之第一層(例如D1層)中形成電極片(例如電極片655-b1、電極片655-b2)。此外，圖6B繪示由一介電材料填充之通路孔，其可指稱延伸穿過閘極電極(例如包含電極材料661-a之閘極電極660-a)之介電插塞(例如介電插塞644-a1、介電插塞644-a2)。
圖6C繪示使用第三通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可形成對應於第三通路群組之通路孔(例如通路孔641-c1至通路孔641-c5)(如本文中所描述)，例如穿過堆疊605來垂直移除各種材料且停止於堆疊605之底層上。
圖6D繪示使用第三通路群組來執行至少一蝕刻程序步驟以形成通路腔642之後的堆疊605之一橫截面側視圖。通路腔642可與已形成於堆疊605內之通路孔同心，如參考圖6C所描述。在一些情況中，蝕刻方案可包含一各向同性蝕刻程序，其選擇性移除第一層(例如D1層)之第一介電材料及第三層(例如D2層)之第二介電材料。各向同性蝕刻程序可留下暴露於通路孔中之其他材料，例如第二層(例如DM層)之佔位材料、絕緣層665、陣列電極片655。在一些情況中，對應於兩個或更多個通路孔(例如通路孔641-c2至通路孔641-c4)之通路腔可合併以形成通路腔(例如通路腔643)。由於各向同性蝕刻程序，陣列電極(例如電極片655)暴露於後續程序步驟。在一些情況中，通路腔(例如通路腔642-c1a、通路腔642-c1b、通路腔642-c1c)可跨越第一層(例如D1層)、第二層(例如DM層)、第三層(例如D2層)。
圖6E繪示使用第三通路群組(例如由箭頭指示之通路)來執行至少一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，沈積程序步驟可使用歐姆材料675 (其可為參考圖3A至圖3L所描述之歐姆材料375之一實例)來填充通路孔(例如通路孔641-c1至通路孔641-c5)及相關聯通路腔及通道(例如參考圖6D所描述之通路腔642及通道643)。由於沈積程序步驟，歐姆材料675可與陣列電極655接觸。
圖6F繪示使用第三通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可垂直移除通路孔(例如對應於第三通路群組之通路孔)中之歐姆材料675以藉此留下通路腔內之歐姆材料675 (例如歐姆材料675-a1、歐姆材料675-a2、歐姆材料675-a3)。蝕刻程序步驟可留下暴露於通路孔內之其他材料，例如DM層之佔位材料、絕緣層665。在一些情況中，沈積程序步驟可使用一絕緣材料來填充由蝕刻程序步驟(例如已移除通路孔中之歐姆材料的各向異性蝕刻程序)形成之通路孔。在一些情況中，可使用一CMP程序或一回蝕程序來移除堆疊605之頂部上之過量絕緣材料。
圖6G繪示使用一第四通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟之後的堆疊605之一橫截面側視圖。參考圖6A，第四通路群組可包含通路640-d1或通路640-d2。在一些情況中，第四通路群組(例如通路640-d1)可包含第三通路群組之一子組(例如描繪為具有○之方形的通路)及可形成TFT之一第三電極的一通路(例如通路640-c1)，如參考圖6P及圖6Q所描述。在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可垂直移除可存在於對應於第四通路群組之通路孔內之介電材料(或絕緣材料)。各向異性蝕刻程序可使暴露於通路孔中之其他材料保持實質上未改變，例如歐姆材料675、形成閘極電極660之電極材料661、絕緣層665、第一層(例如D1層)之第一介電材料、第二層(例如DM層)之佔位材料、第三層(例如D2層)之第二介電材料。由於各向異性蝕刻程序，歐姆材料675 (例如已填充參考圖6D所描述之通道643的歐姆材料675-b)可暴露於一後續程序步驟。
圖6H繪示使用第四通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其可選擇性移除已填充通道(例如參考圖6D所描述之通道643)之歐姆材料675。各向同性蝕刻程序可使暴露於通路孔及通道中之其他材料保持實質上未改變，例如形成閘極電極660之電極材料661、絕緣層665、第一層(例如D1層)處之第一介電材料、第二層(例如DM層)處之佔位材料、第三層(例如D2層)處之第二介電材料。由於各向同性蝕刻程序，第一層(例如D1層)處之第一介電材料及第二層(例如DM層)處之佔位材料可暴露於一後續程序步驟。
圖6I繪示使用第四通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其可選擇性移除第一層(例如D1層)處之第一介電材料及第二層(例如DM層)處之佔位材料。各向同性蝕刻程序可使暴露於通路孔及通道中之其他材料保持實質上未改變，例如形成閘極電極660之電極材料661、絕緣層665、第三層(例如D2層)處之第二介電材料、歐姆材料675。由於各向同性蝕刻程序，絕緣層665之一些部分可暴露於一後續程序步驟。在一些情況中，使用第四通路群組，各向同性蝕刻程序可形成通路腔(例如通路腔642-d1、通路腔642-d2)及通道(例如包含兩個或更多個相鄰通路腔之通道643-a)。此等通路腔或通道可跨越第一層(例如D1層)、第二層(例如DM層)及第三層(例如D2層)。
圖6J繪示使用第四通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序步驟可包含一各向同性蝕刻程序，其可選擇性移除絕緣層665之暴露部分。各向同性蝕刻程序可使暴露於通路孔及通道中之其他材料保持實質上未改變，例如形成閘極電極660之電極材料661、第三層(例如D2層)處之第二介電材料、歐姆材料675。在一些情況中，沈積步驟可形成與形成閘極電極660之電極材料661接觸之氧化物材料670 (其可為參考圖3A至圖3L所描述之氧化物材料370之一實例)。換言之，由於蝕刻程序步驟及沈積程序步驟，絕緣層665之暴露部分可由氧化物材料670替換。在一些情況中，氧化物材料670可指稱TFT之閘極氧化物。
圖6K繪示使用第四通路群組(例如由箭頭指示之通路)來執行至少一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，沈積程序步驟可使用半導體材料680來填充參考圖6I所描述之通路腔或通道(例如通路腔642、通道643)。可使用一CMP程序或一回蝕程序來移除堆疊605之頂部上之過量半導體材料。由於使用半導體材料680來填充通路腔或通道，半導體材料680可與進一步連接至陣列電極(例如電極片655、TFT之第二電極)之歐姆材料675接觸。此外，半導體材料680可與進一步連接至閘極電極660 (例如包含電極材料661之閘極電極660)之氧化物材料670接觸。
圖6L繪示使用第四通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序步驟可移除已填充參考圖6K所描述之通路腔或通道的半導體材料680以形成通路孔(例如對應於第四通路群組之通路孔)。在一些情況中，沈積程序步驟可使用一絕緣材料(或介電材料)來填充通路孔。在一些情況中，移除對應於第四通路群組之通路孔內之半導體材料680可移除具有TFT之一較短通道長度之一寄生電流路徑，使得TFT之主電流路徑可具有一較長通道長度，如參考圖6Q所描述。在一些情況中，沈積程序步驟可使用一介電材料來填充通路孔。在一些情況中，由介電材料填充之通路孔可指稱延伸穿過閘極電極(例如包含電極材料661-a之閘極電極660-a)之介電插塞(例如介電插塞644-a、介電插塞644-b)。可使用一CMP程序或一回蝕程序來移除堆疊605之頂部上之過量絕緣材料。
圖6M繪示使用一第五通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟及一沈積程序步驟之後的堆疊605之一橫截面側視圖。參考圖6A，第五通路群組可包含通路640-c1或通路640-c2。在一些情況中，蝕刻程序步驟可包含一各向異性蝕刻程序，其可垂直移除已填充通路孔之絕緣材料(如參考圖6L所描述)以藉此形成穿過第一層(例如D1層)、第二層(例如DM層)及第三層(例如D2層)之通路孔(例如對應於通路640-c2之通路孔641-c2)。使用第五通路群組之各向異性蝕刻程序可使通路孔(例如對應於通路640-c2之通路孔641-c2)中之半導體材料680暴露於一後續程序步驟。在一些情況中，沈積步驟可選擇性生長與第一層(例如D1層)及第二層(例如DM層)處之半導體材料680接觸之絕緣材料690。
圖6N繪示使用第五通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，使用第五通路群組(例如通路640-c2)之蝕刻程序步驟可橫向移除第三層(例如D2層)處之半導體材料680以形成第三層處之腔(例如腔642-e)。半導體材料680之表面上之絕緣材料690可使半導體材料680保留於第一層(例如D1層)及第二層(例如DM層)處。蝕刻程序步驟可使半導體材料680之部分暴露於一後續程序步驟。
圖6O繪示使用第五通路群組(例如由箭頭指示之通路)來執行至少一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，沈積程序步驟可使用歐姆材料675-e來填充通路孔(例如參考圖6M所描述之通路孔641-c2)及相關聯通路腔(例如參考圖6N所描述之通路腔642-e)。
圖6P繪示使用第五通路群組(例如由箭頭指示之通路)來執行至少一蝕刻程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，蝕刻程序可包含一各向異性蝕刻程序，其可移除通路孔(例如對應於通路640-c2之通路孔)中之歐姆材料675-e。在一些情況中，各向異性蝕刻程序可在堆疊605之底層(例如層330)處產生孔(例如孔641)。孔可與可為一邏輯電路層之一部分的導電元件(例如導電元件685)耦合。在一些情況中，導電元件685可與一抑制驅動器之一抑制節點耦合。在一些情況中，導電元件685可與一選擇驅動器之一選擇節點耦合。
圖6Q繪示使用第五組通路(例如由箭頭指示之通路)來執行至少一沈積程序步驟之後的堆疊605之一橫截面側視圖。在一些情況中，沈積步驟可使用電極材料695來填充底層處之通路孔(例如對應於通路640-c2之通路孔)及孔(例如參考圖6P所描述之孔641)。可使用一CMP程序或一回蝕程序來移除堆疊之頂部上之過量電極材料695。由電極材料695填充之通路孔可指稱導電插塞(例如導電插塞696)。導電插塞696可透過歐姆材料(例如歐姆材料675-e)來使導電元件685與TFT之半導體材料(例如半導體材料680-a)耦合且可完成TFT之建構。
在一些情況中，圖6Q中所繪示之TFT可包含延伸穿過一堆疊之一導電插塞，堆疊包括一第一層、一第二層及一第三層、第二層處之一閘極電極、第一層處之一第二電極及第一層及第二層處之一半導體材料，半導體材料經由第一層處之歐姆材料之一第一分段來與第二電極耦合且經由第三層處之歐姆材料之一第二分段來與導電插塞耦合。在一些情況中，TFT可包含延伸穿過閘極電極之一介電插塞。
圖6Q亦繪示TFT (例如上TFT)之電流路徑(例如電流路徑645-a、電流路徑645-b)。電流路徑繪示一特定TFT可如何在啟用TFT時使一邏輯電路層之一節點與一陣列電極耦合以存取陣列層之一主動陣列區域中之記憶體單元。例如，導電元件685可與一選擇驅動器之一選擇節點耦合。導電元件685與可充當圖6Q中所描繪之TFT (例如上TFT及下TFT兩者)之一共源極的導電插塞696耦合。導電插塞696透過一歐姆材料675-e來與一半導體材料680-a接觸。半導體材料680-a可形成使一電流基於施加於閘極電極660 (例如包含電極材料661-a之閘極電極660-a)之一電壓來流動之一主動通道。
另外，半導體材料680-a透過歐姆材料675-a1來連接至電極片655-a1。電極片655-a1 (因此圖6R中所描繪之陣列電極650-e)可充當TFT (例如上TFT之左TFT)之一汲極。依此方式，當主動通道形成於半導體材料(例如半導體材料680-a)內時(當施加於閘極電極(例如包含電極材料661-a之閘極電極660-a)之一電壓大於TFT之一臨限電壓時且當TFT之源極(其與邏輯電路層之節點耦合)與汲極(其與一陣列電極耦合)之間存在一電壓差時)，電流可流動(例如一電流路徑645-a)於TFT之源極與汲極之間。
流動於TFT內之電流沿一垂直方向及一水平方向兩者(例如相對於一水平基板)流動且TFT可指稱混合TFT (例如參考圖3K所描述之一垂直TFT及參考圖4Z所描述之一水平TFT之一混合)。如圖6Q中所繪示，一混合TFT之一通道長度(例如一TFT之一源極與一汲極之間的一距離)可大於垂直TFT或水平TFT之通道長度。此一增大通道長度可有益於TFT操作之一些態樣，例如更不易經歷與一通道長度有關之一洩漏電流問題。
圖6R繪示其中插座區域包含四個TFT (例如混合TFT)之堆疊605之一俯視圖。圖6Q之橫截面側視圖可對應於其中一虛線AA延伸之插座區域，如圖6R中所展示。圖6R繪示已使用本文中所描述之製造技術所建構之結構特徵之態樣。例如，圖6R描繪可充當TFT之一第二電極(例如汲極)的陣列電極650、TFT之閘極電極660及導電插塞696。圖6R亦描繪參考圖6Q所描述之電流路徑(例如電流路徑645-c、電流路徑645-d)之俯視圖。
圖7A至圖7D繪示根據本發明之實施例之包含支援記憶體陣列解碼及互連之一主動陣列區域及插座區域之例示性記憶體陣列之圖式。圖7A至圖7D描述其中一組TFT可同時建構於參考圖7C所描述之一複合堆疊705 (例如參考圖3A至圖3L所描述之一或多個垂直整合之複合堆疊305)內之插座區域之各種態樣。圖7A至圖7D包含插座區域之一部分之俯視圖(例如插座區域之一佈局)以繪示TFT組之子組可經組態以使一電路層(例如建構於一基板204中之一列解碼器120)之節點與其中定位記憶體單元之主動陣列區域之陣列電極(例如存取線、字線、位元線)之子組耦合。另外，圖7A至圖7D包含插座區域之不同部分之橫截面側視圖以繪示TFT組可使陣列電極與電路層之節點耦合。在一些情況中，電路層可為其上方定位陣列層之一基板之一部分。
圖7A至圖7D亦包含TFT組之電路表示以繪示TFT組可結合電路層來促進存取操作。圖7A至圖7D描繪包含一組垂直TFT之插座區域作為一說明性實例，但本發明不受限於此，例如，插座區域可包含本文中所描述之其他種類之TFT或其等之任何組合。此外，圖3A至圖3L中描述垂直TFT之製造技術及操作之態樣。
圖7A繪示包含一主動陣列區域及兩個插座區域(其等各包含一組TFT)之陣列層之一俯視圖700。在一些情況中，主動陣列區域可包含建構於複合堆疊705內之一組記憶體單元階層。如本文中所描述，TFT組亦可建構於複合堆疊705之插座區域中。在一些情況中，TFT組可包含參考圖3A至圖3L所描述之垂直TFT。因而，TFT組之各TFT可包含一導電插塞796 (例如參考圖3L所描述之導電插塞396)。TFT組可進一步包含一第一TFT子組(例如TFT 735-a、TFT 735-c)及一第二TFT子組(例如TFT 735-b、TFT 735-d)。在一些情況中，第一TFT子組(例如TFT 735-a)可經組態以使一電路層(例如建構於一基板204中之列解碼器120)之一第一節點(例如一選擇節點)與一或多個陣列電極750 (其亦可指稱電極、存取線、字線或位元線)耦合。另外或替代地，第二TFT子組(例如TFT 735-b)可經組態以使電路層之一第二節點(例如抑制節點)與一或多個陣列電極750耦合。
此外，在一些情況中，可基於其操作特性來依不同方式建構第一TFT子組及第二TFT子組。例如，第一TFT子組(例如用於選擇之TFT)可經建構以提供適合驅動電流量，且第二TFT子組(例如用於抑制之TFT)可經建構以提供一可接受洩漏電流(例如將洩漏電流限制至一可接受量)。在一些情況中，第二TFT子組可使用一相對較簡單處理步驟(例如與比第一TFT子組更少之處理步驟數量相關聯)來建構或經建構以促進較低電壓操作(例如經組態以支援比第一TFT子組更低之一供應電壓)。在一些情況中，第一TFT子組及第二TFT子組可為不同類型之TFT (例如n型TFT、p型TFT)。在一些情況中，可將一基極端子(例如參考圖5N所描述之TFT之一基極之第四端子)併入至複合堆疊705中，使得基極端子可促進控制TFT之臨限電壓。
在一些情況中，俯視圖700中所展示之兩個插座區域可繪示與字線(其亦可指稱一第一類型之存取線)相關聯之插座區域。陣列電極750可對應於複合堆疊之第一層(例如堆疊305之D1層)處之電極(例如字線)。在其他情況中，俯視圖700中所展示之兩個插座區域可繪示與位元線(其亦可指稱一第二類型之存取線)相關聯之插座區域。因而，陣列電極750可代以對應於第三層(例如堆疊305之D2層)處之電極(例如位元線)。可在第二層(例如堆疊305之DM層)處建構與陣列電極(例如字線、一第一類型之存取線、位元線、一第二類型之存取線)相關聯之記憶體單元。
俯視圖700亦描繪可使用一或多個通路腔(例如通路腔742-a)來將一第一陣列電極(例如電極750-a)切分成兩個或更多個陣列電極(例如電極750-a1、電極750-a2)。此外，可使用一或多個通路腔(例如通路腔742-b)來將一第二陣列電極(例如電極750-b)切分成兩個或更多個陣列電極(例如電極750-b1、電極750-b2)。在一些情況中，可已使用一組通路(例如定位於電極750-a與電極750-b之間的通路)來建構第一陣列電極及第二陣列電極。依此方式，第一陣列電極(例如電極750-a1)可與兩個TFT (例如TFT 735-a1、TFT 735-b1)之一第一群組耦合且第二陣列電極(例如電極750-b1)可與兩個TFT (例如TFT 735-c1、TFT 735-d1)之一第二群組耦合。在一些情況中，TFT (例如TFT 735-a1、TFT 735-b1)可在電極(例如電極750-a1)之兩端之間的一點(例如一中心區域內之一中點、一中心點)處與電極(例如電極750-a1)耦合。類似地，TFT (例如TFT 735-c1、TFT 735-d1)可在電極(例如電極750-b1)之兩端之間(例如一中心區域內之一中點、一中心點)與電極(例如電極750-b1)耦合。
在一些情況中，一第一電極段(例如電極750-b2)可位於階層(例如D1層)之一層處且短於一電極(例如電極750-a1)，其中電極可為一第一類型之一存取線(例如字線)且在階層之層處沿一第一方向延伸，且其中導電插塞(例如導電插塞796-b)可位於電極與第一電極段之間。在一些情況中，第一類型之一第二存取線(例如電極750-b1)可在階層之層處沿第一方向延伸，其中第二存取線(例如電極750-b1)可與第一電極段(例如電極750-b2)同軸。在一些情況中，一第二電極段(例如電極750-a2)可位於階層之層處且短於電極(例如電極750-a1)，其中第二電極段可與電極同軸。
因而，TFT組可促進對與主動陣列區域中之陣列電極相關聯之記憶體單元的一存取操作(例如讀取操作、寫入操作)。例如，當啟用TFT 735-a1時，一電路層(例如建構於一基板204中之列解碼器120)之選擇節點可與電極750-a1 (因此與電極750-a1相關聯之記憶體單元)耦合以執行存取操作。另外或替代地，可啟用其他TFT (例如TFT 735-d)以將抑制節點耦合至一陣列電極子組(例如未在存取期間被選擇之包含電極750-b1之電極)以在存取操作期間使與未選定記憶體單元相關聯之一洩漏電流位準維持低於一可接受臨限值。
圖7A繪示各包含一組TFT之插座區域之俯視圖700-a及700-b。俯視圖700-a可為一字線插座區域之一部分，其包含可對應於沿一第一方向延伸之字線之陣列電極(例如複合堆疊705之D1層中之電極750-c)。此外，俯視圖700-a描繪包含導電插塞(例如導電插塞796-c)之一組TFT (例如TFT 735-aa、TFT 735-bb)。如本文中所描述，TFT 735-aa可與一電路層之一選擇節點耦合且TFT 735-bb可與電路層之一抑制節點耦合。
類似地，俯視圖700-b可為一位元線插座區域之一部分，其包含可對應於沿一第二方向(例如實質上正交於第一方向之一第二方向)延伸之位元線之陣列電極(例如複合堆疊705之D2層中之電極751)。此外，俯視圖700-b描繪包含導電插塞(例如導電插塞796-e)之一組TFT (例如TFT 735-ee、TFT 735-ff)。如本文中所描述，TFT 735-ee可與一電路層之一選擇節點耦合且TFT 735-ff可與電路層之一抑制節點耦合。
在一些情況中，陣列層之一插座區域可包含一第一插座區域(例如與字線相關聯之插座區域)，其包含導電插塞(例如導電插塞796-c)，其中電極(例如電極750-c)可包含延伸至第一插座區域中之一第一類型之一存取線(例如字線)。在一些情況中，陣列層之插座區域可包含一第二插座區域(例如與位元線相關聯之插座區域)，其包含第二導電插塞(例如導電插塞796-e)，其中第二電極(例如電極751-a)可包含延伸至第二插座區域中之一第二類型之一存取線(例如位元線)。
圖7B繪示一插座區域之一俯視圖701及可包含於一插座區域中之一垂直TFT之另一俯視圖702。俯視圖701描繪一組陣列電極750、一組閘極電極760 (其可為參考圖3A至圖3L所描述之閘極電極360之實例)、一組通路腔742及一組TFT 735，其中各TFT 735與一各自導電插塞796接觸。在一些情況中，俯視圖701可為俯視圖700中所描繪之插座區域之一變型。
例如，一TFT子組(例如兩個TFT之一群組)可自剩餘TFT偏移，例如，TFT 735-e1及TFT 735-e2相對於TFT 735-e3及TFT 735-e4偏移。由於依一Z字形圖案偏移TFT子組，俯視圖701中所描繪之一插座中之導電插塞之間的一距離(例如導電插塞796-e2與導電插塞796-e3之間的距離)可大於俯視圖700中所描繪之一插座中之對應距離。此一距離增大可促成一光微影步驟期間之一改良結果。在一些情況中，各TFT (例如代替兩個TFT之一群組)可自相鄰TFT偏移，使得導電插塞之間的一最小距離可為兩個導電插塞之間的一對角線距離。例如，儘管俯視圖701繪示其中TFT依成對方式偏移(Z字形)(TFT對彼此偏移)之一實例，但應瞭解，任何數目個其他偏移圖案係可行的，其包含其中一插座區域內之各TFT自插座區域內之各鄰近(緊鄰) TFT偏移之一組態。
在一些情況中，一插座區域可包含可包圍導電插塞(例如導電層插塞796-e3、導電插塞796-e4)之一第一閘極電極(例如閘極電極760-b)及可包圍延伸穿過階層組之一第一額外導電插塞(例如導電插塞796-e5)及延伸穿過階層組之一第二額外導電插塞(例如導電插塞796-e2)之一第二閘極電極(例如閘極電極760-a)，其中電極(例如電極750-e、電極750-f)可延伸於第一額外導電插塞與第二額外導電插塞之間。
一垂直TFT之俯視圖702可描繪俯視圖700中所描繪之垂直TFT之一變型。例如，閘極電極760-c可經組態以包圍一個以上導電插塞(例如四個導電插塞796-f1至796-f4)。因此，垂直TFT可產生可比個別TFT (例如俯視圖700中所展示之TFT 735-a1、TFT 735-c1)可產生之一驅動電流更大近四(4)倍之一驅動電流。為清楚起見，已省略俯視圖702中之垂直TFT之其他特徵。
圖7C繪示包含八(8)個記憶體單元階層之陣列層之一實例性示意性橫截面側視圖703。在一些情況中，八(8)個記憶體單元階層可包含各可沿一第一方向(例如x方向)延伸之五(5)組字線及各可沿一第二方向(例如z方向)延伸之四(4)組位元線。一記憶體單元階層(其在橫截面側視圖703中描繪為交叉影線矩形)可定位於一字線子組(例如WL1)與一位元線子組(例如BL1)之間。一些存取線(例如字線、位元線)可由一個以上記憶體單元階層共有。例如，WL2可由兩個記憶體單元階層(即，定位於WL2與BL1之間的一第一記憶體單元階層及定位於WL2與BL2之間的一第二記憶體單元階層)共有。類似地，BL4可由兩個記憶體單元階層(即，定位於BL4與WL4之間的一第三記憶體單元階層及定位於BL4與WL5之間的一第四記憶體單元階層)共有。
橫截面側視圖703繪示複合堆疊705之各種層。例如，橫截面側視圖703描繪各可包含一字線子組(例如WL1)之五(5)個第一層715 (例如參考圖3A所描述之D1層、層315)、各可包含一記憶體單元階層之八(8)個第二層720 (例如參考圖3A所描述之DM層、層320)及四(4)個第三層725 (例如參考圖3A所描述之D2層、層325)。
圖7C亦繪示陣列層之插座區域之橫截面側視圖704。橫截面側視圖704-a可對應於橫穿一虛線AA之一字線插座區域之一橫截面側視圖，如參考圖7A所描述之俯視圖700-a中所展示。橫截面側視圖704-a可對應於複合堆疊705且繪示五(5)個陣列電極750 (例如D1層處之陣列電極750-f1至750-f5，其可指稱字線或一第一類型之存取線)。
橫截面側視圖704-a亦描繪各可與一導電元件(例如導電元件785-a1、導電元件785-b1)耦合之導電插塞(例如導電插塞796-c、導電插塞796-d)。各導電元件可與一電路層(例如一字線選擇驅動器、一字線抑制驅動器)之一節點(例如選擇節點、抑制節點)耦合。橫截面側視圖704-a亦描繪八(8)對閘極電極(例如各層720處之一對閘極電極)，其中各閘極電極包圍一導電電極(例如導電插塞796-c、導電插塞796-d)。因而，橫截面側視圖704-a描繪總共十六(16)個TFT。此外，橫截面側視圖704-a繪示電流路徑745-a，字線插座區域之TFT組可啟用電流路徑745-a，使得一驅動電流可在一存取操作期間流動於導電元件785與字線750之間。
類似地，橫截面側視圖704-b可對應於橫穿一虛線BB之一位元線插座區域之一橫截面側視圖，如參考圖7A所描述之俯視圖700-b中所展示。橫截面側視圖704-b亦可對應於複合堆疊705且繪示四(4)個陣列電極751 (例如D2層處之陣列電極751-c1至751-c4，其可指稱位元線或一第二類型之存取線)。橫截面側視圖704-b亦描繪各可與一導電元件(例如導電元件785-a2、導電元件785-b2)耦合之導電插塞(例如導電插塞796-e、導電插塞796-f)。各導電元件可與電路層(例如一位元線選擇驅動器、一位元線抑制驅動器)之一節點(例如選擇節點、抑制節點)耦合。橫截面側視圖704-b亦描繪八(8)對閘極電極(例如各層720處之一對閘極電極)，其中各閘極電極包圍一導電電極(例如導電插塞796-e、導電插塞796-f)。因而，橫截面側視圖704-b亦描繪總共十六(16)個垂直TFT。此外，橫截面側視圖704-b繪示電流路徑745-b，位元線插座區域之TFT組可啟用電流路徑745-b，使得一驅動電流可在存取操作期間流動於導電元件785與位元線751之間。
在一些情況中，一記憶體裝置之一插座區域(例如參考圖7C所描述之字線插座區域)可包含延伸穿過一組記憶體單元階層之一導電插塞(例如導電插塞796-c)及各至少部分包圍導電插塞之一組電晶體(例如字線插座區域中之八(8)個垂直TFT)。在一些情況中，記憶體裝置可包含一驅動器(例如一字線選擇驅動器)，其與導電插塞耦合且經組態以藉由電晶體組之一電晶體來與包含於階層組之一階層中之一電極(例如字線750-f1)選擇性耦合。在一些情況中，記憶體裝置之一第二插座區域(例如參考圖7C所描述之位元線插座區域)可包含延伸穿過階層組之一第二導電插塞(例如導電插塞796-e)、各至少部分包圍第二導電插塞之一第二組電晶體(例如位元線插座區域中之八(8)個垂直TFT)及與第二導電插塞耦合且經組態以藉由第二組之一電晶體來與包含於階層中之一第二電極(例如位元線751-c1)選擇性耦合之一第二驅動器(例如位元線選擇驅動器)。
在一些情況中，電極(例如字線750-f1)可位於第一層(例如複合堆疊705之層715)處且插座區域可進一步包含用於階層之一第二層(例如複合堆疊705之層720)處之電晶體之一閘極電極(例如閘極電極760-a)，其中閘極電極至少部分包圍導電插塞。在一些情況中，插座區域之垂直TFT可經組態以包含一閘極電極(例如參考圖7B所描述之閘極電極760-c)，其包圍延伸穿過階層組且各與驅動器(例如字線選擇驅動器)耦合之一組導電插塞(例如參考圖7B所描述之導電插塞796-f1之796-f4)，其中導電插塞組可包含導電插塞(例如導電插塞796-c)。
在一些情況中，插座區域(例如字線插座區域)可包含延伸穿過階層組之一第三導電插塞(例如導電插塞796-d)及各至少部分包圍第三導電插塞之一第三組電晶體(例如字線插座區域內之八(8)個TFT)。在一些情況中，記憶體裝置可包含一第三驅動器，其與第三導電插塞耦合且經組態以藉由第三組之一電晶體子組來與包含於組之一階層子組中之第一類型之存取線選擇性耦合。在一些情況中，插座區域(例如位元線插座區域)可包含延伸穿過階層組之一第四導電插塞(例如導電插塞796-f)及各至少部分包圍第四導電插塞之一第四組電晶體(例如位元線插座區域內之八(8)個TFT)。在一些情況中，記憶體裝置可包含一第四驅動器，其與第四導電插塞耦合且經組態以藉由第四組之一電晶體子組來與包含於組之一階層子組中之第二類型之存取線選擇性耦合。
圖7D繪示參考圖7C所描述之陣列層之電路圖738及示意性橫截面側視圖703。電路圖738-a可對應於包含參考橫截面側視圖704-a所描述之十六(16)個TFT的字線插座區域。類似地，電路圖738-b可對應於包含參考橫截面側視圖704-b所描述之十六(16)個TFT的位元線插座區域。兩個電路圖738描繪供說明之n型TFT，但本發明不受限於此，例如，電路圖738可包含n型TFT、p型TFT或其等之任何組合。此外，電路圖738中之TFT之閘極可指示啟用或撤銷啟用一TFT，例如，描繪為一灰色矩形之TFT之一閘極指示施加於閘極以啟用TFT之一第一閘極電壓(例如Von)大於TFT之一臨限電壓，描繪為一白色矩形之TFT之一閘極指示施加於閘極以撤銷啟用TFT之一第二閘極電壓(例如Voff)小於TFT之一臨限電壓。
電路圖738-a亦描繪各分別對應於參考圖7C所描述之一導電插塞796的TFT之共同節點797 (例如節點797-c至797-f)。在一些情況中，共同節點可對應於TFT之一源極(或汲極)。例如，共同節點797-c對應於與導電元件785-a1耦合之導電插塞796-c。導電元件785-a1可與一驅動器之一節點(例如字線選擇驅動器736-a之選擇節點)耦合。類似地，共同節點797-d對應於與導電元件785-b1耦合之導電插塞796-d。導電元件785-b1可與一驅動器之一節點(例如字線抑制驅動器737-a之抑制節點)耦合。此外，共同節點797-e對應於與導電元件785-a2耦合之導電插塞796-e。導電元件785-a2可與一驅動器之一節點(例如位元線選擇驅動器736-b之選擇節點)耦合。類似地，共同節點797-f對應於與導電元件785-b2耦合之導電插塞796-f。導電元件785-b2可與一驅動器之一節點(例如位元線抑制驅動器737-b之抑制節點)耦合。熟習技術者應瞭解，選擇驅動器(例如字線選擇驅動器736-a、位元線選擇驅動器736-b)及抑制驅動器(例如字線抑制驅動器737-a、位元線抑制驅動器737-b)可基於記憶體單元或一記憶體技術(例如自選擇記憶體、FeRAM、CBRAM)之存取操作來執行一不同功能(例如字線選擇驅動器736-a執行一抑制功能、字線抑制驅動器737-a執行一選擇功能)。
圖7D繪示字線插座區域(例如電路圖738-a)中之TFT及位元線插座區域(例如電路圖738-b)中之TFT可促進對一記憶體單元階層之一存取操作(例如讀取操作、寫入操作)。例如，一存取命令可存取定位於BL3與WL4之間的一第六記憶體單元階層處之記憶體單元(例如定位於第二層720-f處之記憶體單元)，如橫截面側視圖703中所指示。突顯電路圖738中之對應BL3及WL4 (例如描繪為加粗線)以指示可啟用哪些TFT。
在一些情況中，可藉由啟用WL4上方之TFT (例如將Von施加於閘極電極760-c6)或啟用WL4下方之TFT (例如將Von施加於閘極電極760-c7)或兩者來使電路圖738-a中之WL4與字線選擇驅動器736-a之一選擇節點耦合。類似地，可藉由啟用BL3上方之TFT (例如將Von施加於閘極電極760-d5或啟用BL3下方之TFT (例如將Von施加於閘極電極760-d6)或兩者來使電路圖738-b中之BL3與位元線選擇驅動器736-b之一選擇節點耦合。在一些情況中，一驅動器(例如字線選擇驅動器736-a、位元線選擇驅動器736-b)可經組態以藉由組之至少兩個電晶體(例如字線插座區域中之兩個TFT、位元線插座區域中之兩個TFT)來與電極(例如字線、位元線)選擇性耦合。
另外或替代地，可啟用或撤銷啟用與字線抑制驅動器737-a之一抑制節點耦合之TFT (例如與共同節點797-d耦合之TFT)(例如，啟用六個TFT且撤銷啟用兩個TFT，如電路圖738-a中所描繪)，使得所啟用之TFT可使未選定字線(例如WL1、WL2、WL3、WL5)與字線抑制驅動器737-a之抑制節點耦合。類似地，可啟用或撤銷啟用與位元線抑制驅動器737-b之一抑制節點耦合之TFT (例如與共同節點797-f耦合之TFT)(例如，啟用六個TFT且撤銷啟用兩個TFT，如電路圖738-b中所描繪)，使得所啟用之TFT可使未選定字線(例如BL1、BL2、BL4)與位元線抑制驅動器737-b之抑制節點耦合。依此方式，可在存取操作期間緩解歸因於未選定字線或位元線之一干擾。
在一些情況中，TFT之一對閘極可經組態以在解碼一存取命令期間電連接(例如短接)，使得兩個TFT (而非一個TFT)可提供一較大電流驅動能力給一選定記憶體單元階層。例如，存取線之一第一子組(例如WL2、WL3、WL4)可由一對TFT而非一單一TFT驅動。此等TFT對可定位於一存取線(例如字線、位元線)上方及該存取線下方且圖7D使用具有灰色線之雙箭頭來繪示TFT對之若干實例。在一些情況中，TFT之一些閘極(例如閘極電極760-c1、閘極電極760-c8)可缺乏一相鄰閘極以提供較大電流驅動能力。在此等情況中，存取線之一第二子組(例如WL1、WL5)可由一單一TFT而非一對TFT驅動。此一組態(例如選擇性連接一存取線上方及下方之兩個TFT)可實施於一交越區域中，如參考圖10A及圖10B所描述。
圖8A至圖8C繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性插座區域及解碼方案之圖式。圖8A至圖8C描述其中一組TFT可同時建構於一複合堆疊805 (例如參考圖3A至圖3L所描述之一或多個垂直整合之複合堆疊305)內之插座區域之各種態樣，如本文中所描述。圖8A至圖8C包含插座區域之一部分之俯視圖(例如插座區域之一佈局)以繪示TFT組之子組可經組態以與其中定位記憶體單元之主動陣列區域之陣列電極(例如存取線、字線、位元線)之子組耦合。
另外，圖8A至圖8C包含插座區域之不同部分之橫截面側視圖以繪示TFT組可使陣列電極與一電路層(例如建構於一基板204中之列解碼器120)耦合。在一些情況中，電路層可為其上方定位陣列層之一基板之一部分。此外，圖8A至圖8C中所描述之TFT組可在一存取操作期間根據參考圖7A至圖7D所描述之TFT組之電路表示來操作。圖8A至圖8C描繪包含一組環繞式TFT之插座區域作為一說明實例，但本發明不受限於此，例如，插座區域可包含本文中所描述之其他種類之TFT或其等之任何組合。圖5A至圖5N中描述環繞式TFT之製造技術及操作之態樣。
圖8A繪示包含兩組環繞式TFT之一插座區域之一俯視圖801。俯視圖801可為一字線插座區域之一部分，其包含可對應於一字線之陣列電極(例如複合堆疊805之D1層中之電極850-a)。另外，俯視圖801描繪一第一導電插塞896-a及一第二導電插塞896-b。在一些情況中，第一導電插塞可與一第一驅動器之一第一節點(例如字線選擇驅動器之選擇節點)耦合且第二導電插塞可與一第二驅動器之一第二節點(例如字線選擇驅動器之抑制節點)耦合。俯視圖801亦描繪複合堆疊805之第二層處之閘極電極860 (例如包含電極材料861-a之閘極電極860-a、包含電極材料861-b之閘極電極860-b)。
在一些情況中，一電極(例如電極850-a)可包含沿一第一方向延伸於導電插塞(例如導電插塞896-a)與第二導電插塞(例如導電插塞896-b)之間的一第一部分(例如電極片855-a)、沿一第二方向延伸之與第一部分之一端耦合之一第二部分(例如電極850-a1)及沿第二方向延伸之與第一部分之一第二端耦合之一第三部分(例如電極850-a2)。在一些情況中，第一部分(例如電極片855-a)可寬於第二部分(例如電極850-a1)及第三部分(例如電極850-a2)。
圖8A亦繪示陣列層之插座區域之橫截面側視圖802。橫截面側視圖802-a可對應於橫穿一虛線AA之一字線插座區域之一橫截面側視圖，如俯視圖801中所展示。為清楚起見，橫截面側視圖802-a省略介電插塞，例如導電插塞896-a與導電插塞896-b之間的介電插塞、由閘極電極包圍之介電插塞。橫截面側視圖802-a繪示包含五(5)個陣列電極(例如字線、包含層815處之電極片855之陣列電極)之複合堆疊805。
橫截面側視圖802-a亦描繪各可與一導電元件(例如導電元件855-a1)耦合之導電插塞(例如導電插塞896-a)。導電插塞可充當TFT組之一共同節點(例如源極或汲極)。各導電元件可與一電路層(例如一字線選擇驅動器、一字線抑制驅動器)之一節點(例如選擇節點、抑制節點)耦合。橫截面側視圖802-a亦描繪八(8)對閘極電極(例如各層820處之一對閘極電極)。因而，橫截面側視圖802-a描繪總共十六(16)個環繞式TFT。此外，橫截面側視圖802-a繪示電流路徑845-a，字線插座區域之TFT組可啟用電流路徑845-a，使得一驅動電流可在一存取操作期間流動於導電元件885與字線850之間。
類似地，橫截面側視圖802-b可對應於一位元線插座區域之一橫截面側視圖。除位元線插座區域之俯視圖可相對於描繪字線插座區域801之俯視圖801旋轉約90° (因為位元線可沿可實質上正交於字線之一方向延伸)之外，位元線插座區域之一俯視圖可相同於描繪字線插座區域之俯視圖801。橫截面側視圖802-b亦可對應於複合堆疊805且繪示四(4)個陣列電極(例如位元線、包含層825處之電極片856之陣列電極)。
橫截面側視圖802-b亦描繪各可與一導電元件(例如導電元件855-a2)耦合之導電插塞(例如導電插塞896-c)。各導電元件可與電路層(例如一位元線選擇驅動器、一位元線抑制驅動器)之一節點(例如選擇節點、抑制節點)耦合。橫截面側視圖802-b亦描繪八(8)對閘極電極(例如各層820處之一對閘極電極)。因而，橫截面側視圖802-b亦描繪總共十六(16)個環繞式TFT。此外，橫截面側視圖802-b繪示電流路徑845-b，位元線插座區域之TFT組可啟用電流路徑845-b，使得一驅動電流可在存取操作期間流動於導電元件885與位於線851 (例如包含層825處之電極856之位元線)之間。
在一些情況中，一記憶體裝置之一插座區域(例如參考圖8A所描述之字線插座區域)可包含延伸穿過一組記憶體單元階層之一導電插塞(例如導電插塞896-a)及各具有與導電插塞接觸之一源極或一汲極的一組電晶體(例如可與一選擇節點耦合之環繞式TFT)。在一些情況中，記憶體裝置可包含一驅動器(例如字線選擇驅動器)，其與導電插塞耦合且經組態以藉由電晶體組之一電晶體來與包含於階層組之一階層中之一電極(例如字線850)選擇性耦合。
在一些情況中，插座區域可包含延伸穿過階層組之一第二導電插塞(例如導電插塞896-b)及各具有與導電插塞接觸之一源極或一汲極的一第二組電晶體(例如可與一抑制節點耦合之環繞式TFT)。在一些情況中，記憶體裝置可包含一第二驅動器(例如字線抑制驅動器)，其與第二導電插塞耦合且經組態以藉由第二組之一電晶體子組來與包含於階層組之一階層子組中之第一類型之存取線選擇性耦合。
在一些情況中，插座區域可包含電晶體組(例如可與選擇節點耦合之環繞式TFT)之一第一組閘極電極(例如閘極電極860-a)及第二組電晶體(例如可與抑制節點耦合之環繞式TFT)之一第二組閘極電極(例如閘極電極860-b)，其中導電插塞(例如導電插塞896-a)及第二導電插塞(例如導電插塞896-b)可位於第一組閘極電極(例如閘極電極860-a)與第二組閘極電極(例如閘極電極860-b)之間。
圖8B繪示包含一主動陣列區域及兩個插座區域(例如字線插座區域)(其等各包含一組TFT)之陣列層之一圖式803-a。圖式803-a描繪陣列層之俯視圖之一些態樣(諸如TFT組之存取線及結構特徵)，且為視覺清楚，省略其他態樣。在一些情況中，主動陣列區域可包含建構於複合堆疊805內之一組記憶體單元階層。如本文中所描述，TFT組亦可建構於複合堆疊805之插座區域中。在一些情況中，TFT組可包含參考圖5A至圖5N所描述之環繞式TFT。拼合圖式803-a中所描繪之字線(例如字線之電極)(例如，各字線與短於延伸至主動陣列區域中之一較窄部分的一較寬部分相關聯，如參考圖5A及圖8A所描述)以產生環繞式TFT建構之空間。例如，一字線之較寬部分擴展於八(8)個字線(例如八(8)群組組態)上方。在一些情況中，TFT可大致定位於字線(例如中心分接陣列電極)之中心處。
圖式803-a包含十六(16)個字線作為一實例且因此包含十六(16)組環繞式TFT，即，八(8)個位於主動陣列區域之一側上且另八(8)個位於對置側上。此外，圖式803-a描繪可為一字線抑制驅動器之一抑制驅動器837 (其可為字線抑制驅動器737之一實例)。在一些情況中，抑制驅動器837可由八(8)組環繞式TFT共有。在其他情況中，各組環繞式TFT可分別與單獨抑制驅動器耦合。圖式803-a亦描繪八(8)個選擇驅動器836 (其可為字線選擇驅動器736之實例)之一群組。各選擇驅動器可為與八(8)組環繞式TFT之一者耦合之一字線選擇驅動器。在一些情況中，抑制驅動器837及八(8)個選擇驅動器836之群組可定位於記憶體單元階層組下方(或上方)。在一些情況中，抑制驅動器(例如抑制驅動器837)及選擇驅動器(例如選擇驅動器736)可基於記憶體單元或一記憶體技術(例如自選擇記憶體、FeRAM、CBRAM)之存取操作來執行一不同功能(例如，抑制驅動器837執行一選擇功能，選擇驅動器736執行一抑制功能)。
圖式803-a亦包含可控制環繞式TFT之閘極電極(例如複合堆疊805內之層820處之閘極電極860)的共同階層選擇線846及共同階層抑制線847。共同階層選擇線846可經組態以耦合(例如短接)與階層之選擇信號相關聯之環繞式TFT (例如經組態以與字線選擇驅動器之選擇節點耦合之環繞式TFT)之所有閘極電極。此外，共同階層選擇線846可與定位於記憶體單元階層組下方(或上方)之一第一共同閘極驅動器耦合。類似地，共同階層抑制線847可經組態以耦合(例如短接)與階層之抑制信號相關聯之環繞式TFT (例如經組態以與字線抑制驅動器之抑制節點耦合之環繞式TFT)之所有閘極電極。此外，共同階層抑制線847可與定位於記憶體單元階層組下方(或上方)之一第二共同閘極驅動器耦合。在一些情況中，共同閘極驅動器(其可指稱一階層選擇驅動器)可定位於不同於插座區域之一位置中。在一些情況中，共同閘極驅動器可共用於一組插座區域之間，其中一記憶體陣列之一部分包含插座區域組及一或多個主動陣列區域。在一些情況中，插座區域可包含一組閘極電極(例如閘極電極860)，其包含於階層中且彼此耦合(例如共同階層選擇線846、共同階層抑制線847)及與記憶體單元階層組下方(或上方)之一共同閘極驅動器耦合。在一些情況中，閘極電極組包含電晶體(例如插座區域中之環繞式TFT)之一閘極電極。
圖8C繪示包含一主動陣列區域及兩個插座區域(例如字線插座區域)(其等各包含一組TFT)之陣列層之圖式803-b。圖式803-b描繪陣列層之一俯視圖之一些態樣，諸如TFT組(例如環繞式TFT)之存取線及結構特徵。圖式803-b包含字線選擇驅動器836-a (其可為字線選擇驅動器736-a之一實例)及字線抑制驅動器837-a (其可為字線抑制驅動器737-a之一實例)。另外，圖式803-b描繪解碼器電路876。在一些情況中，字線選擇驅動器836-a、字線抑制驅動器837-a及解碼器電路876可定位於記憶體單元階層組下方(或上方)。與圖式803-a相比，圖式803-b可描繪用於控制環繞式TFT之閘極電極(例如複合堆疊805內之層820處之閘極電極860)的一替代組態。例如，代替耦合環繞式TFT之所有閘極電極(例如使用參考圖式803-a所描述之共同階層選擇線846及共同階層抑制線847)，解碼器電路876可經組態以解碼各閘極電極之控制信號。在圖式803-b所描繪之實例中，兩個插座區域中之六十四(64)個TFT之各者可與閘極電極之一驅動器耦合。在一些情況中，包含插座區域之一記憶體裝置可包含解碼器電路，其位於階層組下方且經組態以基於自包含於階層中之一組閘極電極選擇電晶體之一閘極電極來啟用電晶體。
圖9繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性解碼方案之一圖式900。圖式900中所描繪之基於TFT之解碼器電路可建構於一複合堆疊(例如複合堆疊305、複合堆疊705、複合堆疊805)內。建構於一複合堆疊內之此解碼器電路可執行原本可由一邏輯電路層執行之解碼功能之至少一部分。例如，解碼器電路可執行除自一組記憶體單元階層選擇一階層之外的額外功能。在一些情況中，邏輯電路層可定位於記憶體單元階層組可建構於其上方之一基板內。依此方式，基板內之邏輯電路可經簡化以減小對應於邏輯電路之一面積或可支援額外記憶體陣列階層。
圖式900描繪可包含供說明之平面TFT之解碼器電路，但本發明不受限於此，例如，一複合堆疊內之解碼器電路可包含本文中所描述之其他類型之TFT或其等之任何組合。圖4A至圖4AA描述平面TFT之製造技術及操作之態樣。此外，圖式900描繪一單端驅動器方案，例如，TFT提供一驅動電流至定位於存取線之一端處之一存取線(例如字線)。熟習技術者應瞭解，可在不失任何功能之情況下使用一不同驅動器方案(例如，TFT提供定位於存取線之兩端之間的驅動電流)或一更複雜驅動器電路。
圖式900描繪彼此上下疊置之階層之一叢集(例如包含八(8)個階層(即，階層966-a至階層966-h)之叢集967)，其中各階層可包含一或多個微磚。圖式900描繪一組TFT以執行一微磚內之一解碼功能，例如自微磚內之一組存取線(例如八(8)個字線)啟用一存取線(例如字線)。在本文所描述之解碼器電路之背景中，一叢集可係指一微磚群組，且一微磚可係指一陣列解碼單元。此外，圖式900描繪選擇驅動器936 (其可為字線選擇驅動器736-a之一實例)及抑制驅動器937 (其可為字線抑制驅動器737-a之一實例)。在一些情況中，選擇驅動器936及抑制驅動器937可定位於邏輯電路層內。
在一些情況中，一階層(例如階層966-a至階層966-h)內之電極層(例如包含存取線(諸如字線及位元線)之層)可包含提供一第二組TFT (例如與字線耦合之TFT對，如圖9中所展示)之閘極之控制信號的一第一組TFT，其中第一組TFT之源極或汲極可與可建構於階層內之電極層處之一第三組TFT耦合。
例如，圖式900描繪解碼器電路可執行階層966 (例如階層966-a至階層966-h)內之一微磚內之八(8)個解碼之一者，例如，可啟用八對TFT之一者(例如呈串聯組態之兩個TFT)以啟用微磚內之八個存取線(例如字線)之一者。此外，圖式900描繪解碼器電路可結合可執行階層級解碼之一階層級解碼器來執行六十四(64)個解碼之一者，例如，階層級解碼器可選擇(或啟用)叢集967內之八個階層之一者(例如階層966-a至階層966-h之一者)。
圖10A及圖10B繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性交越區域之圖式。
圖10A繪示描繪包含主動陣列區域(例如主動陣列1055-a至主動陣列1055-d)及插座區域(例如插座區域1065、插座區域1066)(其中可建構TFT組)之陣列層之一俯視圖的一圖式1000，如本文中所描述。圖式1000可包含參考圖1所描述之記憶體裝置100之一實例之一些態樣。在一些情況中，圖式1000可為一3D記憶體裝置之一部分，其包含建構於一複合堆疊1005 (其可為參考圖7C所描述之複合堆疊705之一實例)內之兩個或更多個記憶體單元階層，如圖10B中所描繪。在一些實例中，圖式1000可為本文中所描述之填塞架構之一實例。TFT組可建構於複合堆疊1005內且可包含參考圖3A至圖3L所描述之垂直TFT、參考圖4A至圖4AA所描述之平面TFT、參考圖5A至圖5N所描述之環繞式TFT或參考圖6A至圖6R所描述之混合TFT或其等之任何組合。
此外，圖式1000描繪主動陣列1055可包含沿一第一方向延伸之一第一類型之一第一組存取線(例如字線)及沿可實質上正交於第一方向之一第二方向延伸之一第二類型之一第二組存取線(例如位元線)。第一組存取線可定位於複合堆疊1005之第一層(例如D1層、參考圖10B所描述之層1015)處。類似地，第二組存取線可定位於複合堆疊1005之第三層(例如D2層、參考圖10B所描述之層1025)處。圖式1000描繪第一組存取線(例如字線)可與主動陣列之邊界(例如主動陣列1055-a及主動陣列1055-b之邊界)交叉。類似地，第二組存取線(例如位元線)可與主動陣列之邊界(例如主動陣列1055-a及主動陣列1055-c之邊界)交叉。
另外，插座區域1065中之TFT可經組態以與第一組存取線(例如字線)耦合，且插座區域1066中之TFT可經組態以與第二組存取線(例如位元線)耦合。依此方式，插座區域1065 (例如字線插座)中之TFT可使一電路層之一節點(例如選擇節點、抑制節點)與主動陣列1055之一或多個字線耦合。類似地，插座區域1066 (例如位元線插座)中之TFT可使電路層之一節點(例如選擇節點、抑制節點)與主動陣列1055之一或多個位元線耦合。
此外，階層選擇線1070可界定於複合堆疊1005之第二層(例如DM層、參考10B所描述之層1020)處之插座區域(例如插座區域1065、插座區域1066)中。在一些情況中，階層選擇線1070可與亦建構於第二層(例如DM層、層1020)處之TFT之閘極電極耦合，如本文中針對各種TFT所描述。因而，階層選擇線1070可與TFT之閘極電極耦合且可指稱插座區域內之TFT之閘極之控制線。
兩組存取線(例如字線及位元線)之階層選擇線1070可建構於第二層(例如複合堆疊1005之DM層、層1020)處，且交越區域1075可經界定以避免階層選擇線1070短接，其中兩個階層選擇線可交叉(例如其中階層選擇線1070-a與階層選擇線1070-d交叉之交越區域1075-a、其中階層選擇線1070-b與階層選擇線1070-d交叉之交越區域1075-b)。此等交越區域可基於主動陣列配置(例如填塞架構)之一組態來定位於各種位置處。作為一實例，圖式1000描繪主動陣列1055之隅角處之交越區域。
圖10B繪示描繪交越區域之一放大俯視圖的一圖式1001及描繪橫穿交越區域內之各種位置之交越區域之橫截面側視圖的一圖式1002。圖式1001包含其中一第一組階層選擇線(例如包含階層選擇線1070-f1之階層選擇線)可與一第二組階層選擇線(例如包含階層選擇線1070-g1之階層選擇線)交叉之一交越區域1075-d。第一組階層選擇線可與字線插座(例如插座區域1065)相關聯且可為字線插座內之TFT (例如經組態以與字線耦合之TFT)之閘極之控制線。類似地，第二組階層選擇線可與位元線插座(例如插座區域1066)相關聯且可為位元線插座內之TFT (例如經組態以與位元線耦合之TFT)之閘極之控制線。
圖10B亦繪示描繪橫穿圖式1001中所展示之虛線(例如使階層選擇線1070-f1轉變成交越區域1075-d之虛線AA至虛線EE)之一階層選擇線(例如階層選擇線1070-f1)之橫截面側視圖的圖式1002。圖式1002描繪包含第一層(例如D1層、層1015)、第二層(例如DM層、層1020)及第三層(例如D2層、層1025)之複合堆疊1005。
橫穿虛線AA之橫截面圖1002-a描繪建構於D1層(例如層1015)處之陣列電極1050。虛線AA對應於一字線且橫截面圖1002-a中所描繪之陣列電極1050可與字線耦合。橫截面圖1002-a亦描繪建構於DM層(例如層1020)處之閘極電極(例如包含電極材料1061之閘極電極)。橫截面圖1002-a中所描繪之閘極電極可為階層選擇線1070-f1 (例如字線插座區域1065內之TFT之閘極之控制線)之部分。
除因為包含虛線BB之交越區域之一第一部分遠離橫截面圖1002-a中所描繪之字線而不存在陣列電極1050之外，橫穿虛線BB之橫截面圖1002-b描繪橫截面圖1002-a之類似結構。
橫穿虛線CC之橫截面圖1002-c描繪可在包含虛線CC之交越區域之一第二部分中跨D1層(例如層1015)及DM層(例如層1020)兩者建構閘極電極(例如包含電極材料1061之閘極電極)，例如，電極材料1061跨越D1層及DM層。依此方式，可連接(例如電短接)一對內閘極電極(例如對應於電極材料1061-b之電極及對應於電極材料1061-c之電極)，如由灰色箭頭所指示。
橫穿虛線DD之橫截面圖1002-d描繪可在包含虛線DD之交越區域之一第三部分中之D1層(例如層1015)處建構閘極電極(例如包含電極材料1061之閘極電極)。依此方式，閘極電極(例如字線插座區域1065內之TFT之閘極之控制線)可自八(8)個DM層(例如層1020)處之閘極電極轉換成五(5)個D1層(例如層1015)處之閘極電極，同時自交越區域之第一部分過渡至交越區域之第三部分。如本文中所描述，內電極對可在過渡期間電連接。內閘極電極對可對應於參考圖7D之電路圖738-a所描述之TFT之閘極對(例如由灰色箭頭表示之閘極對)。
類似地，階層選擇線1070-g1 (例如位元線插座區域1066內之TFT之閘極之控制線)可經建構以具有穿過交越區域1075-d之不同部分的不同結構組態。依此方式，閘極電極(例如位元線插座區域1066內之TFT之閘極之控制線)可在交越區域1075-d內自八(8)個DM層(例如層1020)處之閘極電極轉換成四(4)個D2層(例如層1025)處之閘極電極，例如使階層選擇線1070-g1沿相對於虛線AA至EE之一正交方向過渡至交越區域1075-d中。在過渡期間，可電連接內閘極電極對，因為可跨DM層(例如層1020)及D2層(例如層1025)建構閘極電極之電極材料1062，例如，電極材料1062在對應於包含階層選擇線1070-f1之虛線CC之交越區域之第二部分的交越區域1075-d之一部分處跨越DM層及D2層。內閘極電極對可對應於參考圖7D之電路圖738-b所描述之TFT之閘極對(例如由灰色箭頭所表示之閘極對)。
依此方式，橫穿虛線EE之橫截面圖1002-e描繪可在層1015處建構階層選擇線1070-f1之閘極電極(例如包含電極材料1061-a、電極材料1061-i、電極材料1061-j、電極材料1061-k、電極材料1061-h之閘極電極)且可在層1025處建構階層選擇線1070-g1之閘極電極(例如包含電極材料1062-a、電極材料1062-b、電極電極材料1062-c、電極材料1062-d之閘極電極)。因而，階層選擇線1070-f1及階層選擇線1070-g1可在彼此不電短接之情況下交叉。
圖式1002之橫截面圖亦可表示自交越區域1075-d過渡之階層選擇線1070-f1之橫截面側視圖。換言之，橫穿虛線DD之橫截面圖1002-d可相同於橫穿虛線D'D'之一橫截面圖。類似地，橫穿虛線CC之橫截面圖1002-c可相同於橫穿虛線C'C'之一橫截面圖。此外，橫穿虛線A'A'之橫截面圖相同於橫穿虛線AA之一橫截面圖1002-a。
在一些情況中，一記憶體裝置(例如參考圖1所描述之記憶體裝置、3D記憶體裝置)可包含一組記憶體單元階層，其等各包含一第一層(例如D1層)、一第二層(例如DM層)、一第三層(例如D2層)及一組記憶體陣列、沿一第一方向延伸之一組第一電極、沿與第一方向相交之一第二方向延伸之一組第二電極。在一些情況中，在記憶體陣列組之記憶體陣列之間的一區域(例如交越區域1075)內，第一電極組之各第一電極包含第二層處之一第一部分、第一層處之一第二部分及第二層處之一第三部分、且第二電極組之各第二電極包含第二層處之一第一部分、第三層處之一第二部分及第二層處之一第三部分。
在一些情況中，第一電極組之各第一電極進一步包含區域內跨越至少第二層及第一層之一第四部分，且第二電極組之各第二電極進一步包含區域內跨越至少第二層及第三層之一第四部分。在一些情況中，第一電極組之至少兩個第一電極之第四部分可由至少兩個第一電極共有，且第二電極組之至少兩個第二電極之第四部分可由至少兩個第二電極共有。
在一些情況中，第一電極組之各第一電極進一步包含區域內跨越至少第一層及第二層之一第五部分，且第二電極組之各第二電極進一步包含區域內跨越第三層及第二層之至少兩者的一第五部分。在一些情況中，第一電極組之第一電極之至少一子組可一起耦合於區域內，且第二電極組之第二電極之至少一子組可一起耦合於區域內。
在一些情況中，記憶體裝置可包含位於組之記憶體陣列內且經組態以選擇一第一類型之存取線的一第一組電晶體，其中組之第一電極可與第一組電晶體之閘極耦合。在一些情況中，記憶體裝置可包含位於組之記憶體陣列內且經組態以選擇一第二類型之存取線的一第二組電晶體，其中組之第二電極可與第二組電晶體之閘極耦合。在一些情況中，第一組電晶體及第二組電晶體可位於組之階層內。
圖11繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性記憶體裝置之一圖式1100。在一些情況中，記憶體裝置可包含參考圖1及圖2所描述之兩個或更多個記憶體單元階層。圖式1100包含一基板1156、一或多組陣列層1157 (其等各包含一主動陣列區域及一插座區域)及一TFT電路層1158。基板1156可為參考圖2所描述之一基板204之一實例。在一些情況中，基板1156可包含一邏輯電路層。陣列層1157可為參考圖7、圖8及圖10所描述之陣列層之一實例。陣列層1157可包含一複合堆疊(例如參考圖7C所描述之複合堆疊705、參考圖8A所描述之複合堆疊805、參考圖10B所描述之複合堆疊1005)。此外，陣列層1157可包含一主動陣列區域中之一組記憶體單元階層及其中定位一組TFT之插座區域。在一些情況中，各陣列層(例如陣列層1157-a、陣列層1157-b)可包含一定數量之記憶體單元階層(例如八(8)個階層、十六(16)個階層、三十二(32)個階層、六十四(64)個階層)。TFT組可包含垂直TFT、平面TFT、環繞式TFT或混合TFT或其等之任何組合。TFT電路層1158可為參考圖9所描述之基於TFT之解碼器電路之一實例。
在一些情況中，一記憶體裝置可包含一記憶體陣列，其包含一第一層(例如參考圖7C所描述之第一層715)處之一組電極及一第二層(例如參考圖7C所描述之第二層720)處之一組記憶體單元。記憶體裝置亦可包含經組態以自電極組選擇電極之一組電晶體，電晶體組各包含第二層處之一閘極電極、第一層處之一半導體材料。在一些情況中，記憶體陣列可位於記憶體裝置之一第一階層(例如陣列層1157-a之一第一記憶體單元階層)處。在一些情況中，記憶體裝置亦可包含一第二階層(例如陣列層1157-b之一第二記憶體單元階層)，其中第二階層可包含：一第二記憶體陣列，其包含第二階層之一第一層處之一第二組電極及第二階層之一第二層處之一第二組記憶體單元；及一第二組電晶體，其經組態以自第二組電極選擇電極，第二組電晶體各包含第二階層之第二層處之閘極電極及第二階層之第一層處之一半導體材料。
在一些情況中，記憶體裝置之第一階層可包含於一第一組階層(例如可包含一定數量之記憶體單元階層之陣列層1157-a之一第一記憶體單元階層)中且記憶體裝置之第二階層可包含於一第二組階層(例如可包含一定數量之記憶體單元階層之陣列層1157-b之一第二記憶體單元階層)中。在一些情況中，記憶體裝置可進一步包含第一組階層(例如陣列層1157-a)與第二組階層(例如陣列層1157-b)之間的解碼器電路(例如一TFT電路層1158)，其中解碼器電路可經組態以自第一組之階層(例如陣列層1157-a)及第二組之階層(例如陣列層1157-b)選擇一或多個階層。
在一些情況中，記憶體陣列可位於包含於記憶體裝置之一組階層中之一階層(例如可包含一定數量之記憶體單元階層之陣列層1157-a之一記憶體單元階層)處，且記憶體裝置可進一步包含解碼器電路(例如參考圖9所描述之解碼器電路)，其包含於階層中且經組態以基於自包含於階層中之一組對應閘極電極選擇電晶體之一閘極電極來啟用電晶體組之一電晶體。
圖12繪示根據本發明之實施例之支援記憶體陣列解碼及互連之薄膜電晶體及相關製造技術之一方法1200。方法1200之操作可由本文中(例如)參考圖3A至圖3L所描述之方法實施。
在區塊1205中，可形成穿過包含一第一層、一第二層及一第三層之一堆疊之一頂層的一第一組通路及一第二組通路。可根據本文中所描述之方法來執行區塊1205之操作。在特定實例中，區塊1205之操作之態樣可執行為參考圖3A至圖3L所描述之一或多個程序之部分。
在區塊1210中，可使用第一組通路來形成一電晶體之一閘極電極，閘極電極位於第二層處。可根據本文中所描述之方法來執行區塊1210之操作。在特定實例中，區塊1210之操作之態樣可執行為參考圖3A至圖3L所描述之一或多個程序之部分。
在區塊1215中，可使用第二組通路來形成電晶體之一第二電極，第二電極位於第一層處。可根據本文中所描述之方法來執行區塊1215之操作。在特定實例中，區塊1215之操作之態樣可執行為參考圖3A至圖3L所描述之一或多個程序之部分。
在區塊1220中，可使用由第一組通路及第二組通路共有之一通路來形成電晶體之一第三電極，第三電極至少延伸穿過第三層。可根據本文中所描述之方法來執行區塊1220之操作。在特定實例中，區塊1220之操作之態樣可執行為參考圖3A至圖3L所描述之一或多個程序之部分。
在本文所描述之方法1200之一些實例中，形成電晶體之閘極電極可包含：在第二層處形成與第一組通路對準之一通道；形成與通道保形之一絕緣材料；及基於形成絕緣材料來使用一電極材料填充通道。在一些情況中，方法1200亦可包含使用通路來移除閘極電極之一部分以形成第二層處之一腔及使用通路來形成位於第二層處之腔中且與閘極電極接觸之氧化物材料。在一些情況中，方法1200亦可包含使用通路來移除第二電極之一部分以形成第一層處之一腔及使用通路來形成位於第一層處之腔中且與第二電極接觸之歐姆材料。在一些情況中，方法1200亦可包含使用通路來形成跨越第一層及第二層之一腔及使用通路來形成跨越第一層及第二層之腔中之半導體材料。
在一些情況中，方法1200亦可包含使用通路來形成與半導體材料接觸之一絕緣材料。在一些情況中，方法1200亦可包含使用通路來形成第三層處之一腔及使用通路來形成位於第三層處之腔中且與第三電極接觸之歐姆材料。在本文所描述之方法1200之一些實例中，形成電晶體之第三電極可包含使用通路來形成穿過堆疊而至一邏輯電路層之一孔及使用一電極材料來填充孔。在本文所描述之方法1200之一些實例中，形成電晶體之第二電極可包含：在第一層處形成與第二組通路對準之一通道，其中第二組通路形成與由第一組通路形成之一第一列通路相交之一第二列通路；使用一電極材料來填充第一層處之通道；及形成對應於第二組通路之一組介電插塞，其中介電插塞延伸穿過第一層處之通道中之電極材料。
圖13繪示根據本發明之實施例之支援記憶體陣列解碼及互連之薄膜電晶體及相關製造技術之一方法1300。方法1300之操作可由本文中(例如)參考圖4A至圖4AA所描述之方法實施。
在區塊1305中，可形成穿過包含一第一層及一第二層之一堆疊之一頂層的一第一通路、一第二通路及一第三通路。可根據本文中所描述之方法來執行區塊1305之操作。在特定實例中，區塊1305之操作之態樣可執行為參考圖4A至圖4AA所描述之一或多個程序之部分。
在區塊1310中，可使用第一通路來形成一電晶體之一閘極電極。可根據本文中所描述之方法來執行區塊1310之操作。在特定實例中，區塊1310之操作之態樣可執行為參考圖4A至圖4AA所描述之一或多個程序之部分。
在區塊1315中，可使用第二通路來形成電晶體之一第二電極，第二電極延伸穿過第一層及第二層。可根據本文中所描述之方法來執行區塊1315之操作。在特定實例中，區塊1315之操作之態樣可執行為參考圖4A至圖4AA所描述之一或多個程序之部分。
在區塊1320中，可至少使用第一通路及第三通路來形成電晶體之一第三電極。可根據本文中所描述之方法來執行區塊1320之操作。在特定實例中，區塊1320之操作之態樣可執行為參考圖4A至圖4AA所描述之一或多個程序之部分。
在本文所描述之方法1300之一些實例中，形成電晶體之閘極電極可包含：使用包含第一通路之一組通路來形成第二層處之一通道；形成與第二層處之通道保形的一絕緣材料；及使用接觸絕緣材料之一電極材料來填充第一通道。在一些情況中，方法1300亦可包含：使用第一通路來形成第一層處之一腔以暴露閘極電極之至少一部分；基於形成腔，使用第一通路來形成與閘極電極接觸之氧化物材料；及使用第一通路來形成位於第一層處之腔中且與氧化物材料接觸之一半導體材料。
在一些情況中，方法1300亦可包含：至少使用第二通路來形成第一層處之一第二腔以暴露第三電極及半導體材料之至少一部分；使用第三通路來形成第一層處之一第三腔以暴露半導體材料；及使用一歐姆材料來填充第一層處之第二腔及第三腔。在本文所描述之方法1300之一些實例中，形成電晶體之第三電極可包含：至少使用第一通路及第三通路來形成第一層處之一第一通道；使用一電極材料來填充第一層處之第一通道；在第一層處之第一通道內之電極材料中形成窄於第一通道之一第二通道；及使用一介電材料來填充第二通道。在本文所描述之方法1300之一些實例中，形成電晶體之第二電極可包含使用第二通路來形成穿過堆疊而至一邏輯電路層之一孔及使用一電極材料來填充孔。
圖14繪示根據本發明之實施例之支援記憶體陣列解碼及互連之薄膜電晶體及相關製造技術之一方法1400。方法1400之操作可由本文中(例如)參考圖5A至圖5N或圖6A至圖6R所描述之方法實施。
在區塊1405中，可形成穿過包括一第一層、一第二層及一第三層之一堆疊之一頂層的一第一組通路、一第二組通路及一第三通路。可根據本文中所描述之方法來執行區塊1405之操作。在特定實例中，區塊1405之操作之態樣可執行為參考圖5A至圖5N或圖6A至圖6R所描述之一或多個程序之部分。
在區塊1410中，可使用第一組通路來形成一電晶體之一閘極電極，閘極電極位於第二層處。可根據本文中所描述之方法來執行區塊1410之操作。在特定實例中，區塊1410之操作之態樣可執行為參考圖5A至圖5N或圖6A至圖6R所描述之一或多個程序之部分。
在區塊1415中，可使用第二組通路來形成電晶體之一第二電極，第二電極位於第一層處。可根據本文中所描述之方法來執行區塊1415之操作。在特定實例中，區塊1415之操作之態樣可執行為參考圖5A至圖5N或圖6A至圖6R所描述之一或多個程序之部分。
在區塊1420中，可使用第三通路來形成電晶體之一第三電極，第三電極至少延伸穿過第三層。可根據本文中所描述之方法來執行區塊1420之操作。在特定實例中，區塊1420之操作之態樣可執行為參考圖5A至圖5N或圖6A至圖6R所描述之一或多個程序之部分。
在本文所描述之方法1400之一些實例中，形成電晶體之閘極電極可包含：使用第一組通路來形成第二層處之一通道；形成與第二層處之通道接觸之一絕緣材料；使用一電極材料來填充第二層處之通道；及使用第一組通路來形成延伸穿過電極材料之一組對應孔。在一些情況中，方法1400亦可包含形成穿過堆疊之頂層的一第三組通路及使用第三組通路來形成跨越第一層、第二層及第三層之一腔，其中跨越第一層、第二層及第三層之腔暴露與閘極電極保形之一絕緣材料。
在一些情況中，方法1400亦可包含：使用第三組通路來移除與閘極電極接觸之絕緣材料之一部分；在移除絕緣材料之部分之後，使用第三組通路來形成與閘極電極接觸之氧化物材料；及使用與氧化物材料接觸之一半導體材料來填充跨越第一層、第二層及第三層之腔。在一些情況中，方法1400亦可包含形成穿過半導體材料而至一邏輯電路層之一孔及使用一電極材料來填充孔以形成電晶體之一第四電極。
在一些情況中，方法1400亦可包含：使用第三通路來形成第一層處之一腔以暴露半導體材料及第二電極；使用第三通路來使第一層處之腔由一歐姆材料填充，歐姆材料與半導體材料及第二電極接觸；使用第三通路來移除歐姆材料之一部分；使用第三通路來形成與歐姆材料接觸之一絕緣材料；及使用第三通路來形成位於第三層處且與半導體材料接觸之歐姆材料。
在一些情況中，方法1400亦可包含：使用一歐姆材料來填充跨越第一層、第二層及第三層之腔；使用第三組通路之一子組及第三通路來形成跨越第一層、第二層及第三層之一第二腔；及使用一半導體材料來填充跨越第一層、第二層及第三層之第二腔。在一些情況中，方法1400亦可包含：使用第三通路來形成穿過第一層、第二層及第三層之一孔；使用第三通路來形成與第一層及第二層處之半導體材料接觸之一絕緣材料；使用第三通路來形成第三層處之一腔；及使用歐姆材料來填充第三層處之腔。在本文所描述之方法1400之一些實例中，形成電晶體之第三電極可包含使用第三通路來形成穿過堆疊而至一邏輯電路層之一孔及使用一電極材料來填充孔。
圖15繪示根據本發明之實施例之支援記憶體陣列解碼及互連之一方法1500。方法1500之操作可由本文中所描述之一控制器或其組件實施。例如，方法1500之操作可由一控制器(例如參考圖1所描述之記憶體控制器140)執行。在一些實例中，一控制器可執行一組指令以控制記憶體陣列之功能元件執行本文中所描述之功能。另外或替代地，一控制器可使用專用硬體來執行本文中所描述之功能之態樣。
在區塊1505中，控制器可接收一記憶體單元之一存取操作之一指示。可根據本文中所描述之方法來執行區塊1505之操作。在特定實例中，區塊1505之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
在區塊1510中，控制器可識別包含記憶體單元之一記憶體單元階層，階層包含於一組階層中。可根據本文中所描述之方法來執行區塊1510之操作。在特定實例中，區塊1510之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
在區塊1515中，控制器可基於識別及使用包含於階層中之一第一電晶體來使包含於階層中之一電極與延伸穿過階層組之一導電插塞耦合。可根據本文中所描述之方法來執行區塊1515之操作。在特定實例中，區塊1515之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
在區塊1520中，控制器可基於使電極與導電插塞耦合來將電極驅動至與存取操作相關聯之一電壓。可根據本文中所描述之方法來執行區塊1520之操作。在特定實例中，區塊1520之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
描述用於執行一或若干方法(諸如方法1500)之一設備。設備可包含用於接收一記憶體單元之一存取操作之一指示的構件、用於識別包含記憶體單元之一記憶體單元階層的構件(階層包含於一組階層中)、用於基於識別及使用包含於階層中之一第一電晶體來使包含於階層中之一電極與延伸穿過階層組之一導電插塞耦合的構件及用於基於使電極與導電插塞耦合來將電極驅動至與存取操作相關聯之一電壓的構件。
描述用於執行一或若干方法(諸如方法1500)之另一設備。設備可包含一記憶體陣列及與記憶體陣列電子通信之一記憶體控制器，其中記憶體控制器可操作以：接收一記憶體單元之一存取操作之一指示；識別包含記憶體單元之一記憶體單元階層，階層包含於一組階層中；基於識別及使用包含於階層中之一第一電晶體來使包含於階層中之一電極與延伸穿過階層組之一導電插塞耦合；及基於使電極與導電插塞耦合來將電極驅動至與存取操作相關聯之一電壓。
本文中所描述之方法1500及設備之一些實例可進一步包含用於基於識別及使用包含於階層中之一第二電晶體來使包含於階層中之一第二電極與延伸穿過階層組之一第二導電插塞耦合的程序、特徵、構件或指令。本文中所描述之方法1500及設備之一些實例可進一步包含用於基於使第二電極與第二導電插塞耦合來將第二電極驅動至與存取操作相關聯之一第二電壓的程序、特徵、構件或指令。本文中所描述之方法1500及設備之一些實例可進一步包含用於基於識別及使用包含於階層組之一第二階層中之一第三電晶體來使包含於階層中之電極與導電插塞耦合的程序、特徵、構件或指令。本文中所描述之方法1500及設備之一些實例可進一步包含用於基於識別及使用包含於階層組之一第三階層中之一第四電晶體來使包含於階層中之第二電極與第二導電插塞耦合的程序、特徵、構件或指令，其中階層可位於第二階層與第三階層之間。
在本文所描述之方法1500及設備之一些實例中，電極可包含一第一類型之一存取線。本文中所描述之方法1500及設備之一些實例可進一步包含用於基於識別及使用包含於階層組之階層之一子組中之電晶體來使包含於子組之各階層中之第一類型之存取線與延伸穿過階層組之一第三導電插塞耦合的程序、特徵、構件或指令，其中子組不包括階層。本文中所描述之方法1500及設備之一些實例可進一步包含用於基於使包含於子組之各階層中之第一類型之存取線與第三導電插塞耦合來將包含於子組之各階層中之第一類型之存取線驅動至與存取操作相關聯之一第三電壓的程序、特徵、構件或指令。
圖16繪示根據本發明之實施例之支援記憶體陣列解碼及互連之一方法1600。方法1600之操作可由本文中所描述之一控制器或其組件實施。例如，方法1600之操作可由一控制器(例如參考圖1所描述之記憶體控制器140)執行。在一些實例中，一控制器可執行一組指令以控制記憶體陣列之功能元件執行本文中所描述之功能。另外或替代地，一控制器可使用專用硬體來執行本文中所描述之功能之態樣。
在區塊1605中，控制器可接收一記憶體單元之一存取操作之一指示。可根據本文中所描述之方法來執行區塊1605之操作。在特定實例中，區塊1605之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
在區塊1610中，控制器可識別包含記憶體單元之一記憶體單元階層，階層包含於一組階層中。可根據本文中所描述之方法來執行區塊1610之操作。在特定實例中，區塊1610之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
在區塊1615中，控制器可基於識別及使用包含於階層中之一第一電晶體來使包含於階層中之一電極與延伸穿過階層組之一導電插塞耦合。可根據本文中所描述之方法來執行區塊1615之操作。在特定實例中，區塊1615之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
在區塊1620中，控制器可基於使電極與導電插塞耦合來將電極驅動至與存取操作相關聯之一電壓。可根據本文中所描述之方法來執行區塊1620之操作。在特定實例中，區塊1620之操作之態樣可執行為參考圖7C、圖7D、圖8A至圖8C及圖9所描述之一或多個程序之部分。
描述用於執行一或若干方法(諸如方法1600)之一設備。設備可包含用於接收一記憶體單元之一存取操作之一指示的構件、用於識別包含記憶體單元之一記憶體單元階層的構件(階層包含於一組階層中)、用於基於識別及使用包含於階層中之一第一電晶體來使包含於階層中之一電極與延伸穿過階層組之一導電插塞耦合的構件、用於基於使電極與導電插塞耦合來將電極驅動至與存取操作相關聯之一電壓的構件、用於基於識別及使用包含於階層中之一第二電晶體來使包含於階層中之一第二電極與延伸穿過階層組之一第二導電插塞耦合的構件及用於基於使第二電極與第二導電插塞耦合來將第二電極驅動至與存取操作相關聯之一第二電壓的構件。
描述用於執行一或若干方法(諸如方法1600)之另一設備。設備可包含一記憶體陣列及與記憶體陣列電子通信之一記憶體控制器，其中記憶體控制器可操作以：接收一記憶體單元之一存取操作之一指示；識別包含記憶體單元之一記憶體單元階層，階層包含於一組階層中；基於識別及使用包含於階層中之一第一電晶體來使包含於階層中之一電極與延伸穿過階層組之一導電插塞耦合；基於使電極與導電插塞耦合來將電極驅動至與存取操作相關聯之一電壓；基於識別及使用包含於階層中之一第二電晶體來使包含於階層中之一第二電極與延伸穿過階層組之一第二導電插塞耦合；及基於使第二電極與第二導電插塞耦合來將第二電極驅動至與存取操作相關聯之一第二電壓。
應注意，本文中所描述之方法描述可行實施方案，且可重新配置或依其他方式修改操作及步驟，且其他實施方案係可行的。此外，可組合來自兩個或更多個方法之實施例。
可使用各種不同科技之任何者來表示本文中所描述之資訊及信號。例如，以上描述中可涉及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示。一些圖式可將若干信號繪示為一單一信號；然而，一般技術者應瞭解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子通信」及「耦合」係指支援組件之間的電子流動之組件之間的一關係。此可包含組件之間的一直接連接或可包含中間組件。彼此電子通信或耦合之組件可主動交換電子或信號(例如，在一通電電路中)或不可主動交換電子或信號(例如，在一斷電電路中)但可經組態及操作以在一電路通電之後交換電子或信號。舉例而言，經由一開關(例如一電晶體)所實體連接之兩個組件電子通信或可耦合，不管開關之狀態如何(即，打開或閉合)。
如本文中所使用，術語「實質上」意謂經修飾特性(例如由術語「實質上」修飾之一動詞或形容詞)無需為絕對的，而是足夠接近達成特性之優點。
如本文中所使用，術語「電極」可係指一電導體，且在一些情況中，可用作一記憶體單元或一記憶體陣列之其他組件之一電接點。一電極可包含提供記憶體裝置100之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或類似者。
硫屬化物材料可為包含元素S、Se及Te之至少一者的材料或合金。硫屬化物材料可包含以下各者之合金：S、Se、Te、Ge、As、Al、Si、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)。實例性硫屬化物材料及合金可包含(但不限於) Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，用連字符連接之化學組合物符號指示一特定化合物或合金中所包含之元素且意欲表示涉及所指示之元素之所有化學計量。例如，Ge-Te可包含Gex Tey ，其中x及y可為任何正整數。可變電阻材料之其他實例可包含二元金屬氧化物材料或混價氧化物，其包含兩個或更多個金屬，例如過渡金屬、鹼土金屬及/或稀土金屬。實施例不受限於與記憶體單元之記憶體組件相關聯之一或若干特定可變電阻材料。例如，可變電阻材料之其他實例可用於形成記憶體組件且可包含硫屬化物材料、巨磁阻材料或聚合物基材料等等。
術語「隔離」係指其中電子目前無法流動於組件之間的組件之間的一關係；若組件之間存在一開路，則其等彼此隔離。例如，當一開關打開時，由開關實體連接之兩個組件可彼此隔離。
本文中所討論之裝置(包含一記憶體裝置100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或任何其他摻雜方法來執行摻雜。
本文中所討論之一或若干電晶體可表示一場效電晶體(FET)且包括四端子裝置，其包含源極、汲極、閘極及基極(或基板)。端子可透過導電材料(例如金屬)來連接至其他電子元件。源極及汲極可導電且可包括一重度摻雜(例如簡併)半導體區域。源極及汲極可由一輕度摻雜半導體區域或通道(其可為基極之部分)分離。若通道係n型(即，多數載子係電子)，則FET可指稱一n型FET。若通道係p型(即，多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物帽蓋。可藉由將一電壓施加於閘極來控制通道導電性。例如，將一正電壓或負電壓分別施加於一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓的一電壓施加於電晶體閘極時，電晶體可「接通」或「啟用」。當將小於電晶體之臨限電壓的一電壓施加於電晶體閘極時，電晶體可「切斷」或「撤銷啟用」。
本文中所闡述之描述結合附圖來描述實例性組態且不表示可實施或在發明申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意謂「充當一實例、例項或說明」而非「好於」或「優於」其他實例。[實施方式]包含用於理解本發明之特定細節。然而，可在無此等特定細節之情況下實踐此等技術。在一些例項中，依方塊圖形式展示熟知結構及裝置以免使描述實例之概念不清楚。
在附圖中，類似組件或特徵可具有相同參考元件符號。此外，可藉由在參考元件符號後接一短劃線及區分類似組件之一第二元件符號來區分相同類型之各種組件。若說明書中僅使用第一參考元件符號時，則描述適用於具有相同第一參考元件符號之類似組件之任一者，不管第二參考元件符號如何。
可使用各種不同科技之任何者來表示本文中所描述之資訊及信號。例如，以上描述中可涉及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其等之任何組合表示。
可使用經設計以執行本文中所描述之功能的一通用處理器、一數位信號處理器(DSP)、一ASIC、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本發明所描述之各種說明性區塊及模組。一通用處理器可為一微處理器，但替代地，處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如一DSP及一微處理器之一組合、多個微處理器、一或多個微處理器結合一DSP核心或任何其他此一組態)。
本文中所描述之功能可實施於硬體、由一處理器執行之軟體、韌體或其等之任何組合中。若實施於由一處理器執行之軟體中，則功能可作為一或多個指令或程式碼儲存於一電腦可讀媒體上或透過一電腦可讀媒體來傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬連線或此等之任何者之組合來實施本文中所描述之功能。實施功能之特徵亦可實體定位於各種位置處，其包含經分佈使得部分功能實施於不同實體位置處。此外，如本文中(包含在發明申請專利範圍中)所使用，一列項(例如結合諸如「...之至少一者」或「...之一或多者」之一片語之一列項)中所使用之「或」指示一包含性列表，使得(例如) A、B或C之至少一者之一列表意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。此外，如本文中所使用，片語「基於...」不應被解釋為參考一組閉合條件。例如，在不背離本發明之範疇的情況下，描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中所使用，應依相同於片語「至少部分基於...」之方式解釋片語「基於...」。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，其包含促進一電腦程式自一位置轉移至另一位置之任何媒體。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。舉例而言(但不限於)，非暫時性電腦可讀媒體可包括RAM、唯讀記憶體(ROM)、電可擦除可程式化ROM (EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或可用於載送或儲存呈指令或資料結構之形式之所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。此外，任何連接被適當稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)來自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)包含於媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光學碟片、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地複製資料，而光碟使用雷射來光學地複製資料。上述之組合亦包含於電腦可讀媒體之範疇內。
提供本發明來使熟習技術者能夠製造或使用本發明。熟習技術者將易於明白本發明之各種修改，且可在不背離本發明之範疇的情況下將本文中所界定之一般原理應用於其他變體。因此，本發明不受限於本文中所描述之實例及設計，而是應被給予與本文中所揭示之原理及新穎特徵一致之最廣範疇。
100:記憶體裝置 102:三維(3D)記憶體陣列 105:記憶體單元 105-a:記憶體單元 105-b:記憶體單元 110:字線 110-a:字線 110-b:字線 115:位元線/數位線 115-a:位元線 120:列解碼器 125:感測組件 125-a:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:記憶體單元堆疊 202:3D記憶體陣列 204:基板 205-a:第一記憶體單元陣列或階層 205-b:第二記憶體單元陣列或階層 215:電極 215-a:第一電極 215-b:第一電極 220:硫屬化物材料 220-a:硫屬化物材料 220-b:硫屬化物材料 225:電極 225-a:第二電極 225-b:第二電極 305:堆疊 310:HM層 315:D1層 315-a:D1層 315-b:D1層 320:DM層 320-a:層 320-b:層 325:D2層 330:層 335-a:上薄膜電晶體(TFT)/垂直TFT 335-b:下TFT/垂直TFT 340:通路 340-a:第一通路群組 340-b:第二通路群組 340-c:第三通路群組 340-d:通路 340-e:通路 340-f:通路 341:開口 341-a:開口/通路孔 341-b:開口 342:腔 342-a:腔 345:電流路徑 345-a:上電流路徑 345-b:下電流路徑 350:陣列電極 350-c:陣列電極 350-d:陣列電極 350-e:陣列電極 350-f:陣列電極 355:電極片 355-a:電極片 355-b:電極片 355-c:電極片 355-d:電極片 360:閘極電極 360-a:閘極電極 361:電極材料 361-a:電極材料 361-b:電極材料 365:絕緣層 370:氧化物材料 370-a:氧化物材料 375:歐姆材料 375-a:歐姆材料 375-b:歐姆材料 375-d:歐姆材料 375-e:歐姆材料 380:半導體材料 380-a:半導體材料 380-b:半導體材料 385:導電元件 390:絕緣材料 390-a:絕緣材料 395:電極材料 396:導電插塞 405:堆疊 440:通路 440-a:第一通路群組 440-b:第二通路群組 440-c:通路 440-d:通路 440-e:通路 440-f:通路 440-g:通路 440-h:通路 440-i:通路 440-z:通路 441-d:開口 441-e:通路孔 441-f:通路孔 441-g:通路孔 441-h:通路孔 441-i:通路孔 441-j:開口 442:通路腔 442-a:通路腔 442-b:通路腔 442-c:通路腔 442-d:通路腔 442-e:腔 442-e1:腔 442-f:腔 442-z:腔 443:通道 443-a:通道 443-a1:通道 444-a:介電插塞 444-b:介電插塞 450:陣列電極 450-a:陣列電極 450-b:陣列電極 450-c:陣列電極 450-d:陣列電極 450-d1:陣列電極 450-d2:陣列電極 460:閘極電極 460-a:閘極電極 460-b:閘極電極 461:電極材料 461-a:電極材料 461-a1:電極材料 461-a2:電極材料 461-b:電極材料 461-b1:電極材料 461-b2:電極材料 461-c:電極材料 465:絕緣層 465-a:絕緣層 466:絕緣層 470:氧化物材料 470-a:氧化物材料 470-e:氧化物材料 470-f:氧化物材料 475:歐姆材料 475-a:歐姆材料 475-a1:歐姆材料 475-a2:歐姆材料 475-b:歐姆材料 475-b1:歐姆材料 475-b2:歐姆材料 475-c:歐姆材料 475-c1:歐姆材料 475-c2:歐姆材料 480:半導體材料 480-a:半導體材料 480-a1:半導體材料 480-a2:半導體材料 480-b:半導體材料 480-b1:半導體材料 480-c:半導體材料 485:導電元件 495:電極材料 496:導電插塞 505:堆疊 535-a:第一組TFT 535-b:第二組TFT 540:通路 540-a:第一通路群組 540-a1:通路 540-a2:通路 540-a3:通路 540-a4:通路 540-b1:通路 540-b2:通路 540-c1:通路 540-c2:通路 540-c3:通路 540-e:通路 540-e1:通路 540-e2:通路 540-e3:通路 540-e4:通路 541-a:開口 542:通路腔 542-a1:通路腔 542-a2:通路腔 542-a3:通路腔 542-b1:通路腔 542-b2:通路腔 542-c1:通路腔 542-c2:通路腔 542-d:通路腔 544-a:介電插塞 544-b:介電插塞 545-a:電流路徑 545-b:電流路徑 545-c:電流路徑 545-d:電流路徑 545-e:電流路徑 545-f:電流路徑 550:陣列電極 550-a:陣列電極 550-b:陣列電極 550-c:陣列電極 550-d:陣列電極 550-e:陣列電極 550-f:陣列電極 550-g:陣列電極 550-h:陣列電極 550-i:陣列電極 550-j:陣列電極 550-k1:陣列電極 550-k2:陣列電極 555-a:電極片 555-a1:電極片/陣列電極 555-a2:電極片 555-b:電極片 560:閘極電極 560-a:閘極電極 560-b:閘極電極 560-b1:閘極電極 560-c:閘極電極 560-d:閘極電極 561:電極材料 561-a:電極材料 561-b:電極材料 561-b1:電極材料 565:絕緣層 566:絕緣材料 570:氧化物材料 575-a:歐姆材料 575-a1:歐姆材料 575-a2:歐姆材料 575-b:歐姆材料 575-b1:歐姆材料 575-c:歐姆材料 576:絕緣材料 580:半導體材料 580-a:半導體材料 580-b:半導體材料 581:塊體區域 581-a:塊體區域 581-b:塊體區域 585-a:導電元件 585-b:導電元件 585-c:導電元件 585-d:導電元件 595:電極材料 596:導電插塞 605:堆疊 640:通路 640-a:第一通路群組 640-b1:通路 640-b2:通路 640-c1:通路 640-c2:通路 640-d1:通路 640-d2:通路 640-x:通路 641:孔 641-c1:通路孔 641-c2:通路孔 641-c3:通路孔 641-c4:通路孔 641-c5:通路孔 642:通路腔 642-c1a:通路腔 642-c1b:通路腔 642-c1c:通路腔 642-d1:通路腔 642-d2:通路腔 642-e:通路腔 643:通路腔/通道 643-a:通道 644a:介電插塞 644-a1:介電插塞 644-a2:介電插塞 644b:介電插塞 645-a:電流路徑 645-b:電流路徑 645-c:電流路徑 645-d:電流路徑 650:陣列電極 650-a:陣列電極 650-b:陣列電極 650-c:陣列電極 650-d:陣列電極 650-e:陣列電極 655:電極片 655-a:電極片 655-a1:電極片 655-b:電極片 655-b1:電極片 655-b2:電極片 660:閘極電極 660-a:閘極電極 660-b:閘極電極 661:電極材料 661-a:電極材料 665:絕緣層 670:氧化物材料 675:歐姆材料 675-a1:歐姆材料 675-a2:歐姆材料 675-a3:歐姆材料 675-b:歐姆材料 675-e:歐姆材料 680:半導體材料 680-a:半導體材料 685:導電元件 690:絕緣材料 695:電極材料 696:導電插塞 700:俯視圖 700-a:俯視圖 700-b:俯視圖 701:俯視圖 702:俯視圖 703:橫截面側視圖 704:橫截面側視圖 704-a:橫截面側視圖 704-b:橫截面側視圖 705:複合堆疊 715:第一層 720:第二層 720-f:第二層 725:第三層 735:TFT 735-a:TFT 735-aa  :TFT 735-a1:TFT 735-b:TFT 735-bb:TFT 735-b1:TFT 735-c:TFT 735-c1:TFT 735-d:TFT 735-d1:TFT 735-e1:TFT 735-e2:TFT 735-e3:TFT 735-e4:TFT 735-ee:TFT 735-ff:TFT 736-a:字線選擇驅動器 736-b:位元線選擇驅動器 737-a:字線抑制驅動器 737-b:位元線抑制驅動器 738:電路圖 738-a:電路圖 738-b:電路圖 742:通路腔 742-a:通路腔 742-b:通路腔 745-a:電流路徑 745-b:電流路徑 750:陣列電極/字線 750-a:電極 750-a1:電極 750-a2:電極 750-b:電極 750-b1:電極 750-b2:電極 750-c:電極 750-e:電極 750-f:電極 750-f1:字線/陣列電極 750-f2:陣列電極 750-f3:陣列電極 750-f4:陣列電極 750-f5:陣列電極 751:陣列電極/位元線 751-a:電極 751-c1:陣列電極/位元線 751-c2:陣列電極 751-c3:陣列電極 751-c4:陣列電極 760:閘極電極 760-a:閘極電極 760-b:閘極電極 760-c:閘極電極 760-c1:閘極電極 760-c6:閘極電極 760-c7:閘極電極 760-c8:閘極電極 760-d5:閘極電極 760-d6:閘極電極 785:導電元件 785-a1:導電元件 785-a2:導電元件 785-b1:導電元件 785-b2:導電元件 796:導電插塞 796-b:導電插塞 796-c:導電插塞 796-d:導電插塞 796-e:導電插塞 796-e2:導電插塞 796-e3:導電插塞 796-e4:導電插塞 796-e5:導電插塞 796-f:導電插塞 796-f1:導電插塞 796-f2:導電插塞 796-f3:導電插塞 796-f4:導電插塞 797:共同節點 797-c:共同節點 797-d:共同節點 797-e:共同節點 797-f:共同節點 801:俯視圖 802:橫截面側視圖 802a:橫截面側視圖 802b:橫截面側視圖 803-a:圖式 803-b:圖式 805:複合堆疊 815:層 820:層 825:層 836:選擇驅動器 836-a:字線選擇驅動器 837:抑制驅動器 837-a:字線抑制驅動器 845-a:電流路徑 845-b:電流路徑 846:共同階層選擇線 847:共同階層抑制線 850:字線 850-a:電極 850-a1:電極 850-a2:電極 851:位元線 855:電極片 855-a:電極片 856:電極片/電極 860:閘極電極 860-a:閘極電極 860-b:閘極電極 861-a:電極材料 861-b:電極材料 876:解碼器電路 885:導電元件 885-a1:導電元件 885-a2:導電元件 896-a:導電插塞 896-b:導電插塞 896-c:導電插塞 900:圖式 936:選擇驅動器 937:抑制驅動器 966-a:階層 966-b:階層 966-c:階層 966-d:階層 966-e:階層 966-f:階層 966-g:階層 966-h:階層 967:叢集 1000:圖式 1001:圖式 1002:圖式 1002-a:橫截面圖 1002-b:橫截面圖 1002-c:橫截面圖 1002-d:橫截面圖 1002-e:橫截面圖 1005:複合堆疊 1015:層 1020:層 1025:層 1050:陣列電極 1055:主動陣列 1055-a:主動陣列 1055-b:主動陣列 1055-c:主動陣列 1055-d:主動陣列 1061:電極材料 1061-a:電極材料 1061-b:電極材料 1061-c:電極材料 1061-h:電極材料 1061-i:電極材料 1061-j:電極材料 1061-k:電極材料 1062:電極材料 1062-a:電極材料 1062-b:電極材料 1062-c:電極材料 1062-d:電極材料 1065:插座區域 1066:插座區域 1070:階層選擇線 1070-a:階層選擇線 1070-b:階層選擇線 1070-d:階層選擇線 1070-f1:階層選擇線 1070-g1:階層選擇線 1075:交越區域 1075-a:交越區域 1075-b:交越區域 1075-d:交越區域 1100:圖式 1156:基板 1157:陣列層 1157-a:陣列層 1157-b:陣列層 1158:TFT電路 1200:方法 1205:區塊 1210:區塊 1215:區塊 1220:區塊 1300:方法 1305:區塊 1310:區塊 1315:區塊 1320:區塊 1400:方法 1405:區塊 1410:區塊 1415:區塊 1420:區塊 1500:方法 1505:區塊 1510:區塊 1515:區塊 1520:區塊 1600:方法 1605:區塊 1610:區塊 1615:區塊 1620:區塊 1625:區塊
圖1繪示根據本發明之實施例之包含支援記憶體陣列解碼及互連之三維記憶體單元陣列之一實例性記憶體裝置。
圖2繪示根據本發明之實施例之支援記憶體陣列解碼及互連之三維記憶體陣列之一實例。
圖3A至圖3L繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性製造技術。
圖4A至圖4AA繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性製造技術。
圖5A至圖5N繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性製造技術。
圖6A至圖6R繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性製造技術。
圖7A至圖7D繪示根據本發明之實施例之包含支援記憶體陣列解碼及互連之一主動陣列區域及插座區域之例示性記憶體陣列之圖式。
圖8A至圖8C繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性插座區域及解碼方案之圖式。
圖9繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性解碼方案之一圖式。
圖10A及圖10B繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性交越區域之圖式。
圖11繪示根據本發明之實施例之支援記憶體陣列解碼及互連之例示性記憶體裝置之一圖式。
圖12至圖14繪示根據本發明之實施例之支援記憶體陣列解碼及互連之薄膜電晶體及相關製造技術之方法。
圖15及圖16繪示根據本發明之實施例之支援記憶體陣列解碼及互連之方法。
700:俯視圖
700-a:俯視圖
700-b:俯視圖
735-a:薄膜電晶體(TFT)
735-aa:TFT
735-a1:TFT
735-b:TFT
735-bb:TFT
735-b1:TFT
735-c:TFT
735-c1:TFT
735-d:TFT
735-d1:TFT
735-ee:TFT
735-ff:TFT
742-a:通路腔
742-b:通路腔
750-a1:電極
750-a2:電極
750-b1:電極
750-b2:電極
750-c:電極
751-a:電極
760-a:閘極電極
796-b:導電插塞
796-c:導電插塞
796-d:導電插塞
796-e:導電插塞
796-f:導電插塞

Claims (36)

  1. 一種設備，其包括： 一導電插塞，其延伸穿過複數個記憶體單元階層； 複數個電晶體，其等各至少部分包圍該導電插塞；及 一驅動器，其與該導電插塞耦合且經組態以藉由該複數個電晶體之一電晶體來與包含於該複數個階層之一階層中之一電極選擇性耦合。
  2. 如請求項1之設備，其進一步包括： 一第二導電插塞，其延伸穿過該複數個階層；及 第二複數個電晶體，其等各至少部分包圍該第二導電插塞；及 一第二驅動器，其與該第二導電插塞耦合且經組態以藉由該第二複數個電晶體之一電晶體來與包含於該階層中之一第二電極選擇性耦合。
  3. 如請求項2之設備，其進一步包括： 一第一插座區域，其包含該導電插塞，其中該電極包括延伸至該第一插座區域中之一第一類型之一存取線；及 一第二插座區域，其包含該第二導電插塞，其中該第二電極包括延伸至該第二插座區域中之一第二類型之一存取線。
  4. 如請求項1之設備，其中該電極位於該階層之一第一層處，該設備進一步包括： 一閘極電極，其用於該階層之一第二層處之該電晶體，其中該閘極電極至少部分包圍該導電插塞。
  5. 如請求項1之設備，其中該電晶體與該電極耦合於該電極之兩端之間。
  6. 如請求項1之設備，其進一步包括： 一第一閘極電極，其包圍該導電插塞；及 一第二閘極電極，其包圍延伸穿過該複數個階層之一第一額外導電插塞及延伸穿過該複數個階層之一第二額外導電插塞，其中該電極延伸於該第一額外導電插塞與該第二額外導電插塞之間。
  7. 如請求項1之設備，其進一步包括： 一閘極電極，其包圍延伸穿過該複數個階層且各與該驅動器耦合之複數個導電插塞，其中該複數個導電插塞包括該導電插塞。
  8. 如請求項1之設備，其進一步包括： 一第一電極段，其位於該階層之一層處且短於該電極，其中該電極係一第一類型之一存取線且在該階層之該層處沿一第一方向延伸，且其中該導電插塞位於該電極與該第一電極段之間； 該第一類型之一第二存取線，其在該階層之該層處沿該第一方向延伸，其中該第二存取線與該第一電極段同軸；及 一第二電極段，其位於該階層之該層處且短於該電極，其中該第二電極段與該電極同軸。
  9. 如請求項1之設備，其中該電極包括一第一類型之一存取線，該設備進一步包括： 一第三導電插塞，其延伸穿過該複數個階層；及 第三複數個電晶體，其等各至少部分包圍該第三導電插塞；及 一第三驅動器，其與該第三導電插塞耦合且經組態以藉由該第三複數個電晶體之一電晶體子組來與包含於該複數個階層之一階層子組中之該第一類型之存取線選擇性耦合。
  10. 如請求項1之設備，其中該電晶體包括： 一半導體材料，其位於該階層之一第一層及該階層之一第二層處，該半導體材料包圍該導電插塞； 氧化物材料，其位於該階層之該第二層處且與該半導體材料接觸； 一閘極電極，其位於該階層之該第二層處且與該氧化物材料接觸；及 一歐姆材料，其位於該階層之該第一層及該階層之一第三層處，其中該第一層處之該歐姆材料與該半導體材料及該電極接觸，且其中該第三層處之該歐姆材料與該導電插塞接觸。
  11. 如請求項1之設備，其中該驅動器經組態以藉由該複數個電晶體之至少兩個電晶體來與該電極選擇性耦合。
  12. 一種設備，其包括： 一導電插塞，其延伸穿過複數個記憶體單元階層； 複數個電晶體，其等各具有與該導電插塞接觸之一源極或一汲極；及 一驅動器，其與該導電插塞耦合且經組態以藉由該複數個電晶體之一電晶體來與包含於該複數個階層之一階層中之一電極選擇性耦合。
  13. 如請求項12之設備，其進一步包括： 一第二導電插塞，其延伸穿過該複數個階層；及 第二複數個電晶體，其等各具有與該導電插塞接觸之一源極或一汲極；及 一第二驅動器，其與該第二導電插塞耦合且經組態以藉由該第二複數個電晶體之一電晶體子組來與包含於該複數個階層之一階層子組中之該第一類型之存取線選擇性耦合。
  14. 如請求項13之設備，其中該電極包括： 一第一部分，其沿一第一方向延伸於該導電插塞與該第二導電插塞之間； 一第二部分，其與該第一部分之一端耦合，該第二部分沿一第二方向延伸；及 一第三部分，其與該第一部分之一第二端耦合，該第三部分沿該第二方向延伸。
  15. 如請求項14之設備，其中該第一部分寬於該第二部分及該第三部分。
  16. 如請求項14之設備，其進一步包括： 第一複數個閘極電極，其等用於該複數個電晶體；及 第二複數個閘極電極，其等用於該第二複數個電晶體，其中該導電插塞及該第二導電插塞位於該第一複數個閘極電極與該第二複數個閘極電極之間。
  17. 如請求項12之設備，其進一步包括： 複數個閘極電極，其等包含於該階層中且彼此耦合及與該複數個階層下方之一共同閘極驅動器耦合，其中該複數個閘極電極包括該電晶體之一閘極電極。
  18. 如請求項12之設備，其進一步包括： 解碼器電路，其位於該複數個階層下方且經組態以至少部分基於自包含於該階層中之複數個閘極電極選擇該電晶體之一閘極電極來啟用該電晶體。
  19. 如請求項12之設備，其中該電晶體包括： 一閘極電極，其位於該階層之一第二層處； 一半導體材料，其至少部分包圍該閘極電極，該半導體材料經由該階層之一第一層處之歐姆材料之一第一分段來與該電極耦合且經由該階層之一第三層處之歐姆材料之一第二分段來與該導電插塞耦合。
  20. 一種方法，其包括： 接收一記憶體單元之一存取操作之一指示； 識別包含該記憶體單元之一記憶體單元階層，該階層包含於複數個階層中； 至少部分基於識別及使用包含於該階層中之一第一電晶體來使包含於該階層中之一電極與延伸穿過該複數個階層之一導電插塞耦合；及 至少部分基於使該電極與該導電插塞耦合來將該電極驅動至與該存取操作相關聯之一電壓。
  21. 如請求項20之方法，其進一步包括： 至少部分基於識別及使用包含於該階層中之一第二電晶體來使包含於該階層中之一第二電極與延伸穿過該複數個階層之一第二導電插塞耦合；及 至少部分基於使該第二電極與該第二導電插塞耦合來將該第二電極驅動至與該存取操作相關聯之一第二電壓。
  22. 如請求項21之方法，其進一步包括： 至少部分基於識別及使用包含於該複數個階層之一第二階層中之一第三電晶體來使包含於該階層中之該電極與該導電插塞耦合；及 至少部分基於識別及使用包含於該複數個階層之一第三階層中之一第四電晶體來使包含於該階層中之該第二電極與該第二導電插塞耦合，其中該階層位於該第二階層與該第三階層之間。
  23. 如請求項20之方法，其中該電極包括一第一類型之一存取線，該方法進一步包括： 至少部分基於識別及使用包含於該複數個階層之一階層子組中之電晶體來使包含於該子組之各階層中之該第一類型之存取線與延伸穿過該複數個階層之一第三導電插塞耦合，其中該子組不包括該階層；及 至少部分基於使包含於該子組之各階層中之該第一類型之該等存取線與該第三導電插塞耦合來將包含於該子組之各階層中之該第一類型之該等存取線驅動至與該存取操作相關聯之一第三電壓。
  24. 一種設備，其包括： 一記憶體陣列，其包括一第一層處之複數個電極及一第二層處之複數個記憶體單元； 複數個電晶體，其等經組態以自該複數個電極選擇電極，該複數個電晶體各包括： 一閘極電極，其位於該第二層處；及 一半導體材料，其位於該第一層處。
  25. 如請求項24之設備，其中該記憶體陣列位於該設備之一第一階層處，該設備進一步包括： 該設備之一第二階層，該第二階層包括： 一第二記憶體陣列，其包括該第二階層之一第一層處之第二複數個電極及該第二階層之一第二層處之第二複數個記憶體單元；及 第二複數個電晶體，其等經組態以自該第二複數個電極選擇電極，該第二複數個電晶體各包括： 一閘極電極，其位於該第二階層之該第二層處；及 一半導體材料，其位於該第二階層之該第一層處。
  26. 如請求項25之設備，其中該設備之該第一階層包含於第一複數個階層中且該設備之該第二階層包含於第二複數個階層中，該設備進一步包括： 解碼器電路，其位於該第一複數個階層與該第二複數個階層之間，其中該解碼器電路經組態以自該第一複數個階層及該第二複數個階層中選擇一或多個階層。
  27. 如請求項24之設備，其中該記憶體陣列位於包含於該設備之複數個階層中之一階層處，該設備進一步包括： 解碼器電路，其包含於該階層中且經組態以至少部分基於自包含於該階層中之複數個對應閘極電極選擇該電晶體之一閘極電極來啟用該複數個電晶體之一電晶體。
  28. 如請求項24之設備，其中該複數個電晶體之各電晶體包括： 一介電插塞，其延伸穿過該第一層及該第二層，其中該第一層處之該半導體材料及該第二層處之該閘極電極各至少部分包圍該介電插塞；及 一歐姆材料，其位於該第一層處，該歐姆材料與該半導體材料接觸且與來自該複數個電極之一電極接觸。
  29. 如請求項24之設備，其中該複數個電晶體之各電晶體進一步包括： 一第三層處之該歐姆材料，其中該半導體材料延伸至該第二層中；且其中該第三層處之該歐姆材料與該第二層處之該半導體材料接觸且與延伸穿過該第一層、該第二層及該第三層之一導電插塞接觸。
  30. 一種設備，其包括： 複數個記憶體單元階層，其等各包括一第一層、一第二層、一第三層及複數個記憶體陣列； 複數個第一電極，其等沿一第一方向延伸；及 複數個第二電極，其等沿與該第一方向相交之一第二方向延伸，其中在該複數個記憶體陣列之記憶體陣列之間的一區域內： 該複數個第一電極之各第一電極包括該第二層處之一第一部分、該第一層處之一第二部分及該第二層處之一第三部分；且 該複數個第二電極之各第二電極包括該第二層處之一第一部分、該第三層處之一第二部分及該第二層處之一第三部分。
  31. 如請求項30之設備，其中： 該複數個第一電極之各第一電極進一步包括該區域內跨越至少該第二層及該第一層之一第四部分；且 該複數個第二電極之各第二電極進一步包括該區域內跨越至少該第二層及該第三層之一第四部分。
  32. 如請求項31之設備，其中： 該複數個第一電極之至少兩個第一電極之該第四部分由該至少兩個第一電極共有；且 該複數個第二電極之至少兩個第二電極之該第四部分由該至少兩個第二電極共有。
  33. 如請求項31之設備，其中： 該複數個第一電極之各第一電極進一步包括該區域內跨越至少該第一層及該第二層之一第五部分；且 該複數個第二電極之各第二電極進一步包括該區域內跨越該第三層及該第二層之至少兩者之一第五部分。
  34. 如請求項30之設備，其中： 該複數個第一電極之該等第一電極之至少一子組一起耦合於該區域內；且 該複數個第二電極之該等第二電極之至少一子組一起耦合於該區域內。
  35. 如請求項30之設備，其進一步包括： 第一複數個電晶體，其等位於該複數個記憶體陣列之該等記憶體陣列內且經組態以選擇一第一類型之存取線，其中該複數個第一電極之該等第一電極與該第一複數個電晶體之閘極耦合；及 第二複數個電晶體，其等位於該複數個記憶體陣列之該等記憶體陣列內且經組態以選擇一第二類型之存取線，其中該複數個第二電極之該等第二電極與該第二複數個電晶體之閘極耦合。
  36. 如請求項35之設備，其中該第一複數個電晶體及該第二複數個電晶體位於該複數個階層之階層內。
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