TW202027247A - 具高密度線路的基板結構及其製法 - Google Patents

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Abstract

一種連接半導體晶片的基板結構包括高、中、低密度重佈線路層。高密度重佈線路層包括細導電圖案，半導體晶片設置在高密度重佈線路層上。低密度重佈線路層包括粗導電圖案並設置在高密度重佈線路層的下方且遠離半導體晶片，細導電圖案的佈線密度較粗導電圖案更密。中密度重佈線路層夾設在並電性連接至高密度重佈線路層與低密度重佈線路層間。中密度重佈線路層包括中間介電層、設置在中間介電層上並靠近高密度重佈線路層的中間導電圖案以及貫穿中間介電層並包括與中間導電圖案連接的頂端及自中間介電層的底面突出的底端的中間導通孔。

Description

具高密度線路的基板結構及其製法
本發明是有關於一種積體電路元件，且特別是有關於一種基板結構及電子裝置。
隨著電子產業的蓬勃發展，為了達到高密度以及高效能的目標，各類電子產品皆朝向輕、薄、短、小的趨勢邁進。舉例來說，為了使得電子產品較薄，通常會希望提供厚度較薄的高密度封裝結構。因此，在半導體晶片尺寸和封裝結構尺寸不斷縮小的情況下，如何開發可與其搭配的細線路（fine circuitry）與粗線路（coarse circuitry）密度之線路板結構，同時不致提高過多製造成本，實已成為目前亟欲解決的課題。
本發明提供一種適於連接半導體晶片的基板結構，基板結構包括高密度重佈線路層、低密度重佈線路層及中密度重佈線路層。高密度重佈線路層包括細導電圖案，半導體晶片適於設置在高密度重佈線路層上。低密度重佈線路層包括粗導電圖案並設置在高密度重佈線路層的下方且遠離半導體晶片，其中細導電圖案的佈線密度較粗導電圖案的佈線密度更密。中密度重佈線路層夾設在高密度重佈線路層與低密度重佈線路層之間並電性連接至高密度重佈線路層與低密度重佈線路層。中密度重佈線路層包括中間介電層、中間導電圖案及中間導通孔，中間導電圖案設置在中間介電層上並靠近高密度重佈線路層，中間導通孔貫穿中間介電層並包括與中間導電圖案連接的頂端及自中間介電層的底面突出的底端。
在一些實施例中，高密度重佈線路層還包括導電連接件，其設置在朝向中密度重佈線路層的一側，並與中密度重佈線路層的中間導電圖案連接。在一些實施例中，基板結構還包括底膠，底膠夾設在高密度重佈線路層與中密度重佈線路層之間，並側向覆蓋高密度重佈線路層的導電連接件與中密度重佈線路層的中間導電圖案。在一些實施例中，基板結構還包括黏著層，黏著層夾設在中密度重佈線路層與低密度重佈線路層之間，並側向覆蓋中間導通孔的自中間介電層的底面突出的底端。在一些實施例中，中密度重佈線路層包括第一中密度重佈線路層與第二中密度重佈線路層，第一中密度重佈線路層夾設在高密度重佈線路層與第二中密度重佈線路層之間，第二中密度重佈線路層夾設在第一中密度重佈線路層與低密度重佈線路層之間。在一些實施例中，第一中密度重佈線路層與第二中密度重佈線路層之間設有黏著層以覆蓋第一中密度重佈線路層的中間導通孔的自中間介電層的底面突出的底端以及第二中密度重佈線路層的與第一中密度重佈線路層的中間導通孔連接的中間導電圖案。
在一些實施例中，中密度重佈線路層的硬度介於高密度重佈線路層的硬度與低密度重佈線路層的硬度之間。在一些實施例中，中密度重佈線路層的中間導電圖案的佈線密度介於高密度重佈線路層的細導電圖案的佈線密度與低密度重佈線路層的粗導電圖案的佈線密度之間。在一些實施例中，中密度重佈線路層為柔性印刷電路層，低密度重佈線路層為印刷電路板。在一些實施例中，中密度重佈線路層的中間導通孔的材料包括導電膏。
基於上述，本發明的基板結構包括堆疊的高密度重佈線路層、中密度重佈線路層及低密度重佈線路層。高密度重佈線路層設計為可滿足半導體晶片的高凸塊密度的細微線寬和間距的需求，因此可以直接與半導體晶片連接而不需額外的中介層（interposer），另外，導電端子可設置在低密度重佈線路層上，導電端子可藉由基板結構與半導體晶片電性連接。由於基板結構簡化了傳統封裝基板與中介層的結構，故半導體晶片的電訊號可藉由基板結構更快速、更可靠的傳遞到導電端子從而提高電氣性能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1及圖2是依照本發明一些實施例的基板結構的製造方法的剖面示意圖。首先參照圖1，依序在臨時載板50上形成細重佈線路（fine redistribution circuitry）FRDC、第一重佈線路RDC1、包括核心介電層Dc、核心導電圖案Pc和導電穿孔（through conductive via）Vc的核心層C。隨後，選擇性的在核心層C上形成鈍化層60，以及選擇性的在鈍化層60的開口60a中以及核心導電圖案Pc上形成表面處理（surface finishing）層70以作為保護並加強可焊性。
舉例來說，細重佈線路FRDC包括細導電圖案FP、細介電層FD和細導電通孔FV。在一些實施例中，細導電圖案FP疊在細介電層FD上。細導電圖案FP可藉由沉積製程、微影蝕刻製程或其他適合的製程而形成在暫時性基板50上。細導電圖案FP可以是具有細微線寬和間距（fine line/space）佈線的圖案化的導電層。接著，包含多個開口的細介電層FD可利用塗覆製程、微影蝕刻製程或其他適合的製程而形成於暫時性基板50上，以覆蓋細導電圖案FP。細介電層FD的開口可暴露出至少一部分的細導電圖案FP以供電性連接。隨後，多個細導電通孔FV可形成在細介電層FD的開口中，並連接至細導電圖案FP。在一些實施例中，細導電通孔FV與細導電圖案FP可於同一製程中形成。
可重複執行上述的步驟以使細導電圖案FP與細介電層FD交互堆疊。在這類實施例中，細導電通孔FV可依據線路設計需求，而形成為連接於不同層的細導電圖案FP之間，以形成具有細微線寬和間距佈線的多層堆疊結構。如圖1所示，最頂層的細導電圖案FP可設置在細介電層FD上以供進一步的電性連接。在一些實施例中，可以在形成細導電圖案FP之前，先將細介電層FD形成在暫時性基板50上，但本發明並不限制細介電層FD與細導電圖案FP的形成順序。
接著，形成第一重佈線路RDC1在細重佈線路FRDC上。細重佈線路FRDC的厚度例如是小於第一重佈線路RDC1的厚度。第一重佈線路RDC1包括第一導電圖案P1、第一介電層D1和形成在第一介電層D1中的第一導電通孔V1。第一導電通孔V1設置在最頂層的細導電圖案FP上並且電性連接於第一導電圖案P1。第一導電圖案P1可藉由第一導電通孔V1電性連接至細導電圖案FP，並堆疊在第一介電層D1上。舉例來說，第一介電層D1可藉由沉積製程、微影蝕刻製程或其他適合的製程形成在最頂層的細導電圖案FP上。第一介電層D1可包括多個開口，每個開口可暴露出至少一部分的最頂層的細導電圖案FP以供電性連接。接著，多個第一導電通孔V1可以形成在第一介電層D1的開孔中，以與細導電圖案FP直接接觸。第一導電圖案P1可形成在第一導電通孔V1上，以電性連接至細重佈線路FRDC。在一些實施例中，第一導電通孔V1和第一導電圖案P1是在同一製程中形成。
第一導電圖案P1可以是具有粗線寬和間距（coarse line/space）佈線的圖案化的導電層，也就是說，細導電圖案FP的線寬和間距小於第一導電圖案P1的線寬和間距。在單位面積中，細導電圖案FP的佈線密度（layout density）較第一導電圖案P1的佈線密度更密。在一些實施例中，第一介電層D1可隨後形成在第一導電圖案P1上且第一介電層D1的開口可暴露出至少一部分的第一導電圖案P1以形成第一導電通孔V1。可重複執行上述的步驟以使第一導電圖案P1和第一介電層D1交互堆疊。在這類實施例中，如圖1所示，第一導電通孔V1可形成為連接於細導電圖案FP和第一導電圖案P1之間以及連接於不同層的第一導電圖案P1之間以形成多層的重佈線路。
在一些實施利中，相對於細重佈線路FRDC，第一重佈線路RDC1可視為粗重佈線路。細導電圖案FP的尺寸例如是小於第一導電圖案P1的尺寸。舉例來說，細導電圖案FP的線寬和間距較第一導電圖案P1的線寬和間距更精細。在一些實施例中，細介電層FD的厚度小於第一介電層D1的厚度。在一些實施例中，細導電通孔FV中的每一者可呈錐形，並朝暫時性基板50的方向漸窄。舉例來說，如圖1所示，細導電通孔FV朝向第一重佈線路RDC1方向的一端的外徑d1大於細導電通孔FV遠離第一重佈線路RDC1方向的另一端的外徑d2。在一些實施例中，第一導電通孔V1中的每一者可呈錐形，並朝細重佈線路FRDC的方向漸窄。舉例來說，第一導電通孔V1遠離細重佈線路FRDC方向的一端的外徑d3大於第一導電通孔V1朝向細重佈線路FRDC方向的另一端的外徑d4。在一些實施例中，第一導電通孔V1中的每一者在一剖視圖中呈上寬下窄的梯形，第一導電通孔V1中的每一者的尺寸可大於細導電通孔FV中的每一者的尺寸。
繼續參照圖1，接著，將核心層C形成在相對於細重佈線路FRDC的第一重佈線路RDC1上，並電性連接至第一導電圖案P1。核心層C的楊氏模數（Young’s modulus）大於第一重佈線路RDC1的楊氏模數。在一些實施例中，核心層C的材料可包括預浸材（pre-preg）、陶瓷、金屬或其他適合的材料。舉例來說，核心層C包括核心介電層Dc、核心導電圖案Pc和導電穿孔Vc。舉例來說，多個導電穿孔Vc埋設在核心介電層Dc中，並電性連接至第一重佈線路RDC1。核心導電圖案Pc可設置在相對於第一重佈線路RDC1的核心介電層Dc上，並電性連接至導電穿孔Vc。在一些實施例中，核心介電層Dc具有多個開孔且核心介電層Dc可形成在第一重佈線路RDC1上，而核心介電層Dc的這些開孔可暴露出最頂層的第一導電圖案P1。接著，導電穿孔Vc可形成在核心介電層Dc的這些開孔中，以連接至最頂層的第一導電圖案P1。隨後，核心導電圖案Pc可形成在核心介電層Dc上，以連接導電穿孔Vc。在一些實施例中，在形成核心介電層Dc之前，可先形成導電穿孔Vc，但本發明並不限制核心介電層Dc和導電穿孔Vc的形成的順序。
材料的剛性（stiffness）是納入考量的材料特性之一，其可用楊氏模數來表示。舉例來說，核心介電層Dc的楊氏模數可大於第一重佈線路RDC1的第一介電層D1的楊氏模數，並可大於細重佈線路FRDC的細介電層FD的楊氏模數。也就是說，核心介電層Dc材料的剛性大於第一介電層D1材料的剛性，也大於細介電層FD材料的剛性。在一些實施例中，第一介電層D1的厚度小於核心介電層Dc的厚度。核心層C的厚度可以用核心介電層Dc的楊氏模數或剛性來決定，但本發明並不限制核心層C的厚度。舉例來說，核心層C的材料的剛性越高，則核心層C的厚度可以較薄而仍能保持結構的穩定性。核心層C可使用比互連結構中的介電層（例如第一介電層D1或細介電層FD）的楊氏模數更高的材料，以增強封裝的機械上的穩定性。材料的熱膨脹係數（coefficient of thermal expansion）是納入考量的另一種材料特性。在一些實施例中，核心介電層Dc的材料可具有大致上與安裝在核心層C上的含矽基底的晶粒相同或相似的熱膨脹係數（例如約為2.7ppm）。在一些實施例中，第一重佈線路RDC1的第一介電層D1的熱膨脹係數大於核心介電層Dc的熱膨脹係數。
隨後，鈍化層60可選擇性的形成在相對於第一重佈線路RDC1的核心層C上。鈍化層60可具有至少一個暴露出一部分的核心導電圖案Pc的開口60a，被開口60a暴露出的這部分的核心導電圖案Pc可作為電性接墊。在一些實施例中，核心導電圖案Pc可以用來植球。舉例來說，鈍化層60可以是阻焊層（solder mask），或可包括無機材料或其他適合的絕緣材料。在一些實施例中，多個表面處理（surface finishing）層70形成在鈍化層60的開口60a中並且在被開口60a暴露出的這部分的核心導電圖案Pc上，以防止核心導電圖案Pc被氧化並加強可焊性。
參照圖2，可自細重佈線路FRDC移除臨時載板50，例如可藉由在細重佈線路FRDC和臨時載板50之間施加額外的能量來剝離離型層（未繪示）或可藉由其他適合的製程來移除臨時載板50。移除暫時性基板50之後，細導電圖案FP被暴露出來，然後可選擇性地在細導電圖案FP上形成表面處理層70作為保護。至此，基板結構100的製程大致完成。基板結構100包括個別被鈍化層60和細介電層FD暴露出來的核心導電圖案Pc和細導電圖案FP，以供電性連接。
圖3是依照本發明一些實施例的基板結構的剖面示意圖。參照圖3，圖3的基板結構200與圖2的基板結構100相似，其差異例如在於，在形成核心層C之後，第二重佈線路RDC2形成在相對於第一重佈線路RDC1的核心層C上。第二重佈線路RDC2包括第二導電層P2、設置在核心層C上的第二介電層D2和設置在核心導電圖案Pc上的第二導電通孔V2。第二導電圖案P2可堆疊在第二介電層D2上，第二導電圖案P2可藉由第二導電通孔V2電性連接至核心層C。第二重佈線路RDC2的形成製程類似於第一重佈線路RDC1，故於此不再贅述。
第二介電層D2和第二導電圖案P2可依線路設計需求而交替地堆疊以形成多層的重佈線路層。在一些實施例中，第一介電層D1的堆疊層數可多於第二介電層D2的堆疊層數。在其他的實施例中，可視設計需求，將第一介電層D1的堆疊層數設置為少於或等於第二介電層D2的堆疊層數。在一些實施例中，第一導電圖案P1在第一重佈線路RDC1的堆疊層數多於第二導電圖案P2在第二重佈線路RDC2的堆疊層數。在一些實施例中，第二導電通孔V2中的每一者可呈錐形，並朝核心層C的方向漸窄。也就是說，第二導電通孔V2和第一導電通孔V1皆呈錐形，並皆朝細重佈線路FRDC的相同方向漸窄。舉例來說，第二導電通孔V2遠離核心層C方向的一端的外徑大於第二導電通孔V2朝向核心層C方向的另一端的外徑。
在一些實施例中，第二導電通孔V2中的每一者在例如圖2的剖視圖中呈上寬下窄的梯形，第二導電通孔V2的尺寸類似於第一導電通孔V1的尺寸。第二導電通孔V2中的每一者的尺寸大於細導電通孔FV中的每一者的尺寸。細導電圖案FP的線寬和間距較第二導電圖案P2的線寬和間距更精細。核心介電層Dc的楊氏模數可大於第二重佈線路RDC2的第二介電層D2的楊氏模數。第二介電層D2的厚度可小於核心介電層Dc的厚度。在一些實施例中，第二介電層D2的熱膨脹係數、第一介電層D1的熱膨脹係數皆大於核心介電層Dc的熱膨脹係數。
鈍化層60可選擇性的設置在相對於核心層C的第二重佈線路RDC2上。鈍化層60可具有至少一個暴露出一部分的第二導電圖案P2的開口60a。在一些實施例中，表面處理層70可個別的設置在被開口60a暴露出的這部分的第二導電圖案P2上。在一些實施例中，可細導電圖案FP上形成表面處理層70作為保護。在一些實施例中，細重佈線路FRDC的厚度小於第二重佈線路RDC2的厚度，細導電圖案FP的尺寸小於第二導電圖案P2的尺寸。
圖4是依照本發明一些實施例的基板結構於爆炸狀態的剖面示意圖，圖5是圖4的基板結構於完成狀態的剖面示意圖。參照圖4及圖5，基板結構300可以是堆疊的多層結構，包括高密度重佈線路層（high-wring-density redistribution circuitry）HRDC、中密度重佈線路層（middle-wring-density redistribution circuitry）MRDC1和MRDC2以及低密度重佈線路層（low-wring-density redistribution circuitry）LRDC。中密度重佈線路層MRDC1及/或MRDC2的硬度介於高密度重佈線路層HRDC的硬度與低密度重佈線路層LRDC的硬度之間。舉例來說，高密度重佈線路層HRDC的單位面積的布線密度為三者中最密，低密度重佈線路層LRDC的單位面積的布線密度為三者中最疏，中密度重佈線路層MRDC1和MRDC2的單位面積的布線密度則是藉由高密度重佈線路層HRDC的單位面積的布線密度與密度重佈線路層LRDC的單位面積的布線密度之間。
基板結構300可選擇性的包括底膠UF與黏著層AD1和AD2來將高密度重佈線路層HRDC、中密度重佈線路層MRDC1和MRDC2以及低密度重佈線路層LRDC整合再一起。黏著層AD1和AD2的厚度可以相同或可以不同，本發明並不限於此。應當理解的是，高密度重佈線路層HRDC、底膠UF、中密度重佈線路層MRDC1和MRDC2、黏著層AD1和AD2及低密度重佈線路層LRDC的數量於此僅為示意，這些層的數量可依據產品需求調整。
在一些實施例中，高密度重佈線路層HRDC與圖1的細重佈線路FRDC相似，如虛線框A所示。舉例來說，高密度重佈線路層HRDC可包括細介電層FD、形成在細介電層FD上的細導電圖案FP、以及貫穿細介電層FD以與細導電圖案FP接觸的細導電通孔FV。相同的標號指代相同的元件，故於此不在贅述。舉例來說，半導體晶片（如圖6的標號10所示的構件）具有高密度的輸入/輸出（input/output，I/O）接點，其可以設置在與其密度相匹配的高密度重佈線路層HRDC的頂側Ht以作進一步的電性連接。高密度重佈線路層HRDC可滿足半導體晶片的高凸塊密度（high bump density）的細微線寬和間距的需求。在一些實施例中，高密度重佈線路層HRDC的底側Hb設置有可連接至中密度重佈線路層MRDC1的導電連接件CP1。舉例來說，導電連接件CP1可以是或可以包括導電接墊及/或導電柱。導電連接件CP1可以由銅、銀、金、鎳、其合金或其他適合的導電材料形成。在一些實施例中，高密度重佈線路層HRDC是在晶圓級封裝領域中所使用的重佈線路。
在一些實施例中，低密度重佈線路層LRDC與圖1的第一重佈線路RDC1相似，如虛線框B所示。舉例來說，低密度重佈線路層LRDC可包括第一介電層D1、形成在第一介電層D1上的第一導電圖案P1、以及貫穿第一介電層D1以與第一導電圖案P1接觸的第一導電通孔V1。舉例來說，低密度重佈線路層LRDC的第一導電通孔V1和高密度重佈線路層HRDC的細導電通孔FV皆呈錐形。在一些實施例中，低密度重佈線路層LRDC的第一導電通孔V1和高密度重佈線路層HRDC的細導電通孔FV由低密度重佈線路層LRDC往高密度重佈線路層HRDC的堆疊方向漸細。舉例來說，低密度重佈線路層LRDC是印刷電路板（printed circuit board，PCB）。低密度重佈線路層LRDC的頂側Lt可與中密度重佈線路層MRDC2連接，導電端子（如圖6的標號20所指的構件）可形成在低密度重佈線路層LRDC的底側Lb。
在一些實施例中，低密度重佈線路層LRDC可以是具有核心層及導電穿孔的基板，並可藉由增層製程於核心層的相對兩面上形成增層線路層以與導電穿孔直接並電性連接，如虛線框D所示。舉例來說，低密度重佈線路層LRDC進一步包括形成在第一介電層D1上的核心介電層Dc、貫穿核心介電層Dc的導電穿孔Vc以及在核心介電層Dc上並與導電穿孔Vc連接的核心導電圖案Pc，例如與圖1的核心層C和設置於核心層C上的鈍化層60相似的結構。在一些實施例中，低密度重佈線路層LRDC也可進一步包括如圖3所示的第二重佈線路RDC2。相同的標號指代相同的元件，故於此不在贅述。舉例來說，核心介電層Dc可以由陶瓷、玻璃或其他較合適的硬質材料製成，以作為整體結構的支撐。
在一些實施例中，中密度重佈線路層MRDC1及MRDC2夾設在高密度重佈線路層HRDC與低密度重佈線路層LRDC之間。舉例來說，中密度重佈線路層MRDC1連接至高密度重佈線路層HRDC的底側Hb，中密度重佈線路層MRDC2設置在低密度重佈線路層LRDC的頂側Lt且在中密度重佈線路層MRDC1的與高密度重佈線路層HRDC相對的另一側。在一些實施例中，可以省略中密度重佈線路層MRDC1及MRDC2中的任一者，或者基板結構300可以包括多於兩個中密度重佈線路層。
舉例來說，中密度重佈線路層MRDC1及MRDC2中的每一者包括中間介電層MD、設置在中間介電層MD上的中間導電圖案MP、以及延伸穿過中間介電層MD以連接至中間導電圖案MP的中間導通孔MV。舉例來說，中間介電層MD的厚度或硬度可介於高密度重佈線路層HRDC的細介電層FD與低密度重佈線路層LRDC的第一介電層D1之間。中間導電圖案MP的佈線密度可介於高密度重佈線路層HRDC的細導電圖案FP與低密度重佈線路層LRDC的第一導電圖案P1之間。中間導通孔MV的尺寸可介於高密度重佈線路層HRDC的細導電通孔FV與低密度重佈線路層LRDC的第一導電通孔V1之間。
中間導電圖案MP位在中密度重佈線路層MRDC1及MRDC2的靠近高密度重佈線路層HRDC的頂側Mt，中間導通孔MV位在中密度重佈線路層MRDC1及MRDC2的底側Mb。在一些實施例中，中間介電層MD的材料包括聚酰亞胺（polyimide），中間導電圖案MP的材料包括銅，但中間介電層MD和中間導電圖案MP的的材料並不限於此。在一些實施例中，中密度重佈線路層MRDC1及/或MRDC2可以是柔性印刷電路（Flexible Printed Circuit，FPC）層。舉例來說，靠近低密度重佈線路層LRDC的頂側Lt的中密度重佈線路層MRDC2可藉由黏著層AD2以與低密度重佈線路層LRDC黏合在一起。
在一些實施例中，高密度重佈線路層HRDC可藉由接墊對接墊（pad-to-pad）來與中密度重佈線路層MRDC1連接，例如高密度重佈線路層HRDC的導電連接件CP1與中密度重佈線路層MRDC1的中間導電圖案MP之間的接合是銅墊對銅墊的直接接合。在另一些實施例中，高密度重佈線路層HRDC可藉由接墊對導電膏（pad-to-conductive paste）來與中密度重佈線路層MRDC1連接，例如高密度重佈線路層HRDC的導電連接件CP1與中密度重佈線路層MRDC1的中間導電圖案MP之間的接合是銅墊對銀膏或是銅墊對銅膏的接合。應當理解，高密度重佈線路層HRDC的導電連接件CP可包括導電柱，則上述的接墊可置換為導電柱與接墊/導電膏的接合。也可採用其他的接合方式，並不限與此。在一些實施例中，在高密度重佈線路層HRDC的底側Hb的導電連接件CP1與中密度重佈線路層MRDC1的中間導電圖案MP彼此接合後，底膠UF可形成在高密度重佈線路層HRDC的底側Hb與中密度重佈線路層MRDC1的頂側Mt之間的間隙以側向包覆導電連接件CP1與中間導電圖案MP，以增強接合度。
在一些實施例中，中密度重佈線路層MRDC1藉由中間導通孔MV以與中密度重佈線路層MRDC2電性連接。黏著層AD1可設置在中密度重佈線路層MRDC1的底側Mb與中密度重佈線路層MRDC2的頂側Mt之間以側向包覆中密度重佈線路層MRDC1的中間導通孔MV與中密度重佈線路層MRDC2的中間導電圖案MP。黏著層AD2可設置在中密度重佈線路層MRDC2的底側Mb與低密度重佈線路層LRDC的頂側Lt之間以至少側向包覆中密度重佈線路層MRDC2的中間導通孔MV。舉例來說，中間導通孔MV的材料包括導電膏，例如銅膏、銀膏或其類似物等。舉例來說，中間介電層MD具有通孔（through hole），導電膏形成在通孔中做為中間導通孔MV，中間導通孔MV從中間介電層MD的底面突出以便進一步的電性連接。舉例來說，中密度重佈線路層MRDC1的中間導通孔MV可與中密度重佈線路層MRDC2的中間導電圖案MP連接，中密度重佈線路層MRDC2的中間導通孔MV可與低密度重佈線路層LRDC的第一導電圖案P1連接。中密度重佈線路層MRDC1/MRDC2的製作方式將搭配圖7至圖11詳細描述。
圖6是依照本發明一些實施例的包含基板結構的電子裝置的剖面示意圖。參照圖6，電子裝置ED包括基板結構300和設置在基板結構300頂側的半導體晶片10以及設置在基板結構300底側的導電端子20。基板結構300與圖4及圖5所描述的基板結構300相似，故於此便不再贅述。在一些實施例中，半導體晶片10可藉由覆晶製程而設置在基板結構300的高密度重佈線路層HRDC上。舉例來說，多個設置在半導體晶片10的主動面的導電凸塊12可用來將半導體晶片10電性連接至高密度重佈線路層HRDC。隨著半導體結構變得更先進，為了達到更高輸入/輸出密度的需求，使得導電凸塊12的間距更小，而基板結構300的高密度重佈線路層HRDC可滿足這種覆晶的高凸塊密度的細微線寬和間距的需求。在一些實施例中，導電端子20可藉由植球製程而設置基板結構300的低密度重佈線路層LRDC的鈍化層60的開口60a中（見圖4），透過基板結構300而電性連接至半導體晶片10，藉由基板結構300的設置，半導體晶片10至導電端子20之間可具有較短的電性傳輸路徑以達到較佳的電路性能。電子裝置ED可以進一步藉由導電端子20連接到其他電子裝置（未繪示）。
圖7至圖11是依照本發明一些實施例的中密度重佈線路層的製造方法的剖面示意圖。參照圖7及圖8，導電材料MP’與犧牲材料MK’分別形成在介電材料MD’的頂面Ts與底面Bs。舉例來說，導電材料MP’可以是晶種層（seed layer）或是可包括銅、銅合金等導電材料。介電材料MD’可以包括聚酰亞胺、聚苯並唑、苯並環丁烯（BCB）或其他合適的介電材料。犧牲材料MK’可以包括光敏感材料或光阻材料以便後續的通孔形成製程。在一些實施例中，犧牲材料MK’可作為遮罩使用。接著，在圖7的結構上形成通孔TH，如圖8所示。舉例來說，可藉由微影蝕刻、雷射鑽孔及/或其他適合的去除製程將導電材料MP’、介電材料MD’及犧牲材料MK’的一部分去除以形成通孔TH。在形成通孔TH後，便形成第一導電材料MP1’、中間介電層MD及犧牲層MK。
參照圖9及圖10，在通孔TH中形成中間導通孔MV。舉例來說，將導電膏（銅膏、銀膏等）填入通孔TH中，並可藉由固化製程（curing process）將導電膏固化以形成中間導通孔MV。在一些實施例中，導電膏固化之後使得中間導通孔MV的底端Be與頂端Te呈弧面。在形成中間導通孔MV後，可將犧牲層MK去除而暴露出中間介電層MD的底面Bs。如圖10所示，中間導通孔MV的底端Be自中間介電層MD的底面Bs突出，以便進一步的電性連接。中間導通孔MV的靠近第一導電材料MP1’的頂端Te例如是在中間介電層MD的頂面Ts與第一導電材料MP1’的頂面Ts’之間。
參照圖11，在第一導電材料MP1’上形成第二導電材料，接著圖案化第一導電材料MP1’與第二導電材料，以形成包括第一導電層MP1與第二導電層MP2的中間導電圖案MP。舉例來說，可藉由電鍍製程或其他合適的沉積製程在第一導電材料MP1’的頂面Ts’上形成第二導電材料，接著藉由微影蝕刻或其他合適的去除製程來圖案化第一導電材料MP1’與第二導電材料。第二導電層MP2可堆疊在第一導電層MP1上，並延伸以覆蓋自通孔TH暴露出的中間導通孔MV的頂端Te。舉例來說，在圖案化第一導電材料MP1’與第二導電材料之後，中間介電層MD的頂面Ts的一部分被暴露出來。
綜上所述，本發明的基板結構包括堆疊的高密度重佈線路層、中密度重佈線路層及低密度重佈線路層。高密度重佈線路層設計為可滿足半導體晶片的高凸塊密度的細微線寬和間距的需求，因此可以直接與半導體晶片連接而不需額外的中介層（interposer），另外，導電端子可設置在低密度重佈線路層上，導電端子可藉由基板結構與半導體晶片電性連接。由於基板結構簡化了傳統封裝基板與中介層的結構，故半導體晶片的電訊號可藉由基板結構更快速、更可靠的傳遞到導電端子從而提高電氣性能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體晶片 12:導電凸塊 20:導電端子 50:臨時載板 60:鈍化層 60a:開口 70:表面處理層 100、200、300:基板結構 A、B、D:虛線框 AD1、AD2:黏著層 Be:底端 Bs:底面 C:核心層 CP1:導電連接件 Dc:核心介電層 D1:第一介電層 D2:第二介電層 ED:電子裝置 FD:細介電層 FP:細導電圖案 FRDC:細重佈線路 FV:細導電通孔 HRDC:高密度重佈線路層 Ht、Lt、Mt:頂側 Hb、Lb、Mb:底側 LRDC:低密度重佈線路層 MRDC1、MRDC2:中密度重佈線路層 MD:中間介電層 MK:犧牲層 MK’:犧牲材料 MP:中間導電圖案 MP’:導電材料 MP1:第一導電層 MP2:第二導電層 MV:中間導通孔 Pc:核心導電圖案 P1:第一導電圖案 P2:第二導電圖案 RDC1:第一重佈線路 RDC2:第二重佈線路 TH:通孔 Te:頂端 Ts、Ts’:頂面 UF:底膠 Vc:導電穿孔 V1:第一導電通孔 V2:第二導電通孔
圖1及圖2是依照本發明一些實施例的基板結構的製造方法的剖面示意圖。 圖3是依照本發明一些實施例的基板結構的剖面示意圖。 圖4是依照本發明一些實施例的基板結構於爆炸狀態的剖面示意圖。 圖5是圖4的基板結構於完成狀態的剖面示意圖。 圖6是依照本發明一些實施例的包含基板結構的電子裝置的剖面示意圖。 圖7至圖11是依照本發明一些實施例的中密度重佈線路層的製造方法的剖面示意圖。
300:基板結構
AD1、AD2:黏著層
CP1:導電連接件
HRDC:高密度重佈線路層
LRDC:低密度重佈線路層
MRDC1、MRDC2:中密度重佈線路層
MP:中間導電圖案
MV:中間導通孔
UF:底膠

Claims (10)

  1. 一種基板結構，適於連接半導體晶片，所述基板結構包括： 高密度重佈線路層，包括細導電圖案，其中所述半導體晶片適於設置在所述高密度重佈線路層上； 低密度重佈線路層，包括粗導電圖案並設置在所述高密度重佈線路層的下方且遠離所述半導體晶片，其中所述細導電圖案的佈線密度較所述粗導電圖案的佈線密度更密；以及 中密度重佈線路層，夾設在所述高密度重佈線路層與所述低密度重佈線路層之間並電性連接至所述高密度重佈線路層與所述低密度重佈線路層，所述中密度重佈線路層包括： 中間介電層； 中間導電圖案，設置在所述中間介電層上並靠近所述高密度重佈線路層；以及 中間導通孔，貫穿所述中間介電層並包括與所述中間導電圖案連接的頂端及自所述中間介電層的底面突出的底端。
  2. 如申請專利範圍第1項所述的基板結構，其中所述高密度重佈線路層還包括： 導電連接件，設置在朝向所述中密度重佈線路層的一側，並與所述中密度重佈線路層的所述中間導電圖案連接。
  3. 如申請專利範圍第2項所述的基板結構，還包括： 底膠，夾設在所述高密度重佈線路層與所述中密度重佈線路層之間，並側向覆蓋所述高密度重佈線路層的所述導電連接件與所述中密度重佈線路層的所述中間導電圖案。
  4. 如申請專利範圍第1項所述的基板結構，還包括： 黏著層，夾設在所述中密度重佈線路層與所述低密度重佈線路層之間，並側向覆蓋所述中間導通孔的自所述中間介電層的所述底面突出的所述底端。
  5. 如申請專利範圍第1項所述的基板結構，其中所述中密度重佈線路層包括第一中密度重佈線路層與第二中密度重佈線路層，所述第一中密度重佈線路層夾設在所述高密度重佈線路層與所述第二中密度重佈線路層之間，所述第二中密度重佈線路層夾設在所述第一中密度重佈線路層與所述低密度重佈線路層之間。
  6. 如申請專利範圍第5項所述的基板結構，其中所述第一中密度重佈線路層與所述第二中密度重佈線路層之間設有黏著層以覆蓋所述第一中密度重佈線路層的所述中間導通孔的自所述中間介電層的所述底面突出的所述底端以及所述第二中密度重佈線路層的與所述第一中密度重佈線路層的所述中間導通孔連接的所述中間導電圖案。
  7. 如申請專利範圍第1項所述的基板結構，其中所述中密度重佈線路層的硬度介於所述高密度重佈線路層的硬度與所述低密度重佈線路層的硬度之間。
  8. 如申請專利範圍第1項所述的基板結構，其中所述中密度重佈線路層的所述中間導電圖案的佈線密度介於所述高密度重佈線路層的所述細導電圖案的所述佈線密度與所述低密度重佈線路層的所述粗導電圖案的所述佈線密度之間。
  9. 如申請專利範圍第1項所述的基板結構，其中所述中密度重佈線路層為柔性印刷電路層，所述低密度重佈線路層為印刷電路板。
  10. 如申請專利範圍第1項所述的基板結構，其中所述中密度重佈線路層的所述中間導通孔的材料包括導電膏。
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