TW202025390A - 用於製作混合集成用先進底材之方法 - Google Patents

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Abstract

本發明之方法包含以下步驟： -     提供一受體底材(20)與一施體底材(10)，後者依續包含：一載體底材(11)，相對於一主動層(13)可被選擇性蝕刻的一犧牲層(12)，及設於該主動層(13)上的一矽氧化物層(14)； -     於該氧化物層(14)內形成一凹穴，以形成具有第一厚度的第一部份(14a)，及具有大於第一厚度的第二厚度之第二部份(14b)； -     以多晶矽(40)填充該凹穴以形成連續且實質上平坦的表面(41)； -     於該表面(41)上組合該受體底材(20)與該施體底材(10)； -     移除該載體底材(11)而同時保留該主動層(13)與該犧牲層(12)。

Description

用於製作混合集成用先進底材之方法
本發明係涉及製作SOI (絕緣體上矽，Silicon on Insulator之縮寫)類型半導體元件之領域，且尤其是涉及製作供不同應用或功能之元件混合集成用之先進底材之領域。
一SOI結構通常包含一矽主動層，其中設置有元件本身，其下則定置有一埋置矽氧化物層。該埋置層相對於離子化粒子所引起的寄生電流與電荷構成絕緣。其亦容許在相同矽層之內所製作相鄰元件之間的良好絕緣，尤其是其顯著減低了此些相鄰元件之間的寄生電容。該埋置層位於矽底材上，而此底材係作為一機械性載體。
此類型的底材一般是利用Smart Cut™方法而製作，其包含以下步驟： - 提供一載體底材， - 提供一單晶矽施體底材， - 於施體底材中形成一弱化區，以便在其中界定未來的主動層(弱化區可利用在施體底材的一個設定深度植入原子物種而形成)， - 在載體底材或在施體底材或二者之上形成一氧化物層後，將第一施體底材鍵結於載體底材上，而該氧化物層係預計用以形成埋置氧化物層， - 沿弱化區分離第一施體底材，使主動層移轉至載體底材， - 在移轉層上進行修整處理(finishing treatment)，以修復或移除分離步驟所導致的缺陷並於該層上達成最佳粗糙度與厚度性質，以便獲得SOI類型的最終底材，元件預計將集成於其上。
修整處理通常包含旨在校正因植入與分離製程所造成缺陷的熱處理，其通過化學機械拋光來完成，該化學機械拋光的目的在改善移轉層的表面粗糙度，同時有助於使其厚度達到目標值，或旨在將移轉層的厚度調整至目標厚度的熱處理，其透過常規在1100°C以上高溫之額外熱處理來完成，該額外熱處理的目的在利用矽原子之熱驅擴散(thermally activated diffusion)而使主動層表面平坦化。
通常，被移轉的矽主動層具有範圍由數奈米至數百奈米的厚度，而埋置氧化物層則具有範圍由約十奈米至數百奈米(通常為1000 nm)或更大的厚度。
主動層與埋置氧化物層的厚度通常隨其預計用途而變動。舉例而言，用於製作全空乏(Fully Depleted, FD)類型SOI元件的底材，其矽主動層的厚度一般是在約3及40 nm之間，而埋置氧化物層的厚度一般則在約10及40 nm之間。此外，被組構用於製作射頻(RF)類型SOI元件的底材，其主動矽層與埋置氧化物層的厚度則通常大於約50 nm。
事實上，埋置矽氧化物層的不同厚度，使其可獲得不同程度的絕緣，不同的洩漏電流，不同的電壓強度，不同的等效電容(equivalent capacitances)，開發者選擇的參數有多少，變化就有多少。此外，埋置氧化物層與矽載體底材間可插入一個或多個功能層。此類層安排之目的在於限制經由底材傳遞的元件間自給偏壓(self-bias)與串擾(crosstalk)，尤其是因射頻元件的強電磁輻射所引起者。
因此就某些應用或功能而言，較佳作法是選用具有極薄埋置矽氧化物層的SOI類型底材，以供製作諸如FDSOI類型的電晶體；就其他應用而言，具有厚埋置矽氧化物層及/或具有一功能額外層的SOI類型底材，則是製作諸如功率元件或射頻元件的較佳選擇。
此外，基於習於本技藝者所熟知之產業製作方法的基本事實，絕大部份的SOI類型底材皆為「均質(homogeneous)」，換言之，於整個底材範圍，埋置氧化物層與主動層的厚度皆是恆定。
不過，已知有人嘗試透過在相同底材上交替「主體(bulk)」類型區與SOI類型區來製作元件。
由P. Nguyen等人於Solid State Electronics, Vol. 90, pp 39-43, 2013所發表的文章「Transistors on hybrid UTBB/Bulk substrates fabricated by local internal BOX dissolution」描述了在一混合SOI/主體底材上製作CMOS元件，該混合底材是透過埋置氧化物層的局部內部溶解而獲得。不過，此技術之產業應用有二大問題。
事實上，其溶解製程造成埋置氧化物層不同厚度部份之間的過渡(transition)控制不良。這些部份之間的過渡區太長(因其所用溶解製程之故，最佳者約數微米)，因此與大規模共同集成不相容。
此外，就厚度大約十奈米的溶解氧化物層而言，其溶解製程會對埋置氧化物層與後續的絕緣體上主動層造成相當的不均勻性。此不均勻性為不同厚度的埋置氧化物層各區之間電氣性質不匹配(mismatch)的起因，而所述不匹配對此類型混合底材上所製作的各種元件之正常運作是有害的。
因此，目前需要提供SOI類型的一種「整體式(monolithic)」底材，該底材具有一電絕緣埋置層(或一主動層)，其包含具不同厚度的至少二個區域，同時亦能保證： 層的不同部份的厚度均勻性， 一最佳粗糙度，與 具有不同厚度的層的各部份之間的急過渡(abrupt transition)， 這些特點可相容於在該單質底材上各種類型元件的大規模集成之規格，包含諸如FDSOI類型的元件。
亦有需求要提供一種用於製作具有前述規格之底材的方法，其易於實施，並相容於特定施體及/或受體底材，例如包含「富阱」(trap rich)型捕捉層或包含摻雜層者。事實上，此類型的底材必須只要求有限的修整處理熱預算(finishing thermal budgets)，尤其是用於絕緣體上主動層表面的平坦化(「快速熱回火(rapid thermal annealing)」型製程相對於「熱批次回火(thermal batch annealing)」型製程)。
這些需求越來越重要，尤其是在晶片上系統(system on chip，SOC)領域，其係將數種功能集成於相同晶片上，或在數位元件與射頻元件共同集成的領域，或在集成感測器或加速度計與讀出電路的微系統領域。
本發明提供一種用於製作先進底材之方法，可滿足此等需求並同時避免前述缺點，該方法包含以下步驟： a)    提供一受體底材與一施體底材，包含： -     一載體底材； -     一主動層，其由一單晶半導體材料製成； -     一犧牲層，其由相對於該主動層可被選擇性蝕刻的一材料製成，該犧牲層插入於該載體底材與該主動層之間； -     一矽氧化物層，其具有一自由表面並被設置成使該主動層插入於該犧牲層與該氧化物層之間； b)   於該氧化物層內形成一凹穴，該凹穴具有與該自由表面齊平的一開口，以使該氧化物層包含具有第一厚度e1並位於該凹穴與該主動層之間的第一部份，以及具有大於第一厚度e1的第二厚度e2之第二部份，該第二部份設於該自由表面與該主動層之間； c)    形成一多晶矽填充層以完全填充該凹穴並形成連續且實質上平坦的第二自由表面，其包含至少一第一多晶矽表面； d)   於該第二自由表面上組合該受體底材與該施體底材； e)    於步驟d)之後移除該載體底材而同時保留該主動層與該犧牲層。
依照一實施例，該方法可包含在步驟e)之後選擇性蝕刻該犧牲層且同時保留該主動層之步驟。此外，組合步驟d)可包含利用分子黏附而鍵結之步驟。
依照一實施例，該方法亦可包含下列步驟： b0) 於步驟b)之前及步驟a)之後，於該載體底材中形成一弱化區，該弱化區實質上平坦且位於該犧牲層與該載體底材之交界面附近； e0) 於步驟d)之後沿該弱化區分離該載體底材。
此外，該犧牲層由相對於該主動層可被選擇性蝕刻的一材料製成。因此，位於犧牲層上的載體底材的其餘部份可在分離步驟e0)之後被選擇性地蝕刻。該填充層亦可透過化學氣相沈積在150°C與250°C之間的溫度下形成。
依照一實施例，該單晶矽主動層可透過磊晶製作。再者，步驟e)之後所保留的該主動層可被局部薄化，以局部減少該主動層的厚度。
依照一實施例，該填充層可覆蓋矽氧化物層。此外，一額外多晶矽層可形成於該矽氧化物層的第二部份上面，該額外層較佳者具有介於1及1000 nm之間的厚度e’，且在此例中，依照步驟c)形成的第二自由表面完全由多晶矽製成。
此外，步驟c)包含薄化該填充層及/或該氧化物層，以使該第二自由表面亦包含一第二矽氧化物表面。
本發明亦提供一種先進底材，其包含： -     一受體底材； -     一主動層，其由單晶半導體材料製成；及 -     一電絕緣矽氧化物層，其插入於該主動層與該受體底材之間； 該先進底材之特徵在於其包含設於該受體底材上的一多晶矽層，該多晶矽層覆蓋有該電絕緣層，以界定出該電絕緣層的第一部份，其具有厚度e1並插入於該多晶矽層與該主動層之間，以及該電絕緣層的第二部份，其具有大於第一厚度e1的第二厚度e2，該第二部份設於該受體底材與該主動層之間。
依照一實施例，該先進底材包含由多晶矽製成之一額外層，其插入於該受體底材與該電絕緣層及該多晶矽層形成的組合件之間。該先進底材亦包含插入於該額外層與該受體底材間的一額外電絕緣層。較佳情況為該受體底材包含：一磊晶生長及摻雜之層，其被組構成在該磊晶生長層中形成微電子元件。此外，該受體底材可包含集成電路。
為簡化說明起見，於不同實施例中，相同的參考標號係用於完全相同或執行相同功能的元件。
圖1A至1F概要描繪依照本發明之方法之實施例。為便於描繪，圖中各層的相應厚度並未依實際比例繪示。
依照一實施例，製作一先進底材1的方法包含提供一受體底材20的步驟a) (參考圖1E，1F與1F’)。受體底材20可以一半導體材料或另一料製成，取決於其在最終先進底材1中是否必須單獨執行機械性承載功能或電性功能而定。受體底材20較佳者為基於矽。此外，受體底材20可包含一個或多個功能性額外層，例如捕捉層，其稱為「富阱」層，以諸如多晶矽為主(亦可視需要具有一矽氧化物層插入底材20與該捕捉層之間)，或由摻雜的半導體材料製成的一磊晶生長層等。
如圖1A所描繪，此步驟亦包含提供一施體底材10的步驟，其包含： -     一載體底材11； -     一主動層13，其由一單晶半導體材料製成； -     一犧牲層12，其由相對於該主動層13可被選擇性蝕刻的一材料所製，該犧牲層12插入於該載體底材11與該主動層13之間； -     一矽氧化物層14，其具有一自由表面15並被設置成使該主動層13插入於該犧牲層12與該氧化物層14之間。
根據層12與13的預期結晶品質，載體底材11可由一半導體材料或另一材料製成。載體底材11較佳者為基於矽。
主動層13係被組構成接受微電子元件的一層。換言之，該些元件會在主動層13中形成。主動層13較佳者為單晶矽製，或單晶矽鍺製，其可為受到應變或鬆弛。
依照一實施例，主動層13有利地以磊晶法形成。此係因磊晶法所形成的層可使其獲得最佳的粗糙度、厚度均勻性與表面處理，尤其與微電子組件生產製程的最嚴苛規格相容，例如生產FDSOI類型元件的製程。
犧牲層12亦有利地透過磊晶製作，以促進主動層13的任何磊晶。當主動層以矽或矽鍺為主時，犧牲層亦可以矽及鍺為主。此外，層12亦可基於允許犧牲層12相對於主動層13選擇性蝕刻的任何材料，只要其結晶品質與主動層13要求的結晶品質保持相容。
更有利者，載體底材11與犧牲層12的材料可被組構成使載體底材11的材料相對於犧牲層12被選擇性蝕刻，並使犧牲層12相對於主動層13被選擇性蝕刻。
氧化物層14可透過相容於微電子領域常規製程之任何習知技術製作。氧化物層14較佳者為通常的熱氧化物。
就直徑約300 mm的底材而言，載體底材11的厚度可為大約數百µm，通常為775 µm。犧牲層12的厚度依其所使用的蝕刻溶液及/或技術而定。習於本技藝者會知道如何調整其厚度以便有效率地相對於主動層13而被選擇性蝕刻。本發明有利的是，其厚度亦可調整以便載體底材11的材料可相對於犧牲層12被選擇性蝕刻，但同時保留主動層13的結晶性質。
主動層13的厚度較佳者為5及500 nm之間，氧化物層14的厚度較佳者為10及500 nm之間。
如圖1B所示，該方法包含在矽氧化物層14內形成至少一凹穴30的步驟b)。凹穴30是開放的並包含一開口，其與矽氧化物層14的自由表面15齊平。凹穴30包含側壁。凹穴30的側壁與凹穴30的開口限定了凹穴30的容積。本發明有利的是，凹穴30並非透通凹穴，且不包含與氧化物層14與主動層13交界面齊平的開口，因此氧化物層14包含第一部份14a，其具有非零的第一厚度e1。第一部份介於凹穴30與主動層13之間。
氧化物層14因此而包含第二部份14b，其具有大於第一部份14a之第一厚度e1的第二厚度e2。第二部份14b在自由表面15與主動層13之間。
為簡化圖式起見，此處僅顯示二個凹穴30，但勿庸贅言，一施體底材10原則上可包含互相平行延伸的大量凹穴。其較佳者，凹穴30的網路可分佈於氧化物層14中，以劃分出界定多個第二部份14b的數個圖案。換言之，形成氧化物層14之第二部份14b的每一圖案係由凹穴30所劃分。
凹穴30本身或凹穴30的網路可利用習知技術製作。本發明有利的是，凹穴30可利用一系列的微影與蝕刻步驟製作，這些是微電子領域所已知且廣泛應用的技術。如此，可有利地獲得氧化物層中不同厚度部份之間的急過渡。此亦可確保各層厚度的均勻性，尤其是該些氧化物層。
該方法在凹穴30形成後包含用以形成一凹穴30填充層的步驟c)。如圖1C、1D與1D'所示，填充層40被形成，以完全填滿凹穴30且形成第二自由表面41，該表面為連續且實質上平坦，並基於填充材料而包含至少一第一表面43。
依照一實施例，填充層40覆蓋了矽氧化物層14。
本發明有利的是，填充層40由多晶矽製成。多晶矽是一種易於沈積在矽氧化物層上的材料。除此之外，此材料具備在低溫下沈積的可能性，這使其相容於包含有磊晶生長且/或被植入的施體底材的結構。最後，多晶矽可有利地同時作為後續薄埋置氧化物底下的導電層(其被定義於諸如第一部分14a中)，並作為第二部分14b中的捕捉層(一般習知為「富阱」類型之層)，且同時相容於在受體底材20上進行的分子黏附鍵結法。
此外，已知多晶矽比矽氧化物具有較佳的熱傳導性。因此，應用包含多晶矽層的埋置矽氧化物層結合矽受體底材，可有利地帶來主動區至受體底材及受體底材中的更佳熱散逸。
步驟c) 較佳者包含一平坦化或薄化步驟，其被組構成使第二自由表面41實質上平坦。此平坦化步驟可包含機械力與化學力之結合作用，諸如化學機械研磨製程，一般習知為CMP製程。
依照一實施例，如圖1D所示，進行步驟c)，尤其是平坦化步驟，以完全移除覆蓋氧化物層14第二部份14b的多晶矽。換言之，步驟c)包含平坦化或薄化填充層40及/或氧化物層14的步驟，以使第二自由表面41亦包含第二矽氧化物表面44。
依照另一實施例，如圖1D’所示，多晶矽層42被形成於矽氧化物層14的第二部份14b與被填充的凹穴30上方。其較佳者，多晶矽層42具有1及1000 nm之間的厚度e’。依據此實施例，接續於步驟c)之後所形成的第二自由表面41完全以多晶矽製成。該層42的形成可透過，舉例而言，在多晶矽填充層40的平坦化或薄化步驟後，依次調整所形成之填充層40的厚度，然後調整從填充層40移除的厚度。
因此，所獲得的先進底材1 (參照圖3繪示之所獲最終底材示例)有利地包含一埋置絕緣層，其包含一厚層14b及一薄氧化物層14a，前者在受體底材20與埋置絕緣層14b之間插有一功能層(捕捉層，一般習知為富阱層)。此類型底材具備將FDSOI類型元件與射頻元件二者有效率共同集成的可能性，前者設置於薄的埋置絕緣體(第一部份14a)上，後者設置於厚的埋置絕緣體(第二部份14b與多晶矽層)上，並同時限制經由先進底材1所傳遞的元件間自給偏壓與串擾，尤其是因射頻元件的強電磁輻射所引起者。此係因設置於厚的矽氧化物部份14b「下方」的功能層(層42)而變得可能。
此外，本發明之方法亦包含於第二自由表面41組合受體底材20與施體底材10的步驟d) (參考圖1E)。本發明有利的是，組合步驟d)係透過分子黏附進行。該組合有利地透過將施體底材10的第二自由表面41與受體底材20直接接觸而實施。
於一實施例中，一額外電絕緣層，較佳者為矽氧化物製，可在組合步驟前形成於施體底材10及/或受體底材20上。本發明有利的是，該額外層係形成於受體底材20上，以便不破壞已製作於施體底材10上各層的品質。該額外層因此被插入於受體底材20與施體底材10之間(例如參考圖4之所獲最終底材)。此額外層可改進分子黏附組合件的品質，尤其是互相接觸的表面其中一者包含多晶矽時為然。如此所形成的底材與雙SOI相似，並具有雙SOI的優點。此額外層亦可使受體底材20電性絕緣於施加在主動層13及填充層40中之電位影響。對受體底材20而言，此額外層因而具備本身可承載集成電路或一功能層(圖4之層61) 之可能性。舉例而言，被摻雜(較佳者為磊晶生長)之一半導體層，其可容許額外元件在主體底材(底材20)上共同集成，諸如集成記憶體(嵌入式DRAM)。
該方法亦包含在步驟d)之後移除載體底材11同時保留主動層13及犧牲層12以獲得先進底材1的步驟e) (參考圖1F與1F')。此移除可透過相容於微電子領域所用製程之任何習知技術進行。作為示例，此移除可透過磨蝕或化學蝕刻，或較佳者，引入一弱化區然後分離而進行。
本發明之方法易於實施，並有利地容許形成一「整體式」底材，其具有包含不同厚度的至少二個區的埋置電絕緣層，且同時可確保埋置氧化物層的不同厚度各區之間電性行為的匹配。事實上，由於形成在氧化物層中之凹穴在施體與受體底材組合前已先被多晶矽填充，因此，所獲得的先進底材可享有具有不同厚度的層的各部份的厚度均勻性、最佳粗糙度，以及具有不同厚度的層的各部份間的急過渡之好處。這些特點使得在單一相同底材上優化地大規模集成製作不同類型元件(尤其是FDSOI類型元件及射頻元件)變成可能。
依照一實施例，該方法包含相對於主動層13選擇性蝕刻犧牲層12的步驟，使前者保留在最終的先進底材1上。
選擇性蝕刻較佳者為濕式化學蝕刻。作為示例，相對於犧牲矽鍺層的矽層選擇性蝕刻可利用TMAH溶液進行。相對於矽層的矽鍺層選擇性蝕刻則可使用一醋酸溶液進行。
選擇性蝕刻有利地可在結束時獲得所需的主動層，其厚度與粗糙度相當於一磊晶生長底材的效能，這是只進行單一機械或化學機械研磨做不到的。
本發明有利的是，相對於主動層13選擇性蝕刻犧牲層12之步驟，就在於主動層13上製作元件的製程之前。此係因犧牲層12亦可充當鈍化層，從而避免在主動層13上形成一原生氧化物層，亦可在底材收納階段保護主動層。
依照一實施例，該方法亦包含下列步驟(參考圖1A至1E)： b0) 於步驟b)之前及步驟a)之後，於該載體底材11中形成一弱化區50，該弱化區50實質上平坦且位於該犧牲層12與該載體底材11之交界面附近； e0) 於步驟d)之後沿弱化區50分離載體底材11，較佳者可在犧牲層12的選擇性蝕刻之前(若要進行)，沿弱化區50分離載體底材11。
換言之，移除載體底材11可利用該底材的斷裂與分離而進行。如此，載體底材不會整個損失而可有利地再利用，尤其是用於依據本發明製作另一先進底材的進一步循環中。
弱化區50及犧牲層12與載體底材11間的交界面界定出一殘留層51，其在載體底材11分離後將移轉到犧牲層12上。
其較佳者，犧牲層12與載體底材的材料可被選定以使殘留層可相對於犧牲層12被選擇性蝕刻。如圖1F與1F’所示，本發明的方法有利地包含在分離步驟e0)後相對於犧牲層12選擇性地蝕刻殘留層51。
本發明有利的是，填充層40是在足夠低的溫度下以化學氣相沈積法形成，該溫度低到能夠進行沈積但不致於對弱化區50產生影響。其較佳者，填充層40係透過化學氣相沈積在150°C與250°C之間的溫度下形成。
依照一實施例，弱化區50可經由植入由以下群組中選定的至少一類型物種而獲得：氫及氦。弱化植入亦可透過依續植入數種物種而進行。載體底材較佳者11為基於矽。
用於產生弱化區50(植入物種、植入能量與劑量)與分離的條件，取決於層12與13的厚度。此外，習於本技藝者皆知如何調整這些條件以在載體底材11內形成弱化區50。再者，分離步驟e0)較佳者應透過在350及500°C間溫度下的熱處理進行。
將本發明方法之步驟串連，可有利地在形成凹穴並將其以半導體材料填充而使埋置氧化物層結構化之前，先形成一弱化區。如此可容易且方便地獲得一實質上平坦的弱化區，從而有助於斷裂及分離。除此之外，填充材料的沈積可有利地在低溫下進行，以便避免在施體底材與受體底材組合前發生載體底材的過早分離及/或有害變化。
雖然本發明方法的所有步驟皆可在不超過500°C 的溫度下進行，可有利地獲得具有最佳表面粗糙度與表面性質的均勻層，尤其可相容於FDSOI類型元件的製程。依照本發明之方法亦可與高溫修整步驟配合，且可有利地防止多晶矽層的再結晶。因此，多晶矽層可作為一功能層，例如最終先進底材內一捕捉層(富阱層)。最後，依據本發明一特定實施例，使用此種較低溫度範圍，讓施體底材得以在三度空間層移轉的脈絡下移轉至包含功能元件之「結構化」受體底材上。
依照一實施例，步驟e)之後所保留的主動層13被局部薄化，以局部減少主動層13的厚度。如此即可有利地獲得一先進底材，其具有包含不同厚度部份之一主動層，以及同樣包含不同厚度部份之一埋置氧化物層。該先進底材因此可被組構成有效率地生產各具不同功能的元件。
此外，提供一先進底材1即得以滿足前文所述需求而同時避免前述缺點，該先進底材1包含(參考圖2及3)： -     一受體底材20； -     一主動層13，其由單晶半導體材料製成；及 -     一電絕緣矽氧化物層14，其插入於該主動層13與該受體底材20之間。
該先進底材亦包含位於受體底材20上的一多晶矽層40。多晶矽層40覆蓋有電絕緣層14以界定電絕緣層14的第一部份14a與第二部份14b。第一部份14a具有第一厚度e1，並被插入於多晶矽層40與主動層13之間。電絕緣層14的第二部份14b具有大於第一厚度e1的第二厚度e2。第二部份14b設於受體底材20與主動層13之間。其較佳者，主動層13上有一犧牲層12，其可相對於主動層13而被選擇性蝕刻，就在主動層內的元件製作之前。換言之，該犧牲層亦可作為先進底材1的保護層。
依照一實施例，如圖3所示，先進底材包含多晶矽製的額外層42，其插入於受體底材20與電絕緣層14及多晶矽層40所形成的組合件之間。
依照另一實施例，如圖4所示，先進底材1在層42之下包含第二電絕緣層60，例如設置於受體底材20上的一矽氧化物層。受體底材20本身可包含一功能層61，諸如一摻雜磊晶生長層，或包含3D技術範圍的微電子元件，諸如集成電路。
1:先進底材 10:施體底材 11:載體底材 12:犧牲層 13:主動層 14:電絕緣層 14a:第一部份 14b:第二部份 15:自由表面 20:受體底材 30:凹穴 40:填充層 41:第二自由表面 42:多晶矽層 43:第一表面 44:第二矽氧化物表面 50:弱化區 51:殘留層 60:第二電絕緣層 61:功能層
本發明其他特徵及優點，將隨著以下詳細說明並參照本說明所附圖式而顯現，其中： - 圖1A至1F，包括1D'與1F'，為示意剖面圖，其描繪依據不同實施例，一種製作一先進底材之方法的步驟；與 - 圖2至4為依據不同實施例之先進底材之示意剖面圖。
為讓圖式更清楚，圖中各層未必按比例繪示。不同圖式中相同的參考標號係指完全相同或執行相同功能的元件。
10:施體底材
11:載體底材
12:犧牲層
13:主動層
14:電絕緣層
14a:第一部份
14b:第二部份
20:受體底材
40:填充層
41:第二自由表面
43:第一表面
50:弱化區
51:殘留層

Claims (16)

  1. 一種用於製作一先進底材(1)之方法，包含以下步驟： a)    提供一受體底材(20)與一施體底材(10)，包含： -     一載體底材(11)； -     一主動層(13)，其由一單晶半導體材料製成；及 -     一犧牲層(12)，其由相對於該主動層(13)可被選擇性蝕刻的一材 料製作，該犧牲層(12)插入於該載體底材(11)與該主動層(13)之間； -     一矽氧化物層(14)，其具有一自由表面(15)並被設置成使該主動層(13)插入於該犧牲層(12)與該氧化物層(14)之間； b)   於該氧化物層(14)內形成一凹穴(30)，該凹穴(30)具有與該自由表面(15)齊平的一開口，以使該氧化物層(14)包含具有第一厚度(e1)並位於該凹穴(30)與該主動層(13)之間的第一部份(14a)，以及具有大於第一厚度(e1)的第二厚度(e2)之第二部份(14b)，該第二部份(14b)設於該自由表面(15)與該主動層(13)之間； c)    形成一多晶矽填充層(40)以完全填充該凹穴(30)並形成連續且實質上平坦的第二自由表面(41)，其包含至少一第一多晶矽表面(43)； d)   於該第二自由表面(41)上組合該受體底材(20)與該施體底材(10)； e)    於步驟d)之後移除該載體底材(11)而同時保留該主動層(13)與該犧牲層(12)。
  2. 如申請專利範圍第1項之方法，其包含在步驟e)之後選擇性蝕刻該犧牲層(12)且同時保留該主動層(13)之步驟。
  3. 如申請專利範圍第1或2項之方法，其中組合步驟d)包含利用分子黏附而鍵結之步驟。
  4. 如申請專利範圍第1至3項中任一項之方法，其包含下列步驟： b0) 於步驟b)之前及步驟a)之後，於該載體底材(11)中形成一弱化區(50)，該弱化區實質上平坦且位於該犧牲層(12)與該載體底材(11)之交界面附近； e0) 於步驟d)之後沿該弱化區(50)分離該載體底材(11)。
  5. 如申請專利範圍第4項之方法，其中該載體底材(11)由可相對於該犧牲層(12)材料而被選擇性蝕刻的一材料製成，且該方法於分離步驟e0)之後，亦包含選擇性蝕刻位於該犧牲層(12)上之該載體底材(11)的其餘部份。
  6. 如申請專利範圍第4或5項之方法，其中該填充層(40)透過化學氣相沈積在150°C與250°C之間的溫度下形成。
  7. 如申請專利範圍第1至6項中任一項之方法，其中該單晶矽主動層(13)係透過磊晶製作。
  8. 如申請專利範圍第1至7項中任一項之方法，其中該填充層(40)覆蓋該矽氧化物層(14)。
  9. 如申請專利範圍第8項之方法，其中一多晶矽層(42)形成於該矽氧化物層(14)的第二部份(14b)上，該多晶矽層(42)具有介於1及1000 nm之間的厚度(e’)，且依照步驟c)形成的該第二自由表面(41)完全由多晶矽製成。
  10. 如申請專利範圍第1至8項中任一項之方法，其中步驟c)包含薄化該填充層(40)及/或該氧化物層(14)，以使該第二自由表面(41)亦包含一第二矽氧化物表面(44)。
  11. 如申請專利範圍第1至10項中任一項之方法，其中步驟e)之後所保留的該主動層(13)被局部薄化以局部減少該主動層(13)的厚度。
  12. 一種先進底材(1)，包含： -     一受體底材(20)； -     一主動層(13)，其由單晶半導體材料製成；及 -     一電絕緣矽氧化物層(14)，其插入於該主動層(13)與該受體底材(20)之間； 該先進底材之特徵在於其包含設於該受體底材(20)上的一多晶矽層(40)，該多晶矽層(40)覆蓋有該電絕緣層(14)，以界定出該電絕緣層(14)的第一部份(14a)，其具有厚度(e1)並插入於該多晶矽層(40)與該主動層(13)之間，以及該電絕緣層(14)的第二部份(14b)，其具有大於第一厚度(e1)的第二厚度(e2)，該第二部份(14b)設於該受體底材(20)與該主動層(13)之間。
  13. 如申請專利範圍第12項之底材，其特徵在於其包含由多晶矽所製成之一額外層(42)，插入於受體底材(20)與由電絕緣層(14)與多晶矽層(40)所形成的組合之間。
  14. 如申請專利範圍第13項之底材，其特徵在於其包含插入於該額外層(42)與該受體底材(20)間的一額外電絕緣層(60)。
  15. 如申請專利範圍第14項之底材，其特徵在於該受體底材(20)包含一磊晶生長及摻雜層(61)，其被組構成在該磊晶生長層(61)中形成微電子元件。
  16. 如申請專利範圍第14或15項之底材，其特徵在於該受體底材(20)包含集成電路。
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