TW202023010A - 晶片封裝結構 - Google Patents

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鄭惟元
楊鎮在
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財團法人工業技術研究院
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Abstract

一種晶片封裝結構包括重分佈線路結構層、至少一晶片、及封裝材料。重分佈線路結構層包括至少一電晶體。晶片設置於重分佈線路結構層上，並且與重分佈線路結構層電性連接。封裝材料設置於重分佈線路結構層上，並且包覆至少一晶片。在晶片封裝結構包括一個或是多個晶片時，晶片的位置被作為至少一電晶體位置配置的參考。

Description

晶片封裝結構
本發明是有關於一種封裝結構，特別是有關於一種晶片封裝結構。
在晶片封裝結構中，為了提供晶片或是系統之靜電放電防護功能，在不增加晶片封裝結構之尺寸的情況下，可以將靜電放電防護功能整合至晶片或系統封裝結構中，例如將具有靜電放電防護功能的電晶體整合於系統封裝結構中。另外，亦可將具有開關控制功能的電晶體整合於系統封裝結構中。
在具有封裝材料及重分佈線路結構層(RDL)的晶片封裝結構中，可以在重分佈線路結構層設置具有靜電放電防護功能或其他功能的電晶體，但當支撐基板被取下後，電晶體失去支撐基板的支撐力，會因封裝材料產生的機械應力，導致其功能異常甚至失效。
本發明實施例提供一種晶片封裝結構，其在重分佈線路結構層中設置有電晶體，晶片的位置被作為電晶體之位置配置的參考。
本發明實施例提供一種晶片封裝結構，其在重分佈線路結構層中設置有電晶體，並且電晶體的配置位置可使電晶體在支撐基板被取下後受到較小的應力，維持電晶體之功能。
本發明實施例的一種晶片封裝結構包括重分佈線路結構層、第一晶片、第二晶片以及封裝材料。重分佈線路結構層包括至少一電晶體。第一晶片及第二晶片設置於重分佈線路結構層上，並且與重分佈線路結構層電性連接。封裝材料設置於重分佈線路結構層上，具有遠離重分佈線路結構層的第一表面，並且包覆第一晶片與第二晶片，第一晶片與第二晶片在第一表面上的垂直投影分別為第一投影及第二投影，所述第一投影及所述第二投影分別具有靠近彼此的邊緣a11及邊緣a12，a11及a12分別為所述第一投影及所述第二投影靠近彼此的邊緣所對應的參考號，邊緣a11的中心與邊緣a12的中心之距離為D1 ，其中至少一電晶體在第一表面上的垂直投影的位置滿足下列條件(1)至條件(2)的其中之一:條件(1):位於邊緣a11與距邊緣a11的D1 /3的位置之間；條件(2):位於距邊緣a11的D1 /3的位置與2D1 /3的位置之間。
本發明實施例的一種晶片封裝結構包括重分佈線路結構層、第一晶片以及封裝材料。重分佈線路結構層包括至少一電晶體。第一晶片設置於重分佈線路結構層上，並且與重分佈線路結構層電性連接。封裝材料設置於重分佈線路結構層上，具有遠離重分佈線路結構層的第一表面，並且包覆第一晶片。第一晶片在垂直於第一表面的方向上之厚度為t，第一晶片在第一表面上的垂直投影具有四個邊緣，四個邊緣形成一面積為A的矩形，其中至少一電晶體在第一表面上的垂直投影的位置位於由各別平行四個邊緣且距四個邊緣的垂直距離為t的四條直線所圍成的四邊形內，四邊形的面積大於A。
本發明實施例的一種晶片封裝結構， 包括重分佈線路結構層、第一晶片、第二晶片、第三晶片、第四晶片以及封裝材料。重分佈線路結構層包括至少一電晶體。第一晶片、第二晶片、第三晶片及第四晶片陣列排列地設置於重分佈線路結構層上，且與重分佈線路結構層電性連接，其中第一晶片與第三晶片為對角線設置。封裝材料設置於重分佈線路結構層上，具有遠離重分佈線路結構層的第一表面，並且包覆第一晶片、第二晶片、第三晶片及第四晶片。第一晶片、第二晶片、第三晶片及第四晶片在第一表面上的垂直投影分別為第一投影、第二投影、第三投影及第四投影，所述第一投影與所述第二投影分別具有靠近彼此的邊緣a11及邊緣a12，a11及a12分別為所述第一投影及所述第二投影靠近彼此的邊緣所對應的參考號，其中邊緣a11的中心與邊緣a12的中心之距離為D1 ，所述第一投影與所述第四投影分別具有靠近彼此的邊緣a21及邊緣a23，a21及a23分別為所述第一投影與所述第四投影靠近彼此的邊緣所對應的參考號，所述邊緣a21的中心與所述邊緣a23的中心之距離為D2 ，其中在平行於第一投影與第二投影的排列方向上，至少一電晶體在第一表面上的垂直投影的位置滿足下列條件(i)至條件(ii)的其中之一:條件(i): 位於邊緣a11與距邊緣a11的D1 /3的位置之間；條件(ii): 位於距邊緣a11的D1 /3的位置與2D1 /3的位置之間，並且，在平行於第一投影與第四投影的排列方向上，至少一電晶體在第一表面上的垂直投影的位置滿足下列條件(a)至條件(b)的其中之一:條件(a):位於邊緣a21與距邊緣a21的D2 /3的位置之間；條件(b):位於距邊緣a21的D2 /3的位置與2D2 /3的位置之間。
為讓本發明更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明第一實施例的晶片封裝結構的剖面示意圖。晶片封裝結構100A包括基板140、重分佈線路結構層(redistribution circuit layer；RDL) 110、晶片120及封裝材料130。重分佈線路結構層110設置於基板140上，重分佈線路結構層110包括至少一重分佈線路116、電性連接重分佈線路116的至少一電晶體112以及電性連接重分佈線路116與電晶體112的多個導電通孔114。晶片120及封裝材料130設置於重分佈線路結構層110上，晶片120電性連接於重分佈線路結構層110，封裝材料130包覆晶片120。
基板140例如是玻璃基板、矽基板、金屬基板、塑膠基板、其組合或其他適合的載板。
重分佈線路116包括電壓源線路Vdd及接地線路Vss，電晶體112電性連接至電壓源線路Vdd、接地線路Vss及晶片120的引腳端PIN。當靜電放電現象發生時，設置於重分佈線路結構層110中的電晶體112可以快速被導通，並且使靜電放電電流被快速的宣洩至電壓源線路Vdd或接地線路Vss，有效進行靜電放電防護，並且保護晶片或重分佈層中線路不致被損毀。
重分佈線路結構層110可包括多個介電層DI1、DI2及DI3，重分佈線路116可更包括第一重分佈線路C1及第二重分佈線路C2，並且以多個導電通孔114電性連接。電晶體112可設置於介電層DI1、DI2或DI3之任一層，雖本實施之電晶體112設置於介電層DI2，但本發明之實施例並不限制電晶體112設置於重分佈線路結構層110中介電層的位置。
第一重分佈線路C1及第二重分佈線路C2與導電通孔114可以是由相同或相似的金屬材料形成，例如銅、鋁、銀、錫及其合金等，但不限於此。封裝材料130包括環氧樹脂等，封裝材料130具有第一表面S1。
電晶體112可包括薄膜電晶體(thin film transistor；TFT) ，在一實施例中，電晶體112可以是由多個電晶體形成的電晶體陣列，其中多個電晶體中的複數個第一電晶體相互並聯耦接，多個電晶體中的複數個第二電晶體相互並聯耦接。第一電晶體以及第二電晶體用以被導通以宣洩靜電放電電流。
除了上述的靜電放電功能，整合於系統封裝結構中的電晶體112亦可以是具有開關控制功能的電晶體。開關控制電晶體可以透過重分佈線路116及/或導電通孔114以與晶片120電性連接，藉此可以對晶片120進行輸入訊號的調整與選擇。本發明並未對設置於重分佈線路結構層110中的電晶體112之功能作任何限制。
請參考圖2，圖2是本發明第二實施例的晶片封裝結構的剖面示意圖。本實施例的晶片封裝結構100B類似於圖1的晶片封裝結構100A，故圖1中所說明過的構件於此便不再贅述。請參照圖2，晶片封裝結構100B包括設置於重分佈線路結構層110A 上的晶片120-A 及120-B，且晶片120-A及120-B可以透過重分佈線路結構層110A而彼此電性連接。封裝材料130包覆晶片120-A及120-B。在一些實施例，晶片120-A及120-B可以是具有相同功能的晶片。在其他實施例中，晶片120-A及120-B也可以具有不同的功能。舉例來說，晶片120-A及120-B包括邏輯晶片、記憶體晶片、輸入/輸出晶片等，然本發明的實施例並不以此為限。應當理解的是，雖然圖2中繪示兩個晶片，但在其他實施例中，晶片封裝結構中的晶片數量也可以視設計需求而配置多於兩個晶片，本發明的實施例並不限制晶片的數量。另外，與圖1的第一實施例的晶片封裝結構100A有一不同處為圖2的實施例中的電晶體112係配置於介電層DI1中。
晶片封裝結構100A(或100B)可以在面板級封裝（panel-level package，PLP）製程中進行，也就是說，可以在面板階段完成封裝步驟後，再切割成獨立的晶片封裝結構100A或具有複數個獨立的晶片封裝結構100A之晶片封裝結構100B。
接著請參考圖3，圖3是本發明第三實施例的晶片封裝結構的上視圖。在面板級封裝製程中完成晶片封裝結構後，面板級封裝的晶片封裝結構的上視圖如圖3所示，在一實施例中，基板的大小可以是370x470mm2 (圖3僅繪示整個面板級晶片封裝結構的1/4)，基板上具有複數個晶片封裝結構，例如100A、100D、100E、100F，晶片封裝結構100A的剖面結構示意圖請參考圖1。具有封裝材料及重分佈線路結構的晶片封裝結構在製程中會先提供一支撐基板，以對後續的晶片封裝結構製程提供足夠的支撐力，並在製程完成後取下支撐基板。R1、R2、及R3分別是晶片封裝結構100D、100E、及100F於面板上所在的區域。
請參考圖4，圖4是本發明第四實施例的完成晶片封裝結構後取下支撐基板的示意圖，關於晶片封裝結構100C的說明請參考前述的第一實施例或第二實施例的晶片封裝結構100A或100B，在此不再贅述。如圖4所示，提供支撐基板SS以進行後續晶片封裝結構100C的製程，並在製程完成後取下支撐基板SS，電晶體112可能因失去支撐基板SS的支撐力，而需承受因封裝材料130產生的機械應力。在重分佈線路結構層110中的不同位置，電晶體112所受到的應力也會不相同，也就是說，電晶體112於重分佈線路結構層110中的位置與其所受到的上述應力的大小相關。
本發明後續將以實施例來說明以晶片封裝結構中晶片的位置作為參考，來設置重分佈線路結構層中的電晶體，使電晶體所在的位置能使其受到相對較小的應力。
圖5是本發明第五實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。此實施例中以晶片封裝結構具有單一個 晶片進行說明，例如圖3的區域R1中的晶片封裝結構100D。晶片封裝結構100D的相關構件請參考圖1的100A，在此不再贅述。請同時參考圖1及圖5，設置於重分佈線路結構層110上的封裝材料130具有遠離重分佈線路結構層110的第一表面S1，晶片120在垂直於第一表面S1的方向上具有厚度t(請參考圖1)，圖5標示了晶片120在第一表面S1上的垂直投影120C，且晶片120在第一表面S1上的垂直投影120C具有第一邊緣a1、第二邊緣a2、第三邊緣a3及第四邊緣a4，四個邊緣形成一面積為AA 的矩形A，其中電晶體112在垂直於第一表面S1上的垂直投影的位置位於由分各 別平行上述四個邊緣且距上述四個邊緣的垂直距離為t的四條直線b1、b2、b3及b4所圍成的四邊形B內(如圖5中虛線所示的四邊形)，且四邊形B的面積AB 大於矩形A的面積AA 。
請再參考圖3，面板級封裝結構的複數個晶片封裝結構的每一個晶片封裝結構100A中的單一晶片120皆可如圖5的第五實施例所述作為重分佈線路結構層110中的電晶體112之位置設置的參考，也就是說，電晶體112在第一表面S1上的垂直投影可落於每一個晶片所對應的四邊形B中。
接著對晶片封裝結構中具有二個晶片進行電晶體112配置位置的說明，例如圖3區域R2中的晶片封裝結構100E。圖6A為二個晶片在封裝材料130的遠離重分佈線路結構層110的第一表面S1的垂直投影示意圖。第一晶片在第一表面S1上的垂直投影為第一投影120D，第二晶片在第一表面S1上的垂直投影為第二投影120E。第一投影120D具有靠近第二投影120E的邊緣a11，第二投影120E具有靠近第一投影120D的邊緣 a12，其中邊緣a11的中心與邊緣a12的中心之距離為D1 ，在平行於第一投影120D與第二投影120E的排列方向(X方向)，設置於重分佈線路結構層110中的電晶體112在第一表面S1上的垂直投影的位置滿足下列條件(1)至條件(2)的其中之一: 條件(1):位於邊緣a11與距邊緣a11的D1 /3的位置之間，     條件(2):位於距邊緣a11的D1 /3的位置與2D1 /3的位置之間。
若電晶體112在第一表面S1上的垂直投影的位置滿足條件(1)，則電晶體112在第一表面S1上的垂直投影的位置也可以同時位於邊緣a12與距邊緣a12的D1 /3的位置之間。
上述的條件(2)，也可以表示為：電晶體112在第一表面S1上的垂直投影的位置可位於距邊緣a12的D1 /3的位置與2D1 /3的位置之間。
另外，在垂直於第一投影120D與第二投影120E的排列方向(即方向Y)，設置於重分佈線路結構層110中的電晶體112在第一表面S1上的垂直投影的位置位於邊緣a11與邊緣a12對應的兩端點之連線l1及l2之間。
接著列舉實施例說明以具有二個晶片的晶片封裝結構中的晶片位置作為參考，來設置重分佈線路結構層中的電晶體。
圖6B是本發明第六實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。圖6B的第六實施例滿足上述的條件(1)，電晶體112在第一表面S1上的垂直投影的位置可分別位於邊緣a11與距邊緣a11的D1 /3的位置之間、或位於邊緣a12與距邊緣a12的D1 /3的位置之間。或者，可同時位於邊緣a11與距邊緣a11的D1 /3的位置之間及位於邊緣a12與距邊緣a12的D1 /3的位置之間。
圖6C是本發明第七實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。圖6C的第七實施例滿足上述的條件(2)，電晶體112在第一表面S1上的垂直投影的位置可位於距邊緣a11的D1 /3的位置與2D1 /3的位置之間；換句話說，電晶體112在第一表面S1上的垂直投影的位置可位於距邊緣a12的D1 /3的位置與2D1 /3的位置之間。
圖6D是本發明第八實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。圖6D的第八實施例可參考如上述圖5的第五實施例及圖6B的第六實施例，在圖6D的第八實施例中，電晶體112在第一表面S1上的垂直投影的位置可同時如圖5的第五實施例及圖6B的第六實施例之說明。
圖6E是本發明第九實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。圖6E的第九實施例可參考如上述圖5的第五實施例及圖6C的第七實施例，在圖6E的第九實施例中，電晶體112在第一表面S1上的垂直投影的位置可同時如圖5的第五實施例及圖6C的第七實施例之說明。
圖7A及圖7B分別是本發明第十實施例及第十一實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。在這些實施例中仍以晶片封裝結構具有二個晶片進行電晶體112配置位置的說明。圖7A及圖7B中的晶片封裝結構100E的構件請參考圖1及圖2的晶片封裝結構100A與100B，在此不再贅述。圖7A及圖7B的晶片封裝結構100E與圖6A的晶片封裝結構100E相似，不同的是第一投影120D與第二投影120E的大小不同，與圖6A相同的構件不再重複敘述。第一投影120D與第二投影120E分別具有靠近彼此但長度不相同的邊緣a11及邊緣a12，邊緣a11的中心與邊緣a12的中心之距離為D1 ，電晶體112在第一表面S1上的垂直投影位於邊緣a11、邊緣a12及第一投影120D與第二投影120E的兩條外公切線l3及l4所形成的一四邊形之範圍內。而在平行於第一投影120D與第二投影120E的排列方向(X方向)，電晶體112在第一表面S1上的垂直投影的位置則滿足如圖6A的說明中之條件(1)至條件(2)的其中之一(請參考圖6B的第六實施至圖6E的第九實施例)。
另外，也可各自分別以單個第一晶片或單個第二晶片的位置來作為設置電晶體112的參考，請參考圖5的第五實施例的說明，在此不再重複敘述。
請繼續參考圖7A，此實施例中的電晶體112在第一表面S1上的垂直投影的位置滿足上述條件(2)，也就是說，在平行於第一投影120D與第二投影120E的排列方向(X方向)，電晶體112在第一表面S1上的垂直投影的位置可位於距邊緣a11的D1 /3的位置與2D1 /3的位置之間；換句話說，電晶體112在第一表面S1上的垂直投影的位置可位於距緣a12的D1 /3的位置與2D1 /3的位置之間。在垂直於第一投影120D與第二投影120E的排列方向(Y方向)，則介於第一投影120D及第二投影120E的兩條外公切線l3及l4之範圍內。
請接著參考圖7B，此實施例中的電晶體112在第一表面S1上的垂直投影的位置滿足上述條件(1)，也就是說，在平行於第一投影120D與第二投影120E的排列方向(X方向)，電晶體112在第一表面S1上的垂直投影的位置同時位於邊緣a11與距邊緣a11的D1 /3的位置之間及位於邊緣a12與距邊緣a12的D1 /3的位置之間。在垂直於第一投影120D與第二投影120E的排列方向(Y方向)，則介於第一投影120D及第二投影120E的兩條外公切線l3及l4之範圍內。
接著對晶片封裝結構中具有四個晶片進行電晶體配置位置的說明，請同時參考圖3及圖8A，具有四個晶片的晶片封裝結構如圖3區域R3中的晶片封裝結構100F所示，其中每一個別晶片的封裝結構可參考圖1的100A，在此不再重複敘述。圖8A為四個晶片在封裝材料130的遠離重分佈線路結構層110的第一表面S1的垂直投影示意圖。第一晶片在第一表面S1上的垂直投影為第一投影120D、第二晶片在第一表面S1上的垂直投影為第二投影120E、第三晶片在第一表面S1上的垂直投影為第三投影120F、第四晶片在第一表面S1上的垂直投影為第四投影120G。第一投影120D、第二投影120E、第三投影120F及第四投影120G成矩陣排列，且第一投影120D與第三投影120F為對角線設置，第二投影120E與第四投影120G為對角線設置。第一投影120D 與第二投影120E分別具有靠近彼此的邊緣a11及邊緣a12，第一投影120D與第四投影120G分別具有靠近彼此的邊緣a21及邊緣a23。其中邊緣a11的中心與邊緣a12的中心之距離為D1 ，邊緣a21的中心與邊緣a23的中心之距離為D2 ，其中D1 與D2 可為相同或不同。
為方便說明，將圖8A的四個晶片的垂直投影示意圖分為中央區RC與周邊區RP，如圖8A-1所示。圖8A-1為將圖8A四個晶片的垂直投影示意圖分為中央區RC與周邊區RP的示意圖。在具有四個晶片的晶片封裝結構中，電晶體112的配置位置可以以四個晶片的任一個別晶片、中央區RC與周邊區RP來進行說明。
圖8B是本發明第十二實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。請同時參考圖5、圖8A及圖8B，圖8B的晶片封裝結構100F具有與圖8A相同配置的四個晶片，每一個晶片皆可單獨作為重分佈線路結構層110中的電晶體112的位置配置的參考，如圖5的第五實施例之說明。也就是說，電晶體112在垂直於第一表面S1上的垂直投影的位置可位於如圖8B中的虛線所圍成的四邊形A120D 、A120E 、A120F 及A120G 的範圍內。其中四邊形A120D 、A120E 、A120F 及A120G 與第一投影120D、第二投影120E、第三投影120F及第四投影120G的關係請參考圖5中的矩形A與四邊形B之說明。
接著說明電晶體112在圖8A-1中的周邊區RP之配置，請同時參考圖8A及圖8A-1，圖8A為四個晶片在封裝材料130的遠離重分佈線路結構層110的第一表面S1的垂直投影示意圖。圖8A中的四個晶片可以以相鄰的一對晶片之位置來作為設置電晶體112的參考，四個矩陣排列的晶片則可以分別以相鄰的四對晶片來作為設置電晶體112的位置的參考(例如分別以第一晶片及第二晶片、以第一晶片及第四晶片、以第二晶片及第三晶片或以第三晶片及第四晶片的置來作為設置電晶體112的參考)，如圖8A-1中的周邊區RP所示。以周邊區RP任一對相鄰的晶片作為電晶體112的位置配置之參考，如圖6A的實施例六到圖6E的實施例九的說明，在此不再重複敘述。需加以說明的是，邊緣a11的中心與邊緣a12的中心之距離為D1 ，邊緣a21的中心與邊緣a23的中心之距離為D2 ，D1 與D2 可以相同也可以不同。另外，在平行於第一投影120D與第二投影120E的排列方向(X方向)，或在平行於第一投影120D與第四投影120G的排列方向(Y方向)上，電晶體112的設置方式可以相同或不同，本發明實施例並未對不同兩個方向的電晶體112配置方式進行限制。
上述說明係以相鄰的第一晶片及第二晶片、相鄰的第一晶片及第四晶片分別作為一對晶片進行說明電晶體112的設置位置。若以相鄰的第二晶片及第三晶片、相鄰的第三晶片及第四晶片分別作為一對晶片則可同理推得電晶體112的設置位置，在此不再贅述。
接著列舉實施例說明以具有矩陣排列的四個晶片的晶片封裝結構之晶片位置作為參考，在上述周邊區RP中設置重分佈線路結構層110中的電晶體112。
圖9A至圖9C分別為本發明第十三至第十五實施例的晶片封裝結構中周邊區RP的電晶體112設置位置的上視示意圖。
在圖9A的第十三實施例中，以沿X方向排列的上述周邊區RP的兩晶片作為位置配置之參考的電晶體112，其滿足上述條件(1)的配置方式，而以沿Y方向排列的上述周邊區RP的兩晶片作為位置配置之參考的電晶體112，其滿足上述實施例中的條件(2)的配置方式。
在圖9B的第十四實施例中，以沿X方向排列的上述周邊區RP的兩晶片作為位置配置之參考的電晶體112，其滿足上述條件(2) 的配置方式，而以沿Y方向排列的上述周邊區RP的兩晶片作為位置配置之參考的電晶體112，其滿足上述實施例中的條件(2)的配置方式。
在圖9C的第十五實施例中，以沿X方向排列的上述周邊區RP的兩晶片作為位置配置之參考的電晶體112，其滿足上述條件(1) 的配置方式，而以沿Y方向排列的上述周邊區RP的兩晶片作為位置配置之參考的電晶體112，其滿足上述實施例中的條件(1) 的配置方式。
接著說明圖8A-1中的中央區RC的電晶體112的配置。請同時參考圖8A及圖8A-1，在平行於第一投影120D與第二投影120E的排列方向上(即X方向)，電晶體112在第一表面S1上的垂直投影的位置滿足下列條件(i)及條件(ii)的其中之一: 條件(i): 位於邊緣a11與距邊緣a11的D1 /3的位置之間， 條件(ii): 位於距邊緣a11的D1 /3的位置與2D1 /3的位置之間， 並且，在平行於第一投影120D與第四投影120G的排列方向上(即Y方向)，電晶體112在所述第一表面S1上的垂直投影的位置滿足下列條件(a)及條件(b)的其中之一: 條件(a):位於邊緣a21與距邊緣a21的D2 /3的位置之間，   條件(b):位於距邊緣a21的D2 /3的位置與2D2 /3的位置之間。
若電晶體112在第一表面S1上的垂直投影的位置滿足條件(i)，電晶體112在第一表面S1上的垂直投影的位置也可以同時位於邊緣a12與距邊緣a12的D1 /3的位置之間。同理，若電晶體112在第一表面S1上的垂直投影的位置滿足條件(a)，電晶體112在第一表面S1上的垂直投影的位置也可以同時位於邊緣a23與距邊緣a23的D2 /3的位置之間。
若電晶體112在第一表面S1上的垂直投影的位置滿足條件(ii)，換句話說，電晶體112在第一表面S1上的垂直投影的位置可位於距邊緣a12的D1 /3的位置與2D1 /3的位置之間。若電晶體112在第一表面S1上的垂直投影的位置滿足條件(b)，換句話說，電晶體112在第一表面S1上的垂直投影的位置可位於距邊緣a23的D2 /3的位置與2D2 /3的位置之間。
接著列舉實施例說明以具有矩陣排列的四個晶片的晶片封裝結構之晶片位置作為參考，在上述中央區RC中設置重分佈線路結構層110中的電晶體112。
圖10A至圖10C分別為本發明第十六至第十八實施例的晶片封裝結構中中央區RC的電晶體112設置位置的上視示意圖。
其中，圖10A的第十六實施例所示為滿足上述條件(ii)及條件(b)的電晶體112配置位置示意圖。
其中，圖10B的第十七實施例所示為滿足上述條件(i)及條件(b)的電晶體112配置位置示意圖。
其中，圖10C的第十八實施例所示為滿足上述條件(ii)及條件(a)的電晶體112配置位置示意圖。
接著列舉實施例說明以具有矩陣排列的四個晶片的晶片封裝結構之晶片位置作為參考，同時在上述中央區RC及周邊區RP中設置重分佈線路結構層110中的電晶體112。
圖11A至圖11G分別為本發明第十九至第二十五實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。
請參考圖11A，圖11A的第十九實施例的電晶體112之配置如圖8B的第十二實施例與圖10C的第十八實施例(中央區RC)的電晶體112之配置。
請參考圖11B，圖11B的第二十實施例的電晶體112之配置如圖8B的第十二實施例、周邊區RP在Y方向如條件(2)、及中央區RC如圖10C的第十八實施例的電晶體112之配置。
請參考圖11C，圖11C的第二十一實施例的電晶體112之配置如圖8B的第十二實施例、圖9B的第十四實施例(周邊區RP)及圖10A的第十六實施例(中央區RC) 的電晶體112之配置。
請參考圖11D，圖11D的第二十二實施例的電晶體112之配置如圖8B的第十二實施例、圖9B的第十四實施例(周邊區RP) 的電晶體112之配置。
請參考圖11E，圖11E的第二十三實施例的電晶體112之配置如圖9A的第十三實施例(周邊區RP)及圖10C的第十八實施例(中央區RC) 的電晶體112之配置。
請參考圖11F，圖11F的第二十四實施例的電晶體112之配置如圖9B的第十四實施例(周邊區RP)及圖10A的第十六實施例(中央區RC) 的電晶體112之配置。
請參考圖11G，圖11G的第二十五實施例的電晶體112之配置如圖9C第十五的實施例十五 (周邊區RP)及圖10A的第十六實施例(中央區RC) 的電晶體112之配置。
本發明上述實施例最多以晶片封裝結構中的四個晶片進行電晶體配置的說明，但本發明不限於此，不同數目(大於四)的晶片可參考上述實施例，如單個晶片、二個晶片、四個晶片的說明進行組合，而獲得重分佈線路結構層中的電晶體之適當的位置配置。
請參考圖12，圖12為本發明第二十六實施例的晶片封裝結構中的電晶體112設置位置的上視示意圖。在圖12的第二十六此 實施例中，晶片封裝結構100G具有三個晶片。第一晶片在第一表面S1上的垂直投影為第一投影120D，第二晶片在第一表面S1上的垂直投影為第二投影120E及第三晶片在第一表面S1上的垂直投影為第三投影120F。此實施例的第一投影120D、第二投影120E及第三投影120F的中心形成一三角形且三個晶片在第一表面S1上的垂直投影的大小可以相同亦可不同。
圖12的第二十六實施例可將三個晶片分別以兩個晶片作為電晶體112的位置設置之參考。例如分別以第一晶片及第二晶片、以第二晶片及第三晶片、或以第三晶片及第一晶片作為電晶體112的位置設置之參考，電晶體112的適當位置可為上述三種情形的任何其中之一或任意組合。
請再參考圖12的第二十六實施例，其中第一投影120D及第二投影120E的排列方式如圖6所示。若以第一晶片及第二晶片的之位置作為電晶體112位置設置之參考，則重分佈線路結構層110中的電晶體112之位置可參考圖5的第五實施例及圖6A的第六實施例至圖6E的第九實施例之說明，在此不再贅述。
在圖12的第二十六實施例中，第一投影120D及第三投影120F，或第二投影120E及第三投影120F的排列則相似於圖7A與圖7B所示，若以第一晶片及第三晶片，或第二晶片及第三晶的位置作為電晶體112的位置設置之參考，則重分佈線路結構層110中的電晶體112之位置可參考圖5的第五實施例及圖7A的第十實施例至圖7B的第十一實施例之說明，在此不再贅述。
綜上所述，本發明實施例提供一種晶片封裝結構，其在重分佈線路結構層中設置有電晶體，並且電晶體的配置位置可以使電晶體在支撐基板被取下後受到較小的應力，維持電晶體之功能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100A、100B、100C、100D、100E、100F、100G:晶片封裝結構110、110A:重分佈線路結構層112:電晶體114:導電通孔116:重分佈線路120、120-A、120-B:晶片120C、120D、120E、120F、120G:垂直投影130:封裝材料140:基板a1、a2、a3、a4:邊緣a11、a12、a21、a23:邊緣b1、b2、b3、b4:直線A:矩形B:四邊形AA、AB:面積A120D、A120E、A120F、A120G:四邊形C1:第一重分佈線路C2:第二重分佈線路DI1、DI2、DI3:介電層D1、D2:距離l1、l2:連線l3、l4:外公切線PIN:接腳RC:中央區RP:周邊區S1:封裝材料的第一表面SS:支撐基板t:厚度Vdd:電壓源線路Vss:接地線路X、Y:方向
圖1是本發明第一實施例的晶片封裝結構的剖面示意圖。 圖2是本發明第二實施例的晶片封裝結構的剖面示意圖。 圖3是本發明第三實施例的晶片封裝結構的上視圖。 圖4是本發明第四實施例的完成晶片封裝結構後取下支撐基板的示意圖。 圖5是本發明第五實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖6A為二個晶片在封裝材料的遠離重分佈線路結構層的第一表面的垂直投影示意圖。 圖6B是本發明第六實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖6C是本發明第七實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖6D是本發明第八實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖6E是本發明第九實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖7A及圖7B分別是本發明第十實施例及第十一實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖8A為四個晶片在封裝材料的遠離重分佈線路結構層的第一表面的垂直投影示意圖。 圖8A-1為將圖8A四個晶片的垂直投影示意圖分為中央區與周邊區的示意圖。 圖8B是本發明第十二實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖9A至圖9C分別為本發明第十三至第十五實施例的晶片封裝結構中周邊區的電晶體設置位置的上視示意圖。 圖10A至圖10C分別為本發明第十六至第十八實施例的晶片封裝結構中中央區的電晶體設置位置的上視示意圖。 圖11A至圖11G分別為本發明第十九至第二十五實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。 圖12為本發明二十六實施例的晶片封裝結構中的電晶體設置位置的上視示意圖。
100F:晶片封裝結構
120D、120E、120F、120G:垂直投影
a11、a12、a21、a23:邊緣
D1、D2:距離
X、Y:方向

Claims (20)

  1. 一種晶片封裝結構，包括： 重分佈線路結構層，包括至少一電晶體；  第一晶片及第二晶片，設置於所述重分佈線路結構層上，並且與所述重分佈線路結構層電性連接；以及 封裝材料，設置於所述重分佈線路結構層上，具有遠離所述重分佈線路結構層的第一表面，並且包覆所述第一晶片與所述第二晶片，所述第一晶片與所述第二晶片在所述第一表面上的垂直投影分別為第一投影及第二投影，所述第一投影及所述第二投影分別具有靠近彼此的邊緣a11及邊緣a12， a11及a12分別為所述第一投影及所述第二投影靠近彼此的邊緣所對應的參考號，所述邊緣a11的中心與所述邊緣a12的中心之距離為D1 ， 其中所述至少一電晶體在所述第一表面上的垂直投影的位置滿足下列條件(1)至條件(2)的其中之一: 條件(1):位於所述邊緣a11與距所述邊緣a11的D1 /3的位置之間， 條件(2):位於距所述邊緣a11的D1 /3的位置與2D1 /3的位置之間。
  2. 如申請專利範圍第1項所述的晶片封裝結構，若滿足所述條件(1)，則所述至少一電晶體在所述第一表面上的垂直投影的位置更包括位於所述邊緣a12與距所述邊緣a12的D1 /3的位置之間。
  3. 如申請專利範圍第1項所述的晶片封裝結構，其中所述至少一電晶體在所述第一表面上的垂直投影位於所述邊緣a11、所述邊緣a12及所述第一投影及所述第二投影的兩條外公切線所形成的一四邊形之範圍內。
  4. 如申請專利範圍第1項所述的晶片封裝結構，更包括第三晶片及第四晶片，與所述第一晶片及所述第二晶片的陣列排列的設置於所述重分佈線路結構層上，其中所述第一晶片與所述第三晶片為對角線設置，所述封裝材料包覆所述第三晶片及所述第四晶片，所述第三晶片與所述第四晶片在所述第一表面上的垂直投影分別為第三投影及第四投影，所述第一投影與所述第四投影分別具有靠近彼此的邊緣a21及邊緣a23，a21及a23分別為所述第一投影與所述第四投影靠近彼此的邊緣所對應的參考號，所述邊緣a21的中心與所述邊緣a23的中心之距離為D2 ，     其中在平行於所述第一投影與所述第二投影的排列方向上，所述至少一電晶體在所述第一表面上的垂直投影的位置滿足下列條件(i)至條件(ii)的其中之一: 條件(i): 位於所述邊緣a11與距所述邊緣a11的D1 /3的位置之間， 條件(ii): 位於距所述邊緣a11的D1 /3的位置與2D1 /3的位置之間，並且 在平行於所述第一投影與所述第四投影的排列方向上，所述至少一電晶體在所述第一表面上的垂直投影的位置滿足下列條件(a)至條件(b)的其中之一: 條件(a):位於所述邊緣a21與距所述邊緣a21的D2 /3的位置之間， 條件(b):位於距所述第邊緣a21的D2 /3的位置與2D2 /3的位置之間。
  5. 如申請專利範圍第4項所述的晶片封裝結構，若滿足條件(i)，則所述至少一電晶體在所述第一表面上的垂直投影的位置更包括位於所述邊緣a12與距所述邊緣a12的D1 /3的位置之間。
  6. 如申請專利範圍第4項所述的晶片封裝結構，若滿足條件(a)，則所述至少一電晶體在所述第一表面上的垂直投影的位置更包括位於所述邊緣a23邊緣與距所述邊緣a23的D2 /3的位置之間。
  7. 如申請專利範圍第4項所述的晶片封裝結構，所述第一晶片、所述第二晶片、所述第三晶片及所述第四晶片為相同種類或相同功能的晶片，或為不同種類或不同功能的晶片。
  8. 如申請專利範圍第1項所述的晶片封裝結構，所述重分佈線路結構層更包括至少一重分佈線路，所述至少一重分佈線路電性連接於所述至少一電晶體，其中所述至少一重分佈線路包括電壓源線路及接地線路，所述至少一電晶體電性連接至所述電壓源線路、所述接地線路、及所述第一晶片或所述第二晶片的引腳端。
  9. 如申請專利範圍第1項所述的晶片封裝結構，其中所述至少一電晶體包括薄膜電晶體。
  10. 如申請專利範圍第1項所述的晶片封裝結構，其中所述封裝材料包括環氧樹脂。
  11. 如申請專利範圍第1項所述的晶片封裝結構，其中所述重分佈線路結構層更包括多個介電層，所述至少一電晶體位於所述多個介電層的其中之一。
  12. 一種晶片封裝結構，包括：   重分佈線路結構層，包括至少一電晶體； 第一晶片，設置於所述重分佈線路結構層上，且與所述重分佈線路結構層電性連接；以及 封裝材料，設置於所述重分佈線路結構層上，具有遠離所述重分佈線路結構層的第一表面，且包覆所述第一晶片，其中所述第一晶片在垂直於所述第一表面的方向上之厚度為t，所述第一晶片在所述第一表面上的垂直投影具有四個邊緣，所述四個邊緣形成一面積為A的矩形；     其中所述至少一電晶體在所述第一表面上的垂直投影的位置位於由各別平行所述四個邊緣且距所述四個邊緣的垂直距離為t的四條直線所圍成的四邊形內，所述四邊形的面積大於A。
  13. 如申請專利範圍第12項所述的晶片封裝結構，所述重分佈線路結構層更包括至少一重分佈線路，所述至少一重分佈線路電性連接於所述至少一電晶體，其中所述至少一重分佈線路包括電壓源線路及接地線路，所述至少一電晶體電性連接至所述電壓源線路、所述接地線路及所述第一晶片的引腳端。
  14. 如申請專利範圍第12項所述的晶片封裝結構，其中所述封裝材料包括環氧樹脂。
  15. 一種晶片封裝結構，包括： 重分佈線路結構層，包括至少一電晶體；    第一晶片、第二晶片、第三晶片及第四晶片，陣列排列地設置於所述重分佈線路結構層上，並且與所述重分佈線路結構層電性連接，其中所述第一晶片與所述第三晶片為對角線設置；以及     封裝材料，設置於所述重分佈線路結構層上，具有遠離所述重分佈線路結構層的第一表面，且包覆所述第一晶片、所述第二晶片、所述第三晶片及所述第四晶片，所述第一晶片、所述第二晶片、所述第三晶片及所述第四晶片在所述第一表面上的垂直投影分別為第一投影、第二投影、第三投影及第四投影，所述第一投影與所述第二投影分別具有靠近彼此的邊緣a11及邊緣a12， a11及a12分別為所述第一投影及所述第二投影靠近彼此的邊緣所對應的參考號，其中所述邊緣a11的中心與所述邊緣a12的中心之距離為D1 ，所述第一投影與所述第四投影分別具有靠近彼此的邊緣a21及邊緣a23，a21及a23分別為所述第一投影與所述第四投影靠近彼此的邊緣所對應的參考號，所述邊緣a21的中心與所述邊緣a23的中心之距離為D2 ，     其中在平行於所述第一投影與所述第二投影的排列方向上，所述至少一電晶體在所述第一表面上的垂直投影的位置滿足下列條件(i)至條件(ii)的其中之一:     條件(i): 位於所述邊緣a11與距所述邊緣a11的D1 /3的位置之間，     條件(ii): 位於距所述邊緣a11的D1 /3的位置與2D1 /3的位置之間，並且     在平行於所述第一投影與所述第四投影的排列方向上，所述至少一電晶體在所述第一表面上的垂直投影的位置滿足下列條件(a)至條件(b)的其中之一:     條件(a):位於所述邊緣a21與距所述邊緣a21的D2 /3的位置之間，     條件(b):位於距所述邊緣a21的D2 /3的位置與2D2 /3的位置之間。
  16. 如申請專利範圍第15項所述的晶片封裝結構，若滿足條件(i)，則所述至少一電晶體在所述第一表面上的垂直投影的位置更包括位於所述邊緣a12與距所述邊緣a12的D1 /3的位置之間。
  17. 如申請專利範圍第15項所述的晶片封裝結構，若滿足條件(a)，則所述至少一電晶體在所述第一表面上的垂直投影的位置更包括位於所述邊緣a23與距所述邊緣a23的D2 /3的位置之間。
  18. 如申請專利範圍第15項所述的晶片封裝結構，所述第一晶片、所述第二晶片、所述第三晶片及所述第四晶片為相同種類或相同功能的晶片，或為不同種類或不同功能的晶片。
  19. 如申請專利範圍第15項所述的晶片封裝結構，所述重分佈線路結構層更包括至少一重分佈線路，所述至少一重分佈線路電性連接於所述至少一電晶體，其中所述至少一重分佈線路包括電壓源線路及接地線路，所述至少一電晶體電性連接至所述電壓源線路、所述接地線路及所述第一晶片、所述第二晶片、所述第三晶片及所述第四晶片的至少其中之一的引腳端。
  20. 如申請專利範圍第15項所述的晶片封裝結構，其中所述封裝材料包括環氧樹脂。
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