TW202015236A - 具有閘極全環裝置之自對準閘極端蓋（ｓａｇｅ）架構 - Google Patents

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Abstract

描述：具有閘極全環裝置之自對準閘極端蓋(SAGE)架構、及製造具有閘極全環裝置之自對準閘極端蓋(SAGE)架構的方法。於一範例中，一積體電路結構包括一半導體鰭片，在一基材上方且具有於一第一方向之一長度。一奈米線係在該半導體鰭片之上。一閘極結構係在該奈米線及該半導體鰭片之上，該閘極結構具有相反於一第二方向之一第二端的一第一端，該第二方向係正交於該第一方向。包括一對閘極端蓋隔離結構，其中該對閘極端蓋隔離結構之一第一者被相等地隔離自該半導體鰭片之一第一側，而該對閘極端蓋隔離結構之一第二者被隔離自該半導體鰭片之一第二側。

Description

具有閘極全環裝置之自對準閘極端蓋（ＳＡＧＥ）架構
本發明之實施例屬於半導體裝置及處理之領域；而特別地，屬於具有閘極全環裝置之自對準閘極端蓋(SAGE)架構；及製造具有閘極全環裝置之自對準閘極端蓋(SAGE)架構的方法。
於過去數十年，積體電路中之特徵的擴縮(scaling)已是不斷成長的半導體工業背後之驅動力。擴縮至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
於積體電路裝置之製造中，諸如三閘極電晶體之多閘極電晶體已隨著裝置尺寸持續縮小而變得更普遍。於傳統製程中，三閘極電晶體通常被製造於大塊矽基材或矽絕緣體基材上。於某些例子中，大塊矽基材係由於其較低的成本以及因為其致能較不複雜的三閘極製程而為較佳的。於另一形態中，隨著微電子裝置尺寸縮小低於10奈米(nm)節點而仍維持移動率增進及短通道控制在裝置製造中提供了挑戰。用以製造裝置之奈米線係提供了增進的短通道控制。
然而，多閘極和奈米線電晶體之縮小不是無後果的。隨著微電子電路之這些基本建立區塊的尺寸減小且隨著既定區域中所製造之基本建立區塊的總數增加，對於用以圖案化這些建立區塊之微影製程的限制變得很困擾。特別地，在半導體堆疊中所圖案化之特徵的最小尺寸(關鍵尺寸)與此等特徵間的間隔之間可能會有所權衡。
及
描述：具有閘極全環裝置之自對準閘極端蓋(SAGE)架構、及製造具有閘極全環裝置之自對準閘極端蓋(SAGE)架構的方法。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實行而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
某些術語亦可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」、及「下方」係指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、及「側面」等術語係描述參考之恆定(但任意)框內的組件之部分的定向及/或位置，其係藉由參考描述討論中組件之文字及相關圖形而變得清楚明白。此術語可包括以上所明確地提及之字語、其衍生詞、及類似含義的字語。
文中所述之實施例可針對前段製程(FEOL)半導體處理及結構。FEOL是積體電路(IC)製造之第一部分，其中個別裝置(例如，電晶體、電容、電阻，等等)被圖案化於半導體基材或層中。FEOL通常涵蓋直到(但不包括)金屬互連層之沈積的所有步驟。接續於最後FEOL操作後，其結果通常為具有隔離電晶體(例如，無任何佈線)之晶圓。
文中所述之實施例可針對後段製程(BEOL)半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容、電阻，等等)係與晶圓上之佈線(例如，金屬化層或多層)互連。BEOL包括接點、絕緣層(電介質)、金屬階、及用於晶片至封裝連接之接合部位。於製造階段之BEOL中，接點(墊)、互連、佈線、通孔及電介質結構被形成。針對現代IC製程，於BEOL中可加入多於10個金屬層。
以下所述之實施例可應用於FEOL處理及結構、BEOL處理及結構、或FEOL和BEOL處理及結構兩者。特別地，雖然範例處理方案可使用一種FEOL處理情境來闡述，但此等方式亦可應用於BEOL處理。同樣地，雖然範例處理方案可使用一種BEOL處理情境來闡述，但此等方式亦可應用於FEOL處理。
本發明之一或更多實施例係有關於半導體結構或裝置，其具有該些半導體結構或裝置之閘極電極的一或更多閘極端蓋結構(例如，當作閘極隔離區)。此外，亦描述以自對準方式製造閘極端蓋隔離結構之方法。於一或更多實施例中，自對準閘極端蓋結構被製造有環繞式閘極特徵。文中所述之實施例可處理與超大尺度製程科技中之擴縮擴散端至端間隔相關的問題。
特定實施例可相關於SAGE架構中之多數寬度(multi-Wsi)奈米線及奈米帶的CMOS集成。於一實施例中，NMOS及PMOS奈米線/奈米帶係與多Wsi集成於SAGE架構為基的前端製程流中。此一製程流可涉及不同Wsi之奈米線及奈米帶的集成以提供具有低功率及高性能之下一代電晶體的強韌功能。
為了提供背景，最先進方式已仰賴閘極端至端之微影擴縮(多晶矽切割)以界定擴散之最小科技閘極重疊。擴散之最小科技閘極重疊是擴散端至端空間中之關鍵成分。相關的閘極線(多晶矽切割)製程通常已由下列所限制：微影術、對齊、及蝕刻偏移考量，且最終地設定最小擴散端至端距離。諸如主動閘極上方接點(COAG)架構等其他方式已作用以增進此擴散間隔能力。然而，在此科技競技場中之增進仍保持高度地被追求。
相較於習知方式之自對準閘極端蓋(SAGE)架構的優點可包括致能較高的佈局密度及(特別地)擴散至擴散間隔的擴縮。當作範例，圖1繪示針對具有相對寬間隔之習知架構的相鄰積體電路結構(左手邊)相對於針對具有相對緊間隔之SAGE架構的相鄰積體電路結構(右手邊)之平面視圖，依據本發明之實施例。圖1繪示針對具有相對寬間隔之習知架構的相鄰積體電路結構(左手邊)相對於針對具有相對緊間隔之自對準閘極端蓋(SAGE)架構的相鄰積體電路結構(右手邊)之平面視圖，依據本發明之實施例。
參考圖1之左手邊，佈局100包括第一102及第二104積體電路結構，個別地基於半導體鰭片及/或奈米線106及108。各裝置102及104個別地具有閘極電極110或112。此外，各裝置102及104個別地具有溝槽接點(TCN)114或116，個別地在鰭片106及108之源極和汲極區上。閘極通孔118和120、及溝槽接點通孔119和121亦被描繪。
再次參考圖1之左手邊，閘極電極110和112具有相對寬的端蓋區122，其係位於相應鰭片106和108(個別地)之外。TCN 114和116各具有相對大的端至端間隔124，其亦位於相應鰭片106和108(個別地)之外。
參考圖1之右手邊，於一實施例中，佈局150包括第一152及第二154積體電路結構，個別地基於半導體鰭片及/或奈米線156及158。各裝置152及154個別地具有閘極電極160或162。此外，各裝置152及154個別地具有溝槽接點(TCN)164或166，個別地在鰭片156及158之源極和汲極區上。閘極通孔168和170、及溝槽接點通孔169和171亦被描繪。
再次參考圖1之右手邊，閘極電極160和162具有相對緊的端蓋區122，其係位於相應鰭片156和158(個別地)之外。TCN 164和166各具有相對緊的端至端間隔174，其亦位於相應鰭片及/或奈米線156和158(個別地)之外。
為了提供進一步背景，閘極端蓋及溝槽接點(TCN)端蓋區的擴縮是對於增進電晶體佈局面積和密度的重要促成因素。閘極和TCN端蓋區係指稱半導體裝置之擴散區/鰭片/奈米線的TCN重疊。當作範例，圖2繪示習知佈局200之平面視圖，該習知佈局200包括其容納端至端間隔之鰭片為基的及/或奈米線為基的半導體裝置。
參考圖2，第一202及第二204半導體裝置係個別地基於半導體鰭片及/或奈米線206及208。各裝置202及204個別地具有閘極電極210或212。此外，各裝置202及204個別地具有溝槽接點(TCN)214或216，個別地在鰭片及/或奈米線206及208之源極和汲極區上。閘極電極210和212及TCN 214和216各具有端蓋區，其係位於相應鰭片及/或奈米線206和208(個別地)之外。
再次參考圖2，通常，閘極和TCN端蓋尺寸必須包括針對標記對齊誤差之容許度以確保針對最壞情況標記偏移之強韌的電晶體操作，留下端至端間隔218。因此，對於增進電晶體佈局密度很關鍵的另一重要設計規則是介於彼此面對的兩個相鄰端蓋之間的間隔。然而，「2* 端蓋 + 端至端間隔 」之參數變得越來越難以使用微影圖案化來擴縮以滿足新科技之擴縮需求。特別地，用以容許標記對齊誤差所需的額外端蓋長度亦由於TCN與閘極電極之間的較長重疊長度而增加了閘極電容值，藉此增加了產品動態能量損耗並降低了性能。先前的解決方式已集中在增進重合預算及圖案化或解析度改良以致能端蓋尺寸及端蓋至端蓋間隔兩者的縮小。
依據本發明之實施例，描述方式，其提供半導體鰭片及/或奈米線之自對準閘極端蓋及TCN重疊而無任何容許標記對齊之需求。於一此類實施例中，拋棄式間隔物被製造在半導體鰭片側壁上，其係判定閘極端蓋及接點重疊尺寸。間隔物界定的端蓋製程致能閘極和TCN端蓋區與半導體鰭片自對準，而因此不需要額外的端蓋長度以負責標記偏移。再者，文中所述之方式不一定需要在先前所需的階段上之微影圖案化，因為閘極和TCN端蓋/重疊尺寸保持固定，導致電參數中之裝置至裝置可變性的增進(亦即，減少)。
依據本發明之一或更多實施例，擴縮係透過減少針對擴散之閘極端蓋重疊(藉由建構SAGE壁)來達成。當作範例，圖3繪示通過針對習知架構(左手邊)相對於自對準閘極端蓋(SAGE)架構(右手邊)之奈米線及鰭片所取的橫斷面視圖，依據本發明之實施例。
參考圖3之左手邊，積體電路結構300包括基材302，其具有以量306自該基材突出的鰭片304，在側面地圍繞鰭片304之下部分的隔離結構308上方。相應奈米線305係位於鰭片304之上。閘極結構可被形成在積體電路結構300之上以製造裝置。然而，此一閘極結構中之斷裂係藉由增加介於鰭片304/奈米線305對之間的間隔而被考量。
反之，參考圖3之右手邊，積體電路結構350包括基材352，其具有以量356自該基材突出的鰭片354，在側面地圍繞鰭片304之下部分的隔離結構358上方。相應奈米線305係位於鰭片304之上。隔離SAGE壁360(其可包括硬遮罩於其上，如圖所描繪)被包括在隔離結構352內且介於相鄰鰭片354/奈米線355對之間。介於隔離SAGE壁360與最近鰭片354/奈米線355對之間的距離係界定閘極端蓋間隔362。閘極結構可被形成在積體電路結構300之上，介於隔離SAGE壁之間以製造裝置。此一閘極結構中之斷裂係由於隔離SAGE壁而產生。因為隔離SAGE壁360被自對準，所以來自習知方式之限制可被減至最小以致能更積極的擴散至擴散間隔。再者，因為閘極結構包括在所有位置上的斷裂，所以個別閘極結構部分可為由其形成在隔離SAGE壁360之上的局部互連所連接的層。於一實施例中，如所描繪，SAGE壁360各包括下電介質部分及在下電介質部分上之電介質蓋。
依據本發明之一或更多實施例，自對準閘極端蓋(SAGE)處理方案涉及其自對準至鰭片之閘極/溝槽接點的形成而無須額外長度以負責標記偏移。因此，實施例可被實施以致能電晶體佈局面積之縮小。文中所述之實施例可涉及閘極端蓋隔離結構(其亦可被稱為閘極壁)、隔離閘極壁或自對準閘極端蓋(SAGE)壁之製造，
於一實施例中，SAGE架構係藉由在切割鰭片以移除選定位置中之鰭片部分的製程後製造SAGE隔離結構來實施。於另一實施例中，在鰭片幾何之最終化以前履行SAGE壁形成。為了比較之目的，圖4繪示在以下條件下所製造之積體電路結構的橫斷面視圖及相應的平面視圖：(a)沒有SAGE隔離結構；(b)具有在鰭片切割製程後所製造的SAGE隔離結構；及(c)具有在鰭片切割製程前所製造的SAGE隔離結構，依據本發明之實施例。
參考圖4之部分(a)，在沒有SAGE隔離結構下所製造的積體電路結構400包括一基材，其具有從該處突出之複數鰭片/奈米線對404。隔離結構406側面地圍繞鰭片/奈米線對404之鰭片的下部分。位置408係指示其中鰭片或鰭片之部分已被(例如，藉由遮蔽及蝕刻製程)移除的區。用以製造積體電路結構400之製程順序可包括：(i)提供矽基材；(ii)矽基材上之硬遮罩形成和圖案化；(iii)在硬遮罩之存在下藉由蝕刻矽基材之矽鰭片圖案化；(iv)藉由進一步遮蔽及蝕刻處理之鰭片切割；及(v)用以形成隔離結構406之淺溝槽隔離(STI)填充、拋光和凹陷。
參考圖4之部分(b)，在鰭片切割製程後藉由形成SAGE隔離結構所製造的積體電路結構420(其在文中被稱為雙向SAGE架構)包括一基材，其具有從該處突出之複數鰭片/奈米線對424。隔離結構426側面地圍繞鰭片/奈米線對424之鰭片的下部分。位置428係指示其中鰭片/奈米線對或鰭片/奈米線對之部分被(例如，藉由遮蔽及蝕刻製程)移除的區。SAGE壁430(其可包括如由水平線所指示的硬遮罩)被形成在位置428中且具有延伸自SAGE壁430之延伸部分432。用以製造積體電路結構420之製程順序可包括：(i)提供矽基材；(ii)SAGE堆疊形成；(iii)鰭片/奈米線先質圖案化；(iv)藉由進一步遮蔽和蝕刻處理之鰭片/奈米線先質切割；(v)SAGE端蓋/壁製造；(vi)淺溝槽隔離(STI)填充、曝光和凹陷以形成隔離結構426；及(vii)奈米線之釋放。
參考圖4之部分(c)，在鰭片切割製程前藉由形成SAGE隔離結構所製造的積體電路結構440(其在文中被稱為單向SAGE架構)包括一基材，其具有從該處突出之複數鰭片/奈米線對444。隔離結構446側面地圍繞鰭片/奈米線對444之鰭片的下部分。位置448係指示其中鰭片/奈米線對或鰭片/奈米線對之部分被移除或不被形成的區。SAGE壁450(其可包括如由水平線所指示的硬遮罩)被形成在位置428之窄區中。相反於圖4之部分(b)的SAGE壁430，SAGE壁450具有如鄰接鰭片/奈米線對切割部分之寬度的鄰接非切割鰭片/奈米線對部分之相同寬度。用以製造積體電路結構420之製程順序可包括：(i)提供矽基材；(ii)SAGE堆疊形成；(iii)鰭片/奈米線先質圖案化；(iv)SAGE端蓋/壁製造；(v)藉由進一步遮蔽和蝕刻處理之鰭片/奈米線先質切割；(vi)淺溝槽隔離(STI)填充、曝光和凹陷以形成隔離結構446；及(vii)奈米線之釋放。
參考集成結構440，如相較於積體電路結構420，藉由在鰭片/奈米線先質切割前重新配置壁形成，SAGE壁可被限制於僅沿著鰭片方向而延伸。參考圖4之部分(c)的平面視圖(下部分)，依據本發明之實施例，積體電路結構包括第一半導體鰭片/奈米線對(450之緊鄰左側的鰭片/奈米線對444)，其具有沿著第一半導體鰭片/奈米線對之長度的切割。第二半導體鰭片/奈米線對(450之緊鄰右側的鰭片/奈米線對444)具有沿著第二半導體鰭片/奈米線對之長度的切割。閘極端蓋隔離結構450係介於第一半導體鰭片/奈米線對與第二半導體鰭片/奈米線對之間。閘極端蓋隔離結構450具有沿著第一及第二半導體鰭片/奈米線對之長度的實質上均勻寬度。
於範例處理方案中，圖5繪示其表示一種製造具有閘極全環裝置之自對準閘極端蓋(SAGE)結構的方法中之各種操作的橫斷面視圖，依據本發明之實施例。
參考圖5之部分(a)，開始結構包括基材502之上的奈米線圖案化堆疊504。微影圖案化堆疊506被形成在奈米線圖案化堆疊504之上。奈米線圖案化堆疊504包括交替的矽鍺層510及矽層512。保護性遮罩514係介於奈米線圖案化堆疊504與微影圖案化堆疊506之間。於一實施例中，微影圖案化堆疊506是一種由形貌遮蔽部分520、抗反射塗層(ARC)層522、及光抗蝕劑層524所組成的三層遮罩。於一特定此類實施例中，形貌遮蔽部分520為碳硬遮罩(CHM)層而抗反射塗層522為矽ARC層。
參考圖5之部分(b)，部分(a)之堆疊被微影地圖案化並接著蝕刻以提供一包括經圖案化基材502及溝槽530之經蝕刻結構。
參考圖5之部分(c)，部分(b)之結構具有溝槽530中所形成的隔離層540及SAGE材料542。該結構被接著平坦化以留下經圖案化的形貌遮蔽層520’為經暴露上層。
參考圖5之部分(d)，隔離層540被凹陷低於經圖案化基材502之上表面，例如，用以界定突出鰭片部分並用以提供溝槽隔離結構541在SAGE壁542下方。
參考圖5之部分(e)，矽鍺層510被移除至少在通道區中，以釋放矽奈米線512A及512B。接續於圖5之部分(e)的結構之形成後，閘極堆疊可被形成在奈米線512B或512A周圍，在基材502的突出鰭片之上，且在SAGE壁542之間。於一實施例中，在閘極堆疊之形成前，保護性遮罩514之剩餘部分被移除。於另一實施例中，保護性遮罩514之剩餘部分被留存為絕緣鰭片帽而成為處理方案之假影。
再次參考圖5之部分(e)，應理解：描繪了一通道視圖，其中源極或汲極區被設置入及出頁面。於一實施例中，包括奈米線512B之通道區具有小於包括奈米線512A之通道區的寬度。因此，於一實施例中，積體電路結構包括多數寬度(multi-Wsi)奈米線。雖然512B及512A之結構可被區分為奈米線及奈米帶(個別地)，但此兩種結構通常在文中被稱為奈米線。亦應理解：遍及全文之鰭片/奈米線對的參考或描繪可指稱一種包括一鰭片及一或更多上覆奈米線(例如，圖5中所示之兩個上覆奈米線)的結構。
為了強調一種鰭片/奈米線對(其中奈米線部分包括三個奈米線)之範例奈米線部分，圖6A繪示奈米線為基的半導體結構之三維橫斷面視圖，依據本發明之實施例。圖6B繪示圖6A之奈米線為基的半導體結構之橫斷面源極或汲極視圖，如沿著a-a’軸所取。圖6C繪示圖6A之奈米線為基的半導體結構之橫斷面通道視圖，如沿著b-b’軸所取。
參考圖6A，半導體裝置600包括一或更多垂直堆疊的奈米線(604組)於基材602上方。為了強調奈米線部分以利說明性目的之緣故，介於最底部奈米線與基材602之間的鰭片未被描繪。文中之實施例係針對單一佈線裝置及多重佈線裝置兩者。當作範例，具有奈米線604A、604B及604C之奈米線為基的裝置被顯示以利說明性目的。為了描述之便利，奈米線604A被使用為一範例，其中描述係集中在該等奈米線之一上。應理解：雖然一奈米線之屬性被描述，但根據複數奈米線之實施例可針對該等奈米線之各者具有相同的屬性。
奈米線604之各者包括通道區606在該奈米線中。通道區606具有長度(L)。參考圖6C，通道區亦具有正交於長度(L)之周界(Pc)。參考圖6A及6C兩者，閘極電極堆疊608係圍繞通道區606之各者的整個周界(Pc)。閘極電極堆疊608包括閘極電極、連同一介於通道區606與閘極電極(未顯示)之間的閘極電介質層。通道區的離散之處在於其係完全地由閘極電極堆疊608所圍繞而無任何中間材料，諸如下覆基材材料或上覆通道製造材料。因此，在具有複數奈米線604之實施例中，奈米線之通道區606亦為彼此離散的。
奈米線604之各者亦包括源極和汲極區610和612在通道區606之任一側上。參考圖6B，源極或汲極區610/612具有正交於通道區606之長度(L)的周界(Psd)。參考圖6A及6B兩者，一對接點614係圍繞源極或汲極區610/612之各者的整個周界(Psd)。源極或汲極區610/612的離散之處在於其係完全地由接點614所圍繞而無任何中間材料，諸如下覆基材材料或上覆通道製造材料。因此，在具有複數奈米線604之實施例中，奈米線之源極或汲極區610/612亦為彼此離散的。於另一實施例中，源極或汲極區被取代以單一外延源極或汲極結構。
再次參考圖6A，於一實施例中，半導體裝置600進一步包括一對間隔物616。間隔物616係介於閘極電極堆疊608與該對接點614之間。於一實施例中，雖然未描繪，奈米線604之源極或汲極區610/612被均勻地摻雜於該等區之各者的周界(Psd)周圍。於一此類實施例(亦未顯示)中，摻雜層是在源極或汲極區610/612之各者的周界上且完全地圍繞該周界，在源極或汲極區610/612與接點區614之間。於一特定的此類實施例中，摻雜層是硼摻雜的矽鍺層，例如，針對PMOS裝置。於另一特定的此類實施例中，摻雜層是磷摻雜的矽層，例如，針對NMOS裝置。
基材602可由適於半導體裝置製造的材料所組成。於一實施例中，基材602包括由一材料之單晶所組成的下大塊基材，該材料可包括(但不限定於)矽、鍺、矽鍺或III-V族化合物半導體材料。上絕緣體層是在下大塊基材上，該上絕緣體層係由其可包括(但不限定於)二氧化矽、氮化矽或氧氮化矽之材料所組成。因此，結構600可從一種開始絕緣體上半導體基材來製造。替代地，結構600被直接地形成自大塊基材且局部氧化被用以形成電絕緣部分來取代上述的上絕緣體層。於另一替代實施例中，結構600被直接地形成自大塊基材且摻雜被用以形成電隔離主動區(諸如奈米線)於其上。於一此類實施例中，第一奈米線(亦即，鄰近該基材)具有omega-FET類型結構之形式。
於一實施例中，奈米線604可被形塑為線或帶(如以下所述)，且可具有去角或圓形角落。於一實施例中，奈米線604係由諸如(但不限定於)矽、鍺、或其組合等材料所組成。於一此類實施例中，該等奈米線為單晶的。例如，針對矽奈米線604，單晶奈米線可基於(100)總體定向，例如，具有在z方向上之＜100＞平面。如以下所述，其他定向亦可被考量。於一實施例中，奈米線604之尺寸(從橫斷面的觀點)是毫微等級。例如，於特定實施例中，奈米線604之最小尺寸係小於約20奈米。於一實施例中，奈米線604係由一種經應變材料(特別在通道區606中)所組成。
參考圖6B及6C，於一實施例中，通道區606具有寬度(Wc)及高度(Hc)，寬度(Wc)約相同於高度(Hc)；而源極或汲極區610/612之各者具有寬度(Wsd)及高度(Hsd)，寬度(Wsd)約相同於高度(Hsd)。亦即，於兩情況下，通道區606及源極或汲極區610/612之橫斷面輪廓是方形狀的；或(假如角落圓化的話)是圓形狀的。於一此類實施例中，Wc與Wsd是約相同的，而Hc與Hsd是約相同的，如圖6B及6C中所反映。
然而，於另一形態中，通道區之周界(Pc)可小於源極或汲極區610/612之周界(Psd)。例如，依據本發明之另一實施例，圖7A繪示另一奈米線為基的半導體結構之橫斷面源極或汲極視圖。圖7B繪示圖7A之奈米線為基的半導體結構之橫斷面通道視圖。
參考圖7A及7B，於一實施例中，通道區606之各者具有寬度(Wc)及高度(Hc)，寬度(Wc)約相同於高度(Hc)。源極或汲極區610/612之各者具有寬度(Wsd)及高度(Hsd)，寬度(Wsd)約相同於高度(Hsd)。亦即，於兩情況下，通道區606及源極或汲極區610/612之橫斷面輪廓是方形狀的；或(假如角落圓化的話)是圓形狀的。然而，於一此類實施例中，Wc係小於Wsd，而Hc係小於Hsd，如圖7A及7B中所反映。於特定的此類實施例中，源極區610及汲極區612之周界是約相同的。於另一實施例中，源極或汲極區被取代以單一外延源極或汲極結構。因此，源極或汲極區610/612之各者的周界係大於通道區606之周界。用以製造此一配置的方法係與圖9A-9E相關聯而被詳細地描述於下。
於另一形態中，通道區之寬度及高度無須為相同的；而類似地，源極或汲極區之寬度及高度無須為相同的。例如，依據本發明之另一實施例，圖8A繪示另一奈米線為基的半導體結構之橫斷面源極或汲極視圖。圖8B繪示圖8A之奈米線為基的半導體結構之橫斷面通道視圖。
參考圖8A及8B，於一實施例中，通道區606之各者具有寬度(Wc)及高度(Hc)。寬度(Wc)係實質上大於高度(Hc)。例如，於特定實施例中，寬度Wc大於高度Hc約2-10倍。再者，源極或汲極區610/612之各者具有寬度(Wsd)及高度(Hsd)，寬度(Wsd)實質上大於高度(Hsd)。亦即，於兩情況下，通道區606及源極或汲極區610/612之橫斷面輪廓是矩形狀的；或(假如角落圓化的話)是橢圓狀的。具有此幾何之奈米線可被稱為奈米帶。於一此類實施例中，Wc與Wsd是約相同的，而Hc與Hsd是約相同的，如圖8A及8B中所反映。然而，於另一實施例中，源極或汲極區610/612之周界係大於通道區606之周界。於另一實施例中，源極或汲極區被取代以單一外延源極或汲極結構。
接觸電阻可取決於金屬與半導體之間的介面區域及障壁兩者。於一實施例中，提供藉由減少介於金屬與半導體之間的障壁以增進接觸電阻的方法，其係藉由選擇針對金屬至接點之最有利的半導體定向。例如，於一實施例中，使用開始矽(Si)晶圓定向，適以形成接點於結構周圍，其中更多金屬/矽接點將是具有＜110＞定向的矽。當作用以闡明該觀念的範例實施例，再次參考圖8A。
參考圖8A，以Hsd定向的源極或汲極區610/612之表面具有＜q＞晶體定向。以Wsd定向的源極或汲極區610/612之表面具有＜r＞晶體定向。於一實施例中，奈米線之各者係由矽所組成，＜q＞為＜110＞定向，而＜r＞為＜100＞定向。亦即，沿著源極和汲極區之各者的寬度之周界係由經暴露的＜110＞矽表面所組成，而沿著源極和汲極區之各者的高度之周界係由經暴露的＜100＞矽表面所組成。因此用以接觸614介面之源極或汲極區610/612的較大部分係根據與＜110＞矽表面(而非與＜100＞矽表面)之互動。於一實施例中，此一定向係藉由以具有總體(110)定向(如不同於習知的(100)總體定向)之基礎矽基材或層開始來達成。
於一替代實施例(未顯示)中，奈米帶被垂直地定向。亦即，通道區之各者具有一寬度及一高度，該寬度實質上小於該高度，源極和汲極區之各者具有一寬度及一高度，該寬度實質上小於該高度。於一此類實施例中，奈米線之各者係由矽所組成，沿著源極和汲極區之各者的寬度之周界係由經暴露的＜100＞矽表面所組成，而沿著源極和汲極區之各者的高度之周界係由經暴露的＜110＞矽表面所組成。
如上所述，通道區及源極或汲極區(於至少數個實施例中)被製成離散的。然而，並非奈米線之所有區需要被(或甚至可以被)製成離散的。例如，奈米線為基的半導體結構之橫斷面間隔物視圖包括奈米線604A-604C，其在間隔物616下方之位置上不是離散的。於一實施例中，奈米線604A-604C之堆疊具有介於其間的中間半導體材料，諸如插入於矽奈米線之間的矽鍺(或反之亦然)，如與圖9B相關聯所描述於下。
於另一形態中，提供製造鰭片/奈米線半導體裝置之奈米線部分的方法。例如，圖9A-9E繪示三維橫斷面視圖，其表示一種製造鰭片/奈米線結構之奈米線部分的方法中之各種操作，依據本發明之實施例。應理解：為了清楚表達，SAGE壁處理並未與圖9A-9E相關聯而描繪。
一種製造奈米線半導體裝置之方法可包括在基材之上形成奈米線。於其顯示兩矽奈米線之形成的特定範例中，圖9A係繪示基材902(例如，由大塊基材矽基材902A所組成，具有絕緣二氧化矽層902B在其上)，該基材具有矽層904/矽鍺層906/矽層908堆疊在其上。應理解其(於另一實施例中)矽鍺層/矽層/矽鍺層堆疊可被用以最終地形成兩矽鍺奈米線。
參考圖9B，矽層904/矽鍺層906/矽層908堆疊之一部分以及二氧化矽層902B之頂部部分被圖案化入鰭片類型的結構910中，例如，利用遮蔽及電漿蝕刻製程。應理解：為了說明性目的，針對圖9B之蝕刻被顯示為形成兩矽奈米線先質部分。雖然為了闡明之簡易，蝕刻被顯示為在底部隔離層內結束，但更複雜的堆疊亦被考量在本發明之實施例的背景內。例如，該製程可被應用於奈米線/鰭片堆疊，如與圖5相關聯所述。
該方法亦可包括在奈米線中形成通道區，該通道區具有一長度及一正交於該長度之周界。於在兩矽奈米線上方形成三個閘極結構的特定範例中，圖9C繪示鰭片類型的結構910，具有三個犧牲閘極912A、912B、及912C於其上。於一此類實施例中，三個犧牲閘極912A、912B、及912C係由其利用電漿蝕刻製程而被覆蓋沈積並圖案化的犧牲閘極氧化物層914及犧牲多晶矽閘極層916所組成。
接續於用以形成三個犧牲閘極912A、912B、及912C之圖案化後，間隔物可被形成在三個犧牲閘極912A、912B、及912C之側壁上，摻雜可被履行(例如，尖端及/或源極和汲極類型摻雜)，且層間電介質層可被形成以覆蓋三個犧牲閘極912A、912B、及912C。層間電介質層可被拋光以暴露三個犧牲閘極912A、912B、及912C，針對取代閘極(或閘極最後)製程。參考圖9D，三個犧牲閘極912A、912B、及912C已被移除，保持間隔物918及層間電介質層920之一部分餘留。
此外，再次參考圖9D，矽鍺層906的部分及鰭片結構910之絕緣二氧化矽層902B的部分被移除在其原本由三個犧牲閘極912A、912B、及912C所覆蓋的區中。矽層904及908之離散部分因此餘留，如圖9D中所描繪。
圖9D中所示之矽層904及908的離散部分將(於一實施例中)最終地變為奈米線為基的裝置中之通道區。因此，在圖9D中所描繪的製程階段上，可履行通道加工或調諧。例如，於一實施例中，圖9D中所示之矽層904及908的離散部分係使用氧化及蝕刻製程而被薄化。此一蝕刻製程可被履行在其藉由蝕刻矽鍺層906以分離佈線的相同時刻。因此，形成自矽層904及908之初始佈線一開始是較厚的，且被薄化至適於奈米線裝置中之通道區的大小，獨立自裝置之源極和汲極區的大小調整。因此，於一實施例中，形成通道區包括移除奈米線之一部分，而源極和汲極區之所得周界(描述於下)係大於所得通道區之周界。
該方法亦可包括形成圍繞通道區之整個周界的閘極電極堆疊。於在兩矽奈米線上方形成三個閘極結構的特定範例中，圖9E繪示接續於閘極電介質層922(諸如高k閘極電介質層)及閘極電極層924(諸如金屬閘極電極層)之沈積後的結構，及後續的拋光，在間隔物918之間。亦即，閘極結構被形成在圖9D之溝槽921中。此外，圖9E描繪在永久閘極堆疊之形成後的層間電介質層920之後續移除的結果。矽鍺層906的部分及鰭片結構910之絕緣二氧化矽層902B的部分亦被移除在其原本由圖9D中所描繪之層間電介質層920的部分所覆蓋的區中。矽層904及908之離散部分因此餘留，如圖9E中所描繪。
該方法亦可包括形成一對源極和汲極區在奈米線中、在通道區之任一側上，源極和汲極區之各者具有正交於通道區之長度的周界。明確地，圖9E中所示之矽層904及908的離散部分將(於一實施例中)最終地變為奈米線為基的裝置中之源極和汲極區的至少一部分(假如不是全部的話)。因此，在圖9E中所描繪的製程階段上，可履行源極和汲極區加工或調諧，其範例如下。應理解其類似的加工或調諧可替代地被較早履行在製程流中，例如，在層間電介質層的沈積和永久閘極電極的形成之前。
於一實施例中，形成該對源極和汲極區包括生長(例如，藉由外延生長)以延伸奈米線之一部分。源極和汲極區之周界可以此方式被製造為大於通道區之周界。於一此類實施例中，奈米線係由矽所組成，而生長奈米線之該部分包括沿著源極和汲極區之各者的整個周界以形成經暴露的＜111＞矽表面。於一特定的此類實施例中，形成經暴露的＜111＞矽表面包括使用沈積及後續的選擇性分面蝕刻製程。因此，＜111＞定向的表面可藉由以下之任一者來製造：沈積外延矽以直接地提供＜111＞刻面、或沈積矽並使用定向相依的矽蝕刻。於又另一實施例中，該製程開始以較厚的奈米線，接續以使用定向相依的矽蝕刻之後續蝕刻。於一實施例中，形成該對源極和汲極區包括形成摻雜層在源極和汲極區之各者的周界上並完全地圍繞該周界(例如，硼摻雜的矽鍺層)。此層可促進形成具有均勻摻雜周界之奈米線。
該方法亦可包括形成一對接點，該對接點之第一者係完全地圍繞源極區之周界，而該對接點之第二者係完全地圍繞汲極區之周界。明確地，接點被形成在圖9E之溝槽925中。所得結構可類似於(或相同於)圖6A之結構600。於一實施例中，該等接點被形成自金屬物種。於一此類實施例中，金屬物種係藉由共形地沈積接觸金屬並接著填充任何餘留的溝槽量來形成。沈積之共形形態可藉由使用化學氣相沈積(CVD)、原子層沈積(ALD)、或金屬回流來履行。
於另一形態中，系統單晶片(SoC)製程科技典型地需要標準邏輯(例如，低電壓、薄氧化物)及I/O(例如，高電壓、厚氧化物)電晶體的支援。介於標準邏輯與高電壓(HVI/O)裝置之間的區分可透過多氧化物製程順序來完成，其中邏輯電晶體接收薄的、高性能的氧化物而I/O裝置接收能夠維持較高電壓之厚氧化物。隨著製程科技擴縮，邏輯裝置積極地在尺寸上擴縮，產生具有雙氧化物形成之製造挑戰。依據本發明之一或更多實施例，高電壓/雙端蓋製程被用於製造超大尺度finfet電晶體架構。
為了提供背景，隨著科技節點縮得更小，在窄端蓋邏輯裝置中越來越缺乏幾何空間來容納無缺陷的氧化物製程，其可能是針對高電壓電晶體製造所需的。目前技術仰賴用以容納單一邏輯氧化物製程之單一、未擴縮的端蓋空間。然而，此一製程可能不相容與高度擴縮的幾何(其支援雙氧化物高電壓SoC科技)，因為端蓋空間可能不足以容納兩個氧化物(閘極電介質)。
依據本發明之實施例，由其以高電壓氧化物及邏輯氧化物兩者填充高電壓閘極之需求所加諸的擴縮限制被處理。特別地，隨著邏輯尺寸減小，高電壓(HV)裝置中之端蓋空間變為不夠窄而無法填充兩氧化物。於一實施例中，介於邏輯電晶體與高電壓電晶體之間的不同端蓋空間(個別地)被製造於SAGE架構中，在鰭片切割製程之前。邏輯電晶體端蓋係藉由使用自對準端蓋架構而被超擴縮，而高電壓電晶體具有較寬的端蓋以容納較厚的閘極電介質。兩端蓋均為單向端蓋，由於其係藉由鰭片切割處理所形成。
文中所述之一或更多實施例係有關於(或可被稱為)針對超大尺度邏輯端蓋之雙單向端蓋製程。為了提供背景，於一典型的SAGE流中，單一端蓋間隔物被沈積以形成自對準端蓋，其係從SAGE壁分離鰭片。文中所述之實施例可涉及形成介於邏輯與HV閘之間的差別犧牲間隔物厚度。之後，形成自對準端蓋壁。差別間隔物寬度被選擇為在高電壓區域中較厚，而標準厚度被用於邏輯區域中。差別間隔物寬度可致能高電壓氧化物被成功地沈積，而不犧牲邏輯區域中之密度。於一實施例中，差別間隔物係取決於所欲的HV氧化物厚度。
當作已完成裝置之範例，圖10A繪示一具有自對準閘極端蓋隔離之奈米線為基的積體電路結構之橫斷面視圖，依據本發明之實施例。圖10B繪示沿著圖10A之半導體裝置的a-a’軸所取的平面視圖，依據本發明之實施例。
參考圖10A，半導體結構1000包括非平面主動區，例如，突出鰭片部分1004及一或更多垂直上覆奈米線1007。突出鰭片部分1004可被包括在鰭片結構中，該等鰭片結構進一步包括子鰭片區1005，其係形成自基材1002、且在溝槽隔離層1006內。於一實施例中，鰭片結構為複數鰭片線，其形成格柵結構(諸如緊密節距格柵結構)。於此一實施例中，緊密節距無法直接透過傳統微影來獲得。例如，根據傳統微影之圖案可首先被形成，但該節距可藉由使用間隔物遮罩圖案化而被減半，如本技術中所已知者。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，格柵狀鰭片圖案可具有以恆定節距來分隔並具有恆定寬度之線。圖案可藉由節距減半或節距減為四分之一(或其他節距分割)方式來製造。所描繪之個別鰭片1004的各者可代表相應的個別鰭片，或可代表既定位置上的複數鰭片。
閘極結構1008係位於非平面主動區的突出部分1004之上且位於一或更多相應垂直上覆奈米線1007周圍、以及位於溝槽隔離層1006的一部分之上。如圖所示，閘極結構1008包括閘極電極1050及閘極電介質層1052。於一實施例中，雖然未顯示，閘極結構1008亦可包括電介質層蓋層。
閘極結構1008係由窄自對準閘極端蓋(SAGE)隔離結構或壁1020、1021A或1021B所分離。SAGE壁1020各具有一寬度。於一實施例中，SAGE壁1021A具有大於SAGE壁1020之各者的寬度之寬度，而SAGE壁1021B具有小於SAGE壁1020之各者的寬度之寬度。不同寬度之SAGE壁可與不同裝置類型相關聯，如以下之範例實施例中所述。各SAGE壁1020、1021A或1021B可包括其上所形成的局部互連1054或電介質插塞1099之一或更多者。於一實施例中，SAGE壁1020、1021A或1021B之各者被凹陷低於溝槽隔離層1006之最上表面1097，如圖10A中所描繪。
於範例實施例中，半導體結構1000包括：第一複數半導體鰭片/奈米線對(區1070A之鰭片/奈米線對1004/1007)，在基材1002之上並突出通過溝槽隔離層1006之最上表面1097、及第一閘極結構(區1070A之閘極結構1008)，在第一複數半導體鰭片/奈米線對上方。第二複數半導體鰭片/奈米線對(區1070B之鰭片/奈米線對1004/1007)是在基材1002之上並突出通過溝槽隔離層1006之最上表面1097，而第二閘極結構(區1070B之閘極結構1008)是在第二複數半導體鰭片/奈米線對上方。閘極端蓋隔離結構(左手邊SAGE壁1020)係介於第一閘極結構與第二閘極結構之間並與其接觸。最接近於閘極端蓋隔離結構(自區1070A)之第一複數半導體鰭片的半導體鰭片/奈米線對被隔離更遠離閘極端蓋隔離結構，相較於最接近於閘極端蓋隔離結構(自區1070B)之第二複數半導體鰭片的半導體鰭片/奈米線對。
於一實施例中，區1070A為I/O區，而區1070B為邏輯區。如所描繪，於一此類實施例中，第二邏輯區1070C係鄰接邏輯區1070B，且係藉由局部互連1054而電連接至邏輯區1070B。另一區1070D可為一個其中可放置加法邏輯或I/O區之位置。文中所述之實施例可涉及來自SAGE壁之差別間隔(例如，來自SAGE壁1021B及區1070A中之右手邊1020的較寬間隔)，或者可涉及差別寬度之SAGE壁(例如，較窄1021B相對於1020相對於較寬1021A)、或來自SAGE壁之差別間隔及差別寬度之SAGE壁兩者。於一實施例中，I/O區具有比邏輯區更大之介於SAGE壁之間的間隔。於一實施例中，介於相鄰的邏輯區之間比介於相鄰的I/O區之間有更寬的SAGE壁。
閘極接點1014、及上方閘極接點通孔1016亦從此透視圖看出，連同上方金屬互連1060，其均位於層間電介質堆疊或層1070中。亦從圖10A之透視圖看出，閘極接點1014(於一實施例中)係位於非平面主動區之上。如亦描繪於圖10A中，介面1080存在於突出鰭片部分1004與子鰭片區1005的摻雜輪廓之間，雖然其他實施例不包括此一介面於這些區之間的摻雜輪廓中。
參考圖10A及10B，閘極結構1008被顯示為在突出鰭片部分1004及相應的奈米線1007上方，如由自對準閘極端蓋隔離結構1020所隔離。於一實施例中，閘極結構1008形成複數平行閘極線(其係形成諸如緊密節距格柵結構之格柵結構)之一線。於此一實施例中，緊密節距無法直接透過傳統微影來獲得。例如，根據傳統微影之圖案可首先被形成，但該節距可藉由使用間隔物遮罩圖案化而被減半，如本技術中所已知者。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，格柵狀閘極圖案可具有以恆定節距來分隔並具有恆定寬度之線。圖案可藉由節距減半或節距減為四分之一(或其他節距分割)方式來製造。
再次參考圖10B，突出鰭片部分1004之源極和汲極區1004A和1004B以及相應的奈米線1007被顯示於此透視圖中，雖然應理解：這些區將與溝槽接點結構重疊。於一實施例中，源極和汲極區1004A和1004B為突出鰭片/奈米線部分1004/1007之原始材料的摻雜部分。於另一實施例中，突出鰭片/奈米線部分1004/1007之材料被移除並取代以另一半導體材料，例如藉由外延沈積。於任一情況下，源極和汲極區1004A和1004B可延伸低於溝槽隔離層1006之高度，亦即，進入子鰭片區1005。
於一實施例中，半導體結構1000包括非平面裝置，諸如(但不限定於)finFET或三閘極裝置，其具有相應的一或更多上覆奈米線結構。於此一實施例中，相應的半導體通道區係由三維體所組成或被形成在三維體中，以一或更多離散的奈米線通道部分上覆該三維體。於一此類實施例中，閘極結構1008係圍繞該三維體之至少一頂部表面及一對側壁，且進一步圍繞一或更多離散的奈米線通道部分之各者。
基材1002可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基材1002為大塊基材，其係由摻雜有電荷載子(諸如，但不限定於，磷、砷、硼或其組合)之結晶矽、矽/鍺或鍺層所組成，以形成主動區1004。於一實施例中，大塊基材1002中之矽原子的濃度大於97％。於另一實施例中，大塊基材1002係由生長在分離晶態基材頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶態基材頂部上的矽外延層。大塊基材1002可替代地由III-V族材料所組成。於一實施例中，大塊基材1002係由III-V族材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基材1002係由III-V材料所組成，電荷載體摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲。
溝槽隔離層1006可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自下方大塊基材或者隔離其形成於下方大塊基材內之主動區，諸如隔離鰭片主動區。例如，於一實施例中，溝槽隔離層1006係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
自對準閘極端蓋隔離結構1020、1021A及1021B可由(多數)材料所組成，該材料適於最終地將永久閘極結構之部分彼此電隔離(或有助於隔離)。範例材料或材料組合包括單一材料結構，諸如二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。其他的範例材料或材料組合包括多層堆疊，其具有下部分二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽以及上部分較高電介質常數材料(諸如氧化鉿)。
閘極結構1008可由一種包括閘極電介質層1052及閘極電極層1050之閘極電極堆疊所組成。於一實施例中，閘極電極堆疊之閘極電極係由金屬閘極所組成，而閘極電介質層包括高K材料。
於一範例實施例中，區1070A之閘極結構1008包括第一閘極電介質1052，其係與第一複數半導體鰭片/奈米線對共形且側面地相鄰於並接觸閘極端蓋隔離結構之第一側(左手邊1020)。區1070B之第二閘極堆疊包括第二閘極電介質1052，其係與第二複數半導體鰭片/奈米線對共形且側面地相鄰於並接觸閘極端蓋隔離結構之第二側，其係與閘極端蓋隔離結構之第一側相反。於一實施例中，第一閘極電介質比第二閘極電介質更厚，如圖10A中所描繪。於一實施例中，第一閘極電介質具有比第二閘極電介質(例如，僅有層1052)更多的電介質層(例如，層1052A及1052B)。於一實施例中，區1070A之閘極電介質為I/O閘極電介質，而區1070B之閘極電介質為邏輯閘極電介質。
於一實施例中，區1070B之閘極電介質係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。再者，閘極電介質層之一部分可包括從基材1002之頂部數層所形成的天然氧化物之層。於一實施例中，閘極電介質層係由頂部高k部分及下部分(由半導體材料之氧化物所組成)所組成。於一實施例中，閘極電介質層係由氧化鉿之頂部部分及二氧化矽或氧氮化矽之底部部分所組成。於一實施例中，頂部高k部分包括「U」狀結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。於一實施例中，區1070A之閘極電介質包括非天然氧化矽，除了高k材料之層以外。非天然氧化矽可使用CVD製程來形成且可被形成在高k材料之層下方或上方。於範例實施例中，非天然氧化矽(例如，層1052A)被形成在高k材料之層(例如，層1052B)下方。
於一實施例中，閘極電極係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。於某些實施方式中，閘極電極可包括「U」狀結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基材之頂部表面而不包括實質上垂直於基材之頂部表面的側壁部分。於本發明之進一步實施方式中，閘極電極可包括U狀結構及平面、非U狀結構之組合。例如，閘極電極可包括一或更多U狀金屬層，其係形成於一或更多平面、非U狀層之頂部上。
與閘極電極堆疊關聯之間隔物可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
局部互連1054、閘極接點1014、上覆閘極接點通孔1016、及上覆金屬互連1060可由導電材料所組成。於一實施例中，一或更多接點或通孔係由金屬物種所組成。金屬物種可為純金屬，諸如鎢、鎳、或鈷；或者可為合金，諸如金屬金屬合金或金屬半導體合金(例如，諸如矽化物材料)。一種常見的範例為使用銅結構，其可或可不包括介於銅與周圍ILD材料之間的障壁層(諸如Ta或TaN層)。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層、不同金屬或合金之堆疊，等等。
於一實施例中(雖然未顯示)，提供結構1000係涉及形成一接點圖案的形成，其係基本上完美地對準一現存的閘極圖案而同時免除使用一種具有極度嚴厲的登錄預算之微影步驟。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於傳統上實施的乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如傳統上方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
再者，閘極結構1008可藉由一種取代閘極製程來製造。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF6 之使用的乾式蝕刻製程來移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH4 OH或氫氧化四甲銨之使用的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻製程來移除。
於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程，以獲得結構1000。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。
再次參考圖10A，於一實施例中(如所描繪)，半導體裝置具有接點結構，其係接觸一主動區之上所形成的閘極電極之部分。通常，在形成閘極接點結構(諸如通孔)於閘極的主動部分之上以及於如溝槽接點通孔的相同層之中以前(例如，除此之外)，本發明之一或更多實施例包括首先使用閘極對準的溝槽接點製程。此一製程可被實施以形成溝槽接點結構以供半導體結構製造，例如，針對積體電路製造。於一實施例中，溝槽接點圖案被形成為對準現存的閘極圖案。反之，傳統方式通常涉及一額外的微影製程，具有一微影接點圖案緊密對齊至現存的閘極圖案，結合選擇性接點蝕刻。例如，傳統製程可包括具有接點特徵之分離圖案化的多晶(閘極)柵格之圖案化。
應理解：如圖10A及10B中所示範，可製造不同寬度之SAGE壁。亦應理解：閘極端蓋隔離結構之製造可能導致閘極端蓋隔離結構內之垂直接縫的形成。亦應理解：電介質層之堆疊可被用以形成SAGE壁。亦應理解：閘極端蓋隔離結構之組成可根據相鄰鰭片之間隔而不同。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO2 ))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的低k電介質材料、以及其組合。此層間電介質材料可由傳統技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，金屬線或互連線材料(及通孔材料)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或更多者的層)、不同金屬或合金之堆疊，等等。因此，互連線可為單一材料層、或可被形成自數個層，包括導電襯裡層及填充層。任何適當的沈積製程(諸如電鍍、化學氣相沈積或物理氣相沈積)可被用以形成互連線。於一實施例中，互連線係由導電材料所組成，諸如(但不限定於)Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au或其合金。互連線有時亦(於本技術中)被稱為軌線、佈線、線、金屬、或僅為互連。
於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料、封蓋層、或插塞係由不同於層間電介質材料的電介質材料所組成。於一實施例中，不同的硬遮罩、封蓋或插塞材料可被使用於不同的區以提供彼此不同及不同於下方電介質及金屬層之生長或蝕刻選擇性。於某些實施例中，硬遮罩層、封蓋或插塞層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。本技術中所已知的其他硬遮罩、封蓋或插塞層可根據特定實施方式而被使用。硬遮罩、封蓋或插塞層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
於一實施例中，如亦遍及本說明書所使用，微影操作係使用193nm浸入式微影(i193)、EUV及/或EBDW微影等等來履行。正色調或負色調抗蝕劑可被使用。於一實施例中，微影遮罩是一種由形貌遮蔽部分、抗反射塗層(ARC)、及光抗蝕劑層所組成的三層遮罩。於一特定此類實施例中，形貌遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。
文中所揭露之實施例可被用以製造多種不同類型的積體電路及/或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖11闡明一計算裝置1100，依據本發明之實施例的一實施方式。計算裝置1100含有電路板1102。電路板1102可包括數個組件，包括(但不限定於)處理器1104及至少一通訊晶片1106。處理器1104被實體地及電氣地耦合至電路板1102。於某些實施方式中，至少一通訊晶片1106亦被實體地及電氣地耦合至電路板1102。於進一步實施方式中，通訊晶片1106為處理器1104之部分。
根據其應用，計算裝置1100可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板1102。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片1106致能無線通訊，以供資料之轉移至及自計算裝置1100。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可經由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片1106可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置1100可包括複數通訊晶片1106。例如，第一通訊晶片1106可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片1106可專用於較長距離無線通訊，諸如GPS、 EDGE、 GPRS、 CDMA、 WiMAX、 LTE、 Ev-DO及其他。
計算裝置1100之處理器1104包括封裝於處理器1104內之積體電路晶粒。處理器1104之積體電路晶粒可包括一或更多結構，諸如依據本發明之實施例的實施方式所建造的自對準閘極端蓋(SAGE)結構。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片1106亦包括封裝於通訊晶片1106內之積體電路晶粒。通訊晶片1106之積體電路晶粒可包括一或更多結構，諸如依據本發明之實施例的實施方式所建造的自對準閘極端蓋(SAGE)結構。
於進一步實施方式中，計算裝置1100內所包括之另一組件可含有積體電路晶粒，其包括一或更多結構，諸如依據本發明之實施例的實施方式而建造的自對準閘極端蓋(SAGE)結構。
於各種實施方式中，計算裝置1100可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置1100可為處理資料之任何其他電子裝置。
圖12闡明其包括本發明之一或更多實施例的插入器1200。插入器1200為中間基材，用以橋接第一基材1202至第二基材1204。第一基材1202可為(例如)積體電路晶粒。第二基材1204可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，插入器1200之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，插入器1200可將積體電路晶粒耦合至球柵陣列(BGA)1206，其可後續地被耦合至第二基材1204。於某些實施例中，第一及第二基材1202/1204被安裝至插入器1200之相反側。於其他實施例中，第一及第二基材1202/1204被安裝至插入器1200之相同側。以及於進一步實施例中，三或更多基材係經由插入器1200而被互連。
插入器1200可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，插入器可被形成以替代的堅硬或彈性材料，其可包括用於半導體基材之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
插入器可包括金屬互連1208及通孔1210，包括(但不限定於)穿越矽通孔(TSV)1212。中介層1200可進一步包括嵌入式裝置1214，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於插入器1200上。依據本發明之實施例，文中所揭露之設備或製程可被用於插入器1200之製造或用於插入器1200中所包括的組件之製造。
因此，本發明之實施例包括具有閘極全環裝置之自對準閘極端蓋(SAGE)架構、及製造具有閘極全環裝置之自對準閘極端蓋(SAGE)架構的方法。
闡明本發明的實施方式之上述描述(包括摘要中所述者)不是想要詳盡或者限制本發明於所揭露的精確形式。雖然本發明之特定實施方式(及範例)被描述於文中以供說明性目的，但於本發明之範圍內的各個同等修改是可能的，如那些熟悉相關技藝人士所將理解者。
可根據上述詳細描述以對本發明做出這些修改。以下申請專利範圍中所使用之術語不應被解讀為限制本發明於說明書及申請專利範圍中所揭露的特定實施方式。反之，本發明之範圍應完全由後附申請專利範圍所判定，該申請專利範圍應依據已建立的申請專利範圍解讀原理來解釋。
範例實施例1：一種積體電路結構包括一半導體鰭片，在一基材上方且具有於一第一方向之一長度。一奈米線係在該半導體鰭片之上。一閘極結構係在該奈米線及該半導體鰭片之上，該閘極結構具有相反於一第二方向之一第二端的一第一端，該第二方向係正交於該第一方向。包括一對閘極端蓋隔離結構，其中該對閘極端蓋隔離結構之一第一者被相等地隔離自該半導體鰭片之一第一側，而該對閘極端蓋隔離結構之一第二者被隔離自該半導體鰭片之一第二側。該對閘極端蓋隔離結構之該第一者係直接地相鄰於該閘極結構之該第一端，而該對閘極端蓋隔離結構之該第二者係直接地相鄰於該閘極結構之該第二端。
範例實施例2：範例實施例1之積體電路結構，進一步包括鄰接該奈米線和該半導體鰭片之源極和汲極區，在該閘極結構之任一側上，且進一步包括在該源極區之上的一第一溝槽接點以及在該汲極區之上的一第二溝槽接點。
範例實施例3：範例實施例1或2之積體電路結構，進一步包括：一第二半導體鰭片，在該基材上方且具有於該第一方向之一長度，該第二半導體鰭片係隔離自該第一半導體鰭片、在該第二半導體鰭片之上的一第二奈米線、在該第二奈米線和該第二半導體鰭片之上的一第二閘極結構，該第二閘極結構具有相反於該第二方向之一第二端的一第一端，其中該對閘極端蓋隔離結構之該第二者係直接地相鄰於該第二閘極結構之該第一端。該積體電路結構進一步包括直接地相鄰於該第二閘極結構之該第二端的一第三閘極端蓋隔離結構，其中該第三閘極端蓋隔離結構與該對閘極端蓋隔離結構之該第二者係以該第二半導體鰭片為中心。
範例實施例4：範例實施例3之積體電路結構，進一步包括一局部互連，在該第一和第二閘極結構上方並與其電耦合。
範例實施例5：範例實施例3或4之積體電路結構，其中該第二奈米線比該奈米線更寬。
範例實施例6：範例實施例1、2、3、4或5之積體電路結構，其中該閘極結構包括一高k閘極電介質層及一金屬閘極電極。
範例實施例7：範例實施例1、2、3、4、5或6之積體電路結構，其中該對閘極端蓋隔離結構包括選自由氧化矽、氮化矽、碳化矽、及其組合所組成之群組的一材料。
範例實施例8：範例實施例1、2、3、4、5、6或7之積體電路結構，其中該對閘極端蓋隔離結構包括一下電介質部分及在該下電介質部分上之一電介質蓋。
範例實施例9：範例實施例1、2、3、4、5、6、7或8之積體電路結構，其中該對閘極端蓋隔離結構之至少一者包括集中在其中的一垂直裂縫。
範例實施例10：一種積體電路結構包括具有沿著一第一方向之一最長尺寸的一第一鰭片。一第一奈米線係在該第一鰭片之上。具有一最長尺寸之一第二鰭片係沿著該第一方向。一第二奈米線係在該第二鰭片之上。一第一閘極結構係在該第一奈米線和該第一鰭片之上，該第一閘極結構具有沿著一第二方向之一最長尺寸，該第二方向係正交於該第一方向。一第二閘極結構係在該第二奈米線之上以及該第二鰭片之上，該第二閘極結構具有沿著該第二方向之一最長尺寸，該第二閘極結構係沿著該第二方向而與該第一閘極結構中斷，且該第二閘極結構具有沿著該第二方向而面對該第一閘極結構之一邊緣的一邊緣。一閘極端蓋隔離結構係沿著該第二方向而介於該第一閘極結構的該邊緣與該第二閘極結構的該邊緣之間且與該等邊緣接觸，沿著該第一方向之該閘極端蓋隔離結構的一長度係大於沿著該第一方向之該第一閘極結構和該第二閘極結構的一長度。
範例實施例11：範例實施例10之積體電路結構，其中該第二奈米線比該奈米線更寬。
範例實施例12：範例實施例10或11之積體電路結構，其中該閘極端蓋隔離結構包括一下電介質部分及在該下電介質部分上之一電介質蓋。
範例實施例13：範例實施例10、11或12之積體電路結構，其中該閘極端蓋隔離結構包括集中在其中的一垂直裂縫。
範例實施例14：範例實施例10、11、12或13之積體電路結構，進一步包括一電介質材料，其係側面地相鄰於該閘極端蓋隔離結構並與該端蓋隔離結構接觸，該電介質材料之一組成係不同於該閘極端蓋隔離結構之一組成。
範例實施例15：範例實施例10、11、12、13或14之積體電路結構，其中該第一閘極結構包括一第一閘極電介質層及一第一閘極電極，且其中該第二閘極結構包括一第二閘極電介質層及一第二閘極電極。
範例實施例16：範例實施例15之積體電路結構，其中該閘極端蓋隔離結構係與該第一閘極結構之該閘極電介質層接觸以及與該第二閘極結構之該閘極電介質層接觸。
範例實施例17：範例實施例10、11、12、13、14、15或16之積體電路結構，其中該閘極端蓋隔離結構之一高度係大於該第一閘極結構之一高度以及大於該第二閘極結構之一高度。
範例實施例18：範例實施例17之積體電路結構，進一步包括一局部互連，在該第一閘極結構的一部分之上、在該閘極端蓋隔離結構的一部分之上、以及在該第二閘極結構的一部分之上。
範例實施例19：範例實施例18之積體電路結構，其中該局部互連將該第一閘極結構電耦合至該第二閘極結構。
範例實施例20：範例實施例19之積體電路結構，進一步包括一閘極接點，在該第一閘極結構之上的該局部互連之一部分上，但不在該第二閘極結構之上的該局部互連之一部分上。
範例實施例21：一種積體電路結構包括：一第一半導體鰭片和奈米線對，其具有沿著該第一半導體鰭片和奈米線對之一長度的一切割、一第二半導體鰭片和奈米線對，其具有沿著該第二半導體鰭片和奈米線對之一長度的一切割、及一閘極端蓋隔離結構，其係介於該第一半導體鰭片和奈米線對與該第二半導體鰭片和奈米線對之間。該閘極端蓋隔離結構具有沿著該第一及第二半導體鰭片和奈米線對之該等長度的一實質上均勻寬度。
範例實施例22：範例實施例21之積體電路結構，其中該閘極端蓋隔離結構包括一下電介質部分及在該下電介質部分上之一電介質蓋。
範例實施例23：範例實施例21或22之積體電路結構，其中該閘極端蓋隔離結構包括集中在該閘極端蓋隔離結構之內的一垂直裂縫。
100:佈局 102:第一積體電路結構 104:第二積體電路結構 106、108:半導體鰭片及/或奈米線 110、112:閘極電極 114、116:溝槽接點(TCN) 118、120:閘極通孔 119、121:溝槽接點通孔 122:端蓋區 124:端至端間隔 150:佈局 152:第一積體電路結構 154:第二積體電路結構 156、158:半導體鰭片及/或奈米線 160、162:閘極電極 164、166:溝槽接點(TCN) 168、170:閘極通孔 169、171:溝槽接點通孔 174:端至端間隔 202:第一半導體裝置 204:第二半導體裝置 206、208:半導體鰭片及/或奈米線 210、212:閘極電極 214,216:溝槽接點(TCN) 218:端至端間隔 300:積體電路結構 302:基材 304:鰭片 305:奈米線 306:量 350:積體電路結構 352:基材 354:鰭片 355:奈米線 356:量 358:隔離結構 360:隔離SAGE壁 362:閘極端蓋間隔 400:積體電路結構 404:鰭片/奈米線對 406:隔離結構 408:位置 420:積體電路結構 424:鰭片/奈米線對 426:隔離結構 428:位置 430:SAGE壁 432:延伸部分 440:積體電路結構 444:鰭片/奈米線對 446:隔離結構 448:位置 450:SAGE壁 502:基材 504:奈米線圖案化堆疊 506:微影圖案化堆疊 510:矽鍺層 512:矽層 512A、512B:矽奈米線 514:保護性遮罩 520:形貌遮蔽部分 520’:經圖案化的形貌遮蔽層 522:抗反射塗層(ARC)層 524:光抗蝕劑層 530:溝槽 540:隔離層 541:溝槽隔離結構 542:SAGE材料 600:半導體裝置 602:基材 604、604A、604B、604C:奈米線 606:通道區 608:閘極電極堆疊 610/612:源極或汲極區 614:接點 616:間隔物 902:基材 902A:大塊基材矽基材 902B:絕緣二氧化矽層 904:矽層 906:矽鍺層 908:矽層 910:結構 912A、912B、912C:犧牲閘極 914:犧牲閘極氧化物層 916:犧牲多晶矽閘極層 918:間隔物 920:層間電介質層 921:溝槽 922:閘極電介質層 924:閘極電極層 925:溝槽 1000:半導體結構 1002:基材 1004:突出鰭片部分 1004A、1004B:源極和汲極區 1005:子鰭片區 1006:溝槽隔離層 1007:奈米線 1008:閘極結構 1014:閘極接點 1016:閘極接點通孔 1020、1021A、1021B:自對準閘極端蓋隔離結構 1050:閘極電極 1052:閘極電介質層 1052A、1052B:層 1054:局部互連 1060:金屬互連 1070:層間電介質堆疊或層 1070A、1070B、1070C、1070AD:區 1080:介面 1097:最上表面 1099:電介質插塞 1100:計算裝置 1102:電路板 1104:處理器 1106:通訊晶片 1200:插入器 1202:第一基材 1204:第二基材 1206:球柵陣列(BGA) 1208:金屬互連 1210:通孔 1212:穿越矽通孔(TSV) 1214:嵌入式裝置
圖1繪示針對具有相對寬間隔之習知架構的相鄰積體電路結構(左手邊)相對於針對具有相對緊間隔之自對準閘極端蓋(SAGE)架構的相鄰積體電路結構(右手邊)之平面視圖，依據本發明之實施例。
圖2繪示習知佈局之平面視圖，該習知佈局包括其容納端至端間隔之鰭片為基的及/或奈米線為基的半導體裝置。
圖3繪示通過針對習知架構(左手邊)相對於自對準閘極端蓋(SAGE)架構(右手邊)之奈米線及鰭片所取的橫斷面視圖，依據本發明之實施例。
圖4繪示在以下條件下所製造之積體電路結構的橫斷面視圖及相應的平面視圖：(a)沒有SAGE隔離結構；(b)具有在鰭片切割製程後所製造的SAGE隔離結構；及(c)具有在鰭片切割製程前所製造的SAGE隔離結構，依據本發明之實施例。
圖5繪示其表示一種製造具有閘極全環裝置之自對準閘極端蓋(SAGE)結構的方法中之各種操作的橫斷面視圖，依據本發明之實施例。
圖6A繪示一奈米線為基的半導體結構之三維橫斷面視圖，依據本發明之實施例。
圖6B繪示圖6A之奈米線為基的半導體結構之橫斷面源極或汲極視圖，如沿著a-a’軸所取，依據本發明之實施例。
圖6C繪示圖6A之奈米線為基的半導體結構之橫斷面通道視圖，如沿著b-b’軸所取，依據本發明之實施例。
圖7A繪示另一奈米線為基的半導體結構之橫斷面源極或汲極視圖，依據本發明之實施例。
圖7B繪示圖7A之奈米線為基的半導體結構之橫斷面通道視圖，依據本發明之實施例。
圖8A繪示另一奈米線為基的半導體結構之橫斷面源極或汲極視圖，依據本發明之實施例。
圖8B繪示圖8A之奈米線為基的半導體結構之橫斷面通道視圖，依據本發明之實施例。
圖9A-9E繪示三維橫斷面視圖，其表示一種製造鰭片/奈米線結構之奈米線部分的方法中之各種操作，依據本發明之實施例。
圖10A繪示一具有自對準閘極端蓋隔離之奈米線為基的積體電路結構之橫斷面視圖，依據本發明之實施例。
圖10B繪示沿著圖10A之半導體裝置的a-a’軸所取的平面視圖，依據本發明之實施例。
圖11繪示一計算裝置，依據本發明之實施例的一實施方式。
圖12闡明其包括本發明之一或更多實施例的插入器。
100:佈局
102:第一積體電路結構
104:第二積體電路結構
106、108:半導體鰭片及/或奈米線
110、112:閘極電極
114、116:溝槽接點(TCN)
118、120:閘極通孔
119、121:溝槽接點通孔
122:端蓋區
124:端至端間隔
150:佈局
152:第一積體電路結構
154:第二積體電路結構
156、158:半導體鰭片及/或奈米線
160、162:閘極電極
164、166:溝槽接點(TCN)
168、170:閘極通孔
169、171:溝槽接點通孔
174:端至端間隔

Claims (23)

  1. 一種積體電路結構，包含： 一半導體鰭片，在一基材上方且於一第一方向具有一長度； 在該半導體鰭片之上的一奈米線； 在該奈米線及該半導體鰭片之上的一閘極結構，該閘極結構具有於一第二方向之相反於第二端的一第一端，該第二方向係正交於該第一方向；及 一對閘極端蓋隔離結構，其中該對閘極端蓋隔離結構之一第一者隔離開該半導體鰭片之一第一側與該對閘極端蓋隔離結構之一第二者隔離開該半導體鰭片之一第二側相等，其中該對閘極端蓋隔離結構之該第一者係直接地相鄰於該閘極結構之該第一端，而該對閘極端蓋隔離結構之該第二者係直接地相鄰於該閘極結構之該第二端。
  2. 如申請專利範圍第1項之積體電路結構，進一步包含： 鄰接該奈米線和該半導體鰭片之源極和汲極區，在該閘極結構之任一側上；及 在該源極區之上的一第一溝槽接點以及在該汲極區之上的一第二溝槽接點。
  3. 如申請專利範圍第1或2項之積體電路結構，進一步包含： 一第二半導體鰭片，在該基材上方且於該第一方向具有一長度，該第二半導體鰭片係隔離開該第一半導體鰭片； 在該第二半導體鰭片之上的一第二奈米線； 在該第二奈米線和該第二半導體鰭片之上的一第二閘極結構，該第二閘極結構具有相反於該第二方向之一第二端的一第一端，其中該對閘極端蓋隔離結構之該第二者係直接地相鄰於該第二閘極結構之該第一端；及 直接地相鄰於該第二閘極結構之該第二端的一第三閘極端蓋隔離結構，其中該第三閘極端蓋隔離結構與該對閘極端蓋隔離結構之該第二者係以該第二半導體鰭片為中心。
  4. 如申請專利範圍第3項之積體電路結構，進一步包含： 一局部互連，在該等第一和第二閘極結構上方並與該等結構電耦合。
  5. 如申請專利範圍第3項之積體電路結構，其中該第二奈米線比該奈米線更寬。
  6. 如申請專利範圍第1或2項之積體電路結構，其中該閘極結構包含一高k閘極電介質層及一金屬閘極電極。
  7. 如申請專利範圍第1或2項之積體電路結構，其中該對閘極端蓋隔離結構包含選自由氧化矽、氮化矽、碳化矽、及其組合所組成之群組的一材料。
  8. 如申請專利範圍第1或2項之積體電路結構，其中該對閘極端蓋隔離結構包含一下電介質部分及在該下電介質部分上之一電介質蓋。
  9. 如申請專利範圍第1或2項之積體電路結構，其中該對閘極端蓋隔離結構之至少一者包含集中在其中的一垂直裂縫。
  10. 一種積體電路結構，包含： 具有沿著一第一方向之一最長尺寸的一第一鰭片； 在該第一鰭片之上的一第一奈米線； 具有沿著該第一方向之一最長尺寸的一第二鰭片； 在該第二鰭片之上的一第二奈米線； 在該第一奈米線和該第一鰭片之上的一第一閘極結構，該第一閘極結構具有沿著一第二方向之一最長尺寸，該第二方向係正交於該第一方向； 在該第二奈米線之上以及在該第二鰭片之上的一第二閘極結構，該第二閘極結構具有沿著該第二方向之一最長尺寸，該第二閘極結構係沿著該第二方向而與該第一閘極結構中斷，且該第二閘極結構具有沿著該第二方向而面對該第一閘極結構之一邊緣的一邊緣；及 一閘極端蓋隔離結構，其係沿著該第二方向而介於該第一閘極結構的該邊緣與該第二閘極結構的該邊緣之間且與該等邊緣接觸，沿著該第一方向之該閘極端蓋隔離結構的一長度係大於沿著該第一方向之該第一閘極結構和該第二閘極結構的一長度。
  11. 如申請專利範圍第10項之積體電路結構，其中該第二奈米線比該奈米線更寬。
  12. 如申請專利範圍第10或11項之積體電路結構，其中該閘極端蓋隔離結構包含一下電介質部分及在該下電介質部分上之一電介質蓋。
  13. 如申請專利範圍第10或11項之積體電路結構，其中該閘極端蓋隔離結構包含集中在其中的一垂直裂縫。
  14. 如申請專利範圍第10或11項之積體電路結構，進一步包含： 一電介質材料，其係側面地相鄰於該閘極端蓋隔離結構並與該端蓋隔離結構接觸，且該電介質材料之一組成係不同於該閘極端蓋隔離結構之一組成。
  15. 如申請專利範圍第10或11項之積體電路結構，其中該第一閘極結構包含一第一閘極電介質層及一第一閘極電極，且其中該第二閘極結構包含一第二閘極電介質層及一第二閘極電極。
  16. 如申請專利範圍第15項之積體電路結構，其中該閘極端蓋隔離結構係與該第一閘極結構之該閘極電介質層接觸以及與該第二閘極結構之該閘極電介質層接觸。
  17. 如申請專利範圍第10或11項之積體電路結構，其中該閘極端蓋隔離結構之一高度係大於該第一閘極結構之一高度以及大於該第二閘極結構之一高度。
  18. 如申請專利範圍第17項之積體電路結構，進一步包含： 一局部互連，在該第一閘極結構的一部分之上、在該閘極端蓋隔離結構的一部分之上、以及在該第二閘極結構的一部分之上。
  19. 如申請專利範圍第18項之積體電路結構，其中該局部互連將該第一閘極結構電耦合至該第二閘極結構。
  20. 如申請專利範圍第19項之積體電路結構，進一步包含： 一閘極接點，在該第一閘極結構之上的該局部互連之一部分上，但不在該第二閘極結構之上的該局部互連之一部分上。
  21. 一種積體電路結構，包含： 一第一半導體鰭片和奈米線對，其具有沿著該第一半導體鰭片和奈米線對之一長度的一切割； 一第二半導體鰭片和奈米線對，其具有沿著該第二半導體鰭片和奈米線對之一長度的一切割；及 一閘極端蓋隔離結構，其係介於該第一半導體鰭片和奈米線對與該第二半導體鰭片和奈米線對之間，該閘極端蓋隔離結構具有沿著該第一及第二半導體鰭片和奈米線對之該等長度的一實質上均勻寬度。
  22. 如申請專利範圍第21項之積體電路結構，其中該閘極端蓋隔離結構包含一下電介質部分及在該下電介質部分上之一電介質蓋。
  23. 如申請專利範圍第21或22項之積體電路結構，其中該閘極端蓋隔離結構包含集中在該閘極端蓋隔離結構之內的一垂直裂縫。
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