CN110634863A - 具有全环栅器件的自对准栅极端盖（sage）架构 - Google Patents

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W.徐
L.P.古勒
D.M.克鲁姆
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Abstract

具有全环栅器件的自对准栅极端盖（SAGE）架构。描述了具有全环栅器件的自对准栅极端盖（SAGE）架构，以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。在示例中，一种集成电路结构，包括：半导体鳍片，其在衬底上方并且具有在第一方向上的长度。纳米线在半导体鳍片上方。栅极结构在纳米线和半导体鳍片上方，栅极结构具有与第二方向上的第二端相对的第一端，所述第二方向垂直于第一方向。包括一对栅极端盖隔离结构，其中，该对栅极端盖隔离结构中的第一个与半导体鳍片的第一侧等距间隔开，同时该对栅极端盖隔离结构中的第二个与半导体鳍片的第二侧间隔开。

Description

具有全环栅器件的自对准栅极端盖（SAGE）架构
技术领域
本公开的实施例处于半导体器件和加工的领域中，并且特别是具有全环栅器件的自对准栅极端盖（SAGE）架构，以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。
背景技术
在过去的几十年中，集成电路中的特征的缩放已经是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使得能够实现在半导体芯片的有限区域（real estate）的增加的功能单元的密度。例如，缩小晶体管大小允许在芯片上并入增加的数量的存储器或逻辑器件，从而导致制造具有增加的容量的产品。然而，对更大容量的驱动力并非没有问题。优化每个设备的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸继续缩小，多栅极晶体管（诸如三栅极晶体管）已经变得更加普遍。在常规工艺中，三栅极晶体管通常在体硅衬底或绝缘体上硅衬底上制造。在一些情况下，体硅衬底是优选的，因为它们的较低的成本，并且因为它们使得能够实现较不复杂的三栅极制造工艺。在另一方面中，当微电子器件尺寸缩小到10纳米（nm）节点以下时，保持迁移率改善和短沟道控制在器件制造中提供了挑战。用于制造器件的纳米线提供了改进的短沟道控制。
然而，缩放多栅极和纳米线晶体管并非没有结果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的限制已经变得势不可挡。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）和这些特征之间的间隔之间可能存在折衷。
附图说明
图1图示了根据本公开的实施例的具有相对宽间隔（左侧）的常规架构的邻近集成电路结构相对于具有相对紧密间隔（右侧）的自对准栅极端盖（SAGE）架构的邻近集成电路结构的平面图。
图2图示了常规布局的平面图，包括容纳端到端间隔的基于鳍片和/或基于纳米线的半导体器件。
图3图示了根据本公开的实施例的通过常规架构（左侧）相对于自对准栅极端盖（SAGE）架构（右侧）的纳米线和鳍片截取的横截面视图。
图4图示了根据本公开的实施例制造的集成电路结构的横截面视图和相应的平面图，该集成电路结构（a）没有SAGE隔离结构，（b）具有在鳍片切割工艺之后制造的SAGE隔离结构，以及（c）具有在鳍片切割工艺之前制造的SAGE隔离结构。
图5图示了表示根据本公开的实施例的制造具有全环栅器件的自对准栅极端盖（SAGE）结构的方法中的各种操作的横截面视图。
图6A图示了根据本公开的实施例的基于纳米线的半导体结构的三维横截面视图。
图6B图示了根据本公开的实施例的如沿a-a'轴截取的图6A的基于纳米线的半导体结构的横截面源极或漏极视图。
图6C图示了根据本公开的实施例的如沿b-b'轴截取的图6A的基于纳米线的半导体结构的横截面沟道视图。
图7A图示了根据本公开的实施例的另一基于纳米线的半导体结构的横截面源极或漏极视图。
图7B图示了根据本公开的实施例的图7A的基于纳米线的半导体结构的横截面沟道视图。
图8A图示了根据本公开的实施例的另一基于纳米线的半导体结构的横截面源极或漏极视图。
图8B图示了根据本公开的实施例的图8A的基于纳米线的半导体结构的横截面沟道视图。
图9A-9E图示了根据本公开的实施例的表示制造鳍片/纳米线结构的纳米线部分的方法中的各种操作的三维横截面视图。
图10A图示了根据本公开的实施例的具有自对准栅极端盖隔离的基于纳米线的集成电路结构的横截面视图。
图10B图示了根据本公开的实施例的沿图10A的半导体器件的a-a'轴截取的平面图。
图11图示了根据本公开的实施例的一个实现的计算设备。
图12图示了包括本公开的一个或多个实施例的插入器。
具体实施方式
描述了具有全环栅器件的自对准栅极端盖（SAGE）架构以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。在以下描述中，阐述了许多具体细节，诸如具体的集成和材料方法，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他情况下，不详细描述众所周知的特征，诸如集成电路设计布局，以免不必要地模糊本公开的实施例。此外，应当理解的是，图中所示的各种实施例是说明性的表示，并且不一定按比例绘制。
某些术语也可以仅为了参考的目的而在下面的描述中使用，并因此不旨在是限制性的。例如，诸如“上”、“下”、“上方”和“下方”之类的术语是指附图中所参考的方向。诸如“前”、“后”、“后面”和“侧”之类的术语在一致但任意的参考的框架内描述了部件的部分的取向和/或位置，这通过参考描述正在讨论的部件的文本和相关联的图而变得清楚。这样的术语可以包括上面具体提到的词、其派生词和类似含义的词。
本文中描述的实施例可以涉及前端制程（FEOL）半导体加工和结构。FEOL是集成电路（IC）制造的第一部分，其中各个器件（例如晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL通常覆盖直到金属互连层的沉积（但不包括）的一切。在最后的FEOL操作之后，结果通常是具有隔离晶体管（例如，没有任何导线）的晶片。
本文中描述的实施例可以涉及后端制程（BEOL）半导体加工和结构。BOEL是IC制造的第二部分，其中各个器件（例如，晶体管、电容器、电阻器等）与晶片上的布线（例如，一个或多个金属化层）互连。BEOL包括触点、绝缘层（电介质）、金属层和用于芯片到封装的连接的键合点。在制造阶段触点（焊盘）的BEOL部分中，形成互连导线、通孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
下面描述的实施例可以适用于FEOL加工和结构、BEOL加工和结构或者FEOL和BEOL加工和结构两者。特别地，尽管可以使用FEOL加工场景来说明示例性加工方案，但是这样的方法也可以适用于BEOL加工。同样地，尽管可以使用BEOL加工场景来说明示例性加工方案，但是这样的方法也可以适用于FEOL加工。
本公开的一个或多个实施例涉及具有半导体结构或器件的栅电极的一个或多个栅极端盖结构（例如，作为栅极隔离区域）的半导体结构或器件。另外，还描述了以自对准方式制造栅极端盖隔离结构的方法。在一个或多个实施例中，自对准栅极端盖结构被制造为具有全环栅特征。本文中描述的实施例可以解决与超比例缩放工艺技术中的缩放扩散端到端间隔的相关联的问题。
特定实施例可以涉及SAGE架构中的多宽度（多Wsi）纳米线和纳米带的CMOS集成。在实施例中，NMOS和PMOS纳米线/纳米带在基于SAGE架构的前端工艺流程中与多个Wsi集成。这样的工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒的功能。
为了提供上下文，现有技术的方法已经依赖于栅极端到端的光刻缩放（多晶硅切割）以限定扩散的最小技术栅极重叠。扩散的最小技术栅极重叠是扩散端到端空间的关键组成部分。相关联的栅极线（多晶硅切割）工艺通常已经受到光刻、配准和蚀刻偏置考虑的限制，并最终设定最小扩散端到端距离。诸如有源栅极上触点（COAG）架构的其他方法已经致力于改善这样的扩散间隔能力。然而，该技术领域中的改进仍然受到高度追捧。
自对准栅极端盖（SAGE）架构相对于常规方法的优点可包括使得能够实现更高的布局密度，并且特别是扩散到扩散间隔的缩放。作为示例，图1图示了根据本公开的实施例的具有相对宽间隔（左侧）的常规架构的邻近集成电路结构相对于具有相对紧密间隔（右侧）的SAGE架构的邻近集成电路结构的平面图。图1图示了根据本公开的实施例的具有相对宽间隔（左侧）的常规架构的邻近集成电路结构相对于具有相对紧密间隔（右侧）的自对准栅极端盖（SAGE）架构的邻近集成电路结构的平面图。
参考图1的左侧，布局100包括分别基于半导体鳍片和/或纳米线106和108的第一102和第二104集成电路结构。每个器件102和104分别具有栅电极110或112。另外，每个器件102和104分别在鳍片106和108的源极和漏极区域处分别具有沟槽触点（TCN）114或116。还描绘了栅极通孔118和120以及沟槽触点通孔119和121。
再次参考图1的左侧，栅电极110和112具有相对宽的端盖区域122，其分别位于相应的鳍片106和108之外。TCN 114和116各自具有相对大的端到端间隔124，其也分别位于相应的鳍片106和108之外。
相比之下，参考图1的右侧，在实施例中，布局150包括分别基于半导体鳍片和/或纳米线156和158的第一152和第二154集成电路结构。每个器件152和154分别具有栅电极160或162。另外，每个器件152和154分别在鳍片156和158的源极和漏极区域处分别具有沟槽触点（TCN）164或166。还描绘了栅极通孔168和170以及沟槽触点通孔169和171。
再次参考图1的右侧，栅电极160和162具有相对紧密的端盖区域，其分别位于相应的鳍片156和158之外。TCN 164和166各自具有相对紧密的端到端间隔174，其也分别位于相应的鳍片和/或纳米线156和158之外。
为了提供进一步的上下文，栅极端盖和沟槽触点（TCN）端盖区域的缩放是关于改善晶体管布局面积和密度的重要因素。栅极和TCN端盖区域是指半导体器件的扩散区/鳍片/纳米线的栅极和TCN重叠。作为示例，图2图示了常规布局200的平面图，包括容纳端到端间隔的基于鳍片和/或基于纳米线的半导体器件。
参考图2，第一202和第二204半导体器件分别基于半导体鳍片和/或纳米线206和208。每个器件202和204分别具有栅电极210或212。另外，每个器件202和204分别在鳍片和/或纳米线206和208的源极和漏极区域处分别具有沟槽触点（TCN）214或216。栅电极210和212以及TCN 214和216各自具有端盖区域，该端盖区域分别位于相应的鳍片和/或纳米线206和208之外。
再次参考图2，通常，栅极和TCN端盖尺寸必须包括掩模配准误差的容限，以确保对于最坏情况掩模误配准的鲁棒晶体管操作，留下端到端间隔218。因此，对于改善晶体管布局密度至关重要的另一个重要设计规则是彼此面对的两个邻近端盖之间的间隔。然而，“2* 端盖+端到端间隔”的参数变得越来越难以使用光刻图案化来缩放以满足新技术的缩放要求。特别地，由于TCN和栅电极之间的较长重叠长度，因此允许掩模配准误差所需的附加端盖长度也增加了栅极电容值，从而增加了产品动态能量消耗并降低了性能。先前的解决方案已经集中于改进配准预算和图案化或分辨率改进上，以使得能够实现端盖尺寸和端盖到端盖间隔两者的缩小。
根据本公开的实施例，描述了提供半导体鳍片和/或纳米线的自对准栅极端盖和TCN重叠而没有对允许掩模配准的任何需求的方法。在一个这样的实施例中，在半导体鳍片侧壁上制造一次性间隔物，其确定栅极端盖和触点重叠尺寸。间隔物限定的端盖工艺使得栅极和TCN端盖区域能够与半导体鳍片自对准，并且因此不需要额外的端盖长度来解决掩模误配准。此外，本文中描述的方法不一定需要在先前所需阶段进行光刻图案化，因为栅极和TCN端盖/重叠尺寸保持固定，导致器件与器件的电参数中的可变性中的改善（即，降低）。
根据本公开的一个或多个实施例，通过构造SAGE壁，通过减少栅极端盖对扩散的重叠来实现缩放。作为示例，图3图示了根据本公开的实施例的通过常规架构（左侧）相对于自对准栅极端盖（SAGE）架构（右侧）的纳米线和鳍片截取的横截面视图。
参考图3的左侧，集成电路结构300包括衬底302，衬底302具有在隔离结构308上方从衬底302突出一定量306的鳍片304，隔离结构308横向围绕鳍片304的下部。相应的纳米线305位于鳍片304上。可以在集成电路结构300上形成栅极结构以制造器件。然而，通过增加鳍片304/纳米线305对之间的间隔来适应这样的栅极结构中的断裂。
相比之下，参考图3的右侧，集成电路结构350包括衬底352，衬底352具有在隔离结构358上方从衬底352突出一定量356的鳍片354，隔离结构358横向围绕鳍片304的下部。相应的纳米线305位于鳍片304上方。隔离SAGE壁360（其上可包括硬掩模，如描绘的那样）被包括在隔离结构352内和邻近的鳍片354/纳米线355对之间。隔离SAGE壁360和最近的鳍片354/纳米线355对之间的距离限定了栅极端盖间隔362。可以在集成电路结构300上方，在隔离SAGE壁之间形成栅极结构以制造器件。这样的栅极结构的断裂是由隔离的SAGE壁施加的。由于隔离SAGE壁360是自对准的，因此可以最小化来自常规方法的限制，以使得能够更积极扩散到扩散间隔。此外，由于栅极结构在所有位置处都包括断裂，因此各个栅极结构部分可以通过在隔离SAGE壁360上形成的局部互连层连接。在实施例中，如描绘的那样，SAGE壁360各自包括下电介质部分和下电介质部分上的电介质盖。
根据本公开的一个或多个实施例，自对准栅极端盖（SAGE）加工方案涉及形成与鳍片自对准的栅极/沟槽触点端盖，而不需要额外的长度来解决掩模误配准。因此，可以实现实施例以使得能够实现晶体管布局区域的缩小。本文中描述的实施例可以涉及栅极端盖隔离结构的制造，所述栅极端盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖（SAGE）壁。
在实施例中，通过在切割鳍片以去除选择位置中的鳍片部分的工艺之后制造SAGE隔离结构来实现SAGE架构。在另一个实施例中，在鳍片几何形状的最终确定之前执行SAGE壁形成。为了比较的目的，图4图示了根据本公开的实施例制造的集成电路结构的横截面视图和相应的平面图，该集成电路结构（a）没有SAGE隔离结构，（b）具有在鳍片切割工艺之后制造的SAGE隔离结构，以及（c）具有在鳍片切割工艺之前制造的SAGE隔离结构。
参考图4的部分（a），没有SAGE隔离结构的制造的集成电路结构400包括具有从其突出的多个鳍片/纳米线对404的衬底。隔离结构406横向围绕鳍片/纳米线对404的鳍片的下部。位置408指示其中已经例如通过掩模和蚀刻工艺去除鳍片或鳍片的部分的区域。用于制造集成电路结构400的工艺顺序可包括（i）提供硅衬底，（ii）在硅衬底上形成硬掩模并图案化，（iii）通过在硬掩模的存在下蚀刻硅衬底来图案化硅鳍片，（iv）通过进一步掩模和蚀刻加工进行鳍片切割，以及（v）浅沟槽隔离（STI）填充、抛光和凹陷以形成隔离结构406。
参考图4的部分（b），通过在鳍片切割工艺之后形成SAGE隔离结构而制造的集成电路结构420（其在本文中被称为双向SAGE架构）包括具有从其突出的多个鳍片/纳米线对424的衬底。隔离结构426横向围绕鳍片/纳米线对424的鳍片的下部。位置428指示其中例如通过掩模和蚀刻工艺去除鳍片/纳米线对或鳍片/纳米线对的部分的区域。SAGE壁430（其可包括如由水平线指示的硬掩模）在位置428中形成并且具有从SAGE壁430延伸的延伸部分432。用于制造集成电路结构420的工艺顺序可包括（i）提供硅衬底，（ii）SAGE堆叠形成，（iii）鳍片/纳米线前体图案化，（iv）通过进一步掩模和蚀刻加工来切割鳍片/纳米线前体，（v）SAGE端盖/壁制造，（vi）浅沟槽隔离（STI）填充、抛光和凹陷以形成隔离结构426，以及（vii）释放（一个或多个）纳米线。
参考图4的部分（c），通过在鳍片切割工艺之前形成SAGE隔离结构而制造的集成电路结构440（其在本文中被称为单向SAGE架构）包括具有从其突出的多个鳍片/纳米线对444的衬底。隔离结构446横向围绕鳍片/纳米线对444的鳍片的下部。位置448指示其中去除或未形成鳍片/纳米线对或鳍片/纳米线对的部分的区域。SAGE壁450（其可包括如由水平线指示的硬掩模）被形成在位置428的狭窄区域中。与图4的部分（b）的SAGE壁430相比之下，SAGE壁450具有与邻近鳍片/纳米线对切割部分的宽度相同的邻近未切割鳍片/纳米线对部分的宽度。用于制造集成电路结构420的工艺序列可包括（i）提供硅衬底，（ii）SAGE堆叠形成，（iii）鳍片/纳米线前体图案化，（iv）SAGE端盖/壁制造，（v）通过进一步掩模和蚀刻加工来切割鳍片/纳米线前体，（vi）浅沟槽隔离（STI）填充、抛光和凹陷以形成隔离结构446，以及（vii）释放（一个或多个）纳米线。
参考集成结构440，在与集成电路结构420相比时，通过在鳍片/纳米线前体切割之前重新定位壁形成，可以限制SAGE壁仅沿鳍方向延伸。参考图4的部分（c）的平面图（下部），根据本公开的实施例，集成电路结构包括第一半导体鳍片/纳米线对（紧邻450的左边的鳍片/纳米线对444）具有沿第一半导体鳍片/纳米线对的长度的切口。第二半导体鳍片/纳米线对（紧邻450的右边的鳍片/纳米线对444）具有沿第二半导体鳍片/纳米线对的长度的切口。栅极端盖隔离结构450位于第一半导体鳍片/纳米线对和第二半导体鳍片/纳米线对之间。栅极端盖隔离结构450具有沿第一和第二半导体鳍片/纳米线对的长度的基本上均匀的宽度。
在示例性加工方案中，图5图示了表示根据本公开的实施例的制造具有全环栅器件的自对准栅极端盖（SAGE）结构的方法中的各种操作的横截面视图。
参考图5的部分（a），起始结构包括在衬底502上方的纳米线图案化堆叠504。在纳米线图案化堆叠504上方形成光刻图案化堆叠506。纳米线图案化堆叠504包括交替的硅锗层510和硅层512。保护掩模514位于纳米线图案化堆叠504和光刻图案化堆叠506之间。在一个实施例中，光刻图案化堆叠506是由形貌掩蔽部分520、抗反射涂层（ARC）层522和光致抗蚀剂层524组成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分520是碳硬掩模（CHM）层，并且抗反射涂层522是硅ARC层。
参考图5的部分（b），部分（a）的堆叠被光刻图案化，并且然后被蚀刻以提供包括图案化衬底502和沟槽530的蚀刻结构。
参考图5的部分（c），部分（b）的结构具有隔离层540和形成在沟槽530中的SAGE材料542。然后将该结构平面化以留下图案化的形貌掩模层520'作为暴露的上层。
参考图5的部分（d），隔离层540被凹陷在图案化衬底502的上表面下方，例如，以限定突出的鳍片部分并在SAGE壁542之下提供沟槽隔离结构541。
参考图5的部分（e），至少在沟道区中去除硅锗层510以释放硅纳米线512A和512B。在形成图5的部分（e）的结构之后，可以在纳米线512B或512A周围，在衬底502的突出鳍片之上以及在SAGE壁542之间形成栅极堆叠。在一个实施例中，在形成栅极堆叠之前，去除保护掩模514的剩余部分。在另一个实施例中，保护掩模514的剩余部分被保留为绝缘鳍帽，作为加工方案的制品。
再次参考图5的部分（e），应当理解，描绘了沟道视图，其中源极或漏极区域位于页面之内和页面之外。在实施例中，包括纳米线512B的沟道区的具有小于包括纳米线512A的沟道区的宽度。因此，在实施例中，集成电路结构包括多个宽度（多Wsi）纳米线。虽然512B和512A的结构可以分别被区分为纳米线和纳米带，但是这两种结构在本文中通常称为纳米线。还应理解，始终对鳍片/纳米线对的引用或描绘可以指包括鳍和一个或多个上覆纳米线的结构（例如，图5中所示的两个上覆纳米线）。
为了突出其中纳米线部分包括三个纳米线的鳍片/纳米线对的示例性纳米线部分，图6A图示了根据本公开的实施例的基于纳米线的半导体结构的三维横截面视图。图6B图示了如沿a-a'轴截取的图6A的基于纳米线的半导体结构的横截面源极或漏极视图。图6C图示了如沿b-b'轴截取的图6A的基于纳米线的半导体结构的横截面沟道视图。
参考图6A，半导体器件600包括在衬底602上方的一个或多个垂直堆叠的纳米线（604组）。出于说明的目的，为了强调纳米线部分，未描绘最底部纳米线和衬底602之间的鳍片。本文中的实施例针对单导线器件和多导线器件两者。作为示例，出于说明性目的，示出了具有纳米线604A、604B和604C的基于三个纳米线的器件。为了便于描述，使用纳米线604A作为其中描述集中在纳米线之一上的示例。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以对于纳米线中的每个具有相同的属性。
纳米线604中的每个包括纳米线中的沟道区606。沟道区606具有长度（L）。参考图6C，沟道区还具有与长度（L）垂直的周界（Pc）。参考图6A和6C两者，栅电极堆叠608围绕沟道区606中的每个的整个周界（Pc）。栅电极堆叠608包括栅电极以及沟道区606和栅电极（未示出）之间的栅极电介质层。沟道区是分立的，因为它完全被栅电极堆叠608围绕，而没有任何介入材料，诸如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线604的实施例中，纳米线的沟道区606也相对于彼此是分立的。
纳米线604中的每个还包括在沟道区606的任一侧上的纳米线中的源极和漏极区域610和612。参考图6B，源极或漏极区域610/612具有与沟道区606的长度（L）垂直的周界（Psd）。参考图6A和6B两者，一对触点614围绕源极或漏极区域610/612中的每个的整个周界（Psd）。源极或漏极区域610/612是分立的，因为它们完全被触点614包围，而没有任何介入材料，诸如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线604的实施例中，纳米线的源极或漏极区域610/612也相对于彼此是分立的。在另一实施例中，源极或漏极区域用单个外延源极或漏极结构替换。
再次参考图6A，在实施例中，半导体器件600还包括一对间隔物616。间隔物616位于栅电极堆叠608和一对触点614之间。在实施例中，尽管未描绘，纳米线604的源极或漏极区域610/612在区域中的每个的周界（Psd）周围被均匀地掺杂。在一个这样的实施例中（也未示出），掺杂层在源极或漏极区域610/612与触点区域614之间的源极或漏极区域610/612中的每个的周界上并且完全围绕该周界。在特定的这样的实施例中，掺杂层是硼掺杂的硅锗层，例如，用于PMOS器件。在另一特定的这样的实施例中，掺杂层是磷掺杂的硅层，例如，用于NMOS器件。
衬底602可以由适合于半导体器件制造的材料组成。在一个实施例中，衬底602包括由单晶的材料组成的下部体衬底，该材料可包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。由可包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上绝缘层位于下部体衬底上。因此，结构600可以由起始绝缘体上半导体衬底制造。替代地，结构600直接由体衬底形成，并且局部氧化用于形成电绝缘部分来代替上述上绝缘层。在另一替代实施例中，结构600直接由体衬底形成，并且掺杂用于在其上形成电隔离的有源区，诸如纳米线。在一个这样的实施例中，第一纳米线（即，接近衬底）是ω-FET型结构的形式。
在实施例中，纳米线604可以被设置大小（size）为导线或带，如下所述，并且可以具有方形角或圆角。在实施例中，纳米线604由诸如但不限于硅、锗或其组合的材料组成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线604，单晶纳米线可以基于（100）全局取向，例如，在z方向上具有<100>平面。如下所述，还可以考虑其他取向。在实施例中，从横截面的角度来看，纳米线604的尺寸是以纳米为尺度的。例如，在具体实施例中，纳米线604的最小尺寸小于约20纳米。在实施例中，纳米线604由应变材料组成，特别是在沟道区606中。
参考图6B和6C，在实施例中，沟道区606中的每个具有宽度（Wc）和高度（Hc），宽度（Wc）与高度（Hc）大致相同，并且源极或者漏极区域610/612中的每个具有宽度（Wsd）和高度（Hsd），宽度（Wsd）与高度（Hsd）大致相同。也就是说，在两种情况下，沟道区606和源极或漏极区域610/612在横截面轮廓上是方形的，或者如果是圆角的，则在横截面轮廓上是圆形的。在一个这样的实施例中，Wc和Wsd大致相同，并且Hc和Hsd大致相同，如图6B和6C中所示。
然而，在另一方面中，沟道区（Pc）的周界可以小于源极或漏极区域610/612（Psd）的周界。例如，根据本公开的另一实施例，图7A图示了另一基于纳米线的半导体结构的横截面源极或漏极视图。图7B图示了图7A的基于纳米线的半导体结构的横截面沟道视图。
参考图7A和7B，在实施例中，沟道区606中的每个具有宽度（Wc）和高度（Hc），宽度（Wc）与高度（Hc）大致相同。源极或漏极区域610/612中的每个具有宽度（WsD）和高度（HsD），宽度（WsD）与高度（HsD）大致相同。也就是说，在两种情况下，沟道区606和源极或漏极区域610/612在横截面轮廓上是方形的，或者如果是圆角的，则在横截面轮廓上是圆形的。然而，在一个这样的实施例中，Wc小于Wsd，并且Hc小于Hsd，如图7A和7B中所示。在特定的这样的实施例中，源极区域610和漏极区域612的周界大致相同。在另一实施例中，源极或漏极区域用单个外延源极或漏极结构替换。因此，源极或漏极区域610/612中的每个的周界大于沟道区606的周界。下面结合图9A-9E详细描述用于制造这样的布置的方法。
在另一方面中，沟道区的宽度和高度不必相同，并且同样，源极或漏极区域的宽度和高度不必相同。例如，根据本公开的另一实施例，图8A图示了另一基于纳米线的半导体结构的横截面源极或漏极视图。图8B图示了图8A的基于纳米线的半导体结构的横截面沟道视图。
参考图8A和8B，在实施例中，沟道区606中的每个具有宽度（Wc）和高度（Hc）。宽度（Wc）显著地大于高度（Hc）。例如，在具体实施例中，宽度Wc大致是高度Hc的2-10倍。此外，源极或漏极区域610/612中的每个具有宽度（Wsd）和高度（Hsd），宽度（Wsd）显著地大于高度（Hsd）。也就是说，在两种情况下，沟道区606和源极或漏极区域610/612在横截面轮廓上是矩形的，或者如果是圆角的，则在横截面轮廓上是椭圆形的。具有这样的几何形状的纳米线可以被称为纳米带。在一个这样的实施例中，Wc和Wsd大致相同，并且Hc和Hsd大致相同，如图8A和8B中所示。然而，在另一实施例中，源极或漏极区域610/612的周界大于沟道区606的周界。在另一实施例中，源极或漏极区域用单个外延源极或漏极结构替换。
触点电阻可取决于界面面积以及金属与半导体之间的势垒。在实施例中，提供了用于通过为金属触点选择最有利的半导体取向来通过减小金属和半导体之间的势垒来提高触点电阻的方法。例如，在一个实施例中，起始硅（Si）晶片取向适用于在结构周围形成触点，其中更多的金属/硅触点将是与<110>取向的硅触点。作为用于说明该概念的示例性实施例，再次参考图8A。
参考图8A，用Hsd取向的源极或漏极区域610/612的表面具有<q>晶体取向。用Wsd取向的源极或漏极区域610/612的表面具有<r>晶体取向。在实施例中，纳米线中的每个由硅组成，<q>是<110>取向，并且<r>是<100>方向。也就是说，沿源极和漏极区域中的每个的宽度的周界由暴露的<110>硅表面组成，并且沿源极和漏极区域中的每个的高度的周界由暴露的<100>硅表面组成。因此，源极或漏极区域610/612与触点614的界面的更大部分基于与<110>硅表面的相互作用而不是与<100>硅表面的相互作用。在实施例中，通过以具有全局（110）取向而不是常规的（100）全局取向的基础硅衬底或层开始来实现这样的取向。
在替代实施例（未显示）中，纳米带垂直取向。也就是说，沟道区中的每个具有宽度和高度，宽度显著小于高度，并且源极和漏极区域中的每个具有宽度和高度，宽度显著小于高度。在一个这样的实施例中，纳米线中的每个由硅组成，沿源极和漏极区域中的每个的宽度的周界由暴露的<100>硅表面组成，并且沿源极和漏极区域中的每个的高度的周界由暴露的<110>硅表面组成。
如上所述，在至少若干个实施例中，沟道区和源极或漏极区域被制成分立的。然而，并非纳米线的所有区域都需要或者甚至可以被制成是分立的。例如，基于纳米线的半导体结构的横截面间隔物视图包括在间隔物616下方的位置处不是分立的纳米线604A-604C。在一个实施例中，纳米线604A-604C的堆叠在其间具有介入半导体材料，诸如介入硅纳米线之间的硅锗，或反之亦然，如下面结合图9B所述。
在另一方面中，提供了制造鳍片/纳米线半导体器件的纳米线部分的方法。例如，图9A-9E图示了根据本公开的实施例的表示制造鳍片/纳米线结构的纳米线部分的方法中的各种操作的三维横截面视图。应当理解，为清楚起见，未结合图9A-9E描绘SAGE壁加工。
制造纳米线半导体器件的方法可以包括在衬底上方形成纳米线。在示出两个硅纳米线的形成的具体示例中，图9A图示了其上具有硅层904/硅锗层906/硅层908堆叠的衬底902（例如，由其上具有绝缘二氧化硅层902B的体衬底硅衬底902A组成）。应当理解，在另一实施例中，硅锗层/硅层/硅锗层堆叠可以被用于最终形成两个硅锗纳米线。
参考图9B，例如用掩模和等离子体蚀刻工艺将硅层904/硅锗层906/硅层908堆叠的一部分以及二氧化硅层902B的顶部部分图案化成鳍型结构910。应当理解，出于说明性目的，图9B的蚀刻被显示为形成两个硅纳米线前体部分。虽然为了易于说明，蚀刻被示出为在底部隔离层内结束，但是在本公开的实施例的上下文中考虑更复杂的堆叠。例如，该工艺可以被应用于如结合图5描述的纳米线/鳍片堆叠。
该方法还可以包括在纳米线中形成沟道区，沟道区具有长度和与长度垂直的周界。在示出在两个硅纳米线上方形成三个栅极结构的具体示例中，图9C图示了其上具有三个牺牲栅极912A、912B和912C的鳍型结构910。在一个这样的实施例中，三个牺牲栅极912A、912B和912C由牺牲栅极氧化物层914和牺牲多晶硅栅极层916组成，其用等离子体蚀刻工艺进行毯式沉积和图案化。
在图案化以形成三个牺牲栅极912A、912B和912C之后，可以在三个牺牲栅极912A、912B和912C的侧壁上形成间隔物，可以执行掺杂（例如，尖端和/或源极和漏极型掺杂），并且可以形成层间电介质层以覆盖三个牺牲栅极912A、912B和912C。可以抛光层间电介质层以暴露三个牺牲栅极912A、912B和912C，用于替换栅极或后栅极工艺。参考图9D，已经去除了三个牺牲栅极912A、912B和912C，留下间隔物918和剩余的层间电介质层920的一部分。
另外，再次参见图9D，鳍片结构910的硅锗层906的部分和绝缘二氧化硅层902B的部分在最初由三个牺牲栅极912A、912B和912C覆盖的区域中被去除。因此保留硅层904和908的分立部分，如图9D中所示。
在一个实施例中，图9D中所示的硅层904和908的分立部分最终将成为基于纳米线的器件中的沟道区。因此，在图9D中描绘的工艺阶段处，可以执行沟道工程或调整。例如，在一个实施例中，使用氧化和蚀刻工艺使图9D中所示的硅层904和908的分立部分变薄。这样的蚀刻工艺可以在通过蚀刻硅锗层906来分离导线的同时执行。因此，由硅层904和908形成的初始导线开始变厚，并且变薄到适用于纳米线器件中沟道区的大小，而与器件的源极和漏极区域的设置大小无关。因此，在实施例中，形成沟道区包括去除纳米线的一部分，并且得到的源极和漏极区域的周界（如下所述）大于所得到的沟道区的周界。
该方法还可以包括形成围绕沟道区的整个周界的栅电极堆叠。在示出在两个硅纳米线上方形成三个栅极结构的具体示例中，图9E图示了在间隔物918其间沉积栅极电介质层922（诸如高k栅极电介质层）和栅电极层924（诸如金属栅电极层）以及随后的抛光之后的结构。也就是说，栅极结构被形成在图9D的沟槽921中。另外，图9E描绘了在形成永久栅极堆叠之后随后去除层间电介质层920的结果。鳍片结构910的硅锗层906的部分和绝缘二氧化硅层902B的部分也在最初由图9D中描绘的层间电介质层920的部分覆盖的区域中被去除。因此保留硅层904和908的分立部分，如图9E中所描绘的那样。
该方法还可以包括在沟道区的任一侧上在纳米线中形成一对源极和漏极区域，源极和漏极区域中的每个具有与沟道区的长度垂直的周界。具体地，在一个实施例中，图9E中所示的硅层904和908的分立部分最终将成为基于纳米线的器件中的源极和漏极区域的至少一部分（如果不是全部的话）。因此，在图9E中描绘的工艺阶段处，可以执行源极和漏极区域工程或调整，其示例如下。应当理解，类似的工程或调整可以代之以在工艺流程中更早执行，例如，在沉积层间电介质层和形成永久栅电极之前。
在实施例中，形成该对源极和漏极区域包括生长（例如，通过外延生长）以扩展纳米线的一部分。以这种方式，可以将源极和漏极区域的周界制造成大于沟道区的周界。在一个这样的实施例中，纳米线由硅组成，并且生长纳米线的部分包括沿源极和漏极区域中的每个的整个周界形成暴露的<111>硅表面。在特定的这样的实施例中，形成暴露的<111>硅表面包括使用沉积和随后的选择性刻面蚀刻工艺。因此，<111>取向的表面可以通过沉积外延硅以直接提供<111>刻面或通过沉积硅并使用取向相关硅蚀刻来制造。在又一个实施例中，该工艺以较厚的纳米线开始，然后使用取向相关硅蚀刻进行随后的蚀刻。在实施例中，形成该对源极和漏极区域包括在源极和漏极区域中的每个的周界上并且完全围绕源极和漏极区域中的每个的周界形成掺杂层，例如硼掺杂硅锗层。该层可以促进具有均匀掺杂周界的纳米线的形成。
该方法还可以包括形成一对触点，该对触点中的第一个完全围绕源极区域的周界，并且该对触点中的第二个完全围绕漏极区域的周界。具体地，触点被形成在图9E的沟槽925中。所得到的结构可以与图6A的结构600类似或与图6A的结构600相同。在实施例中，触点由金属物质形成。在一个这样的实施例中，通过共形沉积触点金属并且然后填充任何剩余的沟槽体积来形成金属物质。可以通过使用化学气相沉积（CVD）、原子层沉积（ALD）或金属回流来执行沉积的共形方面。
在另一方面中，片上系统（SoC）工艺技术通常需要标准逻辑（例如，低电压薄氧化物）和I/O（例如，高电压厚氧化物）晶体管的支持。标准逻辑和高压（HVI/O）器件之间的区别可以通过多氧化物工艺序列来实现，其中逻辑晶体管接收薄的高性能氧化物，并且I/O器件接收能够维持更高电压的厚氧化物。随着工艺技术缩放，逻辑器件在尺寸上积极缩放，从而对双氧化物形成产生制造挑战。根据本公开的一个或多个实施例，高电压/双端盖工艺被用于制造超比例缩放的finfet（鳍式场效晶体管）晶体管架构。
为了提供上下文，随着技术节点尺度缩小，在窄端盖逻辑器件中越来越缺乏几何空间以适应高压晶体管制造可能需要的无缺陷双氧化物工艺。当前的方法依赖于单个未缩放的端盖空间以适应单个逻辑氧化物工艺。然而，这样的工艺可能与支持双氧化物高压SoC技术的高比例缩放的几何形状不兼容，因为端盖空间可能不足以容纳两种氧化物（栅极电介质）。
根据本公开的实施例，解决了由用高压氧化物和逻辑氧化物两者填充高压栅极的要求所施加的缩放限制。特别是，随着逻辑尺寸的减小，高压（HV）器件中的端盖空间变得不够窄以填充两种氧化物。在实施例中，在鳍片切割工艺之前，逻辑晶体管和高压晶体管之间的不同端盖空间分别以SAGE架构制造。通过使用自对准端盖结构，逻辑晶体管端盖被超比例缩放，而高压晶体管具有更宽的端盖以容纳更厚的栅极电介质。两个端盖都是单向端盖，因为它们是通过鳍片切割加工形成的。
本文中描述的一个或多个实施例涉及或者可以被称为超比例缩放逻辑端盖的双单向端盖工艺流程。为了提供上下文，在典型的SAGE流中，沉积单个端盖间隔物以形成将鳍片与SAGE壁分离的自对准端盖。本文中描述的实施例可以涉及在逻辑和HV栅极之间形成有差别的牺牲间隔物厚度。随后，形成自对准端盖壁。有差别的间隔物宽度在高压区域中被选择得更厚，并且在逻辑区域中使用标准厚度。有差别的间隔物宽度可以使得高压氧化物能够成功沉积，而不牺牲逻辑区域中的密度。在实施例中，有差别的间隔物的厚度取决于预期的HV氧化物厚度。
作为完成的器件的示例，图10A图示了根据本公开的实施例的具有自对准栅极端盖隔离的基于纳米线的集成电路结构的横截面视图。图10B图示了根据本公开的实施例的沿图10A的半导体器件的a-a'轴截取的平面图。
参考图10A，半导体结构1000包括非平面有源区，例如，突出的鳍片部分1004和一个或多个垂直上覆的纳米线1007。突出的鳍片部分1004可以被包括在鳍片结构中，鳍片结构进一步包括由衬底1002形成并且位于沟槽隔离层1006内的子鳍片区域1005。在实施例中，鳍片结构是多个鳍线，其形成栅结构，诸如紧密间距栅结构。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但是通过使用间隔物掩模图案化可以将间距减半，如本领域中已知的那样。更进一步，原始间距可以通过间隔物掩模图案化的第二轮而四等分。因此，栅状鳍片图案可以具有以恒定间距间隔开并具有恒定宽度的线。该图案可以通过间距减半或间距四等分或其他间距分割方法制造。所描绘的各个鳍片1004中的每个可以表示相应的各个鳍片，或者可以表示给定位置处的多个鳍片。
栅极结构1008位于非平面有源区的突出部分1004上方并且围绕一个或多个对应的垂直上覆的纳米线1007，也在沟槽隔离层1006的一部分上方。如所示，栅极结构1008包括栅电极1050和栅极电介质层1052。在一个实施例中，尽管未示出，但是栅极结构1008还可以包括电介质盖层。
栅极结构1008由窄的自对准栅极端盖（SAGE）隔离结构或壁1020、1021A或1021B分离。SAGE壁1020各自具有一定宽度。在实施例中，SAGE壁1021A具有比SAGE壁1020中的每个的宽度大的宽度，并且SAGE壁1021B具有比SAGE壁1020中的每个的宽度小的宽度。不同宽度的SAGE壁可以与不同的设备类型相关联，如下面的示例性实施例中描述的那样。每个SAGE壁1020、1021A或1021B可以包括形成在其上的局部互连1054或电介质栓塞1099中的一个或多个。在实施例中，SAGE壁1020、1021A或1021B中的每个被凹陷在沟槽隔离层1006的最上表面1097下方，如图10A中描绘的那样。
在示例性实施例中，半导体结构1000包括在衬底1002上方并突出穿过沟槽隔离层1006的最上表面1097的第一多个半导体鳍片/纳米线对（区域1070A的（一个或多个）鳍片/纳米线对1004/1007），以及第一多个半导体鳍片/纳米线对上方的第一栅极结构（区域1070A的栅极结构1008）。第二多个半导体鳍片/纳米线对（区域1070B的（一个或多个）鳍片/纳米线对1004/1007）在衬底1002上方，并突出穿过沟槽隔离层1006的最上表面1097，并且第二栅极结构（区域1070B的栅极结构1008）在第二多个半导体鳍片/纳米线对上方。栅极端盖隔离结构（左侧SAGE壁1020）位于第一栅极结构和第二栅极结构之间并与第一栅极结构和第二栅极结构接触。最靠近于栅极端盖隔离结构（从区域1070A）的第一多个半导体鳍片的半导体鳍片/纳米线对比最靠近于栅极端盖隔离结构（从区域1070B）的第二多个半导体鳍片的半导体鳍片/纳米线对与栅极端盖隔离结构间隔更远。
在实施例中，区域1070A是I/O区域，并且区域1070B是逻辑区域。如描绘的那样，在一个这样的实施例中，第二逻辑区域1070C邻近逻辑区域1070B，并且通过局部互连1054被电连接到逻辑区域1070B。另一个区域1070D可以是其中可以放置附加逻辑或I/O区域的位置。本文中描述的实施例可以涉及与SAGE壁的有差别的间隔（例如，与区域1070A中的SAGE壁1021B和左侧1020的较宽间隔），或者可以涉及不同宽度的SAGE壁（例如，较窄的1021B对1020对较宽的1021A），或与SAGE壁的有差别的间隔和不同宽度的SAGE壁两者。在实施例中，I/O区域在SAGE壁之间具有比逻辑区域大的间隔。在实施例中，邻近逻辑区域之间的SAGE壁比邻近I/O区域之间的SAGE壁宽。
从该角度还可以看到栅极触点1014和上覆的栅极触点通孔1016，连同上覆的金属互连1060，所有的这些都在层间电介质堆叠或层1070中。从图10A的角度还可以看到，在一个实施例中，栅极触点1014位于非平面有源区上方。也如图10A中描绘的那样，界面1080存在于突出鳍片部分1004和子鳍片区域1005的掺杂轮廓之间，尽管其他实施例在这些区域之间的掺杂轮廓中不包括这样的界面。
参考图10A和10B，栅极结构1008被示出为在突出的鳍片部分1004和相应的纳米线1007上方，如由自对准的栅极端盖隔离结构1020隔离。在实施例中，栅极结构1008形成多条平行栅极线中的一条线，所述多条平行栅极线形成栅结构，诸如紧密间距栅结构。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但是通过使用间隔物掩模图案化可以将间距减半，如本领域中已知的那样。更进一步，原始间距可以通过间隔物掩模图案化的第二轮而四等分。因此，栅状栅极图案可以具有以恒定间距间隔开并具有恒定宽度的线。该图案可以通过间距减半或间距四等分或其他间距分割方法制造。
再次参考图10B，以该角度示出了突出的鳍片部分1004和相应的（一个或多个）纳米线1007的源极和漏极区域1004A和1004B，但是应当理解，这些区域将与沟槽触点结构重叠。在一个实施例中，源极和漏极区域1004A和1004B是突出的鳍片/纳米线部分1004/1007的原始材料的掺杂部分。在另一实施例中，突出的鳍片/纳米线部分1004/1007的材料被去除并且用另一种半导体材料替换，例如通过外延沉积。在任一情况下，源极和漏极区域1004A和1004B可以在沟槽隔离层1006的高度下方延伸，即，延伸到子鳍片区1005中。
在实施例中，半导体结构1000包括非平面器件，诸如但不限于具有相应的一个或多个上覆纳米线结构的finFET或三栅极器件。在这样的实施例中，相应的半导体沟道区由三维体组成或被形成在三维体中，其中一个或多个分立的纳米线沟道部分上覆三维体。在一个这样的实施例中，栅极结构1008围绕三维体的至少顶表面和一对侧壁，并且进一步围绕一个或多个分立纳米线沟道部分中的每个。
衬底1002可以由可以经受制造工艺并且电荷可以在其中迁移的半导体材料组成。在实施例中，衬底1002是由掺杂有电荷载流子的晶体硅、硅/锗或锗层组成的体衬底，诸如但不限于磷、砷、硼或其组合，以形成有源区1004。在一个实施例中，体衬底1002中的硅原子的浓度大于97％。在另一个实施例中，体衬底1002由在不同的晶体衬底顶上生长的外延层组成，例如，在硼掺杂体硅单晶衬底顶上生长的硅外延层。体衬底1002可以替代地由III-V族材料组成。在实施例中，体衬底1002由III-V材料制成，所述材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化镓铟、砷化镓铝、磷化铟镓或其组合。在一个实施例中，体衬底1002由III-V材料组成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
沟槽隔离层1006可以由适于最终电隔离或有助于隔离永久栅极结构的部分与下面的体衬底或者隔离在下面的体衬底内形成的有源区（诸如隔离鳍片有源区）的材料组成。例如，在一个实施例中，沟槽隔离层1006由电介质材料组成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
自对准栅极端盖隔离结构1020、1021A和1021B可以由适于最终将永久栅极结构的部分彼此电隔离或有助于永久栅极结构的部分彼此隔离的一种或多种材料组成。示例性材料或材料组合包括单个材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。其他示例性材料或材料组合包括具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅的上部较高电介质常数材料（诸如氧化铪）的多层堆叠。
栅极结构1008可以由栅电极堆叠组成，该栅电极堆叠包括栅极电介质层1052和栅电极层1050。在实施例中，栅电极堆叠的栅电极由金属栅极组成，并且栅极电介质层包括高K材料。
在示例性实施例中，区域1070A的栅极结构1008包括第一栅极电介质1052，该第一栅极电介质1052与第一多个半导体鳍片/纳米线对共形，并且横向邻近于栅极端盖隔离结构的第一侧（左侧1020），并与该第一侧接触。区域1070B的第二栅极堆叠包括第二栅极电介质1052，该第二栅极电介质1052与第二多个半导体鳍片/纳米线对共形，并且横向邻近于与栅极端盖隔离结构的第一侧相对的栅极端盖隔离结构的第二侧，并与该第二侧接触。在一个实施例中，第一栅极电介质比第二栅极电介质厚，如图10A中描绘的那样。在一个实施例中，第一栅极电介质具有比第二栅极电介质（例如，仅层1052）更多的电介质层（例如，层1052A和1052B）。在实施例中，区域1070A的栅极电介质是I/O栅极电介质，并且区域1070B的栅极电介质是逻辑栅极电介质。
在实施例中，区域1070B的栅极电介质由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料组成。此外，栅极电介质层的一部分可以包括由衬底1002的顶部几层形成的天然氧化物的层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下部组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在实施例中，顶部高k部分由“U”形结构组成，该“U”形结构包括基本平行于衬底的表面的底部部分和基本垂直于衬底顶面的两个侧壁部分。在实施例中，除了高k材料的层之外，区域1070A的栅极电介质还包括非天然氧化硅的层。非天然氧化硅的层可以使用CVD工艺形成，并且可以形成在高k材料的层的下方或上方。在示例性实施例中，非天然氧化硅的层（例如，层1052A）形成在高k材料的层（例如，层1052B）下方。
在一个实施例中，栅电极由金属层组成，所述金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由在金属功函数设定层上方形成的非功函数设定的填充材料组成。在一些实施中，栅电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实现中，形成栅电极的金属层中的至少一个金属层可以简单地是基本上平行于衬底的顶表面的平面层并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的进一步的实现中，该栅电极可以由U形结构和平面非U形结构的组合来组成。例如，该栅电极可以由在一个或多个平面非U形层顶上形成的一个或多个U形金属层组成。
与栅电极堆叠相关联的间隔物可以由适于最终电隔离或有助于隔离永久栅极结构与邻近导电触点（诸如自对准触点）的材料组成。例如，在一个实施例中，间隔物由电介质材料组成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
局部互连1054、栅极触点1014、上覆栅极触点通孔1016以及上覆金属互连1060可以由导电材料组成。在实施例中，触点或通孔中的一个或多个由金属物质组成。金属物质可以是纯金属，诸如钨、镍或钴，或者可以是合金，诸如金属-金属合金或金属-半导体合金（例如，诸如硅化物材料）。常见的示例是使用铜结构，所述铜结构可以包括或可以不包括铜和周围ILD材料之间的势垒层（诸如Ta或TaN层）。如本文中使用的那样，术语金属包括合金、堆叠以及多种金属的其他组合。例如，金属互连线可以包括势垒层、不同金属或合金的堆叠等。
在实施例中（尽管未示出），提供结构1000涉及形成触点图案，该触点图案基本上与现有的栅极图案完美对准，同时消除了具有极其紧密的配准预算的光刻步骤的使用。在一个这样的实施例中，该方法使得能够使用本质上高度选择性的湿法蚀刻（例如，相对于常规实现的干法蚀刻或等离子体蚀刻）来产生触点开口。在实施例中，通过利用现有的栅极图案结合触点栓塞光刻操作来形成触点图案。在一个这样的实施例中，该方法使得能够消除对如常规方法中使用的另外的关键光刻操作来产生触点图案的需要。在实施例中，不分离地图案化沟槽触点栅格，而是在多晶硅（栅极）线之间形成沟槽触点栅格。例如，在一个这样的实施例中，在栅极栅图案化之后但在栅极栅切割之前形成沟槽触点栅格。
此外，栅极结构1008可以通过替换栅极工艺来制造。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的伪栅极材料并用永久栅电极材料替换。在一个这样的实施例中，在该工艺中也形成永久栅极电介质层，而不是从较早的加工中进行。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅组成，并用包括SF6的使用的干法蚀刻工艺去除。在另一实施例中，伪栅极由多晶硅或非晶硅组成，并且用包括含水NH4OH或四甲基氢氧化铵的使用的湿法蚀刻工艺去除。在一个实施例中，伪栅极由氮化硅组成，并且用包括含水磷酸的湿法蚀刻去除。
在实施例中，本文中描述的一个或多个方法基本上考虑了伪和替换栅极工艺结合伪和替换触点工艺来实现结构1000。在一个这样的实施例中，在替换栅极工艺之后执行替换触点工艺，以允许永久栅极堆叠的至少一部分的高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后，在大于约600摄氏度的温度下对永久栅极结构的至少一部分执行退火。在永久触点的形成之前执行退火。
再次参考图10A，在实施例中，如描绘的那样，半导体器件具有触点结构，该触点结构接触形成在有源区上方的栅电极的部分。通常，在栅极的有源部分上方并在与沟槽触点通孔相同的层中形成栅极触点结构（诸如通孔）之前（例如，除此之外），本公开的一个或多个实施例包括首先使用栅极对准沟槽触点工艺。可以实现这样的工艺来形成用于半导体结构制造（例如用于集成电路制造）的沟槽触点结构。在实施例中，沟槽触点图案被形成为与现有栅极图案对准。相比之下，常规方法通常涉及附加的光刻工艺，其中结合选择性触点蚀刻，紧密配准光刻触点图案与现有栅极图案。例如，常规工艺可以包括用触点特征的分离图案化来图案化多晶硅（栅极）栅格。
应当理解，如图10A和10B中所示，可以制造不同宽度的SAGE壁。还应理解，栅极端盖隔离结构的制造可以导致在栅极端盖隔离结构内形成垂直接缝。还应理解，可以使用电介质层的堆叠来形成SAGE壁。还应当理解，取决于邻近鳍片的间隔，栅极端盖隔离结构在组成方面可以不同。
在实施例中，如贯穿本说明书使用的那样，层间电介质（ILD）材料由电介质或绝缘材料的层组成或者包括电介质或绝缘材料的层。合适的电介质材料的示例包括但不限于硅的氧化物（例如，二氧化硅（SiO2））、掺杂的硅的氧化物、氟化的硅的氧化物、碳掺杂的硅的氧化物、本领域中已知的各种低k电介质材料及其组合。层间电介质材料可以通过常规技术来形成，诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）或者通过其他沉积方法来形成。
在实施例中，也如贯穿本说明书使用的那样，金属线或互连线材料（以及通孔材料）由一种或多种金属或其他导电结构组成。常见示例是使用铜线和结构，其在铜和周围的ILD材料之间可以包括势垒层或者可以不包括势垒层。如本文中使用的那样，术语金属包括合金、堆叠以及多种金属的其他组合。例如，金属互连线可以包括势垒层（例如，包括Ta、TaN、Ti或TiN中的一种或多种的层）、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由若干层形成，包括导电衬垫层和填充层。可以使用任何合适的沉积工艺来形成互连线，所述工艺诸如电镀、化学气相沉积或物理气相沉积。在实施例中，互连线由导电材料组成，所述材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或简称为互连。
在实施例中，也如贯穿本说明书使用的那样，硬掩模材料、盖层或栓塞由不同于层间电介质材料的电介质材料组成。在一个实施例中，不同的硬掩模、盖或栓塞材料可以被用于不同的区域中，以便向彼此以及向下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、盖层或栓塞层包括硅的氮化物（例如氮化硅）的层或硅的氧化物的层或两者或其组合。其他合适的材料可以包括碳基材料。取决于特定实现，可以使用本领域中已知的其他硬掩模、盖或栓塞层。硬掩模、盖或栓塞层可以通过CVD、PVD或通过其他沉积方法形成。
在实施例中，也如贯穿本说明书使用的那样，使用193 nm浸没光刻（i193）、EUV和/或EBDW光刻或者诸如此类来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层（ARC）层和光致抗蚀剂层组成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模（CHM）层，并且抗反射涂层是硅ARC层。
本文中公开的实施例可以被用于制造各种各样的不同类型的集成电路和/或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以被用于本领域中已知的各种各样的电子器件中。例如，在计算机系统（例如，台式计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线被耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以可能使用本文中公开的方法来制造。
图11图示了根据本公开的实施例的一个实现的计算设备1100。计算设备1100容纳板1102。板1102可以包括多个部件，包括但不限于处理器1104和至少一个通信芯片1106。将处理器1104物理地和电地耦合到板1102。在一些实现中，还将至少一个通信芯片1106物理地和电地耦合到板1102。在另外的实现中，该通信芯片1106是处理器1104的一部分。
取决于其应用，计算设备1100可以包括其他部件，所述其他部件可以或可以不被物理地和电地耦合到板1102。这些其他部件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪存、图形处理器、数字信号处理器、加密（crypto）处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、指南针、加速度计、陀螺仪、扬声器、照相机和大容量存储设备（诸如硬盘驱动器、压缩盘（CD）、数字通用盘（DVD）并且依此类推）。
通信芯片1106使得能够实现用于去往和来自计算设备1100的数据的传递的无线通信。可以使用术语“无线”和其派生词来描述电路、设备、系统、方法、技术、通信信道等，其可以通过经过非实体介质的调制的电磁辐射的使用来传送数据。该术语不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包括导线。通信芯片1106可以实现多个无线标准或协议中的任何标准或协议，所述无线标准或协议包括但不限于Wi-Fi（IEEE802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G以及以后的任何其他无线协议。计算设备1100可以包括多个通信芯片1106。例如，第一通信芯片1106可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信并且第二通信芯片1106可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他之类的较长程无线通信。
计算设备1100的处理器1104包括封装在处理器1104内的集成电路管芯。处理器1104的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实现构建的自对准栅极端盖（SAGE）结构。术语“处理器”可以是指任何设备或设备的部分，所述设备或设备的部分处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以被存储在寄存器和/或存储器中的其他电子数据。
通信芯片1106还包括封装在通信芯片1106内的集成电路管芯。通信芯片1106的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实现构建的自对准栅极端盖（SAGE）结构。
在另外的实现中，容纳在计算设备1100内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本公开的实施例的实现构建的自对准栅极端盖（SAGE）结构。
在各种实现中，计算设备1100可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实现中，计算设备1100可以是处理数据的任何其他电子设备。
图12图示了包括本公开的一个或多个实施例的插入器1200。插入器1200是用于将第一衬底1202桥接至第二衬底1204的介入衬底。第一衬底1202可以是例如集成电路管芯。第二衬底1204可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，插入器1200的目的是将连接扩展到更宽的间距或将连接重新路由至不同的连接。例如，插入器1200可以将集成电路管芯耦合到球栅阵列（BGA）1206，所述球栅阵列（BGA）1206可以随后被耦合到第二衬底1204。在一些实施例中，将第一和第二衬底1202/1204附接到插入器1200的相对侧。在其他实施例中，将第一和第二衬底1202/1204附接到插入器1200的相同侧。并且在另外的实施例中，通过插入器1200互连三个或更多衬底。
插入器1200可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实现中，插入器可以由替代的刚性或柔性材料形成，所述材料可以包括以上描述的供在半导体衬底中使用的相同材料，诸如硅、锗和其他III-V族或IV族材料。
插入器可以包括金属互连1208和通孔1210，包括但不限于硅通孔（TSV）1212。插入器1200可以进一步包括嵌入式器件1214，包括无源和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。还可以在插入器1200上形成更加复杂的器件，诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文中公开的装置或工艺可以在插入器1200的制造中使用或在插入器1200中包括的部件的制造中使用。
因此，本公开的实施例包括具有全环栅器件的自对准栅极端盖（SAGE）架构，以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。
本申请提供了如下的技术方案：
1. 一种集成电路结构，包括：
半导体鳍片，其在衬底上方并且具有在第一方向上的长度；
在半导体鳍片上方的纳米线；
在纳米线和半导体鳍片上方的栅极结构，栅极结构具有与第二方向上的第二端相对的第一端，所述第二方向垂直于第一方向；以及
一对栅极端盖隔离结构，其中该对栅极端盖隔离结构中的第一个与半导体鳍片的第一侧等距间隔开，同时该对栅极端盖隔离结构中的第二个与半导体鳍片的第二侧间隔开，其中，该对栅极端盖隔离结构中的第一个直接邻近于栅极结构的第一端，并且该对栅极端盖隔离结构中的第二个直接邻近于栅极结构的第二端。
2. 根据技术方案1所述的集成电路结构，进一步包括：
在栅极结构的任一侧上，邻近纳米线和半导体鳍片的源极和漏极区域；以及
在源极区域上方的第一沟槽触点和在漏极区域上方的第二沟槽触点。
3. 根据技术方案1所述的集成电路结构，进一步包括：
第二半导体鳍片，其在衬底上方并且具有在第一方向上的长度，第二半导体鳍片与第一半导体鳍片间隔开；
在第二半导体鳍片上方的第二纳米线；
在第二纳米线和第二半导体鳍片上方的第二栅极结构，第二栅极结构具有在第二方向上与第二端相对的第一端，其中，该对栅极端盖隔离结构中的第二个直接邻近于第二栅极结构的第一端；以及
第三栅极端盖隔离结构，其直接邻近于第二栅极结构的第二端，其中，第三栅极端盖隔离结构和该对栅极端盖隔离结构中的第二个以第二半导体鳍片为中心。
4. 根据技术方案3所述的集成电路结构，进一步包括：
局部互连，其在第一和第二栅极结构上方并电耦合第一和第二栅极结构。
5. 根据技术方案3所述的集成电路结构，其中，第二纳米线比纳米线宽。
6. 根据技术方案1所述的集成电路结构，其中，栅极结构包括高k栅极电介质层和金属栅电极。
7. 根据技术方案1所述的集成电路结构，其中，该对栅极端盖隔离结构包括从由以下各项组成的组选择的材料：氧化硅、氮化硅、碳化硅及其组合。
8. 根据技术方案1所述的集成电路结构，其中，该对栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
9. 根据技术方案1所述的集成电路结构，其中，该对栅极端盖隔离结构中的至少一个包括位于其中的中心的垂直接缝。
10. 一种集成电路结构，包括：
第一鳍片，其沿第一方向具有最长尺寸；
在第一鳍片上方的第一纳米线；
第二鳍片，其沿第一方向具有最长尺寸；
在第二鳍片上方的第二纳米线；
在第一纳米线和第一鳍片上方的第一栅极结构，第一栅极结构沿第二方向具有最长尺寸，第二方向垂直于第一方向；
在第二纳米线上方和在第二鳍片上方的第二栅极结构，第二栅极结构沿第二方向具有最长尺寸，第二栅极结构沿第二方向与第一栅极结构不连续，并且第二栅极结构沿第二方向具有面对第一栅极结构的边缘的边缘；以及
栅极端盖隔离结构，其沿第二方向在第一栅极结构的边缘和第二栅极结构的边缘之间并与第一栅极结构的边缘和第二栅极结构的边缘接触，栅极端盖隔离结构具有大于沿第一方向的第一栅极结构和第二栅极结构的长度的沿第一方向的长度。
11. 根据技术方案10所述的集成电路结构，其中，第二纳米线比纳米线宽。
12. 根据技术方案10所述的集成电路结构，其中，栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
13. 根据技术方案10所述的集成电路结构，其中，栅极端盖隔离结构包括位于其中的中心的垂直接缝。
14. 根据技术方案10所述的集成电路结构，进一步包括：
电介质材料，其横向邻近于栅极端盖隔离结构并与栅极端盖隔离结构接触，并且电介质材料具有不同于栅极端盖隔离结构的成分的成分。
15. 根据技术方案10所述的集成电路结构，其中，第一栅极结构包括第一栅极电介质层和第一栅电极，并且其中第二栅极结构包括第二栅极电介质层和第二栅电极。
16. 根据技术方案15所述的集成电路结构，其中，栅极端盖隔离结构与第一栅极结构的栅极电介质层接触，并且与第二栅极结构的栅极电介质层接触。
17. 根据技术方案10所述的集成电路结构，其中，栅极端盖隔离结构具有大于第一栅极结构的高度并且大于第二栅极结构的高度的高度。
18. 根据技术方案17所述的集成电路结构，进一步包括：
局部互连，其在第一栅极结构的一部分上方、在栅极端盖隔离结构的一部分上方以及在第二栅极结构的一部分上方。
19. 根据技术方案18所述的集成电路结构，其中，局部互连将第一栅极结构电耦合到第二栅极结构。
20. 根据技术方案19所述的集成电路结构，进一步包括：
栅极触点，其在第一栅极结构上方的局部互连的一部分上，但不在第二栅极结构上方的局部互连的一部分上。
21. 一种集成电路结构，包括：
第一半导体鳍片和纳米线对，其具有沿第一半导体鳍片和纳米线对的长度的切口；
第二半导体鳍片和纳米线对，其具有沿第二半导体鳍片和纳米线对的长度的切口；以及
在第一半导体鳍片和纳米线对与第二半导体鳍片和纳米线对之间的栅极端盖隔离结构，栅极端盖隔离结构沿第一和第二半导体鳍片和纳米线对的长度具有基本上均匀的宽度。
22. 根据技术方案21所述的集成电路结构，其中，栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
23. 根据技术方案21所述的集成电路结构，其中，栅极端盖隔离结构包括位于栅极端盖隔离结构中的中心的垂直接缝。
本公开的实施例的所说明的实现的以上描述，包括在摘要中描述的内容，不旨在是穷尽的或将本公开限制到所公开的确切形式。尽管出于说明的目的而在本文中描述本公开的具体实现及示例，但是各种等同修改在本公开的范围内是可能的，如相关领域中的技术人员将认识到的那样。
鉴于以上详细描述，可以对本公开做出这些修改。在以下权利要求中使用的术语不应当被解释成将本公开限制到说明书和权利要求中公开的具体实现。而是，本公开的范围要完全由以下权利要求来确定，所述权利要求要根据权利要求阐释的既定原则来解释。
示例实施例1：一种集成电路结构，包括：半导体鳍片，其在衬底上方并且具有在第一方向上的长度。纳米线在半导体鳍片上方。栅极结构在纳米线和半导体鳍片上方，栅极结构具有与第二方向上的第二端相对的第一端，所述第二方向垂直于第一方向。包括一对栅极端盖隔离结构，其中该对栅极端盖隔离结构中的第一个与半导体鳍片的第一侧等距间隔开，同时该对栅极端盖隔离结构中的第二个与半导体鳍片的第二侧间隔开。该对栅极端盖隔离结构中的第一个直接邻近于栅极结构的第一端，并且该对栅极端盖隔离结构中的第二个直接邻近于栅极结构的第二端。
示例实施例2：示例实施例1的集成电路结构，进一步包括：在栅极结构的任一侧上，邻近纳米线和半导体鳍片的源极和漏极区域，并且进一步包括在源极区域上方的第一沟槽触点和在漏极区域上方的第二沟槽触点。
示例实施例3：示例实施例1或2的集成电路结构，进一步包括：第二半导体鳍片，其在衬底上方并且具有在第一方向上的长度，第二半导体鳍片与第一半导体鳍片间隔开；在第二半导体鳍片上方的第二纳米线；在第二纳米线和第二半导体鳍片上方的第二栅极结构，第二栅极结构具有在第二方向上与第二端相对的第一端，其中，该对栅极端盖隔离结构中的第二个直接邻近于第二栅极结构的第一端。集成电路结构进一步包括第三栅极端盖隔离结构，其直接邻近于第二栅极结构的第二端，其中，第三栅极端盖隔离结构和该对栅极端盖隔离结构中的第二个以第二半导体鳍片为中心。
示例实施例4：示例实施例3的集成电路结构，进一步包括局部互连，所述局部互连在第一和第二栅极结构上方并电耦合第一和第二栅极结构。
示例实施例5：示例实施例3或4的集成电路结构，其中，第二纳米线比纳米线宽。
示例实施例6：示例实施例1、2、3、4或5的集成电路结构，其中，栅极结构包括高k栅极电介质层和金属栅电极。
示例实施例7：示例实施例1、2、3、4、5或6的集成电路结构，其中，该对栅极端盖隔离结构包括从由以下各项组成的组选择的材料：氧化硅、氮化硅、碳化硅及其组合。
示例实施例8：示例实施例1、2、3、4、5、6或7的集成电路结构，其中，该对栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
示例实施例9：示例实施例1、2、3、4、5、6、7或8的集成电路结构，其中，该对栅极端盖隔离结构中的至少一个包括位于其中的中心的垂直接缝。
示例实施例10：一种集成电路结构，包括：第一鳍片，其沿第一方向具有最长尺寸。第一纳米线在第一鳍片上方。具有最长尺寸的第二鳍片是沿第一方向。第二纳米线在第二鳍片上方。第一栅极结构在第一纳米线和第一鳍片上方，第一栅极结构沿第二方向具有最长尺寸，第二方向垂直于第一方向。第二栅极结构在第二纳米线上方并且在第二鳍片上方，第二栅极结构沿第二方向具有最长尺寸，第二栅极结构沿第二方向与第一栅极结构不连续，并且第二栅极结构沿第二方向具有面对第一栅极结构的边缘的边缘。栅极端盖隔离结构沿第二方向在第一栅极结构的边缘和第二栅极结构的边缘之间并与第一栅极结构的边缘和第二栅极结构的边缘接触，栅极端盖隔离结构具有大于沿第一方向的第一栅极结构和第二栅极结构的长度的沿第一方向的长度。
示例实施例11：示例实施例10的集成电路结构，其中，第二纳米线比纳米线宽。
示例实施例12：示例实施例10或11的集成电路结构，其中，栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
示例实施例13：示例实施例10、11或12的集成电路结构，其中，栅极端盖隔离结构包括位于其中的中心的垂直接缝。
示例实施例14：示例实施例10、11、12或13的集成电路结构，进一步包括：电介质材料，其横向邻近于栅极端盖隔离结构并与栅极端盖隔离结构接触，并且电介质材料具有不同于栅极端盖隔离结构的成分的成分。
示例实施例15：示例实施例10、11、12、13或14的集成电路结构，其中，第一栅极结构包括第一栅极电介质层和第一栅电极，并且其中第二栅极结构包括第二栅极电介质层和第二栅电极。
示例实施例16：示例实施例15的集成电路结构，其中，栅极端盖隔离结构与第一栅极结构的栅极电介质层接触，并且与第二栅极结构的栅极电介质层接触。
示例实施例17：示例实施例10、11、12、13、14、15或16的集成电路结构，其中，栅极端盖隔离结构具有大于第一栅极结构的高度并且大于第二栅极结构的高度的高度。
示例实施例18：示例实施例17的集成电路结构，进一步包括：局部互连，其在第一栅极结构的一部分上方、在栅极端盖隔离结构的一部分上方以及在第二栅极结构的一部分上方。
示例实施例19：示例实施例18的集成电路结构，其中，局部互连将第一栅极结构电耦合到第二栅极结构。
示例实施例20：示例实施例19的集成电路结构，进一步包括：栅极触点，其在第一栅极结构上方的局部互连的一部分上，但不在第二栅极结构上方的局部互连的一部分上。
示例实施例21：一种集成电路结构，包括：第一半导体鳍片和纳米线对，其具有沿第一半导体鳍片和纳米线对的长度的切口；第二半导体鳍片和纳米线对，其具有沿第二半导体鳍片和纳米线对的长度的切口；以及在第一半导体鳍片和纳米线对与第二半导体鳍片和纳米线对之间的栅极端盖隔离结构。栅极端盖隔离结构沿第一和第二半导体鳍片和纳米线对的长度具有基本上均匀的宽度。
示例实施例22：示例实施例21的集成电路结构，其中，栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
示例实施例23：示例实施例21或22的集成电路结构，其中，栅极端盖隔离结构包括位于栅极端盖隔离结构中的中心的垂直接缝。

Claims (23)

1.一种集成电路结构，包括：
半导体鳍片，其在衬底上方并且具有在第一方向上的长度；
在半导体鳍片上方的纳米线；
在纳米线和半导体鳍片上方的栅极结构，栅极结构具有与第二方向上的第二端相对的第一端，所述第二方向垂直于第一方向；以及
一对栅极端盖隔离结构，其中该对栅极端盖隔离结构中的第一个与半导体鳍片的第一侧等距间隔开，同时该对栅极端盖隔离结构中的第二个与半导体鳍片的第二侧间隔开，其中，该对栅极端盖隔离结构中的第一个直接邻近于栅极结构的第一端，并且该对栅极端盖隔离结构中的第二个直接邻近于栅极结构的第二端。
2.根据权利要求1所述的集成电路结构，进一步包括：
在栅极结构的任一侧上，邻近纳米线和半导体鳍片的源极和漏极区域；以及
在源极区域上方的第一沟槽触点和在漏极区域上方的第二沟槽触点。
3.根据权利要求1或2所述的集成电路结构，进一步包括：
第二半导体鳍片，其在衬底上方并且具有在第一方向上的长度，第二半导体鳍片与第一半导体鳍片间隔开；
在第二半导体鳍片上方的第二纳米线；
在第二纳米线和第二半导体鳍片上方的第二栅极结构，第二栅极结构具有在第二方向上与第二端相对的第一端，其中，该对栅极端盖隔离结构中的第二个直接邻近于第二栅极结构的第一端；以及
第三栅极端盖隔离结构，其直接邻近于第二栅极结构的第二端，其中，第三栅极端盖隔离结构和该对栅极端盖隔离结构中的第二个以第二半导体鳍片为中心。
4.根据权利要求3所述的集成电路结构，进一步包括：
局部互连，其在第一和第二栅极结构上方并电耦合第一和第二栅极结构。
5.根据权利要求3所述的集成电路结构，其中，第二纳米线比纳米线宽。
6.根据权利要求1或2所述的集成电路结构，其中，栅极结构包括高k栅极电介质层和金属栅电极。
7.根据权利要求1或2所述的集成电路结构，其中，该对栅极端盖隔离结构包括从由以下各项组成的组选择的材料：氧化硅、氮化硅、碳化硅及其组合。
8.根据权利要求1或2所述的集成电路结构，其中，该对栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
9.根据权利要求1或2所述的集成电路结构，其中，该对栅极端盖隔离结构中的至少一个包括位于其中的中心的垂直接缝。
10.一种集成电路结构，包括：
第一鳍片，其沿第一方向具有最长尺寸；
在第一鳍片上方的第一纳米线；
第二鳍片，其沿第一方向具有最长尺寸；
在第二鳍片上方的第二纳米线；
在第一纳米线和第一鳍片上方的第一栅极结构，第一栅极结构沿第二方向具有最长尺寸，第二方向垂直于第一方向；
在第二纳米线上方和在第二鳍片上方的第二栅极结构，第二栅极结构沿第二方向具有最长尺寸，第二栅极结构沿第二方向与第一栅极结构不连续，并且第二栅极结构沿第二方向具有面对第一栅极结构的边缘的边缘；以及
栅极端盖隔离结构，其沿第二方向在第一栅极结构的边缘和第二栅极结构的边缘之间并与第一栅极结构的边缘和第二栅极结构的边缘接触，栅极端盖隔离结构具有大于沿第一方向的第一栅极结构和第二栅极结构的长度的沿第一方向的长度。
11.根据权利要求10所述的集成电路结构，其中，第二纳米线比纳米线宽。
12.根据权利要求10或11所述的集成电路结构，其中，栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
13.根据权利要求10或11所述的集成电路结构，其中，栅极端盖隔离结构包括位于其中的中心的垂直接缝。
14.根据权利要求10或11所述的集成电路结构，进一步包括：
电介质材料，其横向邻近于栅极端盖隔离结构并与栅极端盖隔离结构接触，并且电介质材料具有不同于栅极端盖隔离结构的成分的成分。
15.根据权利要求10或11所述的集成电路结构，其中，第一栅极结构包括第一栅极电介质层和第一栅电极，并且其中第二栅极结构包括第二栅极电介质层和第二栅电极。
16.根据权利要求15所述的集成电路结构，其中，栅极端盖隔离结构与第一栅极结构的栅极电介质层接触，并且与第二栅极结构的栅极电介质层接触。
17.根据权利要求10或11所述的集成电路结构，其中，栅极端盖隔离结构具有大于第一栅极结构的高度并且大于第二栅极结构的高度的高度。
18.根据权利要求17所述的集成电路结构，进一步包括：
局部互连，其在第一栅极结构的一部分上方、在栅极端盖隔离结构的一部分上方以及在第二栅极结构的一部分上方。
19.根据权利要求18所述的集成电路结构，其中，局部互连将第一栅极结构电耦合到第二栅极结构。
20.根据权利要求19所述的集成电路结构，进一步包括：
栅极触点，其在第一栅极结构上方的局部互连的一部分上，但不在第二栅极结构上方的局部互连的一部分上。
21.一种集成电路结构，包括：
第一半导体鳍片和纳米线对，其具有沿第一半导体鳍片和纳米线对的长度的切口；
第二半导体鳍片和纳米线对，其具有沿第二半导体鳍片和纳米线对的长度的切口；以及
在第一半导体鳍片和纳米线对与第二半导体鳍片和纳米线对之间的栅极端盖隔离结构，栅极端盖隔离结构沿第一和第二半导体鳍片和纳米线对的长度具有基本上均匀的宽度。
22.根据权利要求21所述的集成电路结构，其中，栅极端盖隔离结构包括下电介质部分和在下电介质部分上的电介质盖。
23.根据权利要求21或22所述的集成电路结构，其中，栅极端盖隔离结构包括位于栅极端盖隔离结构中的中心的垂直接缝。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113690313A (zh) * 2020-05-18 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN115939216A (zh) * 2023-02-15 2023-04-07 广东仁懋电子有限公司 一种场效应晶体管及制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233152B2 (en) * 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
US11276691B2 (en) * 2018-09-18 2022-03-15 Intel Corporation Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
US11869889B2 (en) * 2019-09-23 2024-01-09 Intel Corporation Self-aligned gate endcap (SAGE) architectures without fin end gap
US11094782B1 (en) 2020-02-19 2021-08-17 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures
US11328963B2 (en) * 2020-02-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11637042B2 (en) 2020-04-30 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate for multigate device
US20220093589A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having adjacent island structures
US11355640B1 (en) 2020-11-16 2022-06-07 Samsung Electronics Co., Ltd. Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same
KR20220073269A (ko) 2020-11-26 2022-06-03 삼성전자주식회사 집적회로 소자
US20220399231A1 (en) 2021-06-15 2022-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with dielectric feature and method for manufacturing the same
US20230071699A1 (en) * 2021-09-09 2023-03-09 Intel Corporation Gate end cap and boundary placement in transistor structures for n-metal oxide semiconductor (n-mos) performance tuning

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101631778B1 (ko) 2011-12-23 2016-06-24 인텔 코포레이션 랩-어라운드 컨택트들을 가진 나노와이어 구조들
US8735869B2 (en) 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
KR102069609B1 (ko) 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP3235009A4 (en) 2014-12-19 2018-07-25 INTEL Corporation Selective deposition utilizing sacrificial blocking layers for semiconductor devices
CN107924943B (zh) 2015-06-17 2021-04-13 英特尔公司 用于半导体器件的面积缩放的竖直集成方案和电路元件架构
US9786563B2 (en) * 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
EP3244447A1 (en) * 2016-05-11 2017-11-15 IMEC vzw Method for forming a gate structure and a semiconductor device
US9640636B1 (en) 2016-06-02 2017-05-02 Globalfoundries Inc. Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device
WO2018063259A1 (en) 2016-09-29 2018-04-05 Intel Corporation Metal resistor and self-aligned gate edge (sage) architecture having a metal resistor
US10950606B2 (en) 2016-09-30 2021-03-16 Intel Corporation Dual fin endcap for self-aligned gate edge (SAGE) architectures
US10002939B1 (en) * 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US11233152B2 (en) * 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113690313A (zh) * 2020-05-18 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN115939216A (zh) * 2023-02-15 2023-04-07 广东仁懋电子有限公司 一种场效应晶体管及制备方法

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