TW202015047A - 記憶體裝置與用於電阻式記憶胞陣列的電壓補償控制器及電壓補償方法 - Google Patents

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Abstract

本發明實施例描述一種記憶體裝置，包含電阻式記憶胞陣列，所述電阻式記憶胞陣列具有連接至電阻式記憶胞陣列的多個字元線。電壓補償控制器配置成判定待施加於多個字元線中的選定字元線的字元線電壓。字元線驅動器配置成將所判定的字元線電壓施加於選定字元線。

Description

電阻式隨機存取記憶體電壓補償
積體電路（integrated circuit，IC）記憶體裝置包含電阻式記憶體，如電阻式隨機存取記憶體（resistive random-access memory，RRAM）、磁阻式隨機存取記憶體（magnetoresistive random-access memory，MRAM）、相變式隨機存取記憶體（phase-change random-access memory，PCRAM）等。舉例而言，RRAM是一種包含RRAM胞元陣列的記憶體結構，每個胞元使用電阻值儲存資料位元，而非使用電荷儲存資料位元。特定言之，每個RRAM胞元包含電阻性材料層（resistive material layer），其電阻可經調節以表示邏輯「0」或邏輯「1」。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下描述組件以及佈置的具體實例以簡化本揭露內容。當然，這些組件以及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或上可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。這種重複是出於簡單性及清晰性目的，且本身不指示所論述的各種實施例及/或配置之間的關係。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語描述如圖式中所繪示的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述詞可同樣相應地進行解譯。
在一些積體電路（IC）記憶體裝置中（諸如在電阻式隨機存取記憶體（RRAM）中），讀取/寫入操作期間的位元線（bit-line，BL）/源極線（source-line，SL）電流根據記憶胞沿BL/SL的位置而發生變化。BL/SL電流亦可能隨溫度發生變化。對於讀取/寫入操作，當前尚無在空間/時間上高效的方法可補償此些電流變化。此些電流變化可能潛在地引起資料可靠性問題的。
在一些實施例中，電阻式記憶體電路包括具有多個胞元的電阻式記憶陣列。字元線驅動器配置成將第一讀取/寫入電壓施加於字元線，所述字元線耦合至包括選定電阻式記憶胞的一列電阻式記憶胞。輸入輸出區塊（I/O區塊）內的位元線（bit line，BL）/源極線（source line，SL）驅動器配置成將第二讀取/寫入電壓施加於耦合至選定電阻式記憶胞的位元線。電壓補償控制器操作性地連接至字元線驅動器，且配置成判定將施加於選定字元線的第一讀取/寫入電壓。藉由基於選定字元線的位置（例如選定字元線距I/O區塊的距離）調節施加於選定字元線的字元線電壓，可減少BL/SL電流的變化。基於溫度進一步調節施加於選定字元線的字元線電壓亦可緩和在較高溫度下由於電晶體溫度影響及寄生電阻所致的讀取裕度（read margin）降低。
圖1是根據本揭露的某些態樣大體上繪示的電壓補償控制器100的實例的方塊圖，電壓補償控制器100操作性地耦合至電阻式記憶胞151陣列150的字元線驅動器。陣列150中的電阻式記憶胞151中的每一者包含具有一層高介電常數（高k）介電材料的電阻元件166，佈置於設置在後段製程（back-end-of-the-line，BEOL）金屬化堆疊內的導電電極之間。電阻式記憶體裝置配置成基於電阻狀態之間的可逆切換而操作。這種可逆切換可藉由選擇性地形成穿過高k介電材料層的導電絲（conductive filament）而實現。舉例而言，可藉由跨導電電極施加電壓以形成延伸穿過高k介電材料層的導電絲來使得通常為絕緣的高k介電材料層導電。具有第一電阻狀態（例如是高電阻狀態）的電阻式記憶胞對應於第一資料值（例如是邏輯「0」），而具有第二電阻狀態（例如是低電阻狀態）的電阻式記憶胞對應於第二資料值（例如是邏輯「1」）。
圖1所繪示的陣列150包含多個電阻式記憶胞151。以簡單起見，圖1中僅示出三個電阻式記憶胞151。一般電阻式記憶陣列將包含更多電阻式記憶胞。電阻式記憶胞151以列及/或行佈置於陣列150內。在陣列150中的一列電阻式記憶胞151可操作地耦合至一字元線（word line，WL）162，且在陣列150中的一行電阻式記憶胞151可操作地耦合至一位元線（bit line，BL）156及一源極線（source line，SL）158。多個電阻式記憶胞151分別相關連於由字元線162與位元線156的交叉點界定的位址。
電阻式記憶胞151中的每一者包含電阻式記憶體元件（電阻元件）166及存取電晶體164。電阻式記憶體元件166具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態。電阻狀態指示儲存於電阻式記憶體元件（電阻元件）166內的資料值（例如，邏輯「1」或邏輯「0」）。電阻式記憶體元件（電阻元件）166具有耦合至位元線156的第一端及耦合至存取電晶體164的第二端。存取電晶體164具有耦合至字元線162的閘極、耦合至源極線158的源極及耦合至電阻式記憶體元件（電阻元件）166第二端的汲極。
陣列150配置成自多個電阻式記憶胞151讀取資料及/或將資料寫入至多個電阻式記憶胞151。諸如字元線電壓VWL 的字元線訊號是根據接收的字元線位址而施加於字元線162中的一者，且位元線/源極線訊號施加於適當位元線156及源極線158。藉由將訊號選擇性地施加於字元線162、位元線156及源極線158，可對多個電阻式記憶胞151中的選定者進行形成操作（forming）、設定操作（set）、重設操作（reset）及讀取操作（read）。舉例而言，為自電阻式記憶胞151讀取資料，將字元線電壓VWL 施加於字元線162，且將BL電壓VBL /SL電壓VSL 施加於位元線156及源極線158。所施加的訊號使感測放大器接收具有一值的訊號，所述值取決於電阻式記憶胞151的資料狀態。在一些實施例中，陣列150可包含多個位元線156、源極線158及字元線162。舉例而言，多個位元線156及源極線158可排列成將BL電壓/SL電壓施加於排列成行的多個電阻式記憶胞151，且字元線電壓VWL 可施加於多個字元線162以存取每一行中的多個電阻式記憶胞151。
在一些實施例中，陣列150更包含字元線驅動器152a、字元線驅動器152b（統稱為字元線驅動器152）及至少一個輸入輸出（input/output，I/O）控制區塊154。I/O控制區塊154在讀取-寫入操作期間將BL電壓VBL /SL電壓VSL 施加於位元線156及源極線158。在一些實施例中，I/O控制區塊154包含：用於多工（multiplexing）與編碼（encoding）以及解多工（demultiplexing）與解碼（decoding）待寫入至陣列150/電阻式記憶胞151或自陣列150/電阻式記憶胞151讀取的資料的電路系統；以及用於對供讀取-寫入操作用的位元線156及源極線158預先充電的電路系統。在一些實施例中，I/O控制區塊154包含用於放大自位元線156及源極線158接收或施加至位元線156及源極線158的讀取-寫入訊號的電路系統。一般而言，I/O控制區塊154包含控制用於在陣列150或電阻式記憶胞151上執行的所有設定（SET）、重設（RESET）、及讀取（READ）操作的位元線156及源極線158電壓所需的電路系統。
施加於存取電晶體164的閘極的電壓可用於控制流經電阻元件166的電流，因此可用於補償位元線電流的變化。此位元線電流的變化是由於用於更接近I/O控制區塊154的胞元有較高源極線電壓之現象所致。用於更接近I/O控制區塊154的胞元有較高源極線電壓之現象可由例如來自電阻式記憶胞151陣列150中其他元件的寄生電阻及存取電晶體164中的電流變化引起。在存取電晶體164中的電流變化可由源於例如MOSFET的體效應（body effect）的溫度變化及臨限電壓變化引起。流經電阻元件166的電流的變化可降低讀取資料/將資料寫入至電阻元件166的可靠性。電壓補償控制器100可配置成判定將施加於存取電晶體164的閘極的字元線電壓VWL 。此字元線電壓VWL 能補償位元線電流變化，且提高對電阻元件166的讀取/寫入操作的可靠性。
圖2是根據本揭露的某些態樣大體上繪示的電壓補償控制器100的另一實例的方塊圖，電壓補償控制器100操作性地耦合至電阻式記憶胞151的陣列150的字元線驅動器。在所示實例中，電壓補償控制器100包含位置補償模組110。位置補償模組110可配置成基於選定字元線162的相對於I/O控制區塊154的BL電壓VBL /SL電壓VSL 端子的位置判定字元線電壓。舉例而言，位置補償模組110可基於連接至列160中的記憶胞的字元線162距離I/O控制區塊154的距離判定字元線性電壓。對於位置上更遠離I/O控制區塊154的BL電壓VBL /SL電壓VSL 端子的字元線，位元線及源極線電壓降低。舉例而言，若電阻式記憶胞151的陣列150含有1024列的記憶胞，且假定列1023最接近I/O控制區塊154且列0最遠離I/O控制區塊154，則列1023（更接近BL電壓VBL /SL電壓VSL 端子）的位元線電壓及源極線電壓將高於列0（更遠離BL電壓VBL /SL電壓VSL 端子）的位元線電壓及源極線電壓。更接近I/O控制區塊154的列的電壓提高導致更接近I/O控制區塊154的列中的電阻式記憶胞的電流降低。位置補償模組110隨後可藉由判定選定字元線的位置，例如藉由接收選定列的字元線位址，及基於距選定列內的選定記憶胞至的I/O控制區塊的BL電壓VBL /SL電壓VSL 端子的距離判定字元線電壓來補償這種影響。下文將參照圖5至圖6進一步描述諸如可用於位置補償模組110的基於選定字元線的位置的例示性字元線電壓補償方案的細節。
圖3是根據本揭露的某些態樣大體上繪示的電壓補償控制器100的另一實例的方塊圖，電壓補償控制器100操作性地耦合至電阻式記憶胞151的陣列150的字元線驅動器。在所示實例中，電壓補償控制器100包含溫度補償模組120。溫度補償模組120可配置成基於電阻式記憶胞151的陣列150的溫度判定字元線電壓。舉例而言，溫度補償模組120可基於電阻式記憶胞151的陣列150的溫度判定字元線電壓。電阻式記憶胞陣列的多個電子元件（包含存取電晶體）的電阻取決於溫度。一般而言，電阻式記憶胞陣列的寄生電阻隨溫度增大。另外，存取電晶體（例如用作存取電晶體的MOSFET）的電阻亦隨溫度升高而增大。電阻式記憶胞151的讀取裕度取決於胞元的電阻元件166在低電阻狀態及高電阻狀態下的讀取電流之間的差值。舉例而言，電阻式記憶胞151的讀取裕度取決於在高電阻狀態或低電阻狀態下流經電阻元件166的讀取電流之間的差值。溫度補償模組120隨後可判定電阻式記憶胞陣列的溫度，並基於溫度判定字元線電壓。下文將參照圖7至圖9進一步描述諸如可用於溫度補償模組120的基於陣列150或電阻式記憶胞151的溫度的例示性字元線電壓補償方案的細節。
圖4是根據本揭露的某些態樣大體上繪示的電壓補償控制器100的另一實例的方塊圖，電壓補償控制器100操作性地耦合至電阻式記憶胞151的陣列150的字元線驅動器。在所示實例中，電壓補償控制器100包含位置補償模組110及溫度補償模組120二者。在所示實例中，將施加於選定字元線的字元線電壓的判定可包含獨立地基於選定字元線的位置及電阻式記憶胞陣列的溫度二者判定字元線電壓。因而，可組合由如參照圖2所繪示及描述的位置補償模組110及如參照圖3所繪示及描述的溫度補償模組120二者所判定的字元線電壓，使得電壓補償控制器100判定將施加於電阻式記憶胞陣列的選定字元線並充分補償位置及溫度變化的總字元線電壓。下文將參照圖10進一步描述基於位置補償模組110及溫度補償模組120兩者的組合的示例性字元線電壓補償方案的細節。
圖5繪示位置補償方案實例的一些態樣的電路圖。在所示實例中，電阻式記憶胞陣列的一行包含1024個記憶胞，每個記憶胞對應於陣列的一列且連接至1024條字元線（字元線WL0至字元線WL1023）中的一者。如上所述，對於位置上更遠離BL電壓VBL /SL電壓VSL 端子的字元線，位元線及源極線電壓降低。允許穿過記憶胞的存取電晶體的電流取決於施加於電晶體的閘極及源極的電壓之間的差值的倒數。另外，由於體效應所致，存取電晶體的臨限電壓隨施加於電晶體源極的電壓而升高。因此，允許穿過存取電晶體的電流與下式成比例：
Figure 02_image001
其中VWL 為施加於存取電晶體的閘極的字元線電壓，VSL 為存取電晶體源極處的源極線電壓，且VTH 為存取電晶體的臨限電壓且亦如所示為VSL 的函數。因此，較高源極線電壓對應到較低的允許穿過存取電晶體的電流。舉例而言，若選擇對應於字元線位址1023（例如，最接近位元線源）的字元線162以用於施加用於讀取/寫入存取電阻式記憶體元件164的字元線電壓，則允許穿過存取電晶體162的讀取/寫入電流會由於字元線162之SL電壓VSL 較高而低於允許穿過如下存取電晶體的對應讀取/寫入電流：所述存取電晶體連接至對應於字元線位址0（例如，最遠離位元線源極）的字元線。
為補償在讀取/寫入電流的變化，可調節施加至字元線162的電壓。在一些實施例中，可個別地判定或調節施加於電阻式記憶胞陣列中每一個別列中的字元線的電壓。或者，在其他實施例中，多列胞元可分組成使得能夠以一組（多數列）為單位而進行字元線電壓調節。換言之，字元線可基於其相對於位元線源的位置而分成多組。在所示實施例中，BL電壓VBL /SL電壓VSL 端子位於I/O控制區塊154內並連接至電阻式記憶胞151陣列150的位元線156及源極線158。在所示實例中，1024條字元線分成對應於與區段1相關聯的字元線位址WL0至字元線位址WL255、與區段2相關聯的字元線位址WL256至字元線位址WL511、與區段3相關聯的字元線位址WL512至字元線位址WL767及與區段4相關聯的字元線位址WL768至字元線位址WL1023的4組字元線。因而，僅使用四個字元線電壓調節位準而非1024個位準補償位置變化，從而簡化判定補償調節所需的補償電路。所示實施例使用兩位元識別符（two-bit identifier），以自四個區段當中進行選擇。
圖6A是繪示圖2中所示的位置補償模組110的實例的電路圖，所述位置補償模組110配置成基於陣列150中的選定字元線162的位置產生輸出至所述選定字元線的字元線電壓VWL 。在所示實例中，位置補償模組110包括兩步推挽式運算放大器（two-stage push-pull operational amplifier，OP Amp）502、電阻器梯（resistor ladder）520、開關G1-G4、可調電阻器RL及開關M1-M2。電阻器梯520包含電阻器522、電阻器524、電阻器526及電阻器528，所有電阻器具有相同電阻值Rs。所示閉環佈置產生由箭頭530指示之恆定電流源I藉由。OP amp 502具有一個接收電壓V0的輸入端，所述電壓在電阻器梯520與可調電阻器RL的接面處產生。OP amp 502的第二輸入端接收字元線參考電壓VREF_VWL 。在所示實例中，電壓位準V0約等於電壓位準VREF_VWL 。輸出電壓VWL 具有四個電壓位準V1-V4，其中根據下式判定電阻器梯520中鄰近電阻器之間的電壓增量：
　V = I*Rs
其中I為基於電壓V0及電阻值RL的恆定電流源，且Rs為各電阻器Rs的電阻值。
在所示實例中，使用兩位元邏輯（two-bit logic）斷開常閉開關G1-G4而選擇電壓位準。如圖6B中提供的位址表所示，位元9及位元10經添加至字元線位址，從而根據其位置識別字元線的各區段或分組。根據圖6B中所示的位址表，若選擇如圖5中所示的與區段1相關聯的字元線位址，例如字元線162，字元線位址將亦與邏輯值00相關聯，從而打開開關G4，使得字元線電壓VWL 等於電壓位準V1，亦即四個電壓位準V1-V4中的最低者。
圖7A繪示另一字元線電壓補償方案實例的電路圖。圖7A展示圖3中的溫度補償模組120的一個實例，溫度補償模組120配置成基於電阻式記憶胞151陣列150的溫度產生字元線電壓。在所示實例中，溫度補償模組120包含解碼器702、比較器704及比較器706以及開關G1-G3。解碼器702配置成自最高電壓Vmax、最低電壓Vmin及與絕對溫度成比例的電壓Vptat當中輸出電壓VREF_VWL 。輸出電壓VREF_VWL 可能作為字元線電壓VWL 輸出，或亦可用作輸入端參考電壓VREF_VWL 以供用於基於選定字元線的位置進一步進行字元線電壓補償，諸如圖6A中的VREF_VWL 。
如上所述，由於電阻式記憶胞陣列的溫度升高所致的位元線電流變化可能導致電阻式記憶胞151的讀取裕度的降低，從而可能導致資料可靠性降低。讀取電流與讀取操作期間由位元/源極線施加之讀取電壓除以讀取電路的電阻率成比例。讀取電路的電阻率的主要分量為存取電晶體164在「開啟」狀態下的電阻率、電阻元件166的電阻及電路的寄生電阻。這些分量為串聯的且因此為累加的，且所得讀取電流為Iread方程式：
Figure 02_image003
Figure 02_image005
Figure 02_image007
其中，Rstate 為電阻元件166在高電阻狀態或低電阻狀態下的電阻，Ron 為存取電晶體164的電阻，且Rpar 為讀取電路的寄生電阻。讀取裕度為IHigh -ILow ，其各如上文所示分別對應於在低電阻狀態下具有RLRS 或在高電阻狀態下具有RHRS 的電阻式記憶胞151的電阻元件166。
如自上述方程式可見，高讀取電流與低讀取電流之間的差值隨著存取電晶體的電阻Ron 降低，且貢獻於讀取電路的寄生電阻Rpar 的電子分量隨溫度而增大。這會降低讀取裕度，例如在記憶胞的電阻元件166的高電阻狀態與低電阻狀態之間做出辨別的能力。當電阻Ron 及電阻Rpar 為零時，產生最大讀取裕度。用於使讀取裕度隨著溫度升高而增大的一種方法為提高施加於存取電晶體閘極的字元線電壓，從而減小存取電晶體的電阻Ron 並補償電阻Ron 因電阻式記憶胞陣列的溫度升高所致的增大。產生與記憶陣列溫度成比例，例如隨記憶陣列溫度的相應升高或降低而直接升高或降低的字元線電壓（Vptat），可用於補償由讀取電路溫度變化引起的讀取電流的改變。然而，字元線電壓在低壓側受到限制以確保讀取操作，例如確保字元線電壓大於存取電晶體的臨限電壓所需的最小電壓的限制。在一些實施例中，字元線電壓在高壓側受到存取電晶體操作範圍內的最高電壓的限制。限制高壓側字元線電壓的另一考量為在避免/延遲時間相依閘氧化物崩潰（time-dependent gate oxide breakdown，TDDB）效應對電晶體存取的可靠性所造成的影響。
在圖7B中所示的實例中，字元線電壓Vptat示出為隨溫度線性升高。在溫度T1下，字元線電壓Vptat等於最低電壓Vmin，且在較高溫度T2下，字元線電壓Vptat等於最高電壓Vmax。在所示實例中，字元線電壓Vptat隨溫度線性升高；然而，字元線電壓Vptat可能以多種方式隨溫度升高，舉例而言，按指數律成比例地（exponentially）、對數性地（logarithmically）、二次地（quadratically）或根據任何其他二項式、分步不連續地、以在經驗上判定的數量或由任何其他方式升高。在圖7A的實例中，字元線電壓Vptat與最高電壓Vmax進行比較，得到比較器704的邏輯輸出C2，且字元線電壓Vptat與最低電壓Vmin進行比較，得到比較器706的邏輯輸出C1。若字元線電壓Vptat低於最低電壓Vmin，解碼器702則使用圖7D所示的狀態表打開開關G1，從而選擇最低電壓Vmin作為輸出電壓VREF_VWL 。若字元線電壓Vptat高於最高電壓Vmax，解碼器702則打開開關G3，從而選擇最高電壓Vmax作為輸出電壓VREF_VWL ；且若字元線電壓Vptat高於最低電壓Vmin且低於最高電壓Vmax，解碼器702則打開開關G2，從而選擇字元線電壓Vptat作為輸出電壓VREF_VWL 。圖7C繪示字元線電壓控制模組700之實例的所得隨溫度變化之輸出電壓VREF_VWL 。
圖8及圖9是繪示用於使用帶隙參考（bandgap reference，BGR）電路產生與絕對溫度成比例的電壓Vptat的電壓參考電路800實例、電壓參考電路900實例的電路圖。提供例如電壓Vptat以作為圖7A中所示的比較器704及比較器706的輸入。帶隙電壓參考電路，例如電路802與電路902，是無論溫度是否改變皆輸出固定（恆定）電壓的溫度獨立（voltage independent）電壓參考電路。電壓參考電路800使電晶體及電阻器R與BGR電路802耦合以輸出隨溫度線性變化的電壓Vptat。如圖8中所示，電壓V1及電壓V2由於OP Amp 804而彼此相等，且選擇電阻R1等於電阻R2使得電流I1等於電流I2。使用雙極性電晶體（bipolar junction transistor，BJT）電流公式，I1=I2=Vt*ln(n)/R3，其中電壓Vt與溫度成線性比例且n為電晶體Q1及電晶體Q2的射極面積的比率。電流I3與施加於電晶體806的閘極的電流I2以因數K成比例，得到Vptat=I3*R=(K*I2)*R=K*R*Vt*ln(n)/R3。由於電壓Vt隨溫度線性變化，電壓Vptat亦隨溫度線性變化。
圖9是繪示用於產生電壓Vptat的另一實例電路的電路圖。在所示實例中，電壓參考電路900產生與電壓Vptat成非線性比例的電壓。如圖9中所示，電流I3對應於圖8中的電流I3並隨溫度線性變化。然而，圖9中的電壓Vptat與電流I3及沿其路徑的總電阻的乘積成比例，I3*(Ra+Rb+R(Q3)/Radjust)。電晶體Q3的電阻R(Q3)為非線性的，且其非線性藉由改變Radjust來改變。
圖10是根據本揭露的某些態樣繪示的電壓補償控制器100的另一實例的方塊圖，電壓補償控制器100操作性地耦合至電阻式記憶胞151的陣列150的字元線驅動器152。在所示實例中，電壓補償控制器100基於選定字元線的位置及電阻式記憶胞151陣列150的溫度二者判定字元線電壓VWL 。在所示實施例中，溫度補償模組120的電壓（電壓Vptat）產生器1002接收電阻式記憶胞151陣列150的溫度，且溫度補償模組120輸出訊號（電壓VREF_VWL ）。舉例而言，電壓（電壓Vptat）產生器1002產生如上文關於圖7A中所描述的取決於所接收的陣列150溫度的電壓Vptat，且溫度補償模組120將電壓Vptat與由參考電壓產生器1004提供的最低電壓及最高電壓進行比較並基於比較判定輸出電壓VREF_VWL 。在圖10所示的實例中，電壓VREF_VWL 可與如圖6A中所示的選定字元線的字元線位址一起作為位置補償模組110的輸入。位置補償模組110隨後可基於如上文關於圖6A所描述的選定字元線162的位置判定用於選定字元線162的字元線電壓。
圖11是繪示記憶體裝置1100的實例的方塊圖，示出電壓補償控制器100相對於電阻式記憶胞的一個或多個陣列150a、150b的定位。在所示實例中，電壓補償控制器100位於各陣列或同一電阻式記憶胞陣列150的子陣列150a、150b之間。電壓（電壓Vptat）產生器1002位於緊鄰或接近溫度補償模組120處。在所說明的實例中，溫度補償模組120位於緊鄰或接近位置補償模組110處，但其他定位亦屬於本揭露的範疇。
圖12是一種用於判定字元線電壓的方法1200的流程圖，所述字元線電壓補償選定字元線的溫度及位置。方法1200可例如由電壓補償控制器100（例如圖1至圖4中任一圖中的電壓補償控制器100）執行。
在所示實例中，在操作1202中提供電阻式記憶胞151的陣列150，諸如圖1中所示。如上所指出，陣列150包含位元線156及字元線162。在操作1204中，接收電阻式記憶胞151的陣列150的字元線位址及/或溫度。
在操作1206中，判定字元線電壓。在一些實例中，字元線電壓是選自多個預定義電壓位準。在操作1208中，將選定字元線電壓VWL 施加於電阻式記憶胞151的陣列150的多個字元線162中的選定者。在一些實例中，判定電阻式記憶胞151的陣列150的多個字元線162中的選定者的位置，且基於選定字元線的位置選擇字元線電壓VWL ，諸如圖2中所示。在另外的實施例中，判定電阻式記憶胞151的陣列150的溫度且基於所判定的溫度判定字元線電壓VWL ，諸如圖3中所示。在另外其他實施例中，基於選定字元線的位置及所判定溫度兩者的組合判定字元線電壓VWL ，諸如圖4中所示。
在另外的實施例中，基於距連接至多個位元線156的I/O控制區塊154的位置將電阻式記憶胞151的陣列150劃分成多個預定區段。對應於更遠離I/O控制區塊154的區段的第一預定字元線電壓低於對應於更接近I/O控制區塊154的區段的第二預定字元線電壓。此外，判定電阻式記憶胞151的陣列150的溫度，在第一溫度下判定最低字元線電壓，且在高於第一溫度的第二溫度下判定最高字元線電壓。判定與電阻式記憶胞151的陣列150的溫度成比例地自第一溫度下的最低字元線電壓提高至高於第一溫度的第二溫度下的最高電壓的字元線電壓。
因此所揭露實施例提供對於讀取及寫入裕度的改良。在一個實例中，記憶體裝置包含電阻式記憶胞151的陣列150，陣列150具有連接至電阻式記憶胞151的陣列150的多個字元線162。電壓補償控制器100配置成判定待施加於多個字元線中的選定字元線162的字元線電壓。字元線驅動器152配置成將所判定的字元線電壓施加於選定字元線。
根據其他所揭露的實例，用於電阻式記憶胞陣列的電壓補償控制器100具有輸入端，所述輸入端配置成接收對應於電阻式記憶胞151的陣列150的字元線162的字元線位址。位置補償模組110配置成基於字元線位址相對於電阻式記憶胞陣列150的I/O控制區塊154的位置選擇預定數目個字元線電壓中的一個。溫度補償模組120配置成判定在第一溫度下的最低字元線電壓及高於第一溫度的第二溫度下的最高字元線電壓。輸出端配置成基於位置補償模組110及溫度補償模組120的輸出而輸出字元線電壓。
根據其他所揭露的實例，一種電阻式記憶胞陣列的電壓補償方法包含提供電阻式記憶胞151的陣列150，所述電阻式記憶胞151具有連接至電阻式記憶胞151的陣列150的多個字元線162。接收字元線位址，且判定字元線電壓。判定字元線電壓包含自多個預定義電壓位準中選擇字元線電壓。將選定字元線電壓施加於電阻式記憶胞151的陣列150的多個字元線162中的選定者。
本揭露概述各種實施例，使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應瞭解，其可容易地使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他方法及結構的依據。本領域的技術人員亦應認識到，這些等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及更改。
100:電壓補償控制器 110:位置補償模組 120:溫度補償模組 150、150a、150b:陣列 151:電阻式記憶胞 152、152a、152b:字元線驅動器 154:輸入輸出控制區塊 156:位元線（BL） 158:源極線（SL） 160:列 162:字元線（WL） 164:存取電晶體 166:電阻元件/電阻式記憶體元件 502、804:運算放大器 520:電阻器梯 522、524、526、528:電阻器 530:箭頭 700:字元線電壓控制模組 702:解碼器 704、706:比較器 800、900、802、902:電路 806、Q1、Q2:電晶體 1002:電壓產生器 1004:參考電壓產生器 1100:記憶體裝置 1200:方法 1202、1204、1206、1208:操作 C1、C2:邏輯輸出 G1-G4、M1-M2:開關 I:恆定電流源 Iread:讀取電流 I1、I2、I3:電流 RL:可調電阻器 Ron、Rstate、Rpar、Rs:電阻/電阻值 T1、T2:溫度 V0、V1-V4、Vmax、Vmin、Vptat、VREF_VWL、VWL、VBL、VSL:電壓/電壓位準 WL0-WL1023:字元線
結合隨附圖式閱讀以下具體實施方式時會最佳地理解本揭露的態樣。應注意，根據業界中之標準慣例，各特徵未按比例繪製。事實上，為論述清楚起見，各特徵的尺寸可任意增大或減小。另外，圖式繪示本發明的實施例的實例且並不意欲為限制性的。 圖1是根據一些實施例大體上繪示的電壓補償控制器實例的方塊圖，所述電壓補償控制器操作性地耦合至電阻式記憶胞陣列。 圖2是根據一些實施例大體上繪示的另一電壓補償控制器實例的方塊圖，所述電壓補償控制器操作性地耦合至電阻式記憶胞陣列。 圖3是根據一些實施例大體上繪示的另一電壓補償控制器實例的方塊圖，所述電壓補償控制器操作性地耦合至電阻式記憶胞陣列。 圖4是根據一些實施例大體上繪示的另一電壓補償控制器實例的方塊圖，所述電壓補償控制器操作性地耦合至電阻式記憶胞陣列。 圖5是根據一些實施例繪示的用於電阻式記憶體裝置的位置補償方案實例的電路圖。 圖6A是根據一些實施例繪示的字元線電壓產生器電路實例的電路圖。 圖6B是對應於圖6A的電壓產生器電路的位址表的實例。 圖7A是根據一些實施例繪示的另一字元線電壓補償方案實例的電路圖。 圖7B繪示Vptat隨溫度變化的圖表。 圖7C以最低及最高電壓位準繪示圖7B的圖表。 圖7D是對應於圖7A的電壓產生器電路的位址表的實例。 圖8是根據一些實施例的用於判定Vptat電壓的範例電路。 圖9是根據一些實施例繪示的用於產生與絕對溫度Vptat成比例的電壓的另一範例電路的電路圖。 圖10是根據一些實施例大體上繪示的另一電壓補償控制器實例的方塊圖，所述電壓補償控制器操作性地耦合至電阻式記憶胞陣列。 圖11是根據一些實施例繪示的電壓補償控制器相對於一個或多個電阻式記憶胞陣列的範例配置的方塊圖。 圖12是根據一些實施例的一種用於判定字元線電壓的方法的流程圖，所述字元線電壓補償選定字元線的溫度及位置。
100:電壓補償控制器
150:陣列
151:電阻式記憶胞
152、152a、152b:字元線驅動器
154:輸入輸出控制區塊
156:位元線(BL)
158:源極線(SL)
160:列
162:字元線(WL)
164:存取電晶體
166:電阻元件/電阻式記憶體元件
VBL、VSL、VWL:電壓

Claims (20)

  1. 一種記憶體裝置，包括： 電阻式記憶胞陣列，包括多個電阻式記憶胞； 多個字元線，連接至所述電阻式記憶胞陣列； 電壓補償控制器，配置成判定待施加於所述多個字元線中的選定字元線的字元線電壓；以及 字元線驅動器，配置成將所述判定的字元線電壓施加至所述選定字元線。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述電壓補償控制器配置成基於所述選定字元線判定所述字元線電壓。
  3. 如申請專利範圍第2項所述的記憶體裝置，更包括： 輸入輸出區塊，連接至所述多個電阻式記憶胞，其中所述電壓補償控制器基於所述輸入輸出區塊與所述選定字元線的距離改變所述判定的字元線電壓。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中所述判定的字元線電壓是藉由基於距所述輸入輸出區塊的位置將所述電阻式記憶胞陣列劃分成多個預定區段而自預定數目個字元線電壓選擇的，其中對應於更遠離所述輸入輸出區塊的區段的第一預定字元線電壓低於對應於更接近所述輸入輸出區塊的區段的第二預定字元線電壓。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述電壓補償控制器配置成基於所述電阻式記憶胞陣列的溫度判定所述字元線電壓。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中所述電壓補償控制器配置成判定在第一溫度下的最低字元線電壓及在高於所述第一溫度的第二溫度下的最高字元線電壓。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述電壓補償控制器配置成判定與所述電壓電阻式記憶胞陣列的所述溫度成比例地自所述第一溫度下的所述最低字元線電壓提高至所述第二溫度下的所述最高字元線電壓的字元線電壓。
  8. 如申請專利範圍第7項所述的記憶體裝置，其中所述字元線電壓在所述第一溫度至高於所述第一溫度的所述第二溫度下自所述最低字元線電壓線性提高。
  9. 如申請專利範圍第5項所述的記憶體裝置，其中所述電壓補償控制器包含：溫度補償電路，配置成接收所述電阻式記憶胞陣列的溫度及輸出參考訊號；及位置補償電路，配置成接收所述參考訊號及基於所述選定的字元線及所述參考訊號判定所述字元線電壓。
  10. 如申請專利範圍第1項所述的記憶體裝置，其中所述電阻式記憶胞陣列包含第一子陣列及第二子陣列，其中所述電壓補償控制器定位於所述第一子陣列與所述第二子陣列之間。
  11. 一種用於電阻式記憶胞陣列的電壓補償控制器，包括： 輸入端，配置成接收對應於所述電阻式記憶胞陣列的字元線的字元線位址； 位置補償模組，配置成基於所述字元線位址相對於所述電阻式記憶胞陣列的輸入輸出區塊的位置選擇預定數目個字元線電壓中的一者； 溫度補償模組，配置成判定在所述電阻式記憶胞陣列的第一溫度下的最低字元線電壓及在所述電阻式記憶胞陣列的高於所述第一溫度的第二溫度下的最高字元線電壓； 輸出端，配置成基於所述位置補償模組及所述溫度補償模組的輸出而輸出字元線電壓。
  12. 如申請專利範圍第11項所述的用於電阻式記憶胞陣列的電壓補償控制器，其中所述溫度補償模組配置成判定與所述電阻式記憶胞陣列的所述溫度成比例地自所述第一溫度下的所述最低字元線電壓提高至高於所述第一溫度的所述第二溫度下的所述最高字元線電壓的字元線電壓。
  13. 如申請專利範圍第12項所述的用於電阻式記憶胞陣列的電壓補償控制器，其中所述判定的字元線電壓自所述第一溫度下的所述最小字元線電壓線性提高至高於所述第一溫度的所述第二溫度下的所述最高字元線電壓。
  14. 如申請專利範圍第11項所述的用於電阻式記憶胞陣列的電壓補償控制器，其中所述溫度補償模組配置成判定在所述第一溫度下的所述最低字元線電壓及在高於所述第一溫度的所述第二溫度下的所述最高字元線電壓，並判定與所述電阻式記憶胞陣列的所述溫度成比例地自所述第一溫度下的所述最低字元線電壓提高至高於所述第一溫度的所述第二溫度下的所述最高電壓的字元線電壓。
  15. 如申請專利範圍第11項所述的用於電阻式記憶胞陣列的電壓補償控制器，其中對應於更遠離所述輸入輸出區塊的區段的第一預定字元線電壓低於對應於更接近所述輸入輸出區塊的區段的第二預定字元線電壓。
  16. 如申請專利範圍第11項所述的用於電阻式記憶胞陣列的電壓補償控制器，其中所述電壓補償控制器定位於第一電阻式記憶胞子陣列與第二電阻式記憶胞子陣列之間。
  17. 一種電阻式記憶胞陣列的電壓補償方法，包括： 提供電阻式記憶胞陣列； 提供多個字元線，所述多個字元線連接至所述電阻式記憶胞陣列； 接收字元線位址； 判定字元線電壓，包含自多個預定義電壓位準中選擇字元線電壓； 將所述選定的字元線電壓施加於所述電阻式記憶胞陣列中的所述多個字元線中的選定者。
  18. 如申請專利範圍第17項所述的電阻式記憶胞陣列的電壓補償方法，其中判定所述字元線電壓更包括： 判定所述電阻式記憶胞陣列中的所述多個字元線中的所述選定者的位置；以及 基於所述選定的字元線選擇所述字元線電壓。
  19. 如申請專利範圍第17項所述的電阻式記憶胞陣列的電壓補償方法，其中判定所述字元線電壓更包括： 判定所述電阻式記憶胞陣列的溫度； 基於所述判定的溫度判定所述字元線電壓。
  20. 如申請專利範圍第18項所述的電阻式記憶胞陣列的電壓補償方法，其中判定所述電阻式記憶胞陣列的所述多個字元線中的所述選定者的位置更包括： 基於距連接至所述多個位元線的輸入輸出區塊的位置將所述電阻式記憶胞陣列劃分成多個預定區段，其中對應於更遠離所述輸入輸出區塊的區段的第一預定字元線電壓低於對應於更接近所述輸入輸出區塊的區段的第二預定字元線電壓； 其中判定所述字元線電壓更包括： 判定所述電阻式記憶胞陣列的溫度； 判定在第一溫度下的最低字元線電壓； 判定在高於所述第一溫度的第二溫度下的最高字元線電壓； 判定與所述電阻式記憶胞陣列的所述溫度成比例地自所述第一溫度下的所述最低字元線電壓提高至高於所述第一溫度的所述第二溫度下的所述最高字元線電壓的字元線電壓。
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