TW202006922A - 晶片上多級電超載保護裝置 - Google Patents

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Abstract

本發明係揭露一種晶片上(on-chip)多級電超載(EOS)保護裝置，包含一湧浪保護器與一第一靜電放電保護器。湧浪保護器具有第一箝位電壓，第一靜電放電保護器具有第二箝位電壓，第二箝位電壓低於第一箝位電壓。湧浪保護器電性並聯第一靜電放電保護器。湧浪保護器與第一靜電放電保護器電性連接於一接收端與一電壓端之間，接收端電性連接一內部電路。在包含一靜電放電訊號與一湧浪訊號之一電超載(EOS)訊號出現在接收端時，第一靜電放電保護器與湧浪保護器依序被啟動，以箝制被內部電路接收之電壓。

Description

晶片上多級電超載保護裝置
本發明係關於一種保護裝置，且特別關於一種晶片上多級電超載保護裝置。
一般來說，在晶片輸出入介面可能遭遇的各種電子異常事件中，靜電放電(ESD，Electro-Static Discharge)是導因於靜電累積之電荷突然被傳輸至輸出入介面的導電結構(接墊/針腳/焊球等)。靜電放電的本質類似一個電荷源，會快速地(譬如約十億分之一秒至數十億分之一秒的等級)因電荷累積而在導電結構上建立高電壓；但只要能將其電流導流至晶片外而迅速地使電荷源逸散，就可防止電荷累積的高電壓破壞晶片的內部電路。因此，靜電放電保護電路會在偵測到靜電放電時提供電流路徑來疏導靜電放電的電流(電荷)。
除了上述的靜電放電，近年來，另一種被稱為湧浪(surge)的電子異常事件也逐漸受到重視。相較於靜電放電因電荷累積而快速造成高電壓的特性，湧浪事件的本質比較類似於一個持續時間較久(譬如，1×10-5秒的等級)的電壓源。湧浪相對靜電放電的能量比例為1000。請參閱第1圖，假設晶片中的靜電放電保護裝置10連接一內部電路12，此內部電路12電性連接一高電壓端VDD與一低電壓端VSS。若晶片中的靜電放電保護裝置10在遭遇湧浪事件時導通電流路徑，此一電流路徑就會持續導通大電流，反而容易因電流過大而破壞靜電放電保護裝置10。當靜電放電保護裝置10以湧浪保護器取代時，靜電放電訊號則無法喚醒湧浪保護器。換言之，湧浪保護器無法釋放靜電放電訊號。
因此，本發明係在針對上述的困擾，提出一種晶片上多級電超載保護裝置，以解決習知所產生的問題。
本發明的主要目的，在於提供一種晶片上多級電超載保護裝置，其係利用湧浪保護器與靜電放電保護器保護內部電路遭受湧浪(surge)事件與靜電放電(ESD)事件。
為達上述目的，本發明提供一種晶片上多級電超載保護裝置，其係包含一湧浪保護器與一第一靜電放電保護器。湧浪保護器具有第一箝位電壓，第一靜電放電保護器具有第二箝位電壓，其係低於第一箝位電壓，湧浪保護器電性並聯第一靜電放電保護器，湧浪保護器與第一靜電放電保護器電性連接於一接收端與一電壓端之間，接收端電性連接一內部電路。在包含一靜電放電訊號與一湧浪訊號之一電超載(EOS)訊號出現在接收端時，第一靜電放電保護器與湧浪保護器被依序啟動，以箝制一被內部電路接收之電壓。
在本發明之一實施例中，湧浪保護器為導電尖端釋放裝置。
在本發明之一實施例中，第一靜電放電保護器形成於一半導體基板中，半導體基板上形成一導電佈線層，其係電性連接第一靜電放電保護器，導電尖端釋放裝置更包含至少一第一導電區塊與至少一第二導電區塊，至少一第一導電區塊與至少一第二導電區塊分離，至少一第一導電區塊與至少一第二導電區塊形成在導電佈線層上，並電性連接導電佈線層，導電佈線層上形成有一介電結構，其係位於至少一第一導電區塊與至少一第二導電區塊之間，至少一第一導電區塊與至少一第二導電區塊分別電性連接接收端與電壓端，至少一第一導電區塊電性連接內部電路。
在本發明之一實施例中，晶片上多級電超載保護裝置更包含一第一靜電放電強化器，其係電性連接於湧浪保護器與第一靜電放電保護器之間，並電性連接於接收端與內部電路之間，以阻擋湧浪訊號。在電超載訊號出現在接收端時，第一靜電放電保護器與湧浪保護器依序藉由第一靜電放電強化器之電壓降被啟動。
在本發明之一實施例中，第一靜電放電強化器為一電阻性區塊，其係形成於導電佈線層與半導體基板之間，導電佈線層更包含：一介電層，形成於半導體基板上，以覆蓋電阻性區塊，介電層上設有至少一第一導電區塊、至少一第二導電區塊與介電結構；至少一第三導電區塊，其係嵌於介電層中，並電性連接內部電路；至少一第四導電區塊，其係嵌於介電層中，並與至少一第三導電區塊分離，且至少一第四導電區塊電性連接電壓端；一第一導電通孔，形成於介電層中，以電性連接第一靜電放電保護器與至少一第三導電區塊；一第二導電通孔，形成於介電層中，以電性連接第一靜電放電保護器與至少一第四導電區塊；一第三導電通孔，形成於介電層中，以電性連接至少一第三導電區塊與電阻性區塊；一第四導電通孔，形成於介電層中，以電性連接電阻性區塊與至少一第一導電區塊，至少一第一導電區塊電性連接接收端；以及一第五導電區塊，形成於介電層中，以電性連接至少一第四導電區塊與至少一第二導電區塊。
在本發明之一實施例中，第一靜電放電強化器為電感性區塊，其係嵌於導電佈線層中，導電佈線層更包含：一介電層，其係形成於半導體基板上，且介電層上設有至少一第一導電區塊、至少一第二導電區塊與介電結構，電感性區塊嵌於介電層中；至少一第三導電區塊，嵌於介電層中，並電性連接電感性區塊與內部電路；至少一第四導電區塊，嵌於介電層中，並與至少一第三導電區塊分離，至少一第四導電區塊電性連接電壓端；一第一導電通孔，形成於介電層中，以電性連接第一靜電放電保護器與至少一第三導電區塊；一第二導電通孔，形成於介電層中，以電性連接第一靜電放電保護器與至少一第四導電區塊；一第三導電通孔，形成於介電層中，以電性連接至少一第一導電區塊與電感性區塊，至少一第一導電區塊電性連接接收端；以及一第四導電通孔，形成於介電層中，以電性連接至少一第四導電區塊與至少一第二導電區塊。
在本發明之一實施例中，晶片上多級電超載保護裝置更包含：複數第二靜電放電保護器，其係具有不同之第三箝位電壓，第三箝位電壓低於第二箝位電壓，第二靜電放電保護器電性並聯，且電性連接於內部電路與電壓端之間；以及複數第二靜電放電強化器，其係電性連接於第一靜電放電強化器與內部電路之間，以阻擋湧浪訊號，第二靜電放電強化器之其中之一者電性連接於第二靜電放電保護器之其中之二者之間，第二靜電放電強化器之其中之一者電性連接於第一靜電放電強化器與第二靜電放電強化器之其中之一者之間。在電超載訊號出現在接收端時，第二靜電放電保護器根據從最低之第三箝位電壓至最高之第三箝位電壓之順序，並藉由第二靜電放電強化器之電壓降依序被啟動，在第二靜電放電保護器被啟動後，第一靜電放電保護器被啟動。。
在本發明之一實施例中，晶片上多級電超載保護裝置更包含一第一靜電放電強化器，其係電性連接於接收端與第一靜電放電保護器之間。在電超載訊號出現在接收端時，第一靜電放電保護器與湧浪保護器藉由第一靜電放電強化器之電壓降依序被啟動。
在本發明之一實施例中，晶片上多級電超載保護裝置更包含：複數第二靜電放電保護器，其係具有不同之第三箝位電壓，第三箝位電壓低於第二箝位電壓，第二靜電放電保護器電性並聯，且電性連接於內部電路與電壓端之間；以及複數第二靜電放電強化器，其係分別電性連接第二靜電放電保護器，每一第二靜電放電強化器電性連接於其對應之第二靜電放電保護器與內部電路之間。在電超載訊號出現在接收端時，第二靜電放電保護器根據從最低之第三箝位電壓至最高之第三箝位電壓之順序，並藉由第二靜電放電強化器之電壓降依序被啟動，在第二靜電放電保護器被啟動後，第一靜電放電保護器被啟動。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
以下請參閱第2圖。以下介紹本發明之晶片上多級電超載保護裝置之第一實施例，其係包含一湧浪保護器14與一第一靜電放電保護器16，湧浪保護器14具有第一箝位電壓，第一靜電放電保護器16具有第二箝位電壓，其係低於第一箝位電壓。湧浪保護器14電性並聯第一靜電放電保護器16，湧浪保護器14與第一靜電放電保護器16電性連接於一接收端與一電壓端之間，接收端電性連接一內部電路18。在第一實施例中，接收端為一輸入輸出(I/O)埠，電壓端為一低電壓端VSS，內部電路18電性連接低電壓端VSS與一高電壓端VDD。湧浪保護器14與第一靜電放電保護器16整合於一晶片中，此晶片與內部電路18彼此獨立。
在包含一靜電放電(ESD)訊號與一湧浪(surge)訊號之一電超載(EOS)訊號出現在接收端時，第一靜電放電保護器16與湧浪保護器14被依序啟動，以箝制一被內部電路18接收之電壓，進而防止內部電路18遭受湧浪事件或靜電放電事件的傷害。
在第一實施例中，湧浪保護器14可為導電尖端釋放裝置，第一靜電放電保護器16可為矽控整流器、疊接式(cascoded)矽控整流器串列、暫態電壓抑制器、疊接式(cascoded)暫態電壓抑制器、金氧半場效電晶體、疊接式(cascoded)金氧半場效電晶體串列、雙載子接面電晶體、疊接式(cascoded)雙載子接面電晶體串列、變容器(varistor)、疊接式(cascoded)變容器串列、二極體、二極體串列、齊納(Zener)二極體或齊納(Zener)二極體串列。
請參閱第2圖與第3圖。第一靜電放電保護器16形成於一半導體基板20中，半導體基板20上形成一導電佈線層22，其係電性連接第一靜電放電保護器16。導電尖端釋放裝置作為湧浪保護器14，此導電尖端釋放裝置更包含至少一第一導電區塊24與至少一第二導電區塊26。第一導電區塊24與第二導電區塊26分離，第一導電區塊24與第二導電區塊26形成在導電佈線層22上，並電性連接導電佈線層22，導電佈線層22上形成有一介電結構28，其係位於第一導電區塊24與第二導電區塊26之間，第一導電區塊24與第二導電區塊26分別電性連接接收端與電壓端，第一導電區塊24電性連接內部電路18。舉例來說，第一導電區塊24與第二導電區塊26皆為梯形，此梯形具有一長邊與一短邊，第一導電區塊24之短邊面向第二導電區塊26之短邊。因為導電尖端釋放裝置形成於半導體基板20上，而不是半導體基板20內，故導電尖端釋放裝置具有最好的散熱性能，以防止遭受傷害，並能釋放非常大的湧浪電流。導電佈線層22可以各種結構來形成。舉例來說，導電佈線層22包含一介電層30、至少一第三導電區塊32、至少一第四導電區塊34、一第一導電通孔36、一第二導電通孔38、一第三導電通孔40與一第四導電通孔42。介電層30形成於半導體基板20上，介電層30上設有第一導電區塊24、第二導電區塊26與介電結構28。第三導電區塊32與第四導電區塊34嵌於介電層30中。第一導電通孔36、第二導電通孔38、第三導電通孔40與第四導電通孔42形成於介電層30中，第一導電通孔36電性連接第一靜電放電保護器16與第三導電區塊32。第二導電通孔38電性連接第一靜電放電保護器16與第四導電區塊34。第三導電通孔40電性連接第三導電區塊32與第一導電區塊24。第四導電通孔42電性連接第四導電區塊34與第二導電區塊26。
除了導電尖端釋放裝置外，湧浪保護器14亦可為矽控整流器、疊接式(cascoded)矽控整流器串列、暫態電壓抑制器、疊接式(cascoded)暫態電壓抑制器、金氧半場效電晶體、疊接式(cascoded)金氧半場效電晶體串列、雙載子接面電晶體、疊接式(cascoded)雙載子接面電晶體串列、變容器(varistor)、疊接式(cascoded)變容器串列、二極體、二極體串列、齊納(Zener)二極體或齊納(Zener)二極體串列。
請參閱第4圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第二實施例，其係與第一實施例差別在於第二實施例更包含一第一靜電放電強化器44，其係電性連接於湧浪保護器14與第一靜電放電保護器16之間，並電性連接於接收端與內部電路18之間，以阻擋湧浪訊號。湧浪保護器14、第一靜電放電保護器16與第一靜電放電強化器44整合於一晶片中，此晶片與內部電路18彼此獨立。在電超載訊號出現在接收端時，第一靜電放電保護器16與湧浪保護器14依序藉由第一靜電放電強化器44之電壓降被啟動。
第一靜電放電強化器44可為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路。當第一靜電放電強化器44為電阻時，此電阻係以電阻性區塊46實現，如第5圖所示。電阻性區塊46之材質為高電阻多晶矽(high resistive polysilicon)。當第一靜電放電強化器44為電感時，此電感係以電感性區塊48實現，如第6圖所示。電感性區塊48為電感線圈。
請參閱第5圖。在第二實施例中，第一靜電放電保護器16形成於一半導體基板20中，半導體基板20上形成一導電佈線層22，其係電性連接第一靜電放電保護器16。導電尖端釋放裝置作為湧浪保護器14，此導電尖端釋放裝置更包含至少一第一導電區塊24與至少一第二導電區塊26。第一導電區塊24與第二導電區塊26分離，第一導電區塊24與第二導電區塊26形成在導電佈線層22上，並電性連接導電佈線層22，導電佈線層22上形成有一介電結構28，其係位於第一導電區塊24與第二導電區塊26之間，第一導電區塊24與第二導電區塊26分別電性連接接收端與電壓端。電阻性區塊46形成於導電佈線層22與半導體基板20之間。導電佈線層22更包含一介電層30、至少一第三導電區塊32、至少一第四導電區塊34、一第一導電通孔36、一第二導電通孔38、一第三導電通孔50、一第四導電通孔52與一第五導電通孔54。介電層30形成於半導體基板20上，以覆蓋電阻性區塊46，介電層30上設有第一導電區塊24、第二導電區塊26與介電結構28。第三導電區塊32嵌於介電層30中，並電性連接內部電路18。第四導電區塊34嵌於介電層30中，並與第三導電區塊32分離，第四導電區塊34電性連接電壓端。第一導電通孔36形成於介電層30中，以電性連接第一靜電放電保護器16與第三導電區塊32。第二導電通孔38形成於介電層30中，以電性連接第一靜電放電保護器16與第四導電區塊34。第三導電通孔50形成於介電層30中，以電性連接第三導電區塊32與電阻性區塊46。第四導電通孔52形成於介電層30中，以電性連接電阻性區塊46與第一導電區塊24，第一導電區塊24電性連接接收端。第五導電區塊54形成於介電層30中，以電性連接第四導電區塊34與第二導電區塊26。
請參閱第6圖。在第二實施例中，第一靜電放電保護器16形成於一半導體基板20中，半導體基板20上形成一導電佈線層22，其係電性連接第一靜電放電保護器16。導電尖端釋放裝置作為湧浪保護器14，此導電尖端釋放裝置更包含至少一第一導電區塊24與至少一第二導電區塊26。第一導電區塊24與第二導電區塊26分離，第一導電區塊24與第二導電區塊26形成在導電佈線層22上，並電性連接導電佈線層22，導電佈線層22上形成有一介電結構28，其係位於第一導電區塊24與第二導電區塊26之間，第一導電區塊24與第二導電區塊26分別電性連接接收端與電壓端。電感性區塊48嵌於導電佈線層22中。導電佈線層22更包含一介電層30、至少一第三導電區塊32、至少一第四導電區塊34、一第一導電通孔36、一第二導電通孔38、一第三導電通孔56與一第四導電通孔42。介電層30係形成於半導體基板20上，且介電層30上設有第一導電區塊24、第二導電區塊26與介電結構28，電感性區塊48嵌於介電層30中。第三導電區塊32嵌於介電層30中，並電性連接電感性區塊48與內部電路18。第四導電區塊34嵌於介電層30中，並與第三導電區塊32分離，第四導電區塊34電性連接電壓端。第一導電通孔36形成於介電層30中，以電性連接第一靜電放電保護器16與第三導電區塊32。第二導電通孔38形成於介電層30中，以電性連接第一靜電放電保護器16與第四導電區塊34。第三導電通孔56形成於介電層30中，以電性連接第一導電區塊24與電感性區塊48，第一導電區塊24電性連接接收端。第四導電通孔42形成於介電層30中，以電性連接第四導電區塊34與第二導電區塊26。
請參閱第7圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第三實施例，其與第二實施例差別在於第三實施例更包含複數第二靜電放電保護器58與複數第二靜電放電強化器60。第二靜電放電保護器58具有不同之第三箝位電壓，第三箝位電壓低於第二箝位電壓，所有第二靜電放電保護器58電性並聯，且電性連接於內部電路18與電壓端之間。第二靜電放電強化器60電性連接於第一靜電放電強化器44與內部電路18之間，以阻擋湧浪訊號。所有第二靜電放電強化器60之其中之一者電性連接於所有第二靜電放電保護器58之其中之二者之間，所有第二靜電放電強化器60之其中之一者電性連接於第一靜電放電強化器44與所有第二靜電放電強化器60之其中之一者之間。湧浪保護器14、第一靜電放電保護器16、第二靜電放電保護器58、第一靜電放電強化器44與第二靜電放電強化器60整合於一晶片中，此晶片與內部電路18互相獨立。
在電超載訊號出現在接收端時，所有第二靜電放電保護器58根據從最低之第三箝位電壓至最高之第三箝位電壓之順序，並藉由所有第二靜電放電強化器60之電壓降依序被啟動，在所有第二靜電放電保護器58被啟動後，第一靜電放電保護器16與湧浪保護器14依序藉由第一靜電放電強化器44之電壓降被啟動。
每一第二靜電放電保護器58為二極體、二極體串列、齊納(Zener)二極體、齊納(Zener)二極體串列、金氧半場效電晶體、串接式金氧半場效電晶體串列、雙載子接面電晶體或串接式雙載子接面電晶體串列。每一第二靜電放電強化器60為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路。
請參閱第8圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第四實施例，其與第一實施例差別在於第四實施例利用接收端作為一高電壓端VDD，以取代輸入輸出埠。
請參閱第9圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第五實施例，其與第二實施例差別在於第五實施例利用接收端作為一高電壓端VDD，以取代輸入輸出埠。
請參閱第10圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第六實施例，其與第三實施例差別在於第五實施例利用接收端作為一高電壓端VDD，以取代輸入輸出埠。
請參閱第11圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第七實施例，其與第一實施例差別在於第七實施例更包含一第一靜電放電強化器62，其係電性連接於接收端與第一靜電放電保護器16之間。湧浪保護器14、第一靜電放電保護器16與第一靜電放電強化器62整合於一晶片中，此晶片與內部電路18互相獨立。在電超載訊號出現在接收端時，第一靜電放電保護器16與湧浪保護器14藉由第一靜電放電強化器62之電壓降依序被啟動。
第一靜電放電強化器62可為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路。
請參閱第12圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第八實施例，其與第七實施例差別在於第八實施例更包含複數第二靜電放電保護器64與複數第二靜電放電強化器66。第二靜電放電保護器64具有不同之第三箝位電壓，第三箝位電壓低於第二箝位電壓，所有第二靜電放電保護器64電性並聯，且電性連接於內部電路18與電壓端之間。第二靜電放電強化器66分別電性連接所有第二靜電放電保護器64，每一第二靜電放電強化器66電性連接於其對應之第二靜電放電保護器64與內部電路18之間。湧浪保護器14、第一靜電放電保護器16、第二靜電放電保護器64、第一靜電放電強化器62與第二靜電放電強化器66整合於一晶片中，此晶片與內部電路18互相獨立。
在電超載訊號出現在接收端時，所有第二靜電放電保護器64根據從最低之第三箝位電壓至最高之第三箝位電壓之順序，並藉由所有第二靜電放電強化器66之電壓降依序被啟動，在所有第二靜電放電保護器64被啟動後，第一靜電放電保護器16與湧浪保護器14依序藉由第一靜電放電強化器62之電壓降被啟動。
請參閱第13圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第九實施例，其與第七實施例差別在於第九實施例利用接收端作為一高電壓端VDD，以取代輸入輸出埠。
請參閱第14圖，以下介紹本發明之晶片上多級電超載(EOS)保護裝置之第十實施例，其與第八實施例差別在於第十實施例利用接收端作為一高電壓端VDD，以取代輸入輸出埠。
綜上所述，本發明利用湧浪保護器與靜電放電保護器保護內部電路遭受湧浪(surge)事件與靜電放電(ESD)事件。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧暫態電壓抑制器12‧‧‧內部電路14‧‧‧湧浪保護器16‧‧‧第一靜電放電保護器18‧‧‧內部電路20‧‧‧半導體基板22‧‧‧導電佈線層24‧‧‧第一導電區塊26‧‧‧第二導電區塊28‧‧‧介電結構30‧‧‧介電層32‧‧‧第三導電區塊34‧‧‧第四導電區塊36‧‧‧第一導電通孔38‧‧‧第二導電通孔40‧‧‧第三導電通孔42‧‧‧第四導電通孔44‧‧‧第一靜電放電強化器46‧‧‧電阻性區塊48‧‧‧電感性區塊50‧‧‧第三導電通孔52‧‧‧第四導電通孔54‧‧‧第五導電通孔56‧‧‧第三導電通孔58‧‧‧第二靜電放電保護器60‧‧‧第二靜電放電強化器62‧‧‧第一靜電放電強化器64‧‧‧第二靜電放電保護器66‧‧‧第二靜電放電強化器
第1圖為先前技術之與內部電路連接之靜電放電保護裝置的電路方塊圖。 第2圖為本發明之晶片上多級電超載保護裝置之第一實施例之電路方塊圖。 第3圖為本發明之第一實施例之湧浪保護器與第一靜電放電保護器之結構剖視圖。 第4圖為本發明之晶片上多級電超載保護裝置之第二實施例之電路方塊圖。 第5圖為本發明之第二實施例之湧浪保護器、第一靜電放電保護器與由電阻性區塊實現之第一靜電放電強化器的結構剖視圖。 第6圖為本發明之第二實施例之湧浪保護器、第一靜電放電保護器與由電感性區塊實現之第一靜電放電強化器的結構剖視圖。 第7圖為本發明之晶片上多級電超載保護裝置之第三實施例之電路方塊圖。 第8圖為本發明之晶片上多級電超載保護裝置之第四實施例之電路方塊圖。 第9圖為本發明之晶片上多級電超載保護裝置之第五實施例之電路方塊圖。 第10圖為本發明之晶片上多級電超載保護裝置之第六實施例之電路方塊圖。 第11圖為本發明之晶片上多級電超載保護裝置之第七實施例之電路方塊圖。 第12圖為本發明之晶片上多級電超載保護裝置之第八實施例之電路方塊圖。 第13圖為本發明之晶片上多級電超載保護裝置之第九實施例之電路方塊圖。 第14圖為本發明之晶片上多級電超載保護裝置之第十實施例之電路方塊圖。
14‧‧‧湧浪保護器
16‧‧‧第一靜電放電保護器
18‧‧‧內部電路

Claims (22)

  1. 一種晶片上多級電超載(EOS)保護裝置，包含： 一湧浪保護器，具有第一箝位電壓；以及 一第一靜電放電保護器，具有第二箝位電壓，其係低於該第一箝位電壓，該湧浪保護器電性並聯該第一靜電放電保護器，該湧浪保護器與該第一靜電放電保護器電性連接於一接收端與一電壓端之間，該接收端電性連接一內部電路，在包含一靜電放電訊號與一湧浪訊號之一電超載(EOS)訊號出現在該接收端時，該第一靜電放電保護器與該湧浪保護器被依序啟動，以箝制一被該內部電路接收之電壓。
  2. 如請求項1所述之晶片上多級電超載保護裝置，其中該接收端為一輸入輸出埠，該電壓端為一低電壓端，該內部電路電性連接該低電壓端與一高電壓端。
  3. 如請求項1所述之晶片上多級電超載保護裝置，其中該接收端為一高電壓端，該電壓端為一低電壓端，該內部電路電性連接該低電壓端。
  4. 如請求項1所述之晶片上多級電超載保護裝置，其中該湧浪保護器為導電尖端釋放裝置。
  5. 如請求項4所述之晶片上多級電超載保護裝置，其中該第一靜電放電保護器形成於一半導體基板中，該半導體基板上形成一導電佈線層，其係電性連接該第一靜電放電保護器，該導電尖端釋放裝置更包含至少一第一導電區塊與至少一第二導電區塊，該至少一第一導電區塊與該至少一第二導電區塊分離，該至少一第一導電區塊與該至少一第二導電區塊形成在該導電佈線層上，並電性連接該導電佈線層，該導電佈線層上形成有一介電結構，其係位於該至少一第一導電區塊與該至少一第二導電區塊之間，該至少一第一導電區塊與該至少一第二導電區塊分別電性連接該接收端與該電壓端，該至少一第一導電區塊電性連接該內部電路。
  6. 如請求項5所述之晶片上多級電超載保護裝置，更包含一第一靜電放電強化器，其係電性連接於該湧浪保護器與該第一靜電放電保護器之間，並電性連接於該接收端與該內部電路之間，以阻擋該湧浪訊號，在該電超載訊號出現在該接收端時，該第一靜電放電保護器與該湧浪保護器依序藉由該第一靜電放電強化器之電壓降被啟動。
  7. 如請求項6所述之晶片上多級電超載保護裝置，其中該第一靜電放電強化器為一電阻性區塊，其係形成於該導電佈線層與該半導體基板之間，該導電佈線層更包含： 一介電層，形成於該半導體基板上，以覆蓋該電阻性區塊，該介電層上設有該至少一第一導電區塊、該至少一第二導電區塊與該介電結構； 至少一第三導電區塊，其係嵌於該介電層中，並電性連接該內部電路； 至少一第四導電區塊，其係嵌於該介電層中，並與該至少一第三導電區塊分離，且該至少一第四導電區塊電性連接該電壓端； 一第一導電通孔，形成於該介電層中，以電性連接該第一靜電放電保護器與該至少一第三導電區塊； 一第二導電通孔，形成於該介電層中，以電性連接該第一靜電放電保護器與該至少一第四導電區塊； 一第三導電通孔，形成於該介電層中，以電性連接該至少一第三導電區塊與該電阻性區塊； 一第四導電通孔，形成於該介電層中，以電性連接該電阻性區塊與該至少一第一導電區塊，該至少一第一導電區塊電性連接該接收端；以及 一第五導電區塊，形成於該介電層中，以電性連接該至少一第四導電區塊與該至少一第二導電區塊。
  8. 如請求項7所述之晶片上多級電超載保護裝置，其中該電阻性區塊之材質為高電阻多晶矽(high resistive polysilicon)。
  9. 如請求項6所述之晶片上多級電超載保護裝置，其中該第一靜電放電強化器為電感性區塊，其係嵌於該導電佈線層中，該導電佈線層更包含： 一介電層，其係形成於該半導體基板上，且該介電層上設有該至少一第一導電區塊、該至少一第二導電區塊與該介電結構，該電感性區塊嵌於該介電層中； 至少一第三導電區塊，嵌於該介電層中，並電性連接該電感性區塊與該內部電路； 至少一第四導電區塊，嵌於該介電層中，並與該至少一第三導電區塊分離，該至少一第四導電區塊電性連接該電壓端； 一第一導電通孔，形成於該介電層中，以電性連接該第一靜電放電保護器與該至少一第三導電區塊； 一第二導電通孔，形成於該介電層中，以電性連接該第一靜電放電保護器與該至少一第四導電區塊； 一第三導電通孔，形成於該介電層中，以電性連接該至少一第一導電區塊與該電感性區塊，該至少一第一導電區塊電性連接該接收端；以及 一第四導電通孔，形成於該介電層中，以電性連接該至少一第四導電區塊與該至少一第二導電區塊。
  10. 如請求項9所述之晶片上多級電超載保護裝置，其中該電感性區塊為電感線圈。
  11. 如請求項1所述之晶片上多級電超載保護裝置，更包含一第一靜電放電強化器，其係電性連接於該湧浪保護器與該第一靜電放電保護器之間，並電性連接於該接收端與該內部電路之間，以阻擋該湧浪訊號，在該電超載訊號出現在該接收端時，該第一靜電放電保護器與該湧浪保護器藉由該第一靜電放電強化器之電壓降依序被啟動。
  12. 如請求項11所述之晶片上多級電超載保護裝置，更包含： 複數第二靜電放電保護器，其係具有不同之第三箝位電壓，該第三箝位電壓低於該第二箝位電壓，該些第二靜電放電保護器電性並聯，且電性連接於該內部電路與該電壓端之間；以及 複數第二靜電放電強化器，其係電性連接於該第一靜電放電強化器與該內部電路之間，以阻擋該湧浪訊號，該些第二靜電放電強化器之其中之一者電性連接於該些第二靜電放電保護器之其中之二者之間，該些第二靜電放電強化器之其中之一者電性連接於該第一靜電放電強化器與該些第二靜電放電強化器之其中之一者之間，在該電超載訊號出現在該接收端時，該些第二靜電放電保護器根據從最低之該第三箝位電壓至最高之該第三箝位電壓之順序，並藉由該些第二靜電放電強化器之電壓降依序被啟動，在該些第二靜電放電保護器被啟動後，該第一靜電放電保護器被啟動。
  13. 如請求項12所述之晶片上多級電超載保護裝置，其中該湧浪保護器、該第一靜電放電保護器、該些第二靜電放電保護器、該第一靜電放電強化器與該些第二靜電放電強化器整合於一晶片中。
  14. 如請求項12所述之晶片上多級電超載保護裝置，其中該第一靜電放電強化器為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路，每一該第二靜電放電強化器為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路。
  15. 如請求項12所述之晶片上多級電超載保護裝置，其中每一該第二靜電放電保護器為二極體、二極體串列、齊納(Zener)二極體、齊納(Zener)二極體串列、金氧半場效電晶體、串接式金氧半場效電晶體串列、雙載子接面電晶體或串接式雙載子接面電晶體串列。
  16. 如請求項1所述之晶片上多級電超載保護裝置，更包含一第一靜電放電強化器，其係電性連接於該接收端與該第一靜電放電保護器之間，在該電超載訊號出現在該接收端時，該第一靜電放電保護器與該湧浪保護器藉由該第一靜電放電強化器之電壓降依序被啟動。
  17. 如請求項16所述之晶片上多級電超載保護裝置，更包含： 複數第二靜電放電保護器，其係具有不同之第三箝位電壓，該第三箝位電壓低於該第二箝位電壓，該些第二靜電放電保護器電性並聯，且電性連接於該內部電路與該電壓端之間；以及 複數第二靜電放電強化器，其係分別電性連接該些第二靜電放電保護器，每一該第二靜電放電強化器電性連接於其對應之該第二靜電放電保護器與該內部電路之間，在該電超載訊號出現在該接收端時，該些第二靜電放電保護器根據從最低之該第三箝位電壓至最高之該第三箝位電壓之順序，並藉由該些第二靜電放電強化器之電壓降依序被啟動，在該些第二靜電放電保護器被啟動後，該第一靜電放電保護器被啟動。
  18. 如請求項17所述之晶片上多級電超載保護裝置，其中該湧浪保護器、該第一靜電放電保護器、該些第二靜電放電保護器、該第一靜電放電強化器與該些第二靜電放電強化器整合於一晶片中。
  19. 如請求項17所述之晶片上多級電超載保護裝置，其中該第一靜電放電強化器為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路，每一該第二靜電放電強化器為順偏二極體、二極體串列、電阻、電阻串列、電感、電感串列、電容、電容串列、接地之單級電阻電容(RC)網路、接地之單級電感電容(LC)網路、接地之多級電阻電容(RC)網路或接地之多級電感電容(LC)網路。
  20. 如請求項17所述之晶片上多級電超載保護裝置，其中每一該第二靜電放電保護器為二極體、二極體串列、齊納(Zener)二極體、齊納(Zener)二極體串列、金氧半場效電晶體、串接式金氧半場效電晶體串列、雙載子接面電晶體或串接式雙載子接面電晶體串列。
  21. 如請求項1所述之晶片上多級電超載保護裝置，其中該湧浪保護器為導電尖端釋放裝置、矽控整流器、疊接式(cascoded)矽控整流器串列、暫態電壓抑制器、疊接式(cascoded)暫態電壓抑制器、金氧半場效電晶體、疊接式(cascoded)金氧半場效電晶體串列、雙載子接面電晶體、疊接式(cascoded)雙載子接面電晶體串列、變容器(varistor)、疊接式(cascoded)變容器串列、二極體、二極體串列、齊納(Zener)二極體或齊納(Zener)二極體串列。
  22. 如請求項1所述之晶片上多級電超載保護裝置，其中該第一靜電放電保護器為矽控整流器、疊接式(cascoded)矽控整流器串列、暫態電壓抑制器、疊接式(cascoded)暫態電壓抑制器、金氧半場效電晶體、疊接式(cascoded)金氧半場效電晶體串列、雙載子接面電晶體、疊接式(cascoded)雙載子接面電晶體串列、變容器(varistor)、疊接式(cascoded)變容器串列、二極體、二極體串列、齊納(Zener)二極體或齊納(Zener)二極體串列。
TW107130980A 2018-07-05 2018-09-04 晶片上多級電超載保護裝置 TWI685081B (zh)

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